JP2635810B2

JP2635810B2 - 半導体記憶装置

Info

Publication number: JP2635810B2
Application number: JP25904190A
Authority: JP
Inventors: 滋渥美
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-09-28
Filing date: 1990-09-28
Publication date: 1997-07-30
Anticipated expiration: 2012-07-30
Also published as: US5295105A; DE69127155T2; EP0477938B1; EP0477938A3; KR960001320B1; EP0477938A2; KR920007193A; JPH04137298A; DE69127155D1

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はメモリセルとしてトランジスタを用いた半
導体記憶装置に係り、特にデータの消去、再書き込みが
可能なメモリセルを備えた半導体記憶装置に関する。

（従来の技術）データの消去、再書き込みが可能な不揮発性半導体記
憶装置（EPROM）において、メモリセルが積層ゲート構
造（スタック・ゲート）を有する１個のMOSトランジス
タで構成され、データの書き込みはドレイン側からホッ
トエレクトロン注入により行われ、消去はソース側に高
電圧を与えてトンネル電流により行われる形式のものが
知られている。このような形式のメモリセルは通常、EP
ROM−トンネル・オキサイド（Tunnel Oxide）型メモリ
セル（以下、ETOXセルと称する）と呼ばれており、その
断面構造を第13図（Ａ）に示す。

第13図（Ａ）において、101は基板、102はソース、10
3はドレイン、104はフローティングゲート、105はコン
トロールゲートである。

上記のような構造を有するETOXセルに対してデータの
書き込みを行う時は、通常のEPROMセルの場合と同様に
行なわれる。すなわち、第13図（Ｂ）に示すように、ソ
ース102にはソース電圧V_Sとして低電圧、例えば0Vの電
圧が、ドレイン103にはドレイン電圧V_Dとして高電圧が
それぞれ与えられ、コントロールゲート105にはコント
ロールゲート電圧V_CGとして高電圧が与えられる。する
とソース、ドレイン間にオン電流が流れ、ドレイン近傍
でホットエレクトロンとホール対が発生する。そして、
一方のホットエレクトロンがフローティングゲート104
に注入されることにより、トランジスタとしての閾値が
上昇し、書き込みが完了する。なお、同時に発生したホ
ールは基板電流として基板101に流れる。データの消去
は第13図（Ｃ）に示すように、ソース102に高電圧が、
コントロールゲート105に低電圧、例えば0Vの電圧がそ
れぞれ与えられ、ドレイン103がフローティング状態に
設定されることにより行なわれる。このとき、コントロ
ールゲート105とフローティングゲート104との間に存在
する容量及びフローティングゲート104とソース102との
間に存在する容量との容量比並びにソース電圧に応じて
フローティングゲート電位が設定され、フローティング
ゲート104とソース102との間にフゥラー・ノルトハイム
（Fowler−Nordheim）トンネル電流が流れることにより
フローティングゲート104からエレクトロンが抜かれ、
消去が完了する。

ところで、上記ETOXセルを使用した従来のEEPROM（電
気的消去可能なEPROM）では、データの書き込みは１ビ
ット毎に、消去は全ビット一括で行なわれている（フラ
ッシュ消去）。これは、従来の１層メタル・プロセスで
メモリセルアレイを構成する場合、小規模なブロック単
位での消去を行うためにはチップサイズの大幅な増加を
避けることができず、コスト高となり過ぎることが原因
である。

第14図は上記第13図（Ａ）のメモリセルを使用した従
来のEEPROMにおけるメモリセルアレイ部分の回路図であ
る。第14図において、11,…,11はそれぞれ行列状に配列
されたETOXセル、12,…,12はそれぞれ同一行に配置され
た複数個のETOXセル11のゲートが共通に接続されたワー
ド線、13,…,13はそれぞれ隣接する２行分のETOXセル11
のソースが共通に接続され、拡散領域で構成された共通
ソース拡散配線、14,…,14はそれぞれ上記各共通ソース
拡散配線13どうしを電気的に接続する、アルミニウム等
の金属を用いて構成されたソース配線、15,15,…,15は
それぞれ同一列に配置された複数個のETOXセル11のドレ
インが共通に接続され、アルミニウム等の金属を用いて
構成されたビット線である。また、このEEPROMは複数の
ビット構成（複数ビット並列にデータの読み出し／書き
込みが行われる）を想定しているため、上記複数個のET
OXセル11はビット線単位でその並列ビット数分に分割さ
れており、各分割されたそれぞれの複数のビット線15は
列選択用の各トランジスタ16を介して各センスアンプに
共通に接続されている。

第15図は上記第14図に示されるメモリセルアレイを集
積化した際のパターン平面図であり、第16図はそのＡ−
Ａ′線に沿った断面図である。この例では半導体基板と
してＰ型シリコン基板21が使用され、前記ETOXセルとし
てそれぞれＮチャネル型のものが使用されている。図に
おいて、22は各ETOXセルの第１ゲート絶縁膜、23は各ET
OXセルのフローティングゲート、24は各ETOXセルの第２
ゲート絶縁膜、25は例えば１層の多結晶シリコン層から
なり、前記ワード線12を構成する各ETOXセルのコントロ
ールゲート、26は前記各ETOXセルの共通ソース並びに前
記共通ソース拡散配線13を構成するN⁺型拡散領域、27は
列方向で隣接する各２個のETOXセルの共通ドレインとな
るN⁺型拡散領域、28は上記各N⁺型拡散領域26と接続さ
れ、前記ソース配線14となるアルミニウム等からなる金
属配線、29はこの金属配線28と上記各N⁺型拡散領域26と
のコンタクトホール、30は上記コントロールゲートを覆
う層間絶縁膜、31は上記共通ドレインとなるN⁺型拡散領
域27と接続され、前記ビット線15となるアルミニウム等
からなる金属配線、32はこの金属配線31と上記各N⁺型拡
散領域27とのコンタクトホールである。

このような構成において、各ETOXセルのドレイン電位
は、通常はアルミニウムを用いて構成されたビット線15
を通じて与えられる。またゲート電位（コントロールゲ
ート電位）は、ビット線15と交差する方向に延長して配
置されたワード線12を通じて与えられる。一方、ソース
電位は、ワード線12と並行する方向に延長して配置され
た共通ソース拡散配線13を通じて与えられる。しかし、
この共通ソース拡散配線13における配線抵抗はアルミニ
ウム等の金属からなる配線のものに比べて高く、この共
通ソース拡散配線13の途中には第14図に示すように等価
的に抵抗Ｒが挿入された状態となっている。このため、
従来では共通ソース拡散配線13の複数箇所に、低抵抗の
アルミニウムで構成されたソース配線14を接続し、この
ソース配線14を介して各共通ソース拡散配線13にソース
電位を分散して与えるようにしている。

上記EEPROMにおけるデータの書き込みは、それぞれ一
つのビット線15及びワード線12に高電圧を選択的に与
え、かつ共通ソース拡散配線13を接地することにより、
前記第13図（Ｂ）を用いた説明の場合と同様の原理で行
われる。消去は、全てのワード線12を接地し、列選択用
のトランジスタ16をオフ状態にして全てのビット線15を
フローティング状態にさせ、共通ソース拡散配線に高電
圧を与えることにより、前記第13図（Ｃ）を用いた説明
の場合と同様の原理で行われる。すなわち、消去はメモ
リセルのレイアウトに基づく制約により、全ビット一括
消去（フラッシュ消去）方式で行われる。

（発明が解決しようとする課題）上記のように、ETOXセルを使用した従来のEEPROMで
は、レイアウトに基づく制約により全ビット一括消去、
もしくはメモリ容量が非常に大きなブロック単位での消
去しかできない。これをより細かいブロック単位で消去
するためには、大幅なチップサイズの増加を伴うことに
なる。以下にその理由を説明する。

いま例えば１メガビット（1M）の容量を有するフラッ
シュ消去方式のEEPROMにおいて、メモリセルをいくつか
のブロックに分割し、ブロック単位で消去を行う場合の
最小単位について考察する。通常の1Mビットクラスのメ
モリセルアレイは、１キロ（1K）行×１キロ（1K）列で
行列状に配置されている。一方、同時に書き込み／読み
出しされるビット幅は通常のEPROMと同様に８ビットも
しくは16ビットである。データ読み出しの際に使用され
るセンスアンプは列（カラム）側にあるため、結局、メ
モリセルアレイは（1K行×128列）×８ビット構成ある
いは（1K行×64列）×16ビット構成となる。

次に従来、全ビットに対して共通であった共通ソース
拡散配線13に与えられるソース電位を、アルミニウムで
構成されているソース配線14毎にブロック化して独立に
与えることを考える。すなわち、第14図において行方向
で共通化されている共通ソース拡散配線13を、例えばビ
ット線８本毎に分離してブロック化し、それぞれに対し
て別々にソース電位を与えるとする。この場合、前記ソ
ース配線14は８本のビット線に対し１本の割合で設けら
れる。このとき、前記ビット幅が８ビットであるとする
と、最小ブロック単位は1K個/1列×８例×８ビット＝64
Kとなり、かなり大きいものとなる。これ以上細かくブ
ロック分けしようとすると、ソース配線14の本数を増や
さなければならず、チップサイズ増につながる。

ところで、ユーザー側ではより小さな単位でのブロッ
ク消去を求める要求がある。例えば、磁気ディスク記憶
装置の分野では、１つのトラックが512バイト単位にな
っており、OS（オペレーティング・システム）も全て51
2バイト単位で作られている。この分野にフラッシュ消
去方式のEEPROMを適用する場合にはOSを変える必要があ
り、技術的な困難が伴う。さらに、フラッシュ消去方式
のEEPROMで問題になるのは、データの書き換えにかかる
時間である。1Mビット分のデータを書き込むのに要する
時間は、１ビット当りの書き込み時間を100μＳとした
場合、一般に15秒程度である。従って、極く一部のわず
かなデータを書き換えるために全ビット消去を行った後
に15秒の時間を費やして書き込みを行わなければならな
いのは、アプリケーション上で大きなハンデを背負うこ
とになりかねない。

また、EEPROMにはE/W（イレーズ／ライト）サイクル
が限られているという問題がある。これは消去／書き込
み動作を繰り返すうちにゲート絶縁膜に電荷がトラップ
されていき、特性が少しずつ悪化することに起因する。
通常、E/Wサイクルは10⁴程度まで保証されているが、そ
れ以上のサイクルではメモリセルの特性は保証されな
い。このE/Wサイクルを考慮しても、はやり細かなブロ
ック単位で消去できることが好ましい。その理由は、書
き換える必要がないメモリセルに余分な電気的ストレス
がかかることが防止でき、装置全体の信頼性を向上でき
ると期待されるからである。

この発明は上記のような事情を考慮してなされたもの
であり、その目的は、集積化した場合のチップサイズを
増加させることなしに細かなブロック単位の消去が実現
できる半導体記憶装置を提供することである。

［発明の構成］（課題を解決するための手段）この発明の半導体記憶装置は、所定の方向に互いに並
行するように延長された複数の共通ソース拡散領域を有
する複数個のメモリセルと、上記複数の共通ソース拡散
領域の延長方向と並行する方向に延長され、上記複数個
のメモリセルの各ゲートが接続されるワード線と、上記
共通ソース拡散領域の延長方向と交差する方向に延長さ
れ、上記複数の各共通ソース拡散領域と電気的に接続さ
れ、１層目の金属配線層で構成された第１ソース配線
と、上記ワード線と並行する方向に延長され、上記第１
ソース配線と電気的に接続され、２層目の金属配線層で
構成された第２ソース配線とを具備したことを特徴す
る。

（作用）いくつかの第１ソース配線に対して第２ソース配線を
接続し、複数の第２ソース配線に対して選択的に電圧を
与えることにより、ブロック単位でメモリセルのデータ
消去が行われる。また、第１ソース配線と第２ソース配
線は異なる層の金属配線層で構成されるため、第２ソー
ス配線を自由にレイアウトすることができ、チップサイ
ズの増加を伴わずに細かなブロック単位の消去を行うこ
とができる。

（実施例）以下、図面を参照してこの発明を実施例により説明す
る。

第１図はこの発明をEEPROMに実施した場合のメモリセ
ルアレイの構成を示す回路図である。なお、前記第14図
に示す従来例と対応する箇所には同じ符号を付して説明
を行う。第１図において、 11,…,11はそれぞれETOXセル、12,…,12はそれぞれ少な
くとも１層が多結晶シリコン層、例えば多結晶シリコン
層のみもしくはシリサイド層やポリサイド層からなり、
それぞれ同一行に配置された複数個のETOXセル11のゲー
トが共通に接続されたワード線、13,…,13はそれぞれ隣
接する２行分のETOXセル11のソースが共通に接続された
共通ソース拡散配線、14,…,14はそれぞれ上記各共通ソ
ース拡散配線13どうしを電気的に接続する、アルミニウ
ム等の金属を用いて構成されたソース配線（第１ソース
配線）、15,15,…,15はそれぞれ同一列に配置された複
数個のETOXセル11のドレインが共通に接続され、アルミ
ニウム等の金属を用いて構成されたビット線である。ま
た、このEEPROMの場合も複数ビット構成（複数ビット並
列にデータの読み出し／書き込みが行われる）を想定し
ており、上記複数個のETOXセル11はビット線単位でその
並列ビット数分に分割されており、各分割されたそれぞ
れの複数のビット線15は列選択用のトランジスタ16を介
して各センスアンプに共通に接続されている。また、1
7,…,17はそれぞれ同一の共通ソース拡散配線13に接続
されている複数のソース配線14と電気的に接続され、上
記ソース配線14とは異なる層の金属配線を用いて構成さ
れたソース配線（２ソース配線）である。

第２図は上記第１図に示されるメモリセルアレイを集
積化した際のパターン平面図であり、第３図はそのＡ−
Ａ′線に沿った断面図である。なお、この場合にも、前
記第15図、第16図の従来例と対応する箇所には同じ符号
を付して説明を行う。図において、21はＰ型のシリコン
基板、22は各ETOXセルの第１のゲート絶縁膜、23は各ET
OXセルのフローティングゲート、24は各ETOXセルの第２
ゲート絶縁膜、25は例えば１層の多結晶シリコン層から
なり、前記ワード線12を構成する各ETOXセルのコントロ
ールゲート、26は前記各ETOXセルの共通ソース並びに前
記共通ソース拡散配線13を構成するN⁺型拡散領域、27は
列方向で隣接する各２個のETOXセルの共通ドレインとな
るN⁺型拡散領域、28は上記各N⁺型拡散領域26と接続さ
れ、前記ソース配線14となるアルミニウム等からなる金
属配線、26はこの金属配線28と上記各N⁺型拡散領域26と
のコンタクトホール、30は上記コントロールゲートを覆
う層間絶縁膜、31は上記共通ドレインとなるN⁺型拡散領
域27と接続され、前記ビット線15となるアルミニウム等
からなる金属配線、32はこの金属配線31と上記各N⁺型拡
散領域27とのコンタクトホールである。

また、上記金属配線28,31上には層間絶縁膜33が形成
されており、この膜33上には前記第２ソース配線17を構
成する第２層目のアルミニウム層からなる金属配線34が
形成されている。この金属配線34はワード線の延長方向
と並行する方向に延長し、第２図に示すように一部が前
記共通ドレインとなるN⁺型拡散領域27側にはみ出すよう
に形成され、このはみ出した部分で前記金属配線28とス
ルーホール35を介して電気的に接続されている。

上記実施例装置では、メモリセルアレイが第２ソース
配線17毎にブロック分割されている、そして各ブロック
は２行分のメモリセルを有している。すなわち、ワード
線２本で１本の第２ソース配線17が共有されているが、
原理的には２〜（ワード線の本数/2）の範囲でブロック
分割が可能である。例えば、1Mビット（1K×1K）のメモ
リセルアレイである場合、2Kビット単位でブロック分割
が可能になる。これは前述した512バイト（＝4Kビッ
ト）単位消去の条件を十分に満たすものである。

次に消去／書き込み動作を第１図を用いて説明する。
書き込み時には選択されたメモリセルのワード線12及び
ビット線15に高電圧が与えられる。このとき、少なくと
も選択されたメモリセルが存在するブロック内の共通ソ
ース拡散配線13に接続された第２ソース配線17には0Vの
接地電位が与えられる。従って、この場合には前記第13
図（Ｂ）で説明したように１個のメモリセルに対するデ
ータの書き込みが行われる。

消去は、全てのワード線12に接地電圧が与えられ、ビ
ット線15がフローティング状態に設定され、かつ選択さ
れたブロック内の共通ソース拡散配線13のみ第２ソース
配線17及び第１ソース配線14を介して高電圧が選択的に
与えられる。このとき、他のブロック内の共通ソース拡
散配線には低電圧すなわち0Vの接地電位が並列に与えら
れる。これにより、選択されたブロックのみにおける消
去が行われる。

これまで述べてきたようなブロック単位の消去動作を
実現するためには、ソース電位をデコードし、必要な共
通ソース拡散配線に選択的に供給するデコード回路が必
要である。以下にこのデコード回路について説明する。

まず、このデコード回路を設ける位置であるが、ワー
ド線に並行に延長される第２ソース配線に電位を与える
ものであるから、このデコード回路はメモリセルアレイ
に隣接して配置するか、もしくはメモリセルアレイの近
傍に配置することが望ましい。特に、ワード線と同じ行
アドレスに対応したメモリセルのソースを選択するので
あるから、ワード線を選択するロウデコーダと同じ場所
にこのデコード回路をレイアウトするのが最も効率の良
いパターンとなる。

次に上記第２ソース配線17に高電圧もしくは低電圧を
選択的に供給するデコーダ（以下、ソースデコーダと称
する）の種々の具体回路例を説明する。

第４図に示すソースデコーダにおいて、V_CCは例えば5
Vのデータ読み出し用の電源電圧であり、SWは消去／書
き込み時にはそれぞれ高電圧、例えば12Vになり、デー
タ読み出し時には5VのV_CCとなる内部電源電圧、すなわ
ち集積回路内部でV_CCを用いて形成される電源電圧であ
る。V_CC系の行デコード信号はNANDゲート41でデコード
された後、ＰチャネルのMOSトランジスタ42,43、Ｎチャ
ネルのMOSトランジスタ44,45及びインバータ46からなる
回路でSW系の電圧に変換される。電圧変換された信号は
消去モード信号▲▼と共に、SW系の電圧で動
作するNORゲート47に入力される。上記消去モード信号
▲▼はSW系の信号であり、消去時には“L"、
それ以外では“H"となる信号である。そして、上記NOR
ゲート47の出力は対応する第２ソース配線に供給され
る。すなわち、このような構成のソースデコーダは第２
ソース配線の数だけ設けられ、各NANDゲート41にはそれ
ぞれ異なった行デコード信号の組み合わせが入力され
る。

いま、信号▲▼が“L"になる消去時に、１
つのソースデコーダのNANDゲート41における論理が成立
し、その出力が“L"になると、トランジスタ42がオン
し、インバータ46の入力が“H"になる。これにより、NO
Rゲート47の入力が共に“L"になり、“H"、すなわち12V
系の電源電圧が対応する第２ソース配線に出力される。
このとき他のソースデコーダのNANDゲート41では論理が
成立せず、それぞれの出力は共に“H"になる。すると各
トランジスタ45がオンし、インバータ46の入力が“L"に
なり、NORゲート47の出力が“L"、すなわち0Vの接地電
位となり、これが残りの全ての第２ソース配線に出力さ
れる。従って、前記のようにブロック単位の消去が行わ
れる。なお、上記ＰチャネルのMOSトランジスタ43はイ
ンバータ46の入力が“L"になった場合、すなわちトラン
ジスタ42がオフし、トランジスタ45がオンとなる場合に
オンし、ＰチャネルのMOSトランジスタ42のゲート電位
をSWに設定して、このトランジスタ42が十分なオフ状態
となる目的で設けられている。また、ゲートにV_CCが与
えられているＮチャネルのMOSトランジスタ44は、上記
トランジスタ42のゲート電位がSWに設定されている時
に、SWからNANDゲート41の出力側への電流流出を防止す
る目的で設けられている。

一方、データの書き込み／読み出し時には信号▲
▼が“H"になるため、各NORゲート47の出力が0V
の接地電位となり、従来と同様な書き込み／読み出し動
作が行われる。

第５図に示すソースデコーダでは、V_CC系の行デコー
ド信号がNANDゲート51でデコードされた後、ゲートにV
_CCが与えられているＮチャネルのMOSトランジスタ52を
介して、SW系の電圧で動作するインバータ35に入力され
る。このインバータ53の出力は同じくSW系の電圧で動作
するインバータ54に入力される。このインバータ54の出
力は消去モード信号▲▼と共に、SW系の電圧
で動作するNORゲート55に入力される。このNORゲート55
の出力は対応する第２ソース配線に供給される。また、
上記前段のインバータ53の入力側にはSW系の負荷として
作用するディプレッション型のMOSトランジスタ56が接
続されている。

いま、信号▲▼が“L"になる消去時に、１
つのソースデコーダのNANDゲート51における論理が成立
し、その出力が“L"になると、インバータ53の出力が
“H"、インバータ54の出力が“L"になる。これによりNO
Rゲート55の入力が共に“L"になり、12V系の電源電圧が
対応する第２ソース配線に出力される。このとき他の全
てのソースデコーダのNANDゲート51では論理が成立せ
ず、それぞれの出力が“H"になるため、トランジスタ56
によってインバータ53の入力がSW系の“H"に設定され、
このインバータ53の出力が“L"、インバータ54の出力
が、“H"になり、NORゲート55の出力は0Vの接地電位と
なる。また、データの書き込み／読み出し時には信号▲
▼が“H"になるため、第４図の場合と同様に
各NORゲート55の出力が0Vの接地電位となり、従来と同
様な書き込み／読み出し動作が行われる。

上記第４図、第５図に示したソースデコーダでは、NA
NDゲート41もしくは51に入力される行デコード信号がV
_CC系であるが、これは行デコード信号の段階でSW系の信
号に変換するようにしてもかまわない。第６図に示すソ
ースデコーダは、SW系の行デコード信号を用いる例であ
り、SW系の行デコード信号はNANDゲート56でデコードさ
れた後、SW系の消去モード信号▲▼と共にNO
Rゲート57に供給される。

いま、信号▲▼が“L"になる消去時に、１
つのソースデコーダのNANDゲート56における論理が成立
し、その出力が“L"になると、NORゲート57の出力が12V
の高電圧となる。

第７図に示すソースデコーダもSW系の行デコード信号
を用いる例である。このソースデコーダでは、SW系の行
デコード信号がNANDゲート61でデコードされ、このデコ
ード信号がSW系のインバータ62で反転され、さらにＰチ
ャネル及びＮチャネルのMOSトランジスタからなり、消
去モード信号▲▼及びその反転信号で導通制
御されるCMOSトランスファゲート63を介して対応して第
２ソース配線に出力される。また、第２ソース配線と接
地電位との間には、消去モード信号▲▼がゲ
ートに供給され、消去時以外の期間にオン状態にされる
ＮチャネルMOSトランジスタ64が接続されている。

このソースデコーダにおいて、信号▲▼が
“L"、その反転信号が“H"になる消去時には上記CMOSト
ランスファゲート63が導通し、トランジスタ64がオフす
る。この場合、NANDゲート61における論理が成立し、そ
の出力が“L"になると、インバータ62の出力が“H"にな
り、この信号がCMOSトランスファゲート63を介して第２
ソース配線に出力される。一方、信号▲▼が
“H"、その反転信号が“L"になる消去以外の期間では、
CMOSトランスファゲート63が非導通となる。一方、トラ
ンジスタ64がオンするため、第２ソース配線には接地電
位が与えられる。

ところで、上記説明ではソースデコーダが単独でレイ
アウトされている場合を想定していたが、前述のように
ワード線と第２ソース配線は同じアドレスで選択される
のであるから、パターン設計上の効率を考えた場合、ロ
ウデコーダとソースデコーダとは同じ場所にレイアウト
されていることが望ましい。

第８図はロウデコーダ及びソースデコーダを含むこの
発明の半導体記憶装置の全体の構成を示す回路図であ
る。この実施例は、前記ワード線12がメインワード線MW
Lとセクションワード線SWLからなり、これら二重ワード
線の選択がメインロワデコーダとセクションロウデコー
ダの二段階で行われる二重ワード線方式のものである。

第８図において、メインワード線選択信号は、NANDゲ
ート71及び２個のSW系のインバータ72,73からなるメイ
ンロウデコーダMRDでデコード及び電圧変換された後、
メインワード線MWLに出力される。メインワード線MWLの
信号はNORゲート74,…,74からなるセクションロウデコ
ーダSRDにおいてセクションワード線選択信号と共にデ
コードされ、複数のセクションワード線SWLに出力され
る。一方、メインワード線MWLの信号は消去モード信号
▲▼と共に、ソースデコーダであるNORゲー
ト75でデコードされ、第２ソース配線76に出力される。
この第２ソース配線76の信号は各第１ソース配線77を介
してそのブロック内の共通ソース拡散配線に供給され
る。なお、消去モード信号▲▼が“L"（消去
時）のときに各セクションワード線SWLが全て“L"とな
るように、セクションワード線選択信号は消去モード信
号▲▼と共に各NANDゲート78を介してセクシ
ョンロウデコーダSRDに供給される。

第９図は上記第８図に示す回路を集積化した際のパタ
ーン・レイアウトを示す平面図である。図示のようにメ
モリセルアレイ内のメモリセルはいくつかのセクション
に分割され、これら各セクション内では各メモリセルの
ソース拡散領域が共通化されている。そして、メインロ
ウデコーダMRDからの出力はメインワード線MWLを介して
各セクションに供給される。また、複数のセクションワ
ード線SWLには、各セクションロウデコーダSRD内に設け
られたNORゲート74を介して信号が供給される。一方、
第２ソース配線76に対する信号は、メインロウデコーダ
MRDと同じ回路ブロック内に設けられた前記NORゲート75
（第９図では図示せず）を介して供給される。

なお、この実施例ではメインロウデコーダMRD内でV_CC
系からSWへでの電圧変換も行われているが、これに限定
されるものではない。例えばデコードされる信号自体が
既にSWに電圧変換されているならば、メインロウデコー
ダとして例えば前記第６図に示した構成のものを使用す
ることができる。また、セクションロウデコーダはNOR
ゲートを用いているが、これはANDゲートで構成するこ
とも可能である。

上記第８図に示すデコーダを用いるものでは、同一の
メインワード線の信号で制御されるメモリセル群が１つ
のブロックとなり、このブロック単位で消去が行われ
る。そして、メインロウデコーダでデコードされた信号
をそのままソース側のデコードに使用しているので、ソ
ース側をデコードしない従来の場合と比べて、デコーダ
部分が占める面積の増加はほとんどない。また、この場
合にはメモリセルのワード線方向にメインワード線と第
２ソース配線とが形成されることになる。ところで、上
記セクションワード線は一般に多結晶シリコン層で構成
されるが、メインワード線はビット線とは異なる層の金
属配線、すなわち第２ソース配線と同じ第２層目の金属
配線で構成されることになり、メインワード線と第２ソ
ース配線間の間隔が十分に取れなくなることが心配され
る。しかし、メインワード線は、複数本例えば４本や６
本のセクションワード線に対して１本の割合で設ければ
よいので、第２ソース配線との間隔は十分に確保でき
る。

第10図はロウデコーダ及びソースデコーダを含む全体
の、上記第８図とは異なる構成を示す回路図である。第
８図の実施例ではメインワード線単位で一括消去が行わ
れるが、大容量化に伴って各メインワード線当たりのメ
モリセルの個数が大きくなり、より細かな単位での消去
が必要になる。そこで、この実施例回路では各メインワ
ード線を共有するメモリセル群をさらにセクション毎に
分割し、それぞれの第２ソース配線も分割するようにし
たものである。このため、ソースデコーダを構成する前
記NORゲート75に前記消去モード信号▲▼を
直接に供給せず、NANDゲート79により消去モード信号▲
▼の反転信号をセクション選択信号でデコー
ドし、このデコードされた信号をメインワード線MWLの
信号と共にソースデコーダとしてのNORゲート75に供給
し、このNORゲート75の出力を対応するセクション内の
第２ソース配線76に供給するようにしたものである。

第11図は上記第10図に示す回路を集積化した際のパタ
ーン・レイアウトを示す平面図である。図示のように第
２ソース配線76は各セクション毎に分割されている。ま
た、メインロウデコーダMRDでデコードされた信号はメ
インワード線MWLを介して各セクション内のセクション
ロウデコーダSRDに供給され、ここでさらにデコードさ
れて、各セクション毎に分割されたそれぞれ複数のセク
ションワード線SWLに供給される。一方、各セクション
内のセクションロウデコーダSRDではソース側の信号も
デコードされ、このデコードされた信号が各セクション
内の第２ソース配線76を介して共通ソース拡散配線に供
給される。

なお、この発明は上記各実施例に限定されるものでは
なく、種々の変形が可能であるということはいうまでも
ない。例えば上記各実施例ではこの発明をETOXセルを用
いたEEPROMに実施した場合を説明したが、これは一般の
EPROMやEEPROMにも実施が可能である。第12図はこのよ
うな半導体記憶装置にこの発明を実施した場合のデコー
ド回路部分の構成を示している。すなわち、デコーダ選
択信号（例えば行アドレス信号の一部）が供給されるNA
NDゲート81の出力は、ワード線選択信号（行アドレス信
号の残りをデコードして得られた信号）がゲートに供給
される各MOSトランジスタ82を介してSW系の各インバー
タ83に入力され、これら各インバータ83の出力は対応す
るワード線に供給される。一方、上記NANDゲート81の出
力は、ゲートに電源電圧V_CCが供給されるMOSトランジス
タ84を介してSW系のNORゲート85に消去モード信号▲
▼と共に入力される。そして、このNORゲート8
5の出力は対応するソース配線に供給される。もちろ
ん、この場合、メモリセルは複数のセクションに分割さ
れており、メモリセルのソース領域は各セクション毎に
１本のソース配線（第２ソース配線）で共通化されてい
るものである。なお、各インバータ83の入力側とNORゲ
ート85の消去モード信号側ではない入力側には、SW系の
負荷として作用するディプレッション型のMOSトランジ
スタ86がそれぞれ設けられている。

また、この発明はETOXセルを用いたEEPROMのみではな
く、その他のEPROM、SRAM（スタティク・ランダム・ア
クセス・メモリ）等にも適用することができる。

さらに上記説明ではメモリセルを複数群に分割し、消
去は各群毎に独立して行う場合を説明したが、これは全
メモリセルの一括消去を行うこともできる。すなわち、
一括消去時は全ての第２ソース配線が選択されるように
アドレス指定を行えば良い。このように一括消去の機能
を付加することで、必要に応じてブロック消去と一括消
去の任意の消去モードを選択することができる。

［発明の効果］以上説明したようにこの発明によれば、集積化した場
合のチップサイズを増加させることなしに細かなブロッ
ク単位の消去が実現できる半導体記憶装置を提供するこ
とができる。

【図面の簡単な説明】

第１図はこの発明をEEPROMに実施した場合のメモリセル
アレイの構成を示す回路図、第２図は上記第１図に示さ
れるメモリセルアレイを集積化した際のパターン平面
図、第３図は第２図中のＡ−Ａ′線に沿った断面図、第
４図ないし第７図はそれぞれソースデコーダの異なる構
成を示す回路図、第８図はロワデコーダ及びソースデコ
ーダを含むこの発明の半導体記憶装置の全体の構成を示
す回路図、第９図は上記第８図に示す回路を集積化した
際のパターン・レイアウトを示す平面図、第10図はロウ
デコーダ及びソースデコーダを含む全体の、上記第８図
とは異なる構成を示す回路図、第11図は上記第10図に示
す回路を集積化した際のパターン・レイアウトを示す平
面図、第12図はこの発明の他の実施例に係るデコード回
路部分の構成を示す回路図、第13図（Ａ）はEPROM−ト
ンネル・オキサイド型メモリセルの素子構造を示す断面
図、第13図（Ｂ）は第13図（Ａ）のメモリセルに対する
データの書き込み動作を説明するための図、第13図
（Ｃ）は第13図（Ａ）のメモリセルに対するデータの消
去動作を説明するための図、第14図は上記第13図（Ａ）
のメモリセルを使用した従来のEEPROMにおけるメモリセ
ルアレイの構成を示す回路図、第15図は上記第14図に示
されるメモリセルアレイを集積化した際のパターン平面
図、第16図はそのＡ−Ａ′線に沿った断面図である。 11……ETOXセル、12……ワード線、13……共通ソース拡
散配線、14……ソース配線（第１ソース配線）、15……
ビット線、16……選択用のトランジスタ、17……第ソー
ス配線（第２ソース配線）、21……Ｐ型のシリコン基
板、22……第１ゲート絶縁膜、23……フローティングゲ
ート、24……第２ゲート絶縁膜、25……コントロールゲ
ート、26,27……N⁺型拡散領域、28,31,34……金属配
線、29,32……コンタクトホール、30,33……層間絶縁
膜、35……スルーホール。

Claims

(57)【特許請求の範囲】

【請求項１】所定の方向に延長された共通ソース拡散領
域及びこの共通ソース拡散領域と離間して設けられたド
レイン拡散領域を有する複数個のメモリセルと、上記共通ソース拡散領域の延長方向と並行する方向に延
長され、上記複数個のメモリセルの各ゲートが接続され
るワード線と、上記共通ソース拡散領域の延長方向と交差する方向に延
長され、上記ドレイン拡散領域と電気的に接続され、１
層目の金属配線層の一部分で構成されたビット線と、上記ワード線と並行する方向に延長され、上記１層目の
金属配線層の他の部分を介して上記共通ソース拡散領域
と電気的に接続された２層目の金属配線層からなるソー
ス配線とを具備したことを特徴する半導体記憶装置。
【請求項２】所定の方向に互いに並行するように延長さ
れた複数の共通ソース拡散領域を有する複数個のメモリ
セルと、上記複数の共通ソース拡散領域の延長方向と並行する方
向に延長され、上記複数個のメモリセルの各ゲートが接
続されるワード線と、上記共通ソース拡散領域の延長方向と交差する方向に延
長され、上記複数の各共通ソース拡散領域と電気的に接
続され、１層目の金属配線層で構成された第１ソース配
線と、上記ワード線と並行する方向に延長され、上記第１ソー
ス配線と電気的に接続され、２層目の金属配線層で構成
された第２ソース配線とを具備したことを特徴する半導体記憶装置。
【請求項３】前記第２ソース配線は、一つの前記ワード
線毎あるいは隣接した複数のワード線毎に一つの割合で
配置され、これら各第２ソース配線には入力アドレスに
応じて独立に電位が与えられることを特徴する請求項２
に記載の半導体記憶装置。
【請求項４】前記メモリセルがデータの消去、再書き込
みが可能な不揮発性メモリセルである請求項２に記載の
半導体記憶装置。
【請求項５】所定の方向に延長された複数の共通ソース
拡散領域を有し、データの消去、再書き込みが可能であ
りデータの消去時には少なくとも共通ソース拡散領域に
高電圧が与えられるそれぞれ複数個の不揮発性メモリセ
ルからなるメモリセルアレイと、上記各共通ソース拡散領域の延長方向と並行する方向に
延長され、上記複数個のメモリセルのゲートがそれぞれ
共通に接続される複数のワード線と、入力アドレスに応じて上記ワード線を選択する第１のデ
コード手段と、上記複数の各共通ソース拡散領域と電気的に接続され、
１層目の金属配線層で構成された複数の第１ソース配線
と、上記ワード線と並行する方向に延長され、上記各第１ソ
ース配線と電気的に接続され、２層目の金属配線層で構
成された複数の第２ソース配線と、データの消去時に入力アドレスに応じた一つの第２ソー
ス配線にのみ高電圧を選択的に与え、その他の第２ソー
ス配線には低電圧を並列に与える第２のデコード手段とを具備したことを特徴する半導体記憶装置。
【請求項６】前記前記複数の各第１ソース配線が前記ワ
ード線と交差する方向に延長されている請求項５に記載
の半導体記憶装置。
【請求項７】前記第２のデコード手段には前記入力アド
レスの他に消去モードを制御するための第１の制御信号
が供給される請求項５に記載の半導体記憶装置。
【請求項８】前記第２のデコード手段が前記メモリセル
アレイと隣接して配置されている請求項５に記載の半導
体記憶装置。
【請求項９】所定の方向に延長された複数の共通ソース
拡散領域を有し、データの消去、再書き込みが可能であ
りデータの消去時には少なくとも共通ソース拡散領域に
高電圧が与えられるそれぞれ複数個の不揮発性メモリセ
ルからなるメモリセルアレイと、メインワード線と複数のセクションワード線とから構成
され、複数の各セクションワード線が上記各共通ソース
拡散領域と並行する方向に延長され、複数の各セクショ
ンワード線に上記複数個のメモリセルのゲートがそれぞ
れ共通に接続される複数のワード線と、入力アドレスに応じて上記ワード線を選択する第１のデ
コード手段と、上記共通ソース拡散領域の延長方向と交差する方向に延
長され、上記複数の各共通ソース拡散領域と電気的に接
続され、１層目の金属配線層で構成された複数の第１ソ
ース配線と、上記ワード線と並行する方向に延長され、上記各第１ソ
ース配線と電気的に接続され、２層目の金属配線層で構
成された複数第２ソース配線と、データの消去時に、上記メインワード線の信号に応じた
一つの第２ソース配線にのみ高電圧を選択的に与え、そ
の他の第２ソース配線には低電圧を並列に与える第２の
デコード手段とを具備したことを特徴する半導体記憶装置。
【請求項１０】前記複数の第１ソース配線が、前記共通
ソース拡散領域の延長方向と交差する方向に延長されて
いる請求項９に記載の半導体記憶装置。
【請求項１１】前記メモリセルアレイが前記ワード線方
向で複数のセクションに分割されており、各セクション
毎に前記第２ソース配線が設けられている請求項５また
は９に記載の半導体記憶装置。
【請求項１２】データの消去時に、前記第２ソース配線
には一部にのみ高電圧が選択的に与えられるか、もしく
は全ての第２ソース配線に並列に高電圧が与えられるこ
とを特徴とする請求項５または９に記載の半導体記憶装
置。
【請求項１３】前記第１のデコード手段が、前記メイン
ワード線を選択する第１のデコード部と、前記複数のセ
クションワード線を選択する第２のデコード部とから構
成されていることを特徴とする請求項９に記載の半導体
記憶装置。
【請求項１４】前記第１のデコード手段の第１のデコー
ド部と、前記第２のデコード手段とが同じ回路ブロック
内に設けられていることを特徴する請求項13に記載の半
導体記憶装置。