JP3856064B2 - 不揮発性メモリ装置の作動方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性メモリ装置、そしてその作動方法及び製造方法に関し、特に浮遊ゲートとコントロールゲートの積層構造を有するNOR型フラッシュメモリ装置並びにその作動方法及び製造方法に関する。
【0002】
【従来の技術】
半導体メモリ装置は、RAM(Random Access Memory)とROM(Read Only Memory)とに大別される。前記RAMは、時間の経過につれてデータを失う揮発性であり、且つデータの入/出力が速いものであって、DRAM(Dynamic RAM)及びSRAM(Static RAM)などがある。そして、前記ROMは、一旦入力されたデータは保存しうるが、データの入/出力が遅いものであって、PROM(Programmable ROM)、EPROM(Erasable PROM)及びEEPROM(Electrically EPROM)に分けられる。このうち、電気的にデータをプログラム及び消去し得るEEPROMに対する需要が高まりつつある。前記EEPROMセルや一括消去機能を有するフラッシュメモリセルは浮遊ゲートとコントロールゲートの積層構造を有する。
【0003】
回路的観点から、フラッシュメモリセルは、n個のセルトランジスタが直列に連結されて単位ストリングをなし、該単位ストリングがビットラインと接地ラインとの間に並列に連結されるNAND型と、各々のセルトランジスタがビットラインと接地ラインとの間に並列に連結されるNOR型とに分けられる。前記NAND型は高集積化に有利であり、NOR型は高速動作に有利である。
【0004】
図1乃至図3は、米国特許公報第4698787号に開示された基本的なNOR型フラッシュメモリセルの構造及びその動作方式を示す図である。
【0005】
図1は、前記NOR型フラッシュメモリ装置のセルアレイの一部を示したレイアウト図である。また、図2は、前記セルアレイの等価回路図であり、図3は、単位セルの垂直断面図である。ここで参照符号10は半導体基板、12はトンネル酸化膜、14は浮遊ゲート、16は層間誘電膜、18はコントロールゲート、20及び22は単位セルのソース及びドレイン領域、24はビットラインコンタクトを各々示す。
【0006】
図1乃至図3を参照すれば、一定間隔に形成される多数本のビットラインB/L、ワードラインW/L及びソースライン(common source line:CSL)を含む多数のセルアレイにおいて、前記ワードラインW/Lと金属層よりなるビットラインが直交する領域に浮遊ゲート14とコントロールゲート18の積層構造に単位セルが形成される。二つのセルは一つのビットラインコンタクト24によってビットラインB/Lと連結され、前記ワードラインW/Lに平行な不純物拡散層よりなる各セルのソース領域は、各ビットごとに与えられたソースラインCSLによって連結され、ビットラインB/Lに平行に配置される。
【0007】
単位セルにおいて、浮遊ゲート14と基板10との間にトンネル酸化膜12が形成され、前記浮遊ゲート14とワードラインとして提供されるコントロールゲート18との間に層間誘電膜16が形成される。さらに、ソース/ドレイン領域20,22は前記積層ゲートに自己整列されてなる。前記浮遊ゲート14はアクティブ領域と前記アクティブ領域の両側のフィールド領域の縁部の一部領域にかけて形成されることによって、隣接したセルの浮遊ゲート14と隔離される。前記コントロールゲート18は隣接したセルのコントロールゲート18と連結されることによってワードラインW/Lを形成する。
【0008】
隣接したセルは互いに逆方向に形成されてソース/ドレイン領域20,22を共有する。単位セルのドレイン領域22は同一行の隣接したセルのドレイン領域22と連結され、前記ドレイン領域22にはビットラインコンタクト24が形成される。同一行に形成されたビットラインコンタクト24はワードラインW/Lに垂直に配置されるビットラインによって電気的に連結される。即ち、二つのセルは一つのビットラインコンタクト24によってビットラインB/Lと連結される。
【0009】
単位セルのソース領域20はワードラインW/Lと平行な不純物拡散層よりなるソースアクティブ領域を通じて同一行の隣接したセルのソース領域20と連結される。さらに、ソースラインの抵抗を低減させるためにワードラインW/Lに沿って平行に形成されたソースアクティブ領域に複数本のビットラインB/Lごとに一つずつソースラインコンタクトが形成され、前記ビットラインB/Lと平行に形成されたソースラインCSLがソースラインコンタクトを通じて前記ソースアクティブ領域に電気的に連結される。
【0010】
前記NOR型フラッシュメモリセルのプログラム及び消去は、各々チャンネル熱電子(Channel Hot electron:CHE)注入方式及びソースやバルク基板を通じてF−Nトンネリング(Fowler-Nordheim Tunneling)方式で行われる。
【0011】
まず、プログラム動作は、浮遊ゲートに電子を貯蔵してセルのスレッショルド電圧(Threshold Voltage:Vth)を初期Vth値の2V前後から約7Vに高める動作である。即ち、選択ビットラインに6〜7V、コントロールゲートとして用いられる選択ワードラインに10〜12Vの電圧を印加し、ソース及び基板に0Vの電圧を印加すると、チャンネル熱電子の一部がゲート電界によってトンネル酸化膜を通じて浮遊ゲートに注入されることによってプログラムが行われる。
【0012】
消去動作は、浮遊ゲートの電子を放電させ、セルのスレッショルド電圧を初期Vthの2V前後に下がる動作である。即ち、選択ビットラインを浮遊させ、ソースに12〜15Vの電圧を印加し、選択ワードラインに0Vの電圧を印加すると、浮遊ゲートとソース接合間の電圧差によって略100Åのトンネル酸化膜を通じたF−Nトンネリング方式で浮遊ゲート内の電子がソース接合に放電されることによって消去がなされる。消去動作は、多数本のワードラインとビットラインを含む数百乃至数千ビットを一つのブロックとして消去する一括ブロック消去方式で具現できる。
【0013】
読取り動作は、選択ビットラインに略1Vの電圧を印加し、ワードラインに4〜5Vの電圧を印加して消去及びプログラムセルを通じた電流経路が発生したか否かを感知する。
【0014】
ここで、前記ソースラインは、プログラム及び読取り動作時、セルを通じて発生する多量の電流をグラウンドノードに放出させる役割を果たすものであって、CHE注入方式を用いるフラッシュメモリセルでは多量の電流を迅速に放出させるために8〜16個のセルごとに一本のソースラインを形成する。
【0015】
このような構造を有するNOR型フラッシュメモリ装置の問題点は、過度消去(overerase )による外乱現象である。過度消去とは、正常の消去セルのスレッショルド電圧が2Vであるに対し、単位セルの工程上の欠陥やトンネル酸化膜の劣化現象によってトンネリング電界が変化して特定セルの消去スレッショルド電圧が0V以下に下がる現象をいう。通常、プログラム動作時、6Vのプログラム電圧が印加された選択ビットラインと12Vの電圧が印加された選択ワードラインに連結された選択セルのみを通じた電流の発生によって選択セルがプログラムされる。しかしながら、0Vの印加された非選択ワードラインに過度消去セルが存在する場合は、0V以下のスレッショルド電圧によってビットライン電圧が非選択セルを通じて放電され、よって選択セルを通じた電流量が減ってしまう。これにより、プログラムに必要な熱電子の発生が抑えられ、選択セルがプログラミングされない問題が生じてしまう。さらに、読取り動作時にも非選択過度消去セルを通じた異常電流経路によって選択セルがプログラム状態にも拘わらず、過度消去セルを通じた電流流れが前記選択セルを消去状態と誤読する問題がある。
【0016】
従って、このような過度消去問題を解決するためにソースラインとソースアクティブ領域間にソース選択トランジスタを形成したNOR型フラッシュメモリセルが米国特許公報第488734号に開示された。
【0017】
図4は前記セルのレイアウト図であり、図5は図4に示したセルの等価回路図である。
【0018】
図4及び図5を参照すれば、セルのソースアクティブ領域66がソースラインCSLとワードラインW/Lとの重畳領域に形成されるソース選択トランジスタによって分離され、セル面積の増加無しに非選択セルが過度消去されている場合にも前記ソース選択トランジスタのスレッショルド電圧が0V以上であり、非選択ワードラインのプログラム及び消去電圧が0Vなので、過度消去セルによる従来の問題点がある程度解決される。
【0019】
しかしながら、相異なるビットラインコンタクト64を通じて同一のビットラインB/Lに連結される対称した二つのセル(図5のセル−Aとセル−B)が一つのソースアクティブ領域66を共有するため、選択ワードラインセルとソースアクティブ領域66を共有する対称したセルが過度消去されている場合には、前記過度消去セルを通じた電流経路が前述したような問題を招く。
【0020】
以下、前述した構造を有するセルの消去、プログラム及び読取り動作を図5に基づいてさらに詳しく説明する。
【0021】
まず、前記セルの消去のために、ビットラインに12Vの消去電圧を、ゲートに0Vの電圧を印加することによって、ドレインと浮遊ゲート間の電界によって電子が浮遊ゲートからドレイン領域に消去される。この結果、セルのスレッショルド電圧が略2Vに下がる。
【0022】
プログラム動作をセル−Aを例にあげて説明する。ビットライン(B/L)−Aに6V、ゲートに12V、ソースとバルクに0Vの電圧を印加してセル−Aを通じた電流を発生させ、ドレイン領域で水平電界によって発生した熱電子の一部がゲートとの垂直電界によって浮遊ゲートに注入されるCHE注入によってセルのスレッショルド電圧が7V以上に上がる。この際、セル−Cが過度消去された場合、0Vの印加された非選択ワードライン(W/L)−C電圧によってソース選択トランジスタ−Cがターンオンされなく、よってセル−Cからグラウンドノードのソースラインまで電流経路が形成されない。これに対し、セル−Bが過度消去された場合、セル−Bを通過したビットライン電流は、0Vが印加されたワードライン(W/L)−Bのソース選択トランジスタ−Bでなく、ソースアクティブ領域66を共有するソース選択トランジスタ−Aを通じて流れる。従って、プログラム動作の際に非選択セルを通じた余計な電流経路が発生するため、プログラムに必要な電流が十分に選択セルに流れなくなり、よってセルのプログラムが失敗してしまう。
【0023】
読取り動作は、選択ビットラインに略1Vの電圧を印加し、選択ワードラインに4〜5Vの電圧を印加してセルのターンオン及びターンオフ電流によりプログラム及び消去状態を読取ることで具現できる。しかし、プログラムされたセル−Aを読取るとき、セル−Bが過度消去されている場合には、0Vの印加された非選択ワードライン電圧でもセル−Bを通じた電流経路が発生し、よって選択セル−Aが消去セルと誤読される問題が生ずる。
【0024】
図6は、前記米国特許公報第4888734号に開示された前記過度消去問題を完全に解決しうるさらに他のレイアウト構造を示す図である。
【0025】
図6を参照すれば、一つのソースアクティブ領域を共有する相異なるビットラインコンタクト64を通じて同一のビットラインB/Lに連結された二つのセルを分離するために、独立のソース選択ゲートライン68が形成される。従って、前記ソース選択ゲートライン68によってソースアクティブ領域を共有する他のセルのソース選択トランジスタを通じた電流経路が発生しないので前述した過度消去問題を解決し得る。しかしながら、ソース選択ゲートライン68によって全体セルの面積が大きくなるため高集積メモリセルとして使用し難い問題がある。
【0026】
さらに、前記米国特許公報第4888784号に開示されたNOR型フラッシュメモリセルは、浮遊ゲート54とコントロールゲート58をミスアライン無しに形成するために、通常のセルフアライン食刻方法による積層ゲート工程を用いるが、この時ソース選択トランジスタ及びソース選択ゲートラインによって図7A乃至図7Cに示したような問題が生じる。
【0027】
図7A乃至図7Cは各々図4のa−a’線、b−b’線及びC−C’線による垂直断面図である。
【0028】
図7A乃至図7Cを参照すれば、フィールド酸化膜51の形成された半導体基板50の上部にトンネル酸化膜52を形成し、その上に浮遊ゲート用の第1ポリシリコン層54を蒸着する。次いで、写真食刻工程でフィールド酸化膜51の上部の第1ポリシリコン層54を食刻することによって、各セルの浮遊ゲートを独立させる。次いで、前記結果物の上部に層間誘電膜56を形成し、その上にコントロールゲート用の第2ポリシリコン層58を形成する。次に、前記第2ポリシリコン層58の上部にワードライン形成のためのフォトレジストパターン59を形成した後、前記フォトレジストパターン59を食刻マスクとして第2ポリシリコン層58、層間誘電膜56及び第1ポリシリコン層54を順次に食刻することによって、積層ゲートを形成する。この際、浮遊ゲート54間のスペース領域がフィールド酸化膜51に部分的に存在し、浮遊ゲート54を食刻する時露出されたフィールド酸化膜51が食刻されることもあるが、一般の乾式食刻工程ではポリシリコンと酸化物との食刻選択比が優秀なため、露出されたフィールド酸化膜51が殆ど食刻されない。
【0029】
しかしながら、積層ゲート構造のセルアレイ内にMOS型の単層ゲート構造を有するソース選択トランジスタを形成する場合、前記ソース選択トランジスタのゲートはコントロールゲート58だけより構成されるため、ソースアクティブ領域の上部に浮遊ゲート用の第1ポリシリコン層54が形成されない。従って、セルフアライン食刻方法でコントロールゲート用の第2ポリシリコン層58及び層間誘電膜56を食刻した後、浮遊ゲート用の第1ポリシリコン層54を食刻する時、露出されたソース選択トランジスタのソース/ドレインアクティブ領域60,62が同一の食刻率で食刻される(図7C参照)。
【0030】
さらに、前記セルにソース選択ゲートラインを形成する場合、高電圧ソース消去方式(即ち、ゲートに0Vの電圧を印加し、ソースに消去電圧を印加する方式)を用いると、選択ワードライン電圧が0Vとソース選択トランジスタのスレッショルド電圧より低いため、ソースラインに印加された消去電圧がソースアクティブ領域に伝達されない問題が生ずる。従って、この問題を解決するために、高電圧ドレイン消去方式(即ち、ゲートに0Vの電圧を印加し、ドレインに消去電圧を印加する方式)を用い、10V以上の高い電圧でもビットライン接合の破壊無しに漏れ電流を抑制し得る二重拡散(Double Diffused:DD)接合構造のドレインを形成する。その結果、CHE方式のプログラムのためにセルのドレインを階段接合で形成する通常のセルに比べて熱電子の発生が抑制され、よってプログラム効率が低下する。かつ、プログラムと消去接合の両方ともドレインとして構成される場合、ドレイン領域における電子の出入によってドレイン領域でトンネル酸化膜が急激に劣化する虞れがある。
【0031】
【発明が解決しようとする課題】
従って、本発明は前記問題点を解決するために案出されたものであって、その目的は、ソース選択トランジスタを適用して従来のセルアレイと同一のセル面積を維持する上で、過度消去問題を解決し得る不揮発性メモリ装置の作動方法を提供することにある。
【0032】
本発明の他の目的は、ソース選択トランジスタを適用して従来のセルアレイと同一のセル面積を維持する上で、過度消去問題を解決し得る不揮発性メモリ装置を提供することにある。
【0033】
本発明のさらに他の目的は、前記不揮発性メモリ装置の製造に最も好適な不揮発性メモリ装置の製造方法を提供することにある。
【0034】
【課題を解決するための手段】
このような目的を達成するために、本発明は、一定間隔で平行に配列された複数本のビットラインと、前記ビットラインに垂直に一定間隔で配列された複数本のワードラインとを具備し、前記ビットラインとワードラインとの交差領域に浮遊ゲートとコントロールゲートの積層ゲート構造を有する単位セルが位置し、二つのセルは一つのビットラインコンタクトによってビットラインと連結され、前記セルのソースアクティブ領域は前記ビットラインに平行な複数本のソースラインによって連結され、相異なるビットラインコンタクトを通じて同一のビットラインに連結される対称する二つのセルは一つのソースアクティブ領域を共有し、前記ソースアクティブ領域はソースラインとワードラインとの重畳領域に形成されるソース選択トランジスタによって分離される不揮発性メモリ装置の作動方法において、前記セルの浮遊ゲートに電子を注入するプログラム動作時、選択セルのビットラインとワードラインにポジティブ電圧を印加し、前記ソースラインにビットライン電圧に比べて低い基準電圧を印加してセル電流を発生させ、前記セル電流を発生するときに前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインには他の非選択セルのワードラインに印加される基準電圧より低い電圧を印加することを特徴とする不揮発性メモリ装置の作動方法を提供する。
【0035】
好ましくは、前記基準電圧は0V又はグラウンド電圧であり、前記基準電圧より低い電圧はネガティブ電圧である。
【0036】
好ましくは、前記プログラム動作時、選択セルのワードラインに前記ソース選択トランジスタのスレッショルド電圧より高い電圧を印加する。
【0037】
好ましくは、前記プログラム動作時、前記ソースラインを先充電する段階をさらに具備する。
【0038】
好ましくは、前記セルの浮遊ゲートにプログラム動作時より少ない電子を注入するポストプログラム動作をさらに具備し、前記ポストプログラム動作時、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインに他の非選択セルのワードラインに印加する電圧より低いネガティブ電圧を印加する。
【0039】
好ましくは、前記ソース選択トランジスタの初期スレッショルド電圧をセルの初期スレッショルド電圧より低くする。
【0040】
さらに、前記目的を達成するために本発明は、一定間隔で平行に配列された複数本のビットラインと、前記ビットラインに垂直に一定間隔で配列された複数本のワードラインとを具備し、前記ビットラインとワードラインとの交差領域に浮遊ゲートとコントロールゲートの積層ゲート構造を有する単位セルが位置し、二つのセルは一つのビットラインコンタクトによってビットラインと連結され、前記セルのソースアクティブ領域は前記ビットラインに平行な複数本のソースラインによって連結され、相異なるビットラインコンタクトを通じて同一のビットラインに連結される対称する二つのセルは一つのソースアクティブ領域を共有し、前記ソースアクティブ領域はソースラインとワードラインの重畳領域に形成されるソース選択トランジスタによって分離される不揮発性メモリ装置の動作方法において、前記セルの読取り動作時、選択セルのビットラインとワードラインにポジティブ電圧を印加し、前記ソースラインにビットライン電圧に比べて低い基準電圧を印加し、前記選択セルのビットラインとワードラインにポジティブ電圧を印加し、前記ソースラインにビットライン電圧に比べて低い基準電圧を印加するときに、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインには他の非選択セルのワードラインに印加される基準電圧より低い電圧を印加することを特徴とする不揮発性メモリ装置の作動方法を提供する。
【0041】
前記他の目的を達成するために本発明は、一定間隔で平行に配列された複数本のビットラインと、前記ビットラインに垂直に一定間隔で配列された複数本のワードラインとを具備し、前記ビットラインとワードラインの交差領域に浮遊ゲートとコントロールゲートの積層ゲート構造を有する単位セルが位置し、二つのセルは一つのビットラインコンタクトによってビットラインと連結され、前記セルのソースアクティブ領域は前記ビットラインに平行な複数本のソースラインによって連結され、相異なるビットラインコンタクトを通じて同一のビットラインに連結される対称する二つのセルは一つのソースアクティブ領域を共有し、前記ソースアクティブ領域はソースラインとワードラインとの重畳領域に形成されるソース選択トランジスタによって分離される不揮発性メモリ装置において、前記ソース選択トランジスタは単層ゲート構造よりなり、前記単層ゲートの下部に形成されるゲート絶縁膜が前記セルの浮遊ゲートの下部に形成されるゲート絶縁膜と同一か、或いは厚いことを特徴とする不揮発性メモリ装置を提供する。
【0042】
好ましくは、前記ソース選択トランジスタのアクティブ幅は前記セルのアクティブ幅と同一又は大きく形成する。
【0043】
好ましくは、前記ソース選択トランジスタの単層ゲートに整列されるソース/ドレイン接合のうち少なくとも一つは、前記セルの積層ゲートに整列されるソース/ドレイン接合と異なる構造を有する。例えば、前記セルのソース/ドレイン接合は単一接合構造又は二重拡散接合構造で形成されたり、前記ソース接合とドレイン接合が相異なる構造で形成され、前記ソース選択トランジスタのソース/ドレイン接合は単一接合構造又はLDD構造より形成されたり、前記ソース接合とドレイン接合が相異なる構造で形成される。さらに、前記ソース選択トランジスタのソース又はドレイン接合のうち少なくとも一つは前記セルを駆動させるための周辺回路トランジスタのソース/ドレイン接合と同一の構造で形成される。
【0044】
好ましくは、前記ソースアクティブ領域はワードライン方向に複数個のセルを連結する上で、前記セル数よりは少なく入/出力端(I/O)の数よりは多い単位に分離されることを特徴とする不揮発性メモリ装置を提供する。
【0045】
前記さらに他の目的を達成するために本発明は、セルアレイ内に浮遊ゲートとコントロールゲートの積層ゲート構造を有する複数個のセルと、前記セルのソースアクティブ領域とソースラインとを連結させるための単層ゲート構造のソース選択トランジスタが形成され、前記セルを駆動させるための周辺回路領域を具備する不揮発性メモリ装置の製造方法において、半導体基板をアクティブ領域とフィールド領域とに区分し、前記半導体基板の上部にセルの第1ゲート絶縁膜及び第1導電層を順次に形成し、前記アクティブ領域間のフィールド領域を部分的に露出させて前記第1導電層を食刻することによってセルの浮遊ゲートを隣接するセルから分離する。次に、前記結果物の上部に層間誘電膜を形成した後、前記周辺回路領域と前記セルアレイ内のソース選択トランジスタのアクティブ領域を限定して露出された層間誘電膜、第1導電層及び第1ゲート絶縁膜を食刻した後、周辺回路領域とソース選択トランジスタの第2及び第3ゲート絶縁膜を形成する。次いで、前記結果物の上部に第2導電層を形成し、前記セルのゲート領域及び周辺回路領域のゲート領域を限定して前記第2導電層を食刻し、前記周辺回路領域と前記セルアレイ内のソースアクティブ領域をマスキングした後、露出された層間誘電膜及び第1導電層を食刻することによって、第1導電層よりなる浮遊ゲートと第2導電層よりなるコントロールゲートの積層ゲートを形成する。
【0046】
前記半導体基板をアクティブ領域とフィールド領域とに区分する段階において、前記ソース選択トランジスタのアクティブ幅を前記セルのアクティブ幅と同一又は大きく形成する。
【0047】
前記周辺回路領域とソース選択トランジスタの第2及び第3ゲート絶縁膜を形成する段階において、前記第2及び第3ゲート絶縁膜は二回の酸化工程で形成し、前記第1ゲート絶縁膜より厚く形成する。前記周辺回路領域の第2ゲート絶縁膜は多数の厚さに形成することができ、前記ソース選択トランジスタの第3ゲート絶縁膜は前記周辺回路領域の多数の厚さを有する第2ゲート絶縁膜のうち少なくとも一つと同一に形成する。
【0048】
前記第2導電層を形成し、前記セルのゲート領域及び周辺回路領域のゲート領域を限定して前記第2導電層を食刻する段階は、周辺回路領域及びソース選択トランジスタの第2及び第3ゲート絶縁膜の形成された結果物の上部に第2導電層及びキャッピング絶縁膜を順に形成する段階と、前記セルのゲート領域及び周辺回路領域のゲート領域をフォトレジストパターンで限定して露出されたキャッピング絶縁膜を食刻する段階と、前記フォトレジストパターンを取り除いた後、前記キャッピング絶縁膜を食刻マスクとして露出された第2導電層を食刻する段階とを含む。
【0049】
さらに、前記第2導電層を形成し、前記セルのゲート領域及び周辺回路領域のゲート領域を限定して前記第2導電層を食刻する段階は、周辺回路領域及びソース選択トランジスタの第2及び第3ゲート絶縁膜の形成された結果物の上部に第2導電層及びキャッピング絶縁膜を順に形成する段階と、前記セルのゲート領域及び周辺回路領域のゲート領域をフォトレジストパターンで限定して露出されたキャッピング絶縁膜及び第2導電層を順次に食刻する段階と、前記フォトレジストパターンを取り除く段階とを含めても良い。
【0050】
前記積層ゲートを形成する段階後、前記周辺回路領域とソースアクティブ領域がマスキングされた状態で、前記セルのソース/ドレイン領域を形成するための不純物イオン注入を施す段階をさらに具備する。
【0051】
【発明の実施の形態】
以下、本発明に従う好適な一実施例を添付図面を参照しつつ詳細に説明する。
【0052】
図8は本発明によるNOR型フラッシュメモリセルアレイのレイアウト図であり、図9は図8に示したセルアレイの等価回路図である。
【0053】
図8及び図9に示したように、本発明によるNOR型フラッシュメモリセルアレイのレイアウト図及び等価回路図はソースラインとソースアクティブ領域間にソース選択トランジスタを形成する従来のNOR型フラッシュメモリセルアレイ(図4及び図5参照)と同一である。
【0054】
即ち、図8及び図9を参照すれば、一定間隔で形成される複数本のビットラインB/L、ワードラインW/L及びソースラインCSLを含む多数のセルアレイにおいて、前記ワードラインW/Lと金属層よりなるビットラインB/Lが直交する領域に浮遊ゲート110とコントロールゲート114の積層ゲート構造で単位セルが形成される。二つのセルは一つのビットラインコンタクト128によってビットラインB/Lに連結され、前記ワードラインW/Lに平行な不純物拡散層よりなる各セルのソースアクティブ領域126は、各ビットごとに与えられたソースラインCSLによって連結され、ビットラインB/Lに平行に配置される。
【0055】
前記ソースアクティブ領域126はソースラインCSLとワードラインW/Lとの重畳領域に形成されるソース選択トランジスタによって分離される。相異なるビットラインコンタクト128によって同一ビットラインB/Lに連結される対称された二つのセル(例えば、セル−Aとセル−B)は一つのソースアクティブ領域126を共有する。
【0056】
以下、前記構造を有する本発明によるNOR型セルの消去、プログラム及び読取り動作を図8及び図9を参照してさらに詳しく説明する。
【0057】
まず、セルの消去のために、従来のドレイン消去方式とは違って、ワードラインに−10Vの電圧を印加し、ビットラインとソースラインを浮遊させた後、バルク基板に5〜7Vの電圧を印加し、トンネル酸化膜の両端間の電圧によって浮遊ゲート内に貯蔵された電子をF−Nトンネリングでバルク領域に消去させることによって、セルのスレッショルド電圧Vthを初期値の2Vに移動させる。このような方式をネガティブゲートバルク消去方式という。既存の高電圧ドレイン消去方式(即ち、ワードラインに0Vの電圧を印加し、ビットラインに消去電圧を印加する方式)では、10V以上の高電圧でもドレイン接合の破壊無しに漏れ電流を抑制しうるよう、ドレインをDD接合構造に形成すべきであった。しかし、バルク消去方式では、ソース又はドレイン接合に高い電圧が印加されないため、一般の単一接合構造を用いることができ、よって接合の拡散長さを縮めてセルの有効チャンネル長さを増大させうる。従って、前記バルク消去方式はセルの動作特性を改善でき、セル面積を縮めうるため、高集積化に有利である。しかしながら、このような消去動作時、全てのセルのスレッショルド電圧が望む電圧の2Vに移動せず、略0Vに過度消去されたセルが存在するようになる。
【0058】
セル−Aに挙げてプログラム動作を説明すると、選択ワードライン−Aに10V、ビットラインに5〜6Vの電圧を印加し、ソースラインCSLとバルク基板に0Vの電圧を印加して、選択セル−Aを通じた電流を発生させ、ドレイン領域で水平電界によって発生された熱電子の一部がゲートとの垂直電界によって浮遊ゲートに注入されるCHE注入によってセル−Aのスレッショルド電圧を7V以上に増加させる。この際、図4に示した従来のセルアレイでは、全ての非選択ワードラインに0Vの電圧を印加するため、ソースアクティブ領域を共有するセル−Bが過度消去された場合、セル−Bを通じてプログラムに必要な電流容量の一部が消耗されて選択セル−Aが十分にプログラムされなかったり、非選択セル−Bがプログラムされる問題が生じる。これに対し、本発明では、プログラム動作時、非選択ワードラインに0V印加しながら、前記非選択ワードラインのうち、選択セルとソースアクティブ領域を共有する一本のワードラインにネガティブ電圧を印加する。
【0059】
通常、動作電圧Vccをネガティブチャージポンピング構造によってネガティブ電圧に変換して用いる。ここで、チャージポンピングとは、キャパシタを用いて印加された電圧によって発生したキャパシタ内の電荷を蓄積して必要な電圧を生成する方式である。従って、チャージポンピングによれば、生成された電圧の必要電流容量が大きいほど必要なキャパシタの面積が増大する。従って、プログラム動作時、非選択された全てのワードラインに過度消去されたセルのスレッショルド電圧より低いネガティブ電圧を印加して非選択セルを通じた電流経路を防止しようとすることは、必要なキャパシタ面積の増大によって高集積メモリ装置には適用できない。さらに、必要なキャパシタ面積が確保されても全てのワードラインのキャパシタを望む電圧に充電させるには長時間がかかり(即ち、CV=it)、実プログラム時間の間ワードラインにネガティブ電圧を印加し難くなる。
【0060】
従って、本発明によれば、選択セルとソースアクティブ領域を共有しない非選択セルは、ポジティブスレッショルド電圧(+Vth)を有するソース選択トランジスタを用いてプログラム動作時0Vのワードライン電圧だけで望まない電流経路を取り除き、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインにのみチャージポンピング方法で−1V〜−5Vの電圧を印加することによってチャージポンピングによる前記問題点を解決し得る。従って、選択セル−Aとソースアクティブ領域126を共有する非選択セル−Bが過度消去された場合、ネガティブワードライン(W/L)−B電圧によってソース選択トランジスタ−Bがターンオンされなく、よって非選択セル−Bを通じてソースラインCSLまで電流経路が形成されない。さらに、選択セル−Aとソースアクティブ領域126を共有しない非選択セル−Cが過度消去された場合にも0Vの印加された非選択ワードライン−C電圧によって電流経路が取り除かれる。
【0061】
読取り動作時、選択ビットラインに1V、選択ワードライン−Aに5V、非選択ワードラインのうち選択セル−Aとソースアクティブ領域126を共有する非選択ワードライン−Bに−2Vの電圧を印加し、選択セル−Aのスレッショルド電圧によってセルを通じた電流経路の有無でデータ(即ち、プログラム及び消去状態)を読取る。この場合、非選択セル−Bのワードライン−Bにはネガティブ電圧が印加され、過度消去セルによる選択セル−Aのデータ誤読問題を解決しうる。
【0062】
ここで、前記読取り動作時、過度消去セルがない場合は一本の非選択ワードラインに印加されるネガティブ電圧を取り除くことができ、よってセルの消去動作後、過度消去されたセルを探して初期スレッショルド電圧レベルまでプログラミングするポストプログラム動作が加えられる。このようなポストプログラム動作は選択ゲートのないセルアレイで過度消去問題を解決するための通常の方法である。即ち、ポストプログラム動作は消去動作後、全てのセルを読取って過度消去されたビットを検出し、プログラム動作時、前記ビットにプログラム電圧より低い電圧を印加して略1〜2Vのスレッショルド電圧を有するようソフトプログラミングすることであって、選択ビットラインに5〜6Vの電圧を印加し、選択ワードラインに2〜5Vの電圧を印加してセルを通じて発生する低いプログラム電流で一定水準までプログラムが行われる。しかし、このようなポストプログラム動作時にも、選択ビットラインの非選択ワードラインに連結されたセルに過度消去セルが存在する場合は、前記過度消去セルを通じた電流経路の発生によってポストプログラムが望むレベルまで行われなかったり、動作速度が遅くなる問題が生じる。従って、本発明では前記ポストプログラム動作時にも選択セルとソースアクティブ領域を共有する非選択セルのワードラインにネガティブ電圧を印加することによって前述した過度消去問題が解決できる。
【0063】
さらに、ソース選択トランジスタを用いる本発明のNOR型フラッシュメモリセルアレイにおいて、前述した動作方式を具現するためにはソース選択トランジスタのスレッショルド電圧が0V以上でなければならない。そして、前記ソース選択トランジスタが読取り、プログラム及びポストプログラム動作時、セル電流を制限しないよう、前述した動作時、選択ワードラインに印加される電圧よりソース選択トランジスタのスレッショルド電圧が低いべきである。
【0064】
さらに、本発明のNOR型フラッシュメモリセルアレイによれば、セル電流を増加させるためにソース選択トランジスタのアクティブ幅をセルのアクティブ幅より大きくしたり、同一のアクティブ幅にセルのチャンネル長さを縮め得る。このため、セルのワードライン幅(即ち、ゲート長さ)を縮め得るが、この場合、ソース選択トランジスタのパンチスルーを引き起こす恐れがある。従って、好ましくは、ソース選択トランジスタのアクティブ幅をセルのアクティブ幅より大きくし、ワードライン幅を増加させる。さらに好ましくは、選択トランジスタのソース/ドレイン接合をLDD構造のように浅く形成することによってパンチスルー現象が改善できる。
【0065】
図10は本発明によるNOR型フラッシュメモリセルアレイにおいて、ソースアクティブ領域及びソースラインを示すレイアウト図である。
【0066】
従来のNOR型フラッシュメモリセルアレイでは、ソースアクティブ領域を入/出力端(I/O)ごとに分離したり、セル単位に分離したが、ソースアクティブ領域をセルごとに分離すると、前記ソースアクティブ領域が各セルごとに必要となり、よってセル面積が増大してしまう。かつ、ソースアクティブ領域をI/Oごとに分離すると、短い読取り時間の間発生し得る充電が問題となる。これにより、本発明では前述した問題を解決するために、図10に示したように、数個乃至数十個のセルごとにフィールド領域106でソースアクティブ領域126を分離した。従って、セルアレイの面積の増大無しにソースアクティブ領域126を分離することができるため、読取り、プログラム及びポストプログラム動作時、非選択ソースアクティブ領域を充電する時間を縮め得る。即ち、プログラム動作時、選択されたセルとソースアクティブ領域126を共有する非選択セルが過度消去された場合、0Vのワードライン電圧でソースアクティブ領域126が充電されるまで一部電流が流れ、ソース選択トランジスタによって前記電流がソースラインCSLまでは伝達されないが、短時間て充電される。前記電流及び時間はCV=itを満足するため、ソースアクティブ領域126のキャパシタンスが大きいほど、かつ過度消去セルのスレッショルド電圧が下がるほど前記電流及び時間が増加する。従って、これを低減させるために、ソースアクティブ領域126を最小ビットライン数よりは多く、ソースライン数よりは少ないか、又は同一な単位に分離し、従来のI/O単位よりは少ない単位に分離することが好ましい。
【0067】
さらに、前記図10に示したレイアウトを用いない場合は、読取り、プログラム及びポストプログラム動作を施す前にソース充電時間を任意に設定しても良い。即ち、バルク基板、ソースライン及び各々又は多数本のビットラインとワードラインをバイアシングしてセルのソースアクティブ領域を一定電圧に先充電した後、読取り、プログラム及びポストプログラム動作を施すことによって、前述した問題点を解決し得る。
【0068】
以下、前述した動作を具現し得る本発明によるNOR型フラッシュメモリ装置の製造方法を詳細に説明する。
【0069】
図11A乃至図16は図8に示したセルアレイの製造方法を説明するための垂直断面図及びレイアウト図である。ここで、図11A,図12A,図13,図14A,図15A,図16は図垂直断面図であり、図11B,図12B,図14B,図15Bはレイアウト図である。
【0070】
図11A及び図11Bは浮遊ゲート110を形成する段階を示す。p型の半導体基板100の表面に写真及びイオン注入工程を用いてn型不純物を注入した後、高温熱処理を通じて前記n型不純物を望む深さまで拡散させることによってn型ウェル102を形成する。次いで、写真及びイオン注入工程を用いて前記n型ウェル102を除いた基板の表面及び前記n型ウェル102内のセルアレイ領域にp型不純物を注入した後、これを高温熱処理によって拡散させることによって、p型ウェル104を形成する。通常、周辺回路部のNMOSトランジスタの形成されるウェルをp型ウェルと称し、前記n型ウェル102内のセルアレイ領域に形成されるウェルをポケットp型ウェル104と称する。
【0071】
次いで、通常の素子分離工程、例えばシリコン部分酸化(local oxidation of silicon)又はバッファポリシリコンLOCOS工程を施して前記基板100の上部に5000〜6000Å程度の厚さを有するフィールド酸化膜106を形成することによって、基板100をアクティブ領域とフィールド領域とに区分する。次いで、前記アクティブ領域とフィールド領域との境界部分に生じた余分の膜を取り除くために、犠牲酸化膜を形成した後、湿式食刻工程で前記犠牲酸化膜を完全に取り除く。
【0072】
ここで、前記素子分離工程時、セルのアクティブ幅とソース選択トランジスタのアクティブ幅を異に形成することが好ましい。即ち、前記ソース選択トランジスタのアクティブ幅をセルのアクティブ幅と同一又は大きく形成することによって、セル電流を増大させる。
【0073】
次いで、前記アクティブ領域の上部に通常トンネル酸化膜といわれる薄い酸化膜又は酸窒化膜(Oxynitride)を100Å厚さに薄く成長させることによって、単位セルの第1ゲート絶縁膜108を形成する。この際、セルのスレッショルド電圧を調節するために前記フィールド酸化膜106を形成した後、写真工程でセル領域を限定し、p型不純物をイオン注入する段階をさらに備え得る。さらに、前記セルの第1ゲート絶縁膜108は電気的消去を行わないEPROMの場合約200Åの厚さに形成する。
【0074】
次いで、前記第1ゲート絶縁膜108の形成された結果物の上部に浮遊ゲートとして用いられる第1導電層110として、例えばポリシリコン層を積層した後、多量の燐(P)を含有したPOCI3をデポジットして前記第1導電層110をn+ 型にドーピングさせる。次いで、写真食刻工程を通じてセル領域のフィールド酸化膜106の上部の第1導電層110を異方性食刻で取り除くことによって、ビットラインに沿って隣接したセル間の浮遊ゲートを互いに分離させる。即ち、前記浮遊ゲート用の第1導電層110は図11Bに示したように、セルのアクティブ領域とフィールド領域の一部領域を覆い、前記フィールド酸化膜106の一部領域から分離されてビットライン方向に伸長されるパターンに形成される。この際、前記第1導電層110はビットラインと平行な複数のソースアクティブ領域とフィールド領域の一部にも前記セルと同一なパターンで形成される。さらに、周辺回路領域では前記第1導電層110をフォトレジストパターン(図示せず)でマスキングして残したり、或いは完全に取り除く。
【0075】
次いで、前記結果物の上部に浮遊ゲートとコントロールゲートを絶縁させるための層間誘電膜112として、例えばONO(oxide/nitrid/oxide)膜を形成する。即ち、前記第1導電層104を酸化させて約100Å厚さの第1酸化膜を成長させた後、その上に約130Å厚さの窒化膜を蒸着し、前記窒化膜を酸化させて40Å程度の厚さの第2酸化膜を成長させることによって、ONOよりなる層間誘電膜112を形成する。好ましくは、前記層間誘電膜112は酸化膜に換算して130〜180Å程度の厚さを有するよう形成する。
【0076】
図12A及び図12Bは周辺回路領域の層間誘電膜112及び第1導電層110を取り除く段階を示す。前記のように、層間誘電膜112の形成された結果物の上部に周辺回路領域をオープンさせるようフォトレジストパターン113を形成する。次いで、露出された周辺回路領域の層間誘電膜112及び第1導電層110を乾式食刻で順に取り除く。そして、残っている絶縁膜、即ちセルの第1ゲート絶縁膜108を基板100の損傷を考慮して湿式食刻で取り除く。この際、周辺回路領域の第1導電層110を前記図11の段階で食刻した場合には前記層間誘電膜112を取り除く時、その下部の絶縁膜、セルの第1ゲート絶縁膜108が取り除かれる。
【0077】
通常、前記食刻工程時、セルアレイ領域はフォトレジストパターンでマスキングするが、本発明ではソースライン領域を限定して前記ソースライン領域を覆っている層間誘電膜112、第1導電層110及び第1ゲート絶縁膜108を取り除く。
【0078】
ここで、前記層間誘電膜112及び第1導電層110を食刻する工程を完了した後、周辺回路トランジスタやセル領域のソース選択トランジスタのスレッショルド電圧を調節するためにp型不純物をイオン注入する段階をさらに施しても良い。
【0079】
図13は第2及び第3ゲート酸化膜116、118と第2導電層114を形成する段階を示す。前記のように周辺回路領域及びソースライン領域の層間誘電膜112、第1導電層110及び第1ゲート絶縁膜108を取り除いた後、露出されたアクティブ領域(即ち、周辺回路アクティブ領域とソースアクティブ領域)に酸化膜を成長させる。その結果、周辺回路トランジスタの形成されるアクティブ領域には第2ゲート酸化膜116が形成され、セルのソース選択トランジスタの形成されるアクティブ領域には第3ゲート酸化膜118が形成される。
【0080】
ここで、前記第2ゲート酸化膜116の厚さは周辺回路トランジスタの駆動能力によって決定する。即ち、動作電圧が5V以下の場合には100〜160Å程度の厚さに第2ゲート酸化膜116を形成し、動作電圧が10V以上の場合には200〜400Å程度の厚さに第2ゲート酸化膜116を形成する。さらに、必要に応じて前記全ての電圧を用いる場合には少なくとも二回の酸化工程を用いて多数の厚さを有する第2ゲート酸化膜116を形成し得る。即ち、厚いゲート酸化膜を形成するために露出されたアクティブ領域に厚い第1酸化膜を形成した後、薄いゲート酸化膜が要求される周辺回路のアクティブ領域を写真工程で露出して成長された第1酸化膜を取り除く。次いで、前記第1酸化膜より薄い第2酸化膜を成長させると、第1酸化膜と第2酸化膜とが合わせられた厚いゲート酸化膜領域と第2酸化膜よりなる薄いゲート酸化膜領域が完成される。この際、ソース選択トランジスタの第3ゲート酸化膜118はセルのトンネル酸化膜として提供される第1ゲート絶縁膜108と同一又は厚く形成することが好ましい。これは、セルのプログラム又は消去動作時前記セルで発生するF−Nトンネリングのような電子の出入をソースライン領域では発生させないためである。
【0081】
次いで、前記結果物の上部にコントロールゲートとして用いられる第2導電層114として、例えばn+ 型にドーピングされたポリシリコン層とタングステンシリサイド(WSix ) 、チタンシリサイド(TiSix ) のような金属シリサイド層を順に積層してポリサイド層を形成する。次いで、前記第2導電層114の上部に酸化膜、窒化膜又はこれらの複合膜よりなる絶縁膜を2000〜4000Å程度の厚さに蒸着してキャッピング層115を形成する。
【0082】
図14A及び図14Bはセルのコントロールゲート114a及び周辺回路領域のゲート114bを形成する段階を示す。前記のようにキャッピング層115を形成した後、写真工程を通じてセルアレイのワードラインパターン及び周辺回路領域のゲートパターンを形成するためのフォトレジストパターン119を形成する。次いで、前記フォトレジストパターン119を食刻マスクとして用いて露出されたキャッピング層115及び第2導電層114を食刻する。この時、高い前記フォトレジストパターン119の高さによってパターンが密集された領域に食刻ガスが均一に供給されないのを防止するために、露出されたキャッピング層115を食刻した後、前記フォトレジストパターン119を取り除き、前記フォトレジストパターン119より薄いキャッピング層115を食刻マスクとして用いて露出された第2導電層114を食刻しても良い。この結果、セルアレイ領域にはコントロールゲート114aが形成され、周辺回路領域には第2導電層よりなる単層ゲート114bが形成される。そして、ソースアクティブ領域には第2導電層よりなる単層構造のソース選択ゲート114cが形成される。
【0083】
図15A及び図15Bはセルの積層ゲートを形成する段階を示す。前記のように、周辺回路領域のゲート114bを形成した後、写真工程を通じて周辺回路領域とセルアレイ内のソースアクティブ領域をフォトレジストパターン121でマスキングする。次いで、セルアレイ内の露出されたキャッピング層115を食刻マスクとし、層間誘電膜112及び第1導電層110を連続的に取り除くことによって、浮遊ゲート110aとコントロールゲート114aとよりなるセルの積層ゲートを形成する。
【0084】
本発明では、積層ゲート構造のセルアレイ内にMOS型の単層ゲート構造を有するソース選択トランジスタを形成するための食刻工程時、前記ソース選択トランジスタのアクティブ領域が露出されない。従って、前記ソース選択トランジスタのアクティブ領域が食刻工程によって損傷されない。
【0085】
図16は第1及び第2ソース/ドレイン領域120,122と金属層127を形成する段階を示す。前記のようにセルの積層ゲート110a,114a及びソース選択トランジスタのゲート114cを形成した後、n型不純物のイオン注入工程を通じてセルアレイの第1ソース/ドレイン領域120を通常の単一接合(Single Diffusion:SD)構造やDD接合構造で形成する。又は、前記第1ソース/ドレイン領域120の一つの領域のみをDD接合構造で形成しても良い。
【0086】
この際、ソースアクティブ領域は前記イオン注入工程時フォトレジストパターン121でマスキングされているため、前記n型不純物がイオン注入されなく、既に形成されている周辺回路領域の構造物パターンによってソース選択トランジスタの露出されたソース/ドレイン領域に前記セルと異なる形態の接合構造、例えばLDD構造を形成することができる。さらに、前記ソース選択トランジスタのソース/ドレイン用の不純物イオン注入を周辺回路トランジスタのソース/ドレイン122用の不純物イオン注入と同時に行っても良い。
【0087】
前述したように、ソース/ドレインイオン注入工程を施した後、結果物の上部に絶縁層124として、例えば高温酸化膜(high temperature oxide:HTO)とBPSG(boronphosphosilicate glass)膜を各々1000Åと5000Åの厚さで形成する。次いで、900℃でリフロー工程を行って前記BPSG膜を平坦化した後、写真食刻工程を通じて前記絶縁層124を食刻して金属コンタクト125を形成する。好ましくは、前記金属コンタクト125はセルのドレイン領域を露出させるビットラインコンタクト128(図8)である。
【0088】
次いで、前記金属コンタクト125の形成された結果物の上部に金属層127を形成し、写真食刻工程を通じて前記金属層127をパタニングする。その結果、ビットラインコンタクトを通じてセルのドレイン領域に連結されるビットラインが形成される。ここで、前記金属層127は金属シリサイドやポリサイドより形成し得る。
【0089】
次いで、多層配線を要する場合、金属コンタクト及び金属層の形成工程をさらに施した後、結果物の上部に保護層を形成してNOR型フラッシュメモリ装置を完成する。
【0090】
以上のように、本発明の思想による好適な一実施例にあげて説明してきたが、本発明の技術的な思想を外れない範囲内では、多様な変化及び変形が実施可能で有るということは、通常な知識を有する者ならば自明に分かるであろう。
【0091】
【発明の効果】
以上から述べてきたように、本発明によるNOR型フラッシュメモリセルによれば、読取り、ポストプログラム及びプログラム動作時、非選択ワードラインに基準電圧(例えば、0V)を印加し、前記非選択ワードラインのうち、選択セルとソースアクティブ領域を共有する一本のワードラインにネガティブ電圧を印加する。即ち、選択セルとソースアクティブ領域を共有しない非選択セルは、ポジティブスレッショルド電圧(+Vth)を有するソース選択トランジスタを用いて、プログラム動作時0Vのワードライン電圧のみで望まない電流経路を取り除き、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインにはネガティブ電圧を印加して電流経路を取り除く。
【0092】
従って、ソース選択トランジスタを用いる既存のセルアレイと同一なセル面積を保つ上で、過度消去を防止し得る。
【図面の簡単な説明】
【図1】 従来の方法によるNOR型フラッシュメモリセルアレイのレイアウト図である。
【図2】 図1に示したセルアレイの等価回路図である。
【図3】 図1に示したセルアレイにおいて、単位セルの垂直断面図である。
【図4】 従来の他の方法の第1実施例によるNOR型フラッシュメモリセルアレイのレイアウト図である。
【図5】 図4に示したセルアレイの等価回路図である。
【図6】 従来の他の方法の第2実施例によるNOR型フラッシュメモリセルアレイのレイアウト図である。
【図7】 (A)は、図4のa−a’線に沿う垂直断面図、(B)は、b−b’線に沿う垂直断面図、(C)は、c−c’線に沿う垂直断面図である。
【図8】 本発明によるNOR型フラッシュメモリセルアレイのレイアウト図である。
【図9】 図8に示したセルアレイの等価回路図である。
【図10】 本発明によるNOR型フラッシュメモリセルアレイのソースアクティブ領域及びソースラインのレイアウト図である。
【図11】 (A)は、図8に示したセルアレイの製造方法を説明するための垂直断面図、(B)は、図8に示したセルアレイの製造方法を説明するためのレイアウト図である。
【図12】 (A)は、図8に示したセルアレイの製造方法を説明するための垂直断面図、(B)は、図8に示したセルアレイの製造方法を説明するためのレイアウト図である。
【図13】 図8に示したセルアレイの製造方法を説明するための垂直断面図である。
【図14】 (A)は、図8に示したセルアレイの製造方法を説明するための垂直断面図、(B)は、図8に示したセルアレイの製造方法を説明するためのレイアウト図である。
【図15】 (A)は、図8に示したセルアレイの製造方法を説明するための垂直断面図、(B)は、図8に示したセルアレイの製造方法を説明するためのレイアウト図である。
【図16】 図8に示したセルアレイの製造方法を説明するための垂直断面図である。
【符号の説明】
100…半導体基板
102…n型ウェル
104…ポケットp型ウェル
106…フィールド酸化膜
108…第1ゲート絶縁膜
110…第1導電層
112…層間誘電膜
114…第2導電層
115…キャッピング層
116…第2ゲート酸化膜
118…第3ゲート酸化膜
120…第1ソース/ドレイン領域
122…第2ソース/ドレイン領域
124…絶縁層
125…金属コンタクト
126…ソースアクティブ領域
127…金属層
128…ビットラインコンタクト
Claims (11)
- 一定間隔で平行に配列された複数本のビットラインと、前記ビットラインに垂直に一定間隔で配列された複数本のワードラインとを具備し、前記ビットラインとワードラインとの交差領域に浮遊ゲートとコントロールゲートの積層ゲート構造を有する単位セルが位置し、二つのセルは一つのビットラインコンタクトによってビットラインと連結され、前記セルのソースアクティブ領域は前記ビットラインに平行な複数本のソースラインによって連結され、相異なるビットラインコンタクトを通じて同一のビットラインに連結される対称する二つのセルは一つのソースアクティブ領域を共有し、前記ソースアクティブ領域はソースラインとワードラインとの重畳領域に形成されるソース選択トランジスタによって分離される不揮発性メモリ装置の作動方法において、前記セルの浮遊ゲートに電子を注入するプログラム動作時、選択セルのビットラインとワードラインにポジティブ電圧を印加し、前記ソースラインにビットライン電圧に比べて低い基準電圧を印加してセル電流を発生する段階と、
前記セル電流を発生するときに、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインには他の非選択セルのワードラインに印加される基準電圧より低い電圧を印加する段階とを具備することを特徴とする不揮発性メモリ装置の作動方法。 - 前記基準電圧は0V又はグラウンド電圧であり、前記基準電圧より低い電圧はネガティブ電圧であることを特徴とする請求項1に記載の不揮発性メモリ装置の作動方法。
- 前記プログラム動作時、選択セルのワードラインに前記ソース選択トランジスタのスレッショルド電圧より高い電圧を印加することを特徴とする請求項1に記載の不揮発性メモリ装置の作動方法。
- 前記プログラム動作時、前記ソースラインを先充電する段階をさらに具備することを特徴とする請求項1に記載の不揮発性メモリ装置の作動方法。
- 前記セルの浮遊ゲートにプログラム動作時より少ない電子を注入するポストプログラム動作をさらに具備し、前記ポストプログラム動作時、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインに他の非選択セルのワードラインに印加する電圧より低いネガティブ電圧を印加することを特徴とする請求項1に記載の不揮発性メモリ装置の作動方法。
- 前記ポストプログラム動作時、選択セルのワードラインに前記ソース選択トランジスタのスレッショルド電圧より高い電圧を印加することを特徴とする請求項5に記載の不揮発性メモリ装置の作動方法。
- 前記ポストプログラム動作時、前記ソースラインを先充電する段階をさらに具備することを特徴とする請求項5に記載の不揮発性メモリ装置の作動方法。
- 前記ソース選択トランジスタの初期スレッショルド電圧を前記セルの初期スレッショルド電圧より低くすることを特徴とする請求項1に記載の不揮発性メモリ装置の作動方法。
- 一定間隔で平行に配列された複数本のビットラインと、前記ビットラインに垂直に一定間隔で配列された複数本のワードラインとを具備し、前記ビットラインとワードラインとの交差領域に浮遊ゲートとコントロールゲートの積層ゲート構造を有する単位セルが位置し、二つのセルは一つのビットラインコンタクトによってビットラインと連結され、前記セルのソースアクティブ領域は前記ビットラインに平行な複数本のソースラインによって連結され、相異なるビットラインコンタクトを通じて同一のビットラインに連結される対称する二つのセルは一つのソースアクティブ領域を共有し、前記ソースアクティブ領域はソースラインとワードラインとの重畳領域に形成されるソース選択トランジスタによって分離される不揮発性メモリ装置の作動方法において、前記セルの読取り動作時、選択セルのビットラインとワードラインにポジティブ電圧を印加し、前記ソースラインにビットライン電圧に比べて低い基準電圧を印加する段階と、
前記選択セルのビットラインとワードラインにポジティブ電圧を印加し、前記ソースラインにビットライン電圧に比べて低い基準電圧を印加するときに、前記選択セルとソースアクティブ領域を共有する非選択セルのワードラインには他の非選択セルのワードラインに印加される基準電圧より低い電圧を印加する段階とを具備することを特徴とする不揮発性メモリ装置の作動方法。 - 前記基準電圧は0V又はグラウンド電圧であり、前記基準電圧より低い電圧はネガティブ電圧であることを特徴とする請求項9に記載の不揮発性メモリ装置の作動方法。
- 前記読取り動作時、選択セルのワードラインに前記ソース選択トランジスタのスレッショルド電圧より高い電圧を印加することを特徴とする請求項9に記載の不揮発性メモリ装置の作動方法。
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