JP2829208B2 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2829208B2 JP2829208B2 JP33605192A JP33605192A JP2829208B2 JP 2829208 B2 JP2829208 B2 JP 2829208B2 JP 33605192 A JP33605192 A JP 33605192A JP 33605192 A JP33605192 A JP 33605192A JP 2829208 B2 JP2829208 B2 JP 2829208B2
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Description
【０００１】
【産業上の利用分野】本発明は、フラッシュＥＥＰＲＯ
Ｍ(Erasable Programmable Read On Memory)等の、情報
の記憶を行う複数の不揮発性記憶素子を備えた半導体集
積回路装置およびその製造方法に関する。
Ｍ(Erasable Programmable Read On Memory)等の、情報
の記憶を行う複数の不揮発性記憶素子を備えた半導体集
積回路装置およびその製造方法に関する。
【０００２】
【従来の技術】従来より、フラッシュＥＥＰＲＯＭ等
の、電荷を注入したり、取り出すことにより、データの
記憶を行う不揮発性記憶素子を備えた半導体集積回路装
置が種々提案されている。図２３は従来の半導体集積回
路装置に係るメモリアレーの構造の一例を図解的に示す
概略断面図である。図２３において、ＭＡはメモリアレ
ー、ＭＴｒはフラッシュメモリトランジスタである。メ
モリトランジスタＭＴｒは、Ｐ型シリコン基板１と、Ｐ
型シリコン基板１の表層部に所定の間隔をあけて形成さ
れたＮ型ソース領域２およびＮ型ドレイン領域３と、ソ
ース領域２およびドレイン領域３で挟まれるように生じ
たチャネル領域４上において、ソース領域２およびドレ
イン領域３を橋渡す状態で設けられ、チャネル領域４で
発生した電荷をトンネルさせ得るトンネル酸化膜５と、
トンネル酸化膜５上に設けられ、トンネル酸化膜５をト
ンネルしてきた電荷を蓄積するフローティングゲート６
と、フローティングゲート６上に設けられ、フローティ
ングゲート６に蓄積されている電荷を長時間閉じ込めて
おくＯＮＯ(oxide-nitride-oxide) 膜７と、データの書
き込み、読み出しおよび消去の際に所定のコントロール
電圧が印加されるコントロールゲート８とを備えてい
る。
の、電荷を注入したり、取り出すことにより、データの
記憶を行う不揮発性記憶素子を備えた半導体集積回路装
置が種々提案されている。図２３は従来の半導体集積回
路装置に係るメモリアレーの構造の一例を図解的に示す
概略断面図である。図２３において、ＭＡはメモリアレ
ー、ＭＴｒはフラッシュメモリトランジスタである。メ
モリトランジスタＭＴｒは、Ｐ型シリコン基板１と、Ｐ
型シリコン基板１の表層部に所定の間隔をあけて形成さ
れたＮ型ソース領域２およびＮ型ドレイン領域３と、ソ
ース領域２およびドレイン領域３で挟まれるように生じ
たチャネル領域４上において、ソース領域２およびドレ
イン領域３を橋渡す状態で設けられ、チャネル領域４で
発生した電荷をトンネルさせ得るトンネル酸化膜５と、
トンネル酸化膜５上に設けられ、トンネル酸化膜５をト
ンネルしてきた電荷を蓄積するフローティングゲート６
と、フローティングゲート６上に設けられ、フローティ
ングゲート６に蓄積されている電荷を長時間閉じ込めて
おくＯＮＯ(oxide-nitride-oxide) 膜７と、データの書
き込み、読み出しおよび消去の際に所定のコントロール
電圧が印加されるコントロールゲート８とを備えてい
る。
【０００３】そして、ソース領域２は、絶縁耐圧を向上
させるべく、Ｎ+ 不純物拡散層２ａと、Ｎ+ 型不純物拡
散層２ａを取り囲むように深く形成されたＮ- 型不純物
拡散層２ｂとからなる二重拡散構造を有している。一
方、ドレイン領域３は、Ｎ+ 型不純物拡散層のみからな
るシングルドレイン構造を有しており、ビットライン９
とコンタクトがとられている。また、ビットライン９と
フローティングゲート６およびコントロールゲート８と
は、層間絶縁膜１０で互いに絶縁されており、ビットラ
イン９上にはパッシベーション膜１１が積層されてい
る。
させるべく、Ｎ+ 不純物拡散層２ａと、Ｎ+ 型不純物拡
散層２ａを取り囲むように深く形成されたＮ- 型不純物
拡散層２ｂとからなる二重拡散構造を有している。一
方、ドレイン領域３は、Ｎ+ 型不純物拡散層のみからな
るシングルドレイン構造を有しており、ビットライン９
とコンタクトがとられている。また、ビットライン９と
フローティングゲート６およびコントロールゲート８と
は、層間絶縁膜１０で互いに絶縁されており、ビットラ
イン９上にはパッシベーション膜１１が積層されてい
る。
【０００４】すなわち、上記メモリトランジスタＭＴｒ
は、フローティングゲート６がトンネル酸化膜５、ＯＮ
Ｏ膜７および層間絶縁膜１０の絶縁膜で囲まれていて、
外部接続がとられておらず、このフローティングゲート
６に電荷を蓄積するので、スタックゲート型あるいはフ
ローティングゲート型と呼ばれている。図２４はメモリ
アレーの等価回路図である。上記メモリアレーＭＡは、
図２４の如く、１セル／１トランジスタ構造を有してお
り、点線で囲んだメモリセルＭＣ１を含む４つのメモリ
セルが配列されている。すなわち、各メモリトランジス
タＭＴｒ１，ＭＴｒ２，ＭＴｒ３，ＭＴｒ４が行方向Ｘ
および列方向Ｙにマトリクス状に配列されている。
は、フローティングゲート６がトンネル酸化膜５、ＯＮ
Ｏ膜７および層間絶縁膜１０の絶縁膜で囲まれていて、
外部接続がとられておらず、このフローティングゲート
６に電荷を蓄積するので、スタックゲート型あるいはフ
ローティングゲート型と呼ばれている。図２４はメモリ
アレーの等価回路図である。上記メモリアレーＭＡは、
図２４の如く、１セル／１トランジスタ構造を有してお
り、点線で囲んだメモリセルＭＣ１を含む４つのメモリ
セルが配列されている。すなわち、各メモリトランジス
タＭＴｒ１，ＭＴｒ２，ＭＴｒ３，ＭＴｒ４が行方向Ｘ
および列方向Ｙにマトリクス状に配列されている。
【０００５】そして、行方向Ｘに配列されたメモリトラ
ンジスタＭＴｒ１，ＭＴｒ２のコントロールゲートにワ
ードラインＷＬ１が接続され、行方向Ｘに配列されたメ
モリトランジスタＭＴｒ３，ＭＴｒ４のコントロールゲ
ートにワードラインＷＬ２が接続されている。また、列
方向Ｙに配列されたメモリトランジスタＭＴｒ１，ＭＴ
ｒ３のソースにビットラインＢＬ１が接続され、列方向
Ｙに配列されたメモリトランジスタＭＴｒ２，ＭＴｒ４
のソースにビットラインＢＬ３が接続されている。さら
に、行方向Ｘで隣接するメモリトランジスタＭＴｒ１，
ＭＴｒ２のドレインが直列に接続されており、当該接続
中間点にビットラインＢＬ２が接続されている。同様
に、行方向Ｘで隣接するメモリトランジスタＭＴｒ３，
ＭＴｒ４のドレインが直列に接続されており、当該接続
中間点にビットラインＢＬ２が接続されている。すなわ
ち、行方向Ｘで隣接するメモリトランジスタＭＴｒ１，
ＭＴｒ２、およびＭＴｒ３，ＭＴｒ４のドレインは、ビ
ットラインＢＬ２を共有している。
ンジスタＭＴｒ１，ＭＴｒ２のコントロールゲートにワ
ードラインＷＬ１が接続され、行方向Ｘに配列されたメ
モリトランジスタＭＴｒ３，ＭＴｒ４のコントロールゲ
ートにワードラインＷＬ２が接続されている。また、列
方向Ｙに配列されたメモリトランジスタＭＴｒ１，ＭＴ
ｒ３のソースにビットラインＢＬ１が接続され、列方向
Ｙに配列されたメモリトランジスタＭＴｒ２，ＭＴｒ４
のソースにビットラインＢＬ３が接続されている。さら
に、行方向Ｘで隣接するメモリトランジスタＭＴｒ１，
ＭＴｒ２のドレインが直列に接続されており、当該接続
中間点にビットラインＢＬ２が接続されている。同様
に、行方向Ｘで隣接するメモリトランジスタＭＴｒ３，
ＭＴｒ４のドレインが直列に接続されており、当該接続
中間点にビットラインＢＬ２が接続されている。すなわ
ち、行方向Ｘで隣接するメモリトランジスタＭＴｒ１，
ＭＴｒ２、およびＭＴｒ３，ＭＴｒ４のドレインは、ビ
ットラインＢＬ２を共有している。
【０００６】なお、以後の説明において、メモリトラン
ジスタＭＴｒ１，ＭＴｒ２，ＭＴｒ３，ＭＴｒ４を総称
するときは「メモリトランジスタＭＴｒ」という。主と
して、図２４および表１を参照しつつ、上記メモリアレ
ーＭＡにおけるデータの書き込み、消去および読み出し
の動作について説明する。なお、表１においては、デー
タの書き込みに際し、図２４に示すメモリセルＭＣ１を
選択した場合を想定している。
ジスタＭＴｒ１，ＭＴｒ２，ＭＴｒ３，ＭＴｒ４を総称
するときは「メモリトランジスタＭＴｒ」という。主と
して、図２４および表１を参照しつつ、上記メモリアレ
ーＭＡにおけるデータの書き込み、消去および読み出し
の動作について説明する。なお、表１においては、デー
タの書き込みに際し、図２４に示すメモリセルＭＣ１を
選択した場合を想定している。
【０００７】
【表１】
【０００８】＜書き込み（ＷＲＩＴＥ）＞ワードライン
ＷＬ２に０Ｖを印加し、ビットラインＢＬ１および基板
ＳＵＢをグランド（ＧＮＤ）に接地しておき、データの
書き込みを行うメモリセルＭＣ１を選択すべく、ワード
ラインＷＬ１に１２Ｖを、ビットラインＢＬ２に書込電
圧５Ｖをそれぞれ印加する。そうすると、図２５（ａ）
に示すように、メモリトランジスタＭＴｒ１のチャネル
領域４とドレイン領域３との境界で高エネルギーを持つ
電子、いわゆるホットエレクトロンが発生し、このホッ
トエレクトロンがフローティングゲート６に注入され、
データ「０」の書き込み状態となる。 ＜消去（ＥＲＡＳＥ）＞データの消去に関しては一括消
去を行う。すなわち、ワードラインＷＬ１，ＷＬ２およ
びビットラインＢＬ２を開放(open)状態とし、基板ＳＵ
Ｂをグランドに接地しておき、ビットラインＢＬ１，Ｂ
Ｌ３に消去電圧１２Ｖをそれぞれ印加する。そうする
と、図２５（ｂ）のように、メモリトランジスタＭＴｒ
のフローティングゲート６とソース領域２との間にＦＮ
トンネル電流が生じ、これによりフローティングゲート
６に蓄積されているエレクトロンがソース領域２に流出
し除去され、データの消去状態、すなわちデータ「１」
の書き込み状態となる。 ＜読み出し（ＲＥＡＤ）＞データの読み出しに関して
は、ワードライン毎にライン一括読み出しを行う。すな
わち、ワードラインＷＬ２に０Ｖを印加し、ビットライ
ンＢＬ１，ＢＬ３および基板ＳＵＢをグランドに接地し
ておき、ワードラインＷＬ１にセンス電圧５Ｖを、ビッ
トラインＢＬ２に２Ｖをそれぞれ印加する。そうする
と、メモリトランジスタのフローティングゲートにエレ
クトロンが蓄積されておれば、メモリトランジスタにチ
ャネルが形成されず、メモリトランジスタが導通しな
い。一方、メモリトランジスタのフローティングゲート
にエレクトロンが蓄積されていなければ、メモリトラン
ジスタにチャネルが形成され、メモリトランジスタが導
通する。このメモリトランジスタの導通、非導通をセン
シングすることで、メモリトランジスタに記憶されてい
るデータの読み出しが行われる。
ＷＬ２に０Ｖを印加し、ビットラインＢＬ１および基板
ＳＵＢをグランド（ＧＮＤ）に接地しておき、データの
書き込みを行うメモリセルＭＣ１を選択すべく、ワード
ラインＷＬ１に１２Ｖを、ビットラインＢＬ２に書込電
圧５Ｖをそれぞれ印加する。そうすると、図２５（ａ）
に示すように、メモリトランジスタＭＴｒ１のチャネル
領域４とドレイン領域３との境界で高エネルギーを持つ
電子、いわゆるホットエレクトロンが発生し、このホッ
トエレクトロンがフローティングゲート６に注入され、
データ「０」の書き込み状態となる。 ＜消去（ＥＲＡＳＥ）＞データの消去に関しては一括消
去を行う。すなわち、ワードラインＷＬ１，ＷＬ２およ
びビットラインＢＬ２を開放(open)状態とし、基板ＳＵ
Ｂをグランドに接地しておき、ビットラインＢＬ１，Ｂ
Ｌ３に消去電圧１２Ｖをそれぞれ印加する。そうする
と、図２５（ｂ）のように、メモリトランジスタＭＴｒ
のフローティングゲート６とソース領域２との間にＦＮ
トンネル電流が生じ、これによりフローティングゲート
６に蓄積されているエレクトロンがソース領域２に流出
し除去され、データの消去状態、すなわちデータ「１」
の書き込み状態となる。 ＜読み出し（ＲＥＡＤ）＞データの読み出しに関して
は、ワードライン毎にライン一括読み出しを行う。すな
わち、ワードラインＷＬ２に０Ｖを印加し、ビットライ
ンＢＬ１，ＢＬ３および基板ＳＵＢをグランドに接地し
ておき、ワードラインＷＬ１にセンス電圧５Ｖを、ビッ
トラインＢＬ２に２Ｖをそれぞれ印加する。そうする
と、メモリトランジスタのフローティングゲートにエレ
クトロンが蓄積されておれば、メモリトランジスタにチ
ャネルが形成されず、メモリトランジスタが導通しな
い。一方、メモリトランジスタのフローティングゲート
にエレクトロンが蓄積されていなければ、メモリトラン
ジスタにチャネルが形成され、メモリトランジスタが導
通する。このメモリトランジスタの導通、非導通をセン
シングすることで、メモリトランジスタに記憶されてい
るデータの読み出しが行われる。
【０００９】
【発明が解決しようとする課題】ところで、上述のメモ
リトランジスタにおいては、ソース領域２のＮ+ 型不純
物拡散層２ａの不純物拡散濃度、およびドレイン領域３
のＮ+ 型不純物拡散層の不純物拡散濃度は、それぞれ、
独自の濃度に定めるのが、データの書き込み、消去を好
適に行う上から好ましい。
リトランジスタにおいては、ソース領域２のＮ+ 型不純
物拡散層２ａの不純物拡散濃度、およびドレイン領域３
のＮ+ 型不純物拡散層の不純物拡散濃度は、それぞれ、
独自の濃度に定めるのが、データの書き込み、消去を好
適に行う上から好ましい。
【００１０】しかしながら、上記メモリトランジスタの
製造プロセスにおいて、図２３に示すソース領域２のＮ
+ 型不純物拡散層２ａと、ドレイン領域３のＮ+ 型不純
物拡散層とが、同時に形成されるため、ソース領域２の
Ｎ+ 型不純物拡散層２ａおよびドレイン領域３のＮ+ 型
不純物拡散層は同一の不純物拡散濃度を有している。そ
れゆえ、以下の問題点がある。
製造プロセスにおいて、図２３に示すソース領域２のＮ
+ 型不純物拡散層２ａと、ドレイン領域３のＮ+ 型不純
物拡散層とが、同時に形成されるため、ソース領域２の
Ｎ+ 型不純物拡散層２ａおよびドレイン領域３のＮ+ 型
不純物拡散層は同一の不純物拡散濃度を有している。そ
れゆえ、以下の問題点がある。
【００１１】ドレイン領域３のＮ+ 型不純物拡散層の不
純物拡散濃度が、データの書き込みに適した濃度よりも
薄ければ、ホットエレクトロンの発生効率が低下し、書
込速度が遅くなる。一方、ドレイン領域３のＮ+ 型不純
物拡散層の不純物拡散濃度が、データの書き込みに適し
た濃度よりも濃いければ、書込速度は高速化するもの
の、いわゆるドレインディスターブ(drain disturb) が
発生する。すなわち、例えばワードラインＷＬ２に０Ｖ
を印加し、ビットラインＢＬ１および基板ＳＵＢをグラ
ンドに接地しておき、データの書き込みを行うメモリセ
ルＭＣ１を選択すべく、ワードラインＷＬ１に１２Ｖ
を、ビットラインＢＬ２に書込電圧５Ｖをそれぞれ印加
すると、メモリトランジスタＭＴｒ１のフローティング
ゲート７にホットエレクトロンが注入される。ところ
が、ドレイン領域３のＮ+ 型不純物拡散層の不純物拡散
濃度が、データの書き込みに適した濃度よりも濃い場
合、図２６に示すように、選択したメモリセルＭＣ１と
ともに列方向に配列している非選択のメモリセルＭＣ３
のメモリトランジスタＭＴｒ３のドレインにも書込電圧
５Ｖが印加されるため、メモリトランジスタＭＴｒ３の
フローティングゲート６にエレクトロンが蓄積されてい
ると、フローティングゲート６内のエレクトロンがドレ
イン領域３に引き抜かれ、非選択のメモリセルＭＣ３の
書き込み状態が変化する。
純物拡散濃度が、データの書き込みに適した濃度よりも
薄ければ、ホットエレクトロンの発生効率が低下し、書
込速度が遅くなる。一方、ドレイン領域３のＮ+ 型不純
物拡散層の不純物拡散濃度が、データの書き込みに適し
た濃度よりも濃いければ、書込速度は高速化するもの
の、いわゆるドレインディスターブ(drain disturb) が
発生する。すなわち、例えばワードラインＷＬ２に０Ｖ
を印加し、ビットラインＢＬ１および基板ＳＵＢをグラ
ンドに接地しておき、データの書き込みを行うメモリセ
ルＭＣ１を選択すべく、ワードラインＷＬ１に１２Ｖ
を、ビットラインＢＬ２に書込電圧５Ｖをそれぞれ印加
すると、メモリトランジスタＭＴｒ１のフローティング
ゲート７にホットエレクトロンが注入される。ところ
が、ドレイン領域３のＮ+ 型不純物拡散層の不純物拡散
濃度が、データの書き込みに適した濃度よりも濃い場
合、図２６に示すように、選択したメモリセルＭＣ１と
ともに列方向に配列している非選択のメモリセルＭＣ３
のメモリトランジスタＭＴｒ３のドレインにも書込電圧
５Ｖが印加されるため、メモリトランジスタＭＴｒ３の
フローティングゲート６にエレクトロンが蓄積されてい
ると、フローティングゲート６内のエレクトロンがドレ
イン領域３に引き抜かれ、非選択のメモリセルＭＣ３の
書き込み状態が変化する。
【００１２】ソース領域２のＮ+ 型不純物拡散層２ａの
不純物拡散濃度が、データの消去に適した濃度よりも薄
ければ、消去耐圧は増すものの、消去速度は遅くなる。
一方、ソース領域２のＮ+ 型不純物拡散層２ａの不純物
拡散濃度が、データの消去に適した濃度よりも濃いけれ
ば、消去耐圧が低下して消去速度が速くなるものの、い
わゆる過剰消去(over erase)が発生する。すなわち、ビ
ットラインＢＬ１を開放状態とし、基板ＳＵＢをグラン
ドに接地しておき、ワードラインＷＬ１，ＷＬ２をグラ
ンドに接地、あるいは開放状態とし、ビットラインＢＬ
２，ＢＬ３に消去電圧１２Ｖをそれぞれ印加すると、図
２７（ａ）に示すように、メモリトランジスタＭＴｒの
フローティングゲート６に蓄積されているエレクトロン
がソース領域２に流出する。ところが、ソース領域２の
Ｎ+ 型不純物拡散層２ａの不純物拡散濃度が、データの
消去に適した濃度よりも濃い場合、図２７（ｂ）に示す
ように、フローティングゲート６に蓄積されているエレ
クトロンがソース領域２に過剰に流出し、その結果フロ
ーティングゲート６にホールが蓄積された状態となって
しまう。
不純物拡散濃度が、データの消去に適した濃度よりも薄
ければ、消去耐圧は増すものの、消去速度は遅くなる。
一方、ソース領域２のＮ+ 型不純物拡散層２ａの不純物
拡散濃度が、データの消去に適した濃度よりも濃いけれ
ば、消去耐圧が低下して消去速度が速くなるものの、い
わゆる過剰消去(over erase)が発生する。すなわち、ビ
ットラインＢＬ１を開放状態とし、基板ＳＵＢをグラン
ドに接地しておき、ワードラインＷＬ１，ＷＬ２をグラ
ンドに接地、あるいは開放状態とし、ビットラインＢＬ
２，ＢＬ３に消去電圧１２Ｖをそれぞれ印加すると、図
２７（ａ）に示すように、メモリトランジスタＭＴｒの
フローティングゲート６に蓄積されているエレクトロン
がソース領域２に流出する。ところが、ソース領域２の
Ｎ+ 型不純物拡散層２ａの不純物拡散濃度が、データの
消去に適した濃度よりも濃い場合、図２７（ｂ）に示す
ように、フローティングゲート６に蓄積されているエレ
クトロンがソース領域２に過剰に流出し、その結果フロ
ーティングゲート６にホールが蓄積された状態となって
しまう。
【００１３】また、素子の微細化に伴い、ソース領域お
よびドレイン領域の接合深さは浅くなっているため、特
にソースラインの拡散抵抗の増加の影響も無視できない
ようになっている。本発明は、上記に鑑み、ドレインデ
ィスターブおよび過剰消去が発生せず、優れたメモリ特
性を有する半導体集積回路装置およびその製造方法の提
供を目的とする。
よびドレイン領域の接合深さは浅くなっているため、特
にソースラインの拡散抵抗の増加の影響も無視できない
ようになっている。本発明は、上記に鑑み、ドレインデ
ィスターブおよび過剰消去が発生せず、優れたメモリ特
性を有する半導体集積回路装置およびその製造方法の提
供を目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
の請求項１記載の半導体集積回路装置は、単一の半導体
基板上に、所定の集積回路設計に基づき、情報の記憶を
行う複数の不揮発性記憶素子が、行方向および列方向に
沿ってマトリクス状に配列されてなるメモリアレーと、
該メモリアレーの周辺に配置され、各不揮発性記憶素子
に所定の動作を行わせる周辺回路とが形成されている半
導体集積回路装置であって、前記各不揮発性記憶素子
は、前記半導体基板の表面層に所定の間隔をあけて形成
されたソース領域およびドレイン領域と、該ソース領域
およびドレイン領域で挟まれるように生じたチャネル領
域上に設けられ、該チャネル領域で発生した電荷を蓄積
する電荷蓄積層と、該電荷蓄積層上に設けられ、所定の
制御電圧が印加されるゲートとを含み、行方向に配列さ
れている各不揮発性記憶素子のゲートにワードラインが
接続され、列方向に配列されている各不揮発性記憶素子
のソース領域およびドレイン領域にそれぞれビットライ
ンが接続されており、前記周辺回路は、各不揮発性記憶
素子のゲートとドレイン領域との間に所定の電圧を印加
して、前記チャネル領域のドレイン領域近傍で高いエネ
ルギーを有する電荷を発生させて、該電荷を前記電荷蓄
積層に注入する手段と、各不揮発性記憶素子のソース領
域に所定の電圧を印加して、前記電荷蓄積層に蓄積され
ている電荷を前記ソース領域に流出させて除去する手段
とを含んでおり、前記各不揮発性記憶素子のソース領域
は、前記電荷の流出に適した不純物拡散濃度に設定され
ており、ドレイン領域は、前記電荷の注入に適した、ソ
ース領域とは異なる不純物拡散濃度に設定されているも
のである。請求項２記載の半導体集積回路装置は、請求
項１記載の半導体集積回路装置において、各不揮発性記
憶素子のソース領域は、予め定められた第１の導電型式
をした前記半導体基板とは反対の第２の導電型式をした
ソース拡散層と、該ソース拡散層を取り囲むように深く
形成され、かつ不純物拡散濃度がソース拡散層よりも薄
く設定された第２の導電型式をした外部拡散層とからな
る二重拡散構造を有しており、各不揮発性記憶素子のド
レイン領域は、前記第１の導電型式とは反対の第２の導
電型式をしたドレイン拡散層と、該ドレイン拡散層のソ
ース領域端部に接合され、第１の導電型式をした拡散ポ
ケットとを備えているものである。
の請求項１記載の半導体集積回路装置は、単一の半導体
基板上に、所定の集積回路設計に基づき、情報の記憶を
行う複数の不揮発性記憶素子が、行方向および列方向に
沿ってマトリクス状に配列されてなるメモリアレーと、
該メモリアレーの周辺に配置され、各不揮発性記憶素子
に所定の動作を行わせる周辺回路とが形成されている半
導体集積回路装置であって、前記各不揮発性記憶素子
は、前記半導体基板の表面層に所定の間隔をあけて形成
されたソース領域およびドレイン領域と、該ソース領域
およびドレイン領域で挟まれるように生じたチャネル領
域上に設けられ、該チャネル領域で発生した電荷を蓄積
する電荷蓄積層と、該電荷蓄積層上に設けられ、所定の
制御電圧が印加されるゲートとを含み、行方向に配列さ
れている各不揮発性記憶素子のゲートにワードラインが
接続され、列方向に配列されている各不揮発性記憶素子
のソース領域およびドレイン領域にそれぞれビットライ
ンが接続されており、前記周辺回路は、各不揮発性記憶
素子のゲートとドレイン領域との間に所定の電圧を印加
して、前記チャネル領域のドレイン領域近傍で高いエネ
ルギーを有する電荷を発生させて、該電荷を前記電荷蓄
積層に注入する手段と、各不揮発性記憶素子のソース領
域に所定の電圧を印加して、前記電荷蓄積層に蓄積され
ている電荷を前記ソース領域に流出させて除去する手段
とを含んでおり、前記各不揮発性記憶素子のソース領域
は、前記電荷の流出に適した不純物拡散濃度に設定され
ており、ドレイン領域は、前記電荷の注入に適した、ソ
ース領域とは異なる不純物拡散濃度に設定されているも
のである。請求項２記載の半導体集積回路装置は、請求
項１記載の半導体集積回路装置において、各不揮発性記
憶素子のソース領域は、予め定められた第１の導電型式
をした前記半導体基板とは反対の第２の導電型式をした
ソース拡散層と、該ソース拡散層を取り囲むように深く
形成され、かつ不純物拡散濃度がソース拡散層よりも薄
く設定された第２の導電型式をした外部拡散層とからな
る二重拡散構造を有しており、各不揮発性記憶素子のド
レイン領域は、前記第１の導電型式とは反対の第２の導
電型式をしたドレイン拡散層と、該ドレイン拡散層のソ
ース領域端部に接合され、第１の導電型式をした拡散ポ
ケットとを備えているものである。
【００１５】請求項３記載の半導体集積回路装置の製造
方法は、請求項２記載の半導体集積回路装置を製造する
ための方法であって、予め定める第１の導電型式をした
半導体基板の不揮発性記憶素子形成領域上に、不揮発性
記憶素子の電荷蓄積層およびゲートを順次形成する工
程、不揮発性記憶素子のソース形成領域を除く全面にマ
ククを施し、半導体基板へ、第１の導電型式とは反対の
第２の導電型式の第１のイオンを深く注入し、つづけて
第１のイオンよりも濃度が薄い第２の導電型式の第２の
イオンを浅く注入して、自己整合的にソース拡散層が外
部拡散層で取り囲まれた二重拡散構造を有するソース領
域を形成する工程、ならびに、不揮発性記憶素子のドレ
イン形成領域を除く全面にマククを施し、半導体基板
へ、第１の導電型式のイオンを斜めに浅く注入し、つづ
けて第２の導電型式のイオンを深く注入して、自己整合
的にドレイン拡散層のソース領域端部に拡散ポケットを
接合させたドレイン領域を形成する工程を含むものであ
る。
方法は、請求項２記載の半導体集積回路装置を製造する
ための方法であって、予め定める第１の導電型式をした
半導体基板の不揮発性記憶素子形成領域上に、不揮発性
記憶素子の電荷蓄積層およびゲートを順次形成する工
程、不揮発性記憶素子のソース形成領域を除く全面にマ
ククを施し、半導体基板へ、第１の導電型式とは反対の
第２の導電型式の第１のイオンを深く注入し、つづけて
第１のイオンよりも濃度が薄い第２の導電型式の第２の
イオンを浅く注入して、自己整合的にソース拡散層が外
部拡散層で取り囲まれた二重拡散構造を有するソース領
域を形成する工程、ならびに、不揮発性記憶素子のドレ
イン形成領域を除く全面にマククを施し、半導体基板
へ、第１の導電型式のイオンを斜めに浅く注入し、つづ
けて第２の導電型式のイオンを深く注入して、自己整合
的にドレイン拡散層のソース領域端部に拡散ポケットを
接合させたドレイン領域を形成する工程を含むものであ
る。
【００１６】
【作用】上記請求項１記載の半導体集積回路装置におい
て、周辺回路により、不揮発性記憶素子のゲートとドレ
イン領域との間に所定の電圧が印加されると、選択され
た不揮発性記憶素子では、チャネル領域のドレイン領域
近傍で高いエネルギーを有する電荷が発生し、この電荷
が電荷蓄積層に注入される。
て、周辺回路により、不揮発性記憶素子のゲートとドレ
イン領域との間に所定の電圧が印加されると、選択され
た不揮発性記憶素子では、チャネル領域のドレイン領域
近傍で高いエネルギーを有する電荷が発生し、この電荷
が電荷蓄積層に注入される。
【００１７】このとき、選択した不揮発性記憶素子とと
もに列方向に配列している非選択の不揮発性記憶素子の
ドレイン領域にも選択された不揮発性記憶素子と同じ所
定の電圧が印加される。しかし、不揮発性記憶素子のド
レイン領域は、ソース領域の不純物拡散濃度と異なる、
電荷の注入に適した不純物拡散濃度に設定されているた
め、非選択の不揮発性記憶素子の電荷蓄積層に電荷が蓄
積されていても、電荷蓄積層内の電荷がドレイン領域に
引き抜かれることはない。すなわち、非選択の不揮発性
記憶素子において、ドレインディスターブが発生しな
い。
もに列方向に配列している非選択の不揮発性記憶素子の
ドレイン領域にも選択された不揮発性記憶素子と同じ所
定の電圧が印加される。しかし、不揮発性記憶素子のド
レイン領域は、ソース領域の不純物拡散濃度と異なる、
電荷の注入に適した不純物拡散濃度に設定されているた
め、非選択の不揮発性記憶素子の電荷蓄積層に電荷が蓄
積されていても、電荷蓄積層内の電荷がドレイン領域に
引き抜かれることはない。すなわち、非選択の不揮発性
記憶素子において、ドレインディスターブが発生しな
い。
【００１８】一方、周辺回路により、不揮発性記憶素子
のソース領域に所定の電圧が印加されると、選択された
不揮発性記憶素子では、電荷蓄積層で蓄積されている電
荷がソース領域に流出し除去される。このとき、不揮発
性記憶素子のソース領域は、電荷の流出に適した不純物
拡散濃度を有しているので、電荷蓄積層に蓄積されてい
る電荷がソース領域に過剰に流出することがなく、過剰
消去の発生を防止できる。
のソース領域に所定の電圧が印加されると、選択された
不揮発性記憶素子では、電荷蓄積層で蓄積されている電
荷がソース領域に流出し除去される。このとき、不揮発
性記憶素子のソース領域は、電荷の流出に適した不純物
拡散濃度を有しているので、電荷蓄積層に蓄積されてい
る電荷がソース領域に過剰に流出することがなく、過剰
消去の発生を防止できる。
【００１９】請求項２記載の半導体集積回路装置では、
不揮発性記憶素子のソース領域は、ソース拡散層よりも
不純物拡散濃度が薄い外部拡散層で、ソース拡散層を取
り囲んだ高耐圧構造を有しているため、電荷蓄積膜から
電荷を除去する際の高電圧に耐えることができる。一
方、不揮発性記憶素子のドレイン領域は、ドレイン拡散
層のソース領域側端部に接合した、ドレイン拡散層と導
電型式の異なる拡散ポケットを備えているので、ドレイ
ン拡散層と拡散ポケットとの濃度差が大きくなってお
り、ドレイン領域近傍での電荷の発生効率が高まり、充
分に速い電荷注入速度を得ることができる。
不揮発性記憶素子のソース領域は、ソース拡散層よりも
不純物拡散濃度が薄い外部拡散層で、ソース拡散層を取
り囲んだ高耐圧構造を有しているため、電荷蓄積膜から
電荷を除去する際の高電圧に耐えることができる。一
方、不揮発性記憶素子のドレイン領域は、ドレイン拡散
層のソース領域側端部に接合した、ドレイン拡散層と導
電型式の異なる拡散ポケットを備えているので、ドレイ
ン拡散層と拡散ポケットとの濃度差が大きくなってお
り、ドレイン領域近傍での電荷の発生効率が高まり、充
分に速い電荷注入速度を得ることができる。
【００２０】請求項３記載の製造方法においては、不揮
発性記憶素子のソース領域およびドレイン領域をそれぞ
れ分離して形成しているので、ソース領域およびドレイ
ン領域を、電荷の注入および流出に適した、互いに異な
る不純物拡散濃度に設定することができる。さらに、不
揮発性記憶素子のソース領域の形成にあっては、１回の
マスキングにて２回のイオン注入を行い、外部拡散層で
ソース拡散層を取り囲んだソース領域を形成しているの
で、工程数を削減することができる。また、不揮発性記
憶素子のドレイン領域の形成にあっても、同様に１回の
マスキングにて２回のイオン注入を行い、ドレイン拡散
層のソース領域側端部に接合した拡散ポケットを備えた
ドレイン領域を形成できるので、工程数を削減すること
ができる。
発性記憶素子のソース領域およびドレイン領域をそれぞ
れ分離して形成しているので、ソース領域およびドレイ
ン領域を、電荷の注入および流出に適した、互いに異な
る不純物拡散濃度に設定することができる。さらに、不
揮発性記憶素子のソース領域の形成にあっては、１回の
マスキングにて２回のイオン注入を行い、外部拡散層で
ソース拡散層を取り囲んだソース領域を形成しているの
で、工程数を削減することができる。また、不揮発性記
憶素子のドレイン領域の形成にあっても、同様に１回の
マスキングにて２回のイオン注入を行い、ドレイン拡散
層のソース領域側端部に接合した拡散ポケットを備えた
ドレイン領域を形成できるので、工程数を削減すること
ができる。
【００２１】
【実施例】以下、本発明の一実施例を添付図面に基づい
て詳述する。図２は本発明の一実施例に係る半導体集積
回路装置の電気的構成を示すブロック図である。図２を
参照しつつ、本実施例に係る半導体集積回路装置の電気
的構成について説明する。なお、図２中、信号等を表す
記号に付したオーバーラインは、負論理のものであるこ
とを表すものとし、明細書中ではオーバーラインの記載
を省略する。
て詳述する。図２は本発明の一実施例に係る半導体集積
回路装置の電気的構成を示すブロック図である。図２を
参照しつつ、本実施例に係る半導体集積回路装置の電気
的構成について説明する。なお、図２中、信号等を表す
記号に付したオーバーラインは、負論理のものであるこ
とを表すものとし、明細書中ではオーバーラインの記載
を省略する。
【００２２】本実施例の半導体集積回路装置は、フラッ
シュＥＥＰＲＯＭであって、図２の如く、データの記憶
を行う複数のメモリトランジスタを備えたメモリアレー
ＭＡ１０と、メモリアレーＭＡ１０の周辺に設けられ
た、チップイネーブル（ＣＥ），出力イネーブル（Ｏ
Ｅ），ライトイネーブル（ＷＥ）バッファ２０ａ、アド
レスバッファ２０ｂ、Ｉ／Ｏバッファ２０ｃ、ワード線
デコーダ２０ｄ、Ｙゲートデコーダ２０ｅ、Ｙゲート・
センスアンプ２０ｆ、データロードタイミング制御回路
２０ｇ、消去、書込タイミング制御回路２０ｈ、データ
プーリング(DATA Polling)回路２０ｌ、ページデータロ
ードラッチ回路２０ｍ、データ線デコーダ２０ｎ、タイ
マ（Ｉ）２０ｏ、タイマ（II）２０ｐ、ＲＥＡＤＹ／Ｂ
ＵＳＹバッファ２０ｑおよび電源電圧検出回路２０ｓと
を備えている。
シュＥＥＰＲＯＭであって、図２の如く、データの記憶
を行う複数のメモリトランジスタを備えたメモリアレー
ＭＡ１０と、メモリアレーＭＡ１０の周辺に設けられ
た、チップイネーブル（ＣＥ），出力イネーブル（Ｏ
Ｅ），ライトイネーブル（ＷＥ）バッファ２０ａ、アド
レスバッファ２０ｂ、Ｉ／Ｏバッファ２０ｃ、ワード線
デコーダ２０ｄ、Ｙゲートデコーダ２０ｅ、Ｙゲート・
センスアンプ２０ｆ、データロードタイミング制御回路
２０ｇ、消去、書込タイミング制御回路２０ｈ、データ
プーリング(DATA Polling)回路２０ｌ、ページデータロ
ードラッチ回路２０ｍ、データ線デコーダ２０ｎ、タイ
マ（Ｉ）２０ｏ、タイマ（II）２０ｐ、ＲＥＡＤＹ／Ｂ
ＵＳＹバッファ２０ｑおよび電源電圧検出回路２０ｓと
を備えている。
【００２３】この半導体集積回路装置においては、ＣＥ
信号、ＯＥ信号、ＷＥ信号のすべてをＥＥＰＲＯＭの内
部にラッチすることによって、以降内部タイマ２０ｏ，
２０ｐにより自動的に古いデータから新しいデータに書
き換えられる。そして、データの書き込み時には、デー
タ線デコーダ２０ｎを駆動し、データの消去時には、ワ
ード線デコーダ２０ｄを駆動し、データの読み出し時に
は、Ｙゲートデコーダ２０ｅとＹゲート・センスアンプ
２０ｆとを駆動する。
信号、ＯＥ信号、ＷＥ信号のすべてをＥＥＰＲＯＭの内
部にラッチすることによって、以降内部タイマ２０ｏ，
２０ｐにより自動的に古いデータから新しいデータに書
き換えられる。そして、データの書き込み時には、デー
タ線デコーダ２０ｎを駆動し、データの消去時には、ワ
ード線デコーダ２０ｄを駆動し、データの読み出し時に
は、Ｙゲートデコーダ２０ｅとＹゲート・センスアンプ
２０ｆとを駆動する。
【００２４】タイマ２０ｏ，２０ｐは、データの書換時
間をＥＥＰＲＯＭの内部で計算するもので、データロー
ド時間、データの書き込みおよび消去時間をそれぞれ自
動的に設定する。データプーリング回路２０ｌおよびＲ
ＥＡＤＹ／ＢＵＳＹバッファ２０ｑは、データの書換終
了表示のために設けられてものである。ＲＥＡＤＹ／Ｂ
ＵＳＹバッファ２０ｑは、チップがデータの書換サイク
ル中であることを表示するハードウェア的な機能を有し
ており、データの書き換え中は低レベル、書き換え終了
後は高インピーダンスによってチップ状態を表示する。
データプーリング回路２０ｌは、特に表示用の出力ピン
や外部回路を使わないソウフトウェア的な機能を有して
おり、データの書換サイクル中はデータの読み出しをか
けても高インピーダンスであるが、出力可能な状態とな
っており、最後に書き込んだアドレスのデータを読み出
しにいったとき、実際のデータと不一致であれば書込サ
イクル中、一致すればサイクル完了を判定する。
間をＥＥＰＲＯＭの内部で計算するもので、データロー
ド時間、データの書き込みおよび消去時間をそれぞれ自
動的に設定する。データプーリング回路２０ｌおよびＲ
ＥＡＤＹ／ＢＵＳＹバッファ２０ｑは、データの書換終
了表示のために設けられてものである。ＲＥＡＤＹ／Ｂ
ＵＳＹバッファ２０ｑは、チップがデータの書換サイク
ル中であることを表示するハードウェア的な機能を有し
ており、データの書き換え中は低レベル、書き換え終了
後は高インピーダンスによってチップ状態を表示する。
データプーリング回路２０ｌは、特に表示用の出力ピン
や外部回路を使わないソウフトウェア的な機能を有して
おり、データの書換サイクル中はデータの読み出しをか
けても高インピーダンスであるが、出力可能な状態とな
っており、最後に書き込んだアドレスのデータを読み出
しにいったとき、実際のデータと不一致であれば書込サ
イクル中、一致すればサイクル完了を判定する。
【００２５】なお、以後の説明において、ＣＥ，ＯＥ，
ＷＥバッファ２０ａ、アドレスバッファ２０ｂ、Ｉ／Ｏ
バッファ２０ｃ、ワード線デコーダ２０ｄ、Ｙゲート・
コーダ２０ｅ、Ｙゲートデセンスアンプ２０ｆ、データ
ロードタイミング制御回路２０ｇ、消去、書込タイミン
グ制御回路２０ｈ、データプーリング回路２０ｌ、ペー
ジデータロードラッチ回路２０ｍ、データ線デコーダ２
０ｎ、タイマ（Ｉ）２０ｏ、タイマ（II）２０ｐ、ＲＥ
ＡＤＹ／ＢＵＳＹバッファ２０ｑおよび電源電圧検出回
路２０ｓを総称するときは、「周辺回路２０」という。
ＷＥバッファ２０ａ、アドレスバッファ２０ｂ、Ｉ／Ｏ
バッファ２０ｃ、ワード線デコーダ２０ｄ、Ｙゲート・
コーダ２０ｅ、Ｙゲートデセンスアンプ２０ｆ、データ
ロードタイミング制御回路２０ｇ、消去、書込タイミン
グ制御回路２０ｈ、データプーリング回路２０ｌ、ペー
ジデータロードラッチ回路２０ｍ、データ線デコーダ２
０ｎ、タイマ（Ｉ）２０ｏ、タイマ（II）２０ｐ、ＲＥ
ＡＤＹ／ＢＵＳＹバッファ２０ｑおよび電源電圧検出回
路２０ｓを総称するときは、「周辺回路２０」という。
【００２６】図１は半導体集積回路装置の構造を図解的
に示す概略断面図である。図１を参照しつつ、上記半導
体集積回路装置の構造について説明する。上記半導体集
積回路装置にあっては、図１の如く、単一のＰ型シリコ
ン基板３０に、メモリアレーＭＡ１０を構成するフラッ
シュメモリトランジスタＭＴｒ４０と、周辺回路２０を
構成するＮチャネルＭＯＳ型トランジスタＴｒ５０およ
びＰチャネルＭＯＳ型トランジスタＴｒ６０とが作り込
まれている。つまり、メモリトランジスタＭＴｒ４０お
よびＮチャネルＭＯＳ型トランジスタＴｒ５０、Ｐチャ
ネルＭＯＳ型トランジスタＴｒ６０は、シリコン基板３
０の表面上に形成されたフィールド酸化膜３１により素
子分離されている。
に示す概略断面図である。図１を参照しつつ、上記半導
体集積回路装置の構造について説明する。上記半導体集
積回路装置にあっては、図１の如く、単一のＰ型シリコ
ン基板３０に、メモリアレーＭＡ１０を構成するフラッ
シュメモリトランジスタＭＴｒ４０と、周辺回路２０を
構成するＮチャネルＭＯＳ型トランジスタＴｒ５０およ
びＰチャネルＭＯＳ型トランジスタＴｒ６０とが作り込
まれている。つまり、メモリトランジスタＭＴｒ４０お
よびＮチャネルＭＯＳ型トランジスタＴｒ５０、Ｐチャ
ネルＭＯＳ型トランジスタＴｒ６０は、シリコン基板３
０の表面上に形成されたフィールド酸化膜３１により素
子分離されている。
【００２７】Ｐ型シリコン基板３０は、比抵抗が５〜２
０Ωｃｍくらいの比較的不純物濃度が低いものが用いら
れている。フィールド酸化膜３１は、例えばＳｉＯ2 等
の絶縁物質からなり、素子分離のために約７０００Å程
度に厚く設けられている。そして、フィールド酸化膜３
１の直下には、メモリトランジスタＭＴｒ４０およびＮ
チャネルＭＯＳ型トランジスタＴｒ５０、ＰチャネルＭ
ＯＳ型トランジスタＴｒ６０のしきい値をコントロール
して、フィールド酸化膜３１下に寄生チャネルが形成さ
れるのを防止するため、チャネルストップイオン濃度を
高くしたＰ+ 型不純物拡散層（以下、「チャネルストッ
パ」という）３２が形成されている。
０Ωｃｍくらいの比較的不純物濃度が低いものが用いら
れている。フィールド酸化膜３１は、例えばＳｉＯ2 等
の絶縁物質からなり、素子分離のために約７０００Å程
度に厚く設けられている。そして、フィールド酸化膜３
１の直下には、メモリトランジスタＭＴｒ４０およびＮ
チャネルＭＯＳ型トランジスタＴｒ５０、ＰチャネルＭ
ＯＳ型トランジスタＴｒ６０のしきい値をコントロール
して、フィールド酸化膜３１下に寄生チャネルが形成さ
れるのを防止するため、チャネルストップイオン濃度を
高くしたＰ+ 型不純物拡散層（以下、「チャネルストッ
パ」という）３２が形成されている。
【００２８】メモリトランジスタＭＴｒ４０は、フィー
ルド酸化膜３１により分離されたメモリトランジスタ形
成領域Ｘにおいて、シリコン基板３０の表層部に所定の
間隔をあけて形成されたソース領域４１およびドレイン
領域４２と、ソース領域４１およびドレイン領域４２で
挟まれるように生じたチャネル領域４３上に設けられ、
チャネル領域４３で発生した電荷をトンネルさせ得るト
ンネル酸化膜４４と、トンネル酸化膜４４上に設けら
れ、トンネル酸化膜４４をトンネルした電荷を蓄積する
フローティングゲート４５と、フローティングゲート４
５上に設けられ、フローティングゲート４５に蓄積され
ている電荷を長時間閉じ込めておくＯＮＯ膜４６と、Ｏ
ＮＯ膜４６上に設けられ、データの書き込み、消去およ
び読み出し時に所定の電圧が印加されるコントロールゲ
ート４７とを備えている。
ルド酸化膜３１により分離されたメモリトランジスタ形
成領域Ｘにおいて、シリコン基板３０の表層部に所定の
間隔をあけて形成されたソース領域４１およびドレイン
領域４２と、ソース領域４１およびドレイン領域４２で
挟まれるように生じたチャネル領域４３上に設けられ、
チャネル領域４３で発生した電荷をトンネルさせ得るト
ンネル酸化膜４４と、トンネル酸化膜４４上に設けら
れ、トンネル酸化膜４４をトンネルした電荷を蓄積する
フローティングゲート４５と、フローティングゲート４
５上に設けられ、フローティングゲート４５に蓄積され
ている電荷を長時間閉じ込めておくＯＮＯ膜４６と、Ｏ
ＮＯ膜４６上に設けられ、データの書き込み、消去およ
び読み出し時に所定の電圧が印加されるコントロールゲ
ート４７とを備えている。
【００２９】ソース領域４１は、Ｎ+ 型不純物拡散層４
１ａと、Ｎ+ 型不純物拡散層４１ａを取り囲むように深
く形成され、かつ不純物拡散濃度がＮ+ 型不純物拡散層
４１ａよりも薄く設定されたＮ- 型不純物拡散層４１ｂ
と、Ｎ+ 型不純物拡散層４１ａ内で浅く形成され、かつ
不純物拡散濃度がＮ+ 型不純物拡散層４１ａよりも濃く
設定されたＮ+ 型不純物拡散層４１ｃとから構成されて
いる。つまり、ソース領域４１は、三重拡散構造をして
おり、全体として、ソース領域４１とフローティングゲ
ート４５との間でＦＮトンネル電流を発生させ、フロー
ティングゲート４５に蓄積されている電荷をソース領域
４１に流出させて電荷をフローティングゲート４５から
除去するのに適した不純物拡散濃度を有している。
１ａと、Ｎ+ 型不純物拡散層４１ａを取り囲むように深
く形成され、かつ不純物拡散濃度がＮ+ 型不純物拡散層
４１ａよりも薄く設定されたＮ- 型不純物拡散層４１ｂ
と、Ｎ+ 型不純物拡散層４１ａ内で浅く形成され、かつ
不純物拡散濃度がＮ+ 型不純物拡散層４１ａよりも濃く
設定されたＮ+ 型不純物拡散層４１ｃとから構成されて
いる。つまり、ソース領域４１は、三重拡散構造をして
おり、全体として、ソース領域４１とフローティングゲ
ート４５との間でＦＮトンネル電流を発生させ、フロー
ティングゲート４５に蓄積されている電荷をソース領域
４１に流出させて電荷をフローティングゲート４５から
除去するのに適した不純物拡散濃度を有している。
【００３０】ドレイン領域４２は、Ｎ+ 型不純物拡散層
４２ａと、Ｎ+ 型不純物拡散層３４ａのソース領域４１
側端部において接合されたＰ- 型ポケット４２ｂとから
構成されている。それゆえ、ドレイン領域４２は、全体
として、チャネル領域４３とドレイン領域４２との境界
で高いエネルギーを持つ電荷を発生させるとともに、こ
の電荷をフローティングゲート４５に注入させるのに適
した不純物拡散濃度を有している。
４２ａと、Ｎ+ 型不純物拡散層３４ａのソース領域４１
側端部において接合されたＰ- 型ポケット４２ｂとから
構成されている。それゆえ、ドレイン領域４２は、全体
として、チャネル領域４３とドレイン領域４２との境界
で高いエネルギーを持つ電荷を発生させるとともに、こ
の電荷をフローティングゲート４５に注入させるのに適
した不純物拡散濃度を有している。
【００３１】すなわち、ソース領域４１は、電荷の流出
に適した不純物拡散濃度に設定されており、ドレイン領
域４２は、電荷の注入に適した、ソース領域４１と異な
る不純物拡散濃度に設定されている。トンネル酸化膜４
４は、例えばＳｉＯ2 等の絶縁物質からなり、ソース領
域４１およびドレイン領域４２を橋渡した状態でフィー
ルド酸化膜３１に接続している。トンネル酸化膜４４の
膜厚は、チャネル領域３４で発生した電荷をトンネルさ
せるべく、約１００Å程度に極めて薄く設けられてい
る。
に適した不純物拡散濃度に設定されており、ドレイン領
域４２は、電荷の注入に適した、ソース領域４１と異な
る不純物拡散濃度に設定されている。トンネル酸化膜４
４は、例えばＳｉＯ2 等の絶縁物質からなり、ソース領
域４１およびドレイン領域４２を橋渡した状態でフィー
ルド酸化膜３１に接続している。トンネル酸化膜４４の
膜厚は、チャネル領域３４で発生した電荷をトンネルさ
せるべく、約１００Å程度に極めて薄く設けられてい
る。
【００３２】フローティングゲート４５は、例えばリン
を高濃度にドープして低抵抗化したポリシリコン等の導
電性物質からなる。ＯＮＯ膜４６は、例えばＳｉ3 Ｎ4
等の窒化膜を、例えばＳｉＯ2 等の酸化膜で上下からサ
ンドイッチした構造を有している。ボトム酸化膜の膜厚
は約１００Å程度に、窒化膜の膜厚は約１５０Å程度
に、トップ酸化膜の膜厚は約５０Å程度にそれぞれ設定
されている。
を高濃度にドープして低抵抗化したポリシリコン等の導
電性物質からなる。ＯＮＯ膜４６は、例えばＳｉ3 Ｎ4
等の窒化膜を、例えばＳｉＯ2 等の酸化膜で上下からサ
ンドイッチした構造を有している。ボトム酸化膜の膜厚
は約１００Å程度に、窒化膜の膜厚は約１５０Å程度
に、トップ酸化膜の膜厚は約５０Å程度にそれぞれ設定
されている。
【００３３】コントロールゲート４７は、例えばリンを
高濃度にドープして低抵抗化したポリシリコン等の導電
性物質からなる。フローティングゲート４５、ＯＮＯ膜
４６およびコントロールゲート４７のソース領域４１側
およびドレイン領域４２側には、例えばＳｉＯ2 等のの
絶縁物質からなる一対のサイドスペーサ４８，４９が被
着されている。
高濃度にドープして低抵抗化したポリシリコン等の導電
性物質からなる。フローティングゲート４５、ＯＮＯ膜
４６およびコントロールゲート４７のソース領域４１側
およびドレイン領域４２側には、例えばＳｉＯ2 等のの
絶縁物質からなる一対のサイドスペーサ４８，４９が被
着されている。
【００３４】ＮチャネルＭＯＳ型トランジスタＴｒ５０
は、フィールド酸化膜３１により分離されたＮチャネル
ＭＯＳ型トランジスタ形成領域Ｙにおいて、Ｐ型シリコ
ン基板３０の表層部に所定の間隔をあけて形成されたＮ
型ソース領域５１およびＮ型ドレイン領域５２と、ソー
ス領域５１およびドレイン領域５２で挟まれるように生
じたチャネル領域５３上に設けられたゲート酸化膜５４
と、ゲート酸化膜５４上に設けられたゲート５５とを備
えている。
は、フィールド酸化膜３１により分離されたＮチャネル
ＭＯＳ型トランジスタ形成領域Ｙにおいて、Ｐ型シリコ
ン基板３０の表層部に所定の間隔をあけて形成されたＮ
型ソース領域５１およびＮ型ドレイン領域５２と、ソー
ス領域５１およびドレイン領域５２で挟まれるように生
じたチャネル領域５３上に設けられたゲート酸化膜５４
と、ゲート酸化膜５４上に設けられたゲート５５とを備
えている。
【００３５】ソース領域５１は、Ｎ+ 型不純物拡散層５
１ａと、Ｎ+ 型不純物拡散層５１ａを取り囲むように深
く形成され、かつ不純物拡散濃度がＮ+ 型不純物拡散層
５１ａよりも薄く設定されたＮ- 型不純物拡散層５１ｂ
とから構成されている。ドレイン領域５２は、Ｎ+ 型不
純物拡散層５２ａと、Ｎ+ 型不純物拡散層５２ａを取り
囲むように深く形成され、かつ不純物拡散濃度がＮ+ 型
不純物拡散層５２ａよりも薄く設定されたＮ- 型不純物
拡散層５２ｂとからなる、いわゆるＬＤＤ(light doped
drain) 構造を有している。
１ａと、Ｎ+ 型不純物拡散層５１ａを取り囲むように深
く形成され、かつ不純物拡散濃度がＮ+ 型不純物拡散層
５１ａよりも薄く設定されたＮ- 型不純物拡散層５１ｂ
とから構成されている。ドレイン領域５２は、Ｎ+ 型不
純物拡散層５２ａと、Ｎ+ 型不純物拡散層５２ａを取り
囲むように深く形成され、かつ不純物拡散濃度がＮ+ 型
不純物拡散層５２ａよりも薄く設定されたＮ- 型不純物
拡散層５２ｂとからなる、いわゆるＬＤＤ(light doped
drain) 構造を有している。
【００３６】ゲート酸化膜５４は、例えばＳｉＯ2 等の
絶縁物質からなり、ソース領域５１およびドレイン領域
５２を橋渡した状態でフィールド酸化膜３１に接続して
いる。ゲート酸化膜５４の膜厚は、約３００Å程度に薄
く設けられている。ゲート５５は、例えばリンを高濃度
にドープして低抵抗化したポリシリコン等の導電性物質
からなり、ゲート５５のソース領域５１側およびドレイ
ン領域５２側には、例えばＳｉＯ2 等の絶縁物質からな
る一対のサイドスペーサ５６，５７が被着されている。
絶縁物質からなり、ソース領域５１およびドレイン領域
５２を橋渡した状態でフィールド酸化膜３１に接続して
いる。ゲート酸化膜５４の膜厚は、約３００Å程度に薄
く設けられている。ゲート５５は、例えばリンを高濃度
にドープして低抵抗化したポリシリコン等の導電性物質
からなり、ゲート５５のソース領域５１側およびドレイ
ン領域５２側には、例えばＳｉＯ2 等の絶縁物質からな
る一対のサイドスペーサ５６，５７が被着されている。
【００３７】ＰチャネルＭＯＳ型トランジスタＴｒ６０
は、フィールド酸化膜３１により分離されたＰチャネル
ＭＯＳ型トランジスタ形成領域Ｚにおいて、Ｐ型シリコ
ン基板３０の表層部に形成されたＮウェル６１と、Ｎウ
ェル６１内において、所定の間隔をあけて形成されたＰ
+ 型ソース領域６２およびＰ+ 型ドレイン領域６３と、
ソース領域６２およびドレイン領域６３で挟まれるよう
に生じたチャネル領域６４上に設けられたゲート酸化膜
６５と、ゲート酸化膜６５上に設けられたゲート６６と
を備えている。
は、フィールド酸化膜３１により分離されたＰチャネル
ＭＯＳ型トランジスタ形成領域Ｚにおいて、Ｐ型シリコ
ン基板３０の表層部に形成されたＮウェル６１と、Ｎウ
ェル６１内において、所定の間隔をあけて形成されたＰ
+ 型ソース領域６２およびＰ+ 型ドレイン領域６３と、
ソース領域６２およびドレイン領域６３で挟まれるよう
に生じたチャネル領域６４上に設けられたゲート酸化膜
６５と、ゲート酸化膜６５上に設けられたゲート６６と
を備えている。
【００３８】ソース領域６２およびドレイン領域６３
は、単一拡散構造を有している。ゲート酸化膜６５は、
例えばＳｉＯ2 等の絶縁物質からなり、ソース領域６２
およびドレイン領域６３を橋渡した状態でフィールド酸
化膜３１に接続している。ゲート酸化膜６５の膜厚は、
約３００Å程度に薄く設けられている。ゲート６６は、
例えばリンを高濃度にドープして低抵抗化したポリシリ
コン等の導電性物質からなり、ゲート６６のソース領域
６２側およびドレイン領域６３側には、例えばＳｉＯ2
等の絶縁物質からなる一対のサイドスペーサ６７，６８
が被着されている。
は、単一拡散構造を有している。ゲート酸化膜６５は、
例えばＳｉＯ2 等の絶縁物質からなり、ソース領域６２
およびドレイン領域６３を橋渡した状態でフィールド酸
化膜３１に接続している。ゲート酸化膜６５の膜厚は、
約３００Å程度に薄く設けられている。ゲート６６は、
例えばリンを高濃度にドープして低抵抗化したポリシリ
コン等の導電性物質からなり、ゲート６６のソース領域
６２側およびドレイン領域６３側には、例えばＳｉＯ2
等の絶縁物質からなる一対のサイドスペーサ６７，６８
が被着されている。
【００３９】さらに、シリコン基板３０の全面は、Ｐド
ープのＳｉＯ2 であるＰＳＧ(phospho-silicate glass)
中にＢを混入したＢＰＳＧ(boron-phospho-silicate gl
ass)等の絶縁物質からなる層間絶縁膜３３で被覆されて
いる。そして、層間絶縁膜３３およびトンネル酸化膜４
５において、メモリトランジスタＭＴｒ４０に係るドレ
イン領域４２のＮ+ 型不純物拡散層４２ａに対応する部
分には、ドレインコンタクトホール３４ａが形成されて
おり、ドレインコンタクトホール３４ａを通してドレイ
ン電極配線３５ａがＮ+ 型不純物拡散層４２ａに接触す
るように形成されている。また、層間絶縁膜３３および
ゲート酸化膜５４において、ＮチャネルＭＯＳ型トラン
ジスタＴｒ５０に係るソース領域５１のＮ+ 型不純物拡
散層５１ａに対応する部分には、ソースコンタクトホー
ル３４ｂが形成されており、ソースコンタクトホール３
４ａを通してソース電極配線３５ｂがＮ+ 型不純物拡散
層５１ａに接触するように形成されている。同様に、ド
レイン領域５２のＮ+ 型不純物拡散層５２ａに対応する
部分には、ドレインコンタクトホール３４ｃが形成され
ており、ドレインコンタクトホール３４ｃを通してドレ
イン電極配線３５ｃがＮ+ 型不純物拡散層５２ａに接触
するように形成されている。さらに、層間絶縁膜３３お
よびゲート酸化膜６５において、ＰチャネルＭＯＳ型ト
ランジスタＴｒ６０のソース領域６２に対応する部分に
は、ソースコンタクトホール３４ｄが形成されており、
ソースコンタクトホール３４ｄを通してソース電極配線
３５ｄがソース領域６２に接触するように形成されてい
る。同様に、ドレイン領域６３に対応する部分には、ド
レインコンタクトホール３４ｅが形成されており、ドレ
インコンタクトホール３４ｅを通してドレイン電極配線
３５ｅがドレイン領域６３に接触するように形成されて
いる。それゆえ、電極配線３５ａ，３５ｂ，３５ｃ，３
５ｄ，３５ｅは、層間絶縁膜３３により互いに絶縁され
ている。なお、図示していないが、メモリトランジスタ
ＭＴｒ４０のソース領域４１およびコントロールゲート
４７、ＮチャネルＭＯＳ型トランジスタＴｒ５０のゲー
ト５５、ならびにＰチャネルＭＯＳ型トランジスタＴｒ
６０のゲート６６も、電極配線とコンタクトがとられて
いる。
ープのＳｉＯ2 であるＰＳＧ(phospho-silicate glass)
中にＢを混入したＢＰＳＧ(boron-phospho-silicate gl
ass)等の絶縁物質からなる層間絶縁膜３３で被覆されて
いる。そして、層間絶縁膜３３およびトンネル酸化膜４
５において、メモリトランジスタＭＴｒ４０に係るドレ
イン領域４２のＮ+ 型不純物拡散層４２ａに対応する部
分には、ドレインコンタクトホール３４ａが形成されて
おり、ドレインコンタクトホール３４ａを通してドレイ
ン電極配線３５ａがＮ+ 型不純物拡散層４２ａに接触す
るように形成されている。また、層間絶縁膜３３および
ゲート酸化膜５４において、ＮチャネルＭＯＳ型トラン
ジスタＴｒ５０に係るソース領域５１のＮ+ 型不純物拡
散層５１ａに対応する部分には、ソースコンタクトホー
ル３４ｂが形成されており、ソースコンタクトホール３
４ａを通してソース電極配線３５ｂがＮ+ 型不純物拡散
層５１ａに接触するように形成されている。同様に、ド
レイン領域５２のＮ+ 型不純物拡散層５２ａに対応する
部分には、ドレインコンタクトホール３４ｃが形成され
ており、ドレインコンタクトホール３４ｃを通してドレ
イン電極配線３５ｃがＮ+ 型不純物拡散層５２ａに接触
するように形成されている。さらに、層間絶縁膜３３お
よびゲート酸化膜６５において、ＰチャネルＭＯＳ型ト
ランジスタＴｒ６０のソース領域６２に対応する部分に
は、ソースコンタクトホール３４ｄが形成されており、
ソースコンタクトホール３４ｄを通してソース電極配線
３５ｄがソース領域６２に接触するように形成されてい
る。同様に、ドレイン領域６３に対応する部分には、ド
レインコンタクトホール３４ｅが形成されており、ドレ
インコンタクトホール３４ｅを通してドレイン電極配線
３５ｅがドレイン領域６３に接触するように形成されて
いる。それゆえ、電極配線３５ａ，３５ｂ，３５ｃ，３
５ｄ，３５ｅは、層間絶縁膜３３により互いに絶縁され
ている。なお、図示していないが、メモリトランジスタ
ＭＴｒ４０のソース領域４１およびコントロールゲート
４７、ＮチャネルＭＯＳ型トランジスタＴｒ５０のゲー
ト５５、ならびにＰチャネルＭＯＳ型トランジスタＴｒ
６０のゲート６６も、電極配線とコンタクトがとられて
いる。
【００４０】電極配線３５ａ，３５ｂ，３５ｃ，３５
ｄ，３５ｅは、Ａｌ等の導電性物質からなり、各電極配
線３５ａ，３５ｂ，３５ｃ，３５ｄ，３５ｅ上において
は、メモリトランジスタＭＴｒ４０およびＮチャネルＭ
ＯＳ型トランジスタＴｒ５０、ＰチャネルＭＯＳ型トラ
ンジスタＴｒ６０の表面を保護するとともに、外部から
の汚染物質の侵入を防止するための、例えば窒化シリコ
ン（Ｓｉ3 Ｎ4 ）等の絶縁物質からなるパッシベーショ
ン膜６６が、全面に積層されている。
ｄ，３５ｅは、Ａｌ等の導電性物質からなり、各電極配
線３５ａ，３５ｂ，３５ｃ，３５ｄ，３５ｅ上において
は、メモリトランジスタＭＴｒ４０およびＮチャネルＭ
ＯＳ型トランジスタＴｒ５０、ＰチャネルＭＯＳ型トラ
ンジスタＴｒ６０の表面を保護するとともに、外部から
の汚染物質の侵入を防止するための、例えば窒化シリコ
ン（Ｓｉ3 Ｎ4 ）等の絶縁物質からなるパッシベーショ
ン膜６６が、全面に積層されている。
【００４１】図３がメモリアレーの等価回路図である。
図３を参照しつつ、上記メモリアレーＭＡ１０の電気的
構成について説明する。メモリアレーＭＡ１０は、図３
の如く、１セル／１トランジスタ構造を有しており、点
線で囲んだメモリセルＭＣ７１を含む４つのメモリセル
が配列されている。すなわち、図１に示した構造を有す
るメモリトランジスタＭＴｒ４１，ＭＴｒ４２，ＭＴｒ
４３，ＭＴｒ４４が、行方向Ｘおよび列方向Ｙにマトリ
クス状に配列されている。
図３を参照しつつ、上記メモリアレーＭＡ１０の電気的
構成について説明する。メモリアレーＭＡ１０は、図３
の如く、１セル／１トランジスタ構造を有しており、点
線で囲んだメモリセルＭＣ７１を含む４つのメモリセル
が配列されている。すなわち、図１に示した構造を有す
るメモリトランジスタＭＴｒ４１，ＭＴｒ４２，ＭＴｒ
４３，ＭＴｒ４４が、行方向Ｘおよび列方向Ｙにマトリ
クス状に配列されている。
【００４２】そして、行方向Ｘに配列されたメモリトラ
ンジスタＭＴｒ４１，ＭＴｒ４２のコントロールゲート
にワードラインＷＬ１に接続されており、行方向Ｘに配
列されたメモリトランジスタＭＴｒ４３，ＭＴｒ４４の
コントロールゲートにワードラインＷＬ１，ＷＬ２が接
続されている。また、列方向Ｙに配列されたメモリトラ
ンジスタＭＴｒ４１，ＭＴｒ４３のソースにビットライ
ンＢＬ１が接続されており、列方向Ｙに配列されたメモ
リトランジスタＭＴｒ４２，ＭＴｒ４４のソースにビッ
トラインＢＬ３が接続されている。さらに、行方向Ｘで
隣接するメモリトランジスタＭＴｒ４１，ＭＴｒ４２の
ドレインが直列に接続されており、当該接続中間点にビ
ットラインＢＬ２に接続されている。同様に、行方向Ｘ
で隣接するメモリトランジスタＭＴｒ４３，ＭＴｒ４４
のドレインが直列に接続されており、当該接続中間点に
ビットラインＢＬ２が接続されている。すなわち、行方
向Ｘで隣接するメモリトランジスタＭＴｒ４１，ＭＴｒ
４２、およびＭＴｒ４３，ＭＴｒ４４のドレインは、ビ
ットラインＢＬ２を共有している。
ンジスタＭＴｒ４１，ＭＴｒ４２のコントロールゲート
にワードラインＷＬ１に接続されており、行方向Ｘに配
列されたメモリトランジスタＭＴｒ４３，ＭＴｒ４４の
コントロールゲートにワードラインＷＬ１，ＷＬ２が接
続されている。また、列方向Ｙに配列されたメモリトラ
ンジスタＭＴｒ４１，ＭＴｒ４３のソースにビットライ
ンＢＬ１が接続されており、列方向Ｙに配列されたメモ
リトランジスタＭＴｒ４２，ＭＴｒ４４のソースにビッ
トラインＢＬ３が接続されている。さらに、行方向Ｘで
隣接するメモリトランジスタＭＴｒ４１，ＭＴｒ４２の
ドレインが直列に接続されており、当該接続中間点にビ
ットラインＢＬ２に接続されている。同様に、行方向Ｘ
で隣接するメモリトランジスタＭＴｒ４３，ＭＴｒ４４
のドレインが直列に接続されており、当該接続中間点に
ビットラインＢＬ２が接続されている。すなわち、行方
向Ｘで隣接するメモリトランジスタＭＴｒ４１，ＭＴｒ
４２、およびＭＴｒ４３，ＭＴｒ４４のドレインは、ビ
ットラインＢＬ２を共有している。
【００４３】なお、以後の説明において、メモリトラン
ジスタＭＴｒ４１，ＭＴｒ４２，ＭＴｒ４３，ＭＴｒ４
４を総称するときは「メモリトランジスタＭＴｒ４０」
という。ここで、主として、図３および表２を参照しつ
つ、上記メモリアレーＭＡ１０におけるデータの書き込
み、消去および読み出しの動作について説明する。な
お、表２においては、データの書き込みに際し、図３に
示すメモリセルＭＣ７１を選択した場合を想定してい
る。
ジスタＭＴｒ４１，ＭＴｒ４２，ＭＴｒ４３，ＭＴｒ４
４を総称するときは「メモリトランジスタＭＴｒ４０」
という。ここで、主として、図３および表２を参照しつ
つ、上記メモリアレーＭＡ１０におけるデータの書き込
み、消去および読み出しの動作について説明する。な
お、表２においては、データの書き込みに際し、図３に
示すメモリセルＭＣ７１を選択した場合を想定してい
る。
【００４４】
【表２】
【００４５】＜書き込み（ＷＲＩＴＥ）＞図２に示した
周辺回路２０のデータ線デコーダ２０ｎを駆動し、ワー
ドラインＷＬ２に０Ｖを印加し、ビットラインＢＬ１お
よび基板ＳＵＢをグランドに接地しておき、データの書
き込みを行うメモリセルＭＣ１を選択すべく、ワードラ
インＷＬ１に１２Ｖを、ビットラインＢＬ２に書込電圧
５Ｖをそれぞれ印加する。
周辺回路２０のデータ線デコーダ２０ｎを駆動し、ワー
ドラインＷＬ２に０Ｖを印加し、ビットラインＢＬ１お
よび基板ＳＵＢをグランドに接地しておき、データの書
き込みを行うメモリセルＭＣ１を選択すべく、ワードラ
インＷＬ１に１２Ｖを、ビットラインＢＬ２に書込電圧
５Ｖをそれぞれ印加する。
【００４６】そうすると、図４に示すように、メモリト
ランジスタＭＴｒ４１のソース領域４１−ドレイン領域
４２間に飽和チャネル電流が流れる。ドレイン領域４２
近傍のピンチオフ領域(pinch off region)では、高電界
により加速されたエレクトロンがイオン化(impact ioni
zation) を起こし、ホットエレクトロンが発生し、この
ホットエレクトロンがフローティングゲート４５に注入
され、データ「０」の書き込み状態となる。
ランジスタＭＴｒ４１のソース領域４１−ドレイン領域
４２間に飽和チャネル電流が流れる。ドレイン領域４２
近傍のピンチオフ領域(pinch off region)では、高電界
により加速されたエレクトロンがイオン化(impact ioni
zation) を起こし、ホットエレクトロンが発生し、この
ホットエレクトロンがフローティングゲート４５に注入
され、データ「０」の書き込み状態となる。
【００４７】このとき、図５に示すように、選択したメ
モリセルＭＣ７１とともに列方向に配列している非選択
のメモリセルＭＣ７３のメモリトランジスタＭＴｒ４３
のドレイン領域４２にも書込電圧５Ｖが印加される。し
かし、メモリトランジスタＭＴｒ４０のドレイン領域４
２は、ソース領域４１の不純物拡散濃度と異なる、電荷
の注入に適した不純物拡散濃度に設定されているため、
メモリトランジスタＭＴｒ４３のフローティングゲート
４５にエレクトロンが蓄積されていても、フローティン
グゲート４５内のエレクトロンがドレイン領域４２に引
き抜かれ、非選択のメモリセルＭＣ７３の書き込み状態
が変化することはない。すなわち、ドレインディスター
ブの発生を防止できる。
モリセルＭＣ７１とともに列方向に配列している非選択
のメモリセルＭＣ７３のメモリトランジスタＭＴｒ４３
のドレイン領域４２にも書込電圧５Ｖが印加される。し
かし、メモリトランジスタＭＴｒ４０のドレイン領域４
２は、ソース領域４１の不純物拡散濃度と異なる、電荷
の注入に適した不純物拡散濃度に設定されているため、
メモリトランジスタＭＴｒ４３のフローティングゲート
４５にエレクトロンが蓄積されていても、フローティン
グゲート４５内のエレクトロンがドレイン領域４２に引
き抜かれ、非選択のメモリセルＭＣ７３の書き込み状態
が変化することはない。すなわち、ドレインディスター
ブの発生を防止できる。
【００４８】また、ドレイン領域４２は、Ｎ+ 型不純物
拡散層３４ａのソース領域４１側端部に接合したＰ- 型
ポケット４２ｂを備えているので、Ｎ+ 型不純物拡散層
３４ａとＰ- 型ポケット４２ｂとの濃度差が大きくなっ
ている。そのため、ドレイン領域４２近傍でのホットエ
レクトロンの発生効率が高まり、充分に速い書込速度を
得ることができる。
拡散層３４ａのソース領域４１側端部に接合したＰ- 型
ポケット４２ｂを備えているので、Ｎ+ 型不純物拡散層
３４ａとＰ- 型ポケット４２ｂとの濃度差が大きくなっ
ている。そのため、ドレイン領域４２近傍でのホットエ
レクトロンの発生効率が高まり、充分に速い書込速度を
得ることができる。
【００４９】フローティングゲートにエレクトロンが蓄
積されている状態と、蓄積されていない状態とでは、メ
モリトランジスタのソース−ドレイン間を導通させるた
めの必要なゲート電圧が変化する。すなわち、メモリト
ランジスタのソース−ドレイン間を導通させるためのし
きい値電圧ＶTHは、フローティングゲートにエレクトロ
ンを注入した状態で高いしきい値Ｖ１（例えば８Ｖ）を
とり、エレクトロンが未注入の状態では低いしきい値Ｖ
２（例えば２Ｖ）をとる。このように、しきい値電圧Ｖ
THを２種類に設定することで「０」または「１」の二値
データをメモリトランジスタに記憶させることができ
る。 ＜消去（ＥＲＡＳＥ）＞データの消去に関しては、周辺
回路２０のワード線デコーダ２０ｄを駆動し、一括消去
を行う。すなわち、ワードラインＷＬ１，ＷＬ２および
ビットラインＢＬ２を開放状態とし、基板ＳＵＢをグラ
ンドに接地しておき、ビットラインＢＬ１，ＢＬ３に消
去電圧１２Ｖをそれぞれ印加する。
積されている状態と、蓄積されていない状態とでは、メ
モリトランジスタのソース−ドレイン間を導通させるた
めの必要なゲート電圧が変化する。すなわち、メモリト
ランジスタのソース−ドレイン間を導通させるためのし
きい値電圧ＶTHは、フローティングゲートにエレクトロ
ンを注入した状態で高いしきい値Ｖ１（例えば８Ｖ）を
とり、エレクトロンが未注入の状態では低いしきい値Ｖ
２（例えば２Ｖ）をとる。このように、しきい値電圧Ｖ
THを２種類に設定することで「０」または「１」の二値
データをメモリトランジスタに記憶させることができ
る。 ＜消去（ＥＲＡＳＥ）＞データの消去に関しては、周辺
回路２０のワード線デコーダ２０ｄを駆動し、一括消去
を行う。すなわち、ワードラインＷＬ１，ＷＬ２および
ビットラインＢＬ２を開放状態とし、基板ＳＵＢをグラ
ンドに接地しておき、ビットラインＢＬ１，ＢＬ３に消
去電圧１２Ｖをそれぞれ印加する。
【００５０】そうすると、図６（ａ）に示すように、メ
モリトランジスタＭＴｒ４０のフローティングゲート４
５とソース領域４１との間にＦＮトンネル電流が生じ、
これによりフローティングゲート４５に蓄積されている
エレクトロンがソース領域４１に流出し除去され、デー
タの消去状態、すなわちデータ「１」の書き込み状態と
なる。
モリトランジスタＭＴｒ４０のフローティングゲート４
５とソース領域４１との間にＦＮトンネル電流が生じ、
これによりフローティングゲート４５に蓄積されている
エレクトロンがソース領域４１に流出し除去され、デー
タの消去状態、すなわちデータ「１」の書き込み状態と
なる。
【００５１】このとき、メモリトランジスタＭＴｒ４０
のソース領域４１は、エレクトロンの流出に適した不純
物拡散濃度を有しているので、図６（ｂ）に示すよう
に、フローティングゲート４５に蓄積されているエレク
トロンがソース領域４１に過剰に流出することもなく、
フローティングゲート４５にホールが蓄積されることは
ない。すなわち、過剰消去の発生を防止できる。
のソース領域４１は、エレクトロンの流出に適した不純
物拡散濃度を有しているので、図６（ｂ）に示すよう
に、フローティングゲート４５に蓄積されているエレク
トロンがソース領域４１に過剰に流出することもなく、
フローティングゲート４５にホールが蓄積されることは
ない。すなわち、過剰消去の発生を防止できる。
【００５２】また、ソース領域４１は、Ｎ- 型不純物拡
散層４１ｂでＮ+ 型不純物拡散層４１ａを取り囲んだ高
耐圧構造を有しているため、データの消去時の高電圧に
耐えることができる。 ＜読み出し（ＲＥＡＤ）＞データの読み出しに関して
は、周辺回路２０のＹゲートデコーダ２０ｅとＹゲート
・センスアンプ２０ｆとを駆動し、ワードライン毎にラ
イン一括読み出しを行う。すなわち、ワードラインＷＬ
２に０Ｖを印加し、ビットラインＢＬ１，ＢＬ３および
基板ＳＵＢをグランドに接地しておき、ワードラインＷ
Ｌ１にセンス電圧５Ｖを、ビットラインＢＬ２に２Ｖを
それぞれ印加する。
散層４１ｂでＮ+ 型不純物拡散層４１ａを取り囲んだ高
耐圧構造を有しているため、データの消去時の高電圧に
耐えることができる。 ＜読み出し（ＲＥＡＤ）＞データの読み出しに関して
は、周辺回路２０のＹゲートデコーダ２０ｅとＹゲート
・センスアンプ２０ｆとを駆動し、ワードライン毎にラ
イン一括読み出しを行う。すなわち、ワードラインＷＬ
２に０Ｖを印加し、ビットラインＢＬ１，ＢＬ３および
基板ＳＵＢをグランドに接地しておき、ワードラインＷ
Ｌ１にセンス電圧５Ｖを、ビットラインＢＬ２に２Ｖを
それぞれ印加する。
【００５３】そうすると、図７（ａ）に示すように、メ
モリトランジスタＭＴｒ４１，ＭＴｒ４２のフローティ
ングゲート４５にエレクトロンが蓄積されておれば、コ
ントロールゲート４７の正電荷はフローティングゲート
４５に注入されているエレクトロンで打ち消されてしま
い、この正電荷の影響がシリコン基板３０の表面まで到
達しない。したがって、メモリトランジスタＭＴｒ４
１，ＭＴｒ４２にチャネルが形成されず、ドレイン領域
４２からソース領域４１に電流が流れない。一方、図７
（ｂ）に示すように、メモリトランジスタＭＴｒ４１，
ＭＴｒ４２のフローティングゲート４５にエレクトロン
が蓄積されていなければ、コントロールゲート４７の正
電荷の影響がシリコン基板３０の表面に及び、メモリト
ランジスタＭＴｒ４１，ＭＴｒ４２にチャネルが形成さ
れ、ドレイン領域４２からソース領域４１に電流が流れ
る。この状態をＹゲートデコーダ２０ｅとＹゲート・セ
ンスアンプ２０ｆによってセンシングすれば、メモリト
ランジスタＭＴｒ４１，ＭＴｒ４２に記憶されているデ
ータの読み出しが行われる。
モリトランジスタＭＴｒ４１，ＭＴｒ４２のフローティ
ングゲート４５にエレクトロンが蓄積されておれば、コ
ントロールゲート４７の正電荷はフローティングゲート
４５に注入されているエレクトロンで打ち消されてしま
い、この正電荷の影響がシリコン基板３０の表面まで到
達しない。したがって、メモリトランジスタＭＴｒ４
１，ＭＴｒ４２にチャネルが形成されず、ドレイン領域
４２からソース領域４１に電流が流れない。一方、図７
（ｂ）に示すように、メモリトランジスタＭＴｒ４１，
ＭＴｒ４２のフローティングゲート４５にエレクトロン
が蓄積されていなければ、コントロールゲート４７の正
電荷の影響がシリコン基板３０の表面に及び、メモリト
ランジスタＭＴｒ４１，ＭＴｒ４２にチャネルが形成さ
れ、ドレイン領域４２からソース領域４１に電流が流れ
る。この状態をＹゲートデコーダ２０ｅとＹゲート・セ
ンスアンプ２０ｆによってセンシングすれば、メモリト
ランジスタＭＴｒ４１，ＭＴｒ４２に記憶されているデ
ータの読み出しが行われる。
【００５４】ここで、センス電圧とは、上記しきい値電
圧のＶTHの２種類のＶ１，Ｖ２の中間的な電圧である。
したがって、このセンス電圧を印加すると、フローティ
ングゲートにエレクトロンが蓄積されているか否かで、
メモリトランジスタの導通／非導通が決定される。とこ
ろで、メモリトランジスタＭＴｒ４０のソース領域４１
は、図１に示すように、Ｎ+ 型不純物拡散層４１ａ内に
不純物拡散濃度がＮ+ 型不純物拡散層４１ａよりも濃く
設定されたＮ+ 型不純物拡散層４１ｃを形成し、外側か
らＮ- 型不純物拡散層４１ｂ、Ｎ+ 型不純物拡散層４１
ａ、Ｎ+ 型不純物拡散層４１ｃの三重拡散構造として、
拡散抵抗を低く抑えているので、素子の微細化に伴い、
ソース領域４１の接合深さが浅くなっても、ソースライ
ンでの電界の降下を抑制することができる。
圧のＶTHの２種類のＶ１，Ｖ２の中間的な電圧である。
したがって、このセンス電圧を印加すると、フローティ
ングゲートにエレクトロンが蓄積されているか否かで、
メモリトランジスタの導通／非導通が決定される。とこ
ろで、メモリトランジスタＭＴｒ４０のソース領域４１
は、図１に示すように、Ｎ+ 型不純物拡散層４１ａ内に
不純物拡散濃度がＮ+ 型不純物拡散層４１ａよりも濃く
設定されたＮ+ 型不純物拡散層４１ｃを形成し、外側か
らＮ- 型不純物拡散層４１ｂ、Ｎ+ 型不純物拡散層４１
ａ、Ｎ+ 型不純物拡散層４１ｃの三重拡散構造として、
拡散抵抗を低く抑えているので、素子の微細化に伴い、
ソース領域４１の接合深さが浅くなっても、ソースライ
ンでの電界の降下を抑制することができる。
【００５５】さらに、周辺回路２０のＮチャネルＭＯＳ
型トランジスタＴｒ５０は、ＬＤＤ構造を有しているか
ら、微細化に伴ってトランジスタＴｒ５０のチャネル長
が短くなっても、短チャネル効果による悪影響を防止す
ることができる。図８ないし図２１は半導体集積回路装
置の製造方法を工程順に示す概略断面図である。図８な
いし図２１を参照しつつ、上記半導体集積回路装置の製
造方法について説明する。なお、図１に示した、メモリ
トランジスタＭＴｒ４０と、周辺回路２０のＮチャネル
ＭＯＳ型トランジスタＴｒ５０およびＰチャネルＭＯＳ
型トランジスタＴｒ６０とは、並行してＰ型シリコン基
板３０に作り込まれる。
型トランジスタＴｒ５０は、ＬＤＤ構造を有しているか
ら、微細化に伴ってトランジスタＴｒ５０のチャネル長
が短くなっても、短チャネル効果による悪影響を防止す
ることができる。図８ないし図２１は半導体集積回路装
置の製造方法を工程順に示す概略断面図である。図８な
いし図２１を参照しつつ、上記半導体集積回路装置の製
造方法について説明する。なお、図１に示した、メモリ
トランジスタＭＴｒ４０と、周辺回路２０のＮチャネル
ＭＯＳ型トランジスタＴｒ５０およびＰチャネルＭＯＳ
型トランジスタＴｒ６０とは、並行してＰ型シリコン基
板３０に作り込まれる。
【００５６】まず、Ｎウェルを形成する。すなわち、図
８（ａ）に示すように、熱酸化により、Ｐ型シリコン基
板３０の全面に酸化シリコン（ＳｉＯ2 ）膜８０を成長
させた後、リソグラフィ技術によってＰチャネルＭＯＳ
型トランジスタ形成領域Ｚにのみ孔を開けたレジストパ
ターン８１を形成する。レジスト８１をマスクにして、
この部分のＳｉＯ2 膜８０をエッチング除去し、さらに
Ｎ型の不純物であるＢ + 等を注入する。レジストパター
ン８１を除去した後、イオン注入したＢ+ 等を熱拡散さ
せると、図８（ｂ）に示すように、Ｎウェル６１が形成
される。
８（ａ）に示すように、熱酸化により、Ｐ型シリコン基
板３０の全面に酸化シリコン（ＳｉＯ2 ）膜８０を成長
させた後、リソグラフィ技術によってＰチャネルＭＯＳ
型トランジスタ形成領域Ｚにのみ孔を開けたレジストパ
ターン８１を形成する。レジスト８１をマスクにして、
この部分のＳｉＯ2 膜８０をエッチング除去し、さらに
Ｎ型の不純物であるＢ + 等を注入する。レジストパター
ン８１を除去した後、イオン注入したＢ+ 等を熱拡散さ
せると、図８（ｂ）に示すように、Ｎウェル６１が形成
される。
【００５７】上記Ｎウェル形成工程が終了すると、素子
分離を行う。すなわち、図８（ｂ）に示すように、Ｎウ
ェル６１を形成するために成長させたＳｉＯ2 膜８０は
用済みであるので、これを除去した後、Ｐ型シリコン基
板３０を約９００〜１０００℃で熱酸化し、シリコン基
板３０上に約１０００Åのパッド酸化膜８２を形成す
る。つづいて、ＣＶＤ(chemical vapor deposition) 法
により、パッド酸化膜８２上に窒化シリコン（Ｓｉ3 Ｎ
4 ）膜８３を約１０００Å積層する。そして、Ｓｉ3 Ｎ
4 膜８３のメモリトランシスタ形成領域ＸおよびＮチャ
ネルＭＯＳ型トランジスタ形成領域Ｙ、ＰチャネルＭＯ
Ｓ型トランジスタ形成領域Ｚ上にレジストパターン８４
を形成する。このレジストパターン８４が、これから各
トランジスタを形成する領域を規定するパターンとな
る。
分離を行う。すなわち、図８（ｂ）に示すように、Ｎウ
ェル６１を形成するために成長させたＳｉＯ2 膜８０は
用済みであるので、これを除去した後、Ｐ型シリコン基
板３０を約９００〜１０００℃で熱酸化し、シリコン基
板３０上に約１０００Åのパッド酸化膜８２を形成す
る。つづいて、ＣＶＤ(chemical vapor deposition) 法
により、パッド酸化膜８２上に窒化シリコン（Ｓｉ3 Ｎ
4 ）膜８３を約１０００Å積層する。そして、Ｓｉ3 Ｎ
4 膜８３のメモリトランシスタ形成領域ＸおよびＮチャ
ネルＭＯＳ型トランジスタ形成領域Ｙ、ＰチャネルＭＯ
Ｓ型トランジスタ形成領域Ｚ上にレジストパターン８４
を形成する。このレジストパターン８４が、これから各
トランジスタを形成する領域を規定するパターンとな
る。
【００５８】その後、図９（ａ）に示すように、レジス
トパターン８４をマスクとして、Ｓｉ3 Ｎ4 膜８３の一
部をエッチンングする。このエッチンングには、例えば
ＣＦ 4 ／Ｏ2 のプラズマエッチングを用いるのが好まし
い。次に、同じレジストパターン８４をマスクとして、
例えばＢ+ 等のチャネルストップイオンを〜１０13ｃｍ
-2程度注入する。この時点で、マスクとして用いたレジ
ストパターン８４は用済みとなるので、Ｏ2 プラズマ処
理によってレジストパターン８４をアッシング(ashing)
する。
トパターン８４をマスクとして、Ｓｉ3 Ｎ4 膜８３の一
部をエッチンングする。このエッチンングには、例えば
ＣＦ 4 ／Ｏ2 のプラズマエッチングを用いるのが好まし
い。次に、同じレジストパターン８４をマスクとして、
例えばＢ+ 等のチャネルストップイオンを〜１０13ｃｍ
-2程度注入する。この時点で、マスクとして用いたレジ
ストパターン８４は用済みとなるので、Ｏ2 プラズマ処
理によってレジストパターン８４をアッシング(ashing)
する。
【００５９】そして、図９（ｂ）に示すように、シリコ
ン基板３０を約１０００℃の水蒸気（Ｈ2 Ｏ）雰囲気で
約６〜７時間酸化し、Ｓｉ3 Ｎ4 膜８３で覆われていな
い部分のシリコン基板３０の表面に約７０００Åのフィ
ールド酸化膜３１を成長させる。そうすると、フィール
ド酸化膜３１直下にＰ型チャネルストッパ３２が形成さ
れる。ここで、ドライ酸素ではなく、Ｈ2 Ｏを用いるの
は、酸化速度が大きく酸化時間を短くできるからであ
る。
ン基板３０を約１０００℃の水蒸気（Ｈ2 Ｏ）雰囲気で
約６〜７時間酸化し、Ｓｉ3 Ｎ4 膜８３で覆われていな
い部分のシリコン基板３０の表面に約７０００Åのフィ
ールド酸化膜３１を成長させる。そうすると、フィール
ド酸化膜３１直下にＰ型チャネルストッパ３２が形成さ
れる。ここで、ドライ酸素ではなく、Ｈ2 Ｏを用いるの
は、酸化速度が大きく酸化時間を短くできるからであ
る。
【００６０】上記素子分離工程が終了すると、メモリト
ランジスタのトンネル酸化膜およびフローティングゲー
トの形成を行う。すなわち、図１０（ａ）に示すよう
に、パッド酸化膜８２およびＳｉ3 Ｎ4 膜８３をエッチ
ング除去し、シリコン基板３０の表面を露出させる。そ
の後、ＮチャネルＭＯＳ型トランジスタ形成領域Ｙ、Ｐ
チャネルＭＯＳ型トランジスタ形成領域Ｚ上にレジスト
パターン８５を形成し、レジストパターン８５をマスク
として、例えば注入エネルギー４０ｋｅＶをもってＢ+
等のメモリトランジスタ用チャネルイオンを１×１０13
ａｔｏｍｓ／ｃｍ 2 程度シリコン基板３０の表層部に注
入する。
ランジスタのトンネル酸化膜およびフローティングゲー
トの形成を行う。すなわち、図１０（ａ）に示すよう
に、パッド酸化膜８２およびＳｉ3 Ｎ4 膜８３をエッチ
ング除去し、シリコン基板３０の表面を露出させる。そ
の後、ＮチャネルＭＯＳ型トランジスタ形成領域Ｙ、Ｐ
チャネルＭＯＳ型トランジスタ形成領域Ｚ上にレジスト
パターン８５を形成し、レジストパターン８５をマスク
として、例えば注入エネルギー４０ｋｅＶをもってＢ+
等のメモリトランジスタ用チャネルイオンを１×１０13
ａｔｏｍｓ／ｃｍ 2 程度シリコン基板３０の表層部に注
入する。
【００６１】ついで、図１０（ｂ）に示すように、レジ
ストパターン８５を除去した後、シリコン基板３０を熱
酸化し、シリコン基板３０上に約１００Åの酸化シリコ
ン（ＳｉＯ2 ）膜８６を成長させる。このとき、ＳｉＯ
2 膜８６は、フィールド酸化膜３１のバーズビーク(bir
d's beak) に接続する。そして、図１１（ａ）に示すよ
うに、ＣＶＤ法により、ポリシリコン８７を全面に堆積
し、ポリシリコン８７中に例えばＰ等を添加する。
ストパターン８５を除去した後、シリコン基板３０を熱
酸化し、シリコン基板３０上に約１００Åの酸化シリコ
ン（ＳｉＯ2 ）膜８６を成長させる。このとき、ＳｉＯ
2 膜８６は、フィールド酸化膜３１のバーズビーク(bir
d's beak) に接続する。そして、図１１（ａ）に示すよ
うに、ＣＶＤ法により、ポリシリコン８７を全面に堆積
し、ポリシリコン８７中に例えばＰ等を添加する。
【００６２】その後、図１１（ｂ）に示すように、ポリ
シリコン８７のメモリトランジスタ形成領域Ｘ上にレジ
ストパターン（図示せず）を形成し、レジストパターン
をマスクとして、ポリシリコン８７およびＳｉＯ2 膜８
６をエッチングし、メモリトランジスタのフローティン
グゲート４５およびトンネル酸化膜４４を形成する。ポ
リシリコン８７およびＳｉＯ2 膜８６のエッチングにつ
いては、レジストパターン通りの正確なエッチング加工
が行われることが重要であるので、ＲＩＥ(reactive io
n etching)を用いるのが好ましい。
シリコン８７のメモリトランジスタ形成領域Ｘ上にレジ
ストパターン（図示せず）を形成し、レジストパターン
をマスクとして、ポリシリコン８７およびＳｉＯ2 膜８
６をエッチングし、メモリトランジスタのフローティン
グゲート４５およびトンネル酸化膜４４を形成する。ポ
リシリコン８７およびＳｉＯ2 膜８６のエッチングにつ
いては、レジストパターン通りの正確なエッチング加工
が行われることが重要であるので、ＲＩＥ(reactive io
n etching)を用いるのが好ましい。
【００６３】上記トンネル酸化膜およびフローティング
ゲート形成工程が終了すると、図１２（ａ）に示すよう
に、フローティングゲート４５上にＯＮＯ膜４６を形成
する。すなわち、ＣＶＤ法により、全面に酸化シリコン
（ＳｉＯ2 ）膜を約２５０Å程度に厚く積層し、ＳｉＯ
2 膜の上部を約１５０Å程度熱窒化して窒化シリコン
（Ｓｉ3 Ｎ4 ）膜を形成する。さらに、ＣＶＤ法によ
り、Ｓｉ3 Ｎ4 膜上に酸化シリコン（ＳｉＯ2 ）膜を約
５０Å程度に薄く積層する。その後、最上層のＳｉＯ2
膜のメモリトランジスタ形成領域Ｘ上にレジストパター
ン（図示せず）を形成し、レジストパターンをマスクと
して、順次積層したＳｉＯ2 膜、Ｓｉ3 Ｎ4膜、ＳｉＯ
2 膜をエッチングし、フローティングゲート４５上に、
窒化膜をボトム酸化膜、トップ酸化膜でサンドイッチし
たＯＮＯ膜４６を形成する。なお、ＯＮＯ膜４６のエッ
チングについては、ＲＩＥを用いるのが好ましい。
ゲート形成工程が終了すると、図１２（ａ）に示すよう
に、フローティングゲート４５上にＯＮＯ膜４６を形成
する。すなわち、ＣＶＤ法により、全面に酸化シリコン
（ＳｉＯ2 ）膜を約２５０Å程度に厚く積層し、ＳｉＯ
2 膜の上部を約１５０Å程度熱窒化して窒化シリコン
（Ｓｉ3 Ｎ4 ）膜を形成する。さらに、ＣＶＤ法によ
り、Ｓｉ3 Ｎ4 膜上に酸化シリコン（ＳｉＯ2 ）膜を約
５０Å程度に薄く積層する。その後、最上層のＳｉＯ2
膜のメモリトランジスタ形成領域Ｘ上にレジストパター
ン（図示せず）を形成し、レジストパターンをマスクと
して、順次積層したＳｉＯ2 膜、Ｓｉ3 Ｎ4膜、ＳｉＯ
2 膜をエッチングし、フローティングゲート４５上に、
窒化膜をボトム酸化膜、トップ酸化膜でサンドイッチし
たＯＮＯ膜４６を形成する。なお、ＯＮＯ膜４６のエッ
チングについては、ＲＩＥを用いるのが好ましい。
【００６４】上記ＯＮＯ膜形成工程が終了すると、Ｎチ
ャネルＭＯＳ型トランジスタおよびＰチャネルＭＯＳ型
トランジスタのゲート酸化膜を形成する。すなわち、図
１２（ｂ）に示すように、図１２（ａ）の工程で使用し
たレジストパターンをそのまま利用し、シリコン基板３
０を約９００〜１０００℃で熱酸化し、ＮチャネルＭＯ
Ｓ型トランジスタ形成領域ＹおよびＰチャネルＭＯＳ型
トランジスタ形成領域Ｚのシリコン基板３０上に約３０
０Åのゲート酸化膜５４，６５をそれぞれ成長させる。
このとき、ゲート酸化膜５４，６５は、フィールド酸化
膜３１のバーズビークに接続する。
ャネルＭＯＳ型トランジスタおよびＰチャネルＭＯＳ型
トランジスタのゲート酸化膜を形成する。すなわち、図
１２（ｂ）に示すように、図１２（ａ）の工程で使用し
たレジストパターンをそのまま利用し、シリコン基板３
０を約９００〜１０００℃で熱酸化し、ＮチャネルＭＯ
Ｓ型トランジスタ形成領域ＹおよびＰチャネルＭＯＳ型
トランジスタ形成領域Ｚのシリコン基板３０上に約３０
０Åのゲート酸化膜５４，６５をそれぞれ成長させる。
このとき、ゲート酸化膜５４，６５は、フィールド酸化
膜３１のバーズビークに接続する。
【００６５】そして、図１２（ａ）の工程で形成したレ
ジストパターンを除去した後、図１３（ａ）に示すよう
に、メモリトランジスタ形成領域Ｘ、ＰチャネルＭＯＳ
型トランジスタ形成領域Ｚ上にレジストパターン８８を
形成し、レジストパターン８８をマスクとして、例えば
Ｂ+ 等のＮチャネルＭＯＳ型トランジスタ用チャネルイ
オンをシリコン基板３０の表層部に注入する。
ジストパターンを除去した後、図１３（ａ）に示すよう
に、メモリトランジスタ形成領域Ｘ、ＰチャネルＭＯＳ
型トランジスタ形成領域Ｚ上にレジストパターン８８を
形成し、レジストパターン８８をマスクとして、例えば
Ｂ+ 等のＮチャネルＭＯＳ型トランジスタ用チャネルイ
オンをシリコン基板３０の表層部に注入する。
【００６６】つづいて、図１３（ｂ）に示すように、レ
ジストパターン８８を除去した後、メモリトランジスタ
形成領域Ｘ、ＮチャネルＭＯＳ型トランジスタ形成領域
Ｙ上にレジストパターン８９を形成し、レジストパター
ン８９をマスクとして、例えばＢ+ 等のＰチャネルＭＯ
Ｓ型トランジスタ用チャネルイオンを、ＮチャネルＭＯ
Ｓ型トランジスタのチャネルイオンと異なる濃度でシリ
コン基板３０の表層部に注入する。ここで、レジストパ
ターン８９は、用済みとなるので除去する。
ジストパターン８８を除去した後、メモリトランジスタ
形成領域Ｘ、ＮチャネルＭＯＳ型トランジスタ形成領域
Ｙ上にレジストパターン８９を形成し、レジストパター
ン８９をマスクとして、例えばＢ+ 等のＰチャネルＭＯ
Ｓ型トランジスタ用チャネルイオンを、ＮチャネルＭＯ
Ｓ型トランジスタのチャネルイオンと異なる濃度でシリ
コン基板３０の表層部に注入する。ここで、レジストパ
ターン８９は、用済みとなるので除去する。
【００６７】上記ゲート酸化膜形成工程が終了すると、
メモリトランジスタのコントロールゲートを形成する。
すなわち、図１４（ａ）に示すように、ＣＶＤ法によ
り、ポリシリコン９０を全面に堆積し、ポリシリコン９
０中に例えばＰ等を添加する。その後、図１４（ｂ）に
示すように、ポリシリコン９０のＮチャネルＭＯＳ型ト
ランジスタ形成領域Ｙ、ＮチャネルＭＯＳ型トランジス
タ形成領域Ｚおよびメモリトランジスタ形成領域Ｘの予
め定める部分上にレジストパターン（図示せず）を形成
し、レジストパターンをマスクとして、ポリシリコン９
０およびＯＮＯ膜４６、フローティングゲート４５をエ
ッチングし、メモリトランジスタのコントロールゲート
４７を形成する。なお、ポリシリコン９０およびＯＮＯ
膜４６、フローティングゲート４５のエッチングについ
ては、ＲＩＥを用いるのが好ましい。
メモリトランジスタのコントロールゲートを形成する。
すなわち、図１４（ａ）に示すように、ＣＶＤ法によ
り、ポリシリコン９０を全面に堆積し、ポリシリコン９
０中に例えばＰ等を添加する。その後、図１４（ｂ）に
示すように、ポリシリコン９０のＮチャネルＭＯＳ型ト
ランジスタ形成領域Ｙ、ＮチャネルＭＯＳ型トランジス
タ形成領域Ｚおよびメモリトランジスタ形成領域Ｘの予
め定める部分上にレジストパターン（図示せず）を形成
し、レジストパターンをマスクとして、ポリシリコン９
０およびＯＮＯ膜４６、フローティングゲート４５をエ
ッチングし、メモリトランジスタのコントロールゲート
４７を形成する。なお、ポリシリコン９０およびＯＮＯ
膜４６、フローティングゲート４５のエッチングについ
ては、ＲＩＥを用いるのが好ましい。
【００６８】上記コントロールゲート形成工程が終了す
ると、メモリトランジスタのソースイオンを注入する。
すなわち、図１５（ａ）に示すように、ＮチャネルＭＯ
Ｓ型トランジスタ形成領域Ｙ、ＮチャネルＭＯＳ型トラ
ンジスタ形成領域Ｚおよびメモリトランジスタ形成領域
Ｘのソース領域を除く予め定める部分上にレジストパタ
ーン９１を形成する。そして、コントロールゲート４
７、ＯＮＯ膜４６およびフローティングゲート４５をマ
スクとして、例えば注入エネルギー３０ｋｅＶをもって
Ｐ+ 等を１×１０14ａｔｏｍｓ／ｃｍ2 程度シリコン基
板３０の表層部に注入し、自己整合的にＮ- 型不純物拡
散層４１ｂを深く形成する。
ると、メモリトランジスタのソースイオンを注入する。
すなわち、図１５（ａ）に示すように、ＮチャネルＭＯ
Ｓ型トランジスタ形成領域Ｙ、ＮチャネルＭＯＳ型トラ
ンジスタ形成領域Ｚおよびメモリトランジスタ形成領域
Ｘのソース領域を除く予め定める部分上にレジストパタ
ーン９１を形成する。そして、コントロールゲート４
７、ＯＮＯ膜４６およびフローティングゲート４５をマ
スクとして、例えば注入エネルギー３０ｋｅＶをもって
Ｐ+ 等を１×１０14ａｔｏｍｓ／ｃｍ2 程度シリコン基
板３０の表層部に注入し、自己整合的にＮ- 型不純物拡
散層４１ｂを深く形成する。
【００６９】つづいて、図１５（ｂ）に示すように、図
１５（ａ）の工程で使用したレジストパターン９１をそ
のまま使用し、コントロールゲート４７、ＯＮＯ膜４６
およびフローティングゲート４５をマスクとして、例え
ば注入エネルギー５０ｋｅＶをもってＡｓ+ 等を３×１
０15ａｔｏｍｓ／ｃｍ2 程度シリコン基板３０の表層部
に注入し、自己整合的に、Ｎ+ 型不純物拡散層４１ａを
Ｎ- 型不純物拡散層４１ｂ内で浅く形成する。
１５（ａ）の工程で使用したレジストパターン９１をそ
のまま使用し、コントロールゲート４７、ＯＮＯ膜４６
およびフローティングゲート４５をマスクとして、例え
ば注入エネルギー５０ｋｅＶをもってＡｓ+ 等を３×１
０15ａｔｏｍｓ／ｃｍ2 程度シリコン基板３０の表層部
に注入し、自己整合的に、Ｎ+ 型不純物拡散層４１ａを
Ｎ- 型不純物拡散層４１ｂ内で浅く形成する。
【００７０】この結果、Ｎ+ 型不純物拡散層４１ａとＮ
- 型不純物拡散層４１ｂとは、Ｎ+型不純物拡散層４１
ａがＮ- 型不純物拡散層４１ｂで取り囲まれるように接
合する。また、Ｎ+ 型不純物拡散層４１ａおよびＮ- 型
不純物拡散層４１ｂを形成するためのイオン注入は、高
エネルギーをもって行うことにより、不純物イオンを拡
散させるための熱処理、すなわち高温アニールが不要と
なり、トンネル酸化膜４４に悪影響を与えなくても済
む。なお、レジストパターン９１は、用済みとなるので
除去する。
- 型不純物拡散層４１ｂとは、Ｎ+型不純物拡散層４１
ａがＮ- 型不純物拡散層４１ｂで取り囲まれるように接
合する。また、Ｎ+ 型不純物拡散層４１ａおよびＮ- 型
不純物拡散層４１ｂを形成するためのイオン注入は、高
エネルギーをもって行うことにより、不純物イオンを拡
散させるための熱処理、すなわち高温アニールが不要と
なり、トンネル酸化膜４４に悪影響を与えなくても済
む。なお、レジストパターン９１は、用済みとなるので
除去する。
【００７１】上記ソースイオン注入工程が終了すると、
メモリトランジスタのドレインイオンを注入する。すな
わち、図１６（ａ）に示すように、ＮチャネルＭＯＳ型
トランジスタ形成領域Ｙ、ＰチャネルＭＯＳ型トランジ
スタ形成領域Ｚおよびメモリトランジスタ形成領域Ｘの
ドレイン領域を除く予め定める部分上にレジストパター
ン９２を形成する。そして、コントロールゲート４７、
ＯＮＯ膜４６およびフローティングゲート４５をマスク
として、斜めインプラ(ion implantation)により、例え
ば注入エネルギー６０ｋｅＶをもってＢ+ 等を１×１０
13ａｔｏｍｓ／ｃｍ2 程度シリコン基板３０の表層部に
注入し、自己整合的にＰ- 型不純物拡散層４２ｂ′を形
成する。
メモリトランジスタのドレインイオンを注入する。すな
わち、図１６（ａ）に示すように、ＮチャネルＭＯＳ型
トランジスタ形成領域Ｙ、ＰチャネルＭＯＳ型トランジ
スタ形成領域Ｚおよびメモリトランジスタ形成領域Ｘの
ドレイン領域を除く予め定める部分上にレジストパター
ン９２を形成する。そして、コントロールゲート４７、
ＯＮＯ膜４６およびフローティングゲート４５をマスク
として、斜めインプラ(ion implantation)により、例え
ば注入エネルギー６０ｋｅＶをもってＢ+ 等を１×１０
13ａｔｏｍｓ／ｃｍ2 程度シリコン基板３０の表層部に
注入し、自己整合的にＰ- 型不純物拡散層４２ｂ′を形
成する。
【００７２】つづいて、図１６（ｂ）に示すように、図
１６（ａ）の工程で使用したレジストパターン９２をそ
のまま使用し、コントロールゲート４７、ＯＮＯ膜４６
およびフローティングゲート４５をマスクとして、例え
ば注入エネルギー５０ｋｅＶをもってＡｓ+ 等を８×１
０14ａｔｏｍｓ／ｃｍ2 程度シリコン基板３０の表層部
に注入し、自己整合的に、Ｎ+ 型不純物拡散層４２ａを
形成する。このとき、Ｐ- 型イオンを斜めに注入してい
るため、Ｎ+ 型不純物拡散層４２ａのソース領域側端部
にＰ- 型ポケット４２ｂが形成される。つまり、ドレン
領域４２は、Ｎ + 型不純物拡散層４２ａとＰ- 型ポケッ
ト４２ｂとから構成される。なお、レジストパターン９
２は、用済みとなるので除去する。
１６（ａ）の工程で使用したレジストパターン９２をそ
のまま使用し、コントロールゲート４７、ＯＮＯ膜４６
およびフローティングゲート４５をマスクとして、例え
ば注入エネルギー５０ｋｅＶをもってＡｓ+ 等を８×１
０14ａｔｏｍｓ／ｃｍ2 程度シリコン基板３０の表層部
に注入し、自己整合的に、Ｎ+ 型不純物拡散層４２ａを
形成する。このとき、Ｐ- 型イオンを斜めに注入してい
るため、Ｎ+ 型不純物拡散層４２ａのソース領域側端部
にＰ- 型ポケット４２ｂが形成される。つまり、ドレン
領域４２は、Ｎ + 型不純物拡散層４２ａとＰ- 型ポケッ
ト４２ｂとから構成される。なお、レジストパターン９
２は、用済みとなるので除去する。
【００７３】上記ドレインイオン注入工程が終了する
と、ＮチャネルＭＯＳ型トランジスタおよびＰチャネル
ＭＯＳ型トランジスタのゲートを形成する。すなわち、
図１７（ａ）に示すように、メモリトランジスタ形成領
域ＸおよびＮチャネルＭＯＳ型トランジスタ形成領域
Ｙ、ＮチャネルＭＯＳ型トランジスタ形成領域Ｚの予め
定める部分上にレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして、ポリシリコ
ン９０をエッチング除去してゲート５５，５６を形成す
る。なお、ポリシリコン９０のエッチングについては、
ＲＩＥを用いるのが好ましい。
と、ＮチャネルＭＯＳ型トランジスタおよびＰチャネル
ＭＯＳ型トランジスタのゲートを形成する。すなわち、
図１７（ａ）に示すように、メモリトランジスタ形成領
域ＸおよびＮチャネルＭＯＳ型トランジスタ形成領域
Ｙ、ＮチャネルＭＯＳ型トランジスタ形成領域Ｚの予め
定める部分上にレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして、ポリシリコ
ン９０をエッチング除去してゲート５５，５６を形成す
る。なお、ポリシリコン９０のエッチングについては、
ＲＩＥを用いるのが好ましい。
【００７４】上記ゲート形成工程が終了すると、ＬＤＤ
イオンを注入する。すなわち、図１７（ｂ）に示すよう
に、メモリトランジスタ形成領域ＸおよびＰチャネルＭ
ＯＳ型トランジスタ形成領域Ｚ上にレジストパターン９
３を形成し、ゲート５５をマスクとして、例えば注入エ
ネルギー４０ｋｅＶをもってＰ+ 等のＬＤＤイオンを３
×１０13ａｔｏｍｓ／ｃｍ2 程度シリコン基板３０の表
層部に注入し、自己整合的に、ＮチャネルＭＯＳ型トラ
ンジスタのソース領域およびドレイン領域にＮ - 不純物
拡散層５１ａ，５２ａを形成する。
イオンを注入する。すなわち、図１７（ｂ）に示すよう
に、メモリトランジスタ形成領域ＸおよびＰチャネルＭ
ＯＳ型トランジスタ形成領域Ｚ上にレジストパターン９
３を形成し、ゲート５５をマスクとして、例えば注入エ
ネルギー４０ｋｅＶをもってＰ+ 等のＬＤＤイオンを３
×１０13ａｔｏｍｓ／ｃｍ2 程度シリコン基板３０の表
層部に注入し、自己整合的に、ＮチャネルＭＯＳ型トラ
ンジスタのソース領域およびドレイン領域にＮ - 不純物
拡散層５１ａ，５２ａを形成する。
【００７５】上記ＬＤＤイオン注入工程が終了すると、
ＮチャネルＭＯＳ型トランジスタのソース／ドレインイ
オンを注入する。すなわち、図１８（ａ）に示すよう
に、ＣＶＤ法により、酸化シリコン（ＳｉＯ2 ）膜９４
を全面に約３０００Å程度堆積する。その後、図１８
（ｂ）のように、ＲＩＥにより全面をエッチバックする
ことにより、コントロールゲート４７、ＯＮＯ膜４６お
よびフローティングゲート４５のソース領域側およびド
レイン領域側に一対のサイドスペーサ４４，４５を、ゲ
ート５５のソース領域側およびドレイン領域側に一対の
サイドスペーサ５６，５７を、ゲート６６のソース領域
側およびドレイン領域側に一対のサイドスペーサ６７，
６８をそれぞれ形成する。
ＮチャネルＭＯＳ型トランジスタのソース／ドレインイ
オンを注入する。すなわち、図１８（ａ）に示すよう
に、ＣＶＤ法により、酸化シリコン（ＳｉＯ2 ）膜９４
を全面に約３０００Å程度堆積する。その後、図１８
（ｂ）のように、ＲＩＥにより全面をエッチバックする
ことにより、コントロールゲート４７、ＯＮＯ膜４６お
よびフローティングゲート４５のソース領域側およびド
レイン領域側に一対のサイドスペーサ４４，４５を、ゲ
ート５５のソース領域側およびドレイン領域側に一対の
サイドスペーサ５６，５７を、ゲート６６のソース領域
側およびドレイン領域側に一対のサイドスペーサ６７，
６８をそれぞれ形成する。
【００７６】そして、図１９（ａ）に示すように、Ｐチ
ャネルＭＯＳ型トランジスタ形成領域およびメモリトラ
ンジスタ形成領域Ｘのドレイン領域を除く予め定める部
分上にレジストパターン９５を形成し、コントロールゲ
ート４７、ＯＮＯ膜４６、フローティングゲート４５お
よびサイドスペーサ４４，４５、ならびにゲート５５お
よびサイドスペーサ５６，５７をそれぞれマスクとし
て、例えば注入エネルギー５０ｋｅＶをもってＡｓ+ 等
を６×１０15ａｔｏｍｓ／ｃｍ程度シリコン基板３０に
注入し、自己整合的に、Ｎ+ 不純物拡散層４１ａ内でＮ
+ 不純物拡散層４１ｃを、Ｎ- 不純物拡散層５１ｂ，５
２ｂ内でＮ+ 不純物拡散層５１ａ，５２ａをそれぞれ形
成する。なお、レジストパターン９５は、用済みとなる
ので除去する。
ャネルＭＯＳ型トランジスタ形成領域およびメモリトラ
ンジスタ形成領域Ｘのドレイン領域を除く予め定める部
分上にレジストパターン９５を形成し、コントロールゲ
ート４７、ＯＮＯ膜４６、フローティングゲート４５お
よびサイドスペーサ４４，４５、ならびにゲート５５お
よびサイドスペーサ５６，５７をそれぞれマスクとし
て、例えば注入エネルギー５０ｋｅＶをもってＡｓ+ 等
を６×１０15ａｔｏｍｓ／ｃｍ程度シリコン基板３０に
注入し、自己整合的に、Ｎ+ 不純物拡散層４１ａ内でＮ
+ 不純物拡散層４１ｃを、Ｎ- 不純物拡散層５１ｂ，５
２ｂ内でＮ+ 不純物拡散層５１ａ，５２ａをそれぞれ形
成する。なお、レジストパターン９５は、用済みとなる
ので除去する。
【００７７】つまり、ＮチャネルＭＯＳ型トランジスタ
のドレイン領域５２はＬＤＤ構造となる。また、Ｎチャ
ネルＭＯＳ型トランジスタのサイドスペーサ５６，５７
とともに、メモリトランジスタにもサイドスペーサ４
４，４５を形成しているから、メモリトランジスタのソ
ース領域４１は、三重拡散構造となる。上記Ｎチャネル
ＭＯＳ型トランジスタのソース／ドレインイオン注入工
程が終了すると、ＰチャネルＭＯＳ型トランジスタのソ
ース／ドレインイオンを注入する。すなわち、図１９
（ｂ）に示すように、メモリトランジスタ形成領域Ｘお
よびＮチャネルＭＯＳ型トランジスタ形成領域Ｙ上にレ
ジストパターン９６を形成し、ゲート６６およびサイド
スペーサ６７，６８をマスクとして、例えば注入エネル
ギー７０ｋｅＶをもってＢＦ2 等を３×１０15ａｔｏｍ
ｓ／ｃｍ程度シリコン基板３０に注入し、自己整合的
に、Ｐ+ 不純物拡散層６２，６３を形成する。なお、レ
ジストパターン９５は、用済みとなるので除去する。
のドレイン領域５２はＬＤＤ構造となる。また、Ｎチャ
ネルＭＯＳ型トランジスタのサイドスペーサ５６，５７
とともに、メモリトランジスタにもサイドスペーサ４
４，４５を形成しているから、メモリトランジスタのソ
ース領域４１は、三重拡散構造となる。上記Ｎチャネル
ＭＯＳ型トランジスタのソース／ドレインイオン注入工
程が終了すると、ＰチャネルＭＯＳ型トランジスタのソ
ース／ドレインイオンを注入する。すなわち、図１９
（ｂ）に示すように、メモリトランジスタ形成領域Ｘお
よびＮチャネルＭＯＳ型トランジスタ形成領域Ｙ上にレ
ジストパターン９６を形成し、ゲート６６およびサイド
スペーサ６７，６８をマスクとして、例えば注入エネル
ギー７０ｋｅＶをもってＢＦ2 等を３×１０15ａｔｏｍ
ｓ／ｃｍ程度シリコン基板３０に注入し、自己整合的
に、Ｐ+ 不純物拡散層６２，６３を形成する。なお、レ
ジストパターン９５は、用済みとなるので除去する。
【００７８】上記ＰチャネルＭＯＳ型トランジスタのソ
ース／ドレインイオン注入工程が終了すると、層間絶縁
膜を形成する。すなわち、図２０（ａ）に示すように、
ＣＶＤ法により、ＢＰＳＧを約６０００Å程度堆積して
層間絶縁膜３３を形成する。そして、リフローを行い、
層間絶縁膜３９の表面を平坦にしてやる。その後、約９
００〜９５０℃でアニールを行う。
ース／ドレインイオン注入工程が終了すると、層間絶縁
膜を形成する。すなわち、図２０（ａ）に示すように、
ＣＶＤ法により、ＢＰＳＧを約６０００Å程度堆積して
層間絶縁膜３３を形成する。そして、リフローを行い、
層間絶縁膜３９の表面を平坦にしてやる。その後、約９
００〜９５０℃でアニールを行う。
【００７９】上記層間絶縁膜形成工程が終了すると、メ
タライゼーションを行う。すなわち、図２０（ｂ）に示
すように、マスク合わせのため、全面にレジスト（図示
せず）を塗布し、配線の取り出し口にみレジストに孔を
開ける。次いで、レジストをマスクにして、層間絶縁膜
３３および下のトンネル酸化膜４４およびゲート酸化膜
５４，６５をＲＩＥによってエッチング除去し、メモリ
トランジスタのドレイン領域４２、ＮチャネルＭＯＳ型
トランジスタのソース領域５１／ドレイン領域５２およ
びＰチャネルＭＯＳ型トランジスタのソース領域６２／
ドレイン領域６３上にコンタクトホール３４ａ，３４
ｂ，３４ｃ，３４ｄ，３４ｅをそれぞれ開口する。そし
て、レジストを剥離した後、例えばスパッタリング等に
より全面に例えばＡｌ等を堆積し、マスク合わせおよび
ＲＩＥを用いて、各電極配線３５ａ，３５ｂ，３５ｃ，
３５ｄ，３５ｅをパターン形成する。
タライゼーションを行う。すなわち、図２０（ｂ）に示
すように、マスク合わせのため、全面にレジスト（図示
せず）を塗布し、配線の取り出し口にみレジストに孔を
開ける。次いで、レジストをマスクにして、層間絶縁膜
３３および下のトンネル酸化膜４４およびゲート酸化膜
５４，６５をＲＩＥによってエッチング除去し、メモリ
トランジスタのドレイン領域４２、ＮチャネルＭＯＳ型
トランジスタのソース領域５１／ドレイン領域５２およ
びＰチャネルＭＯＳ型トランジスタのソース領域６２／
ドレイン領域６３上にコンタクトホール３４ａ，３４
ｂ，３４ｃ，３４ｄ，３４ｅをそれぞれ開口する。そし
て、レジストを剥離した後、例えばスパッタリング等に
より全面に例えばＡｌ等を堆積し、マスク合わせおよび
ＲＩＥを用いて、各電極配線３５ａ，３５ｂ，３５ｃ，
３５ｄ，３５ｅをパターン形成する。
【００８０】最後に、図２１に示すように、ＣＶＤ法に
より、全面に例えば窒化シリコン（Ｓｉ3 Ｎ4 ）を堆積
してパッシベーション膜４６を形成する。上記のよう
に、メモリトランジスタのソース領域、ドレイン領域を
別の工程で分離して形成するので、メモリトランジスタ
のソース領域、ドレイン領域を、エレクトロンの注入お
よび流出に適した、互いに異なる不純物拡散濃度に設定
することができる。
より、全面に例えば窒化シリコン（Ｓｉ3 Ｎ4 ）を堆積
してパッシベーション膜４６を形成する。上記のよう
に、メモリトランジスタのソース領域、ドレイン領域を
別の工程で分離して形成するので、メモリトランジスタ
のソース領域、ドレイン領域を、エレクトロンの注入お
よび流出に適した、互いに異なる不純物拡散濃度に設定
することができる。
【００８１】また、メモリトランジスタに係るソース領
域のＮ+ 型不純物拡散層４１ａ、Ｎ - 型不純物拡散層４
１ｂの形成にあっては、図１５（ａ）（ｂ）に示すよう
に、１回のマスキングにて２回のイオン注入を行ってい
るから、工程数を削減することができる。また、メモリ
トランジスタに係るドレイン領域のＮ+ 型不純物拡散層
４２ａ、Ｐ- 型ポケット４２ｂの形成にあっても、図１
６（ａ）（ｂ）に示すように、同様に１回のマスキング
にて２回のイオン注入を行うので、工程数を削減するこ
とができる。
域のＮ+ 型不純物拡散層４１ａ、Ｎ - 型不純物拡散層４
１ｂの形成にあっては、図１５（ａ）（ｂ）に示すよう
に、１回のマスキングにて２回のイオン注入を行ってい
るから、工程数を削減することができる。また、メモリ
トランジスタに係るドレイン領域のＮ+ 型不純物拡散層
４２ａ、Ｐ- 型ポケット４２ｂの形成にあっても、図１
６（ａ）（ｂ）に示すように、同様に１回のマスキング
にて２回のイオン注入を行うので、工程数を削減するこ
とができる。
【００８２】さらに、図１８（ｂ）に示す工程では、Ｎ
チャネルＭＯＳ型トランジスタのサイドスペーサ５６，
５７とともに、メモリトランシタにもサイドスペーサ４
８，４９を設けているので、次の図１９（ａ）に示す工
程において、ＬＤＤイオンを注入することで、Ｎチャネ
ルＭＯＳ型トランジスタをＬＤＤ構造とすると同時に、
メモリトランジスタのソース領域４１を三重拡散構造と
することができる。
チャネルＭＯＳ型トランジスタのサイドスペーサ５６，
５７とともに、メモリトランシタにもサイドスペーサ４
８，４９を設けているので、次の図１９（ａ）に示す工
程において、ＬＤＤイオンを注入することで、Ｎチャネ
ルＭＯＳ型トランジスタをＬＤＤ構造とすると同時に、
メモリトランジスタのソース領域４１を三重拡散構造と
することができる。
【００８３】なお、本発明は、上記実施例に限定される
ものではなく、本発明の範囲内で多くの変更または修正
を加え得ることは勿論である。上記実施例においては、
Ｐ型シリコン基板を使用した場合について記載したが、
本発明を、Ｎ型シリコン基板を使用する場合にも適用し
てもよい。また、本発明を、図２２に示すような、フロ
ーティングゲートを排除して、トパップ膜１００で電荷
を蓄積する、ＭＮＯＳ型あるいはＭＯＮＯＳ型メモリト
ランジスタを使用した半導体集積回路装置に適用して
も、同様の効果を得ることができる。
ものではなく、本発明の範囲内で多くの変更または修正
を加え得ることは勿論である。上記実施例においては、
Ｐ型シリコン基板を使用した場合について記載したが、
本発明を、Ｎ型シリコン基板を使用する場合にも適用し
てもよい。また、本発明を、図２２に示すような、フロ
ーティングゲートを排除して、トパップ膜１００で電荷
を蓄積する、ＭＮＯＳ型あるいはＭＯＮＯＳ型メモリト
ランジスタを使用した半導体集積回路装置に適用して
も、同様の効果を得ることができる。
【００８４】
【発明の効果】以上の説明から明らかな通り、請求項１
記載の半導体集積回路装置では、不揮発性記憶素子のソ
ース領域およびドレイン領域の不純物拡散濃度を、互い
に異なる、電荷の注入および流出に適した濃度に設定し
ているため、ドレインディスターブおよび過剰消去の発
生を防止できる。
記載の半導体集積回路装置では、不揮発性記憶素子のソ
ース領域およびドレイン領域の不純物拡散濃度を、互い
に異なる、電荷の注入および流出に適した濃度に設定し
ているため、ドレインディスターブおよび過剰消去の発
生を防止できる。
【００８５】請求項２記載の半導体集積回路装置では、
不揮発性記憶素子のソース領域を高耐圧構造とすること
ができるため、電荷蓄積膜から電荷を除去する際の高電
圧に耐えることができる。一方、不揮発性記憶素子のド
レイン領域は、ドレイン拡散層と拡散ポケットとの濃度
差が大きくなっており、ドレイン領域近傍での電荷の発
生効率が高まり、充分に速い電荷注入速度を得ることが
できる。
不揮発性記憶素子のソース領域を高耐圧構造とすること
ができるため、電荷蓄積膜から電荷を除去する際の高電
圧に耐えることができる。一方、不揮発性記憶素子のド
レイン領域は、ドレイン拡散層と拡散ポケットとの濃度
差が大きくなっており、ドレイン領域近傍での電荷の発
生効率が高まり、充分に速い電荷注入速度を得ることが
できる。
【００８６】請求項３記載の製造方法では、不揮発性記
憶素子のソース領域およびドレイン領域をそれぞれ分離
して形成しているので、ソース領域およびドレイン領域
を、電荷の注入および流出に適した、互いに異なる不純
物拡散濃度に設定することができる。さらに、不揮発性
記憶素子のソース領域およびドレイン領域の形成にあっ
ては、１回のマスキングにて２回のイオン注入を行うの
で、工程数を削減することができる。
憶素子のソース領域およびドレイン領域をそれぞれ分離
して形成しているので、ソース領域およびドレイン領域
を、電荷の注入および流出に適した、互いに異なる不純
物拡散濃度に設定することができる。さらに、不揮発性
記憶素子のソース領域およびドレイン領域の形成にあっ
ては、１回のマスキングにて２回のイオン注入を行うの
で、工程数を削減することができる。
【図１】本発明の一実施例に係る半導体集積回路装置の
構造を図解的に示す概略断面図である。
構造を図解的に示す概略断面図である。
【図２】半導体集積回路装置の電気的構成を示すブロッ
ク図である。
ク図である。
【図３】メモリアレーの等価回路図である。
【図４】メモリトランジスタの書き込み動作を図解的に
示す図である。
示す図である。
【図５】書き込み時におけるメモリアレーの等価回路図
である。
である。
【図６】メモリトランジスタの消去動作を図解的に示す
図である。
図である。
【図７】メモリトランジスタの読出動作を図解的に示す
図である。
図である。
【図８】半導体集積回路装置の製造方法を工程順に示す
概略断面図である。
概略断面図である。
【図９】図８につづく半導体集積回路装置の製造方法を
工程順に示す概略断面図である。
工程順に示す概略断面図である。
【図１０】図９につづく半導体集積回路装置の製造方法
を工程順に示す概略断面図である。
を工程順に示す概略断面図である。
【図１１】図１０につづく半導体集積回路装置の製造方
法を工程順に示す概略断面図である。
法を工程順に示す概略断面図である。
【図１２】図１１につづく半導体集積回路装置の製造方
法を工程順に示す概略断面図である。
法を工程順に示す概略断面図である。
【図１３】図１２につづく半導体集積回路装置の製造方
法を工程順に示す概略断面図である。
法を工程順に示す概略断面図である。
【図１４】図１３につづく半導体集積回路装置の製造方
法を工程順に示す概略断面図である。
法を工程順に示す概略断面図である。
【図１５】図１４につづく半導体集積回路装置の製造方
法を工程順に示す概略断面図である。
法を工程順に示す概略断面図である。
【図１６】図１５につづく半導体集積回路装置の製造方
法を工程順に示す概略断面図である。
法を工程順に示す概略断面図である。
【図１７】図１６につづく半導体集積回路装置の製造方
法を工程順に示す概略断面図である。
法を工程順に示す概略断面図である。
【図１８】図１７につづく半導体集積回路装置の製造方
法を工程順に示す概略断面図である。
法を工程順に示す概略断面図である。
【図１９】図１８につづく半導体集積回路装置の製造方
法を工程順に示す概略断面図である。
法を工程順に示す概略断面図である。
【図２０】図１９につづく半導体集積回路装置の製造方
法を工程順に示す概略断面図である。
法を工程順に示す概略断面図である。
【図２１】図２０につづく半導体集積回路装置の製造方
法を工程順に示す概略断面図である。
法を工程順に示す概略断面図である。
【図２２】他の実施例に係る半導体集積回路装置の構造
を図解的に示す概略断面図である。
を図解的に示す概略断面図である。
【図２３】従来のメモリアレーの構造を図解的に示す概
略断面図である。
略断面図である。
【図２４】メモリアレーの等価回路図である。
【図２５】メモリトランジスタの動作を図解的に示す図
であって、同図（ａ）は書き込み動作を、同図（ｂ）は
消去動作をそれぞれ示している。
であって、同図（ａ）は書き込み動作を、同図（ｂ）は
消去動作をそれぞれ示している。
【図２６】書き込み時におけるメモリトランジスタの等
価回路図であて、メモリトランジスタでドレインディス
ターブが発生する状態を示している。
価回路図であて、メモリトランジスタでドレインディス
ターブが発生する状態を示している。
【図２７】消去時におけるメモリトランジスタの過剰消
去が発生する状態を図解的に示す図である。
去が発生する状態を図解的に示す図である。
ＭＡ１０ メモリアレー ２０ 周辺回路 ３０ Ｐ型シリコン基板 ＭＴｒ４０，ＭＴｒ４１，ＭＴｒ４２，ＭＴｒ４３，Ｍ
Ｔｒ４４メモリトランジスタ ４１ ソース領域 ４１ａ Ｎ+ 型不純物拡散層 ４１ｂ Ｎ- 型不純物拡散層 ４１ｃ Ｎ+ 型不純物拡散層 ４２ ドレイン領域 ４２ａ Ｎ+ 型不純物拡散層 ４２ｂ Ｐ- 型ポケット ４３ チャネル領域 ４４ トンネル酸化膜 ４５ ローティングゲート ４６ ＯＮＯ膜 ４７ コントロールゲート ４８，４９ サイドスペーサ Ｔｒ５０ ＮチャネルＭＯＳ型トランジスタ ４１ ソース領域 ５２ ドレイン領域 ５２ａ Ｎ+ 型不純物拡散層 ５２ｂ Ｎ- 型不純物拡散層 ５３ チャネル領域 ５４ ゲート酸化膜 ５５ ゲート ５６，５７ サイドスペーサ Ｔｒ６０ ＰチャネルＭＯＳ型トランジスタ ６１ Ｎウェル ６２ ソース領域 ６３ ドレイン領域 ６４ チャネル領域 ６５ ゲート酸化膜 ６６ ゲート ６７，６８ サイドスペーサ １００ トラップ膜 Ｘ メモリトランジスタ形成領域 Ｙ ＮチャネルＭＯＳ型トランジスタ形成領域 Ｚ ＰチャネルＭＯＳ型トランジスタ領域 ＭＣ７１，ＭＣ７３ メモリセル ＷＬ１，ＷＬ２ ワードライン ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４ ビットライン
Ｔｒ４４メモリトランジスタ ４１ ソース領域 ４１ａ Ｎ+ 型不純物拡散層 ４１ｂ Ｎ- 型不純物拡散層 ４１ｃ Ｎ+ 型不純物拡散層 ４２ ドレイン領域 ４２ａ Ｎ+ 型不純物拡散層 ４２ｂ Ｐ- 型ポケット ４３ チャネル領域 ４４ トンネル酸化膜 ４５ ローティングゲート ４６ ＯＮＯ膜 ４７ コントロールゲート ４８，４９ サイドスペーサ Ｔｒ５０ ＮチャネルＭＯＳ型トランジスタ ４１ ソース領域 ５２ ドレイン領域 ５２ａ Ｎ+ 型不純物拡散層 ５２ｂ Ｎ- 型不純物拡散層 ５３ チャネル領域 ５４ ゲート酸化膜 ５５ ゲート ５６，５７ サイドスペーサ Ｔｒ６０ ＰチャネルＭＯＳ型トランジスタ ６１ Ｎウェル ６２ ソース領域 ６３ ドレイン領域 ６４ チャネル領域 ６５ ゲート酸化膜 ６６ ゲート ６７，６８ サイドスペーサ １００ トラップ膜 Ｘ メモリトランジスタ形成領域 Ｙ ＮチャネルＭＯＳ型トランジスタ形成領域 Ｚ ＰチャネルＭＯＳ型トランジスタ領域 ＭＣ７１，ＭＣ７３ メモリセル ＷＬ１，ＷＬ２ ワードライン ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４ ビットライン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 G11C 16/02 G11C 16/04 H01L 29/788 H01L 29/792
Claims (3)
- 【請求項１】単一の半導体基板上に、所定の集積回路設
計に基づき、情報の記憶を行う複数の不揮発性記憶素子
が、行方向および列方向に沿ってマトリクス状に配列さ
れてなるメモリアレーと、該メモリアレーの周辺に配置
され、各不揮発性記憶素子に所定の動作を行わせる周辺
回路とが形成されている半導体集積回路装置であって、 前記各不揮発性記憶素子は、前記半導体基板の表面層に
所定の間隔をあけて形成されたソース領域およびドレイ
ン領域と、該ソース領域およびドレイン領域で挟まれる
ように生じたチャネル領域上に設けられ、該チャネル領
域で発生した電荷を蓄積する電荷蓄積層と、該電荷蓄積
層上に設けられ、所定の制御電圧が印加されるゲートと
を含み、行方向に配列されている各不揮発性記憶素子の
ゲートにワードラインが接続され、列方向に配列されて
いる各不揮発性記憶素子のソース領域およびドレイン領
域にそれぞれビットラインが接続されており、 前記周辺回路は、各不揮発性記憶素子のゲートとドレイ
ン領域との間に所定の電圧を印加して、前記チャネル領
域のドレイン領域近傍で高いエネルギーを有する電荷を
発生させて、該電荷を前記電荷蓄積層に注入する手段
と、各不揮発性記憶素子のソース領域に所定の電圧を印
加して、前記電荷蓄積層に蓄積されている電荷を前記ソ
ース領域に流出させて除去する手段とを含んでおり、 前記各不揮発性記憶素子のソース領域は、前記電荷の流
出に適した不純物拡散濃度に設定されており、ドレイン
領域は、前記電荷の注入に適した、ソース領域とは異な
る不純物拡散濃度に設定されていることを特徴とする半
導体集積回路装置。 - 【請求項２】請求項１記載の半導体集積回路装置におい
て、 各不揮発性記憶素子のソース領域は、予め定められた第
１の導電型式をした前記半導体基板とは反対の第２の導
電型式をしたソース拡散層と、該ソース拡散層を取り囲
むように深く形成され、かつ不純物拡散濃度がソース拡
散層よりも薄く設定された第２の導電型式をした外部拡
散層とからなる二重拡散構造を有しており、 各不揮発性記憶素子のドレイン領域は、前記第１の導電
型式とは反対の第２の導電型式をしたドレイン拡散層
と、該ドレイン拡散層のソース領域端部に接合され、第
１の導電型式をした拡散ポケットとを備えていることを
特徴とする半導体集積回路。 - 【請求項３】請求項２記載の半導体集積回路装置を製造
するための方法であって、 予め定める第１の導電型式をした半導体基板の不揮発性
記憶素子形成領域上に、不揮発性記憶素子の電荷蓄積層
およびゲートを順次形成する工程、 不揮発性記憶素子のソース形成領域を除く全面にマクク
を施し、半導体基板へ、第１の導電型式とは反対の第２
の導電型式の第１のイオンを深く注入し、つづけて第１
のイオンよりも濃度が薄い第２の導電型式の第２のイオ
ンを浅く注入して、自己整合的にソース拡散層が外部拡
散層で取り囲まれた二重拡散構造を有するソース領域を
形成する工程、ならびに、 不揮発性記憶素子のドレイン形成領域を除く全面にマク
クを施し、半導体基板へ、第１の導電型式のイオンを斜
めに浅く注入し、つづけて第２の導電型式のイオンを深
く注入して、自己整合的にドレイン拡散層のソース領域
端部に拡散ポケットを接合させたドレイン領域を形成す
る工程を含むことを特徴とする半導体集積回路装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33605192A JP2829208B2 (ja) | 1992-12-16 | 1992-12-16 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33605192A JP2829208B2 (ja) | 1992-12-16 | 1992-12-16 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188428A JPH06188428A (ja) | 1994-07-08 |
| JP2829208B2 true JP2829208B2 (ja) | 1998-11-25 |
Family
ID=18295198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33605192A Expired - Fee Related JP2829208B2 (ja) | 1992-12-16 | 1992-12-16 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829208B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6887758B2 (en) * | 2002-10-09 | 2005-05-03 | Freescale Semiconductor, Inc. | Non-volatile memory device and method for forming |
| JP4506930B2 (ja) * | 2003-05-14 | 2010-07-21 | セイコーエプソン株式会社 | 不揮発性記憶装置を含む半導体装置 |
| JP4507023B2 (ja) * | 2009-12-07 | 2010-07-21 | セイコーエプソン株式会社 | 不揮発性記憶装置を含む半導体装置 |
-
1992
- 1992-12-16 JP JP33605192A patent/JP2829208B2/ja not_active Expired - Fee Related
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|---|---|
| JPH06188428A (ja) | 1994-07-08 |
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