JP2024071984A - 半導体装置 - Google Patents

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Abstract

【課題】スプリットゲート構造を有するＲＣ－ＩＧＢＴにおいてＲＲＳＯＡを向上させることができる半導体装置を得る。【解決手段】ＩＧＢＴ領域３及びダイオード領域４が半導体基板１に設けられている。ＩＧＢＴ領域３は、第一主面１ａからベース層８及びエミッタ層９を貫通して設けられた複数のアクティブトレンチ１１と、アクティブトレンチ１１の内部にゲート絶縁膜１４を介して設けられたゲート電極１２と、アクティブトレンチ１１の内部にゲート絶縁膜１４を介して設けられ、ゲート電極１２の第二主面１ｂ側に配置された埋込電極１３とを有する。ダイオード領域４は、ドリフト層２の第一主面１ａ側に設けられた第二導電型のアノード層１７と、第一主面１ａからアノード層１７に設けられた複数のダイオードトレンチ１９と、ダイオードトレンチ１９の内部にダイオード絶縁膜２１を介して設けられたダイオード電極２０とを有する。アノード層１７の深さはダイオードトレンチ１９の深さよりも深い。【選択図】図２

Description

本開示は、半導体装置に関する。
スプリットゲート構造を有するＲＣ－ＩＧＢＴが提案されている（例えば、特許文献１参照）。
特開２０１７―１４７４３１号公報
従来技術では、ダイオード領域にキャリア蓄積層が形成され、かつダイオード領域のトレンチ底部がドリフト層に接する。従って、トレンチ底部に電界集中しやすいため、ＲＲＳＯＡ（Reverse Recovery Safe Operation Area）が狭く、リカバリー動作時に破壊されやすいという問題があった。
本開示は、上述のような課題を解決するためになされたもので、その目的はスプリットゲート構造を有するＲＣ－ＩＧＢＴにおいてＲＲＳＯＡを向上させることができる半導体装置を得るものである。
本開示に係る半導体装置は、互いに対向する第一主面と第二主面との間に第一導電型のドリフト層を有する半導体基板と、前記半導体基板に設けられたＩＧＢＴ領域及びダイオード領域と、前記半導体基板の前記第一主面に設けられたエミッタ電極とを備え、前記ＩＧＢＴ領域は、前記ドリフト層の第一主面側に設けられた第一導電型のキャリア蓄積層と、前記キャリア蓄積層の第一主面側に設けられた第二導電型のベース層と、前記ベース層の第一主面側に設けられた第一導電型のエミッタ層及び第二導電型のコンタクト層と、前記第一主面から前記ベース層及び前記エミッタ層を貫通して設けられた複数のアクティブトレンチと、前記アクティブトレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、前記アクティブトレンチの内部に前記ゲート絶縁膜を介して設けられ、前記ゲート電極の第二主面側に配置された埋込電極と、前記ドリフト層の第二主面側に設けられた第二導電型のコレクタ層とを有し、前記ダイオード領域は、前記ドリフト層の第一主面側に設けられた第二導電型のアノード層と、前記第一主面から前記アノード層に設けられた複数のダイオードトレンチと、前記ダイオードトレンチの内部にダイオード絶縁膜を介して設けられたダイオード電極と、前記ドリフト層の第二主面側に設けられた第一導電型のカソード層とを有し、前記アノード層の深さは前記ダイオードトレンチの深さよりも深いことを特徴とする。
本開示では、ダイオード領域においてアノード層の深さがダイオードトレンチの深さよりも深い。ダイオードトレンチの底部をアノード層で覆って保護することにより、ダイオードトレンチの底部の電界を緩和することができる。この結果、スプリットゲート構造を有するＲＣ－ＩＧＢＴにおいてＲＲＳＯＡを向上させることができる。
実施の形態１に係る半導体装置を示す断面図である。 図１のＩ－ＩＩに沿った断面図である。 実施の形態２に係る半導体装置を示す断面図である。 実施の形態３に係る半導体装置を示す断面図である。 実施の形態４に係る半導体装置を示す断面図である。 実施の形態５に係る半導体装置を示す断面図である。 実施の形態６に係る半導体装置を示す断面図である。 実施の形態７に係る半導体装置を示す断面図である。 実施の形態８に係る半導体装置を示す平面図である。 図９のＩ－ＩＩに沿った断面図である。 実施の形態９に係る半導体装置を示す断面図である。 実施の形態１０に係る半導体装置を示す断面図である。 実施の形態１１に係る半導体装置を示す断面図である。 実施の形態１２に係る半導体装置を示す断面図である。 実施の形態１３に係る半導体装置を示す断面図である。
実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置を示す断面図である。図２は図１のＩ－ＩＩに沿った断面図である。この半導体装置はスプリットゲート構造を有するＲＣ－ＩＧＢＴである。半導体基板１は、互いに対向する第一主面１ａと第二主面１ｂとの間に第一導電型のドリフト層２を有する。なお、例えば第一導電型はｎ型であり、第二導電型はｐ型である。
半導体基板１には、ＩＧＢＴ領域３、ダイオード領域４、及び埋込電極引上領域（不図示）が設けられている。エミッタ電極５が半導体基板１の第一主面１ａに設けられている。コレクタ電極６が半導体基板１の第二主面１ｂに設けられている。なお、半導体基板１とエミッタ電極５との間にバリアメタル層を設けてもよい。エミッタ電極５の上にメッキ等でフロントメタルを設けてもよい。
ＩＧＢＴ領域３において、第一導電型のキャリア蓄積層７がドリフト層２の第一主面１ａ側に設けられている。キャリア蓄積層７の不純物濃度はドリフト層２よりも大きい。第二導電型のベース層８がキャリア蓄積層７の第一主面１ａ側に設けられている。第一導電型のエミッタ層９及び第二導電型のコンタクト層１０がベース層８の第一主面１ａ側に設けられている。
複数のアクティブトレンチ１１が半導体基板１の第一主面１ａからエミッタ層９、ベース層８及びキャリア蓄積層７を貫通して設けられている。ゲート電極１２と埋込電極１３がアクティブトレンチ１１の内部にゲート絶縁膜１４を介して設けられている。ゲート電極１２の底部はベース層８よりも第二主面側に位置している。埋込電極１３は、ゲート電極１２の第二主面１ｂ側に配置され、ゲート電極１２とはゲート絶縁膜１４により絶縁され、エミッタ電極５に電気的に接続されている。
第一導電型のバッファ層１５がドリフト層２の第二主面１ｂ側に設けられている。バッファ層１５の不純物濃度はドリフト層２より大きい。第二導電型のコレクタ層１６がバッファ層１５の第二主面１ｂ側に設けられている。
ダイオード領域４において、第二導電型のアノード層１７がドリフト層２の第一主面１ａ側に設けられている。第二導電型のダイオードコンタクト層１８がアノード層１７の第一主面側に設けられている。ダイオードコンタクト層１８の不純物濃度はアノード層１７よりも高い。複数のダイオードトレンチ１９が半導体基板１の第一主面１ａからアノード層１７に設けられている。ダイオード電極２０が、ダイオードトレンチ１９の内部にダイオード絶縁膜２１を介して設けられ、エミッタ電極５に電気的に接続されている。
ダイオード領域４でも第一導電型のバッファ層１５がドリフト層２の第二主面１ｂ側に設けられている。第一導電型のカソード層２２がバッファ層１５の第二主面１ｂ側に設けられている。半導体基板１の第一主面１ａから基板内側に向かう方向の深さにおいて、アノード層１７の深さはダイオードトレンチ１９の深さよりも深い。
複数のアクティブトレンチ１１及び複数のダイオードトレンチ１９は平面視で互いに平行に配置されている。エミッタ層９及びコンタクト層１０は、平面視でアクティブトレンチ１１に直交するようにストライプ状に延在し、互いに交互に配置されている。アノード層１７及びダイオードコンタクト層１８、平面視でダイオードトレンチ１９に直交するようにストライプ状に延在し、互いに交互に配置されている。
層間絶縁膜２３がアクティブトレンチ１１及びダイオードトレンチ１９の上に設けられている。エミッタ電極５は、層間絶縁膜２３の開口２３ａを通ってエミッタ層９及びコンタクト層１０に電気的に接続され、層間絶縁膜２３の開口２３ｂを通ってアノード層１７及びダイオードコンタクト層１８に電気的に接続されている。コレクタ電極６はコレクタ層１６及びカソード層２２に電気的に接続されている。
ＲＣ－ＩＧＢＴはリカバリー動作時に、ダイオード領域４に蓄積した電子を第二主面１ｂ側から排出し、ホールを第一主面１ａ側から排出して空乏層を伸ばすことでコレクタ－エミッタ間で電源電圧を保持し、ダイオードをオフする。このとき、トレンチ底部に電界が集中するとリカバリー動作時に破壊しやすくなる、つまりＲＲＳＯＡが狭くなる。また、半導体基板１の第一主面１ａ側にホールが蓄積するとＰＮ接合界面に電界が集中し、ＲＲＳＯＡが狭くなる。特にスプリットゲート構造を有するＲＣ－ＩＧＢＴはリカバリー時のｄｉ／ｄｔが大きいため、上記モードによるＲＲＳＯＡ低下が顕著となる。従って、トレンチ底部の電界を緩和したり、ホール排出効率を高めたりする必要がある。
これに対して、本実施の形態では、ダイオード領域４においてアノード層１７の深さをダイオードトレンチ１９の深さよりも深くしている。ダイオードトレンチ１９の底部をアノード層１７で覆って保護することにより、ダイオードトレンチ１９の底部の電界を緩和することができる。この結果、スプリットゲート構造を有するＲＣ－ＩＧＢＴにおいてＲＲＳＯＡを向上させることができる。
実施の形態２．
図３は、実施の形態２に係る半導体装置を示す断面図である。埋込電極１３の側壁又は底部に位置するゲート絶縁膜１４はゲート電極１２の側壁に位置するゲート絶縁膜１４より厚い。これにより、アクティブトレンチ１１の底部を保護することができるため、ゲート信頼性を向上させることができる。その他の構成及び効果は実施の形態１と同様である。
実施の形態３．
図４は、実施の形態３に係る半導体装置を示す断面図である。アノード層１７は第二導電型のイオンを注入した後に高温・長時間のアニールを施すことで形成され、アニール温度・時間によりアノード層１７の深さを調整する。本実施の形態では、アノード層１７の深さがアクティブトレンチ１１の深さよりも浅くなるようにする。これにより、アノード層１７のアニール時間を短縮することができるため、製造コストを低減することができる。また、ダイオードトレンチ１９の深さＤ２はアクティブトレンチ１１の深さＤ１よりも浅いため、実施の形態１と同様にアノード層１７の深さはダイオードトレンチ１９の深さよりも深い。その他の構成及び効果は実施の形態１と同様である。
実施の形態４．
図５は、実施の形態４に係る半導体装置を示す断面図である。ローディング効果により、同じエッチング条件では開口幅が狭い領域でエッチング深さが浅く仕上がる。そこで、本実施の形態では、ダイオードトレンチ１９の幅Ｗ２をアクティブトレンチ１１の幅Ｗ１よりも狭くする。これにより、ローディング効果を利用して同じエッチング工程によりアクティブトレンチ１１とダイオードトレンチ１９を形成した場合に、ダイオードトレンチ１９の深さＤ２をアクティブトレンチ１１の深さＤ１よりも浅くすることができる。従って、製造コストを低減することができる。その他の構成及び効果は実施の形態３と同様である。
実施の形態５．
図６は、実施の形態５に係る半導体装置を示す断面図である。アクティブトレンチ１１のピッチＰ１は、隣接する２つのアクティブトレンチ１１の間隔である。ダイオードトレンチ１９のピッチＰ２は、隣接する２つのダイオードトレンチ１９の間隔、又は、隣接するアクティブトレンチ１１とダイオードトレンチ１９の間隔である。ＩＧＢＴ領域３のアクティブトレンチ１１のピッチＰ１は導通損失を低減するために狭く設計するのが望ましい。そこで、本実施の形態では、ダイオードトレンチ１９のピッチＰ２をアクティブトレンチ１１のピッチＰ１より広くする。これにより、ＩＧＢＴ領域３の設計を変更することなく、ダイオード領域４でのエミッタ電極５とアノード層１７との接触面積を増やし、ホール排出効率を高めることでＲＲＳＯＡを向上させることができる。その他の構成及び効果は実施の形態１と同様である。
実施の形態６．
図７は、実施の形態６に係る半導体装置を示す断面図である。ダイオードトレンチ１９の底部においてアノード層１７が最も深く、アノード層１７の深さはダイオードトレンチ１９の深さよりも深い。ダイオードトレンチ１９同士で挟まれた領域の一部においてアノード層１７の深さはダイオードトレンチ１９の深さよりも浅い。即ち、ダイオードトレンチ１９同士で挟まれた領域の一部におけるアノード層１７の深さは、前記ダイオードトレンチ１９の底部におけるアノード層１７の深さよりも浅い。これにより、コレクタ電極６からエミッタ電極５へ電子電流が流れるダイオードの順方向動作時において、浅く形成されたアノード層１７から電子を排出することができる。従って、ダイオード領域４に蓄積されるキャリアを減らすことでリカバリー損失を低減することができる。その他の構成及び効果は実施の形態１と同様である。
実施の形態７．
図８は、実施の形態７に係る半導体装置を示す断面図である。ＲＲＳＯＡはＩＧＢＴ領域３とダイオード領域４の境界に電流が集中して悪化する場合がある。そこで、本実施の形態では、ＩＧＢＴ領域３に隣接する領域におけるアノード層１７の深さＤ３を、ＩＧＢＴ領域３に隣接しない領域におけるアノード層１７の深さＤ４よりも深くする。これにより、ＩＧＢＴ領域３とダイオード領域４の境界付近においてアノード層１７を深くしてトレンチ底部の電界を緩和してＲＲＳＯＡを向上させつつ、境界から遠い部分はアノード層１７を浅くすることでリカバリー損失を低減することができる。その他の構成及び効果は実施の形態１と同様である。
実施の形態８．
図９は、実施の形態８に係る半導体装置を示す平面図である。図１０は図９のＩ－ＩＩに沿った断面図である。平面視でアクティブトレンチ１１とダイオードトレンチ１９で挟まれた領域に形成されるダイオードコンタクト層１８の面積が、ダイオードトレンチ１９同士で挟まれた領域に形成されるダイオードコンタクト層１８の面積よりも大きい。これにより、ＩＧＢＴ領域３とダイオード領域４の境界におけるホール排出効率を高めてＲＲＳＯＡを向上させつつ、ダイオードトレンチ１９同士で挟まれた領域に形成されるダイオードコンタクト層の面積によりリカバリー損失を調整することができる。その他の構成及び効果は実施の形態１と同様である。
実施の形態９．
図１１は、実施の形態９に係る半導体装置を示す断面図である。ダイオード埋込電極２４が、ダイオードトレンチ１９の内部にダイオード絶縁膜２１を介して設けられ、ダイオード電極２０の第二主面側に配置されいる。ダイオード埋込電極２４はダイオード絶縁膜２１によりダイオード電極２０とは絶縁されている。ダイオード電極２０又はダイオード埋込電極２４の電位により入力容量Ｃｉと帰還容量Ｃｒの容量比Ｃｒ／Ｃｉを調整することができる。例えば、ダイオード電極２０とダイオード埋込電極２４の両方がエミッタ電位の場合に比べて、ダイオード電極２０をエミッタ電位、ダイオード埋込電極２４をゲート電位とすれば、ゲート－エミッタ間容量Ｃｇｅを増やしＣｉを増やすことができ、Ｃｒ／Ｃｉを小さくすることができる。その他の構成及び効果は実施の形態１と同様である。
実施の形態１０．
図１２は、実施の形態１０に係る半導体装置を示す断面図である。平面視でアクティブトレンチ１１及びダイオードトレンチ１９に直交する方向において、ダイオード領域４における層間絶縁膜２３の開口２３ｂの幅はＩＧＢＴ領域３における層間絶縁膜２３の開口２３ａの幅よりも広くなっている。このため、ダイオードトレンチ１９同士の間におけるエミッタ電極５と第一主面１ａとのコンタクト幅Ｗ４はアクティブトレンチ１１同士の間におけるエミッタ電極５と第一主面１ａとのコンタクト幅Ｗ３よりも広い。このようにＩＧＢＴ領域３のコンタクト幅Ｗ３よりもダイオード領域４のコンタクト幅Ｗ４を広げることで、ＩＧＢＴ領域３でのアクティブトレンチ１１とエミッタ電極５のショート不良を増加させることなく、ダイオード領域４のホール排出効率を高め、ＲＲＳＯＡを向上させることができる。その他の構成及び効果は実施の形態１と同様である。
実施の形態１１．
図１３は、実施の形態１１に係る半導体装置を示す断面図である。ダイオード電極２０の上部が半導体基板１の第一主面１ａよりも第二主面１ｂ側に位置している。ダイオードトレンチ１９の内部においてダイオード電極２０とエミッタ電極５との間にリセス電極２５が設けられている。リセス電極２５はダイオード電極２０とエミッタ電極５に接続されている。リセス電極２５の材料はエミッタ電極５と同じ材料でもよい。リセス電極２５の側壁は半導体基板１に接している。従って、リセス電極２５の側壁からもホールを排出することができるため、ホール排出効率を高めてＲＲＳＯＡを向上させることができる。その他の構成及び効果は実施の形態１と同様である。
実施の形態１２．
図１４は、実施の形態１２に係る半導体装置を示す断面図である。ダイオード領域４のドリフト層２の第二主面１ｂ側においてｐ型のコレクタ層１６とｎ型のカソード層２２が交互に配置されている。これにより、第二主面１ｂ側からの電子注入効率を低減し、リカバリー損失を低減することができる。その他の構成及び効果は実施の形態１と同様である。
実施の形態１３．
図１５は、実施の形態１３に係る半導体装置を示す断面図である。ＩＧＢＴ領域３のドリフト層２の第二主面１ｂ側においてｐ型のコレクタ層１６とｎ型のカソード層２２が交互に配置されている。これにより、第二主面１ｂ側からのホール注入効率を低減し、ターンオフ損失を低減することができる。その他の構成及び効果は実施の形態１と同様である。
なお、半導体基板１は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体チップは、耐電圧性及び許容電流密度が高いため、小型化できる。この小型化された半導体チップを用いることで、この半導体チップを組み込んだ半導体装置も小型化・高集積化できる。また、半導体チップの耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体装置を更に小型化できる。また、半導体チップの電力損失が低く高効率であるため、半導体装置を高効率化できる。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。本開示は耐圧クラス、ＦＺ基板、ＭＣＺ基板、エピ基板等に限定される事なく適用可能である。異なる実施の形態の組み合わせも可能であり、ある領域に部分的に各実施の形態の構成を適用する事も可能である。また、ＩＧＢＴ領域３とダイオード領域４が隣接している場合を例として説明したが、ＩＧＢＴ領域３とダイオード領域４の間に境界領域（第一主面側にダイオード構造を有し、第二主面側にコレクタ層が配置された領域）が配置されていてもよい。
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
互いに対向する第一主面と第二主面との間に第一導電型のドリフト層を有する半導体基板と、
前記半導体基板に設けられたＩＧＢＴ領域及びダイオード領域と、
前記半導体基板の前記第一主面に設けられたエミッタ電極とを備え、
前記ＩＧＢＴ領域は、
前記ドリフト層の第一主面側に設けられた第一導電型のキャリア蓄積層と、
前記キャリア蓄積層の第一主面側に設けられた第二導電型のベース層と、
前記ベース層の第一主面側に設けられた第一導電型のエミッタ層及び第二導電型のコンタクト層と、
前記第一主面から前記ベース層及び前記エミッタ層を貫通して設けられた複数のアクティブトレンチと、
前記アクティブトレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記アクティブトレンチの内部に前記ゲート絶縁膜を介して設けられ、前記ゲート電極の第二主面側に配置された埋込電極と、
前記ドリフト層の第二主面側に設けられた第二導電型のコレクタ層とを有し、
前記ダイオード領域は、
前記ドリフト層の第一主面側に設けられた第二導電型のアノード層と、
前記第一主面から前記アノード層に設けられた複数のダイオードトレンチと、
前記ダイオードトレンチの内部にダイオード絶縁膜を介して設けられたダイオード電極と、
前記ドリフト層の第二主面側に設けられた第一導電型のカソード層とを有し、
前記アノード層の深さは前記ダイオードトレンチの深さよりも深いことを特徴とする半導体装置。
（付記２）
前記埋込電極は前記ゲート電極とは絶縁され、前記エミッタ電極に電気的に接続され、
前記ダイオード電極は前記エミッタ電極に電気的に接続されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記埋込電極の側壁又は底部に位置するゲート絶縁膜は前記ゲート電極の側壁に位置する前記ゲート絶縁膜より厚いことを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記アノード層の深さは前記アクティブトレンチの深さよりも浅いことを特徴とする付記１～３の何れかに記載の半導体装置。
（付記５）
前記ダイオードトレンチの幅は前記アクティブトレンチの幅よりも狭く、
前記ダイオードトレンチの深さは前記アクティブトレンチの深さよりも浅いことを特徴とする付記４に記載の半導体装置。
（付記６）
前記複数のダイオードトレンチのピッチは前記複数のアクティブトレンチのピッチより広いことを特徴とする付記１～５の何れかに記載の半導体装置。
（付記７）
前記ダイオードトレンチ同士で挟まれた領域の一部における前記アノード層の深さは、前記ダイオードトレンチの底部における前記アノード層の深さよりも浅いことを特徴とする付記１～６の何れかに記載の半導体装置。
（付記８）
前記ＩＧＢＴ領域に隣接する領域における前記アノード層の深さは、前記ＩＧＢＴ領域に隣接しない領域における前記アノード層の深さより深いことを特徴とする付記１～７の何れかに記載の半導体装置。
（付記９）
前記ダイオード領域は、前記アノード層の第一主面側に設けられ前記アノード層よりも不純物濃度が高い第二導電型のダイオードコンタクト層を有し、
平面視で前記アクティブトレンチと前記ダイオードトレンチで挟まれた領域に形成された前記ダイオードコンタクト層の面積が前記ダイオードトレンチ同士で挟まれた領域に形成された前記ダイオードコンタクト層の面積よりも大きいことを特徴とする付記１～８の何れかに記載の半導体装置。
（付記１０）
前記ダイオード領域は、前記ダイオードトレンチの内部に前記ダイオード絶縁膜を介して設けられ、前記ダイオード電極の第二主面側に配置され、前記ダイオード電極とは絶縁されたダイオード埋込電極を更に有することを特徴とする付記１～９の何れかに記載の半導体装置。
（付記１１）
前記ダイオードトレンチ同士の間における前記エミッタ電極と前記第一主面とのコンタクト幅は前記アクティブトレンチ同士の間における前記エミッタ電極と前記第一主面とのコンタクト幅よりも広いことを特徴とする付記１～１０の何れかに記載の半導体装置。
（付記１２）
前記ダイオード領域は、前記ダイオードトレンチの内部において前記ダイオード電極と前記エミッタ電極との間に設けられ、側壁が前記半導体基板に接しているリセス電極を更に有することを特徴とする付記１～１１の何れかに記載の半導体装置。
（付記１３）
前記ダイオード領域の前記ドリフト層の第二主面側において前記コレクタ層と前記カソード層が交互に配置されていることを特徴とする付記１～１２の何れかに記載の半導体装置。
（付記１４）
前記ＩＧＢＴ領域の前記ドリフト層の第二主面側において前記コレクタ層と前記カソード層が交互に配置されていることを特徴とする付記１～１３の何れかに記載の半導体装置。
（付記１５）
前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする付記１～１４の何れかに記載の半導体装置。
１ 半導体基板、１ａ 第一主面、１ｂ 第二主面、２ ドリフト層、３ ＩＧＢＴ領域、４ ダイオード領域、５ エミッタ電極、７ キャリア蓄積層、８ ベース層、９ エミッタ層、１０ コンタクト層、１１ アクティブトレンチ、１２ ゲート電極、１３ 埋込電極、１４ ゲート絶縁膜、１６ コレクタ層、１７ アノード層、１８ ダイオードコンタクト層、１９ ダイオードトレンチ、２０ ダイオード電極、２１ ダイオード絶縁膜、２２ カソード層、２４ ダイオード埋込電極、２５ リセス電極

Claims (15)

  1. 互いに対向する第一主面と第二主面との間に第一導電型のドリフト層を有する半導体基板と、
    前記半導体基板に設けられたＩＧＢＴ領域及びダイオード領域と、
    前記半導体基板の前記第一主面に設けられたエミッタ電極とを備え、
    前記ＩＧＢＴ領域は、
    前記ドリフト層の第一主面側に設けられた第一導電型のキャリア蓄積層と、
    前記キャリア蓄積層の第一主面側に設けられた第二導電型のベース層と、
    前記ベース層の第一主面側に設けられた第一導電型のエミッタ層及び第二導電型のコンタクト層と、
    前記第一主面から前記ベース層及び前記エミッタ層を貫通して設けられた複数のアクティブトレンチと、
    前記アクティブトレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記アクティブトレンチの内部に前記ゲート絶縁膜を介して設けられ、前記ゲート電極の第二主面側に配置された埋込電極と、
    前記ドリフト層の第二主面側に設けられた第二導電型のコレクタ層とを有し、
    前記ダイオード領域は、
    前記ドリフト層の第一主面側に設けられた第二導電型のアノード層と、
    前記第一主面から前記アノード層に設けられた複数のダイオードトレンチと、
    前記ダイオードトレンチの内部にダイオード絶縁膜を介して設けられたダイオード電極と、
    前記ドリフト層の第二主面側に設けられた第一導電型のカソード層とを有し、
    前記アノード層の深さは前記ダイオードトレンチの深さよりも深いことを特徴とする半導体装置。
  2. 前記埋込電極は前記ゲート電極とは絶縁され、前記エミッタ電極に電気的に接続され、
    前記ダイオード電極は前記エミッタ電極に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記埋込電極の側壁又は底部に位置するゲート絶縁膜は前記ゲート電極の側壁に位置する前記ゲート絶縁膜より厚いことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記アノード層の深さは前記アクティブトレンチの深さよりも浅いことを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記ダイオードトレンチの幅は前記アクティブトレンチの幅よりも狭く、
    前記ダイオードトレンチの深さは前記アクティブトレンチの深さよりも浅いことを特徴とする請求項４に記載の半導体装置。
  6. 前記複数のダイオードトレンチのピッチは前記複数のアクティブトレンチのピッチより広いことを特徴とする請求項１又は２に記載の半導体装置。
  7. 前記ダイオードトレンチ同士で挟まれた領域の一部における前記アノード層の深さは、前記ダイオードトレンチの底部における前記アノード層の深さよりも浅いことを特徴とする請求項１又は２に記載の半導体装置。
  8. 前記ＩＧＢＴ領域に隣接する領域における前記アノード層の深さは、前記ＩＧＢＴ領域に隣接しない領域における前記アノード層の深さより深いことを特徴とする請求項１又は２に記載の半導体装置。
  9. 前記ダイオード領域は、前記アノード層の第一主面側に設けられ前記アノード層よりも不純物濃度が高い第二導電型のダイオードコンタクト層を有し、
    平面視で前記アクティブトレンチと前記ダイオードトレンチで挟まれた領域に形成された前記ダイオードコンタクト層の面積が前記ダイオードトレンチ同士で挟まれた領域に形成された前記ダイオードコンタクト層の面積よりも大きいことを特徴とする請求項１又は２に記載の半導体装置。
  10. 前記ダイオード領域は、前記ダイオードトレンチの内部に前記ダイオード絶縁膜を介して設けられ、前記ダイオード電極の第二主面側に配置され、前記ダイオード電極とは絶縁されたダイオード埋込電極を更に有することを特徴とする請求項１又は２に記載の半導体装置。
  11. 前記ダイオードトレンチ同士の間における前記エミッタ電極と前記第一主面とのコンタクト幅は前記アクティブトレンチ同士の間における前記エミッタ電極と前記第一主面とのコンタクト幅よりも広いことを特徴とする請求項１又は２に記載の半導体装置。
  12. 前記ダイオード領域は、前記ダイオードトレンチの内部において前記ダイオード電極と前記エミッタ電極との間に設けられ、側壁が前記半導体基板に接しているリセス電極を更に有することを特徴とする請求項１又は２に記載の半導体装置。
  13. 前記ダイオード領域の前記ドリフト層の第二主面側において前記コレクタ層と前記カソード層が交互に配置されていることを特徴とする請求項１又は２に記載の半導体装置。
  14. 前記ＩＧＢＴ領域の前記ドリフト層の第二主面側において前記コレクタ層と前記カソード層が交互に配置されていることを特徴とする請求項１又は２に記載の半導体装置。
  15. 前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１又は２に記載の半導体装置。
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