KR100670212B1 - 전력용 반도체장치 - Google Patents

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KR100670212B1
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요시히로 야마구치
히로시 야마구치
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미쓰비시덴키 가부시키가이샤
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Abstract

리커버리 손실의 저감을 꾀하기 위해, 애노드 전극 영역의 불순물 확산깊이를 얕게 할 수 있는 전력용 반도체장치를 제공하는 것을 목적으로 한다. 반도체기판(1), 게이트 전극 영역(제어전극 영역)(2), 캐소드 전극 영역(제 1주전극 영역)(3), 애노드 전극 영역(제 2주전극 영역)(4) 및 가이드 링(5)을 구비하고 있다. 반도체기판(1)은, 단면에서 보아, 주면에 대하여 대략 수직으로 형성되어 있는 수직부(1a)와, 수직부(1a)와 접속하는 메사부(1b)를 가지는 측면부를 가지고 있다. 게이트 전극 영역(2)은, 반도체기판(1)의 제 1주면(1c)내에 형성되어 있다. 캐소드 전극 영역(3)은, 게이트 전극 영역(2)의 표면 내의 일부에 형성되어 있다. 애노드 전극 영역(4)은, 반도체기판(1)의 제 2주면(1d)내에 형성되어 있다. 가이드 링(5)은, 반도체기판(1)의 제 2주면(1d)내에 형성되고, 애노드 전극 영역(4)을 환상으로 둘러싸고 있다.
반도체기판, 캐소드 전극 영역, 애노드 전극 영역, 가이드 링

Description

전력용 반도체장치{POWER SEMICONDUCTOR DEVICE}
도 1은 실시예 1에 따른 전력용 반도체장치의 구성을 도시하는 단면도,
도 2는 실시예 1에 따른 전력용 반도체장치의 제조 방법을 설명하는 공정단면도,
도 3은 실시예 1에 따른 전력용 반도체장치의 제조 방법을 설명하는 공정단면도,
도 4는 실시예 1에 따른 전력용 반도체장치의 제조 방법을 설명하는 공정단면도,
도 5는 실시예 1에 따른 전력용 반도체장치의 제조 방법을 설명하는 공정단면도,
도 6은 실시예 1에 따른 전력용 반도체장치의 효과를 설명하기 위한 도면,
도 7은 역전압 인가시에, 공핍층의 단부가 메사(mesa)구조에 이르지 않은 상태의 전력용 반도체장치를 도시하는 단면도,
도 8은 역전압 인가시에, 공핍층의 단부가 메사구조에도 이르고 있는 상태의 전력용 반도체장치를 도시하는 단면도,
도 9는 실시예 2에 따른 전력용 반도체장치의 구성을 도시하는 단면도,
도 10은 애노드 전극 영역의 단면폭이 비교적 넓을 경우를 도시하는 단면도,
도 11은 애노드 전극 영역의 단면폭이 비교적 좁을 경우를 도시하는 단면도,
도 12는 실시예 3에 따른 전력용 반도체장치의 구성을 도시하는 단면도,
도 13은 실시예 3에 따른 전력용 반도체장치의 다른 구성을 도시하는 단면도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : 반도체기판 2 : 게이트 전극 영역
3 : 캐소드 전극 영역 4 : 애노드 전극 영역
5 : 가이드 링 11, 12 : 공핍층
1a : 수직부 1b : 메사부
1c : 제 1주면 1d : 제 2주면
본 발명은, 전력용 반도체장치에 관한 발명으로, 예를 들면 사이리스터(thyristor)나 IGBT등에 적용할 수 있다.
종래의 일반적인 역저지 사이리스터의 구조에서는, 제 1도전형의 반도체기판의 밑면 안에는, 제 2도전형의 애노드 전극 영역이 형성되어 있었다.
여기에서, 반도체기판의 양 측면부는 메사구조이다. 단, 반도체기판의 하부 측면 단부는, 제조 도중 등에 발생하는 크랙을 방지하기 위해서, 밑면에 대하여 대략 수직인 부분(이하, 수직부라고 칭한다)을 가지고 있다. 즉, 반도체기판의 밑면으로부터 소정의 범위내는, 이 반도체기판의 측면부는, 수직부이며, 이 수직부는 위쪽의 메사부와 접속되고 있다.
또한 단면에서 보아, 애노드 전극 영역은, 반도체기판의 밑면 전체면에 형성되어 있다. 또한 역방향 전압인가 시에, 반도체기판의 메사부에서 전계를 완화하기 위해, 애노드 전극 영역의 불순물 확산깊이(높이)는, 상기 수직부로부터 위쪽에 형성되어 있는 메사부에 이르고 있다.
또, 이 종래의 구조에 따른 기술로서, 특허문헌 1이 있다.
[특허문헌 1]일본국 공개특허공보 특개평10-190012호 공보
상기한 바와 같이, 사이리스터는, 크랙 발생 방지의 관점으로부터, 반도체기판의 하부측면 단부에 있어서 약 40∼50㎛의 수직부를 필요로 한다. 또한 역방향 전압인가 시에, 전계를 반도체기판 측면부의 메사부에서 완화하고, 이 사이리스터에 이 역방향 전압내압을 갖게 하기 위해, 애노드 전극 영역의 불순물 확산깊이(높이)는, 수직부 위쪽에 존재하는 메사부에 이르게 할 필요가 있다.
이상의 것으로부터, 종래의 구조에서는, 애노드 전극 영역의 불순물 확산깊이(높이)는 매우 깊게(높게)되어 있다(적어도, 50㎛이상).
이와 같이, 애노드 전극 영역의 불순물 확산깊이(높이)가 깊어(높아)지면, 턴오프 시의 역전류의 크기가 커진다는 문제가 생긴다(요컨대, 리커버리 손실이 커진다). 그리고, 이 리커버리 손실이 큰 사이리스터를 소정의 시스템 등에 탑재했을 경우에는, 시스템 전체의 효율이 나빠지게 된다.
그래서, 본 발명은, 리커버리 손실의 저감을 도모하기 위해, 애노드 전극 영역의 불순물 확산깊이(높이)를 얕게(낮게) 할 수 있는 전력용 반도체장치를 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 청구항 1에 기재한 전력용 반도체장치는, 단면에서 보아, 주면에 대하여 대략 수직으로 형성되어 있는 수직부와 이 수직부의 측면에 형성된 경사부로 구성된 메사부를 가지고 있고, 제 1도전형의 반도체기판과, 상기 반도체 기판의 제 1주면 내에 형성된 제 1도전형의 제 1주전극 영역과, 상기 제 1주면내의 일부에 형성된 제 2도전형의 제어전극 영역과, 상기 반도체기판의 상기 제 1주면과 대향하는 제 2주면 내에 형성된 제 2도전형의 제 2주전극 영역과, 상기 제 2주면 내에 형성되어 상기 제 2주전극 영역을 둘러싸는 환상의 가이드 링을 구비하고 있다.
이하, 본 발명을 그 실시예를 도시하는 도면에 의거하여 구체적으로 설명한다.
[실시예 1]
도 1은, 본 실시예 1에 따른 전력용 반도체장치의 구성을 도시하는 단면도이다. 또, 이하에서는, 사이리스터(특히, NPNP형 사이리스터)의 경우에 대해서 언급하지만, 본 발명은, IGBT(Insulated Gate Bipolar TransIstor)등의 파워 트랜지스터 등에도 적용할 수 있다.
도 1에 나타나 있는 반도체기판(1)은, N형(제 1도전형이라고 파악할 수 있다)이다. 여기에서, 단면에서 보아, 반도체기판(1)의 측면부는 이하의 형상을 가지고 있다. 즉, 반도체기판(1)의 측면부는, 주면에 대하여 대략 수직으로 형성되어 있는 수직부(1a)와, 이 수직부(1a)와 접속하는 메사부(1b)를 가지고 있다.
즉, 도 1에 나타나 있는 바와 같이, 단면에서 보아, 주면에 대하여 대략 수직으로 형성되어 있는 수직부(1a)와 이 수직부(1a)의 측면에 형성된 경사부로 구성된 메사부(1b)를 가지고 있다.
또한 도 1에 나타나 있는 바와 같이, 반도체기판(1)의 제 1주면(1c)내(이 제 1주면으로부터 일부돌출하고 있는 부분도 포함한다)에는, 게이트 전극 영역(제어전극 영역 이라고 파악할 수 있다)(2)이 형성되어 있다. 여기에서, 게이트 전극 영역(2)은, P형(제 2도전형이라고 파악할 수 있다)이다.
즉, 도 1에 나타나 있는 바와 같이, 게이트 전극 영역(2)은, 제 1주면(1c)내의 일부에 형성되고 있다.
또한 게이트 전극 영역(2)의 표면내의 일부(도 1에 있어서, 돌출하고 있는 게이트 전극 영역(2))에는, 캐소드 전극 영역(제 1주전극 영역)(3)이 각각 형성되 어 있다. 여기에서, 캐소드 전극 영역(3)은, N형(제 1도전형이라고 파악할 수 있다)이다.
즉, 도 1에 나타나 있는 바와 같이, 캐소드 전극 영역(3)은, 반도체기판(1)의 제 1주면(1c)내에 형성되어 있다.
또한 도 1에 나타나 있는 바와 같이, 반도체기판(1)의 제 2주면(1d)내에는, 애노드 전극 영역(제 2주전극 영역이라고 파악할 수 있다)(4)이 형성되어 있다. 여기에서, 애노드 전극 영역(4)은, P형(제 2도전형이라고 파악할 수 있다)이다.
즉, 도 1에 나타나 있는 바와 같이, 애노드 전극 영역(4)은, 반도체기판(1)의 제 1주면(1c)과 대향하는 제 2주면(1d)내에 형성되어 있다.
또한, 반도체기판(1)의 제 2주면(1d)내에는, 애노드 전극 영역(4)을 둘러싸도록 환상의 가이드 링(5)이 형성되어 있다. 여기에서, 도 1에서는, 가이드 링(5)은 복수개 형성되어 있지만, 단일이라도 좋다.
다음에 본 실시예에 따른 전력용 반도체장치(사이리스터)의 제조 방법에 대해서, 공정단면도를 사용하여 설명한다.
처음에, N형의 반도체기판(1)을 준비한다. 그 후에 이 반도체기판(1)의 제 1주면(1c)에 대하여, 보론을 주입한다. 이에 따라 도 2에 나타나 있는 바와 같이, 반도체기판(1)의 제 1주면(1c)내에는, 소정 깊이의 게이트 전극 영역(2)이 형성된다.
다음에 게이트 전극 영역(2)의 소정의 영역에 대하여, 인을 주입한다. 이에 따라 도 3에 나타나 있는 바와 같이 게이트 전극 영역(2)의 표면내의 소정의 영역 에, 소정 깊이의 캐소드 전극 영역(3)이 각각 형성된다.
다음에 반도체기판(1)의 제 2주면(1d)의 소정의 영역에 대하여, 보론을 주입한다. 이에 따라 도 4에 나타나 있는 바와 같이, 반도체기판(1)의 제 2주면(1d)내의 소정의 영역에, 소정 깊이의 애노드 전극 영역(4)이 형성된다. 또한, 이 애노드 전극 영역(4)을 환상으로 둘러싸도록, 반도체기판(1)의 제 2주면(1d)내에 복수의 가이드 링(5)이 형성된다.
여기에서, 애노드 전극 영역(4)의 형성과 가이드 링(5)의 형성을, 별도 공정으로 실시해도 좋다.
그러나, 애노드 전극 영역(4)과 가이드 링(5)을 동시에 형성함으로써, 제조공정의 간략화를 도모할 수 있다. 이와 같이, 애노드 전극 영역(4)과 가이드 링(5)을 동시에 형성했을 경우에는, 애노드 전극 영역(4)의 불순물 확산깊이와 가이드 링(5)의 불순물 확산깊이는 거의 동일하게 된다.
또한 애노드 전극 영역(4)의 불순물 확산깊이는, 수직부(1a)의 높이보다도 충분히 작다. 예를 들면 수직부(1a)의 높이는 40∼50㎛이며, 애노드 전극 영역(4)의 불순물 확산깊이는 10㎛정도이다.
다음에 캐소드 전극 영역(3)이 형성되어 있는 영역이 돌출하도록, 게이트 전극 영역(2)의 일부에 대하여 에칭 처리를 실시한다. 이에 따라 도 5에 나타나 있는 바와 같은 형상의 게이트 전극 영역(2)이 형성된다.
그 후에 측면단부에 수직부(1a)를 남겨, 반도체기판(1)의 측면부를 소정의 형상으로 연삭한다. 또한, 연삭면을 스무스하게 하기 위해서 이 연삭면에 대하여 에칭 처리를 실시한다. 이에 따라 도 1에 나타나 있는 바와 같이 메사구조를 갖는 본 실시예 1에 따른 전력용 반도체장치(NPNP형 사이리스터)가 제조된다.
이상과 같이, 본 실시예에 따른 전력용 반도체 장치에서는, 애노드 전극 영역(4)의 주위에 가이드 링(5)이 형성되어 있다. 따라서, 역방향 전압인가(즉, 애노드 전극 영역(4)에 마이너스의 전압을 인가하고, 캐소드 전극 영역(3)에 플러스의 전압을 인가한다)시의 전계(이 전계는, 반도체기판(1)과 애노드 전극 영역(4)과의 계면에서 최대가 된다)의 완화 기능을 메사부(1b)에서 담당할 필요성이 없어진다(또는, 메사부(1b)가 담당하는 전계완화 기능을 더욱 감소시킨다). 즉, 가이드 링(5)에서 전계완화 기능을 담당할 수 있다. 따라서, 애노드 전극 영역(4)의 불순물 확산깊이를 수직부(1a)의 높이보다도 작게 설정할 수 있다.
이와 같이, 애노드 전극 영역(4)의 불순물 확산깊이를 작게(얕게) 할 수 있으므로, 턴오프 시의 역전류를, 도 6에 나타나 있는 바와 같이 작게 할 수 있다.
여기에서, 도 6에 있어서, 세로축은 전류값이며, 가로축은 시간이다. 또한 점선은, 종래기술에 따른 전력용 반도체장치의 도통상태로부터 턴오프 시의 역전류의 변동(역회복 특성)을 나타내고 있다. 또한 실선은, 본 실시예에 따른 전력용 반도체장치의 도통상태로부터 턴오프 시의 역전류의 변동(역회복 특성)을 나타내고 있다. 도 6에서 알 수 있는 바와 같이, 본 발명쪽이 최대 역전류값이 작다.
따라서, 본 실시예에 따른 전력용 반도체장치를 소정의 시스템에 탑재했을 경우에는, 보다 시스템 전체의 효율을 높일 수 있다. 예를 들면 본 실시예에 따른 전력용 반도체장치를 적용함으로써, 종래기술에 따른 전력용 반도체장치를 적용하 는 경우보다도, 약 20％정도, 리커버리 손실의 저감을 도모할 수 있다.
또, 도 1에 나타나 있는 바와 같이, 게이트 전극 영역(2)의 불순물 확산깊이는, 수직부(1a)의 높이보다도 깊다. 따라서, 순방향 전압인가(즉, 애노드 전극 영역(4)에 플러스의 전압을 인가하고, 캐소드 전극 영역(3)에 마이너스의 전압을 인가한다)시의 전계(이 전계는, 반도체기판(1)과 게이트 전극 영역(2)의 계면에서 최대가 된다)는, 메사부(1b)에서 완화된다.
그러나, 역방향 전압인가 시의 전계를, 가이드 링(5)만으로 완화할 수도 있다(요컨대, 가이드 링(5)만으로 역방향 전압을 내압 한다). 이 전계완화의 모양을 도 7에 나타낸다. 도 7에 나타나 있는 바와 같이 공핍층(11)의 단부는 가이드 링(5)에만 이르고 있으며, 메사부(1b)에는 이르고 있지 않다. 이는, 역방향 전압인가 시의 전계가 메사부(1b)에 이르지 않음을 의미한다.
상기한 바와 같이 역방향 전압인가시의 전계를 가이드 링(5)으로만 완화할 경우에는, 역방향 전압인가 시에 메사부(1b)에서 발생한, 표면 누설전류의 발생을 방지할 수 있다. 따라서, 역방향 전압인가시에 발생하는 누설전류를, 전력용 반도체장치 전체적으로 작게 할 수 있다.
이에 대하여 역방향 전압인가 시의 전계를, 가이드 링(5) 및 메사부(1b)에서 완화할 수도 있다(요컨대, 가이드 링(5) 및 메사부(1b)에서 역방향 전압을 내압 한다). 이 전계완화의 모양을 도 8에 나타낸다. 도 8에 나타나 있는 바와 같이 공핍층(12)의 단부는 메사부(1b)에 이르고 있다. 이는, 역방향 전압인가 시의 전계가 메사부(1b)에 이르고 있음을 의미한다. 따라서, 역방향 전압인가 시의 전계가 가이드 링(5) 및 메사부(1b)에서 완화된다.
도 7, 도 8에서 도시한 공핍층(11,12)의 각각은, 가이드 링(5)의 개수, 가이드 링(5)의 간격, 가이드 링(5)의 농도, 가이드 링(5)의 높이 및 메사부(1b)의 경사 각도등을 조정함으로써 선택할 수 있다. 예를 들면 가이드 링(5)의 개수를 늘리면, 도 7에 나타낸 공핍층(11)이 형성되는 경향에 있다.
따라서, 도 8에서 나타낸 바와 같은, 공핍층(12)을 형성시킬 경우에는, 비교적 가이드 링(5)의 개수는 적어도 되므로, 전력용 반도체 장치 전체의 평면방향의 면적을 축소할 수 있다.
또, 가이드 링(5)의 깊이를 깊게 하는 만큼, 또 가이드 링의 농도를 얇게 하는 만큼, 공핍층은 가이드 링(5)과 메사부에도 도달하는 형상 대신에, 가이드 링(5)에만 이르는 형상으로 변화되는 경향에 있다.
[실시예 2]
본 실시예에 따른 전력용 반도체 장치에서는, 애노드 전극 영역(4)의 단면폭을 특정하는 것을 특징으로 한다. 도 9에, 본 실시예에 따른 전력용 반도체장치의 단면도를 나타낸다.
우선, 도 9에 나타나 있는 바와 같이, 단면에서 보아, 캐소드 전극 영역(3)은 복수개(도면에서는 3개), 도면 수평방향으로 나열하여 형성되고 있다. 여기에서, 이 단면에서 보아 더욱 외측에 존재하는 2개의 캐소드 전극 영역3L, 3R에 주목한다.
캐소드 전극 영역3L(도면의 최좌측)의 외측단부와, 애노드 전극 영역(4)의 한쪽단이, 평면에서 보아 대략 일치하고 있다. 즉, 도 9에 나타나 있는 바와 같이, 캐소드 전극 영역3L의 외측단부의 수직방향(도면 아래쪽) 아래에, 애노드 전극 영역(4)의 한쪽단 존재한다(도면좌측의 점선참조).
또한 캐소드 전극 영역3R(도면의 최우측)의 외측단부와, 애노드 전극 영역(4)의 다른쪽 단이, 평면에서 보아 대략 일치하고 있다. 즉, 도 9에 나타나 있는 바와 같이, 캐소드 전극 영역3R의 외측단부의 수직방향(도면 아래쪽)아래에, 애노드 전극 영역(4)의 다른쪽 단이 존재한다(도면우측의 점선참조).
그러나, 도 10에 나타나 있는 바와 같이, 애노드 전극 영역(4)의 단면폭이 도 9에서 나타낸 폭보다도 넓을 경우에는, 리커버리 손실이 증가한다. 이에 대하여 도 11에 나타나 있는 바와 같이, 애노드 전극 영역(4)의 단면폭이 도 9에서 나타낸 폭보다도 좁을 경우에는, 통전에 기여하는 면적이 작아진다. 이 결과, 전력용 반도체장치의 무효면적이 증대하게 된다.
이상으로부터, 애노드 전극 영역(4)의 단면폭을 도 9에 도시하는 구성으로 함으로써, 리커버리 손실의 저하를 억제할 수 있음과 동시에, 무효면적의 증대를 억제할 수 있다.
[실시예 3]
도 12에, 본 실시예에 따른 전력용 반도체장치의 하부측면의 단면구성을 확대해서 도시한다.
도 12에 나타나 있는 바와 같이, 최외측의 가이드 링(5)은, 반도체기판(1)의 제 2주면(1d)의 단부에 형성되어 있다. 즉, 최외측의 가이드 링(5)과 수직부(1a) 는 접속하고 있다.
가이드 링(5)을 상기한 바와 같이 형성함으로써, 역방향 전압을 인가했을 때의 전계가, 수직부(1a)에 집중하는 것을 억제할 수 있다.
또한 도 12에서는, 가이드 링(5)의 불순물 확산깊이는, 반도체기판(1)의 수직부(1a)의 높이보다도 낮을 경우에 대해서 언급했다.
여기에서, 도 13에 나타나 있는 바와 같이, 가이드 링(5)의 불순물 확산깊이가 반도체기판(1)의 수직부(1a)의 높이보다도 높은 경우라도 좋다. 즉, 최외측의 가이드 링(5)의 확산 깊이가, 메사부(1b)에 도달하고 있어도 된다. 이 경우, 최외측의 가이드 링(5)은, 수직부(1a) 및 메사부(1b)와 접속한다.
도 13에 나타나 있는 바와 같은 가이드 링 구조를 채용함으로써, 역방향 전압을 인가했을 때의 전계는, 메사부(1b)에 이른다. 따라서, 이 전계를 메사부(1b)에서 완화 할 수 있고, 반도체기판(1)의 측면에 있어서의 전계완화를 보다 향상시킬 수 있다.
본 발명의 청구항 1에 기재한 전력용 반도체장치는, 단면에서 보아, 주면에 대하여 대략 수직으로 형성되어 있는 수직부와 이 수직부의 측면에 형성된 경사부로 구성된 메사부를 가지고 있고, 제 1도전형의 반도체기판과, 상기 반도체기판의 제 1주면 내에 형성된, 제 1도전형의 제 1주전극 영역과, 상기 제 1주면내의 일부에 형성된, 제 2도전형의 제어전극 영역과, 상기 반도체기판의 상기 제 1주면과 대 향하는 제 2주면 내에 형성된, 제 2도전형의 제 2주전극 영역과, 상기 제 2주면 내에 형성되어, 상기 제 2주전극 영역를 둘러싸는 환상의 가이드 링을 구비하고 있으므로, 역방향 전압인가 시의 전계의 완화 기능을 메사부에서 담당할 필요성이 없어진다(또는, 전계완화 기능의 메사부에 있어서의 의존도를 저감할 수 있다). 따라서, 제 2주전극 영역의 불순물 확산깊이를 수직부의 높이보다도 작게 설정할 수 있다. 이와 같이, 제 2주전극 영역의 불순물 확산깊이를 작게(얕게) 할 수 있으므로, 턴오프 시의 역전류를 작게 할 수 있다. 따라서, 청구항 1에 따른 전력용 반도체장치를 시스템에 탑재했을 경우에는, 보다 시스템 전체의 효율을 높일 수 있다.

Claims (5)

  1. 단면에서 보아, 주면에 대하여 대략 수직으로 형성되는 수직부와 이 수직부와 접속하는 메사부를 가지는 측면부를 가지고 있고, 제 1도전형의 반도체기판과,
    상기 반도체기판의 제 1주면 내에 형성되고 있고, 제 2도전형의 제어전극 영역과,
    상기 제어전극 영역의 표면 내의 일부에 형성되고 있고, 제 1도전형의 제 1주전극 영역과,
    상기 제 1주면에 대향하는 상기 반도체기판의 제 2주면 내에 형성되고 있고, 제 2도전형의 제 2주전극 영역과,
    상기 반도체기판의 상기 제 2주면 내에 형성되고 있고, 상기 제 2주전극 영역을 둘러싸는 환상의 가이드 링을 구비하는 것을 특징으로 하는 전력용 반도체장치.
  2. 제 1항에 있어서,
    단면에서 보아, 복수의 상기 제 1주전극 영역은 수평방향으로 나열되고,
    상기 단면에서 보아, 가장 외측에 존재하는 2개의 상기 제 1주전극 영역 중,
    한쪽의 상기 제 1주전극 영역의 외측단부와, 상기 제 2주전극 영역의 한쪽 단이 평면에서 볼 때 대략 일치하고 있으며,
    다른쪽의 상기 제 1주전극 영역의 외측단부와, 상기 제 2주전극 영역의 다른쪽 단이 평면에서 볼 때 대략 일치하는 것을 특징으로 하는 전력용 반도체장치.
  3. 제 1항에 있어서,
    상기 가이드 링은,
    상기 제 2주면의 단부에 형성되는 것을 특징으로 하는 전력용 반도체장치.
  4. 제 3항에 있어서,
    상기 가이드 링의 높이는, 상기 메사부에 이르는 것을 특징으로 하는 전력용 반도체장치.
  5. 제 1항에 있어서,
    상기 제 2주전극 영역의 높이와, 상기 가이드 링의 높이가 대략 동일한 것을 특징으로 하는 전력용 반도체장치.
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