JP2024019185A - 半導体装置 - Google Patents
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Abstract
【課題】薄膜トランジスタの製造工程における不特定な要因によって、しきい値電圧がマイナス側、或いはプラス側にシフトすることがある。0Vからシフトする値が大きい場合には、駆動電圧の増大を招き、結果として半導体装置の消費電力を増加させてしまう。【解決手段】酸化物半導体層を覆う第1の保護絶縁膜として平坦性のよい樹脂層を形成した後、樹脂層上に第2の保護絶縁膜としてスパッタ法またはプラズマCVD法を用いて低パワー条件で成膜される第2の保護絶縁膜を形成する。さらに、しきい値電圧を所望の値に制御するため、酸化物半導体層の上下にゲート電極を設ける。【選択図】図1
Description
薄膜トランジスタ(以下、TFTという)で構成された回路を有する半導体装置および
その作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素
子を有する発光表示装置を部品として搭載した電子機器に関する。
その作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素
子を有する発光表示装置を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよく知ら
れた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられてい
る。
れた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられてい
る。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られ
ている(特許文献1乃至4、非特許文献1)。
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られ
ている(特許文献1乃至4、非特許文献1)。
ところで、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、
ホモロガス相を有するInGaO3(ZnO)m(m:自然数)は、In、Ga及びZn
を有する多元系酸化物半導体として知られている(非特許文献2乃至4)。
ホモロガス相を有するInGaO3(ZnO)m(m:自然数)は、In、Ga及びZn
を有する多元系酸化物半導体として知られている(非特許文献2乃至4)。
そして、上記のようなIn-Ga-Zn系酸化物で構成される酸化物半導体を薄膜トラン
ジスタのチャネル層として適用可能であることが確認されている(特許文献5、非特許文
献5及び6)。
ジスタのチャネル層として適用可能であることが確認されている(特許文献5、非特許文
献5及び6)。
M. W. Prins, K. O. Grosse-Holz, G. Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf、「A ferroelectric transparent thin-film transistor」、 Appl. Phys. Lett.、17 June 1996、 Vol.68 p.3650-3652
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薄膜トランジスタは、ある特定の電圧値(しきい値電圧(Vth)と呼ばれる)がゲート
電極に印加されると、オン状態となり、その電圧値未満においてはオフ状態となるスイッ
チング素子である。このしきい値電圧(Vth)は、薄膜トランジスタの電流電圧特性グ
ラフを測定し、得られた曲線の立ち上がり点での電圧値に対応する。しきい値電圧(Vt
h)は、0Vに近ければ近いほど優れており、しきい値電圧(Vth)が0Vの薄膜トラ
ンジスタは理想的なスイッチング素子と言える。
電極に印加されると、オン状態となり、その電圧値未満においてはオフ状態となるスイッ
チング素子である。このしきい値電圧(Vth)は、薄膜トランジスタの電流電圧特性グ
ラフを測定し、得られた曲線の立ち上がり点での電圧値に対応する。しきい値電圧(Vt
h)は、0Vに近ければ近いほど優れており、しきい値電圧(Vth)が0Vの薄膜トラ
ンジスタは理想的なスイッチング素子と言える。
薄膜トランジスタの製造工程における不特定な要因によって、しきい値電圧がマイナス側
、或いはプラス側にシフトすることがある。0Vからシフトする値が大きい場合には、駆
動電圧の増大を招き、結果として半導体装置の消費電力を増加させてしまう。
、或いはプラス側にシフトすることがある。0Vからシフトする値が大きい場合には、駆
動電圧の増大を招き、結果として半導体装置の消費電力を増加させてしまう。
チャネルに酸化物半導体層を用いた薄膜トランジスタにおいても、不特定な要因によって
、しきい値電圧がマイナス側、或いはプラス側にシフトすることがある。
、しきい値電圧がマイナス側、或いはプラス側にシフトすることがある。
本発明の一態様は、チャネルに酸化物半導体層を用い、電気特性の優れた薄膜トランジス
タを備えた半導体装置を提供することを課題の一つとする。特にしきい値電圧の変化やバ
ラツキが低減された薄膜トランジスタを備えた半導体装置を提供する。
タを備えた半導体装置を提供することを課題の一つとする。特にしきい値電圧の変化やバ
ラツキが低減された薄膜トランジスタを備えた半導体装置を提供する。
また、本発明の一態様は、チャネルに酸化物半導体層を用い、チャネル長の短い薄膜トラ
ンジスタを備えた半導体装置を提供することを課題の一つとする。
ンジスタを備えた半導体装置を提供することを課題の一つとする。
また、本発明の一態様は、チャネルに酸化物半導体層を用い、信頼性の高い薄膜トランジ
スタを備えた半導体装置を提供することを課題の一つとする。
スタを備えた半導体装置を提供することを課題の一つとする。
しきい値電圧を所望の値に制御するため、酸化物半導体層の上下にゲート電極を設ける。
酸化物半導体層の下方に設けるゲート電極(第1のゲート電極とも呼べる)はゲート配線
と同電位であり、酸化物半導体層の上方に設けるゲート電極(第2のゲート電極、或いは
バックゲート電極とも呼べる)は、薄膜トランジスタのソース電位以下の低電位とする。
また、第1のゲート電極と第2のゲート電極を異なる電位とする場合には、TFTの電気
特性、例えばしきい値電圧などを制御することができる。例えば、第2のゲート電極の電
位をグラウンド電圧(GND)とすることで静電遮蔽の効果を得ることもできる。また、
第1のゲート電極と第2のゲート電極を電気的に接続し、共通電位とすることで、第1の
ゲート電極と第2のゲート電極の間に配置された酸化物半導体層に上下からゲート電圧を
印加することができる。
酸化物半導体層の下方に設けるゲート電極(第1のゲート電極とも呼べる)はゲート配線
と同電位であり、酸化物半導体層の上方に設けるゲート電極(第2のゲート電極、或いは
バックゲート電極とも呼べる)は、薄膜トランジスタのソース電位以下の低電位とする。
また、第1のゲート電極と第2のゲート電極を異なる電位とする場合には、TFTの電気
特性、例えばしきい値電圧などを制御することができる。例えば、第2のゲート電極の電
位をグラウンド電圧(GND)とすることで静電遮蔽の効果を得ることもできる。また、
第1のゲート電極と第2のゲート電極を電気的に接続し、共通電位とすることで、第1の
ゲート電極と第2のゲート電極の間に配置された酸化物半導体層に上下からゲート電圧を
印加することができる。
また、オーミック性のコンタクトを形成するため、酸化物半導体層とソース電極層(また
はドレイン電極層)の間に酸化物半導体層よりもキャリア濃度の高いバッファ層(ソース
領域及びドレイン領域)を意図的に設ける。なお、バッファ層は、n型の導電型を有し、
n+領域とも呼べる。また、ソース領域及びドレイン領域をn+領域(N+型領域)と呼
ぶ場合、このn+領域に対してチャネル形成領域として機能させるIGZO半導体層はi
型領域(I型領域)とも呼べる。バッファ層を設けることにより、NI接合を形成し、5
μm以下のチャネル長の短く、且つ、電界効果移動度の高い薄膜トランジスタを備えた半
導体装置を実現できる。
はドレイン電極層)の間に酸化物半導体層よりもキャリア濃度の高いバッファ層(ソース
領域及びドレイン領域)を意図的に設ける。なお、バッファ層は、n型の導電型を有し、
n+領域とも呼べる。また、ソース領域及びドレイン領域をn+領域(N+型領域)と呼
ぶ場合、このn+領域に対してチャネル形成領域として機能させるIGZO半導体層はi
型領域(I型領域)とも呼べる。バッファ層を設けることにより、NI接合を形成し、5
μm以下のチャネル長の短く、且つ、電界効果移動度の高い薄膜トランジスタを備えた半
導体装置を実現できる。
また、酸化物半導体層は、酸化物半導体層の成膜後のプロセスに行うプラズマ形成時にプ
ラズマ中にイオン、具体的には水素ラジカルなどが含まれる場合、酸化物半導体層のプラ
ズマ暴露面がダメージを受ける恐れがある。また、酸化物半導体層の成膜後のプロセスに
行うプラズマ形成時に電荷チャージによってもダメージを受ける恐れがある。
ラズマ中にイオン、具体的には水素ラジカルなどが含まれる場合、酸化物半導体層のプラ
ズマ暴露面がダメージを受ける恐れがある。また、酸化物半導体層の成膜後のプロセスに
行うプラズマ形成時に電荷チャージによってもダメージを受ける恐れがある。
特に、酸化物半導体層とソース電極層(またはドレイン電極層)の間に酸化物半導体層よ
りもキャリア濃度の高いバッファ層(ソース領域及びドレイン領域)を意図的に設ける場
合、バッファ層もプラズマ形成による電荷チャージによってダメージを受け、抵抗が大き
くなり、バッファ層としての機能を発揮できなくなる恐れがある。
りもキャリア濃度の高いバッファ層(ソース領域及びドレイン領域)を意図的に設ける場
合、バッファ層もプラズマ形成による電荷チャージによってダメージを受け、抵抗が大き
くなり、バッファ層としての機能を発揮できなくなる恐れがある。
また、酸化物半導体層は水分や、水素イオンや、OH-などと反応して特性が変化、或い
は信頼性が低下する恐れがある。
は信頼性が低下する恐れがある。
そこで、酸化物半導体層を覆う第1の保護絶縁膜として平坦性のよい樹脂層を形成した後
、樹脂層上に第2の保護絶縁膜としてスパッタ法またはプラズマCVD法を用いて低パワ
ー条件で成膜される第2の保護絶縁膜を形成する。このような異なる保護絶縁膜を積層す
ることによって酸化物半導体層に対するプラズマダメージが少なく、封止性能の格段に高
い長期信頼性を有する半導体装置を実現することができる。
、樹脂層上に第2の保護絶縁膜としてスパッタ法またはプラズマCVD法を用いて低パワ
ー条件で成膜される第2の保護絶縁膜を形成する。このような異なる保護絶縁膜を積層す
ることによって酸化物半導体層に対するプラズマダメージが少なく、封止性能の格段に高
い長期信頼性を有する半導体装置を実現することができる。
さらに、酸化物半導体層の上方を第2のゲート電極で覆うことにより、第2のゲート電極
は水分や、水素イオンや、OH-などをブロックする機能も有する。また、第2のゲート
電極として遮光性を有する導電膜を用いる場合、酸化物半導体の光感度による薄膜トラン
ジスタの電気特性の変動を防止し安定化する効果がある。
は水分や、水素イオンや、OH-などをブロックする機能も有する。また、第2のゲート
電極として遮光性を有する導電膜を用いる場合、酸化物半導体の光感度による薄膜トラン
ジスタの電気特性の変動を防止し安定化する効果がある。
本明細書で開示する本発明の一態様は、絶縁表面上に第1のゲート電極と、第1のゲート
電極上方に第1の絶縁層と、第1の絶縁層上方に酸化物半導体層と、酸化物半導体層上方
にソース電極層またはドレイン電極層と、酸化物半導体層とソース電極の間に第1のバッ
ファ層と、酸化物半導体層とドレイン電極層の間に第2のバッファ層と、ソース電極層ま
たはドレイン電極層を覆う樹脂層と、樹脂層上に第2のゲート電極とを有し、酸化物半導
体層は、ソース電極層またはドレイン電極層と重なる領域よりも膜厚の薄い領域を有し、
樹脂層は、酸化物半導体層の膜厚の薄い領域と接する半導体装置である。
電極上方に第1の絶縁層と、第1の絶縁層上方に酸化物半導体層と、酸化物半導体層上方
にソース電極層またはドレイン電極層と、酸化物半導体層とソース電極の間に第1のバッ
ファ層と、酸化物半導体層とドレイン電極層の間に第2のバッファ層と、ソース電極層ま
たはドレイン電極層を覆う樹脂層と、樹脂層上に第2のゲート電極とを有し、酸化物半導
体層は、ソース電極層またはドレイン電極層と重なる領域よりも膜厚の薄い領域を有し、
樹脂層は、酸化物半導体層の膜厚の薄い領域と接する半導体装置である。
上記構成は、上記課題の少なくとも一つを解決する。
また、上記構成において第1の保護絶縁膜である樹脂層上に接して第2の保護絶縁膜を形
成し、第2の保護絶縁膜上に第2のゲート電極を形成する構成としてもよい。樹脂層は、
ピンホールのない膜を得ることができ、表面凹凸に関係なく平坦な表面を有する膜形成が
できるため段差被覆性に優れている。
成し、第2の保護絶縁膜上に第2のゲート電極を形成する構成としてもよい。樹脂層は、
ピンホールのない膜を得ることができ、表面凹凸に関係なく平坦な表面を有する膜形成が
できるため段差被覆性に優れている。
また、上記構成において第2の保護絶縁膜としてはスパッタ法またはプラズマCVD法を
用いて低パワー条件(または低い基板温度(200℃未満、好ましくは室温~100℃)
)で得られる無機絶縁膜を用い、具体的には窒化シリコン膜、酸化シリコン膜、または窒
化酸化シリコン膜を用いる。これらの膜は、水分や、水素イオンや、OH-などをブロッ
クする効果を有する。この場合、第2のゲート電極を所望の上面形状とするため選択的に
エッチングする際に、第2の保護絶縁膜はエッチングストッパーとして機能させることが
できる。また、この場合、第1の保護絶縁膜及び第2の保護絶縁膜は、第2のゲート絶縁
層としても機能する。
用いて低パワー条件(または低い基板温度(200℃未満、好ましくは室温~100℃)
)で得られる無機絶縁膜を用い、具体的には窒化シリコン膜、酸化シリコン膜、または窒
化酸化シリコン膜を用いる。これらの膜は、水分や、水素イオンや、OH-などをブロッ
クする効果を有する。この場合、第2のゲート電極を所望の上面形状とするため選択的に
エッチングする際に、第2の保護絶縁膜はエッチングストッパーとして機能させることが
できる。また、この場合、第1の保護絶縁膜及び第2の保護絶縁膜は、第2のゲート絶縁
層としても機能する。
また、上記構成において第2のゲート電極は、第1の保護絶縁膜である樹脂層上に接して
形成する場合、樹脂層と第2の保護絶縁膜との間に設ける構成としてもよい。樹脂層と第
2の保護絶縁膜との間に設ける構成とする場合、樹脂層とともに第2のゲート電極が酸化
物半導体層へのプラズマダメージを低減する効果を有する。また、この場合、樹脂層が第
2のゲート絶縁層として機能することとなる。
形成する場合、樹脂層と第2の保護絶縁膜との間に設ける構成としてもよい。樹脂層と第
2の保護絶縁膜との間に設ける構成とする場合、樹脂層とともに第2のゲート電極が酸化
物半導体層へのプラズマダメージを低減する効果を有する。また、この場合、樹脂層が第
2のゲート絶縁層として機能することとなる。
また、上記構成において、酸化物半導体層の膜厚の薄い領域は、第1のゲート電極及び第
2のゲート電極と重なるチャネル形成領域である。酸化物半導体層の膜厚の薄い領域にお
いて、第2のゲート電極側の領域は、バックチャネルと呼ばれる。このバックチャネルに
接して水分や、水素イオンや、OH-などを含むプラズマを用いた成膜を行うと、電荷が
蓄積され、バッファ層の酸素欠乏型の欠陥の箇所にプラズマのマイナス電荷、或いはOH
-が侵入し、意図的に形成したいNI接合が形成されなくなる恐れがある。酸化物半導体
層において層内に酸素が不足すると、層内においてマイナス電荷と結合しやすいZnが増
え、その部分にプラズマのマイナス電荷が侵入するとバッファ層(N+型領域)がN型領
域、さらにはN-領域やI型領域に変化し、バッファ層界面に設けたNI接合が消失する
。この原因のため、薄膜トランジスタのVg-Id特性も空乏層がなくなり、不安定な値
となる可能性がある。
2のゲート電極と重なるチャネル形成領域である。酸化物半導体層の膜厚の薄い領域にお
いて、第2のゲート電極側の領域は、バックチャネルと呼ばれる。このバックチャネルに
接して水分や、水素イオンや、OH-などを含むプラズマを用いた成膜を行うと、電荷が
蓄積され、バッファ層の酸素欠乏型の欠陥の箇所にプラズマのマイナス電荷、或いはOH
-が侵入し、意図的に形成したいNI接合が形成されなくなる恐れがある。酸化物半導体
層において層内に酸素が不足すると、層内においてマイナス電荷と結合しやすいZnが増
え、その部分にプラズマのマイナス電荷が侵入するとバッファ層(N+型領域)がN型領
域、さらにはN-領域やI型領域に変化し、バッファ層界面に設けたNI接合が消失する
。この原因のため、薄膜トランジスタのVg-Id特性も空乏層がなくなり、不安定な値
となる可能性がある。
また、ガラス基板などの絶縁表面上に下地膜を形成することが好ましく、例えば窒化シリ
コン膜、または窒化酸化シリコン膜を設ける。これらの膜は、この場合、第1のゲート電
極を所望の上面形状とするため選択的にエッチングする際に、ガラス基板がエッチングさ
れないようにエッチングストッパーとして機能させることができる。また、下地膜は、水
分や、水素イオンや、OH-などをブロックする機能を有する。このように水分や、水素
イオンや、OH-などをブロックする機能を有する膜を酸化半導体層の上下及び周囲を囲
むように設けることによって、さらに封止性能の格段に高い長期信頼性を有する半導体装
置を実現することができる。
コン膜、または窒化酸化シリコン膜を設ける。これらの膜は、この場合、第1のゲート電
極を所望の上面形状とするため選択的にエッチングする際に、ガラス基板がエッチングさ
れないようにエッチングストッパーとして機能させることができる。また、下地膜は、水
分や、水素イオンや、OH-などをブロックする機能を有する。このように水分や、水素
イオンや、OH-などをブロックする機能を有する膜を酸化半導体層の上下及び周囲を囲
むように設けることによって、さらに封止性能の格段に高い長期信頼性を有する半導体装
置を実現することができる。
また、上記構成は、ボトムゲート型の構造の一つであるチャネルエッチ型の例を示したが
、薄膜トランジスタ構造は、特に限定されない。例えば、薄膜トランジスタ構造は、ボト
ムコンタクト構造としてもよい。ボトムコンタクト構造は、導電膜を選択的にエッチング
してソース電極層またはドレイン電極層を形成した後に酸化物半導体層を形成するため、
チャネルエッチ型のTFTの酸化物半導体層に比べ酸化物半導体層形成後の工程数が少な
く、酸化物半導体層をプラズマに曝す回数も少ない構造と言える。プラズマに曝す回数が
少なければ少ないほど、酸化物半導体層へのプラズマダメージを低減することができる。
、薄膜トランジスタ構造は、特に限定されない。例えば、薄膜トランジスタ構造は、ボト
ムコンタクト構造としてもよい。ボトムコンタクト構造は、導電膜を選択的にエッチング
してソース電極層またはドレイン電極層を形成した後に酸化物半導体層を形成するため、
チャネルエッチ型のTFTの酸化物半導体層に比べ酸化物半導体層形成後の工程数が少な
く、酸化物半導体層をプラズマに曝す回数も少ない構造と言える。プラズマに曝す回数が
少なければ少ないほど、酸化物半導体層へのプラズマダメージを低減することができる。
薄膜トランジスタ構造をボトムコンタクト構造とする場合の本発明の一態様は、絶縁表面
上に第1のゲート電極と、第1のゲート電極上方に第1の絶縁層と、第1の絶縁層上方に
ソース電極層またはドレイン電極層と、ソース電極層及びドレイン電極層上方に酸化物半
導体層と、酸化物半導体層を覆う樹脂層と、樹脂層上方に第2のゲート電極とを有し、酸
化物半導体層は、第1の絶縁層上方に形成され、第1のゲート電極と重なり、酸化物半導
体層の少なくとも一部は、ソース電極層とドレイン電極層の間に配置され、第2のゲート
電極は、酸化物半導体層及び第1のゲート電極と重なることを特徴とする半導体装置であ
る。
上に第1のゲート電極と、第1のゲート電極上方に第1の絶縁層と、第1の絶縁層上方に
ソース電極層またはドレイン電極層と、ソース電極層及びドレイン電極層上方に酸化物半
導体層と、酸化物半導体層を覆う樹脂層と、樹脂層上方に第2のゲート電極とを有し、酸
化物半導体層は、第1の絶縁層上方に形成され、第1のゲート電極と重なり、酸化物半導
体層の少なくとも一部は、ソース電極層とドレイン電極層の間に配置され、第2のゲート
電極は、酸化物半導体層及び第1のゲート電極と重なることを特徴とする半導体装置であ
る。
上記ボトムコンタクト構造において、酸化物半導体層とソース電極層の間に第1のバッフ
ァ層、酸化物半導体層とドレイン電極層の間に第2のバッファ層を設けることが好ましい
。第1及び第2のバッファ層を設けることにより、NI接合を形成し、5μm以下のチャ
ネル長の短く、且つ、電界効果移動度の高い薄膜トランジスタを備えた半導体装置を実現
できる。或いは、上記ボトムコンタクト構造において、第1の絶縁層とソース電極層の間
に第1のバッファ層を設け、第1の絶縁層とドレイン電極層の間に第2のバッファ層を設
け、第1及び第2のバッファ層の側面は、酸化物半導体層と接する構成とすることが好ま
しい。第1の絶縁層とソース電極層の間に第1のバッファ層を設け、第1の絶縁層とドレ
イン電極層の間に第2のバッファ層を設ける場合は、ソース電極層(またはドレイン電極
層)の下方に第1のバッファ層(または第2のバッファ層)が設けられ、ソース電極層(
またはドレイン電極層)が第1のバッファ層(または第2のバッファ層)へのプラズマダ
メージを低減する効果を有する。従って、バッファ層へのプラズマダメージを低減するた
めのブロッキング層が、バッファ層上に2層(ソース電極層(またはドレイン電極層)と
第2のゲート電極の2層)形成されることとなり、バッファ層へのプラズマダメージを低
減する。
ァ層、酸化物半導体層とドレイン電極層の間に第2のバッファ層を設けることが好ましい
。第1及び第2のバッファ層を設けることにより、NI接合を形成し、5μm以下のチャ
ネル長の短く、且つ、電界効果移動度の高い薄膜トランジスタを備えた半導体装置を実現
できる。或いは、上記ボトムコンタクト構造において、第1の絶縁層とソース電極層の間
に第1のバッファ層を設け、第1の絶縁層とドレイン電極層の間に第2のバッファ層を設
け、第1及び第2のバッファ層の側面は、酸化物半導体層と接する構成とすることが好ま
しい。第1の絶縁層とソース電極層の間に第1のバッファ層を設け、第1の絶縁層とドレ
イン電極層の間に第2のバッファ層を設ける場合は、ソース電極層(またはドレイン電極
層)の下方に第1のバッファ層(または第2のバッファ層)が設けられ、ソース電極層(
またはドレイン電極層)が第1のバッファ層(または第2のバッファ層)へのプラズマダ
メージを低減する効果を有する。従って、バッファ層へのプラズマダメージを低減するた
めのブロッキング層が、バッファ層上に2層(ソース電極層(またはドレイン電極層)と
第2のゲート電極の2層)形成されることとなり、バッファ層へのプラズマダメージを低
減する。
また、薄膜トランジスタ構造は、ボトムゲート型の構造の一つであるチャネルストップ型
の構造としてもよい。薄膜トランジスタ構造をチャネルストップ型の構造とする場合の本
発明の一態様は、絶縁表面上に第1のゲート電極と、第1のゲート電極上方に第1の絶縁
層と、第1の絶縁層上方に酸化物半導体層と、酸化物半導体層上に接するチャネル保護層
と、酸化物半導体層上方にソース電極層またはドレイン電極層と、ソース電極層またはド
レイン電極層を覆う樹脂層と、樹脂層上方に第2のゲート電極と、樹脂層上方に第2の絶
縁層とを有し、樹脂層は、チャネル保護層と接することを特徴とする半導体装置である。
の構造としてもよい。薄膜トランジスタ構造をチャネルストップ型の構造とする場合の本
発明の一態様は、絶縁表面上に第1のゲート電極と、第1のゲート電極上方に第1の絶縁
層と、第1の絶縁層上方に酸化物半導体層と、酸化物半導体層上に接するチャネル保護層
と、酸化物半導体層上方にソース電極層またはドレイン電極層と、ソース電極層またはド
レイン電極層を覆う樹脂層と、樹脂層上方に第2のゲート電極と、樹脂層上方に第2の絶
縁層とを有し、樹脂層は、チャネル保護層と接することを特徴とする半導体装置である。
また、上記チャネルストップ型の構造において、チャネル保護層及び酸化物半導体層上に
接する第1及び第2のバッファ層を有し、第1のバッファ層は、酸化物半導体層とソース
電極層の間に設け、第2のバッファ層は、酸化物半導体層とドレイン電極層の間に設ける
。第1のバッファ層(または第2のバッファ層)を設けることにより、ソース電極層(ま
たはドレイン電極層)と酸化物半導体層との間に形成されるコンタクト抵抗を低減するこ
とができる。
接する第1及び第2のバッファ層を有し、第1のバッファ層は、酸化物半導体層とソース
電極層の間に設け、第2のバッファ層は、酸化物半導体層とドレイン電極層の間に設ける
。第1のバッファ層(または第2のバッファ層)を設けることにより、ソース電極層(ま
たはドレイン電極層)と酸化物半導体層との間に形成されるコンタクト抵抗を低減するこ
とができる。
また、上記チャネルストップ型の構造において、第2のゲート電極の幅は、酸化物半導体
層の幅よりも広くすることで酸化物半導体層全体に第2のゲート電極からゲート電圧を印
加することができる。さらに、樹脂層の厚さが1μm以上であり寄生容量が問題にならな
いのであれば、駆動回路の複数の薄膜トランジスタを覆う共通の第2のゲート電極とし、
第2のゲート電極の面積を駆動回路とほぼ同じ大きさ、またはそれ以上としてもよい。
層の幅よりも広くすることで酸化物半導体層全体に第2のゲート電極からゲート電圧を印
加することができる。さらに、樹脂層の厚さが1μm以上であり寄生容量が問題にならな
いのであれば、駆動回路の複数の薄膜トランジスタを覆う共通の第2のゲート電極とし、
第2のゲート電極の面積を駆動回路とほぼ同じ大きさ、またはそれ以上としてもよい。
また、寄生容量が問題になるのであれば、上記チャネルストップ型の構造において、第2
のゲート電極の幅は、第1のゲート電極の幅よりも狭くすることで、ソース電極層または
ドレイン電極層と重なる面積を縮小して寄生容量を小さくすることが好ましい。さらに、
第1のゲート電極の幅は、チャネル保護層の幅よりも広く、第2のゲート電極の幅よりも
狭くし、ソース電極層またはドレイン電極層と重ならないようにして寄生容量を更に低減
する構成としてもよい。
のゲート電極の幅は、第1のゲート電極の幅よりも狭くすることで、ソース電極層または
ドレイン電極層と重なる面積を縮小して寄生容量を小さくすることが好ましい。さらに、
第1のゲート電極の幅は、チャネル保護層の幅よりも広く、第2のゲート電極の幅よりも
狭くし、ソース電極層またはドレイン電極層と重ならないようにして寄生容量を更に低減
する構成としてもよい。
上記チャネルストップ型の構造において、チャネル保護層は、スパッタ法で形成される無
機絶縁膜または非晶質シリコン膜またはその化合物を用いる。第1のゲート電極と重なる
酸化物半導体層の領域において、第2のゲート電極側の領域は、バックチャネルと呼ばれ
る。チャネル保護層は、バックチャネルと接して設けられる。チャネル保護層に用いる無
機絶縁膜は、酸化シリコン膜、窒化シリコン膜、または酸窒化シリコン膜を用いる。また
、チャネル保護層に用いる非晶質シリコン膜の化合物とは、スパッタ法で形成されるボロ
ンなどのp型の不純物元素を含むp型非晶質シリコン膜、或いはスパッタ法で形成される
リンなどのn型の不純物元素を含むn型非晶質シリコン膜を指している。中でも、チャネ
ル保護層にp型非晶質シリコン膜を用いる場合、オフ時のリーク電流を低減し、p型非晶
質シリコン膜に接して設けられた酸化物半導体層のバックチャネルで発生したキャリア(
電子)を打ち消す効果がある。また、非晶質シリコン膜からなるチャネル保護層は、水分
や、水素イオンや、OH-などをブロックする機能を有する。また、非晶質シリコン膜か
らなるチャネル保護層は、酸化物半導体層への光の入射を遮る遮光層としても機能する。
機絶縁膜または非晶質シリコン膜またはその化合物を用いる。第1のゲート電極と重なる
酸化物半導体層の領域において、第2のゲート電極側の領域は、バックチャネルと呼ばれ
る。チャネル保護層は、バックチャネルと接して設けられる。チャネル保護層に用いる無
機絶縁膜は、酸化シリコン膜、窒化シリコン膜、または酸窒化シリコン膜を用いる。また
、チャネル保護層に用いる非晶質シリコン膜の化合物とは、スパッタ法で形成されるボロ
ンなどのp型の不純物元素を含むp型非晶質シリコン膜、或いはスパッタ法で形成される
リンなどのn型の不純物元素を含むn型非晶質シリコン膜を指している。中でも、チャネ
ル保護層にp型非晶質シリコン膜を用いる場合、オフ時のリーク電流を低減し、p型非晶
質シリコン膜に接して設けられた酸化物半導体層のバックチャネルで発生したキャリア(
電子)を打ち消す効果がある。また、非晶質シリコン膜からなるチャネル保護層は、水分
や、水素イオンや、OH-などをブロックする機能を有する。また、非晶質シリコン膜か
らなるチャネル保護層は、酸化物半導体層への光の入射を遮る遮光層としても機能する。
また、上記チャネルエッチタイプの構造においても、酸化物半導体層の膜厚の薄い領域に
接して、ソース電極層及びドレイン電極層を覆う非晶質シリコン膜またはその化合物から
なるチャネル保護層をスパッタ法で形成する構造としてもよい。このチャネル保護層は、
水分や、水素イオンや、OH-などをブロックする機能を有する。また、非晶質シリコン
膜からなるチャネル保護層は、酸化物半導体層への光の入射を遮る遮光層としても機能す
る。さらに、チャネル保護層にp型非晶質シリコン膜を用いる場合、オフ時のリーク電流
を低減し、p型非晶質シリコン膜に接して設けられた酸化物半導体層のバックチャネルで
発生したキャリア(電子)を打ち消す効果がある。
接して、ソース電極層及びドレイン電極層を覆う非晶質シリコン膜またはその化合物から
なるチャネル保護層をスパッタ法で形成する構造としてもよい。このチャネル保護層は、
水分や、水素イオンや、OH-などをブロックする機能を有する。また、非晶質シリコン
膜からなるチャネル保護層は、酸化物半導体層への光の入射を遮る遮光層としても機能す
る。さらに、チャネル保護層にp型非晶質シリコン膜を用いる場合、オフ時のリーク電流
を低減し、p型非晶質シリコン膜に接して設けられた酸化物半導体層のバックチャネルで
発生したキャリア(電子)を打ち消す効果がある。
また、上記チャネルエッチタイプの構造においても、第2のゲート電極の幅は、酸化物半
導体層の幅よりも広くすることで酸化物半導体層全体に第2のゲート電極からゲート電圧
を印加することができる。さらに、寄生容量が問題にならないのであれば、駆動回路の複
数の薄膜トランジスタを覆う共通の第2のゲート電極とし、第2のゲート電極の面積を駆
動回路とほぼ同じ大きさ、またはそれ以上としてもよい。また、寄生容量が問題になるの
であれば、第2のゲート電極の幅は、第1のゲート電極の幅よりも狭くすることで、ソー
ス電極層またはドレイン電極層と重なる面積を縮小して寄生容量を小さくすることが好ま
しい。
導体層の幅よりも広くすることで酸化物半導体層全体に第2のゲート電極からゲート電圧
を印加することができる。さらに、寄生容量が問題にならないのであれば、駆動回路の複
数の薄膜トランジスタを覆う共通の第2のゲート電極とし、第2のゲート電極の面積を駆
動回路とほぼ同じ大きさ、またはそれ以上としてもよい。また、寄生容量が問題になるの
であれば、第2のゲート電極の幅は、第1のゲート電極の幅よりも狭くすることで、ソー
ス電極層またはドレイン電極層と重なる面積を縮小して寄生容量を小さくすることが好ま
しい。
また、上記ボトムコンタクト構造においても、酸化物半導体層の上面または側面上に接し
て非晶質シリコン膜またはその化合物からなるチャネル保護層をスパッタ法で形成する構
造としてもよい。このチャネル保護層は、水分や、水素イオンや、OH-などをブロック
する機能を有する。また、非晶質シリコン膜からなるチャネル保護層は、酸化物半導体層
への光の入射を遮る遮光層としても機能する。さらに、チャネル保護層にp型非晶質シリ
コン膜を用いる場合、オフ時のリーク電流を低減し、p型非晶質シリコン膜に接して設け
られた酸化物半導体層のバックチャネルで発生したキャリア(電子)を打ち消す効果があ
る。
て非晶質シリコン膜またはその化合物からなるチャネル保護層をスパッタ法で形成する構
造としてもよい。このチャネル保護層は、水分や、水素イオンや、OH-などをブロック
する機能を有する。また、非晶質シリコン膜からなるチャネル保護層は、酸化物半導体層
への光の入射を遮る遮光層としても機能する。さらに、チャネル保護層にp型非晶質シリ
コン膜を用いる場合、オフ時のリーク電流を低減し、p型非晶質シリコン膜に接して設け
られた酸化物半導体層のバックチャネルで発生したキャリア(電子)を打ち消す効果があ
る。
また、上記ボトムコンタクト構造においても、第2のゲート電極の幅は、第2の酸化物半
導体層の幅よりも広くすることで酸化物半導体層全体に第2のゲート電極からゲート電圧
を印加することができる。さらに、寄生容量が問題にならないのであれば、駆動回路の複
数の薄膜トランジスタを覆う共通の第2のゲート電極とし、第2のゲート電極の面積を駆
動回路とほぼ同じ大きさ、またはそれ以上としてもよい。また、寄生容量が問題になるの
であれば、第2のゲート電極の幅は、第1のゲート電極の幅よりも狭くすることで、ソー
ス電極層またはドレイン電極層と重なる面積を縮小して寄生容量を小さくすることが好ま
しい。
導体層の幅よりも広くすることで酸化物半導体層全体に第2のゲート電極からゲート電圧
を印加することができる。さらに、寄生容量が問題にならないのであれば、駆動回路の複
数の薄膜トランジスタを覆う共通の第2のゲート電極とし、第2のゲート電極の面積を駆
動回路とほぼ同じ大きさ、またはそれ以上としてもよい。また、寄生容量が問題になるの
であれば、第2のゲート電極の幅は、第1のゲート電極の幅よりも狭くすることで、ソー
ス電極層またはドレイン電極層と重なる面積を縮小して寄生容量を小さくすることが好ま
しい。
また、上記各構成において用いる樹脂層としては、感光性または非感光性の有機材料(ポ
リイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテ
ン)、またはこれらの積層などを用いることができる。例えば、樹脂層の材料としてポジ
型の感光性アクリルを用いた場合、樹脂層の開口側面に曲率半径を有する曲面を持たせる
ことが好ましい。また、樹脂層として、感光性の光によってエッチャントに不溶解性とな
るネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用すること
ができる。樹脂層としては、感光性の有機材料を用いる場合、プラズマを用いたエッチン
グや、レジストマスクを形成することなく開口を形成することができるため、工程数を少
なくでき、酸化物半導体層やバッファ層をプラズマに曝す回数も少なくでき、有用である
。
リイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテ
ン)、またはこれらの積層などを用いることができる。例えば、樹脂層の材料としてポジ
型の感光性アクリルを用いた場合、樹脂層の開口側面に曲率半径を有する曲面を持たせる
ことが好ましい。また、樹脂層として、感光性の光によってエッチャントに不溶解性とな
るネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用すること
ができる。樹脂層としては、感光性の有機材料を用いる場合、プラズマを用いたエッチン
グや、レジストマスクを形成することなく開口を形成することができるため、工程数を少
なくでき、酸化物半導体層やバッファ層をプラズマに曝す回数も少なくでき、有用である
。
また、上記各構成において用いるソース電極層又はドレイン電極層は、Al、Cr、Ta
、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した
元素を組み合わせた合金膜等を用いる。また、ソース電極層又はドレイン電極層は、アル
ミニウムを含む酸化亜鉛(AZO:Aluminium doped Zinc Oxi
de)又はガリウムを含む酸化亜鉛(GZO:Gallium doped Zinc
Oxide)を用いることもできる。酸化亜鉛にAl2O3やGa2O3など、3価のイ
オンとなる元素を少量(例えば数重量%)添加することでソース電極層又はドレイン電極
層の低抵抗化を図ることができる。
、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した
元素を組み合わせた合金膜等を用いる。また、ソース電極層又はドレイン電極層は、アル
ミニウムを含む酸化亜鉛(AZO:Aluminium doped Zinc Oxi
de)又はガリウムを含む酸化亜鉛(GZO:Gallium doped Zinc
Oxide)を用いることもできる。酸化亜鉛にAl2O3やGa2O3など、3価のイ
オンとなる元素を少量(例えば数重量%)添加することでソース電極層又はドレイン電極
層の低抵抗化を図ることができる。
また、上記各構成において用いる薄膜トランジスタのチャネル形成領域を含む酸化物半導
体層は、Zn-O系非単結晶膜、In-Ga-Zn-O系非単結晶膜、In-Sn-Zn
-O系、Ga-Sn-Zn-O系、In-Zn-O系、Sn-Zn-O系、In-Sn-
O系、又はGa-Zn-O系の酸化物半導体を用いる。なお、In-Ga-Zn-O系非
単結晶膜で代表される酸化物半導体は、エネルギーギャップ(Eg)が広い材料であるた
め、酸化物半導体層の上下に2つのゲート電極を設けてもオフ電流の増大を抑えることが
できる。
体層は、Zn-O系非単結晶膜、In-Ga-Zn-O系非単結晶膜、In-Sn-Zn
-O系、Ga-Sn-Zn-O系、In-Zn-O系、Sn-Zn-O系、In-Sn-
O系、又はGa-Zn-O系の酸化物半導体を用いる。なお、In-Ga-Zn-O系非
単結晶膜で代表される酸化物半導体は、エネルギーギャップ(Eg)が広い材料であるた
め、酸化物半導体層の上下に2つのゲート電極を設けてもオフ電流の増大を抑えることが
できる。
また、上記各構成において用いる薄膜トランジスタのチャネル形成領域を含む酸化物半導
体層として、SiOxを含む酸化物半導体ターゲットを用いてスパッタ法により得られる
酸化シリコンを含む酸化物半導体層を用いてもよく、代表的にはSiO2を0.1重量%
以上20重量%以下、好ましくは1重量%以上6重量%以下含む酸化物半導体ターゲット
を用いて成膜を行い、酸化物半導体層に結晶化を阻害するSiOx(X>0)を含ませる
ことで、薄膜トランジスタのゲート電圧が0Vにできるだけ近い正のしきい値電圧でチャ
ネルが形成される薄膜トランジスタを実現することができる。
体層として、SiOxを含む酸化物半導体ターゲットを用いてスパッタ法により得られる
酸化シリコンを含む酸化物半導体層を用いてもよく、代表的にはSiO2を0.1重量%
以上20重量%以下、好ましくは1重量%以上6重量%以下含む酸化物半導体ターゲット
を用いて成膜を行い、酸化物半導体層に結晶化を阻害するSiOx(X>0)を含ませる
ことで、薄膜トランジスタのゲート電圧が0Vにできるだけ近い正のしきい値電圧でチャ
ネルが形成される薄膜トランジスタを実現することができる。
また、上記各構成において用いる薄膜トランジスタのバッファ層(N+型領域、n+層、
或いはソース領域またはドレイン領域とも呼ぶ)は、縮退した酸化物半導体を用いること
が好ましい。また、縮退した酸化物半導体は透光性を有することが好ましい。酸化物半導
体層は、Zn-O系酸化物半導体、In-Ga-Zn-O系酸化物半導体、In-Zn-
O系酸化物半導体、Sn-Zn-O系酸化物半導体、In-Sn-O系酸化物半導体、A
l-Zn-O系酸化物半導体またはGa-Zn-O系酸化物半導体を用いる。また、バッ
ファ層は、窒素を含ませたIn-Ga-Zn-O系非単結晶膜、即ちIn-Ga-Zn-
O-N系非単結晶膜(IGZON膜とも呼ぶ)を用いてもよい。また、バッファ層は、G
a-Zn-O系非単結晶膜、または窒素を含ませたGa-Zn-O系非単結晶膜、即ちG
a-Zn-O-N系非単結晶膜を用いてもよい。また、バッファ層は、Al-Zn-O系
非単結晶膜、又は窒素を含ませたAl-Zn-O系非単結晶膜、即ちAl-Zn-O-N
系非単結晶膜を用いてもよい。なお、Ga-Zn-O系酸化物半導体又はGa-Zn-O
-N系酸化物半導体に含まれるガリウムは、1重量%以上10重量%以下であることが好
ましく、Al-Zn-O系酸化物半導体又はAl-Zn-O-N系酸化物半導体に含まれ
るアルミニウムは、1重量%以上10重量%以下であることが好ましい。また、窒素を含
ませたZn-O-N系非単結晶膜や、窒素を含ませたSn-Zn-O-N系非単結晶膜を
用いてもよい。
或いはソース領域またはドレイン領域とも呼ぶ)は、縮退した酸化物半導体を用いること
が好ましい。また、縮退した酸化物半導体は透光性を有することが好ましい。酸化物半導
体層は、Zn-O系酸化物半導体、In-Ga-Zn-O系酸化物半導体、In-Zn-
O系酸化物半導体、Sn-Zn-O系酸化物半導体、In-Sn-O系酸化物半導体、A
l-Zn-O系酸化物半導体またはGa-Zn-O系酸化物半導体を用いる。また、バッ
ファ層は、窒素を含ませたIn-Ga-Zn-O系非単結晶膜、即ちIn-Ga-Zn-
O-N系非単結晶膜(IGZON膜とも呼ぶ)を用いてもよい。また、バッファ層は、G
a-Zn-O系非単結晶膜、または窒素を含ませたGa-Zn-O系非単結晶膜、即ちG
a-Zn-O-N系非単結晶膜を用いてもよい。また、バッファ層は、Al-Zn-O系
非単結晶膜、又は窒素を含ませたAl-Zn-O系非単結晶膜、即ちAl-Zn-O-N
系非単結晶膜を用いてもよい。なお、Ga-Zn-O系酸化物半導体又はGa-Zn-O
-N系酸化物半導体に含まれるガリウムは、1重量%以上10重量%以下であることが好
ましく、Al-Zn-O系酸化物半導体又はAl-Zn-O-N系酸化物半導体に含まれ
るアルミニウムは、1重量%以上10重量%以下であることが好ましい。また、窒素を含
ませたZn-O-N系非単結晶膜や、窒素を含ませたSn-Zn-O-N系非単結晶膜を
用いてもよい。
本明細書において、上、下、側等の方向を表す文言は、基板表面の上にデバイスを配置し
た場合の基板面を基準とする方向を指す。
た場合の基板面を基準とする方向を指す。
異なる保護絶縁膜を積層することによって酸化物半導体層に対するプラズマダメージが少
なく、封止性能の格段に高い長期信頼性を有する半導体装置を実現することができる。
なく、封止性能の格段に高い長期信頼性を有する半導体装置を実現することができる。
また、5μm以下のチャネル長の短い薄膜トランジスタを備えた半導体装置を実現できる
。さらに、液晶表示装置に代表される電気光学装置、EL素子を有する発光装置、電気泳
動表示素子を用いた電子ペーパーとも称される表示装置、ならびに半導体装置において、
今後のさらなる高精細化(画素数の増大)、小型化に伴う各表示画素ピッチの微細化、及
び画素部を駆動する駆動回路の集積化を進めることができる。
。さらに、液晶表示装置に代表される電気光学装置、EL素子を有する発光装置、電気泳
動表示素子を用いた電子ペーパーとも称される表示装置、ならびに半導体装置において、
今後のさらなる高精細化(画素数の増大)、小型化に伴う各表示画素ピッチの微細化、及
び画素部を駆動する駆動回路の集積化を進めることができる。
なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
(実施の形態1)
図1(A)は、上下を2つのゲート電極に挟まれた酸化物半導体層を用いた薄膜トランジ
スタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び
駆動回路に用いる薄膜トランジスタを設ける作製方法の一例を示す。
図1(A)は、上下を2つのゲート電極に挟まれた酸化物半導体層を用いた薄膜トランジ
スタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び
駆動回路に用いる薄膜トランジスタを設ける作製方法の一例を示す。
まず、絶縁表面を有する基板10上に第1のゲート電極11を設ける。絶縁表面を有する
基板10は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ
酸ガラスのような電子工業用に使われるガラス基板(「無アルカリガラス基板」とも呼ば
れる)、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いるこ
とができる。基板10がマザーガラスの場合、基板の大きさは、第1世代(320mm×
400mm)、第2世代(400mm×500mm)、第3世代(550mm×650m
m)、第4世代(680mm×880mm、または730mm×920mm)、第5世代
(1000mm×1200mmまたは1100mm×1250mm)、第6世代1500
mm×1800mm)、第7世代(1900mm×2200mm)、第8世代(2160
mm×2460mm)、第9世代(2400mm×2800mm、2450mm×305
0mm)、第10世代(2950mm×3400mm)等を用いることができる。
基板10は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ
酸ガラスのような電子工業用に使われるガラス基板(「無アルカリガラス基板」とも呼ば
れる)、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いるこ
とができる。基板10がマザーガラスの場合、基板の大きさは、第1世代(320mm×
400mm)、第2世代(400mm×500mm)、第3世代(550mm×650m
m)、第4世代(680mm×880mm、または730mm×920mm)、第5世代
(1000mm×1200mmまたは1100mm×1250mm)、第6世代1500
mm×1800mm)、第7世代(1900mm×2200mm)、第8世代(2160
mm×2460mm)、第9世代(2400mm×2800mm、2450mm×305
0mm)、第10世代(2950mm×3400mm)等を用いることができる。
また、第1のゲート電極11の材料は、モリブデン、チタン、クロム、タンタル、タング
ステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分と
する合金材料を用いて、単層又は積層して導電層を形成することができる。導電層を基板
10全面に形成した後、フォトリソグラフィー工程を行い、導電層上にレジストマスクを
形成し、エッチングにより不要な部分を除去して配線及び電極(第1のゲート電極11を
含むゲート配線、容量配線、及び端子電極など)を形成する。本実施の形態では、膜厚1
00nmのタングステンの単層を用いる。
ステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分と
する合金材料を用いて、単層又は積層して導電層を形成することができる。導電層を基板
10全面に形成した後、フォトリソグラフィー工程を行い、導電層上にレジストマスクを
形成し、エッチングにより不要な部分を除去して配線及び電極(第1のゲート電極11を
含むゲート配線、容量配線、及び端子電極など)を形成する。本実施の形態では、膜厚1
00nmのタングステンの単層を用いる。
第1のゲート電極11を積層構造とする場合、例えば、アルミニウム層上にモリブデン層
が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または
銅層上に窒化チタン層若しくは窒化タンタルを積層した二層構造、窒化チタン層とモリブ
デン層とを積層した二層構造とすることが好ましい。また、Caを含む銅層上にバリア層
となるCaを含む酸化銅層の積層や、Mgを含む銅層上にバリア層となるMgを含む酸化
銅層の積層もある。また、3層の積層構造としては、タングステン層または窒化タングス
テン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層と、窒
化チタン層またはチタン層とを積層した積層とすることが好ましい。
が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または
銅層上に窒化チタン層若しくは窒化タンタルを積層した二層構造、窒化チタン層とモリブ
デン層とを積層した二層構造とすることが好ましい。また、Caを含む銅層上にバリア層
となるCaを含む酸化銅層の積層や、Mgを含む銅層上にバリア層となるMgを含む酸化
銅層の積層もある。また、3層の積層構造としては、タングステン層または窒化タングス
テン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層と、窒
化チタン層またはチタン層とを積層した積層とすることが好ましい。
次いで、レジストマスクを除去した後、第1のゲート電極11上を覆う第1のゲート絶縁
層13を形成する。第1のゲート絶縁層13はスパッタ法、PCVD法などを用い、膜厚
を50~400nmとする。第1のゲート絶縁層13は酸化シリコン膜、酸化窒化シリコ
ン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化タンタル膜などの無機絶縁膜を用い、
これらの材料から成る単層または積層構造として形成する。第1のゲート絶縁層13とし
て、有機シランガスを用いたCVD法により酸化シリコン層を形成することも可能である
。有機シランガスとしては、珪酸エチル(TEOS:化学式Si(OC2H5)4)、テ
トラメチルシラン(TMS:化学式Si(CH3)4)、テトラメチルシクロテトラシロ
キサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキサメ
チルジシラザン(HMDS)、トリエトキシシラン(SiH(OC2H5)3)、トリス
ジメチルアミノシラン(SiH(N(CH3)2)3)等のシリコン含有化合物を用いる
ことができる。
層13を形成する。第1のゲート絶縁層13はスパッタ法、PCVD法などを用い、膜厚
を50~400nmとする。第1のゲート絶縁層13は酸化シリコン膜、酸化窒化シリコ
ン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化タンタル膜などの無機絶縁膜を用い、
これらの材料から成る単層または積層構造として形成する。第1のゲート絶縁層13とし
て、有機シランガスを用いたCVD法により酸化シリコン層を形成することも可能である
。有機シランガスとしては、珪酸エチル(TEOS:化学式Si(OC2H5)4)、テ
トラメチルシラン(TMS:化学式Si(CH3)4)、テトラメチルシクロテトラシロ
キサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキサメ
チルジシラザン(HMDS)、トリエトキシシラン(SiH(OC2H5)3)、トリス
ジメチルアミノシラン(SiH(N(CH3)2)3)等のシリコン含有化合物を用いる
ことができる。
本実施の形態では、高密度プラズマ装置のチャンバーに材料ガスとしてモノシランガス(
SiH4)と亜酸化窒素(N2O)と希ガスを導入し、10Pa~30Paの圧力下で高
密度プラズマを発生させて第1のゲート電極11上に膜厚100nmの第1のゲート絶縁
層13を形成する。この第1のゲート絶縁層13は、酸化窒化シリコン膜である。本実施
の形態では、高密度プラズマ装置は、1×1011/cm3以上のプラズマ密度を達成で
きる装置を指している。例えば、3kW~6kWのマイクロ波電力を印加してプラズマを
発生させて、絶縁膜の成膜を行う。絶縁膜の形成の際、チャンバーに導入するモノシラン
ガス(SiH4)と亜酸化窒素(N2O)との流量比は、1:10から1:200の範囲
とする。また、チャンバーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン
、キセノンなどを用いることができるが、中でも安価であるアルゴンを用いることが好ま
しい。
SiH4)と亜酸化窒素(N2O)と希ガスを導入し、10Pa~30Paの圧力下で高
密度プラズマを発生させて第1のゲート電極11上に膜厚100nmの第1のゲート絶縁
層13を形成する。この第1のゲート絶縁層13は、酸化窒化シリコン膜である。本実施
の形態では、高密度プラズマ装置は、1×1011/cm3以上のプラズマ密度を達成で
きる装置を指している。例えば、3kW~6kWのマイクロ波電力を印加してプラズマを
発生させて、絶縁膜の成膜を行う。絶縁膜の形成の際、チャンバーに導入するモノシラン
ガス(SiH4)と亜酸化窒素(N2O)との流量比は、1:10から1:200の範囲
とする。また、チャンバーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン
、キセノンなどを用いることができるが、中でも安価であるアルゴンを用いることが好ま
しい。
また、高密度プラズマ装置により得られた第1のゲート絶縁層13は、一定した厚さの膜
形成ができるため段差被覆性に優れている。また、高密度プラズマ装置により得られる絶
縁膜は、薄い膜の厚みを精密に制御することができる。
形成ができるため段差被覆性に優れている。また、高密度プラズマ装置により得られる絶
縁膜は、薄い膜の厚みを精密に制御することができる。
高密度プラズマ装置により得られる絶縁膜は、従来の平行平板型のPCVD装置で得られ
る絶縁膜とは大きく異なっており、同じエッチャントを用いてエッチング速度を比較した
場合において、従来の平行平板型のPCVD装置で得られる絶縁膜の10%以上または2
0%以上遅く、高密度プラズマ装置により得られる絶縁膜は緻密な膜と言える。
る絶縁膜とは大きく異なっており、同じエッチャントを用いてエッチング速度を比較した
場合において、従来の平行平板型のPCVD装置で得られる絶縁膜の10%以上または2
0%以上遅く、高密度プラズマ装置により得られる絶縁膜は緻密な膜と言える。
次いで、第1のゲート絶縁層13上に酸化物半導体膜を形成する。酸化物半導体膜の膜厚
は、少なくとも30nm以上とし、好ましくは60nm以上150nm以下とする。本実
施の形態では酸化物半導体膜として第1のIn-Ga-Zn-O系非単結晶膜を成膜する
。直径8インチのIn(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化
物半導体ターゲット(In2O3:Ga2O3:ZnO=1:1:1)を用いて、基板と
ターゲットの間との距離を170mm、圧力0.4Pa、直流(DC)電源0.5kW、
アルゴン又は酸素雰囲気下で成膜する。なお、パルス直流(DC)電源を用いると、ごみ
が軽減でき、膜厚分布も均一となるために好ましい。
は、少なくとも30nm以上とし、好ましくは60nm以上150nm以下とする。本実
施の形態では酸化物半導体膜として第1のIn-Ga-Zn-O系非単結晶膜を成膜する
。直径8インチのIn(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化
物半導体ターゲット(In2O3:Ga2O3:ZnO=1:1:1)を用いて、基板と
ターゲットの間との距離を170mm、圧力0.4Pa、直流(DC)電源0.5kW、
アルゴン又は酸素雰囲気下で成膜する。なお、パルス直流(DC)電源を用いると、ごみ
が軽減でき、膜厚分布も均一となるために好ましい。
なお、大面積のガラス基板を用いる場合には、一枚の大きなバッキングプレートに一枚の
大きなターゲット材を貼り付けることは製造が困難であり、高価となるため、ターゲット
材を分割して一枚のバッキングプレートにボンディングする。ターゲットはターゲット材
をバッキングプレート(ターゲットを貼り付けるための基板)に貼り付け、真空包装され
る。第1のIn-Ga-Zn-O系非単結晶膜を成膜する上で、良好な薄膜トランジスタ
の電気特性を得るためには、できるだけ大気の水分などに触れさせることなく、ターゲッ
ト材が貼り付けられたバッキングプレートをスパッタ装置に設置することが好ましい。ス
パッタ装置への設置に限らず、ターゲット材製造の際や、ターゲット材をバッキングプレ
ートにボンディングする際や、真空包装するまでの間に極力大気の水分などにターゲット
材が触れないようにすることが好ましい。
大きなターゲット材を貼り付けることは製造が困難であり、高価となるため、ターゲット
材を分割して一枚のバッキングプレートにボンディングする。ターゲットはターゲット材
をバッキングプレート(ターゲットを貼り付けるための基板)に貼り付け、真空包装され
る。第1のIn-Ga-Zn-O系非単結晶膜を成膜する上で、良好な薄膜トランジスタ
の電気特性を得るためには、できるだけ大気の水分などに触れさせることなく、ターゲッ
ト材が貼り付けられたバッキングプレートをスパッタ装置に設置することが好ましい。ス
パッタ装置への設置に限らず、ターゲット材製造の際や、ターゲット材をバッキングプレ
ートにボンディングする際や、真空包装するまでの間に極力大気の水分などにターゲット
材が触れないようにすることが好ましい。
スパッタ法によりIn-Ga-Zn-O系酸化物半導体膜を形成する場合において、In
、Ga、及びZnを含む酸化物半導体ターゲットに、酸化シリコンなどの絶縁性の不純物
を含ませておいても良い。酸化物半導体に絶縁性の不純物を含ませることにより、成膜さ
れる酸化物半導体をアモルファス化することが容易となる。また、酸化物半導体層が後の
プロセスで熱処理される場合に、その熱処理によって結晶化してしまうのを抑制すること
ができる。
、Ga、及びZnを含む酸化物半導体ターゲットに、酸化シリコンなどの絶縁性の不純物
を含ませておいても良い。酸化物半導体に絶縁性の不純物を含ませることにより、成膜さ
れる酸化物半導体をアモルファス化することが容易となる。また、酸化物半導体層が後の
プロセスで熱処理される場合に、その熱処理によって結晶化してしまうのを抑制すること
ができる。
次いで、大気に曝すことなく、第1のIn-Ga-Zn-O系非単結晶膜よりも低抵抗の
酸化物半導体膜(本実施の形態では第2のIn-Ga-Zn-O系非単結晶膜)となる膜
をスパッタ法で成膜する。本実施の形態では、窒素ガスを含む雰囲気中でスパッタ法によ
りIn(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化物半導体ターゲ
ット(In2O3:Ga2O3:ZnO=1:1:1)を用いて得たインジウム、ガリウ
ム、及び亜鉛を含む酸窒化物膜を成膜する。この酸窒化物膜は、後に行う熱処理を行うこ
とによって第1のIn-Ga-Zn-O系非単結晶膜よりも低抵抗の酸化物半導体膜とな
る。
酸化物半導体膜(本実施の形態では第2のIn-Ga-Zn-O系非単結晶膜)となる膜
をスパッタ法で成膜する。本実施の形態では、窒素ガスを含む雰囲気中でスパッタ法によ
りIn(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化物半導体ターゲ
ット(In2O3:Ga2O3:ZnO=1:1:1)を用いて得たインジウム、ガリウ
ム、及び亜鉛を含む酸窒化物膜を成膜する。この酸窒化物膜は、後に行う熱処理を行うこ
とによって第1のIn-Ga-Zn-O系非単結晶膜よりも低抵抗の酸化物半導体膜とな
る。
次いで、フォトリソグラフィー工程を行い、第2のIn-Ga-Zn-O系非単結晶膜上
にレジストマスクを形成し、第1及び第2のIn-Ga-Zn-O系非単結晶膜をエッチ
ングする。なお、ここでのエッチングは、ウェットエッチングに限定されずドライエッチ
ングを用いてもよい。
にレジストマスクを形成し、第1及び第2のIn-Ga-Zn-O系非単結晶膜をエッチ
ングする。なお、ここでのエッチングは、ウェットエッチングに限定されずドライエッチ
ングを用いてもよい。
次いで、レジストマスクを除去した後、第1及び第2のIn-Ga-Zn-O系非単結晶
膜上に金属材料からなる導電膜をスパッタ法や真空蒸着法で形成する。導電膜の材料とし
ては、Al、Cr、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分
とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、200℃~6
00℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導電膜に持たせることが好
ましい。Al単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電
性材料と組み合わせて形成する。Alと組み合わせる耐熱性導電性材料としては、チタン
(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)、クロム(Cr
)、Nd(ネオジム)、Sc(スカンジウム)から選ばれた元素、または上述した元素を
成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元素を成分とす
る窒化物で形成する。
膜上に金属材料からなる導電膜をスパッタ法や真空蒸着法で形成する。導電膜の材料とし
ては、Al、Cr、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分
とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、200℃~6
00℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導電膜に持たせることが好
ましい。Al単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電
性材料と組み合わせて形成する。Alと組み合わせる耐熱性導電性材料としては、チタン
(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)、クロム(Cr
)、Nd(ネオジム)、Sc(スカンジウム)から選ばれた元素、または上述した元素を
成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元素を成分とす
る窒化物で形成する。
ここでは、導電膜としてAl膜とTi膜を積層した導電膜とする。また、導電膜は、チタ
ン膜の単層構造としてもよい。また、導電膜としてTi膜と、そのTi膜上に重ねてNd
を含むアルミニウム(Al-Nd)膜を積層し、さらにその上にTi膜を成膜する3層構
造としてもよい。導電膜は、シリコンを含むアルミニウム膜の単層構造としてもよい。
ン膜の単層構造としてもよい。また、導電膜としてTi膜と、そのTi膜上に重ねてNd
を含むアルミニウム(Al-Nd)膜を積層し、さらにその上にTi膜を成膜する3層構
造としてもよい。導電膜は、シリコンを含むアルミニウム膜の単層構造としてもよい。
次いで、フォトリソグラフィー工程を行い、導電膜上にレジストマスクを形成し、エッチ
ングにより不要な部分を除去してソース電極層15a及びドレイン電極層15bを形成す
る。この際のエッチング方法としてウェットエッチングまたはドライエッチングを用いる
。ここでは、SiCl4とCl2とBCl3の混合ガスを反応ガスとしたドライエッチン
グにより、Al膜とTi膜を積層した導電膜をエッチングしてソース電極層15a及びド
レイン電極層15bを形成する。また、ここでのエッチングにより、同じレジストマスク
を用いて、第2のIn-Ga-Zn-O系非単結晶膜を選択的にエッチングしてソース領
域14a又はドレイン領域14bを形成し、第1のIn-Ga-Zn-O系非単結晶膜が
一部露出する。
ングにより不要な部分を除去してソース電極層15a及びドレイン電極層15bを形成す
る。この際のエッチング方法としてウェットエッチングまたはドライエッチングを用いる
。ここでは、SiCl4とCl2とBCl3の混合ガスを反応ガスとしたドライエッチン
グにより、Al膜とTi膜を積層した導電膜をエッチングしてソース電極層15a及びド
レイン電極層15bを形成する。また、ここでのエッチングにより、同じレジストマスク
を用いて、第2のIn-Ga-Zn-O系非単結晶膜を選択的にエッチングしてソース領
域14a又はドレイン領域14bを形成し、第1のIn-Ga-Zn-O系非単結晶膜が
一部露出する。
さらに、同じレジストマスクを用いた上記エッチング工程により、露出している第1のI
n-Ga-Zn-O系非単結晶膜を選択的にエッチングされ、ソース電極層15a及びド
レイン電極層15bと重なる領域よりも膜厚の薄い領域を有する酸化物半導体層16とな
る。ソース電極層15a又はドレイン電極層15b、ソース領域14a又はドレイン領域
14b、露出している第1のIn-Ga-Zn-O系非単結晶膜のエッチングを同一工程
で行うため、図1(A)に示すように、ソース電極層15a又はドレイン電極層15b及
びソース領域14a又はドレイン領域14bの端部は一致し、連続的な構造となっている
。なお、ソース電極層15a又はドレイン電極層15b、ソース領域14a又はドレイン
領域14b、露出している第1のIn-Ga-Zn-O系非単結晶膜のエッチングを同一
工程で行うことに限定されず、複数回のエッチング工程に分けてもよい。
n-Ga-Zn-O系非単結晶膜を選択的にエッチングされ、ソース電極層15a及びド
レイン電極層15bと重なる領域よりも膜厚の薄い領域を有する酸化物半導体層16とな
る。ソース電極層15a又はドレイン電極層15b、ソース領域14a又はドレイン領域
14b、露出している第1のIn-Ga-Zn-O系非単結晶膜のエッチングを同一工程
で行うため、図1(A)に示すように、ソース電極層15a又はドレイン電極層15b及
びソース領域14a又はドレイン領域14bの端部は一致し、連続的な構造となっている
。なお、ソース電極層15a又はドレイン電極層15b、ソース領域14a又はドレイン
領域14b、露出している第1のIn-Ga-Zn-O系非単結晶膜のエッチングを同一
工程で行うことに限定されず、複数回のエッチング工程に分けてもよい。
次いで、レジストマスクを除去した後、200℃~600℃、代表的には300℃~50
0℃の熱処理を行うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で35
0℃、1時間の熱処理を行う。この熱処理により第1のIn-Ga-Zn-O系非単結晶
膜の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解
放されるため、ここでの熱処理(光アニールも含む)は重要である。また、第2のIn-
Ga-Zn-O系非単結晶膜の低抵抗化が行われ、低抵抗なソース領域14a又はドレイ
ン領域14bが形成される。なお、熱処理を行うタイミングは、第2のIn-Ga-Zn
-O系非単結晶膜の成膜後であれば特に限定されない。
0℃の熱処理を行うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で35
0℃、1時間の熱処理を行う。この熱処理により第1のIn-Ga-Zn-O系非単結晶
膜の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解
放されるため、ここでの熱処理(光アニールも含む)は重要である。また、第2のIn-
Ga-Zn-O系非単結晶膜の低抵抗化が行われ、低抵抗なソース領域14a又はドレイ
ン領域14bが形成される。なお、熱処理を行うタイミングは、第2のIn-Ga-Zn
-O系非単結晶膜の成膜後であれば特に限定されない。
次いで、ソース電極層15a及びドレイン電極層15b、及び膜厚の薄い領域を有する酸
化物半導体層16を覆う樹脂層17を膜厚0.5μm~3μmの範囲で形成する。樹脂層
17に用いる感光性または非感光性の有機材料は、ポリイミド、アクリル、ポリアミド、
ポリイミドアミド、レジストまたはベンゾシクロブテン、またはこれらの積層などを用い
る。ここでは、工程数を削減するため、感光性のポリイミドを塗布法により形成する。露
光及び現像及ぶ焼成を行って、表面が平坦な1.5μmの厚さのポリイミドからなる樹脂
層17を形成する。樹脂層17は、後に行われる第2の保護絶縁層の形成時に、膜厚の薄
い領域を有する酸化物半導体層16及びソース領域14a又はドレイン領域14bをプラ
ズマダメージから保護する第1の保護絶縁層として機能する。また、露出している酸化物
半導体層16の膜厚の薄い領域を接して覆い、酸化物半導体層16への水分や水素などの
侵入をブロックする第1の保護絶縁層としても機能する。
化物半導体層16を覆う樹脂層17を膜厚0.5μm~3μmの範囲で形成する。樹脂層
17に用いる感光性または非感光性の有機材料は、ポリイミド、アクリル、ポリアミド、
ポリイミドアミド、レジストまたはベンゾシクロブテン、またはこれらの積層などを用い
る。ここでは、工程数を削減するため、感光性のポリイミドを塗布法により形成する。露
光及び現像及ぶ焼成を行って、表面が平坦な1.5μmの厚さのポリイミドからなる樹脂
層17を形成する。樹脂層17は、後に行われる第2の保護絶縁層の形成時に、膜厚の薄
い領域を有する酸化物半導体層16及びソース領域14a又はドレイン領域14bをプラ
ズマダメージから保護する第1の保護絶縁層として機能する。また、露出している酸化物
半導体層16の膜厚の薄い領域を接して覆い、酸化物半導体層16への水分や水素などの
侵入をブロックする第1の保護絶縁層としても機能する。
また、樹脂層17を形成する前に露出している酸化物半導体層16の膜厚の薄い領域に対
して酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことによって、酸化物半
導体層の露出面近傍を改質し、酸素過剰領域とすることができる。酸素ラジカルは、酸素
を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置に
より供給されてもよい。供給された酸素ラジカル又は酸素を薄膜に照射することによって
膜表面を改質することができる。また、酸素ラジカル処理に限定されず、アルゴンと酸素
のラジカル処理を行ってもよい。アルゴンと酸素のラジカル処理とは、アルゴンガスと酸
素ガスを導入してプラズマを発生させて薄膜表面の改質を行うことである。
して酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことによって、酸化物半
導体層の露出面近傍を改質し、酸素過剰領域とすることができる。酸素ラジカルは、酸素
を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置に
より供給されてもよい。供給された酸素ラジカル又は酸素を薄膜に照射することによって
膜表面を改質することができる。また、酸素ラジカル処理に限定されず、アルゴンと酸素
のラジカル処理を行ってもよい。アルゴンと酸素のラジカル処理とは、アルゴンガスと酸
素ガスを導入してプラズマを発生させて薄膜表面の改質を行うことである。
次いで、樹脂層17上にPCVD法またはスパッタ法により低パワー条件(または低い基
板温度(200℃未満、好ましくは室温~100℃))で第2の保護絶縁層18を膜厚5
0nm~400nmの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用い
て第2の保護絶縁層18を形成してもよい。高密度プラズマ装置により得られた第2の保
護絶縁層18は、PCVD法よりも緻密な膜を得ることができる。第2の保護絶縁層18
は、窒化シリコン膜、酸化窒化シリコン膜または窒化酸化シリコン膜を用い、水分や、水
素イオンや、OH-などをブロックする。本実施の形態では、PCVD法を用い、シラン
ガスの流量35sccmとし、アンモニア(NH3)の流量300sccmとし、水素ガ
ス800sccmとし、圧力60Paとし、RF電力パワー300Wとし、電源周波数を
13.56MHzとして成膜を行い、膜厚200nmの窒化シリコン膜を形成する。
板温度(200℃未満、好ましくは室温~100℃))で第2の保護絶縁層18を膜厚5
0nm~400nmの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用い
て第2の保護絶縁層18を形成してもよい。高密度プラズマ装置により得られた第2の保
護絶縁層18は、PCVD法よりも緻密な膜を得ることができる。第2の保護絶縁層18
は、窒化シリコン膜、酸化窒化シリコン膜または窒化酸化シリコン膜を用い、水分や、水
素イオンや、OH-などをブロックする。本実施の形態では、PCVD法を用い、シラン
ガスの流量35sccmとし、アンモニア(NH3)の流量300sccmとし、水素ガ
ス800sccmとし、圧力60Paとし、RF電力パワー300Wとし、電源周波数を
13.56MHzとして成膜を行い、膜厚200nmの窒化シリコン膜を形成する。
次いで、導電層を形成した後、フォトリソグラフィー工程を行い、導電層上にレジストマ
スクを形成し、エッチングにより不要な部分を除去して配線及び電極(第2のゲート電極
19を含む配線など)を形成する。第2のゲート電極19を所望の上面形状とするため選
択的にエッチングする際に、第2の保護絶縁層18はエッチングストッパーとして機能さ
せることができる。
スクを形成し、エッチングにより不要な部分を除去して配線及び電極(第2のゲート電極
19を含む配線など)を形成する。第2のゲート電極19を所望の上面形状とするため選
択的にエッチングする際に、第2の保護絶縁層18はエッチングストッパーとして機能さ
せることができる。
第2の保護絶縁層18上に形成する導電層としては、金属材料(アルミニウム(Al)や
銅(Cu)、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(M
o)、クロム(Cr)、Nd(ネオジム)、Sc(スカンジウム)から選ばれた元素、ま
たは上述した元素を成分とする合金)を用いることができる。これらの膜は遮光性を有し
ているため、酸化物半導体層への光を遮光することができる。
銅(Cu)、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(M
o)、クロム(Cr)、Nd(ネオジム)、Sc(スカンジウム)から選ばれた元素、ま
たは上述した元素を成分とする合金)を用いることができる。これらの膜は遮光性を有し
ているため、酸化物半導体層への光を遮光することができる。
図1(A)において、断面における第2のゲート電極19の幅は、第1のゲート電極11
よりも広く、さらに酸化物半導体層の幅よりも広い。酸化物半導体層の幅よりも広くし、
第2のゲート電極19の形状を酸化物半導体層の上面形状を覆う形状とすることで遮光す
ることは有用である。酸化物半導体層16の膜厚の薄い領域は、ソース電極層やドレイン
電極層で覆われていないため、光の照射により薄膜トランジスタの電気特性の変動する恐
れがある。スパッタ法で成膜したIn-Ga-Zn-O系非単結晶膜は波長450nm以
下に光感度を有するため、波長450nm以下の光を遮断する遮光層となる第2のゲート
電極19を設けることは有用である。
よりも広く、さらに酸化物半導体層の幅よりも広い。酸化物半導体層の幅よりも広くし、
第2のゲート電極19の形状を酸化物半導体層の上面形状を覆う形状とすることで遮光す
ることは有用である。酸化物半導体層16の膜厚の薄い領域は、ソース電極層やドレイン
電極層で覆われていないため、光の照射により薄膜トランジスタの電気特性の変動する恐
れがある。スパッタ法で成膜したIn-Ga-Zn-O系非単結晶膜は波長450nm以
下に光感度を有するため、波長450nm以下の光を遮断する遮光層となる第2のゲート
電極19を設けることは有用である。
また、第2の保護絶縁層18上に形成する導電層として、透光性を有する導電材料、例え
ば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸
化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、イン
ジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加し
たインジウム錫酸化物などの透光性を有する導電性材料を用いることもできる。透光性を
有する導電材料を用いる場合、画素電極と同じ材料とすることで、第2のゲート電極形成
と画素電極形成を同じフォトマスクで形成することもできる。第2のゲート電極と画素電
極を同じ材料とすることで工程数を削減できる。また、第2のゲート電極を透光性を有す
る導電材料とする場合には、膜厚の薄い領域を有する酸化物半導体層16を遮光するため
の遮光層を酸化物半導体層16上方の膜厚の薄い領域と重なる位置に別途設けることが好
ましい。遮光層は、少なくとも400~450nmの波長域で約50%未満の光透過率、
好ましくは20%未満の光透過率を示す材料を用いる。例えば、遮光層の材料としては、
クロム、窒化チタンなどの金属膜、または黒色樹脂を用いることができる。光を遮光する
ために黒色樹脂を用いる場合、光が強力であればあるほど黒色樹脂の膜厚が必要となるた
め、遮光層が薄膜であることが必要な場合には、遮光性が高く、精細なエッチング加工及
び薄膜化が可能な金属膜を用いることが好ましい
ば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸
化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、イン
ジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加し
たインジウム錫酸化物などの透光性を有する導電性材料を用いることもできる。透光性を
有する導電材料を用いる場合、画素電極と同じ材料とすることで、第2のゲート電極形成
と画素電極形成を同じフォトマスクで形成することもできる。第2のゲート電極と画素電
極を同じ材料とすることで工程数を削減できる。また、第2のゲート電極を透光性を有す
る導電材料とする場合には、膜厚の薄い領域を有する酸化物半導体層16を遮光するため
の遮光層を酸化物半導体層16上方の膜厚の薄い領域と重なる位置に別途設けることが好
ましい。遮光層は、少なくとも400~450nmの波長域で約50%未満の光透過率、
好ましくは20%未満の光透過率を示す材料を用いる。例えば、遮光層の材料としては、
クロム、窒化チタンなどの金属膜、または黒色樹脂を用いることができる。光を遮光する
ために黒色樹脂を用いる場合、光が強力であればあるほど黒色樹脂の膜厚が必要となるた
め、遮光層が薄膜であることが必要な場合には、遮光性が高く、精細なエッチング加工及
び薄膜化が可能な金属膜を用いることが好ましい
以上の工程を経ることによって図1(A)に示す薄膜トランジスタ20を得ることができ
る。
る。
また、上記工程では、通常のフォトマスクをフォトリソグラフィー工程に用いる例を示し
たが、多階調マスクを用いたフォトリソグラフィー工程により形成した複数(代表的には
二種類)の厚さの領域を有するレジストマスクを用いると、レジストマスクの数を減らす
ことができるため、工程簡略化、低コスト化が図れる。なお、本明細書において、グレー
トーン露光用マスクや、ハーフトーン露光用マスクを総称して、便宜上、多階調マスクと
呼ぶ。多階調マスクを用いる場合、第1のIn-Ga-Zn-O系非単結晶膜と、第2の
In-Ga-Zn-O系非単結晶膜と、導電膜とを積層成膜した後、複数の厚さの領域を
有するレジストマスクを形成し、そのレジストマスクを用いて膜厚の薄い領域を有する酸
化物半導体層と、ソース電極層及びドレイン電極層を形成する。この場合、ソース電極層
及びドレイン電極層の端部と酸化物半導体層の端部が一致し、酸化物半導体層の側面が露
呈する。従って樹脂層を形成する場合、酸化物半導体層は、ソース電極層及びドレイン電
極層と重ならない領域(膜厚の薄い領域)と側面の両方が樹脂層と接する構成となる。
たが、多階調マスクを用いたフォトリソグラフィー工程により形成した複数(代表的には
二種類)の厚さの領域を有するレジストマスクを用いると、レジストマスクの数を減らす
ことができるため、工程簡略化、低コスト化が図れる。なお、本明細書において、グレー
トーン露光用マスクや、ハーフトーン露光用マスクを総称して、便宜上、多階調マスクと
呼ぶ。多階調マスクを用いる場合、第1のIn-Ga-Zn-O系非単結晶膜と、第2の
In-Ga-Zn-O系非単結晶膜と、導電膜とを積層成膜した後、複数の厚さの領域を
有するレジストマスクを形成し、そのレジストマスクを用いて膜厚の薄い領域を有する酸
化物半導体層と、ソース電極層及びドレイン電極層を形成する。この場合、ソース電極層
及びドレイン電極層の端部と酸化物半導体層の端部が一致し、酸化物半導体層の側面が露
呈する。従って樹脂層を形成する場合、酸化物半導体層は、ソース電極層及びドレイン電
極層と重ならない領域(膜厚の薄い領域)と側面の両方が樹脂層と接する構成となる。
また、第2のゲート電極19を第1のゲート電極11と同電位とするため、電気的に接続
する場合には、第2の保護絶縁層18上に第2のゲート電極19を形成する前にフォトリ
ソグラフィー工程を行い、第2の保護絶縁層18上にレジストマスクを形成し、エッチン
グにより不要な部分を除去して第1のゲート電極11に達する開口を形成する。
する場合には、第2の保護絶縁層18上に第2のゲート電極19を形成する前にフォトリ
ソグラフィー工程を行い、第2の保護絶縁層18上にレジストマスクを形成し、エッチン
グにより不要な部分を除去して第1のゲート電極11に達する開口を形成する。
なお、第2のゲート電極19を第1のゲート電極11と異なる電位とする場合には、第2
のゲート電極19と第1のゲート電極11を電気的に接続するための開口は形成する必要
はない。
のゲート電極19と第1のゲート電極11を電気的に接続するための開口は形成する必要
はない。
また、図1(B)は、図1(A)と、一部異なる構造を示している。図1(B)において
、図1(A)と異なる部分以外は、同一の符号を用いて説明する。
、図1(A)と異なる部分以外は、同一の符号を用いて説明する。
図1(B)は、図1(A)と第2のゲート電極19と第2の保護絶縁層18の形成順序が
異なる一例である。
異なる一例である。
図1(B)に示すように、薄膜トランジスタ21の第2のゲート電極19は、第1の保護
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。図1(A)の薄膜トランジスタ20の第2のゲート絶縁層は、樹脂層
17と第2の保護絶縁層18の積層であるが、薄膜トランジスタ21の第2のゲート絶縁
層は樹脂層17のみとなる。樹脂層17と第2の保護絶縁層18との間に設ける構成とす
る場合、樹脂層17とともに第2のゲート電極19が酸化物半導体層16へのプラズマダ
メージを低減する効果を有する。
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。図1(A)の薄膜トランジスタ20の第2のゲート絶縁層は、樹脂層
17と第2の保護絶縁層18の積層であるが、薄膜トランジスタ21の第2のゲート絶縁
層は樹脂層17のみとなる。樹脂層17と第2の保護絶縁層18との間に設ける構成とす
る場合、樹脂層17とともに第2のゲート電極19が酸化物半導体層16へのプラズマダ
メージを低減する効果を有する。
また、図1(B)においては、第1のゲート電極11と基板10の間に下地絶縁層12を
設ける例を示している。下地絶縁層12として膜厚50nm~200nmの酸化窒化シリ
コン膜、窒化酸化シリコン膜、または窒化シリコン膜などを用いる場合、ガラス基板から
の不純物、例えばナトリウムなどが拡散し、後に上方に形成する酸化物半導体に侵入する
ことをブロックすることができる。また、下地絶縁層12を設ける場合、第1のゲート電
極11の形成時のエッチング工程で基板10がエッチングされることを防止することがで
きる。
設ける例を示している。下地絶縁層12として膜厚50nm~200nmの酸化窒化シリ
コン膜、窒化酸化シリコン膜、または窒化シリコン膜などを用いる場合、ガラス基板から
の不純物、例えばナトリウムなどが拡散し、後に上方に形成する酸化物半導体に侵入する
ことをブロックすることができる。また、下地絶縁層12を設ける場合、第1のゲート電
極11の形成時のエッチング工程で基板10がエッチングされることを防止することがで
きる。
また、下地絶縁層12と第2の保護絶縁層18が基板の周縁で接する構成とし、薄膜トラ
ンジスタ20を封止することが好ましい。下地絶縁層12と第2の保護絶縁層18が基板
の周縁で接する構成とすると、窒化シリコン膜などの保護層で薄膜トランジスタ20は上
面、側面、及び下面を囲むことにより、外部から侵入する恐れのある水分などの不純物元
素の侵入をブロックすることができる。下地絶縁層12と第2の保護絶縁層18が基板の
周縁で接する構成とすると、薄膜トランジスタの信頼性をさらに向上させることができる
。
ンジスタ20を封止することが好ましい。下地絶縁層12と第2の保護絶縁層18が基板
の周縁で接する構成とすると、窒化シリコン膜などの保護層で薄膜トランジスタ20は上
面、側面、及び下面を囲むことにより、外部から侵入する恐れのある水分などの不純物元
素の侵入をブロックすることができる。下地絶縁層12と第2の保護絶縁層18が基板の
周縁で接する構成とすると、薄膜トランジスタの信頼性をさらに向上させることができる
。
また、図1(C)は、図1(A)と、一部異なる構造を示している。図1(C)において
、図1(A)と異なる部分以外は、同一の符号を用いて説明する。
、図1(A)と異なる部分以外は、同一の符号を用いて説明する。
図1(C)に示す薄膜トランジスタ39は、図1(A)とは第1のゲート電極11と第2
のゲート電極19の幅の大きさが異なる一例である。図1(C)においては、第1のゲー
ト電極11のチャネル長方向の幅が酸化物半導体層16の幅よりも広い。また、第2のゲ
ート電極19のチャネル長方向の幅が酸化物半導体層の幅よりも狭い。図1(C)に示す
ように少なくとも第2のゲート電極19のチャネル長方向の幅は、酸化物半導体層16の
膜厚の薄い領域(樹脂層17と接触している領域)の幅以上として重なる位置に配置すれ
ばよく、寄生容量を低減することができる。
のゲート電極19の幅の大きさが異なる一例である。図1(C)においては、第1のゲー
ト電極11のチャネル長方向の幅が酸化物半導体層16の幅よりも広い。また、第2のゲ
ート電極19のチャネル長方向の幅が酸化物半導体層の幅よりも狭い。図1(C)に示す
ように少なくとも第2のゲート電極19のチャネル長方向の幅は、酸化物半導体層16の
膜厚の薄い領域(樹脂層17と接触している領域)の幅以上として重なる位置に配置すれ
ばよく、寄生容量を低減することができる。
(実施の形態2)
図2(A)は、上下を2つのゲート電極に挟まれた酸化物半導体層を用いた薄膜トランジ
スタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び
駆動回路に用いる薄膜トランジスタを設ける作製方法の一例を示す。
図2(A)は、上下を2つのゲート電極に挟まれた酸化物半導体層を用いた薄膜トランジ
スタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び
駆動回路に用いる薄膜トランジスタを設ける作製方法の一例を示す。
なお、実施の形態1とは、絶縁表面を有する基板10上に第1のゲート電極11を形成し
、第1のゲート電極11を覆う第1のゲート絶縁層13を形成する工程までは同一である
ため、ここでは詳細な説明は省略し、図1(A)と同じ箇所には同一の符号を用いて説明
する。
、第1のゲート電極11を覆う第1のゲート絶縁層13を形成する工程までは同一である
ため、ここでは詳細な説明は省略し、図1(A)と同じ箇所には同一の符号を用いて説明
する。
次いで、第1のゲート絶縁層13上に金属材料からなる導電膜をスパッタ法や真空蒸着法
で形成する。本実施の形態ではスパッタ法により、Ti膜、Ndを含むアルミニウム膜、
Ti膜の3層構造とする。導電膜の材料としては、Al、Cr、Ta、Ti、Mo、Wか
ら選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた
合金膜等が挙げられる。また、導電膜は、2層構造としてもよく、アルミニウム膜上にチ
タン膜を積層してもよい。また、導電膜は、シリコンを含むアルミニウム膜の単層構造や
、チタン膜の単層構造としてもよい。
で形成する。本実施の形態ではスパッタ法により、Ti膜、Ndを含むアルミニウム膜、
Ti膜の3層構造とする。導電膜の材料としては、Al、Cr、Ta、Ti、Mo、Wか
ら選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた
合金膜等が挙げられる。また、導電膜は、2層構造としてもよく、アルミニウム膜上にチ
タン膜を積層してもよい。また、導電膜は、シリコンを含むアルミニウム膜の単層構造や
、チタン膜の単層構造としてもよい。
次いで、大気に曝すことなく、スパッタ法により低抵抗の酸化物半導体膜(バッファ層)
を形成する。バッファ層は、後に形成する酸化物半導体層26よりも低抵抗な材料膜であ
れば特に限定されない。バッファ層としては、窒素ガスを含む雰囲気中でスパッタ法によ
りIn(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化物半導体ターゲ
ット(In2O3:Ga2O3:ZnO=1:1:1)を用いて得たインジウム、ガリウ
ム、及び亜鉛を含む酸窒化物膜、或いはSiO2を5重量%以上50重量%以下含むIn
-Sn-O系酸化物半導体ターゲットを用いたスパッタ法で形成されるSiOxを含むI
n-Sn-O系酸化物半導体膜を導電膜上に形成する。本実施の形態では、酸化物半導体
ターゲット(In2O3:SnO2:SiO2=85:10:5)、即ちSiO2を5重
量%含むターゲットを用い、Ar流量を72sccm、酸素流量を3sccm、電力パワ
ーを3.2kw、圧力を0.16Paの条件で膜厚10nmの成膜を行う。なお、バッフ
ァ層へのプラズマダメージを低減するため、電力パワーを1kwに下げて成膜してもよい
。
を形成する。バッファ層は、後に形成する酸化物半導体層26よりも低抵抗な材料膜であ
れば特に限定されない。バッファ層としては、窒素ガスを含む雰囲気中でスパッタ法によ
りIn(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化物半導体ターゲ
ット(In2O3:Ga2O3:ZnO=1:1:1)を用いて得たインジウム、ガリウ
ム、及び亜鉛を含む酸窒化物膜、或いはSiO2を5重量%以上50重量%以下含むIn
-Sn-O系酸化物半導体ターゲットを用いたスパッタ法で形成されるSiOxを含むI
n-Sn-O系酸化物半導体膜を導電膜上に形成する。本実施の形態では、酸化物半導体
ターゲット(In2O3:SnO2:SiO2=85:10:5)、即ちSiO2を5重
量%含むターゲットを用い、Ar流量を72sccm、酸素流量を3sccm、電力パワ
ーを3.2kw、圧力を0.16Paの条件で膜厚10nmの成膜を行う。なお、バッフ
ァ層へのプラズマダメージを低減するため、電力パワーを1kwに下げて成膜してもよい
。
スパッタ法にはスパッタ用電源に高周波電源を用いるRFスパッタ法と、DCスパッタ法
があり、さらにパルス的にバイアスを与えるパルスDCスパッタ法もある。RFスパッタ
法は主に絶縁膜を成膜する場合に用いられ、DCスパッタ法は主に金属膜を成膜する場合
に用いられる。
があり、さらにパルス的にバイアスを与えるパルスDCスパッタ法もある。RFスパッタ
法は主に絶縁膜を成膜する場合に用いられ、DCスパッタ法は主に金属膜を成膜する場合
に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるECRスパッタ
法を用いるスパッタ装置がある。
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるECRスパッタ
法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
ターゲットはターゲット材をバッキングプレート(ターゲットを貼り付けるための基板)
に貼り付けて作製されるが、バッキングプレートにターゲット材を貼り付ける際、ターゲ
ット材を分割して一枚のバッキングプレートにボンディングしてもよい。一枚のバッキン
グプレートに4枚のターゲット材を貼り付ける場合は4分割と呼ぶ。また、一枚のバッキ
ングプレートに9枚のターゲット材を貼り付ける場合は9分割と呼ぶ。ターゲットの分割
数は特に限定されない。ターゲット材を分割するとバッキングプレートに貼り付ける際の
ターゲットの反りを緩和することができる。このような分割したターゲット材は、大面積
基板に上記薄膜を成膜する場合、それに伴って大型化するターゲットに特に好適に用いる
ことができる。もちろん、一枚のバッキングプレートに一枚のターゲット材を貼り付けて
もよい。
に貼り付けて作製されるが、バッキングプレートにターゲット材を貼り付ける際、ターゲ
ット材を分割して一枚のバッキングプレートにボンディングしてもよい。一枚のバッキン
グプレートに4枚のターゲット材を貼り付ける場合は4分割と呼ぶ。また、一枚のバッキ
ングプレートに9枚のターゲット材を貼り付ける場合は9分割と呼ぶ。ターゲットの分割
数は特に限定されない。ターゲット材を分割するとバッキングプレートに貼り付ける際の
ターゲットの反りを緩和することができる。このような分割したターゲット材は、大面積
基板に上記薄膜を成膜する場合、それに伴って大型化するターゲットに特に好適に用いる
ことができる。もちろん、一枚のバッキングプレートに一枚のターゲット材を貼り付けて
もよい。
次に、フォトリソグラフィー工程を行い、バッファ層上にレジストマスクを形成し、エッ
チングにより不要な部分を除去してソース電極層25a又はドレイン電極層25bを形成
する。ソース電極層25a又はドレイン電極層25b上には同じ上面形状のバッファ層が
残存する。その後、レジストマスクを除去する。
チングにより不要な部分を除去してソース電極層25a又はドレイン電極層25bを形成
する。ソース電極層25a又はドレイン電極層25b上には同じ上面形状のバッファ層が
残存する。その後、レジストマスクを除去する。
次に、膜厚5nm~200nmの酸化物半導体膜を成膜する。本実施の形態では、In(
インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化物半導体ターゲット(I
n2O3:Ga2O3:ZnO=1:1:1)を用いたスパッタ法を用い、Ar流量を5
0sccm、酸素流量を20sccm、電力パワーを1kw、圧力を0.22Paの成膜
条件で膜厚50nmの成膜を行う。
インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化物半導体ターゲット(I
n2O3:Ga2O3:ZnO=1:1:1)を用いたスパッタ法を用い、Ar流量を5
0sccm、酸素流量を20sccm、電力パワーを1kw、圧力を0.22Paの成膜
条件で膜厚50nmの成膜を行う。
また、酸化物半導体膜を成膜する前にソース電極層25a及びドレイン電極層25bの表
面に付着するゴミなどを除去するためのプラズマ処理を行うことが好ましい。プラズマ処
理としては、例えば、アルゴンガスを導入してRF電源によりプラズマを発生させる逆ス
パッタを行い、露出しているゲート絶縁層にもプラズマ処理を行う。
面に付着するゴミなどを除去するためのプラズマ処理を行うことが好ましい。プラズマ処
理としては、例えば、アルゴンガスを導入してRF電源によりプラズマを発生させる逆ス
パッタを行い、露出しているゲート絶縁層にもプラズマ処理を行う。
次に、フォトリソグラフィー工程を行い、酸化物半導体膜上にレジストマスクを形成し、
エッチングにより不要な部分を除去して酸化物半導体層26を形成する。また、同じレジ
ストマスクを用いてバッファ層を選択的にエッチングしてソース領域24a、ドレイン領
域24bを形成する。
エッチングにより不要な部分を除去して酸化物半導体層26を形成する。また、同じレジ
ストマスクを用いてバッファ層を選択的にエッチングしてソース領域24a、ドレイン領
域24bを形成する。
次いで、レジストマスクを除去した後、200℃~600℃、代表的には300℃~50
0℃の熱処理を行うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で35
0℃、1時間の熱処理を行う。この熱処理によりIn-Ga-Zn-O系非単結晶膜の原
子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放され
るため、ここでの熱処理(光アニールも含む)は重要である。
0℃の熱処理を行うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で35
0℃、1時間の熱処理を行う。この熱処理によりIn-Ga-Zn-O系非単結晶膜の原
子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放され
るため、ここでの熱処理(光アニールも含む)は重要である。
次いで、ソース電極層25a及びドレイン電極層25b、及び酸化物半導体層26を覆う
樹脂層17を膜厚0.5μm~3μmの範囲で形成する。樹脂層17に用いる感光性また
は非感光性の有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジ
ストまたはベンゾシクロブテン、またはこれらの積層などを用いる。
樹脂層17を膜厚0.5μm~3μmの範囲で形成する。樹脂層17に用いる感光性また
は非感光性の有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジ
ストまたはベンゾシクロブテン、またはこれらの積層などを用いる。
なお、樹脂層17の形成以後の工程は、実施の形態1と同一であるため、ここでは簡略に
示す。
示す。
次いで、樹脂層17上にPCVD法またはスパッタ法により低パワー条件(または低い基
板温度(200℃未満、好ましくは室温~100℃))で第2の保護絶縁層18を膜厚5
0nm~400nmの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用い
て第2の保護絶縁層18を形成してもよい。
板温度(200℃未満、好ましくは室温~100℃))で第2の保護絶縁層18を膜厚5
0nm~400nmの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用い
て第2の保護絶縁層18を形成してもよい。
次いで、導電層を形成した後、フォトリソグラフィー工程を行い、導電層上にレジストマ
スクを形成し、エッチングにより不要な部分を除去して配線及び電極(第2のゲート電極
19を含む配線など)を形成する。
スクを形成し、エッチングにより不要な部分を除去して配線及び電極(第2のゲート電極
19を含む配線など)を形成する。
以上の工程を経ることによって図2(A)に示す薄膜トランジスタ22を得ることができ
る。薄膜トランジスタ22は、ソース電極層25a及びドレイン電極層25b上に酸化物
半導体層26が一部重なる領域を有し、重なる領域にはソース領域24a、ドレイン領域
24bが設けられ、NI接合を形成している。このNI接合を保護するために樹脂層17
が形成され、その上に低パワー条件でのPCVD法により第2の保護絶縁層18を形成す
る。第2の保護絶縁層18を形成する際に酸化物半導体層26、ソース領域24a、及び
ドレイン領域24bの変化を防止できるため、薄膜トランジスタの電気特性の変動を防止
し電気特性が安定化する。
る。薄膜トランジスタ22は、ソース電極層25a及びドレイン電極層25b上に酸化物
半導体層26が一部重なる領域を有し、重なる領域にはソース領域24a、ドレイン領域
24bが設けられ、NI接合を形成している。このNI接合を保護するために樹脂層17
が形成され、その上に低パワー条件でのPCVD法により第2の保護絶縁層18を形成す
る。第2の保護絶縁層18を形成する際に酸化物半導体層26、ソース領域24a、及び
ドレイン領域24bの変化を防止できるため、薄膜トランジスタの電気特性の変動を防止
し電気特性が安定化する。
また、図2(B)は、図2(A)と、一部異なる構造を示している。図2(B)において
、図2(A)と異なる部分以外は、同一の符号を用いて説明する。
、図2(A)と異なる部分以外は、同一の符号を用いて説明する。
図2(B)は、図2(A)と第2のゲート電極19と第2の保護絶縁層18の形成順序が
異なる例である。
異なる例である。
図2(B)に示すように、薄膜トランジスタ23の第2のゲート電極19は、第1の保護
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。樹脂層17と第2の保護絶縁層18との間に設ける構成とすると、樹
脂層17とともに第2のゲート電極19が酸化物半導体層26へのプラズマダメージを低
減する効果を有する。
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。樹脂層17と第2の保護絶縁層18との間に設ける構成とすると、樹
脂層17とともに第2のゲート電極19が酸化物半導体層26へのプラズマダメージを低
減する効果を有する。
また、図2(C)は、図2(A)と、一部異なる構造を示している。図2(C)において
、図2(A)と異なる部分以外は、同一の符号を用いて説明する。
、図2(A)と異なる部分以外は、同一の符号を用いて説明する。
図2(C)は、図2(A)とはソース領域27a及びドレイン領域27bとソース電極層
28a及びドレイン電極層28bの上下位置関係が異なる例である。ソース電極層28a
(またはドレイン電極層28b)の下方にソース領域27a(またはドレイン領域27b
)が設けられ、ソース電極層28a(またはドレイン電極層28b)がソース領域27a
(またはドレイン領域27b)へのプラズマダメージを低減する効果を有する。
28a及びドレイン電極層28bの上下位置関係が異なる例である。ソース電極層28a
(またはドレイン電極層28b)の下方にソース領域27a(またはドレイン領域27b
)が設けられ、ソース電極層28a(またはドレイン電極層28b)がソース領域27a
(またはドレイン領域27b)へのプラズマダメージを低減する効果を有する。
即ち、ソース領域27a及びドレイン領域27bへのプラズマダメージを低減するための
ブロッキング層として、ソース領域27a及びドレイン領域27b上に3層(ソース電極
層28a及びドレイン電極層28bと、樹脂層17と、第2のゲート電極19)が形成さ
れることとなり、ソース領域27a及びドレイン領域27bへのプラズマダメージがさら
に低減される。
ブロッキング層として、ソース領域27a及びドレイン領域27b上に3層(ソース電極
層28a及びドレイン電極層28bと、樹脂層17と、第2のゲート電極19)が形成さ
れることとなり、ソース領域27a及びドレイン領域27bへのプラズマダメージがさら
に低減される。
図2(C)に示す薄膜トランジスタ29は、第1のゲート絶縁層13上に接して低抵抗の
酸化物半導体膜を形成し、その上に導電膜を形成した後、導電膜を選択的にエッチングす
るレジストマスクと同じマスクを用いて低抵抗の酸化物半導体膜をエッチングする。従っ
て、低抵抗の酸化物半導体膜をエッチングすることによって形成されるソース領域27a
及びドレイン領域27bは、その上に形成されるソース電極層28a及びドレイン電極層
28bと上面形状がほぼ同一となる。また、ソース電極層28a及びドレイン電極層28
bと上面及び側面は酸化物半導体層26と接して形成される。
酸化物半導体膜を形成し、その上に導電膜を形成した後、導電膜を選択的にエッチングす
るレジストマスクと同じマスクを用いて低抵抗の酸化物半導体膜をエッチングする。従っ
て、低抵抗の酸化物半導体膜をエッチングすることによって形成されるソース領域27a
及びドレイン領域27bは、その上に形成されるソース電極層28a及びドレイン電極層
28bと上面形状がほぼ同一となる。また、ソース電極層28a及びドレイン電極層28
bと上面及び側面は酸化物半導体層26と接して形成される。
また、図2(D)は、図2(C)と、一部異なる構造を示している。図2(D)において
、図2(C)と異なる部分以外は、同一の符号を用いて説明する。
、図2(C)と異なる部分以外は、同一の符号を用いて説明する。
図2(D)は、図2(C)と第2のゲート電極19と第2の保護絶縁層18の形成順序が
異なる例である。
異なる例である。
図2(D)に示すように、薄膜トランジスタ30の第2のゲート電極19は、第1の保護
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。樹脂層17と第2の保護絶縁層18との間に設ける構成とすると、樹
脂層17とともに第2のゲート電極19が酸化物半導体層26へのプラズマダメージを低
減する効果を有する。
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。樹脂層17と第2の保護絶縁層18との間に設ける構成とすると、樹
脂層17とともに第2のゲート電極19が酸化物半導体層26へのプラズマダメージを低
減する効果を有する。
本実施の形態は、実施の形態1に記載した構成と適宜組み合わせて実施することが可能で
ある。
ある。
(実施の形態3)
図3(A)は、上下を2つのゲート電極に挟まれた酸化物半導体層を用いた薄膜トランジ
スタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び
駆動回路に用いる薄膜トランジスタを設ける作製方法の一例を示す。
図3(A)は、上下を2つのゲート電極に挟まれた酸化物半導体層を用いた薄膜トランジ
スタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び
駆動回路に用いる薄膜トランジスタを設ける作製方法の一例を示す。
なお、実施の形態1とは、絶縁表面を有する基板10上に第1のゲート電極11を形成し
、第1のゲート電極11を覆う第1のゲート絶縁層13を形成し、酸化物半導体膜を成膜
する工程までは同一であるため、ここでは詳細な説明は省略し、図1(A)と同じ箇所に
は同一の符号を用いて説明する。
、第1のゲート電極11を覆う第1のゲート絶縁層13を形成し、酸化物半導体膜を成膜
する工程までは同一であるため、ここでは詳細な説明は省略し、図1(A)と同じ箇所に
は同一の符号を用いて説明する。
本実施の形態では、第1のゲート絶縁層13上に形成する酸化物半導体膜は、SiO2を
5重量%以上50重量%以下、好ましくは10重量%以上30重量%以下含むZn-O系
酸化物半導体ターゲットを用いて成膜を行い、Zn-O系酸化物半導体膜に結晶化を阻害
するSiOx(X>0)を含ませる
5重量%以上50重量%以下、好ましくは10重量%以上30重量%以下含むZn-O系
酸化物半導体ターゲットを用いて成膜を行い、Zn-O系酸化物半導体膜に結晶化を阻害
するSiOx(X>0)を含ませる
次いで、大気に触れることなく、スパッタ法によりZn-O系酸化物半導体膜上にチャネ
ル保護膜を形成する。チャネル保護膜の材料としては、無機材料(酸化シリコン膜、窒化
シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜など)を用いることができ
る。
ル保護膜を形成する。チャネル保護膜の材料としては、無機材料(酸化シリコン膜、窒化
シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜など)を用いることができ
る。
なお、酸化窒化シリコン膜とは、その組成として、ラザフォード後方散乱法(RBS:R
utherford Backscattering Spectrometry)及び
水素前方散乱法(HFS:Hydrogen Forward Scattering)
を用いて測定した場合に、窒素よりも酸素の含有量が多いものをいう。また、窒化酸化シ
リコン膜とは、その組成として、RBS及びHFSを用いて測定した場合に、酸素よりも
窒素の含有量が多いものをいう。
utherford Backscattering Spectrometry)及び
水素前方散乱法(HFS:Hydrogen Forward Scattering)
を用いて測定した場合に、窒素よりも酸素の含有量が多いものをいう。また、窒化酸化シ
リコン膜とは、その組成として、RBS及びHFSを用いて測定した場合に、酸素よりも
窒素の含有量が多いものをいう。
次いで、フォトリソグラフィー工程を行い、チャネル保護膜上にレジストマスクを形成し
、エッチングにより不要な部分を除去してチャネル保護層34を形成する。なお、第1の
ゲート電極11は、チャネル保護層34の幅(チャネル長方向における幅)よりも広い。
、エッチングにより不要な部分を除去してチャネル保護層34を形成する。なお、第1の
ゲート電極11は、チャネル保護層34の幅(チャネル長方向における幅)よりも広い。
また、チャネル保護層34の材料としては、無機絶縁材料に限らず、スパッタ法で得られ
る非晶質半導体膜またはその化合物、代表的にはアモルファスシリコン膜を用いることも
できる。また、チャネル保護層に用いる非晶質シリコン膜の化合物とは、スパッタ法で形
成されるボロンなどのp型の不純物元素を含むp型非晶質シリコン膜、或いはスパッタ法
で形成されるリンなどのn型の不純物元素を含むn型非晶質シリコン膜を指している。中
でも、チャネル保護層34にp型非晶質シリコン膜を用いる場合、オフ時のリーク電流を
低減し、p型非晶質シリコン膜に接して設けられた酸化物半導体層のバックチャネルで発
生したキャリア(電子)を打ち消す効果がある。また、チャネル保護層34に非晶質シリ
コン膜を用いた場合、非晶質シリコン膜は、水分や、水素イオンや、OH-などをブロッ
クする機能を有する。また、非晶質シリコン膜は、酸化物半導体への光の入射を遮る遮光
層としても機能する。
る非晶質半導体膜またはその化合物、代表的にはアモルファスシリコン膜を用いることも
できる。また、チャネル保護層に用いる非晶質シリコン膜の化合物とは、スパッタ法で形
成されるボロンなどのp型の不純物元素を含むp型非晶質シリコン膜、或いはスパッタ法
で形成されるリンなどのn型の不純物元素を含むn型非晶質シリコン膜を指している。中
でも、チャネル保護層34にp型非晶質シリコン膜を用いる場合、オフ時のリーク電流を
低減し、p型非晶質シリコン膜に接して設けられた酸化物半導体層のバックチャネルで発
生したキャリア(電子)を打ち消す効果がある。また、チャネル保護層34に非晶質シリ
コン膜を用いた場合、非晶質シリコン膜は、水分や、水素イオンや、OH-などをブロッ
クする機能を有する。また、非晶質シリコン膜は、酸化物半導体への光の入射を遮る遮光
層としても機能する。
本実施の形態では、チャネル保護層34として、ボロンを含むターゲットを用いたスパッ
タ法で得られるボロンを含むアモルファスシリコン膜を用いる。また、ボロンを含むアモ
ルファスシリコン膜の成膜条件は低パワー条件、または基板温度を200℃未満とする。
チャネル保護層34はZn-O系非単結晶膜と接して形成されるため、チャネル保護層3
4の成膜時及びエッチング時におけるZn-O系非単結晶膜へのダメージを極力低減する
ことが好ましい。
タ法で得られるボロンを含むアモルファスシリコン膜を用いる。また、ボロンを含むアモ
ルファスシリコン膜の成膜条件は低パワー条件、または基板温度を200℃未満とする。
チャネル保護層34はZn-O系非単結晶膜と接して形成されるため、チャネル保護層3
4の成膜時及びエッチング時におけるZn-O系非単結晶膜へのダメージを極力低減する
ことが好ましい。
次いで、Zn-O系非単結晶膜及びチャネル保護層34上に、Zn-O系非単結晶膜より
も低抵抗な酸化物半導体膜(本実施の形態ではIn-Ga-Zn-O-N系非単結晶膜)
をスパッタ法で成膜する。本実施の形態では、窒素ガスを含む雰囲気中でスパッタ法によ
りIn(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化物半導体ターゲ
ット(In2O3:Ga2O3:ZnO=1:1:1)を用いて得たインジウム、ガリウ
ム、及び亜鉛を含む酸窒化物膜を成膜する。この酸窒化物膜は、後に行う熱処理を行うこ
とによって低抵抗の酸化物半導体膜となる。
も低抵抗な酸化物半導体膜(本実施の形態ではIn-Ga-Zn-O-N系非単結晶膜)
をスパッタ法で成膜する。本実施の形態では、窒素ガスを含む雰囲気中でスパッタ法によ
りIn(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化物半導体ターゲ
ット(In2O3:Ga2O3:ZnO=1:1:1)を用いて得たインジウム、ガリウ
ム、及び亜鉛を含む酸窒化物膜を成膜する。この酸窒化物膜は、後に行う熱処理を行うこ
とによって低抵抗の酸化物半導体膜となる。
次いで、フォトリソグラフィー工程を行い、In-Ga-Zn-O-N系非単結晶膜上に
レジストマスクを形成し、Zn-O系非単結晶膜及びIn-Ga-Zn-O-N系非単結
晶膜をエッチングする。エッチング後は、Zn-O系非単結晶膜からなる酸化物半導体層
33の側面が露出する。なお、ここでのエッチングは、ウェットエッチングに限定されず
ドライエッチングを用いてもよい。
レジストマスクを形成し、Zn-O系非単結晶膜及びIn-Ga-Zn-O-N系非単結
晶膜をエッチングする。エッチング後は、Zn-O系非単結晶膜からなる酸化物半導体層
33の側面が露出する。なお、ここでのエッチングは、ウェットエッチングに限定されず
ドライエッチングを用いてもよい。
次いで、レジストマスクを除去した後、In-Ga-Zn-O-N系非単結晶膜上に金属
材料からなる導電膜をスパッタ法や真空蒸着法で形成する。導電膜の材料としては、Al
、Cr、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金
か、上述した元素を組み合わせた合金膜等が挙げられる。また、200℃~600℃の熱
処理を行う場合には、この熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
材料からなる導電膜をスパッタ法や真空蒸着法で形成する。導電膜の材料としては、Al
、Cr、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金
か、上述した元素を組み合わせた合金膜等が挙げられる。また、200℃~600℃の熱
処理を行う場合には、この熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
次いで、フォトリソグラフィー工程を行い、導電膜上にレジストマスクを形成し、エッチ
ングにより不要な部分を除去してソース電極層36a及びドレイン電極層36bを形成す
る。このエッチングにおいて、チャネル保護層34は酸化物半導体層33のエッチングス
トッパーとして機能するため、酸化物半導体層33はエッチングされない。また、ここで
のエッチングにより、同じレジストマスクを用いて、In-Ga-Zn-O-N系非単結
晶膜を選択的にエッチングしてソース領域35a又はドレイン領域35bを形成する。
ングにより不要な部分を除去してソース電極層36a及びドレイン電極層36bを形成す
る。このエッチングにおいて、チャネル保護層34は酸化物半導体層33のエッチングス
トッパーとして機能するため、酸化物半導体層33はエッチングされない。また、ここで
のエッチングにより、同じレジストマスクを用いて、In-Ga-Zn-O-N系非単結
晶膜を選択的にエッチングしてソース領域35a又はドレイン領域35bを形成する。
酸化物半導体層33のチャネル形成領域上に接してチャネル保護層34を設ける構造であ
るため、酸化物半導体層33のチャネル形成領域に対する工程時におけるダメージ(エッ
チング時のプラズマやエッチング材による膜減りや、酸化など)を防ぐことができる。従
って薄膜トランジスタ31の信頼性を向上させることができる。
るため、酸化物半導体層33のチャネル形成領域に対する工程時におけるダメージ(エッ
チング時のプラズマやエッチング材による膜減りや、酸化など)を防ぐことができる。従
って薄膜トランジスタ31の信頼性を向上させることができる。
次いで、レジストマスクを除去した後、200℃~600℃、代表的には300℃~50
0℃の熱処理を行うことが好ましい。ここでは炉に入れ、窒素雰囲気または酸素を含む窒
素雰囲気下で350℃、1時間の熱処理を行う。
0℃の熱処理を行うことが好ましい。ここでは炉に入れ、窒素雰囲気または酸素を含む窒
素雰囲気下で350℃、1時間の熱処理を行う。
次いで、ソース電極層36a及びドレイン電極層36b、及びチャネル保護層34を覆う
樹脂層17を膜厚0.5μm~3μmの範囲で形成する。樹脂層17に用いる感光性また
は非感光性の有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジ
ストまたはベンゾシクロブテン、またはこれらの積層などを用いる。
樹脂層17を膜厚0.5μm~3μmの範囲で形成する。樹脂層17に用いる感光性また
は非感光性の有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジ
ストまたはベンゾシクロブテン、またはこれらの積層などを用いる。
なお、樹脂層17の形成以後の工程は、実施の形態1と同一であるため、ここでは簡略に
示す。
示す。
次いで、樹脂層17上にPCVD法またはスパッタ法により低パワー条件(または低い基
板温度(200℃未満、好ましくは室温~100℃))で第2の保護絶縁層18を膜厚5
0nm~400nmの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用い
て第2の保護絶縁層18を形成してもよい。
板温度(200℃未満、好ましくは室温~100℃))で第2の保護絶縁層18を膜厚5
0nm~400nmの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用い
て第2の保護絶縁層18を形成してもよい。
次いで、導電層を形成した後、フォトリソグラフィー工程を行い、導電層上にレジストマ
スクを形成し、エッチングにより不要な部分を除去して配線及び電極(第2のゲート電極
19を含む配線など)を形成する。
スクを形成し、エッチングにより不要な部分を除去して配線及び電極(第2のゲート電極
19を含む配線など)を形成する。
以上の工程を経ることによって図3(A)に示す薄膜トランジスタ31を得ることができ
る。なお、薄膜トランジスタ31は、チャネル保護層34と樹脂層17と第2の保護絶縁
層18との積層が第2のゲート絶縁層として機能する。
る。なお、薄膜トランジスタ31は、チャネル保護層34と樹脂層17と第2の保護絶縁
層18との積層が第2のゲート絶縁層として機能する。
また、第2のゲート電極19の幅は、第1のゲート電極11の幅及び酸化物半導体層33
の幅よりも広くすることで酸化物半導体層33全体に第2のゲート電極19からゲート電
圧を印加することができる。さらに、樹脂層17と第2の保護絶縁層18との積層が厚く
、寄生容量が問題にならないのであれば、駆動回路の複数の薄膜トランジスタを覆う共通
の第2のゲート電極とし、第2のゲート電極の面積を駆動回路とほぼ同じ大きさ、または
それ以上としてもよい。
の幅よりも広くすることで酸化物半導体層33全体に第2のゲート電極19からゲート電
圧を印加することができる。さらに、樹脂層17と第2の保護絶縁層18との積層が厚く
、寄生容量が問題にならないのであれば、駆動回路の複数の薄膜トランジスタを覆う共通
の第2のゲート電極とし、第2のゲート電極の面積を駆動回路とほぼ同じ大きさ、または
それ以上としてもよい。
また、樹脂層17と第2の保護絶縁層18との積層が薄く、寄生容量が問題になるのであ
れば、図3(A)の構造において、第1のゲート電極11の幅は、第2のゲート電極19
の幅よりも狭くすることで、ソース電極層またはドレイン電極層と重なる面積を縮小して
寄生容量を小さくすることが好ましい。さらに、第1のゲート電極11の幅をチャネル保
護層34の幅よりも狭くし、第2のゲート電極19の幅をチャネル保護層34の幅よりも
狭くすることで、ソース電極層またはドレイン電極層と重ならないようにして寄生容量を
更に低減する構成としてもよい。
れば、図3(A)の構造において、第1のゲート電極11の幅は、第2のゲート電極19
の幅よりも狭くすることで、ソース電極層またはドレイン電極層と重なる面積を縮小して
寄生容量を小さくすることが好ましい。さらに、第1のゲート電極11の幅をチャネル保
護層34の幅よりも狭くし、第2のゲート電極19の幅をチャネル保護層34の幅よりも
狭くすることで、ソース電極層またはドレイン電極層と重ならないようにして寄生容量を
更に低減する構成としてもよい。
また、図3(B)は、図3(A)と、一部異なる構造を示している。図3(B)において
、図3(A)と異なる部分以外は、同一の符号を用いて説明する。
、図3(A)と異なる部分以外は、同一の符号を用いて説明する。
図3(B)は、図3(A)と第2のゲート電極19と第2の保護絶縁層18の形成順序が
異なる例である。
異なる例である。
図3(B)に示すように、薄膜トランジスタ32の第2のゲート電極19は、第1の保護
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。樹脂層17と第2の保護絶縁層18との間に設ける構成とすると、樹
脂層17とともに第2のゲート電極19が酸化物半導体層33へのプラズマダメージを低
減する効果を有する。
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。樹脂層17と第2の保護絶縁層18との間に設ける構成とすると、樹
脂層17とともに第2のゲート電極19が酸化物半導体層33へのプラズマダメージを低
減する効果を有する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
である。
(実施の形態4)
図4(A)は、上下を2つのゲート電極に挟まれた酸化物半導体層を用いた薄膜トランジ
スタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び
駆動回路に用いる薄膜トランジスタの一例を示す。
図4(A)は、上下を2つのゲート電極に挟まれた酸化物半導体層を用いた薄膜トランジ
スタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び
駆動回路に用いる薄膜トランジスタの一例を示す。
なお、実施の形態1とは、酸化物半導体層16に接して非晶質シリコン膜が設けられてい
る点以外は同一であるため、ここでは詳細な説明は省略し、図1(A)と同じ箇所には同
一の符号を用いて説明する。実施の形態1とは、ソース電極層15a及びドレイン電極層
15bをマスクとして一部エッチングし酸化物半導体層16に膜厚の薄い部分を形成する
工程までは同一である。
る点以外は同一であるため、ここでは詳細な説明は省略し、図1(A)と同じ箇所には同
一の符号を用いて説明する。実施の形態1とは、ソース電極層15a及びドレイン電極層
15bをマスクとして一部エッチングし酸化物半導体層16に膜厚の薄い部分を形成する
工程までは同一である。
実施の形態1に従って、ソース電極層15a及びドレイン電極層15bと重なる領域より
も膜厚の薄い領域を有する酸化物半導体層16を形成する。
も膜厚の薄い領域を有する酸化物半導体層16を形成する。
次いで、レジストマスクを除去した後、スパッタ法で得られる非晶質半導体膜またはその
化合物、代表的にはアモルファスシリコン膜を成膜する。なお、非晶質シリコン膜の化合
物とは、スパッタ法で形成されるボロンなどのp型の不純物元素を含むp型非晶質シリコ
ン膜、或いはスパッタ法で形成されるリンなどのn型の不純物元素を含むn型非晶質シリ
コン膜を指している。
化合物、代表的にはアモルファスシリコン膜を成膜する。なお、非晶質シリコン膜の化合
物とは、スパッタ法で形成されるボロンなどのp型の不純物元素を含むp型非晶質シリコ
ン膜、或いはスパッタ法で形成されるリンなどのn型の不純物元素を含むn型非晶質シリ
コン膜を指している。
ただし、酸化物半導体層16へのダメージを極力低減するため、成膜条件は低パワー条件
、または基板温度を200℃未満とする。本実施の形態では、基板温度を室温とし、電力
パワーを1kwとしてアモルファスシリコン膜を成膜する。
、または基板温度を200℃未満とする。本実施の形態では、基板温度を室温とし、電力
パワーを1kwとしてアモルファスシリコン膜を成膜する。
また、アモルファスシリコン膜を形成する前に、露出している酸化物半導体層16の膜厚
の薄い領域に対して酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことによ
って、酸化物半導体層の露出面近傍を改質し、酸素過剰領域とすることができる。酸素ラ
ジカル処理を行って酸素過剰領域となった領域にアモルファスシリコン膜を形成すると界
面にSiOx(X>0)の薄膜が形成され、オフ電流の低減を図ることができる。
の薄い領域に対して酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことによ
って、酸化物半導体層の露出面近傍を改質し、酸素過剰領域とすることができる。酸素ラ
ジカル処理を行って酸素過剰領域となった領域にアモルファスシリコン膜を形成すると界
面にSiOx(X>0)の薄膜が形成され、オフ電流の低減を図ることができる。
酸素ラジカルは、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、
又はオゾン発生装置により供給されてもよい。供給された酸素ラジカル又は酸素を薄膜に
照射することによって膜表面を改質することができる。また、酸素ラジカル処理に限定さ
れず、アルゴンと酸素のラジカル処理を行ってもよい。アルゴンと酸素のラジカル処理と
は、アルゴンガスと酸素ガスを導入してプラズマを発生させて薄膜表面の改質を行うこと
である。
又はオゾン発生装置により供給されてもよい。供給された酸素ラジカル又は酸素を薄膜に
照射することによって膜表面を改質することができる。また、酸素ラジカル処理に限定さ
れず、アルゴンと酸素のラジカル処理を行ってもよい。アルゴンと酸素のラジカル処理と
は、アルゴンガスと酸素ガスを導入してプラズマを発生させて薄膜表面の改質を行うこと
である。
次いで、フォトリソグラフィー工程を行い、アモルファスシリコン膜上にレジストマスク
を形成し、エッチングにより不要な部分を除去してチャネル保護層41を形成する。なお
、本実施の形態では、アモルファスシリコン膜を選択的にエッチングする例を示したが特
に限定されず、フォトマスク数及び工程を低減するため、ここでのフォトリソグラフィー
工程を行わなくてもよい。チャネル保護層41は、水分や、水素イオンや、OH-などを
ブロックする層間膜として用いることができる。また、非晶質シリコン膜からなるチャネ
ル保護層41は、酸化物半導体層への光の入射を遮る遮光層としても機能する。
を形成し、エッチングにより不要な部分を除去してチャネル保護層41を形成する。なお
、本実施の形態では、アモルファスシリコン膜を選択的にエッチングする例を示したが特
に限定されず、フォトマスク数及び工程を低減するため、ここでのフォトリソグラフィー
工程を行わなくてもよい。チャネル保護層41は、水分や、水素イオンや、OH-などを
ブロックする層間膜として用いることができる。また、非晶質シリコン膜からなるチャネ
ル保護層41は、酸化物半導体層への光の入射を遮る遮光層としても機能する。
次いで、ソース電極層15a及びドレイン電極層15b、及びチャネル保護層41を覆う
樹脂層17を膜厚0.5μm~3μmの範囲で形成する。樹脂層17に用いる感光性また
は非感光性の有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジ
ストまたはベンゾシクロブテン、またはこれらの積層などを用いる。
樹脂層17を膜厚0.5μm~3μmの範囲で形成する。樹脂層17に用いる感光性また
は非感光性の有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジ
ストまたはベンゾシクロブテン、またはこれらの積層などを用いる。
なお、樹脂層17の形成以後の工程は、実施の形態1と同一であるため、ここでは簡略に
示す。
示す。
次いで、樹脂層17上にPCVD法またはスパッタ法により低パワー条件(または低い基
板温度(200℃未満、好ましくは室温~100℃))で第2の保護絶縁層18を膜厚5
0nm~400nmの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用い
て第2の保護絶縁層18を形成してもよい。
板温度(200℃未満、好ましくは室温~100℃))で第2の保護絶縁層18を膜厚5
0nm~400nmの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用い
て第2の保護絶縁層18を形成してもよい。
次いで、導電層を形成した後、フォトリソグラフィー工程を行い、導電層上にレジストマ
スクを形成し、エッチングにより不要な部分を除去して配線及び電極(第2のゲート電極
19を含む配線など)を形成する。
スクを形成し、エッチングにより不要な部分を除去して配線及び電極(第2のゲート電極
19を含む配線など)を形成する。
以上の工程を経ることによって図4(A)に示す薄膜トランジスタ37を得ることができ
る。
る。
また、非晶質シリコン膜からなるチャネル保護層41は、酸化物半導体層への光の入射を
遮る遮光層としても機能する。本実施の形態では、チャネル保護層41として非晶質シリ
コン膜を用いる例を示したが、チャネル保護層41としてp型非晶質シリコン膜を用いる
場合、オフ時のリーク電流を低減し、p型非晶質シリコン膜に接して設けられた酸化物半
導体層のバックチャネルで発生したキャリア(電子)を打ち消す効果がある。
遮る遮光層としても機能する。本実施の形態では、チャネル保護層41として非晶質シリ
コン膜を用いる例を示したが、チャネル保護層41としてp型非晶質シリコン膜を用いる
場合、オフ時のリーク電流を低減し、p型非晶質シリコン膜に接して設けられた酸化物半
導体層のバックチャネルで発生したキャリア(電子)を打ち消す効果がある。
また、図4(B)は、図4(A)と、一部異なる構造を示している。図4(B)において
、図4(A)と異なる部分以外は、同一の符号を用いて説明する。
、図4(A)と異なる部分以外は、同一の符号を用いて説明する。
図4(B)は、図4(A)と第2のゲート電極19と第2の保護絶縁層18の形成順序が
異なる例である。
異なる例である。
図4(B)に示すように、薄膜トランジスタ38の第2のゲート電極19は、第1の保護
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。樹脂層17と第2の保護絶縁層18との間に設ける構成とすると、チ
ャネル保護層41及び樹脂層17とともに第2のゲート電極19が酸化物半導体層16へ
のプラズマダメージを低減する効果を有する。
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。樹脂層17と第2の保護絶縁層18との間に設ける構成とすると、チ
ャネル保護層41及び樹脂層17とともに第2のゲート電極19が酸化物半導体層16へ
のプラズマダメージを低減する効果を有する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
である。
(実施の形態5)
図5(A)は、上下を2つのゲート電極に挟まれた酸化物半導体層を用いた薄膜トランジ
スタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び
駆動回路に用いる薄膜トランジスタの一例を示す。
図5(A)は、上下を2つのゲート電極に挟まれた酸化物半導体層を用いた薄膜トランジ
スタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び
駆動回路に用いる薄膜トランジスタの一例を示す。
なお、実施の形態2とは、酸化物半導体層26に接して非晶質シリコン膜が設けられてい
る点以外は同一であるため、ここでは詳細な説明は省略し、図2(A)と同じ箇所には同
一の符号を用いて説明する。実施の形態2とは、第1のゲート絶縁層13上に一部接して
酸化物半導体膜を形成する工程までは同一である。
る点以外は同一であるため、ここでは詳細な説明は省略し、図2(A)と同じ箇所には同
一の符号を用いて説明する。実施の形態2とは、第1のゲート絶縁層13上に一部接して
酸化物半導体膜を形成する工程までは同一である。
実施の形態2に従って、酸化物半導体膜を形成した後、大気に触れることなく、スパッタ
法で得られる非晶質半導体膜またはその化合物、代表的にはアモルファスシリコン膜を成
膜する。なお、非晶質シリコン膜の化合物とは、スパッタ法で形成されるボロンなどのp
型の不純物元素を含むp型非晶質シリコン膜、或いはスパッタ法で形成されるリンなどの
n型の不純物元素を含むn型非晶質シリコン膜を指している。
法で得られる非晶質半導体膜またはその化合物、代表的にはアモルファスシリコン膜を成
膜する。なお、非晶質シリコン膜の化合物とは、スパッタ法で形成されるボロンなどのp
型の不純物元素を含むp型非晶質シリコン膜、或いはスパッタ法で形成されるリンなどの
n型の不純物元素を含むn型非晶質シリコン膜を指している。
ただし、酸化物半導体層26へのダメージを極力低減するため、成膜条件は低パワー条件
、または基板温度を200℃未満とする。本実施の形態では、基板温度を室温とし、電力
パワーを1kwとしてボロンを含むアモルファスシリコン膜を成膜する。
、または基板温度を200℃未満とする。本実施の形態では、基板温度を室温とし、電力
パワーを1kwとしてボロンを含むアモルファスシリコン膜を成膜する。
また、ボロンを含むアモルファスシリコン膜を形成する前に、露出している酸化物半導体
膜に対して酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことによって、酸
化物半導体膜の表面近傍を改質し、酸素過剰領域とすることができる。酸素ラジカル処理
を行って酸素過剰領域となった領域にアモルファスシリコン膜を形成すると界面にSiO
x(X>0)の薄膜が形成され、オフ電流の低減を図ることができる。
膜に対して酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことによって、酸
化物半導体膜の表面近傍を改質し、酸素過剰領域とすることができる。酸素ラジカル処理
を行って酸素過剰領域となった領域にアモルファスシリコン膜を形成すると界面にSiO
x(X>0)の薄膜が形成され、オフ電流の低減を図ることができる。
酸素ラジカルは、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、
又はオゾン発生装置により供給されてもよい。供給された酸素ラジカル又は酸素を薄膜に
照射することによって膜表面を改質することができる。また、酸素ラジカル処理に限定さ
れず、アルゴンと酸素のラジカル処理を行ってもよい。アルゴンと酸素のラジカル処理と
は、アルゴンガスと酸素ガスを導入してプラズマを発生させて薄膜表面の改質を行うこと
である。
又はオゾン発生装置により供給されてもよい。供給された酸素ラジカル又は酸素を薄膜に
照射することによって膜表面を改質することができる。また、酸素ラジカル処理に限定さ
れず、アルゴンと酸素のラジカル処理を行ってもよい。アルゴンと酸素のラジカル処理と
は、アルゴンガスと酸素ガスを導入してプラズマを発生させて薄膜表面の改質を行うこと
である。
次いで、フォトリソグラフィー工程を行い、ボロンを含むアモルファスシリコン膜上にレ
ジストマスクを形成し、エッチングにより不要な部分を除去してチャネル保護層42を形
成する。チャネル保護層42は、水分や、水素イオンや、OH-などをブロックする層間
膜として用いることができる。また、非晶質シリコン膜からなるチャネル保護層42は、
酸化物半導体層への光の入射を遮る遮光層としても機能する。また、同じレジストマスク
を用いて酸化物半導体膜の不要な部分を除去して酸化物半導体層26を形成する。さらに
、同じマスクを用いてバッファ層を選択的にエッチングしてソース領域24a、ドレイン
領域24bを形成する。
ジストマスクを形成し、エッチングにより不要な部分を除去してチャネル保護層42を形
成する。チャネル保護層42は、水分や、水素イオンや、OH-などをブロックする層間
膜として用いることができる。また、非晶質シリコン膜からなるチャネル保護層42は、
酸化物半導体層への光の入射を遮る遮光層としても機能する。また、同じレジストマスク
を用いて酸化物半導体膜の不要な部分を除去して酸化物半導体層26を形成する。さらに
、同じマスクを用いてバッファ層を選択的にエッチングしてソース領域24a、ドレイン
領域24bを形成する。
次いで、レジストマスクを除去した後、200℃~600℃、代表的には300℃~50
0℃の熱処理を行うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で35
0℃、1時間の熱処理を行う。
0℃の熱処理を行うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で35
0℃、1時間の熱処理を行う。
次いで、ソース電極層25a及びドレイン電極層25b、及び酸化物半導体層26を覆う
樹脂層17を膜厚0.5μm~3μmの範囲で形成する。樹脂層17に用いる感光性また
は非感光性の有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジ
ストまたはベンゾシクロブテン、またはこれらの積層などを用いる。
樹脂層17を膜厚0.5μm~3μmの範囲で形成する。樹脂層17に用いる感光性また
は非感光性の有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジ
ストまたはベンゾシクロブテン、またはこれらの積層などを用いる。
なお、樹脂層17の形成以後の工程は、実施の形態2と同一であるため、ここでは簡略に
示す。
示す。
次いで、樹脂層17上にPCVD法またはスパッタ法により低パワー条件(または低い基
板温度(200℃未満、好ましくは室温~100℃))で第2の保護絶縁層18を膜厚5
0nm~400nmの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用い
て第2の保護絶縁層18を形成してもよい。
板温度(200℃未満、好ましくは室温~100℃))で第2の保護絶縁層18を膜厚5
0nm~400nmの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用い
て第2の保護絶縁層18を形成してもよい。
次いで、導電層を形成した後、フォトリソグラフィー工程を行い、導電層上にレジストマ
スクを形成し、エッチングにより不要な部分を除去して配線及び電極(第2のゲート電極
19を含む配線など)を形成する。
スクを形成し、エッチングにより不要な部分を除去して配線及び電極(第2のゲート電極
19を含む配線など)を形成する。
以上の工程を経ることによって図5(A)に示す薄膜トランジスタ53を得ることができ
る。
る。
また、図5(B)は、図5(A)と、一部異なる構造を示している。図5(B)において
、図5(A)と異なる部分以外は、同一の符号を用いて説明する。
、図5(A)と異なる部分以外は、同一の符号を用いて説明する。
図5(B)は、図5(A)と第2のゲート電極19と第2の保護絶縁層18の形成順序が
異なる例である。
異なる例である。
図5(B)に示すように、薄膜トランジスタ54の第2のゲート電極19は、第1の保護
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。樹脂層17と第2の保護絶縁層18との間に設ける構成とすると、チ
ャネル保護層42及び樹脂層17とともに第2のゲート電極19が酸化物半導体層26へ
のプラズマダメージを低減する効果を有する。
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。樹脂層17と第2の保護絶縁層18との間に設ける構成とすると、チ
ャネル保護層42及び樹脂層17とともに第2のゲート電極19が酸化物半導体層26へ
のプラズマダメージを低減する効果を有する。
また、図5(C)は、図5(A)と、一部異なる構造を示している。図5(C)において
、図5(A)と異なる部分以外は、同一の符号を用いて説明する。
、図5(A)と異なる部分以外は、同一の符号を用いて説明する。
図5(C)は、図5(A)とはソース領域27a及びドレイン領域27bとソース電極層
28a及びドレイン電極層28bの上下位置関係が異なる例である。ソース電極層28a
(またはドレイン電極層28b)の下方にソース領域27a(またはドレイン領域27b
)が設けられ、ソース電極層28a(またはドレイン電極層28b)がソース領域27a
(またはドレイン領域27b)へのプラズマダメージを低減する効果を有する。
28a及びドレイン電極層28bの上下位置関係が異なる例である。ソース電極層28a
(またはドレイン電極層28b)の下方にソース領域27a(またはドレイン領域27b
)が設けられ、ソース電極層28a(またはドレイン電極層28b)がソース領域27a
(またはドレイン領域27b)へのプラズマダメージを低減する効果を有する。
即ち、ソース領域27a及びドレイン領域27bへのプラズマダメージを低減するための
ブロッキング層として、ソース領域27a及びドレイン領域27b上に4層(ソース電極
層28a及びドレイン電極層28bと、チャネル保護層42と、樹脂層17と、第2のゲ
ート電極19)が形成されることとなり、ソース領域27a及びドレイン領域27bへの
プラズマダメージがさらに低減される。
ブロッキング層として、ソース領域27a及びドレイン領域27b上に4層(ソース電極
層28a及びドレイン電極層28bと、チャネル保護層42と、樹脂層17と、第2のゲ
ート電極19)が形成されることとなり、ソース領域27a及びドレイン領域27bへの
プラズマダメージがさらに低減される。
図5(C)に示す薄膜トランジスタ55は、第1のゲート絶縁層13上に接して低抵抗の
酸化物半導体膜を形成し、その上に導電膜を形成した後、導電膜を選択的にエッチングす
るレジストマスクと同じマスクを用いて低抵抗の酸化物半導体膜をエッチングする。従っ
て、低抵抗の酸化物半導体膜をエッチングすることによって形成されるソース領域27a
及びドレイン領域27bは、その上に形成されるソース電極層28a及びドレイン電極層
28bと上面形状がほぼ同一となる。また、ソース電極層28a及びドレイン電極層28
bと上面及び側面は酸化物半導体層26と接して形成される。
酸化物半導体膜を形成し、その上に導電膜を形成した後、導電膜を選択的にエッチングす
るレジストマスクと同じマスクを用いて低抵抗の酸化物半導体膜をエッチングする。従っ
て、低抵抗の酸化物半導体膜をエッチングすることによって形成されるソース領域27a
及びドレイン領域27bは、その上に形成されるソース電極層28a及びドレイン電極層
28bと上面形状がほぼ同一となる。また、ソース電極層28a及びドレイン電極層28
bと上面及び側面は酸化物半導体層26と接して形成される。
また、図5(D)は、図5(C)と、一部異なる構造を示している。図5(D)において
、図5(C)と異なる部分以外は、同一の符号を用いて説明する。
、図5(C)と異なる部分以外は、同一の符号を用いて説明する。
図5(D)は、図5(C)と第2のゲート電極19と第2の保護絶縁層18の形成順序が
異なる例である。
異なる例である。
図5(D)に示すように、薄膜トランジスタ56の第2のゲート電極19は、第1の保護
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。樹脂層17と第2の保護絶縁層18との間に設ける構成とすると、チ
ャネル保護層42及び樹脂層17とともに第2のゲート電極19が酸化物半導体層26へ
のプラズマダメージを低減する効果を有する。
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。樹脂層17と第2の保護絶縁層18との間に設ける構成とすると、チ
ャネル保護層42及び樹脂層17とともに第2のゲート電極19が酸化物半導体層26へ
のプラズマダメージを低減する効果を有する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
である。
(実施の形態6)
図6(A)は、上下を2つのゲート電極に挟まれた酸化物半導体層を用いた薄膜トランジ
スタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び
駆動回路に用いる薄膜トランジスタの一例を示す。
図6(A)は、上下を2つのゲート電極に挟まれた酸化物半導体層を用いた薄膜トランジ
スタの断面図の一例である。本実施の形態では、絶縁表面を有する基板上に、画素部及び
駆動回路に用いる薄膜トランジスタの一例を示す。
なお、実施の形態2とは、酸化物半導体層26に接して非晶質シリコン膜が設けられてい
る点以外は同一であるため、ここでは詳細な説明は省略し、図2(A)と同じ箇所には同
一の符号を用いて説明する。実施の形態2とは、酸化物半導体層26を形成する工程まで
は同一である。
る点以外は同一であるため、ここでは詳細な説明は省略し、図2(A)と同じ箇所には同
一の符号を用いて説明する。実施の形態2とは、酸化物半導体層26を形成する工程まで
は同一である。
実施の形態2に従って、酸化物半導体層26を形成した後、酸化物半導体層26上に接す
るチャネル保護層43として、スパッタ法で得られる非晶質半導体膜またはその化合物、
代表的にはアモルファスシリコン膜を成膜する。なお、非晶質シリコン膜の化合物とは、
スパッタ法で形成されるボロンなどのp型の不純物元素を含むp型非晶質シリコン膜、或
いはスパッタ法で形成されるリンなどのn型の不純物元素を含むn型非晶質シリコン膜を
指している。
るチャネル保護層43として、スパッタ法で得られる非晶質半導体膜またはその化合物、
代表的にはアモルファスシリコン膜を成膜する。なお、非晶質シリコン膜の化合物とは、
スパッタ法で形成されるボロンなどのp型の不純物元素を含むp型非晶質シリコン膜、或
いはスパッタ法で形成されるリンなどのn型の不純物元素を含むn型非晶質シリコン膜を
指している。
ただし、酸化物半導体層26へのダメージを極力低減するため、成膜条件は低パワー条件
、または基板温度を200℃未満とする。本実施の形態では、基板温度を室温とし、電力
パワーを1kwとしてボロンを含むアモルファスシリコン膜を成膜する。
、または基板温度を200℃未満とする。本実施の形態では、基板温度を室温とし、電力
パワーを1kwとしてボロンを含むアモルファスシリコン膜を成膜する。
また、ボロンを含むアモルファスシリコン膜を形成する前に、露出している酸化物半導体
層に対して酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことによって、酸
化物半導体層の表面近傍を改質し、酸素過剰領域とすることができる。酸素ラジカル処理
を行って酸素過剰領域となった領域にアモルファスシリコン膜を形成すると界面にSiO
x(X>0)の薄膜が形成され、オフ電流の低減を図ることができる。
層に対して酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことによって、酸
化物半導体層の表面近傍を改質し、酸素過剰領域とすることができる。酸素ラジカル処理
を行って酸素過剰領域となった領域にアモルファスシリコン膜を形成すると界面にSiO
x(X>0)の薄膜が形成され、オフ電流の低減を図ることができる。
酸素ラジカルは、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、
又はオゾン発生装置により供給されてもよい。供給された酸素ラジカル又は酸素を薄膜に
照射することによって膜表面を改質することができる。また、酸素ラジカル処理に限定さ
れず、アルゴンと酸素のラジカル処理を行ってもよい。アルゴンと酸素のラジカル処理と
は、アルゴンガスと酸素ガスを導入してプラズマを発生させて薄膜表面の改質を行うこと
である。
又はオゾン発生装置により供給されてもよい。供給された酸素ラジカル又は酸素を薄膜に
照射することによって膜表面を改質することができる。また、酸素ラジカル処理に限定さ
れず、アルゴンと酸素のラジカル処理を行ってもよい。アルゴンと酸素のラジカル処理と
は、アルゴンガスと酸素ガスを導入してプラズマを発生させて薄膜表面の改質を行うこと
である。
チャネル保護層43は、水分や、水素イオンや、OH-などをブロックする層間膜として
用いることができる。また、非晶質シリコン膜からなるチャネル保護層43は、酸化物半
導体層への光の入射を遮る遮光層としても機能する。
用いることができる。また、非晶質シリコン膜からなるチャネル保護層43は、酸化物半
導体層への光の入射を遮る遮光層としても機能する。
次いで、200℃~600℃、代表的には300℃~500℃の熱処理を行うことが好ま
しい。ここでは炉に入れ、酸素を含む窒素雰囲気下で350℃、1時間の熱処理を行う。
しい。ここでは炉に入れ、酸素を含む窒素雰囲気下で350℃、1時間の熱処理を行う。
次いで、チャネル保護層43を覆う樹脂層17を膜厚0.5μm~3μmの範囲で形成す
る。樹脂層17に用いる感光性または非感光性の有機材料は、ポリイミド、アクリル、ポ
リアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン、またはこれらの積層
などを用いる。
る。樹脂層17に用いる感光性または非感光性の有機材料は、ポリイミド、アクリル、ポ
リアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン、またはこれらの積層
などを用いる。
なお、樹脂層17の形成以後の工程は、実施の形態2と同一であるため、ここでは簡略に
示す。
示す。
次いで、樹脂層17上にPCVD法またはスパッタ法により低パワー条件(または低い基
板温度(200℃未満、好ましくは室温~100℃))で第2の保護絶縁層18を膜厚5
0nm~400nmの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用い
て第2の保護絶縁層18を形成してもよい。
板温度(200℃未満、好ましくは室温~100℃))で第2の保護絶縁層18を膜厚5
0nm~400nmの範囲で形成する。また、低パワー条件で高密度プラズマ装置を用い
て第2の保護絶縁層18を形成してもよい。
次いで、導電層を形成した後、フォトリソグラフィー工程を行い、導電層上にレジストマ
スクを形成し、エッチングにより不要な部分を除去して配線及び電極(第2のゲート電極
19を含む配線など)を形成する。
スクを形成し、エッチングにより不要な部分を除去して配線及び電極(第2のゲート電極
19を含む配線など)を形成する。
以上の工程を経ることによって図6(A)に示す薄膜トランジスタ57を得ることができ
る。
る。
また、図6(B)は、図6(A)と、一部異なる構造を示している。図6(B)において
、図6(A)と異なる部分以外は、同一の符号を用いて説明する。
、図6(A)と異なる部分以外は、同一の符号を用いて説明する。
図6(B)は、図6(A)と第2のゲート電極19と第2の保護絶縁層18の形成順序が
異なる例である。
異なる例である。
図6(B)に示すように、薄膜トランジスタ58の第2のゲート電極19は、第1の保護
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。樹脂層17と第2の保護絶縁層18との間に設ける構成とすると、チ
ャネル保護層43及び樹脂層17とともに第2のゲート電極19が酸化物半導体層26へ
のプラズマダメージを低減する効果を有する。
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。樹脂層17と第2の保護絶縁層18との間に設ける構成とすると、チ
ャネル保護層43及び樹脂層17とともに第2のゲート電極19が酸化物半導体層26へ
のプラズマダメージを低減する効果を有する。
また、図6(C)は、図6(A)と、一部異なる構造を示している。図6(C)において
、図6(A)と異なる部分以外は、同一の符号を用いて説明する。
、図6(A)と異なる部分以外は、同一の符号を用いて説明する。
図6(C)は、図6(A)とはソース領域27a及びドレイン領域27bとソース電極層
28a及びドレイン電極層28bの上下位置関係が異なる例である。ソース電極層28a
(またはドレイン電極層28b)の下方にソース領域27a(またはドレイン領域27b
)が設けられ、ソース電極層28a(またはドレイン電極層28b)がソース領域27a
(またはドレイン領域27b)へのプラズマダメージを低減する効果を有する。
28a及びドレイン電極層28bの上下位置関係が異なる例である。ソース電極層28a
(またはドレイン電極層28b)の下方にソース領域27a(またはドレイン領域27b
)が設けられ、ソース電極層28a(またはドレイン電極層28b)がソース領域27a
(またはドレイン領域27b)へのプラズマダメージを低減する効果を有する。
即ち、ソース領域27a及びドレイン領域27bへのプラズマダメージを低減するための
ブロッキング層として、ソース領域27a及びドレイン領域27b上に4層(ソース電極
層28a及びドレイン電極層28bと、チャネル保護層42と、樹脂層17と、第2のゲ
ート電極19)が形成されることとなり、ソース領域27a及びドレイン領域27bへの
プラズマダメージがさらに低減される。
ブロッキング層として、ソース領域27a及びドレイン領域27b上に4層(ソース電極
層28a及びドレイン電極層28bと、チャネル保護層42と、樹脂層17と、第2のゲ
ート電極19)が形成されることとなり、ソース領域27a及びドレイン領域27bへの
プラズマダメージがさらに低減される。
図6(C)に示す薄膜トランジスタ59は、第1のゲート絶縁層13上に接して低抵抗の
酸化物半導体膜を形成し、その上に導電膜を形成した後、導電膜を選択的にエッチングす
るレジストマスクと同じマスクを用いて低抵抗の酸化物半導体膜をエッチングする。従っ
て、低抵抗の酸化物半導体膜をエッチングすることによって形成されるソース領域27a
及びドレイン領域27bは、その上に形成されるソース電極層28a及びドレイン電極層
28bと上面形状がほぼ同一となる。また、ソース電極層28a及びドレイン電極層28
bと上面及び側面は酸化物半導体層26と接して形成される。
酸化物半導体膜を形成し、その上に導電膜を形成した後、導電膜を選択的にエッチングす
るレジストマスクと同じマスクを用いて低抵抗の酸化物半導体膜をエッチングする。従っ
て、低抵抗の酸化物半導体膜をエッチングすることによって形成されるソース領域27a
及びドレイン領域27bは、その上に形成されるソース電極層28a及びドレイン電極層
28bと上面形状がほぼ同一となる。また、ソース電極層28a及びドレイン電極層28
bと上面及び側面は酸化物半導体層26と接して形成される。
また、図6(D)は、図6(C)と、一部異なる構造を示している。図6(D)において
、図6(C)と異なる部分以外は、同一の符号を用いて説明する。
、図6(C)と異なる部分以外は、同一の符号を用いて説明する。
図6(D)は、図6(C)と第2のゲート電極19と第2の保護絶縁層18の形成順序が
異なる例である。
異なる例である。
図6(D)に示すように、薄膜トランジスタ60の第2のゲート電極19は、第1の保護
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。樹脂層17と第2の保護絶縁層18との間に設ける構成とすると、チ
ャネル保護層43及び樹脂層17とともに第2のゲート電極19が酸化物半導体層26へ
のプラズマダメージを低減する効果を有する。
絶縁膜である樹脂層17上に接して形成し、樹脂層17と第2の保護絶縁層18との間に
設ける構成である。樹脂層17と第2の保護絶縁層18との間に設ける構成とすると、チ
ャネル保護層43及び樹脂層17とともに第2のゲート電極19が酸化物半導体層26へ
のプラズマダメージを低減する効果を有する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
である。
(実施の形態7)
本実施の形態では、2つのnチャネル型の薄膜トランジスタを用いて駆動回路のインバー
タ回路を構成する例を基に以下に説明する。図7(A)に示す薄膜トランジスタは、実施
の形態1の図1(A)に示した薄膜トランジスタ20と同一であるため、同じ部分には同
じ符号を用いて説明する。
本実施の形態では、2つのnチャネル型の薄膜トランジスタを用いて駆動回路のインバー
タ回路を構成する例を基に以下に説明する。図7(A)に示す薄膜トランジスタは、実施
の形態1の図1(A)に示した薄膜トランジスタ20と同一であるため、同じ部分には同
じ符号を用いて説明する。
画素部を駆動するための駆動回路は、インバータ回路、容量、抵抗などを用いて構成する
。2つのnチャネル型TFTを組み合わせてインバータ回路を形成する場合、エンハンス
メント型トランジスタとデプレッション型トランジスタとを組み合わせて形成する場合(
以下、EDMOS回路という)と、エンハンスメント型TFT同士で形成する場合(以下
、EEMOS回路という)がある。
。2つのnチャネル型TFTを組み合わせてインバータ回路を形成する場合、エンハンス
メント型トランジスタとデプレッション型トランジスタとを組み合わせて形成する場合(
以下、EDMOS回路という)と、エンハンスメント型TFT同士で形成する場合(以下
、EEMOS回路という)がある。
駆動回路のインバータ回路の断面構造を図7(A)に示す。なお、図7に示す薄膜トラン
ジスタ20、第2の薄膜トランジスタ431は、ボトムゲート型薄膜トランジスタであり
、酸化物半導体層上にソース領域又はドレイン領域を介して配線が設けられている薄膜ト
ランジスタの例である。
ジスタ20、第2の薄膜トランジスタ431は、ボトムゲート型薄膜トランジスタであり
、酸化物半導体層上にソース領域又はドレイン領域を介して配線が設けられている薄膜ト
ランジスタの例である。
図7(A)において、基板10上に第1のゲート電極11及び第3のゲート電極402を
設ける。第1のゲート電極11及び第3のゲート電極402の材料は、モリブデン、チタ
ン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の
金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成すること
ができる。
設ける。第1のゲート電極11及び第3のゲート電極402の材料は、モリブデン、チタ
ン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の
金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成すること
ができる。
また、第1のゲート電極11及び第3のゲート電極402を覆う第1のゲート絶縁層13
上には、酸化物半導体層16と、第2の酸化物半導体層407とを設ける。
上には、酸化物半導体層16と、第2の酸化物半導体層407とを設ける。
酸化物半導体層16上には第1端子となる電極層(ソース電極層15a)、及び第2端子
となる電極層(ドレイン電極層15b)を設け、第2端子となる電極層は、第1のゲート
絶縁層13に形成されたコンタクトホール404を介して第3のゲート電極402と直接
接続する。また、第2の酸化物半導体層407上には第3端子411となる電極層を設け
る。
となる電極層(ドレイン電極層15b)を設け、第2端子となる電極層は、第1のゲート
絶縁層13に形成されたコンタクトホール404を介して第3のゲート電極402と直接
接続する。また、第2の酸化物半導体層407上には第3端子411となる電極層を設け
る。
薄膜トランジスタ20は、第1のゲート電極11と、第1のゲート絶縁層13を介して第
1のゲート電極11と重なる酸化物半導体層16とを有し、第1端子となる電極層(ソー
ス電極層15a)は、負の電圧VDLが印加される電源線(負電源線)である。この電源
線は、接地電位の電源線(接地電源線)としてもよい。ただし、インバータ回路において
は、第2端子となる電極層(ドレイン電極層15b)に接続される配線の電位によっては
、第1端子となる電極層はドレイン電極層となり、第2端子となる電極層がソース電極層
となる場合がある。
1のゲート電極11と重なる酸化物半導体層16とを有し、第1端子となる電極層(ソー
ス電極層15a)は、負の電圧VDLが印加される電源線(負電源線)である。この電源
線は、接地電位の電源線(接地電源線)としてもよい。ただし、インバータ回路において
は、第2端子となる電極層(ドレイン電極層15b)に接続される配線の電位によっては
、第1端子となる電極層はドレイン電極層となり、第2端子となる電極層がソース電極層
となる場合がある。
また、第2の薄膜トランジスタ431は、第3のゲート電極402と、第1のゲート絶縁
層13を介して第3のゲート電極402と重なる第2の酸化物半導体層407とを有し、
第3端子411は、正の電圧VDHが印加される電源線(正電源線)である。また、イン
バータ回路においては、第2端子となる電極層(ドレイン電極層15b)に接続される配
線の電位によっては、第2端子となる電極層がソース電極層となり、第3端子411とな
る電極層がドレイン電極層となる場合がある。
層13を介して第3のゲート電極402と重なる第2の酸化物半導体層407とを有し、
第3端子411は、正の電圧VDHが印加される電源線(正電源線)である。また、イン
バータ回路においては、第2端子となる電極層(ドレイン電極層15b)に接続される配
線の電位によっては、第2端子となる電極層がソース電極層となり、第3端子411とな
る電極層がドレイン電極層となる場合がある。
また、第2の酸化物半導体層407とドレイン電極層15bとの間にはバッファ層408
a(ソース領域またはドレイン領域とも呼ぶ)を設け、第2の酸化物半導体層407と第
3端子411との間にはバッファ層408b(ドレイン領域またはソース領域とも呼ぶ)
を設ける。
a(ソース領域またはドレイン領域とも呼ぶ)を設け、第2の酸化物半導体層407と第
3端子411との間にはバッファ層408b(ドレイン領域またはソース領域とも呼ぶ)
を設ける。
また、駆動回路のインバータ回路の上面図を図7(B)に示す。図7(B)において、鎖
線Z1-Z2で切断した断面が図7(A)に相当する。
線Z1-Z2で切断した断面が図7(A)に相当する。
薄膜トランジスタ20をエンハンスメント型のnチャネル型トランジスタとするため、本
実施の形態では、酸化物半導体層16上に第2のゲート絶縁層(樹脂層17、第2の保護
絶縁層18の積層)と、該第2のゲート絶縁層上に第2のゲート電極19を設け、第2の
ゲート電極19に印加する電圧によって薄膜トランジスタ20のしきい値制御を行う。
実施の形態では、酸化物半導体層16上に第2のゲート絶縁層(樹脂層17、第2の保護
絶縁層18の積層)と、該第2のゲート絶縁層上に第2のゲート電極19を設け、第2の
ゲート電極19に印加する電圧によって薄膜トランジスタ20のしきい値制御を行う。
また、本実施の形態では、第2の酸化物半導体層407上に第2のゲート絶縁層(樹脂層
17、第2の保護絶縁層18の積層)と、該第2のゲート絶縁層上に第4のゲート電極4
70を設け、第4のゲート電極470に印加する電圧によって第2の薄膜トランジスタ4
31のしきい値制御を行う。
17、第2の保護絶縁層18の積層)と、該第2のゲート絶縁層上に第4のゲート電極4
70を設け、第4のゲート電極470に印加する電圧によって第2の薄膜トランジスタ4
31のしきい値制御を行う。
なお、図7(A)及び図7(B)では、第2端子となる電極層(ドレイン電極層15b)
は、第1のゲート絶縁層13に形成されたコンタクトホール404を介して第3のゲート
電極402と直接接続する例を示したが、特に限定されず、接続電極を別途設けて第2端
子となる電極層(ドレイン電極層15b)と第3のゲート電極402とを電気的に接続さ
せてもよい。
は、第1のゲート絶縁層13に形成されたコンタクトホール404を介して第3のゲート
電極402と直接接続する例を示したが、特に限定されず、接続電極を別途設けて第2端
子となる電極層(ドレイン電極層15b)と第3のゲート電極402とを電気的に接続さ
せてもよい。
また、本実施の形態は、実施の形態1と自由に組み合わせることができる。
(実施の形態8)
本実施の形態では、表示装置について、ブロック図、回路図、各信号等の電位変化を示す
波形図、上面図(レイアウト図)等を参照して説明する。
本実施の形態では、表示装置について、ブロック図、回路図、各信号等の電位変化を示す
波形図、上面図(レイアウト図)等を参照して説明する。
図8(A)は、アクティブマトリクス型液晶表示装置のブロック図の一例を示す。図8(
A)に示す液晶表示装置は、基板800上に表示素子を備えた画素を複数有する画素部8
01と、各画素のゲート電極に接続された走査線を制御する走査線駆動回路802と、選
択された画素へのビデオ信号の入力を制御する信号線駆動回路803と、を有する。各画
素には、図8(B)に示すTFT804(Thin Film Transistor。
以下、TFTという。)が設けられている。TFT804は、第1の制御信号G1及び第
2の制御信号G2によって、In端子とOut端子間の電気的な制御を行う素子である。
なお、図8(B)に示すTFT804のシンボルは、上記実施の形態1乃至6のいずれか
一で説明した4端子によって制御されるTFTを意味し、図面等で以下用いることとする
。
A)に示す液晶表示装置は、基板800上に表示素子を備えた画素を複数有する画素部8
01と、各画素のゲート電極に接続された走査線を制御する走査線駆動回路802と、選
択された画素へのビデオ信号の入力を制御する信号線駆動回路803と、を有する。各画
素には、図8(B)に示すTFT804(Thin Film Transistor。
以下、TFTという。)が設けられている。TFT804は、第1の制御信号G1及び第
2の制御信号G2によって、In端子とOut端子間の電気的な制御を行う素子である。
なお、図8(B)に示すTFT804のシンボルは、上記実施の形態1乃至6のいずれか
一で説明した4端子によって制御されるTFTを意味し、図面等で以下用いることとする
。
なお、ここでは、走査線駆動回路802及び信号線駆動回路803を表示装置に作製する
形態を示したが、走査線駆動回路802の一部をIC等の半導体装置で実装してもよい。
また、信号線駆動回路803の一部をIC等の半導体装置で実装してもよい。走査線駆動
回路802を基板800上に複数設ける構成としてもよい。
形態を示したが、走査線駆動回路802の一部をIC等の半導体装置で実装してもよい。
また、信号線駆動回路803の一部をIC等の半導体装置で実装してもよい。走査線駆動
回路802を基板800上に複数設ける構成としてもよい。
図9は、表示装置を構成する、信号入力端子、走査線、信号線、非線形素子を含む保護回
路、及び画素部の位置関係を説明する図である。絶縁表面を有する基板820上には走査
線823A及び制御線823Bと信号線824が交差して配置され、画素部827が構成
されている。なお、画素部827は、図8(A)に示す画素部801に相当する。なお制
御線823Bを信号線824と平行になるように配置する構成としてもよい。
路、及び画素部の位置関係を説明する図である。絶縁表面を有する基板820上には走査
線823A及び制御線823Bと信号線824が交差して配置され、画素部827が構成
されている。なお、画素部827は、図8(A)に示す画素部801に相当する。なお制
御線823Bを信号線824と平行になるように配置する構成としてもよい。
画素部827は複数の画素828がマトリクス状に配列して構成されている。画素828
は、走査線823A、制御線823B、信号線824に接続される画素TFT829(T
FTともいう)、保持容量部830、画素電極831を含んで構成されている。
は、走査線823A、制御線823B、信号線824に接続される画素TFT829(T
FTともいう)、保持容量部830、画素電極831を含んで構成されている。
ここで示す画素構成において、保持容量部830では、一方の電極と画素TFT829が
接続され、他方の電極と容量線832が接続される場合を示している。また、画素電極8
31は表示素子(液晶素子、発光素子、コントラスト媒体(電子インク)等)を駆動する
一方の電極を構成する。これらの表示素子の他方の電極(対向電極ともいう)はコモン端
子833に接続されている。コモン端子からは共通電位(コモン電位とも呼ぶ)が表示素
子の他方の電極に供給される。
接続され、他方の電極と容量線832が接続される場合を示している。また、画素電極8
31は表示素子(液晶素子、発光素子、コントラスト媒体(電子インク)等)を駆動する
一方の電極を構成する。これらの表示素子の他方の電極(対向電極ともいう)はコモン端
子833に接続されている。コモン端子からは共通電位(コモン電位とも呼ぶ)が表示素
子の他方の電極に供給される。
保護回路835は、画素部827から延びて設けられた配線と、信号線入力端子822と
の間に配設されている。また保護回路835は、走査線駆動回路802と、画素部827
の間に配設されている。本実施の形態では、複数の保護回路835を配設して、走査線8
23A、制御線823B、信号線824、及び容量線832に静電気等によりサージ電圧
が印加され、画素TFT829等が破壊されないように構成されている。そのため、保護
回路835にはサージ電圧が印加されたときに、コモン配線に電荷を逃がすように構成さ
れている。
の間に配設されている。また保護回路835は、走査線駆動回路802と、画素部827
の間に配設されている。本実施の形態では、複数の保護回路835を配設して、走査線8
23A、制御線823B、信号線824、及び容量線832に静電気等によりサージ電圧
が印加され、画素TFT829等が破壊されないように構成されている。そのため、保護
回路835にはサージ電圧が印加されたときに、コモン配線に電荷を逃がすように構成さ
れている。
本実施の形態では、信号線入力端子822の近傍に保護回路835を配設する例を示して
いる。ただし、保護回路835の配設位置、保護回路835の有無はこれに限定されない
。
いる。ただし、保護回路835の配設位置、保護回路835の有無はこれに限定されない
。
図9の画素TFT829に、実施の形態1乃至6のいずれか一に示したTFTを用いるこ
とで、以下の利点がある。
とで、以下の利点がある。
実施の形態1乃至6のいずれか一に示したTFTを有する画素を設けることで、TFTの
閾値電圧の制御、及び/またはTFTのオン電流を大きくすることが可能となる。
閾値電圧の制御、及び/またはTFTのオン電流を大きくすることが可能となる。
TFTの閾値電圧の制御の具体的な例について、図18乃至20に示し説明する。図18
は、制御線823Bの電位を浮遊状態(フローティング)にした際の酸化物半導体を半導
体層に用いたnチャネル型TFTの、ドレイン電流(Id)‐ゲート電圧(Vg)曲線、
及び移動度に関する曲線である。図18のnチャネル型TFTは実施の形態2と同じ工程
で作製したものであり、ボトムコンタクト型構造をとり、チャネル長は20μm、チャネ
ル幅は20μmである。図18のデータは、ドレイン電圧(Vd)を1V(図中の細線)
、及び10V(図中の太線)として測定を行うことにより得られたものである。また図1
9は、制御線823Bの電位を0Vにした際の酸化物半導体を半導体層に用いたnチャネ
ル型TFTの、Id‐Vg曲線、及び移動度に関する曲線である。図19のnチャネル型
TFTは実施の形態2と同じ条件で作製したものであり、ボトムコンタクト型構造をとり
、チャネル長は20μm、チャネル幅は20μmである。図19のデータは、ドレイン電
圧(Vd)を1V(図中の細線)、及び10V(図中の太線)として測定を行うことによ
り得られたものである。
は、制御線823Bの電位を浮遊状態(フローティング)にした際の酸化物半導体を半導
体層に用いたnチャネル型TFTの、ドレイン電流(Id)‐ゲート電圧(Vg)曲線、
及び移動度に関する曲線である。図18のnチャネル型TFTは実施の形態2と同じ工程
で作製したものであり、ボトムコンタクト型構造をとり、チャネル長は20μm、チャネ
ル幅は20μmである。図18のデータは、ドレイン電圧(Vd)を1V(図中の細線)
、及び10V(図中の太線)として測定を行うことにより得られたものである。また図1
9は、制御線823Bの電位を0Vにした際の酸化物半導体を半導体層に用いたnチャネ
ル型TFTの、Id‐Vg曲線、及び移動度に関する曲線である。図19のnチャネル型
TFTは実施の形態2と同じ条件で作製したものであり、ボトムコンタクト型構造をとり
、チャネル長は20μm、チャネル幅は20μmである。図19のデータは、ドレイン電
圧(Vd)を1V(図中の細線)、及び10V(図中の太線)として測定を行うことによ
り得られたものである。
図18、図19からも分かるように、制御線823Bの電位を浮遊状態とした条件の図1
8では、ドレイン電圧に対するId‐Vg曲線のずれが大きいのに対し、制御線823B
の電位を固定電位である0V(GND)とした条件の図19では、ドレイン電圧に対する
Id‐Vg曲線のずれが小さくなっているのがわかる。
8では、ドレイン電圧に対するId‐Vg曲線のずれが大きいのに対し、制御線823B
の電位を固定電位である0V(GND)とした条件の図19では、ドレイン電圧に対する
Id‐Vg曲線のずれが小さくなっているのがわかる。
図18、図19より、制御線823Bの電位を固定電位としたTFTでは、ドレイン電圧
に対するId‐Vg曲線のずれを小さくできることがわかる。
に対するId‐Vg曲線のずれを小さくできることがわかる。
また図20では、制御線823Bの電位G2を固定電位とし、当該固定電位を変化させた
際のTFTのしきい値電圧(Vth)と立ち上がり電圧(Shift値)の特性について
示している。図20に示すように、固定電位である制御線823Bの電位G2を変動させ
ることで、TFTの立ち上がり電圧、及びしきい値電圧を制御することができる。なお、
図18、図19、図20は、実施の形態2に示したボトムコンタクト型構造のデータであ
るが、特にTFT構造に限定されず、固定電位である制御線823Bの電位G2を変動さ
せることで、実施の形態1、実施の形態3乃至6のいずれか一に示したTFTでの立ち上
がり電圧、及びしきい値電圧を制御することができる。
際のTFTのしきい値電圧(Vth)と立ち上がり電圧(Shift値)の特性について
示している。図20に示すように、固定電位である制御線823Bの電位G2を変動させ
ることで、TFTの立ち上がり電圧、及びしきい値電圧を制御することができる。なお、
図18、図19、図20は、実施の形態2に示したボトムコンタクト型構造のデータであ
るが、特にTFT構造に限定されず、固定電位である制御線823Bの電位G2を変動さ
せることで、実施の形態1、実施の形態3乃至6のいずれか一に示したTFTでの立ち上
がり電圧、及びしきい値電圧を制御することができる。
なお、立ち上がり電圧(Shift値)は、Id‐Vg曲線のサブスレッショルド特性に
おいて、傾きが最大になる点に引かれた接線がId=1×10-12Aの水平線と交差す
る電圧値として定義される。
おいて、傾きが最大になる点に引かれた接線がId=1×10-12Aの水平線と交差す
る電圧値として定義される。
次に図10(A)で、画素828に供給される信号の電位変化の概略を表す波形図につい
て示し、画素828の動作について説明する。図10(A)では、任意の画素の接続され
た走査線823A、制御線823B、信号線824、及び容量線832のそれぞれの電位
についての波形について示すものである。図10(A)は、走査線823Aの電位変化の
概略を表す波形G1、制御線823Bの電位変化の概略を表す波形G2、信号線824の
電位変化の概略を表す波形D、及び容量線832の電位変化を表す波形COM、の時間変
化について横軸を時間、縦軸を電位として表したものである。なお、波形G1の高電源電
位はV1と表し、波形G1の低電源電位はV2と表し、波形G2の電位はVcと表し、波
形Dの高電源電位はVD1と表し、波形Dの低電源電位はVD2と表し、波形COMの電
位はVCOMと表す。なお、図示するように、波形G1がV1になってからV2になり、
次にV1になるまでの期間が、1フレーム期間の長さに対応するものである。また、図示
するように、波形G1がV1になってからV2になるまでの期間が、1ゲート選択期間の
長さに対応するものである。
て示し、画素828の動作について説明する。図10(A)では、任意の画素の接続され
た走査線823A、制御線823B、信号線824、及び容量線832のそれぞれの電位
についての波形について示すものである。図10(A)は、走査線823Aの電位変化の
概略を表す波形G1、制御線823Bの電位変化の概略を表す波形G2、信号線824の
電位変化の概略を表す波形D、及び容量線832の電位変化を表す波形COM、の時間変
化について横軸を時間、縦軸を電位として表したものである。なお、波形G1の高電源電
位はV1と表し、波形G1の低電源電位はV2と表し、波形G2の電位はVcと表し、波
形Dの高電源電位はVD1と表し、波形Dの低電源電位はVD2と表し、波形COMの電
位はVCOMと表す。なお、図示するように、波形G1がV1になってからV2になり、
次にV1になるまでの期間が、1フレーム期間の長さに対応するものである。また、図示
するように、波形G1がV1になってからV2になるまでの期間が、1ゲート選択期間の
長さに対応するものである。
図10(A)で1フレーム期間の1ゲート選択期間、すなわち走査線823AがV1にな
ったとき、VD1からVD2の範囲にある信号線824の電位が画素828内の保持容量
部830で保持される。また図10(A)で1フレーム期間の1ゲート選択期間以外の期
間、すなわち走査線823AがV2になったとき、VD1からVD2の範囲にある信号線
824の電位に関わらず、画素828内の保持容量部830は1ゲート選択期間に入力さ
れた電位を保持する。なお制御線823Bの電位変化の概略を表す波形G2は、走査線8
23Aによる画素TFT829の導通または非導通の制御が誤動作しない範囲の固定電位
にすることが好ましい。制御線823Bの電位VcをVD2以下、好ましくはV2からV
D2の範囲とすることで、走査線823Aによる画素TFT829の導通または非導通の
制御が誤動作しないようにすることができる。
ったとき、VD1からVD2の範囲にある信号線824の電位が画素828内の保持容量
部830で保持される。また図10(A)で1フレーム期間の1ゲート選択期間以外の期
間、すなわち走査線823AがV2になったとき、VD1からVD2の範囲にある信号線
824の電位に関わらず、画素828内の保持容量部830は1ゲート選択期間に入力さ
れた電位を保持する。なお制御線823Bの電位変化の概略を表す波形G2は、走査線8
23Aによる画素TFT829の導通または非導通の制御が誤動作しない範囲の固定電位
にすることが好ましい。制御線823Bの電位VcをVD2以下、好ましくはV2からV
D2の範囲とすることで、走査線823Aによる画素TFT829の導通または非導通の
制御が誤動作しないようにすることができる。
また図10(B)には、一例として、信号線824の電位を一定期間、VD1となる場合
の電位変化の概略を示す波形図について示している。図10(B)で図10(A)と異な
る点は、信号線824の電位変化を示す波形Dについて具体的に示した点、画素828内
の保持容量部830に保持される電位変化の波形Cpixを示した点にある。図10(B
)では、波形G1がV1とする前に波形DをVD2からVD1にし、その後波形G1をV
1にして画素828内の保持容量部830の電位、すなわち波形Cpixの電位を上昇さ
せる。また図10(B)では、波形G1がV1とする前に波形DをVD1からVD2にし
、その後波形G1をV1にして画素828内の保持容量部830の電位、すなわち波形C
pixの電位を下降させる。波形G1がV1とする前に波形DをVD2からVD1、また
はVD1からVD2にしておくことで、信号の遅延等による誤作動を軽減することが出来
る。なお図10(B)中、波形Dと波形Cpixは同じ電位となる期間があるが、明瞭化
のためにずらして示している。
の電位変化の概略を示す波形図について示している。図10(B)で図10(A)と異な
る点は、信号線824の電位変化を示す波形Dについて具体的に示した点、画素828内
の保持容量部830に保持される電位変化の波形Cpixを示した点にある。図10(B
)では、波形G1がV1とする前に波形DをVD2からVD1にし、その後波形G1をV
1にして画素828内の保持容量部830の電位、すなわち波形Cpixの電位を上昇さ
せる。また図10(B)では、波形G1がV1とする前に波形DをVD1からVD2にし
、その後波形G1をV1にして画素828内の保持容量部830の電位、すなわち波形C
pixの電位を下降させる。波形G1がV1とする前に波形DをVD2からVD1、また
はVD1からVD2にしておくことで、信号の遅延等による誤作動を軽減することが出来
る。なお図10(B)中、波形Dと波形Cpixは同じ電位となる期間があるが、明瞭化
のためにずらして示している。
図10(A)、(B)に示すように、制御線823Bを設けることにより、実施の形態1
乃至6のいずれか一に示したTFTと同様の作用効果を得ることに加え、画素TFT82
9のしきい値電圧の制御を行うことができる。特に制御線823Bの波形G2を固定電位
にすることにより、しきい値電圧の安定したTFTを得ることができ好適である。
乃至6のいずれか一に示したTFTと同様の作用効果を得ることに加え、画素TFT82
9のしきい値電圧の制御を行うことができる。特に制御線823Bの波形G2を固定電位
にすることにより、しきい値電圧の安定したTFTを得ることができ好適である。
なお、図10(A)、(B)に示す画素828に供給される信号の電位変化の概略を表す
波形図は、一例であって、他の駆動方法を組み合わせて用いてもよい。一例としては、一
定期間毎に、共通電極の共通電位(コモン電位)に対して、画素電極に印加される電圧の
極性を反転させる、反転駆動のような駆動方法を用いてもよい。反転駆動を行うことによ
って、画像のちらつき(フリッカ)などの表示ムラ、及び表示素子、例えば液晶素子の劣
化を抑制することができる。なお、反転駆動の例としては、フレーム反転駆動をはじめ、
ソースライン反転駆動、ゲートライン反転駆動、ドット反転駆動などが挙げられる。なお
表示方式として、プログレッシブ方式、インターレース方式等を用いることができる。ま
た画素に複数のサブ画素(副画素ともいう)を設ける構成としてもよい。
波形図は、一例であって、他の駆動方法を組み合わせて用いてもよい。一例としては、一
定期間毎に、共通電極の共通電位(コモン電位)に対して、画素電極に印加される電圧の
極性を反転させる、反転駆動のような駆動方法を用いてもよい。反転駆動を行うことによ
って、画像のちらつき(フリッカ)などの表示ムラ、及び表示素子、例えば液晶素子の劣
化を抑制することができる。なお、反転駆動の例としては、フレーム反転駆動をはじめ、
ソースライン反転駆動、ゲートライン反転駆動、ドット反転駆動などが挙げられる。なお
表示方式として、プログレッシブ方式、インターレース方式等を用いることができる。ま
た画素に複数のサブ画素(副画素ともいう)を設ける構成としてもよい。
次に、図9に示した画素828のレイアウト図の一例を図11に示す。図11に示す薄膜
トランジスタの構造は、実施の形態1に示すチャネルエッチ型の例である。図11中の鎖
線A-Bで切断した断面が図1(C)の断面に相当する。なお図11に示す画素のレイア
ウト図は、走査線823Aの延伸する方向にRGB(Rは赤、Gは緑、Bは青)の3色に
対応した画素を並べて配設した、いわゆるストライプ配置する例について示している。画
素828の配置としては、他にもデルタ配置、またはベイヤー配置したレイアウトとして
もよい。なお、RGBの三色に限定されず、それ以上でもよく、例えば、RGBW(Wは
白)、又はRGBに、イエロー、シアン、マゼンタなどを一色以上追加したものなどがあ
る。なお、RGBの各色要素の画素毎にその表示領域の大きさが異なっていてもよい。
トランジスタの構造は、実施の形態1に示すチャネルエッチ型の例である。図11中の鎖
線A-Bで切断した断面が図1(C)の断面に相当する。なお図11に示す画素のレイア
ウト図は、走査線823Aの延伸する方向にRGB(Rは赤、Gは緑、Bは青)の3色に
対応した画素を並べて配設した、いわゆるストライプ配置する例について示している。画
素828の配置としては、他にもデルタ配置、またはベイヤー配置したレイアウトとして
もよい。なお、RGBの三色に限定されず、それ以上でもよく、例えば、RGBW(Wは
白)、又はRGBに、イエロー、シアン、マゼンタなどを一色以上追加したものなどがあ
る。なお、RGBの各色要素の画素毎にその表示領域の大きさが異なっていてもよい。
図11の画素の回路は、走査線823Aとなる配線及び容量線832の一方の電極となる
配線として機能する第1の導電層1101、TFT829のチャネル領域を形成する酸化
物半導体層1102、信号線824となる配線及び容量線832の他方の電極となる配線
として機能する第2の導電層1103、画素電極831となる画素電極層1104、制御
線823Bとなる配線として機能する第3の導電層1105、及び第2の導電層1103
と画素電極831とのコンタクトをとるための開口部1106(コンタクト穴ともいう)
について示すものである。図11では、第1の導電層1101と平行して設けられた第3
の導電層1105が、酸化物半導体層1102の上に延設する構成について示したが、図
12に示すように第1の導電層1101上及び酸化物半導体層1102上を覆って設ける
構成としてもよい。図12に示す構成とすることで、図11のレイアウト図に比べ、遮光
性を有する導電材料で第3の導電層1105を構成した場合、遮光膜として用いた際の効
果を高めることができる。
配線として機能する第1の導電層1101、TFT829のチャネル領域を形成する酸化
物半導体層1102、信号線824となる配線及び容量線832の他方の電極となる配線
として機能する第2の導電層1103、画素電極831となる画素電極層1104、制御
線823Bとなる配線として機能する第3の導電層1105、及び第2の導電層1103
と画素電極831とのコンタクトをとるための開口部1106(コンタクト穴ともいう)
について示すものである。図11では、第1の導電層1101と平行して設けられた第3
の導電層1105が、酸化物半導体層1102の上に延設する構成について示したが、図
12に示すように第1の導電層1101上及び酸化物半導体層1102上を覆って設ける
構成としてもよい。図12に示す構成とすることで、図11のレイアウト図に比べ、遮光
性を有する導電材料で第3の導電層1105を構成した場合、遮光膜として用いた際の効
果を高めることができる。
なお、図11及び図12に示すレイアウト図の一部を変更し、TFTのソース領域又はド
レイン領域を、U字状、またはC字状の形状とする構成でもよい。また、第1のゲート電
極として機能する第1の導電層1101のチャネル長方向の幅は、酸化物半導体層110
2の幅よりも広い。また、第2のゲート電極として機能する第3の導電層1105の幅(
チャネル長方向の幅)は、第1の導電層1101の幅より狭く、酸化物半導体層1102
の幅よりも狭い。
レイン領域を、U字状、またはC字状の形状とする構成でもよい。また、第1のゲート電
極として機能する第1の導電層1101のチャネル長方向の幅は、酸化物半導体層110
2の幅よりも広い。また、第2のゲート電極として機能する第3の導電層1105の幅(
チャネル長方向の幅)は、第1の導電層1101の幅より狭く、酸化物半導体層1102
の幅よりも狭い。
また、画素TFTと走査線との接続が図9とは異なる例について、図13に示す。図13
では、実施の形態1乃至6のいずれか一に示したTFTにおいて、酸化物半導体層を挟ん
で設けられる、走査線である第1のゲート電極11と制御線である第2のゲート電極19
とが同電位となった例についてである。なお図13では、図9での説明と同じ箇所に関し
ては、繰り返しの説明を省略する。
では、実施の形態1乃至6のいずれか一に示したTFTにおいて、酸化物半導体層を挟ん
で設けられる、走査線である第1のゲート電極11と制御線である第2のゲート電極19
とが同電位となった例についてである。なお図13では、図9での説明と同じ箇所に関し
ては、繰り返しの説明を省略する。
図13は、表示装置を構成する、信号入力端子、走査線、信号線、非線形素子を含む保護
回路、及び画素部の位置関係を説明する図である。図13が図9と異なる点は、制御線8
23Bがなく、図9での走査線823Aに対応する走査線823を有する点にある。図1
3に示すように走査線823で画素TFTを制御することにより、制御線を省略すること
ができ、配線数、及び信号線入力端子822の数を削減することができる。
回路、及び画素部の位置関係を説明する図である。図13が図9と異なる点は、制御線8
23Bがなく、図9での走査線823Aに対応する走査線823を有する点にある。図1
3に示すように走査線823で画素TFTを制御することにより、制御線を省略すること
ができ、配線数、及び信号線入力端子822の数を削減することができる。
次に図14で、図13に示す画素828に供給される信号の電位変化の概略を表す波形図
について示し、図13での画素828の動作について説明する。図14では、任意の画素
の接続された走査線823、信号線824、及び容量線832のそれぞれの電位について
の波形について示すものである。なお図14では図10(A)との違いを明瞭化するため
、走査線823の電位を、TFTの酸化物半導体層を挟んで設けられる、第1のゲート電
極と第2のゲート電極とで分けて示すことにする。図14は、第1のゲート電極の電位変
化の概略を表す波形G1、第2のゲート電極の電位変化の概略を表す波形G2、信号線8
24の電位変化の概略を表す波形D、及び容量線832の電位変化を表す波形COM、の
時間変化について横軸を時間、縦軸を電位として表したものである。なお、波形G1及び
波形G2の高電源電位はV1と表し、波形G1及び波形G2の低電源電位はV2と表し、
波形Dの高電源電位はVD1と表し、波形Dの低電源電位はVD2と表し、波形COMの
電位はVCOMと表す。なお、図示するように、波形G1がV1になってからV2になり
、次にV1になるまでの期間が、1フレーム期間の長さに対応するものである。また、図
示するように、波形G1がV1になってからV2になるまでの期間が、1ゲート選択期間
の長さに対応するものである。
について示し、図13での画素828の動作について説明する。図14では、任意の画素
の接続された走査線823、信号線824、及び容量線832のそれぞれの電位について
の波形について示すものである。なお図14では図10(A)との違いを明瞭化するため
、走査線823の電位を、TFTの酸化物半導体層を挟んで設けられる、第1のゲート電
極と第2のゲート電極とで分けて示すことにする。図14は、第1のゲート電極の電位変
化の概略を表す波形G1、第2のゲート電極の電位変化の概略を表す波形G2、信号線8
24の電位変化の概略を表す波形D、及び容量線832の電位変化を表す波形COM、の
時間変化について横軸を時間、縦軸を電位として表したものである。なお、波形G1及び
波形G2の高電源電位はV1と表し、波形G1及び波形G2の低電源電位はV2と表し、
波形Dの高電源電位はVD1と表し、波形Dの低電源電位はVD2と表し、波形COMの
電位はVCOMと表す。なお、図示するように、波形G1がV1になってからV2になり
、次にV1になるまでの期間が、1フレーム期間の長さに対応するものである。また、図
示するように、波形G1がV1になってからV2になるまでの期間が、1ゲート選択期間
の長さに対応するものである。
図14で1フレーム期間の1ゲート選択期間、すなわち波形G1及び波形G2がV1にな
ったとき、VD1からVD2の範囲にある信号線824の電位が画素828内の保持容量
部830で保持される。また図14で1フレーム期間の1ゲート選択期間以外の期間、す
なわち波形G1及び波形G2がV2になったとき、VD1からVD2の範囲にある信号線
824の電位に関わらず、画素828内の保持容量部830は1ゲート選択期間に入力さ
れた電位を保持する。なお図14中、波形G1と波形G2は同じ電位となるが、明瞭化の
ためにずらして示している。
ったとき、VD1からVD2の範囲にある信号線824の電位が画素828内の保持容量
部830で保持される。また図14で1フレーム期間の1ゲート選択期間以外の期間、す
なわち波形G1及び波形G2がV2になったとき、VD1からVD2の範囲にある信号線
824の電位に関わらず、画素828内の保持容量部830は1ゲート選択期間に入力さ
れた電位を保持する。なお図14中、波形G1と波形G2は同じ電位となるが、明瞭化の
ためにずらして示している。
図14に示すように、波形G1及び波形G2を同じ電位で駆動することで、TFT829
のチャネルとなる領域を増やすことができ、画素TFT829を流れる電流量を増やすこ
とになるため、表示素子の高速応答を図ることができる。また、波形G1及び波形G2を
同じ電位で駆動する構成として、図15に示すように、第1の走査線駆動回路802A、
及び第2の走査線駆動回路802Bを設ける構成が挙げられる。図15に示す表示装置で
は、第1の走査線駆動回路802A、及び第2の走査線駆動回路802Bから、第1の走
査信号を供給する第1の走査線823C及び第2の走査信号を供給する第2の走査線82
3Dにより、TFTを制御する構成としてもよい。
のチャネルとなる領域を増やすことができ、画素TFT829を流れる電流量を増やすこ
とになるため、表示素子の高速応答を図ることができる。また、波形G1及び波形G2を
同じ電位で駆動する構成として、図15に示すように、第1の走査線駆動回路802A、
及び第2の走査線駆動回路802Bを設ける構成が挙げられる。図15に示す表示装置で
は、第1の走査線駆動回路802A、及び第2の走査線駆動回路802Bから、第1の走
査信号を供給する第1の走査線823C及び第2の走査信号を供給する第2の走査線82
3Dにより、TFTを制御する構成としてもよい。
なお図14に示す電位変化の概略を表す波形図は、図10(A)、(B)と同様に一例で
あって、他の駆動方法を組み合わせて用いてもよい。一例としては、一定期間毎に、共通
電極の共通電位(コモン電位)に対して、画素電極に印加される電圧の極性を反転させる
、反転駆動のような駆動方法を用いてもよい。反転駆動を行うことによって、画像のちら
つき(フリッカ)などの表示ムラ、及び表示素子、例えば液晶素子の劣化を抑制すること
ができる。なお、反転駆動の例としては、フレーム反転駆動をはじめ、ソースライン反転
駆動、ゲートライン反転駆動、ドット反転駆動などが挙げられる。なお表示方式として、
プログレッシブ方式、インターレース方式等を用いることができる。また画素に複数のサ
ブ画素(副画素ともいう)を設ける構成としてもよい。
あって、他の駆動方法を組み合わせて用いてもよい。一例としては、一定期間毎に、共通
電極の共通電位(コモン電位)に対して、画素電極に印加される電圧の極性を反転させる
、反転駆動のような駆動方法を用いてもよい。反転駆動を行うことによって、画像のちら
つき(フリッカ)などの表示ムラ、及び表示素子、例えば液晶素子の劣化を抑制すること
ができる。なお、反転駆動の例としては、フレーム反転駆動をはじめ、ソースライン反転
駆動、ゲートライン反転駆動、ドット反転駆動などが挙げられる。なお表示方式として、
プログレッシブ方式、インターレース方式等を用いることができる。また画素に複数のサ
ブ画素(副画素ともいう)を設ける構成としてもよい。
次に、図13に示した画素828のレイアウト図の一例を図16に示す。なお図16に示
す画素のレイアウト図は、走査線823の延伸する方向にRGB(Rは赤、Gは緑、Bは
青)の3色に対応した画素を並べて配設した、いわゆるストライプ配置する例について示
している。画素828の配置としては、他にもデルタ配置、またはベイヤー配置したレイ
アウトとしてもよい。なお、RGBの三色に限定されず、それ以上でもよく、例えば、R
GBW(Wは白)、又はRGBに、イエロー、シアン、マゼンタなどを一色以上追加した
ものなどがある。なお、RGBの各色要素の画素毎にその表示領域の大きさが異なってい
てもよい。
す画素のレイアウト図は、走査線823の延伸する方向にRGB(Rは赤、Gは緑、Bは
青)の3色に対応した画素を並べて配設した、いわゆるストライプ配置する例について示
している。画素828の配置としては、他にもデルタ配置、またはベイヤー配置したレイ
アウトとしてもよい。なお、RGBの三色に限定されず、それ以上でもよく、例えば、R
GBW(Wは白)、又はRGBに、イエロー、シアン、マゼンタなどを一色以上追加した
ものなどがある。なお、RGBの各色要素の画素毎にその表示領域の大きさが異なってい
てもよい。
図16の画素の回路は、走査線823となる配線及び容量線832の一方の電極となる配
線として機能する第1の導電層1101、TFT829のチャネル領域を形成する酸化物
半導体層1102、信号線824となる配線及び容量線832の他方の電極となる配線と
して機能する第2の導電層1103、画素電極831となる画素電極層1104、第1の
導電層1101に接続された第3の導電層1105、及び第2の導電層1103と画素電
極831とのコンタクトをとるため、または第1の導電層1101と第3の導電層110
5とのコンタクトをとるための開口部1106(コンタクト穴ともいう)について示すも
のである。図16では、第3の導電層1105が、酸化物半導体層1102の上にTFT
829毎に設けられる構成について示したが、図17に示すように第1の導電層1101
上及び酸化物半導体層1102上を覆って設ける構成としてもよい。図17に示す構成と
することで、図16のレイアウト図に比べ、遮光性を有する導電材料で第3の導電層11
05を構成した場合、遮光膜として用いた際の効果を高めることができる。
線として機能する第1の導電層1101、TFT829のチャネル領域を形成する酸化物
半導体層1102、信号線824となる配線及び容量線832の他方の電極となる配線と
して機能する第2の導電層1103、画素電極831となる画素電極層1104、第1の
導電層1101に接続された第3の導電層1105、及び第2の導電層1103と画素電
極831とのコンタクトをとるため、または第1の導電層1101と第3の導電層110
5とのコンタクトをとるための開口部1106(コンタクト穴ともいう)について示すも
のである。図16では、第3の導電層1105が、酸化物半導体層1102の上にTFT
829毎に設けられる構成について示したが、図17に示すように第1の導電層1101
上及び酸化物半導体層1102上を覆って設ける構成としてもよい。図17に示す構成と
することで、図16のレイアウト図に比べ、遮光性を有する導電材料で第3の導電層11
05を構成した場合、遮光膜として用いた際の効果を高めることができる。
なお、図16及び図17に示すレイアウト図の一部を変更し、TFTのソース領域又はド
レイン領域を、U字状、またはC字状の形状とする構成でもよい。また、図17において
は、第1のゲート電極として機能する第1の導電層1101のチャネル長方向の幅は、酸
化物半導体層1102の幅よりも広い。また、第2のゲート電極として機能する第3の導
電層1105の幅(チャネル長方向の幅)は、第1の導電層1101の幅より広く、酸化
物半導体層1102の幅よりも広い。
レイン領域を、U字状、またはC字状の形状とする構成でもよい。また、図17において
は、第1のゲート電極として機能する第1の導電層1101のチャネル長方向の幅は、酸
化物半導体層1102の幅よりも広い。また、第2のゲート電極として機能する第3の導
電層1105の幅(チャネル長方向の幅)は、第1の導電層1101の幅より広く、酸化
物半導体層1102の幅よりも広い。
以上説明したように、上記実施の形態1乃至6のいずれか一のTFTの構成をとることに
より、上記実施の形態で説明した効果に加えて、しきい値電圧の制御を行うことができる
。
より、上記実施の形態で説明した効果に加えて、しきい値電圧の制御を行うことができる
。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
(実施の形態9)
本実施の形態では、上記実施の形態1乃至6のいずれか一で述べたトランジスタを具備す
る表示装置として発光表示装置の一例を示す。表示装置の有する表示素子としては、ここ
ではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセ
ンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによっ
て区別され、前者は有機EL素子、後者は無機EL素子と呼ばれている。
本実施の形態では、上記実施の形態1乃至6のいずれか一で述べたトランジスタを具備す
る表示装置として発光表示装置の一例を示す。表示装置の有する表示素子としては、ここ
ではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセ
ンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによっ
て区別され、前者は有機EL素子、後者は無機EL素子と呼ばれている。
有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分
類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー-ア
クセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明す
る。
類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー-ア
クセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明す
る。
図21は、上記実施の形態1乃至6のいずれか一で述べたトランジスタを具備する発光表
示装置の画素の一例を示す図である。
示装置の画素の一例を示す図である。
発光表示装置が具備する画素の構成及び画素の動作について説明する。ここでは酸化物半
導体層(代表的には、In-Ga-Zn-O系非単結晶膜)をチャネル形成領域に用いる
nチャネル型のトランジスタを1つの画素に2つ用いる例を示す。
導体層(代表的には、In-Ga-Zn-O系非単結晶膜)をチャネル形成領域に用いる
nチャネル型のトランジスタを1つの画素に2つ用いる例を示す。
画素6400は、スイッチング用トランジスタ6401(第1のトランジスタともいう)
、駆動用トランジスタ6402(第2のトランジスタともいう)、発光素子6404及び
容量素子6403を有している。スイッチング用トランジスタ6401は第1のゲート電
極が走査線6406Aに接続され、第2のゲート電極が制御線6406Bに接続され、第
1電極(ソース電極層及びドレイン電極層の一方)が信号線6405に接続され、第2電
極(ソース電極層及びドレイン電極層の他方)が駆動用トランジスタ6402のゲートに
接続されている。駆動用トランジスタ6402は、第1のゲート電極が容量素子6403
を介して電源線6407に接続され、第2のゲート電極が制御線6406Bに接続され、
第1電極が電源線6407に接続され、第2電極が発光素子6404の第1電極(画素電
極)に接続されている。発光素子6404の第2電極は共通電極6408に相当する。共
通電極6408は、同一基板上に形成される共通電位線と電気的に接続され、その接続部
分を共通接続部とすればよい。
、駆動用トランジスタ6402(第2のトランジスタともいう)、発光素子6404及び
容量素子6403を有している。スイッチング用トランジスタ6401は第1のゲート電
極が走査線6406Aに接続され、第2のゲート電極が制御線6406Bに接続され、第
1電極(ソース電極層及びドレイン電極層の一方)が信号線6405に接続され、第2電
極(ソース電極層及びドレイン電極層の他方)が駆動用トランジスタ6402のゲートに
接続されている。駆動用トランジスタ6402は、第1のゲート電極が容量素子6403
を介して電源線6407に接続され、第2のゲート電極が制御線6406Bに接続され、
第1電極が電源線6407に接続され、第2電極が発光素子6404の第1電極(画素電
極)に接続されている。発光素子6404の第2電極は共通電極6408に相当する。共
通電極6408は、同一基板上に形成される共通電位線と電気的に接続され、その接続部
分を共通接続部とすればよい。
なお、発光素子6404の第2電極(共通電極6408)には低電源電位が設定されてい
る。なお、低電源電位とは、電源線6407に設定される高電源電位を基準にして低電源
電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子6404に印加
して、発光素子6404に電流を流して発光素子6404を発光させるため、高電源電位
と低電源電位との電位差が発光素子6404の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
る。なお、低電源電位とは、電源線6407に設定される高電源電位を基準にして低電源
電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子6404に印加
して、発光素子6404に電流を流して発光素子6404を発光させるため、高電源電位
と低電源電位との電位差が発光素子6404の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子6403は駆動用トランジスタ6402のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ6402のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ことも可能である。駆動用トランジスタ6402のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
アナログ階調駆動を行う場合、駆動用トランジスタ6402のゲートに発光素子6404
の順方向電圧+駆動用トランジスタ6402のしきい値電圧以上の電圧をかける。発光素
子6404の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順
方向しきい値電圧を含む。なお、駆動用トランジスタ6402が飽和領域で動作するよう
なビデオ信号を入力することで、発光素子6404に電流を流すことができる。電源線6
407の電位は、駆動用トランジスタ6402を飽和領域で動作させるため、駆動用トラ
ンジスタ6402のゲート電位よりも高くする。ビデオ信号をアナログ値とすることで、
発光素子6404にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができ
る。
の順方向電圧+駆動用トランジスタ6402のしきい値電圧以上の電圧をかける。発光素
子6404の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順
方向しきい値電圧を含む。なお、駆動用トランジスタ6402が飽和領域で動作するよう
なビデオ信号を入力することで、発光素子6404に電流を流すことができる。電源線6
407の電位は、駆動用トランジスタ6402を飽和領域で動作させるため、駆動用トラ
ンジスタ6402のゲート電位よりも高くする。ビデオ信号をアナログ値とすることで、
発光素子6404にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができ
る。
図21に示すように、制御線6406Bを設けることにより、実施の形態1乃至6のいず
れか一に示したトランジスタと同様に、スイッチング用トランジスタ6401及び駆動用
トランジスタ6402のしきい値電圧の制御を行うことができる。特に駆動用トランジス
タ6402では、飽和領域で動作するようにビデオ信号を入力することとなる。そのため
、制御線6406Bの電位によってしきい値電圧の制御を行う構成とすることにより、し
きい値電圧のシフトによる入力するビデオ信号と発光素子の輝度とのずれを小さくするこ
とができる。その結果、表示装置の表示品質の向上を図ることが出来る。
れか一に示したトランジスタと同様に、スイッチング用トランジスタ6401及び駆動用
トランジスタ6402のしきい値電圧の制御を行うことができる。特に駆動用トランジス
タ6402では、飽和領域で動作するようにビデオ信号を入力することとなる。そのため
、制御線6406Bの電位によってしきい値電圧の制御を行う構成とすることにより、し
きい値電圧のシフトによる入力するビデオ信号と発光素子の輝度とのずれを小さくするこ
とができる。その結果、表示装置の表示品質の向上を図ることが出来る。
なお、スイッチング用トランジスタ6401は、スイッチとして動作させるトランジスタ
であり、制御線6406Bによる第2のゲートの電位の制御を省略することもできる。
であり、制御線6406Bによる第2のゲートの電位の制御を省略することもできる。
なお、図21に示す画素構成は、これに限定されない。例えば、図21に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
なお、アナログ階調駆動に代えて、デジタル階調駆動を行う場合には、駆動用トランジス
タ6402のゲートには、駆動用トランジスタ6402が十分にオンするか、オフするか
の二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ6402
は線形領域で動作させる。駆動用トランジスタ6402は線形領域で動作させるため、電
源線6407の電圧よりも高い電圧を駆動用トランジスタ6402のゲートにかける。な
お、信号線6405には、(電源線電圧+駆動用トランジスタ6402のVth)以上の
電圧をかける。図21と同じ画素構成を用いることができる。
タ6402のゲートには、駆動用トランジスタ6402が十分にオンするか、オフするか
の二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ6402
は線形領域で動作させる。駆動用トランジスタ6402は線形領域で動作させるため、電
源線6407の電圧よりも高い電圧を駆動用トランジスタ6402のゲートにかける。な
お、信号線6405には、(電源線電圧+駆動用トランジスタ6402のVth)以上の
電圧をかける。図21と同じ画素構成を用いることができる。
次に、発光素子の構成について、図22を用いて説明する。ここでは、駆動用TFTがn
型の場合を例に挙げて、画素の断面構造について説明する。図22(A)(B)(C)の
半導体装置に用いられる駆動用TFTであるTFT7001、7011、7021は、実
施の形態1で示す薄膜トランジスタ20と同様に作製でき、酸化物半導体層をチャネル形
成領域に用いる薄膜トランジスタである。
型の場合を例に挙げて、画素の断面構造について説明する。図22(A)(B)(C)の
半導体装置に用いられる駆動用TFTであるTFT7001、7011、7021は、実
施の形態1で示す薄膜トランジスタ20と同様に作製でき、酸化物半導体層をチャネル形
成領域に用いる薄膜トランジスタである。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発
光素子にも適用することができる。
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発
光素子にも適用することができる。
上面射出構造の発光素子について図22(A)を用いて説明する。
図22(A)には、実施の形態1に示す薄膜トランジスタの作製方法により形成されるT
FT7001を画素に配置する駆動TFTとし、TFT7001と電気的に接続する発光
素子7002から発せられる光が陽極7005側に抜ける場合の画素の断面図を示す。T
FT7001は、樹脂層7017で覆われ、さらに樹脂層7017上に窒化シリコン膜か
らなる第2の保護絶縁層7018を有し、酸化物半導体層として、In-Zn-O系酸化
物半導体を用いる。図22(A)では、発光素子7002の陰極7003と駆動用TFT
であるTFT7001が電気的に接続されており、陰極7003上に発光層7004、陽
極7005が順に積層されている。陰極7003は仕事関数が小さく、なおかつ光を反射
する導電膜であれば様々の材料を用いることができる。例えば、Ca、Al、MgAg、
AlLi等が望ましい。
FT7001を画素に配置する駆動TFTとし、TFT7001と電気的に接続する発光
素子7002から発せられる光が陽極7005側に抜ける場合の画素の断面図を示す。T
FT7001は、樹脂層7017で覆われ、さらに樹脂層7017上に窒化シリコン膜か
らなる第2の保護絶縁層7018を有し、酸化物半導体層として、In-Zn-O系酸化
物半導体を用いる。図22(A)では、発光素子7002の陰極7003と駆動用TFT
であるTFT7001が電気的に接続されており、陰極7003上に発光層7004、陽
極7005が順に積層されている。陰極7003は仕事関数が小さく、なおかつ光を反射
する導電膜であれば様々の材料を用いることができる。例えば、Ca、Al、MgAg、
AlLi等が望ましい。
また、図22(A)では、陰極7003と同じ材料で第2のゲート電極7009が酸化物
半導体層を覆い、遮光している。また、第2のゲート電極7009によってTFT700
1のしきい値を制御する。陰極7003と第2のゲート電極7009とを同じ材料とする
ことで、工程数を低減することができる。
半導体層を覆い、遮光している。また、第2のゲート電極7009によってTFT700
1のしきい値を制御する。陰極7003と第2のゲート電極7009とを同じ材料とする
ことで、工程数を低減することができる。
また、第2のゲート電極7009と陰極7003の短絡を防止するための絶縁材料からな
る隔壁7006を有している。この隔壁7006の一部と露呈している陰極の一部の両方
に重なるように発光層7004が設けられる。
る隔壁7006を有している。この隔壁7006の一部と露呈している陰極の一部の両方
に重なるように発光層7004が設けられる。
そして発光層7004は、単数の層で構成されていても、複数の層が積層されるように構
成されていてもどちらでも良い。複数の層で構成されている場合、陰極7003上に電子
注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれら
の層を全て設ける必要はない。陽極7005は光を透過する透光性を有する導電性材料を
用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含
むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジ
ウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、
酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い。
成されていてもどちらでも良い。複数の層で構成されている場合、陰極7003上に電子
注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれら
の層を全て設ける必要はない。陽極7005は光を透過する透光性を有する導電性材料を
用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含
むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジ
ウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、
酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い。
陰極7003及び陽極7005で発光層7004を挟んでいる領域が発光素子7002に
相当する。図22(A)に示した画素の場合、発光素子7002から発せられる光は、矢
印で示すように陽極7005側に射出する。
相当する。図22(A)に示した画素の場合、発光素子7002から発せられる光は、矢
印で示すように陽極7005側に射出する。
次に、下面射出構造の発光素子について図22(B)を用いて説明する。実施の形態1に
示す薄膜トランジスタの作製方法により形成されるTFTを画素に配置する駆動用TFT
7011とし、駆動用TFT7011と電気的に接続する発光素子7012から発せられ
る光が陰極7013側に射出する場合の、画素の断面図を示す。TFT7011は樹脂層
7017で覆われ、さらに樹脂層7017上に窒化シリコン膜からなる第2の保護絶縁層
7018を有し、酸化物半導体層として、In-Ga-Zn-O系酸化物半導体を用いる
。図22(B)では、駆動用TFT7011と電気的に接続された透光性を有する導電膜
7010上に、発光素子7012の陰極7013が成膜されており、陰極7013上に発
光層7014、陽極7015が順に積層されている。なお、陽極7015が透光性を有す
る場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜7016が成膜され
ていてもよい。陰極7013は、図22(A)の場合と同様に、仕事関数が小さい導電性
材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度(
好ましくは、5nm~30nm程度)とする。例えば20nmの膜厚を有するアルミニウ
ム膜を、陰極7013として用いることができる。そして発光層7014は、図22(A
)と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていて
もどちらでも良い。陽極7015は光を透過する必要はないが、図22(A)と同様に、
透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜7016は、例
えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔
料を添加した樹脂等を用いることもできる。
示す薄膜トランジスタの作製方法により形成されるTFTを画素に配置する駆動用TFT
7011とし、駆動用TFT7011と電気的に接続する発光素子7012から発せられ
る光が陰極7013側に射出する場合の、画素の断面図を示す。TFT7011は樹脂層
7017で覆われ、さらに樹脂層7017上に窒化シリコン膜からなる第2の保護絶縁層
7018を有し、酸化物半導体層として、In-Ga-Zn-O系酸化物半導体を用いる
。図22(B)では、駆動用TFT7011と電気的に接続された透光性を有する導電膜
7010上に、発光素子7012の陰極7013が成膜されており、陰極7013上に発
光層7014、陽極7015が順に積層されている。なお、陽極7015が透光性を有す
る場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜7016が成膜され
ていてもよい。陰極7013は、図22(A)の場合と同様に、仕事関数が小さい導電性
材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度(
好ましくは、5nm~30nm程度)とする。例えば20nmの膜厚を有するアルミニウ
ム膜を、陰極7013として用いることができる。そして発光層7014は、図22(A
)と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていて
もどちらでも良い。陽極7015は光を透過する必要はないが、図22(A)と同様に、
透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜7016は、例
えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔
料を添加した樹脂等を用いることもできる。
また、図22(B)では、透光性を有する導電膜7010と同じ透光性を有する導電性材
料で第2のゲート電極7019が酸化物半導体層を覆う構成としている。本実施の形態で
は、第2のゲート電極7019の材料として、SiOxを含むインジウム錫酸化物を用い
る。また、第2のゲート電極7019によってTFT7011のしきい値を制御する。透
光性を有する導電膜7010と第2のゲート電極7019とを同じ材料とすることで、工
程数を低減することができる。また、TFT7011の酸化物半導体層は、第2のゲート
電極7019上方に形成される遮蔽膜7016によって遮光する構成となっている。
料で第2のゲート電極7019が酸化物半導体層を覆う構成としている。本実施の形態で
は、第2のゲート電極7019の材料として、SiOxを含むインジウム錫酸化物を用い
る。また、第2のゲート電極7019によってTFT7011のしきい値を制御する。透
光性を有する導電膜7010と第2のゲート電極7019とを同じ材料とすることで、工
程数を低減することができる。また、TFT7011の酸化物半導体層は、第2のゲート
電極7019上方に形成される遮蔽膜7016によって遮光する構成となっている。
陰極7013及び陽極7015で、発光層7014を挟んでいる領域が発光素子7012
に相当する。図22(B)に示した画素の場合、発光素子7012から発せられる光は、
矢印で示すように陰極7013側に射出する。
に相当する。図22(B)に示した画素の場合、発光素子7012から発せられる光は、
矢印で示すように陰極7013側に射出する。
次に、両面射出構造の発光素子について、図22(C)を用いて説明する。
図22(C)には、実施の形態1に示す薄膜トランジスタの作製方法により形成されるT
FT7021を画素に配置する駆動TFTとし、TFT7021と電気的に接続する発光
素子7022から発せられる光が陽極7025側と陰極7023側の両方に抜ける場合の
画素の断面図を示す。TFT7021は、樹脂層7017で覆われ、さらに樹脂層701
7上に窒化シリコン膜からなる第2の保護絶縁層を有し、酸化物半導体層として、Zn-
O系酸化物半導体を用いる。
図22(C)には、実施の形態1に示す薄膜トランジスタの作製方法により形成されるT
FT7021を画素に配置する駆動TFTとし、TFT7021と電気的に接続する発光
素子7022から発せられる光が陽極7025側と陰極7023側の両方に抜ける場合の
画素の断面図を示す。TFT7021は、樹脂層7017で覆われ、さらに樹脂層701
7上に窒化シリコン膜からなる第2の保護絶縁層を有し、酸化物半導体層として、Zn-
O系酸化物半導体を用いる。
また、TFT7021と接続電極7028を介して電気的に接続された透光性を有する導
電膜7027上に、発光素子7022の陰極7023が成膜されており、陰極7023上
に発光層7024、陽極7025が順に積層されている。陰極7023は、図22(A)
の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる
。ただしその膜厚は、光を透過する程度とする。例えば20nmの膜厚を有するAlを、
陰極7023として用いることができる。そして発光層7024は、図22(A)と同様
に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちら
でも良い。陽極7025は、図22(A)と同様に、光を透過する透光性を有する導電性
材料を用いて形成することができる。
電膜7027上に、発光素子7022の陰極7023が成膜されており、陰極7023上
に発光層7024、陽極7025が順に積層されている。陰極7023は、図22(A)
の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる
。ただしその膜厚は、光を透過する程度とする。例えば20nmの膜厚を有するAlを、
陰極7023として用いることができる。そして発光層7024は、図22(A)と同様
に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちら
でも良い。陽極7025は、図22(A)と同様に、光を透過する透光性を有する導電性
材料を用いて形成することができる。
陰極7023と、発光層7024と、陽極7025とが重なっている部分が発光素子70
22に相当する。図22(C)に示した画素の場合、発光素子7022から発せられる光
は、矢印で示すように陽極7025側と陰極7023側の両方に射出する。
22に相当する。図22(C)に示した画素の場合、発光素子7022から発せられる光
は、矢印で示すように陽極7025側と陰極7023側の両方に射出する。
また、図22(C)では、第2のゲート電極7029が酸化物半導体層を覆う構成として
いる。第2のゲート電極7029の材料としては、遮光性を有する導電性材料(チタン、
窒化チタン、アルミニウム、タングステンなど)を用いる。本実施の形態では、第2のゲ
ート電極7029の材料として、チタン膜を用いる。また、第2のゲート電極7029に
よってTFT7021のしきい値を制御する。また、TFT7021の酸化物半導体層は
、第2のゲート電極7029によって遮光する構成となっている。また、TFT7021
と電気的に接続する接続電極7028は、第2のゲート電極7029と同じTi膜を用い
る。
いる。第2のゲート電極7029の材料としては、遮光性を有する導電性材料(チタン、
窒化チタン、アルミニウム、タングステンなど)を用いる。本実施の形態では、第2のゲ
ート電極7029の材料として、チタン膜を用いる。また、第2のゲート電極7029に
よってTFT7021のしきい値を制御する。また、TFT7021の酸化物半導体層は
、第2のゲート電極7029によって遮光する構成となっている。また、TFT7021
と電気的に接続する接続電極7028は、第2のゲート電極7029と同じTi膜を用い
る。
なお、ここでは、発光素子として有機EL素子について述べたが、発光素子として無機E
L素子を設けることも可能である。
L素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ(駆動用TFT)と
発光素子が電気的に接続されている例を示したが、駆動用TFTと発光素子との間に電流
制御用TFTが接続されている構成であってもよい。
発光素子が電気的に接続されている例を示したが、駆動用TFTと発光素子との間に電流
制御用TFTが接続されている構成であってもよい。
次に、半導体装置の一形態に相当する発光表示パネル(発光パネルともいう)の外観及び
断面について、図23を用いて説明する。図23(A)は、第1の基板上に形成された薄
膜トランジスタ及び発光素子を、第2の基板との間にシール材によって封止した、パネル
の上面図であり、図23(B)は、図23(A)のH-Iにおける断面図に相当する。
断面について、図23を用いて説明する。図23(A)は、第1の基板上に形成された薄
膜トランジスタ及び発光素子を、第2の基板との間にシール材によって封止した、パネル
の上面図であり、図23(B)は、図23(A)のH-Iにおける断面図に相当する。
第1の基板4500上に設けられた画素部4502、信号線駆動回路4503a、450
3b、及び走査線駆動回路4504a、4504bを囲むようにして、シール材4505
が設けられている。また画素部4502、信号線駆動回路4503a、4503b、及び
走査線駆動回路4504a、4504bの上に第2の基板4506が設けられている。よ
って画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路45
04a、4504bは、第1の基板4500とシール材4505と第2の基板4506と
によって、充填材4507と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム(貼り合わせフィルム、紫外線硬化樹脂フィル
ム等)やカバー材でパッケージング(封入)することが好ましい。
3b、及び走査線駆動回路4504a、4504bを囲むようにして、シール材4505
が設けられている。また画素部4502、信号線駆動回路4503a、4503b、及び
走査線駆動回路4504a、4504bの上に第2の基板4506が設けられている。よ
って画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路45
04a、4504bは、第1の基板4500とシール材4505と第2の基板4506と
によって、充填材4507と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム(貼り合わせフィルム、紫外線硬化樹脂フィル
ム等)やカバー材でパッケージング(封入)することが好ましい。
また第1の基板4500上に設けられた画素部4502、信号線駆動回路4503a、4
503b、及び走査線駆動回路4504a、4504bは、薄膜トランジスタを複数有し
ており、図23(B)では、画素部4502に含まれる薄膜トランジスタ4510と、信
号線駆動回路4503aに含まれる薄膜トランジスタ4509とを例示している。
503b、及び走査線駆動回路4504a、4504bは、薄膜トランジスタを複数有し
ており、図23(B)では、画素部4502に含まれる薄膜トランジスタ4510と、信
号線駆動回路4503aに含まれる薄膜トランジスタ4509とを例示している。
薄膜トランジスタ4509、4510は、Zn-O系酸化物半導体を用いる。本実施の形
態において、薄膜トランジスタ4509、4510はnチャネル型薄膜トランジスタであ
る。薄膜トランジスタ4509、4510は酸化物半導体層と接する樹脂層4508と、
樹脂層4508上の第2の保護絶縁層4514で覆われている。また、窒化シリコン膜か
らなる第2の保護絶縁層4514は、樹脂層の上面及び側面を覆って形成され、画素部の
外側で第1のゲート絶縁層4501と接して封止している。また、薄膜トランジスタ45
09の上方には、第2のゲート電極として機能する導電層4522が設けられる。また、
薄膜トランジスタ4510の上方にも第2のゲート電極として機能する導電層4521が
設けられる。導電層4521、及び導電層4522は、薄膜トランジスタのしきい値制御
だけでなく酸化物半導体層の保護層としても機能する。
態において、薄膜トランジスタ4509、4510はnチャネル型薄膜トランジスタであ
る。薄膜トランジスタ4509、4510は酸化物半導体層と接する樹脂層4508と、
樹脂層4508上の第2の保護絶縁層4514で覆われている。また、窒化シリコン膜か
らなる第2の保護絶縁層4514は、樹脂層の上面及び側面を覆って形成され、画素部の
外側で第1のゲート絶縁層4501と接して封止している。また、薄膜トランジスタ45
09の上方には、第2のゲート電極として機能する導電層4522が設けられる。また、
薄膜トランジスタ4510の上方にも第2のゲート電極として機能する導電層4521が
設けられる。導電層4521、及び導電層4522は、薄膜トランジスタのしきい値制御
だけでなく酸化物半導体層の保護層としても機能する。
導電層4522の幅は、薄膜トランジスタ4509のゲート電極の幅よりも広く、酸化物
半導体層全体に第2のゲート電極からゲート電圧を印加することができる。また、導電層
4522として遮光性の導電膜を用いる場合、薄膜トランジスタ4509の酸化物半導体
層への光を遮断することができる。第2のゲート電極として遮光性を有する導電層452
2とする場合、酸化物半導体の光感度による薄膜トランジスタの電気特性の変動を防止し
安定化する効果がある。
半導体層全体に第2のゲート電極からゲート電圧を印加することができる。また、導電層
4522として遮光性の導電膜を用いる場合、薄膜トランジスタ4509の酸化物半導体
層への光を遮断することができる。第2のゲート電極として遮光性を有する導電層452
2とする場合、酸化物半導体の光感度による薄膜トランジスタの電気特性の変動を防止し
安定化する効果がある。
また、導電層4521の幅は、導電層4522の幅と異なっており、導電層4521の幅
は、薄膜トランジスタ4510のゲート電極の幅よりも狭い。導電層4521の幅を薄膜
トランジスタ4510のゲート電極の幅よりも狭くすることで、ソース電極層またはドレ
イン電極層と重なる面積を縮小して寄生容量を小さくすることができる。導電層4521
の幅は、薄膜トランジスタ4510の酸化物半導体層の幅よりも狭く、一部しか遮光して
いないが、さらに上方には第2の電極層4513が設けられており、第2の電極層451
3が酸化物半導体層全体を遮光する。
は、薄膜トランジスタ4510のゲート電極の幅よりも狭い。導電層4521の幅を薄膜
トランジスタ4510のゲート電極の幅よりも狭くすることで、ソース電極層またはドレ
イン電極層と重なる面積を縮小して寄生容量を小さくすることができる。導電層4521
の幅は、薄膜トランジスタ4510の酸化物半導体層の幅よりも狭く、一部しか遮光して
いないが、さらに上方には第2の電極層4513が設けられており、第2の電極層451
3が酸化物半導体層全体を遮光する。
また4511は発光素子に相当し、発光素子4511が有する画素電極である第1の電極
層4517は、薄膜トランジスタ4510のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子4511の構成は、第1の電極層4517、電界発光層
4512、第2の電極層4513の積層構造であるが、本実施の形態に示した構成に限定
されない。発光素子4511から取り出す光の方向などに合わせて、発光素子4511の
構成は適宜変えることができる。
層4517は、薄膜トランジスタ4510のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子4511の構成は、第1の電極層4517、電界発光層
4512、第2の電極層4513の積層構造であるが、本実施の形態に示した構成に限定
されない。発光素子4511から取り出す光の方向などに合わせて、発光素子4511の
構成は適宜変えることができる。
隔壁4520は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第1の電極層4517上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
特に感光性の材料を用い、第1の電極層4517上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層4512は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
されていてもどちらでも良い。
発光素子4511に酸素、水素、水分、二酸化炭素等が侵入しないように、第2の電極層
4513及び隔壁4520上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、DLC膜等を形成することができる。
4513及び隔壁4520上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、DLC膜等を形成することができる。
また、信号線駆動回路4503a、4503b、走査線駆動回路4504a、4504b
、または画素部4502に与えられる各種信号及び電位は、FPC4518a、4518
bから供給されている。
、または画素部4502に与えられる各種信号及び電位は、FPC4518a、4518
bから供給されている。
本実施の形態では、接続端子電極4515が、発光素子4511が有する第1の電極層4
517と同じ導電膜から形成され、端子電極4516は、薄膜トランジスタ4509、4
510が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
517と同じ導電膜から形成され、端子電極4516は、薄膜トランジスタ4509、4
510が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極4515は、FPC4518aが有する端子と、異方性導電膜4519を介
して電気的に接続されている。
して電気的に接続されている。
発光素子4511からの光の取り出し方向に位置する基板には、第2の基板は透光性でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透光性を有する材料を用いる。
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透光性を有する材料を用いる。
また、充填材4507としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEV
A(エチレンビニルアセテート)を用いることができる。本実施の形態は充填材として窒
素を用いた。
脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEV
A(エチレンビニルアセテート)を用いることができる。本実施の形態は充填材として窒
素を用いた。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板(楕円偏光板を含む)、
位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図23の構成に
限定されない。
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図23の構成に
限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置(表示パネル)を作製す
ることができる。
ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
である。
(実施の形態10)
実施の形態1乃至6のいずれか一に示した酸化物半導体層を用いた薄膜トランジスタを作
製し、該薄膜トランジスタを駆動回路、さらには画素部に用いて表示機能を有する液晶表
示装置を作製することができる。また、薄膜トランジスタを駆動回路の一部または全体を
、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
実施の形態1乃至6のいずれか一に示した酸化物半導体層を用いた薄膜トランジスタを作
製し、該薄膜トランジスタを駆動回路、さらには画素部に用いて表示機能を有する液晶表
示装置を作製することができる。また、薄膜トランジスタを駆動回路の一部または全体を
、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
液晶表示装置は表示素子として液晶素子(液晶表示素子ともいう)を含む。
また、液晶表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントロ
ーラを含むIC等を実装した状態にあるモジュールとを含む。さらに、該液晶表示装置を
作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素
子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、
具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極とな
る導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても
良いし、あらゆる形態があてはまる。
ーラを含むIC等を実装した状態にあるモジュールとを含む。さらに、該液晶表示装置を
作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素
子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、
具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極とな
る導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても
良いし、あらゆる形態があてはまる。
なお、本明細書中における液晶表示装置とは、画像表示デバイス、表示デバイス、もしく
は光源(照明装置含む)を指す。また、コネクター、例えばFPC(Flexible
printed circuit)もしくはTAB(Tape Automated B
onding)テープもしくはTCP(Tape Carrier Package)が
取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモ
ジュール、または表示素子にCOG(Chip On Glass)方式によりIC(集
積回路)が直接実装されたモジュールも全て液晶表示装置に含むものとする。
は光源(照明装置含む)を指す。また、コネクター、例えばFPC(Flexible
printed circuit)もしくはTAB(Tape Automated B
onding)テープもしくはTCP(Tape Carrier Package)が
取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモ
ジュール、または表示素子にCOG(Chip On Glass)方式によりIC(集
積回路)が直接実装されたモジュールも全て液晶表示装置に含むものとする。
液晶表示装置の一形態に相当する液晶表示パネルの外観及び断面について、図24を用い
て説明する。図24は、液晶素子4013を第1の基板4001第2の基板4006との
間にシール材4005によって封止した、パネルの上面図であり、図24(B)は、図2
4(A1)(A2)のM-Nにおける断面図に相当する。
て説明する。図24は、液晶素子4013を第1の基板4001第2の基板4006との
間にシール材4005によって封止した、パネルの上面図であり、図24(B)は、図2
4(A1)(A2)のM-Nにおける断面図に相当する。
第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲む
ようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回
路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査
線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006
とによって、液晶層4008と共に封止されている。本実施の形態において液晶層400
8は、特に限定されないが、ブルー相を示す液晶材料を用いる。ブルー相を示す液晶材料
は、電圧無印加状態から電圧印加状態においては、応答速度が1msec以下と短く、高
速応答が可能である。ブルー相を示す液晶材料として液晶及びカイラル剤を含む。カイラ
ル剤は、液晶を螺旋構造に配向させ、ブルー相を発現させるために用いる。例えば、5重
量%以上のカイラル剤を混合させた液晶材料を液晶層に用いればよい。液晶は、サーモト
ロピック液晶、低分子液晶、高分子液晶、強誘電性液晶、反強誘電性液晶等を用いる。
ようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回
路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査
線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006
とによって、液晶層4008と共に封止されている。本実施の形態において液晶層400
8は、特に限定されないが、ブルー相を示す液晶材料を用いる。ブルー相を示す液晶材料
は、電圧無印加状態から電圧印加状態においては、応答速度が1msec以下と短く、高
速応答が可能である。ブルー相を示す液晶材料として液晶及びカイラル剤を含む。カイラ
ル剤は、液晶を螺旋構造に配向させ、ブルー相を発現させるために用いる。例えば、5重
量%以上のカイラル剤を混合させた液晶材料を液晶層に用いればよい。液晶は、サーモト
ロピック液晶、低分子液晶、高分子液晶、強誘電性液晶、反強誘電性液晶等を用いる。
また、図24(A1)は第1の基板4001上のシール材4005によって囲まれている
領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形
成された信号線駆動回路4003が実装されている。なお、図24(A2)は信号線駆動
回路の一部を第1の基板4001上に形成する例であり、第1の基板4001上に信号線
駆動回路4003bが形成され、かつ別途用意された基板上に単結晶半導体膜又は多結晶
半導体膜で形成された信号線駆動回路4003aが実装されている。
領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形
成された信号線駆動回路4003が実装されている。なお、図24(A2)は信号線駆動
回路の一部を第1の基板4001上に形成する例であり、第1の基板4001上に信号線
駆動回路4003bが形成され、かつ別途用意された基板上に単結晶半導体膜又は多結晶
半導体膜で形成された信号線駆動回路4003aが実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、COG方法、
ワイヤボンディング方法、或いはTAB方法などを用いることができる。図24(A1)
は、COG方法により信号線駆動回路4003を実装する例であり、図24(A2)は、
TAB方法により信号線駆動回路4003を実装する例である。
ワイヤボンディング方法、或いはTAB方法などを用いることができる。図24(A1)
は、COG方法により信号線駆動回路4003を実装する例であり、図24(A2)は、
TAB方法により信号線駆動回路4003を実装する例である。
また第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は、
薄膜トランジスタを複数有しており、図24(B)では、画素部4002に含まれる薄膜
トランジスタ4010と、走査線駆動回路4004に含まれる薄膜トランジスタ4011
とを例示している。薄膜トランジスタ4010、4011上には樹脂層4021が設けら
れている。薄膜トランジスタ4010、4011は、実施の形態1乃至6のいずれか一に
示した薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジ
スタ4010、4011は酸化物半導体層をチャネル形成領域に用いるnチャネル型薄膜
トランジスタである。
薄膜トランジスタを複数有しており、図24(B)では、画素部4002に含まれる薄膜
トランジスタ4010と、走査線駆動回路4004に含まれる薄膜トランジスタ4011
とを例示している。薄膜トランジスタ4010、4011上には樹脂層4021が設けら
れている。薄膜トランジスタ4010、4011は、実施の形態1乃至6のいずれか一に
示した薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジ
スタ4010、4011は酸化物半導体層をチャネル形成領域に用いるnチャネル型薄膜
トランジスタである。
薄膜トランジスタ4010、4011は第1の保護絶縁層である樹脂層4021と、第2
の保護絶縁層4022で覆われる。第1の保護絶縁層である樹脂層4021は、薄膜トラ
ンジスタ4010、4011の酸化物半導体層及び第1のゲート絶縁層4020上に接し
て設けられる。
の保護絶縁層4022で覆われる。第1の保護絶縁層である樹脂層4021は、薄膜トラ
ンジスタ4010、4011の酸化物半導体層及び第1のゲート絶縁層4020上に接し
て設けられる。
また、平坦化絶縁膜として用いる樹脂層4021は、ポリイミド、アクリル、ベンゾシク
ロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。
また上記有機材料の他に、低誘電率材料(low-k材料)、シロキサン系樹脂、PSG
(リンガラス)、BPSG(リンボロンガラス)等を用いることができる。なお、これら
の材料で形成される絶縁膜を複数積層させることで、絶縁層を形成してもよい。
ロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。
また上記有機材料の他に、低誘電率材料(low-k材料)、シロキサン系樹脂、PSG
(リンガラス)、BPSG(リンボロンガラス)等を用いることができる。なお、これら
の材料で形成される絶縁膜を複数積層させることで、絶縁層を形成してもよい。
積層する絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、SOG法
、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法、スクリーン
印刷、オフセット印刷等)、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。
、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法、スクリーン
印刷、オフセット印刷等)、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。
なお、第2の保護絶縁層4022は、大気中に浮遊する有機物や金属物、水蒸気などの汚
染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、PCVD法や
スパッタ法を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化
アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニ
ウム膜の単層、又は積層で形成すればよい。
染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、PCVD法や
スパッタ法を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化
アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニ
ウム膜の単層、又は積層で形成すればよい。
樹脂層4021は、透光性樹脂層であり、本実施の形態では感光性ポリイミド樹脂を用い
る。また、第2の保護絶縁層4022は、PCVD法により低パワー条件で得られる窒化
シリコン膜である。また、窒化シリコン膜である下地絶縁層4007と第2の保護絶縁層
4022は、画素部の外側で接する構造となっており、樹脂層4021の側面も封止し、
窒化シリコン膜で薄膜トランジスタ4010、4011を囲み、薄膜トランジスタ401
0、4011の信頼性を向上させている。
る。また、第2の保護絶縁層4022は、PCVD法により低パワー条件で得られる窒化
シリコン膜である。また、窒化シリコン膜である下地絶縁層4007と第2の保護絶縁層
4022は、画素部の外側で接する構造となっており、樹脂層4021の側面も封止し、
窒化シリコン膜で薄膜トランジスタ4010、4011を囲み、薄膜トランジスタ401
0、4011の信頼性を向上させている。
また、薄膜トランジスタ4011の酸化物半導体層と重なる位置に第2のゲート電極40
28が第2の保護絶縁層4022上に形成される。また、薄膜トランジスタ4010の酸
化物半導体層と重なる位置に第2のゲート電極4029が第2の保護絶縁層4022上に
形成される。
28が第2の保護絶縁層4022上に形成される。また、薄膜トランジスタ4010の酸
化物半導体層と重なる位置に第2のゲート電極4029が第2の保護絶縁層4022上に
形成される。
また、第1の基板4001上に画素電極層4030及び共通電極層4031が設けられ、
画素電極層4030は、薄膜トランジスタ4010と電気的に接続されている。また、第
2のゲート電極4028、4029は、共通電極層4031と共通の電位とすることがで
きる。また、第2のゲート電極4028、4029は、共通電極層4031と同一工程で
形成することができる。また、第2のゲート電極4028、4029は、遮光性の導電膜
を用いれば、薄膜トランジスタ4011、4010の酸化物半導体層を遮光する遮光層と
しても機能させることができる。
画素電極層4030は、薄膜トランジスタ4010と電気的に接続されている。また、第
2のゲート電極4028、4029は、共通電極層4031と共通の電位とすることがで
きる。また、第2のゲート電極4028、4029は、共通電極層4031と同一工程で
形成することができる。また、第2のゲート電極4028、4029は、遮光性の導電膜
を用いれば、薄膜トランジスタ4011、4010の酸化物半導体層を遮光する遮光層と
しても機能させることができる。
また、第2のゲート電極4028、4029は、共通電極層4031と異なる電位とする
ことができ、その場合には第2のゲート電極4028、4029と電気的に接続される制
御線を設け、制御線の電位によって薄膜トランジスタ4011、4010のしきい値電圧
の制御を行う構成とする。
ことができ、その場合には第2のゲート電極4028、4029と電気的に接続される制
御線を設け、制御線の電位によって薄膜トランジスタ4011、4010のしきい値電圧
の制御を行う構成とする。
液晶素子4013は、画素電極層4030、共通電極層4031、及び液晶層4008を
含む。本実施の形態では、基板に概略平行(すなわち水平な方向)な電界を生じさせて、
基板と平行な面内で液晶分子を動かして、階調を制御する方式、を用いる。このような方
式として、IPS(In Plane Switching)モードで用いる電極構成や
、FFS(Fringe Field Switching)モードで用いる電極構成が
適用できる。なお、第1の基板4001、第2の基板4006の外側にはそれぞれ偏光板
4032、4033が設けられている。
含む。本実施の形態では、基板に概略平行(すなわち水平な方向)な電界を生じさせて、
基板と平行な面内で液晶分子を動かして、階調を制御する方式、を用いる。このような方
式として、IPS(In Plane Switching)モードで用いる電極構成や
、FFS(Fringe Field Switching)モードで用いる電極構成が
適用できる。なお、第1の基板4001、第2の基板4006の外側にはそれぞれ偏光板
4032、4033が設けられている。
なお、第1の基板4001、第2の基板4006としては、透光性を有するガラス、プラ
スチックなどを用いることができる。プラスチックとしては、FRP(Fibergla
ss-Reinforced Plastics)板、PVF(ポリビニルフルオライド
)フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。
また、アルミニウムホイルをPVFフィルムやポリエステルフィルムで挟んだ構造のシー
トを用いることもできる。
スチックなどを用いることができる。プラスチックとしては、FRP(Fibergla
ss-Reinforced Plastics)板、PVF(ポリビニルフルオライド
)フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。
また、アルミニウムホイルをPVFフィルムやポリエステルフィルムで挟んだ構造のシー
トを用いることもできる。
また4035は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
液晶層4008の膜厚(セルギャップ)を制御するために設けられている。なお球状のス
ペーサを用いていても良い。柱状のスペーサ4035は、第2のゲート電極4029と重
なる位置に配置する。
液晶層4008の膜厚(セルギャップ)を制御するために設けられている。なお球状のス
ペーサを用いていても良い。柱状のスペーサ4035は、第2のゲート電極4029と重
なる位置に配置する。
また、図24の液晶表示装置では、基板の外側(視認側)に偏光板を設ける例を示すが、
偏光板は基板の内側に設けてもよい。偏光板の材料や作製工程条件によって適宜設定すれ
ばよい。また、ブラックマトリクスとして機能する遮光層を設けてもよい。
偏光板は基板の内側に設けてもよい。偏光板の材料や作製工程条件によって適宜設定すれ
ばよい。また、ブラックマトリクスとして機能する遮光層を設けてもよい。
図24においては、薄膜トランジスタ4010、4011上方を覆うように遮光層403
4が第2の基板4006側に設けられている。遮光層4034を設けることにより、さら
にコントラスト向上や薄膜トランジスタの安定化の効果を高めることができる。
4が第2の基板4006側に設けられている。遮光層4034を設けることにより、さら
にコントラスト向上や薄膜トランジスタの安定化の効果を高めることができる。
遮光層4034を設けると、薄膜トランジスタの酸化物半導体層へ入射する光の強度を減
衰させることができ、酸化物半導体の光感度による薄膜トランジスタの電気特性の変動を
防止し安定化する効果を得られる。
衰させることができ、酸化物半導体の光感度による薄膜トランジスタの電気特性の変動を
防止し安定化する効果を得られる。
画素電極層4030、共通電極層4031、第2のゲート電極4028、4029は、酸
化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物
、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウ
ム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加したイ
ンジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物
、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウ
ム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加したイ
ンジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極層4030、共通電極層4031、第2のゲート電極4028、4029
として、導電性高分子(導電性ポリマーともいう)を含む導電性組成物を用いて形成する
ことができる。
として、導電性高分子(導電性ポリマーともいう)を含む導電性組成物を用いて形成する
ことができる。
また別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4
002に与えられる各種信号及び電位は、FPC4018から供給されている。
002に与えられる各種信号及び電位は、FPC4018から供給されている。
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース
線に対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路
は、酸化物半導体を用いた非線形素子を用いて構成することが好ましい。
線に対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路
は、酸化物半導体を用いた非線形素子を用いて構成することが好ましい。
図24では、接続端子電極4015が、画素電極層4030と同じ導電膜から形成され、
端子電極4016は、薄膜トランジスタ4010、4011のソース電極層及びドレイン
電極層と同じ導電膜で形成されている。
端子電極4016は、薄膜トランジスタ4010、4011のソース電極層及びドレイン
電極層と同じ導電膜で形成されている。
接続端子電極4015は、FPC4018が有する端子と、異方性導電膜4019を介し
て電気的に接続されている。
て電気的に接続されている。
また図24においては、信号線駆動回路4003を別途形成し、第1の基板4001に実
装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して
実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成し
て実装しても良い。
装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して
実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成し
て実装しても良い。
図25は液晶表示装置の断面構造の一例であり、素子基板2600と対向基板2601が
シール材2602により固着され、その間にTFT等を含む素子層2603、液晶層26
04が設けられる。
シール材2602により固着され、その間にTFT等を含む素子層2603、液晶層26
04が設けられる。
カラー表示を行う場合、バックライト部に複数種の発光色を射出する発光ダイオードを配
置する。RGB方式の場合は、赤の発光ダイオード2910R、緑の発光ダイオード29
10G、青の発光ダイオード2910Bを液晶表示装置の表示エリアを複数に分割した分
割領域にそれぞれ配置する。
置する。RGB方式の場合は、赤の発光ダイオード2910R、緑の発光ダイオード29
10G、青の発光ダイオード2910Bを液晶表示装置の表示エリアを複数に分割した分
割領域にそれぞれ配置する。
対向基板2601の外側には偏光板2606が設けられ、素子基板2600の外側には偏
光板2607、及び光学シート2613が配設されている。光源は赤の発光ダイオード2
910R、緑の発光ダイオード2910G、青の発光ダイオード2910Bと反射板26
11により構成され、回路基板2612に設けられたLED制御回路2912は、フレキ
シブル配線基板2609により素子基板2600の配線回路部2608と接続され、さら
にコントロール回路や電源回路などの外部回路が組みこまれている。
光板2607、及び光学シート2613が配設されている。光源は赤の発光ダイオード2
910R、緑の発光ダイオード2910G、青の発光ダイオード2910Bと反射板26
11により構成され、回路基板2612に設けられたLED制御回路2912は、フレキ
シブル配線基板2609により素子基板2600の配線回路部2608と接続され、さら
にコントロール回路や電源回路などの外部回路が組みこまれている。
本実施の形態は、このLED制御回路2912によって個別にLEDを発光させることに
よって、フィールドシーケンシャル方式の液晶表示装置とする例を示したが特に限定され
ず、バックライトの光源として冷陰極管または白色LEDを用い、カラーフィルタを設け
てもよい。
よって、フィールドシーケンシャル方式の液晶表示装置とする例を示したが特に限定され
ず、バックライトの光源として冷陰極管または白色LEDを用い、カラーフィルタを設け
てもよい。
また、本実施の形態では、IPSモードで用いる電極構成の例を示したが特に限定されず
、TN(Twisted Nematic)モード、MVA(Multi-domain
Vertical Alignment)モード、PVA(Patterned Ve
rtical Alignment)モード、ASM(Axially Symmetr
ic aligned Micro-cell)モード、OCB(Optical Co
mpensated Birefringence)モード、FLC(Ferroele
ctric Liquid Crystal)モード、AFLC(AntiFerroe
lectric Liquid Crystal)モードなどを用いることができる。
、TN(Twisted Nematic)モード、MVA(Multi-domain
Vertical Alignment)モード、PVA(Patterned Ve
rtical Alignment)モード、ASM(Axially Symmetr
ic aligned Micro-cell)モード、OCB(Optical Co
mpensated Birefringence)モード、FLC(Ferroele
ctric Liquid Crystal)モード、AFLC(AntiFerroe
lectric Liquid Crystal)モードなどを用いることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
である。
(実施の形態11)
本実施の形態では、酸化物半導体層を有する薄膜トランジスタを複数有する半導体装置と
して電子ペーパーの一例を示す。
本実施の形態では、酸化物半導体層を有する薄膜トランジスタを複数有する半導体装置と
して電子ペーパーの一例を示す。
図26(A)は、アクティブマトリクス型の電子ペーパーを示す断面図である。半導体装
置に用いられる表示部に配置される薄膜トランジスタ581としては、実施の形態1乃至
6のいずれか一に示す薄膜トランジスタを用いる。
置に用いられる表示部に配置される薄膜トランジスタ581としては、実施の形態1乃至
6のいずれか一に示す薄膜トランジスタを用いる。
図26(A)の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。
ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極
層である第1の電極層及び第2の電極層の間に配置し、第1の電極層及び第2の電極層に
電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。
ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極
層である第1の電極層及び第2の電極層の間に配置し、第1の電極層及び第2の電極層に
電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。
基板580と基板596との間に封止される薄膜トランジスタ581はボトムゲート構造
の薄膜トランジスタであり、第1の電極層587は、樹脂層585及び第2の保護絶縁層
586に形成された開口を介してソース電極層又はドレイン電極層と電気的に接続してい
る。第1の電極層587と第2の電極層588との間には黒色領域590a及び白色領域
590bを有し、周りが液体で満たされているキャビティを含む球形粒子589が設けら
れており、球形粒子589の周囲は樹脂等の充填材595で充填されている(図26(A
)参照。)。
の薄膜トランジスタであり、第1の電極層587は、樹脂層585及び第2の保護絶縁層
586に形成された開口を介してソース電極層又はドレイン電極層と電気的に接続してい
る。第1の電極層587と第2の電極層588との間には黒色領域590a及び白色領域
590bを有し、周りが液体で満たされているキャビティを含む球形粒子589が設けら
れており、球形粒子589の周囲は樹脂等の充填材595で充填されている(図26(A
)参照。)。
また、薄膜トランジスタ581を覆う樹脂層585上には第2のゲート電極582が形成
される。そして、第2のゲート電極582を覆う第2の保護絶縁層586が形成されてい
る。薄膜トランジスタ581の酸化物半導体層は、第1の保護絶縁層として機能する樹脂
層585と、第2のゲート電極582と、第2の保護絶縁層586とによって保護される
構成となっている。
される。そして、第2のゲート電極582を覆う第2の保護絶縁層586が形成されてい
る。薄膜トランジスタ581の酸化物半導体層は、第1の保護絶縁層として機能する樹脂
層585と、第2のゲート電極582と、第2の保護絶縁層586とによって保護される
構成となっている。
本実施の形態においては、第1の電極層587が画素電極に相当し、第2の電極層588
が共通電極に相当する。第2の電極層588は、薄膜トランジスタ581と同一の基板5
80上に設けられる共通電位線と電気的に接続される。共通接続部において、一対の基板
580、596間に配置される導電性粒子を介して第2の電極層588と共通電位線とを
電気的に接続することができる。
が共通電極に相当する。第2の電極層588は、薄膜トランジスタ581と同一の基板5
80上に設けられる共通電位線と電気的に接続される。共通接続部において、一対の基板
580、596間に配置される導電性粒子を介して第2の電極層588と共通電位線とを
電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径10μm~20
0μm程度のマイクロカプセルを用いる。第1の電極層と第2の電極層との間に設けられ
るマイクロカプセルは、第1の電極層と第2の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、電子ペーパーとよばれている。電気
泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、ま
た消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部
に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため
、電波発信源から表示機能付き半導体装置(単に表示装置、又は表示装置を具備する半導
体装置ともいう)を遠ざけた場合であっても、表示された像を保存しておくことが可能と
なる。
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径10μm~20
0μm程度のマイクロカプセルを用いる。第1の電極層と第2の電極層との間に設けられ
るマイクロカプセルは、第1の電極層と第2の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、電子ペーパーとよばれている。電気
泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、ま
た消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部
に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため
、電波発信源から表示機能付き半導体装置(単に表示装置、又は表示装置を具備する半導
体装置ともいう)を遠ざけた場合であっても、表示された像を保存しておくことが可能と
なる。
実施の形態1乃至6のいずれか一に示す工程により作製される薄膜トランジスタをスイッ
チング素子に用いることで、半導体装置として製造コストが低減された電子ペーパーを作
製することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子
機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍(電子ブック
)、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける
表示等に適用することができる。電子機器の一例を図26(B)に示す。
チング素子に用いることで、半導体装置として製造コストが低減された電子ペーパーを作
製することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子
機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍(電子ブック
)、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける
表示等に適用することができる。電子機器の一例を図26(B)に示す。
図26(B)は、電子書籍2700の一例を示している。例えば、電子書籍2700は、
筐体2701および筐体2703の2つの筐体で構成されている。筐体2701および筐
体2703は、軸部2711により一体とされており、該軸部2711を軸として開閉動
作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能
となる。
筐体2701および筐体2703の2つの筐体で構成されている。筐体2701および筐
体2703は、軸部2711により一体とされており、該軸部2711を軸として開閉動
作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能
となる。
筐体2701には表示部2705が組み込まれ、筐体2703には表示部2707が組み
込まれている。表示部2705および表示部2707は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部(図26(B)では表示部2705)に文章を表示し、左側の
表示部(図26(B)では表示部2707)に画像を表示することができる。
込まれている。表示部2705および表示部2707は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部(図26(B)では表示部2705)に文章を表示し、左側の
表示部(図26(B)では表示部2707)に画像を表示することができる。
また、図26(B)では、筐体2701に操作部などを備えた例を示している。例えば、
筐体2701において、電源2721、操作キー2723、スピーカ2725などを備え
ている。操作キー2723により、頁を送ることができる。なお、筐体の表示部と同一面
にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の
裏面や側面に、外部接続用端子(イヤホン端子、USB端子、またはACアダプタおよび
USBケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備え
る構成としてもよい。さらに、電子書籍2700は、電子辞書としての機能を持たせた構
成としてもよい。
筐体2701において、電源2721、操作キー2723、スピーカ2725などを備え
ている。操作キー2723により、頁を送ることができる。なお、筐体の表示部と同一面
にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の
裏面や側面に、外部接続用端子(イヤホン端子、USB端子、またはACアダプタおよび
USBケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備え
る構成としてもよい。さらに、電子書籍2700は、電子辞書としての機能を持たせた構
成としてもよい。
また、電子書籍2700は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
である。
(実施の形態12)
実施の形態1乃至6のいずれか一に示す工程により作製される薄膜トランジスタを含む半
導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。電子機器と
しては、例えば、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)、コ
ンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフ
レーム、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯型ゲーム機、携帯情報端
末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
実施の形態1乃至6のいずれか一に示す工程により作製される薄膜トランジスタを含む半
導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。電子機器と
しては、例えば、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)、コ
ンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフ
レーム、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯型ゲーム機、携帯情報端
末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図27(A)は、テレビジョン装置9601の一例を示している。テレビジョン装置96
01は、筐体に表示部9603が組み込まれている。表示部9603により、映像を表示
することが可能である。また、ここでは、壁9600に固定して筐体の裏側を支持した構
成を示している。
01は、筐体に表示部9603が組み込まれている。表示部9603により、映像を表示
することが可能である。また、ここでは、壁9600に固定して筐体の裏側を支持した構
成を示している。
テレビジョン装置9601の操作は、筐体が備える操作スイッチや、別体のリモコン操作
機9610により行うことができる。リモコン操作機9610が備える操作キー9609
により、チャンネルや音量の操作を行うことができ、表示部9603に表示される映像を
操作することができる。また、リモコン操作機9610に、当該リモコン操作機9610
から出力する情報を表示する表示部9607を設ける構成としてもよい。
機9610により行うことができる。リモコン操作機9610が備える操作キー9609
により、チャンネルや音量の操作を行うことができ、表示部9603に表示される映像を
操作することができる。また、リモコン操作機9610に、当該リモコン操作機9610
から出力する情報を表示する表示部9607を設ける構成としてもよい。
なお、テレビジョン装置9601は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向
(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向
(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
図27(B)は携帯型遊技機であり、筐体9881と筐体9891の2つの筐体で構成さ
れており、連結部9893により、開閉可能に連結されている。筐体9881には表示部
9882が組み込まれ、筐体9891には表示部9883が組み込まれている。また、図
27(B)に示す携帯型遊技機は、その他、スピーカ部9884、記録媒体挿入部988
6、LEDランプ9890、入力手段(操作キー9885、接続端子9887、センサ9
888(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの)、マイクロフォン9889)等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも半導体装
置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる
。図27(B)に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータ
を読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有
する機能を有する。なお、図27(B)に示す携帯型遊技機が有する機能はこれに限定さ
れず、様々な機能を有することができる。
れており、連結部9893により、開閉可能に連結されている。筐体9881には表示部
9882が組み込まれ、筐体9891には表示部9883が組み込まれている。また、図
27(B)に示す携帯型遊技機は、その他、スピーカ部9884、記録媒体挿入部988
6、LEDランプ9890、入力手段(操作キー9885、接続端子9887、センサ9
888(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの)、マイクロフォン9889)等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも半導体装
置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる
。図27(B)に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータ
を読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有
する機能を有する。なお、図27(B)に示す携帯型遊技機が有する機能はこれに限定さ
れず、様々な機能を有することができる。
図28(A)は、携帯電話機1000の一例を示している。携帯電話機1000は、筐体
1001に組み込まれた表示部1002の他、操作ボタン1003、外部接続ポート10
04、スピーカ1005、マイク1006などを備えている。
1001に組み込まれた表示部1002の他、操作ボタン1003、外部接続ポート10
04、スピーカ1005、マイク1006などを備えている。
図28(A)に示す携帯電話機1000は、表示部1002を指などで触れることで、情
報を入力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部
1002を指などで触れることにより行うことができる。
報を入力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部
1002を指などで触れることにより行うことができる。
表示部1002の画面は主として3つのモードがある。第1は、画像の表示を主とする表
示モードであり、第2は、文字等の情報の入力を主とする入力モードである。第3は表示
モードと入力モードの2つのモードが混合した表示+入力モードである。
示モードであり、第2は、文字等の情報の入力を主とする入力モードである。第3は表示
モードと入力モードの2つのモードが混合した表示+入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部1002を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部1002の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部1002の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機1000内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機1000の向き(縦か横か)を判断して、表
示部1002の画面表示を自動的に切り替えるようにすることができる。
有する検出装置を設けることで、携帯電話機1000の向き(縦か横か)を判断して、表
示部1002の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部1002を触れること、又は筐体1001の操作
ボタン1003の操作により行われる。また、表示部1002に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
ボタン1003の操作により行われる。また、表示部1002に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部1002の光センサで検出される信号を検知し、表示
部1002のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
部1002のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部1002は、イメージセンサとして機能させることもできる。例えば、表示部10
02に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
02に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図28(B)も携帯電話機の一例である。図28(B)の携帯電話機は、筐体9411に
、表示部9412、及び操作ボタン9413を含む表示装置9410と、筐体9401に
操作ボタン9402、外部入力端子9403、マイク9404、スピーカ9405、及び
着信時に発光する発光部9406を含む通信装置9400とを有しており、表示機能を有
する表示装置9410は電話機能を有する通信装置9400と矢印の2方向に脱着可能で
ある。よって、表示装置9410と通信装置9400の短軸同士を取り付けることも、表
示装置9410と通信装置9400の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置9400より表示装置9410を取り外し、表示装置
9410を単独で用いることもできる。通信装置9400と表示装置9410とは無線通
信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッ
テリーを有する。
、表示部9412、及び操作ボタン9413を含む表示装置9410と、筐体9401に
操作ボタン9402、外部入力端子9403、マイク9404、スピーカ9405、及び
着信時に発光する発光部9406を含む通信装置9400とを有しており、表示機能を有
する表示装置9410は電話機能を有する通信装置9400と矢印の2方向に脱着可能で
ある。よって、表示装置9410と通信装置9400の短軸同士を取り付けることも、表
示装置9410と通信装置9400の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置9400より表示装置9410を取り外し、表示装置
9410を単独で用いることもできる。通信装置9400と表示装置9410とは無線通
信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッ
テリーを有する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
である。
10 基板
11 第1のゲート電極
12 下地絶縁層
13 第1のゲート絶縁層
14a ソース領域
14b ドレイン領域
15a ソース電極層
15b ドレイン電極層
16 酸化物半導体層
17 樹脂層
18 第2の保護絶縁層
19 第2のゲート電極
20~23、29~31、37~39、53~60 薄膜トランジスタ
11 第1のゲート電極
12 下地絶縁層
13 第1のゲート絶縁層
14a ソース領域
14b ドレイン領域
15a ソース電極層
15b ドレイン電極層
16 酸化物半導体層
17 樹脂層
18 第2の保護絶縁層
19 第2のゲート電極
20~23、29~31、37~39、53~60 薄膜トランジスタ
Claims (1)
- 絶縁表面上方に第1のゲート電極と、
前記第1のゲート電極上方に第1の絶縁層と、
前記第1の絶縁層上方に酸化物半導体層と、
前記酸化物半導体層上方にソース電極層またはドレイン電極層と、
前記酸化物半導体層と前記ソース電極層の間、及び前記酸化物半導体層と前記ドレイン電極層の間にバッファ層と、
前記ソース電極層または前記ドレイン電極層を覆う樹脂層と、
前記樹脂層上方に第2のゲート電極と、を有し、
前記酸化物半導体層は、前記ソース電極層または前記ドレイン電極層と重なる領域よりも膜厚の薄い領域を有し、
前記樹脂層は、前記酸化物半導体層の膜厚の薄い領域と接する、半導体装置。
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