KR101567114B1 - 발광 장치와 그 제조 방법 - Google Patents

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Abstract

발광 장치의 표시 패널(10)에서는, 평탄화막(103)에 있어서의 서브 픽셀(11a)의 하부 전극층(110)과 서브 픽셀(11b)의 하부 전극층(110)의 사이에 오목부(103a)가 설치되어 있다. 평탄화막(103)에 있어서의 오목부(103a)는, 평탄화막(103)의 다른 상면보다도 침하해 있고, 오목부(103)의 상면에는, 반도체성 중간층(121a)과 동일 재료의 오목부 내 형성층(121b)이 형성되어 있다. 그리고, 평탄화막(103)의 오목부(103a)의 상면에 형성된 반도체성 중간막과 동일 재료의 오목부 내 형성층(121b)은, 단부에서의 막 두께(t2)가, 중앙부에서의 막 두께(t1)보다도 얇게 되어 있다.

Description

발광 장치와 그 제조 방법{LIGHT-EMITTING DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 발광 장치와 그 제조 방법에 관한 것이다.
최근에는, 유기 일렉트로 루미네슨스(유기 EL) 표시 장치가 연구·개발되고 있다(예를 들면, 특허 문헌 1, 2를 참조). 유기 EL 표시 장치는, 서브 픽셀 단위로 유기 EL 소자가 설치된 구성을 가지고, 유기 EL 소자마다 고체 형광성 물질의 전계 발광 현상을 이용하여 자체 발광한다. 종래 기술에 관한 유기 EL 표시 장치의 구성에 대해서, 도 19를 이용하여 설명한다.
도 19에 도시하는 바와 같이, 유기 EL 표시 장치에서는, 기판(900) 상에 TFT(Thin Film Transistor)층(도면에서는, 그 일부인 소스(901a)만을 도시)이 형성되고, 그 위에 패시베이션막(902) 및 평탄화막(903)이 형성되어 있다. 또한, 평탄화막(903) 상에는, 각 서브 픽셀에 대응하는 상태로, 양극층(910)이 형성되어 있다. 하부 전극층(양극층)(910)은, 금속층(9101)과 투명 도전층(9102)의 적층 구성을 가지고, TFT층의 소스(901a)에 대해서, 컨택트홀(904)에 의해 접속되어 있다.
또한, 하부 전극층(910)은, 제1 하부 전극층(910a)과 제2 하부 전극층(910b)과 같이, 서브 픽셀마다 설치되어 있다. 즉, 인접하는 서브 픽셀에 있어서, 제1 하부 전극층(910a)의 제1 금속층(9101a) 및 제1 투명 도전층(9102a)과, 제2 하부 전극층(910b)의 제2 금속층(9101b) 및 제2 투명 도전층(9102b)은, 서로 전기적으로 분리되어 있다.
하부 전극층(910) 및 서브 픽셀간에 있어서의 평탄화막(903) 상에는, 발광 적층체(920), 상부 전극층(음극층)(930) 및 밀봉층(931)이 순서대로 적층 형성되어 있다. 발광 적층체(920)는, 평탄화막(903)의 상면측으로부터 순서대로 적층된 반도체간 중간층(921), 발광층(922) 및 전자 주입층(924)과, 격벽(923)으로 이루어진다. 격벽(923)은, 서브 픽셀마다 발광층(922)을 구획하는 것이다. 구체적으로는, 격벽(923)에 의해, 제1 하부 전극층(910a) 상의 발광층(922a)과, 제2 하부 전극층(91Ob) 상의 발광층(922b)이 구획되어 있다.
특허문헌 1：일본국 특개평 11－54286호 공보 특허 문헌 2：일본국 특개 2004－192890호 공보
그러나, 도 19의 화살표 D로 표시하는 바와 같이, 종래 기술에 관한 유기 EL 표시 장치에서는, 반도체성 중간층(921)이 패널 전면에 형성되어 있으므로, 인접하는 서브 픽셀의 하부 전극층(910)(제1 하부 전극층(910a)과 제2 하부 전극층(910b)의) 사이에서 리크 전류가 흘러, 크로스토크가 발생한다.
또한, 도 19에서는, 종래 기술로서, 유기 EL 표시 장치를 일예로 했는데, 이를 포함하는 발광 장치에 대해서 동일한 문제가 발생한다.
본 발명은, 상기 과제의 해결을 도모하기 위해 이루어진 것으로서, 인접하는 하부 전극층간에서의 리크 전류를 억제하고, 크로스토크의 발생을 유효하게 방지할 수 있는 발광 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 일 양태에 관한 발광 장치는, 다음의 구성을 채용한다.
본 발명의 일 양태에 관한 발광 장치는, 기판의 상방에 형성되고, 오목부를 가지는 평탄화막과, 상기 평탄화막 상에서 상기 오목부의 형성 영역 외에 형성된 제1 하부 전극층과, 상기 평탄화막 상에서 상기 오목부의 형성 영역 외에 상기 오목부를 사이에 두고 상기 제1 하부 전극층과 인접하여 형성된 제2 하부 전극층과, 상기 제1 하부 전극층 및 상기 제2 하부 전극층의 상방에 형성된 반도체성 중간층과, 상기 제1 하부 전극층의 단부, 상기 제1 하부 전극층과 인접하는 상기 제2 하부 전극층의 단부, 및 상기 평탄화막의 오목부를 덮어 형성된 격벽을 구비하고, 상기 평탄화막의 오목부는, 상기 제1 하부 전극층 및 상기 제2 하부 전극층의 사이에서, 상기 평탄화막의 다른 상면보다도 침하하고, 상기 평탄화막의 오목부의 상면에는, 상기 반도체성 중간층과 동일 재료의 층이 형성되어 있고, 상기 평탄화막의 오목부의 상면에 형성된 상기 반도체성 중간층과 동일 재료의 층의 단부의 막 두께는, 상기 평탄화막의 오목부의 상면에 형성된 상기 반도체성 중간층과 동일 재료의 층의 중앙부의 막 두께보다도 얇다.
본 발명의 일 양태에 관한 발광 장치에서는, 평탄화막에 있어서의 제1 하부 전극층과 제2 하부 전극층의 사이에 오목부가 설치되어 있다. 평탄화막에 있어서의 오목부는, 평탄화막의 다른 상면보다도 침하하고 있고, 오목부의 상면에는, 반도체성 중간층과 동일한 재료의 층이 형성되어 있다. 그리고, 평탄화막의 오목부의 상면에 형성된 반도체성 중간막과 동일 재료의 층은, 그 막 두께가, 중앙부보다도 단부에서 얇아져 있다.
본 발명의 일 양태에 관한 발광 장치에서는, 상기와 같은 반도체성 중간층과 동일 재료의 층의 막 두께의 관계에 의해, 평탄화막의 오목부의 상면에 형성된 반도체성 중간층과 동일 재료의 층의 단부에 있어서, 도전성이 낮아진다. 따라서, 본 발명의 일 양태에 관한 발광 장치에서는, 평탄화막의 오목부의 상면에 형성된 반도체성 중간층과 동일 재료의 층이, 제1 하부 전극층과 제2 하부 전극층을 실질적으로 전기 접속하지 않는 상태로 하여, 제1 하부 전극층과 제2 하부 전극층의 사이에서 리크 전류가 방지된다.
따라서, 본 발명의 일 양태에 관한 발광 장치에서는, 크로스토크의 발생이 유효하게 방지된다.
도 1은 실시의 형태 1에 관한 유기 EL 표시 장치(1)의 전체 구성을 나타내는 모식 블록도이다.
도 2는 유기 EL 표시 장치(1)의 표시 패널(10)을 나타내는 모식 조감도이다.
도 3은 표시 패널(10)의 일부 구성을 나타내는 모식 단면도이다.
도 4는 표시 패널(10)에 있어서의 격벽(123)을 나타내는 모식 평면도이다.
도 5는 표시 패널(10)의 제조 공정을 나타내는 모식 단면도이다.
도 6은 표시 패널(10)의 제조 공정을 나타내는 모식 단면도이다.
도 7은 표시 패널(10)의 제조 공정을 나타내는 모식 단면도이다.
도 8은 실시의 형태 2에 관한 유기 EL 표시 장치의 표시 패널부(12)의 일부 구성을 나타내는 모식 단면도이다.
도 9는 표시 패널(12)의 제조 공정을 나타내는 모식 단면도이다.
도 10은 표시 패널(12)의 제조 공정을 나타내는 모식 단면도이다.
도 11은 실시의 형태 3에 관한 유기 EL 표시 장치의 표시 패널부(14)의 일부 구성을 나타내는 모식 단면도이다.
도 12는 표시 패널(14)의 제조 공정을 나타내는 모식 단면도이다.
도 13은 표시 패널(14)의 제조 공정을 나타내는 모식 단면도이다.
도 14는 실시의 형태 4에 관한 유기 EL 표시 장치의 표시 패널부(16)의 일부 구성을 나타내는 모식 단면도이다.
도 15는 표시 패널(16)의 제조 공정을 나타내는 모식 단면도이다.
도 16은 표시 패널(16)의 제조 공정을 나타내는 모식 단면도이다.
도 17은 표시 패널(16)의 제조 공정을 나타내는 모식 단면도이다.
도 18은 변형예에 관한 표시 패널(18)에 있어서의 격벽(263)을 나타내는 모식 평면도이다.
도 19는 종래 기술에 관한 표시 패널의 일부 구성을 나타내는 모식 단면도이다.
［본 발명의 일 양태의 개요]
본 발명의 일 양태에 관한 발광 장치는, 기판의 상방에 형성되고, 오목부를 가지는 평탄화막과, 상기 평탄화막 상에서 상기 오목부의 형성 영역 외에 형성된 제1 하부 전극층과, 상기 평탄화막 상에서 상기 오목부의 형성 영역 외에 상기 오목부를 사이에 두고 상기 제1 하부 전극층과 인접하여 형성된 제2 하부 전극층과, 상기 제1 하부 전극층 및 상기 제2 하부 전극층의 상방에 형성된 반도체성 중간층과, 상기 제1 하부 전극층의 단부, 상기 제1 하부 전극층과 인접하는 상기 제2 하부 전극층의 단부, 및 상기 평탄화막의 오목부를 덮어 형성된 격벽을 구비하고, 상기 평탄화막의 오목부는, 상기 제1 하부 전극층 및 상기 제2 하부 전극층의 사이에서, 상기 평탄화막의 다른 상면보다도 침하하고, 상기 평탄화막의 오목부 상면에는, 상기 반도체성 중간층과 동일 재료의 층이 형성되어 있고, 상기 평탄화막의 오목부의 상면에 형성된 상기 반도체성 중간층과 동일 재료의 층의 단부의 막 두께는, 상기 평탄화막의 오목부의 상면에 형성된 상기 반도체성 중간층과 동일 재료의 층의 중앙부의 막 두께보다도 얇다.
본 발명의 일 양태에 관한 발광 장치에서는, 평탄화막에 있어서의 제1 하부 전극층과 제2 하부 전극층의 사이에 오목부가 설치되어 있다. 평탄화막에 있어서의 오목부는, 평탄화막의 다른 상면보다도 침하하고 있고, 오목부의 상면에는, 반도체성 중간층과 동일 재료의 층이 형성되어 있다. 그리고, 평탄화막의 오목부의 상면에 형성된 반도체성 중간막과 동일 재료의 층은, 그 막 두께가, 중앙부보다도 단부에서 얇게 되어 있다.
본 발명의 일 양태에 관한 발광 장치에서는, 상기와 같은 반도체성 중간층과 동일 재료의 층의 막 두께의 관계에 의해, 평탄화막의 오목부의 상면에 형성된 반도체성 중간층과 동일 재료의 층의 단부에 있어서, 도전성이 낮아진다. 따라서, 본 발명의 일 양태에 관한 발광 장치에서는, 평탄화막의 오목부의 상면에 형성된 반도체성 중간층과 동일 재료의 층이, 제1 하부 전극층과 제2 하부 전극층을 실질적으로 전기 접속하지 않는 상태로 하여, 제1 하부 전극층과 제2 하부 전극층의 사이에서의 리크 전류가 방지된다.
따라서, 본 발명의 일 양태에 관한 발광 장치에서는, 크로스토크의 발생이 유효하게 방지된다.
또한, 본 발명의 일 양태에 관한 발광 장치에서는, 기판의 상방에 형성되고, 오목부를 가지는 평탄화막과, 상기 평탄화막 상에서 상기 오목부의 형성 영역 외에 형성된 제1 하부 전극층과, 상기 평탄화막 상에서 상기 오목부의 형성 영역 외에 상기 오목부를 사이에 두고 상기 제1 하부 전극층과 인접하여 형성된 제2 하부 전극층과, 상기 제1 하부 전극층 및 상기 제2 하부 전극층의 상방에 형성된 반도체성 중간층과, 상기 제1 하부 전극층의 단부, 상기 제1 하부 전극층과 인접하는 상기 제2 하부 전극층의 단부, 및 상기 평탄화막의 오목부를 덮어 형성된 격벽을 구비하고, 상기 평탄화막의 오목부는, 상기 제1 하부 전극층 및 상기 제2 하부 전극층의 사이에서, 상기 평탄화막의 다른 상면보다도 침하하고, 상기 평탄화막의 오목부의 상면에는, 상기 반도체성 중간층과 동일 재료의 층이 형성되어 있고, 상기 오목부의 측면은, 상기 반도체성 중간층과 동일 재료의 층이 형성되지 않은 영역을 가지고, 상기 반도체성 중간층과, 상기 평탄화막의 오목부의 상면에 형성된 상기 반도체성 중간층과 동일 재료의 층은, 상기 오목부의 측면에 있어서 상기 반도체성 중간층과 동일 재료의 층이 형성되지 않은 영역에 의해 분단되어 있다.
본 발명의 일 양태에 관한 발광 장치에서는, 평탄막에 있어서의 제1 하부 전극층과 제2 하부 전극층의 사이에 오목부가 설치되어 있다. 평탄화막에 있어서의 오목부는, 평탄화막의 다른 상면보다도 침하해 있고, 오목부의 상면에는, 반도체성 중간층과 동일 재료의 층이 형성되어 있다. 그리고, 평탄화막의 오목부의 측면에는, 반도체성 중간막이 형성되지 않은 영역을 가지고 있다.
본 발명의 일 양태에 관한 발광 장치에서는, 상기 오목부의 측면에 있어서의 반도체성 중간층이 형성되지 않은 영역을 가짐으로써, 당해 부분에서 반도체성 중간층이 분단되어 있고, 반도체성 중간층은, 제1 하부 전극층과 오목부를 사이에 두고 형성된 제2 하부 전극층을 넘어 연속하여 형성되지 않게 되는 것이다.
이 때문에, 반도체성 중간층은, 제1 하부 전극층과 제2 하부 전극층을 전기적으로 접속하지 않아, 제1 하부 전극층 및 제2 하부 전극층의 사이에서의 리크 전류를 방지할 수 있다.
따라서, 본 발명의 일 양태에 관한 발광 장치에서는, 크로스토크의 발생이 방지된다.
또한, 본 발명의 일 양태에 관한 발광 장치의 격벽은, 화소 영역의 방향으로 오목한 형상 부분으로도 파고들어가 형성되므로, 평탄화막과의 사이에서의 밀착성이 향상되어 있다. 그 결과, 본 발명의 일 양태에 관한 발광 장치에서는, 격벽이 박리되기 어려워, 높은 신뢰성을 가진다.
또한, 본 발명의 일 양태에 관한 발광 장치에서는, 상기 구성에 있어서, 상기 오목부의 측면이, 상기 제1 하부 전극층 및 상기 제2 하부 전극층의 각각의 하방으로 파고들어간 형상이다.
본 발명의 일 양태에 관한 발광 장치에서는, 상기와 같이, 오목부의 측면이, 제1 하부 전극층 및 제2 하부 전극층의 각각의 하방으로 파고들어간 형상으로 되어 있고, 이에 따라, 평탄화막의 오목부의 측면에는 반도체성 중간층이 형성되지 않은 영역을 가지게 된다.
이 때문에, 본 발명의 일 양태에 관한 발광 장치에서는, 평탄화막의 오목부에 있어서의 상면의 단부에 있어서, 물리적으로도 제1 하부 전극층과 제2 하부 전극층맨뒤의 사이를 전기적으로 접속하는 매체가 존재하지 않으므로, 제1 하부 전극층과 제2 하부 전극층의 사이에서의 리크 전류를 완전히 방지할 수 있다.
따라서, 본 발명의 일 양태에 관한 발광 장치에서는, 크로스토크의 발생이 방지된다.
또한, 본 발명의 일 양태에 관한 발광 장치에서는, 상기 제1 하부 전극층에는, 상기 반도체성 중간층측에 제1 투명 도전막에 의한 층이 포함되고, 상기 제2 하부 전극층에는, 상기 반도체성 중간층측에 제2 투명 도전막에 의한 층이 포함되며, 상기 반도체성 중간층은, 상기 제1 투명 도전막에 의한 층 상 및 상기 제2 투명 도전막에 의한 층 상에 형성되어 있다.
본 발명의 일 양태에 관한 발광 장치에서는, 상기와 같이, 제1 하부 전극층의 상면 및 제2 하부 전극층의 상면과, 반도체성 중간층의 사이에, 제1 투명 도전막에 의한 층 및 제2 투명 도전막에 의한 층을 각각 개재하는 것으로 해도 된다.
또한, 본 발명의 일 양태에 관한 발광 장치에서는, 상기 구성에 있어서, 상기 기판과 상기 평탄화막의 사이에는, TFT층이 형성되고, 상기 평탄화막은, 상기 TFT층 상에 형성되어 있다.
본 발명의 일 양태에 관한 발광 장치에서는, 상기와 같이, 기판과 평탄화막의 사이에 TFT층이 형성되고, 평탄화막은 TFT층 상에 형성되어 있다. 이러한 구성에 있어서, 평탄화막의 오목부는, 제1 하부 전극층 및 제2 하부 전극층의 사이에서, 평탄화막의 다른 상면보다도 침하하고 있으므로, TFT층이 형성된 상방의 평탄화막의 막 두께는, 제1 하부 전극층 및 제2 하부 전극층의 사이에 형성된 평탄화막의 막 두께보다도 두껍게 할 수 있다.
이로써, TFT층과, 제1 하부 전극층 및 제2 하부 전극층의 간격을 확보할 수 있으므로, TFT층과, 제1 하부 전극층 및 제2 하부 전극층의 사이에서 발생하는 기생 용량의 증가를 방지할 수 있다.
따라서, 본 발명의 일 양태에 관한 발광 장치에서는, 신호 지연, 소비 전력의 로스가 적다.
또한, 본 발명의 일 양태에 관한 발광 장치에서는, 상기 구성에 있어서, 상기 제1 하부 전극층의 상방에서 상기 반도체성 중간층 상에 형성된 제1 발광층과, 상기 제2 하부 전극층의 상방에서 상기 반도체성 중간층 상에 형성된 제2 발광층을 구비하고, 상기 격벽은, 상기 제1 발광층과 상기 제2 발광층을 구획한다.
본 발명의 일 양태에 관한 발광 장치에서는, 상기와 같이, 격벽이, 제1 하부 전극층의 상방에서 반도체성 중간층 상에 형성된 제1 발광층과, 제2 하부 전극층의 상방에서 반도체성 중간층 상에 형성된 제2 발광층을 구획하는 구성이다.
이에 따라, 제1 발광층과 제2 발광층에 대해서도 서로 분단되므로, 제1 발광층이 발광하는 광과, 제2 발광층이 발광하는 광이 혼색되지 않는다.
따라서, 본 발명의 일 양태에 관한 발광 장치에서는, 뛰어난 발광 특성을 가진다.
또한, 본 발명의 일 양태에 관한 발광 장치에서는, 상기 구성에 있어서, 상기 제1 발광층 및 상기 제2 발광층의 상방에 형성된 상부 전극층을 구비한다.
본 발명의 일 양태에 관한 발광 장치에서는, 제1 발광층 및 제2 발광층의 상방에 형성된 상부 전극층을 구비할 수 있다.
또한, 본 발명의 일 양태에 관한 발광 장치에서는, 상기 상부 전극층은, 음극층이다.
본 발명의 일 양태에 관한 발광 장치에서는, 상부 전극층이 음극층이라고 하는 구성으로 할 수 있다.
또한, 본 발명의 일 양태에 관한 발광 장치에서는, 상기 구성에 있어서, 상기 제1 하부 전극층 및 상기 제2 하부 전극층은, 양극층이며, 상기 반도체성 중간층은, 정공 주입층이다.
본 발명의 일 양태에 관한 발광 장치에서는, 반도체성 중간층이 정공 주입층이다. 반도체성 중간층을 정공 주입층으로 한 구성의 발광 장치에서는, 제1 하부 전극층으로부터 제1 발광층으로의 정공의 주입, 및 제2 하부 전극층으로부터 제2 발광층으로의 정공의 주입이, 정공 주입층에 의해 촉진된다.
따라서, 본 발명의 일 양태에 관한 발광 장치에서는, 구동 전압이 낮아 소비 전력이 작다.
또한, 본 발명의 일 양태에 관한 발광 장치에서는, 상기 구성에 있어서, 상기 오목부의 깊이는, 상기 평탄화막의 오목부의 상면에 형성된 상기 반도체성 중간층과 동일 재료의 층의 중앙부의 막 두께보다도 크다.
본 발명의 일 양태에 관한 발광 장치에서는, 상기와 같이, 평탄화막에 있어서의 오목부의 깊이가, 평탄화막의 오목부의 상면에 형성된 반도체성 중간층과 동일 재료의 층의 중앙부의 막 두께보다도 크다. 즉, 본 발명의 일 양태에 관한 발광 장치에서는, 평탄화막의 오목부에 있어서의 측면의, 제1 하부 전극층 및 제2 하부 전극층의 각각의 하방으로 파고들어간 형상에 의한 반도체성 중간층이 형성되지 않은 영역의 폭이 커지고, 그 결과, 평탄화막의 오목부의 상면에 형성된 반도체성 중간층과 동일 재료의 층의 단부의 막 두께를, 평탄화막의 오목부의 상면에 형성된 반도체성 중간층과 동일 재료의 층의 중앙부의 막 두께보다도 얇게 하는 것이 용이해진다.
혹은, 평탄화막의 오목부의 측면에 있어서 반도체성 중간층이 형성되지 않은 영역의 폭이 커진다. 이 때문에, 반도체성 중간층 및 반도체성 중간층과 동일 재료의 층의 막 두께를 두껍게 해도 제1 하부 전극층의 상방의 반도체성 중간층과 제2 하부 전극층의 상방의 반도체성 중간층이 분단되기 쉬워지고, 제1 하부 전극층과 평탄화막의 오목부를 사이에 두고 형성된 제2 하부 전극층에 걸쳐, 반도체성 중간층이 형성되지 않게 된다.
이 때문에, 반도체성 중간층은, 제1 하부 전극층과 제2 하부 전극층을 전기적으로 접속하지 않고, 제1 하부 전극층과 제2 하부 전극층의 사이의 리크 전류를 방지할 수 있으므로 더욱 적합하다.
따라서, 본 발명의 일 양태에 관한 발광 장치에서는, 인접하는 서브 픽셀간에서 리크 전류에 기인하는 크로스토크가, 더욱, 발생하지 않는다.
또한, 본 발명의 일 양태에 관한 발광 장치의 제조 방법에서는, 기판을 준비하는 제1 공정과, 상기 기판의 상방에 평탄화막을 형성하는 제2 공정과, 상기 평탄화막 상에 제1 하부 전극층과 제2 하부 전극층을 형성하는 제3 공정과, 상기 제1 하부 전극층과 상기 제2 하부 전극층 상에 레지스트를 형성하는 제4 공정과, 상기 제1 하부 전극층과 상기 제2 전극층의 사이의, 상기 레지스트가 형성되지 않은 상기 평탄화막의 영역을 에칭함으로써, 상기 레지스트가 형성되지 않은 상기 평탄화막의 영역의 상기 평탄화막의 상면이, 상기 평탄화막의 다른 상면보다도 침하한 오목부를 형성하는 제5 공정과, 상기 제1 하부 전극층 상, 상기 제2 하부 전극층 상, 및 상기 오목부의 저면 상에 반도체성 중간층을 형성하는 제6 공정을 포함하고, 상기 평탄화막의 오목부의 상면에 형성된 상기 반도체성 중간층의 단부의 막 두께를, 상기 평탄화막의 오목부의 상면에 형성된 상기 반도체성 중간층의 중앙부의 막 두께보다도 얇게 형성한다.
본 발명의 일 양태에 관한 발광 장치의 제조 방법에서는, 평탄화막에 있어서의 제1 하부 전극층과 제2 하부 전극층의 사이에, 평탄화막의 다른 상면보다도 침하한 오목부를 형성한다. 이 평탄화막의 오목부의 상면에는, 반도체성 중간층을 형성한다. 평탄화막의 오목부의 상면에 형성된 반도체성 중간층의 단부의 막 두께는, 반도체성 중간층을 형성할 때의 오목부의 측면에서의 쉐도잉(shadowing) 효과에 의해 반도체성 중간층이 분단되어 잘리므로, 평탄화막의 오목부의 상면에 형성된 반도체성 중간층의 중앙부의 막 두께보다도 얇아진다.
이에 따라, 본 발명의 일 양태에 관한 발광 장치의 제조 방법에서는, 반도체성 중간층이, 평탄화막의 오목부의 상면에 형성된 반도체성 중간층의 단부에 있어서, 도전성이 작아진다. 이 때문에, 평탄화막의 오목부의 상면에 형성된 반도체성 중간층은, 제1 하부 전극층과 제2 하부 전극층을 실질적으로 전기 접속하지 않으므로, 제1 하부 전극층과 제2 하부 전극층의 사이의 리크 전류를 방지할 수 있다.
따라서, 본 발명의 일 양태에 관한 발광 장치의 제조 방법에서는, 크로스토크가 발생하지 않는 발광 장치를 실현할 수 있다.
또한, 본 발명의 일 양태에 관한 발광 장치의 제조 방법에서는, 기판을 준비하는 제1 공정과, 상기 기판의 상방에 평탄화막을 형성하는 제2 공정과, 상기 평탄화막 상에 제1 하부 전극층과 제2 하부 전극층을 형성하는 제3 공정과, 상기 제1 하부 전극층 및 상기 제2 하부 전극층 자체를 마스크로 하여, 상기 제1 하부 전극층과 상기 제2 하부 전극층의 사이의 상기 평탄화막의 영역을 에칭함으로써, 상기 제1 하부 전극층과 상기 제2 하부 전극층의 사이의 상기 평탄화막의 영역에, 상기 평탄화막의 다른 상면보다도 침하한 오목부를 형성하는 제4 공정과, 상기 제1 하부 전극층 상, 상기 제2 하부 전극층 상, 및 상기 오목부의 저면 상에 반도체성 중간층을 형성하는 제5 공정을 포함하고, 상기 오목부의 측면은, 상기 반도체성 중간층이 형성되지 않은 영역을 가지고, 상기 반도체성 중간층을, 상기 오목부의 측면에 있어서 상기 반도체성 중간층이 형성되지 않은 영역에 의해 분단한다.
본 발명의 일 양태에 관한 발광 장치의 제조 방법에서는, 제1 하부 전극층과 제2 하부 전극층의 사이의 평탄화막을 에칭하는 제4 공정과, 제4 공정의 에칭에 의해, 평탄화막에 당해 평탄화막의 다른 상면보다도 침하한 오목부가 형성되고, 당해 오목부의 측면에 반도체성 중간층이 형성되지 않은 영역을 가지므로, 제1 하부 전극층의 상방의 반도체성 중간층과 제2 하부 전극층의 상방의 반도체성 중간층을 분단한다.
본 발명의 일 양태에 관한 발광 장치의 제조 방법에서는, 제1 하부 전극층의 상방의 반도체성 중간층과 제2 하부 전극층의 상방의 반도체성 중간층이, 오목부의 측면에 있어서의 반도체성 중간층이 형성되지 않은 영역에서 분단되어 있으므로, 반도체성 중간층은, 제1 하부 전극층과 오목부를 사이에 두고 형성된 제2 하부 전극층에 걸쳐 연속하여 형성되지 않게 되는 것이다.
이에 따라, 평탄화막에 당해 평탄화막의 다른 상면보다도 침하한 오목부를 형성하므로, 제3 공정에 의해 제1 하부 전극층과 제2 하부 전극층을 형성한 후에 잔존하는 전극층 형성을 위한 금속막의 잔사도 완전하게 제거할 수 있다. 따라서, 제1 하부 전극층과 제2 하부 전극층의 사이에서의 리크 전류를 방지할 수 있다.
따라서, 본 발명의 일 양태에 관한 발광 장치의 제조 방법에서는, 인접하는 서브 픽쳐간에서, 제1 하부 전극층과 제2 하부 전극층의 사이에서의 쇼트, 및 반도체성 중간층의 리크 전류에 기인하는 크로스토크가 발생하지 않는 발광 장치를 제조할 수 있다.
또한, 본 발명의 일 양태에 관한 발광 장치의 제조 방법에서는, 격벽이, 서브 픽셀 영역의 방향으로 오목한 형상 부분으로도 파고들어가 형성되므로, 평탄화막과의 밀착력이 향상된다. 그 결과, 본 발명의 일 양태에 관한 발광 장치의 제조 방법에서는, 격벽이 박리되기 어려운 높은 신뢰성의 발광 장치를 제조할 수 있다.
또한, 본 발명의 일 양태에 관한 발광 장치의 제조 방법에서는, 상기 제4 공정에 있어서, 상기 제4 공정의 에칭에 의해, 상기 제1 하부 전극층과 상기 제2 하부 전극층의 사이의 상기 평탄화막에 형성된 오목부는, 그 측면이 상기 제1 하부 전극층 및 상기 제2 하부 전극층의 각각의 하방으로 파고들어간 형상이다.
본 발명의 일 양태에 관한 발광 장치의 제조 방법에서는, 상기와 같이, 제4 공정에 있어서, 측면이, 제1 하부 전극층 및 제2 하부 전극층의 각각의 하방으로 파고들어간 형상의 오목부를 평탄화막에 형성하므로, 평탄화막의 오목부의 측면에 반도체성 중간층이 형성되지 않은 영역을 가지는 것으로 할 수 있다.
이 때문에, 본 발명의 일 양태에 관한 발광 장치의 제조 방법에서는, 평탄화막의 오목부에 있어서의 상면의 단부에 있어서, 물리적으로도 제1 하부 전극층과 제2 하부 전극층 맨뒤의 사이를 전기적으로 접속하는 매체가 존재하지 않으므로, 제1 하부 전극층과 제2 하부 전극층의 사이에서의 리크 전류를 완전히 방지할 수 있다.
따라서, 본 발명의 일 양태에 관한 발광 장치의 제조 방법에서는, 크로스토크의 발생이 방지된 발광 장치를 제조할 수 있다.
또한, 본 발명의 일 양태에 관한 발광 장치의 제조 방법에서는, 상기 구성에 있어서, 상기 에칭은, 드라이 에칭이다.
또한, 본 발명의 일 양태에 관한 발광 장치의 제조 방법에서는, 상기 구성에 있어서, 상기 제1 하부 전극층에는, 상기 반도체성 중간층측에 제1 투명 도전막에 의한 층이 포함되고, 상기 제2 하부 전극층에는, 상기 반도체성 중간층측에 제2 투명 도전막에 의한 층이 포함되며, 상기 반도체성 중간층의 형성에 있어서는, 상기 제1 투명 도전막에 의한 층 상 및 상기 제2 투명 도전막에 의한 층 상에 반도체성 중간층이 형성된다.
본 발명의 일 양태에 관한 발광 장치의 제조 방법에서는, 각 반도체성 중간층측에 제1 투명 도전막에 의한 층 또는 제2 투명 도전막에 의한 층을 포함하는 제1 하부 전극층 및 제2 하부 전극층을 형성한다. 제1 하부 전극층에 있어서의 제1 투명 도전막에 의한 층 및 제2 하부 전극층에 있어서의 제2 투명 도전막층에 의한 층의 형성에서는, 웨트 에칭으로 패터닝을 행하고, 제1 하부 전극층과 제2 하부 전극층의 사이에 형성된 투명 도전막을 제거한다. 그리고, 평탄화막의 오목부를 형성하기 위한 드라이 에칭을 행할 때는, 상기 웨트 에칭으로 패터닝된 제1 투명 도전막에 의한 층 및 제2 투명 도전막에 의한 층을 마스크로서 이용하여, 드라이 에칭을 행하는 것이다.
제1 투명 도전막에 의한 층 및 제2 투명 도전막에 의한 층을 마스크로서 이용하여 평탄화막을 드라이 에칭하므로, 평탄화막에의 오목부의 형성을 위해 드라이 에칭용의 마스크를 새롭게 이용하지 않아도 되어, 제조 공정의 간략화를 도모할 수 있다.
이하에서는, 본 발명을 실시하기 위한 형태에 대해서, 몇가지 예를 이용하여 설명한다.
또한, 이하의 설명에서 이용하는 실시의 형태는, 본 발명의 구성 및 작용·효과를 알기 쉽게 설명하기 위해서 이용하는 예시이며, 본 발명은, 그 본질적 부분 이외에 어떠한 이하의 형태에 한정을 받는 것은 아니다.
[실시의 형태 1]
1. 표시 장치(1)의 전체 구성
이하에서는, 발광 장치의 일예로서의 유기 EL 표시 장치(1)로 설명한다.
본 실시의 형태에 관한 유기 EL 표시 장치(1)의 전체 구성에 대해서, 도 1 및 도 2를 이용하여 설명한다.
도 1에 나타내는 바와 같이, 유기 EL 표시 장치(1)는, 표시 패널(10)과, 이에 접속된 구동 제어부(20)를 가지고 구성되어 있다. 표시 패널(10)은, 유기 재료의 전계 발광 현상을 이용한 유기 EL 패널이며, 복수의 유기 EL 소자가 배열되어 구성되어 있다. 도 2에 나타내는 바와 같이, 표시 패널(10)은, 기판(100) 상에 각 서브 픽셀에 대응하여 TFT(101)가 형성되어 있고, TFT(101)에는, 소스 신호 배선(31) 및 전원 배선(32)이 접속되어 있다. 도 2에 도시하는 바와 같이, TFT(101)가 형성된 기판(100) 상에는, 하부 전극층(110), 발광 적층체(120) 및 상부 전극층(130)이 순서대로 적층 형성되어 있다. 또한, 표시 패널(10)의 상세 구성에 대해서는, 후술한다.
도 1로 돌아가, 구동 제어부(20)는, 4개의 구동 회로(21∼24)와 제어 회로(25)로 구성되어 있다.
또한, 실제의 유기 EL 표시 장치(1)에서는, 표시 패널(10)에 대한 구동 제어부(20)의 배치에 대해서는, 이에 한정되지 않는다.
2. 표시 패널(10)의 구성
표시 패널(10)의 구성에 대해서, 도 3 및 도 4를 이용하여 설명한다.
도 3에 도시하는 바와 같이, 표시 패널(10)은, 각각이 적(R), 녹(G), 청(B) 중 어느 하나의 발광색을 가지는 유기 발광층을 구비하는 서브 픽셀(11a, 11b, 11c)이 인접 형성되어 있다. 표시 패널(10)은, 탑 에미션형의 유기 EL 디스플레이이다.
기판(100) 상에는, TFT층(도 3에서는, 소스(101a)만을 도시) 및 패시베이션막(102)이 형성되고, 그 위에, 평탄화막(1O3)이 적층 형성되어 있다. 평탄화막(103)에는, 각 서브 픽셀(11a, 11b, 11c)마다 대응하여, 하부 전극층(양극층)(110)이 형성되어 있다. 여기서, 이하에 있어서는, 서브 픽셀(11a)에 속하는 하부 전극층(110)을 제1 하부 전극층(110a)으로 호칭하는 경우가 있고, 서브 픽셀(11b)에 속하는 하부 전극층(110)을 제2 하부 전극층으로 호칭하는 경우가 있다. 하부 전극층(110)과 TFT층의 소스(101a)는, 평탄화막(103)을 상하로 관통하는 컨택트 홀(104)로 접속되어 있다.
하부 전극층(110) 상에는, 반도체성 중간층(121a)이 형성되어 있다. 반도체성 중간층(121a)은, 홀 주입층, 또는 홀 수송층, 또는 홀 주입겸 수송층으로서 기능한다. 또한, 평탄화막(103)에서는, 인접하는 하부 전극층(110)간의 부분이, 다른 부분의 상면보다도 침하한 오목부(103a)를 가진다. 그리고, 각 오목부(103a)의 상면에도, 반도체성 중간층(12a)과 동일한 재료의 층인 오목부 내 형성층(121b)이 형성되어 있다. 또한, 이하에서는, 반도체성 중간층(121a)과 오목부내 형성층(121b)을, 반도체성 층(121)으로 총칭하는 경우도 있다.
도 3에 나타내는 바와 같이, 하부 전극층(110) 상에는, 각 서브 픽셀(11a, 11b, 11c)마다, 발광층(122)이 형성되어 있다. 또한, 서브 픽셀(11a, 11b, 11c)의 각 부에는, 오목부 내 형성층(121b) 상 및 반도체성 중간층(121a)의 단부의 일부 상에, 절연 재료로 이루어지는 격벽(123)이 세워져 있다. 격벽(123)에 의해, 발광층(122)은, 서브 픽셀(11a, 11b, 11c)마다 구획되어 있다. 이하에서는, 서브 픽셀(11a)에 속하는 발광층(122)을, 제1 발광층(122a)으로 호칭하고, 서브 픽셀(11b)에 속하는 발광층(122)을 제2 발광층(122b)으로 호칭하는 경우가 있다.
또한, 도 4에 나타내는 바와 같이, 표시 패널(10)에 있어서는, 격벽(123)이, Y축 방향으로 연장 설치된 격벽 요소(123a)와, X축 방향으로 연장 설치된 격벽 요소(123b)가 일체로 형성된, 소위, 픽셀 뱅크가 채용되어 있다. 그리고, X축 방향에 있어서 인접하는 서브 픽셀(11a, 11b, 11c)끼리의 사이는, 격벽 요소(123a)에 의해 구획되어 있고, 마찬가지로, Y축 방향에 있어서 인접하는 서브 픽셀끼리의 사이는, 격벽 요소(123b)에 의해 구획되어 있다.
도 3으로 돌아가, 발광층(122) 상에는, 전자 주입층(124), 상부 전극층(음극층)(130) 및 밀봉층(131)이, 각각 격벽(104)으로 규정된 영역을 초과하고, 전체에 걸쳐 연속하도록 형성되어 있다. 또한, 반도체성 층(121), 발광층(122), 격벽(123) 및 전자 주입층(124)의 적층 구조가, 도 2에 있어서의 발광 적층체(120)와 대응하고 있다.
또한, 도 3에 나타내는 바와 같이, 인접 형성된 3개의 서브 픽셀(11a, 11b, 11c)은, 각각 적색(R), 녹색(G), 청색(8)의 각 색에 대응하고, 이들을 1세트로 하여 1개의 픽셀(화소)이 구성되어 있다.
a) 기판(100)
기판(100)은, 예를 들면, 무알칼리 유리, 소다 유리, 무형광 유리, 인산계 유리, 붕산계 유리, 석영, 아크릴계 수지, 스틸렌계 수지, 폴리카보네이트계 수지, 에폭시계 수지, 폴리에틸렌, 폴리에스테르, 실리콘계 수지, 또는 알루미나 등의 절연성 재료를 베이스로 하여 형성되어 있다.
b) 평탄화막(103)
평탄화막(103)은, 예를 들면, 폴리이미드, 폴리아미드, 아크릴계 수지 재료 등의 유기 화합물을 이용하여 형성되어 있다.
c) 하부 전극층(110)
하부 전극층(110)은, 예를 들면, Ag(은), APC(은, 팔라듐, 구리의 합금), ARA(은, 루비듐, 금의 합금), MoCr(몰리브덴과 크롬의 합금), NiCr(니켈과 크롬의 합금) 등으로 형성되어 있다. 또한, 본 실시의 형태와 같이, 탑 에미션형의 유기 EL의 경우에는, 고반사성의 재료를 이용하여 형성되어 있는 것이 바람직하다.
d) 반도체성층(121)
반도체성층(121)은, 예를 들면, WOX(산화텅스텐) 또는 MoWOX(몰리브덴 텅스텐 산화물) 등의 금속 산화물, 혹은 금속 질화물 또는 금속산 질화물을 이용하여 형성되어 있다.
e) 발광층(122)
발광층(122)은, 홀과 전자가 주입되어 재결합됨으로써 여기 상태가 생성되어 발광하는 기능을 가진다. 발광층(122)의 형성에 이용하는 재료는, 습식 인쇄법을 이용하여 제막할 수 있는 발광성의 유기 재료를 이용하는 것이 필요하다.
구체적으로는, 예를 들면, 특허 공개 공보(일본국 특개평 5－163488호 공보)에 기재된 옥시노이드 화합물, 페릴렌 화합물, 쿠마린 화합물, 아자쿠마린 화합물, 옥사졸 화합물, 옥사디아졸 화합물, 페리논 화합물, 피롤로피롤 화합물, 나프탈렌 화합물, 안트라센 화합물, 플루오렌 화합물, 플루오란텐 화합물, 테트라센 화합물, 피렌 화합물, 코로넨 화합물, 퀴놀론 화합물 및 아자퀴놀론 화합물, 피라졸린 유도체 및 피라졸론 유도체, 로다민 화합물, 크리센 화합물, 페난트렌 화합물, 시클로펜타디엔 화합물, 스틸벤 화합물, 디페닐퀴논 화합물, 스티릴 화합물, 부타디엔 화합물, 디시아노메틸렌피란 화합물, 디시아노메틸렌티오피란 화합물, 플루오레세인 화합물, 피릴륨 화합물, 티아피릴륨 화합물, 세레나피릴륨 화합물, 테룰로필리리움 화합물, 방향족 알다디엔 화합물, 올리고페닐렌 화합물, 티옥산텐 화합물, 안스라센 화합물, 시아닌 화합물, 아크리딘 화합물, 8―하이드록시퀴놀린 화합물의 금속 착체, 2―비피리딘 화합물의 금속 착체, 쉬프염과 Ⅲ족 금속의 착체, 옥신 금속 착체, 희토류 착체 등의 형광 물질로 형성되는 것이 바람직하다.
f) 격벽(123)
격벽(123)은, 수지 등의 유기 재료로 형성되어 있고 절연성을 가진다. 격벽(123)의 형성에 이용하는 유기 재료의 예로는, 아크릴계 수지, 폴리이미드계 수지, 노볼락형 페놀 수지 등을 들 수 있다. 격벽(123)은, 유기용제 내성을 가지는 것이 바람직하다. 또한, 격벽(123)은 에칭 처리, 베이크 처리 등이 실시되는 경우가 있으므로, 이들 처리에 대해서 과도하게 변형, 변질 등을 하지 않는 내성이 높은 재료로 형성되는 것이 바람직하다. 또한, 발수성을 갖게 하기 위해서, 표면을 불소 처리할 수도 있다.
또한, 격벽(123)의 형성에 이용하는 절연 재료에 대해서는, 상기의 각 재료를 비롯해, 특히 저항율이 105［Ω·cm］이상이며, 발수성을 가지는 재료를 이용할 수 있다. 이는, 저항율이 105［Ω·cm］이하의 재료를 이용한 경우에는, 격벽(123)을 요인으로 하여, 하부 전극층(110)과 상부 전극층(130)의 사이에서의 리크 전류, 혹은 인접 소자간에서의 리크 전류의 발생의 원인이 되고, 소비 전력의 증가 등의 다양한 문제를 일으키게 되기 때문이다.
또한, 격벽(123)을 친수성의 재료를 이용하여 형성한 경우에는, 격벽(123)의 표면과 반도체성 중간층(121a)의 표면의 친화성/발수성의 차이가 작아지고, 발광층(122)을 형성하기 위해서 유기 물질을 포함한 잉크를, 격벽(123)의 개구부에 선택적으로 유지시키는 것이 곤란해져 버리기 때문이다.
또한, 격벽(123)의 구조에 대해서는, 도 3에 나타내는 것과 같은 1층 구조뿐만 아니라, 2층 이상의 다층 구조를 채용할 수도 있다. 이 경우에는, 층마다 상기 재료를 조합할수도 있고, 층마다 무기 재료와 유기 재료를 이용할 수도 있다.
g) 전자 주입층(124)
전자 주입층(124)은, 상부 전극층(130)으로부터 주입된 전자를 발광층(122)으로 수송하는 기능을 가지고, 예를 들면, 바륨, 프탈로시아닌, 플루오르화리튬, 혹은 이들 조합으로 형성되는 것이 바람직하다.
h) 상부 전극층(130)
상부 전극층(음극층)(130)은, 예를 들면, ITO, IZO(산화인듐아연) 등으로 형성된다. 탑 에미션형의 유기 EL 소자(100a, 100b, 100c)의 경우에 있어서는, 광투과성의 재료로 형성되는 것이 바람직하다. 광 투과성에 대해서는, 투과율이 80［%］이상으로 하는 것이 바람직하다.
상부 전극층(130)의 형성에 이용하는 재료로는, 상기 외에, 예를 들면, 알칼리 금속, 알칼리 토류 금속, 또는 이들 할로겐화물을 포함하는 층과 은을 포함하는 층을 이 순서대로 적층한 구조를 이용할 수도 있다. 상기에 있어서, 은을 포함하는 층은, 은 단독으로 형성되어 있어도 되고, 은 합금으로 형성되어 있어도 된다. 또한, 광 취출 효율의 향상을 도모하기 위해서는, 당해 은을 포함하는 층의 위부터 투명도가 높은 굴절률 조정층을 설치할 수도 있다.
i) 밀봉층(131)
밀봉층(131)은, 발광층(122) 등이 수분에 노출되거나 공기에 노출되는 것을 억제하는 기능을 가지고, 예를 들면, SiN(질화실리콘), SiON(산질화 실리콘) 등의 재료를 이용하여 형성된다. 탑 에미션형의 경우에 있어서는, 광 투과성의 재료로 형성되는 것이 바람직하다.
3. 평탄화막(103)에 있어서의 오목부(103a)와 반도체성층(121)
도 3에 나타내는 바와 같이, 본 실시의 형태에 관한 유기 EL 표시 장치(1)에서는, 표시 패널(10)에 있어서, 평탄화막(103)에 있어서의 제1 하부 전극층(110a)과 제2 하부 전극층(11Ob)의 사이에 오목부(103a)가 설치되어 있다. 평탄화막(103)에 있어서의 오목부(103a)는, 평탄화막(103a)의 다른 상면보다도 침하해 있고, 오목부(103a)의 상면에는, 오목부 내 형성층(121b)이 형성되어 있다. 그리고, 도 3의 2점 쇄선으로 둘러싸는 부분에 나타내는 바와 같이, 평탄화막(103)의 오목부(103a)에 있어서의 오목부 내 형성층(121b)은, 단부에서의 막 두께(t2)가, 그보다도 중앙부측의 막 두께(t1)보다도 얇게 되어 있다.
따라서, 유기 EL 표시 장치(1)에서는, 상기와 같은 막 두께(t1, t2)의 관계에 의해, 평탄화막(103)의 오목부(103a)에 있어서의 오목부 내 형성층(121b)의 단부(막 두께(t2)의 부분)에 있어서, 도전성이 낮아지고, 평탄화막(103)의 오목부(103a)에 있어서의 오목부 내 형성층(121b)이, 제1 하부 전극층(110a) 및 그 위의 반도체성 중간층(121a)과, 제2 하부 전극층(11Ob) 및 그 위의 반도체성 중간층(121a)을 실질적으로 전기 접속하지 않은 상태로 하여, 제1 하부 전극층(11Oa)과 제2 하부 전극층(110b)의 사이에서의 리크 전류가 방지된다.
따라서, 본 실시의 형태에 관한 유기 EL 표시 장치(1)에서는, 크로스토크의 발생이 유효하게 방지된다.
또한, 도 3에 나타내는 바와 같이, 표시 패널(10)에서는, 격벽(123)이, 평탄화막(103)에 있어서의 오목부(103a)의 형성에 수반하여 오목한 형상 부분으로도 파고들어가 형성되어 있으므로, 격벽(123)의 밀착성을 향상시킬 수 있어, 격벽(123)이 박리되기 어렵다. 따라서, 본 실시의 형태에 관한 유기 EL 표시 장치(1)에서는, 높은 신뢰성을 가진다.
4. 표시 패널(10)의 제조 방법
표시 패널(10)의 제조 방법에 대해서, 도 5부터 도 7을 이용하여 설명한다. 또한, 도 5부터 도 7에 있어서도, 일부를 뽑아내, 모식적으로 나타내고 있다.
우선, 도 5(a)에 나타내는 바와 같이, 기판(100)을 준비한다.
다음에, 기판(100)에 있어서의 Z축 상측 주면(100f)에 TFT층 및 패시베이션막(102)을 형성하고, 또한, 그 위를 덮도록 평탄화막(103O)을 적층 형성한다(도 5(b)를 참조). 또한, 도 5(b)에서는, 도시하는 경우 상, TFT층의 구성 중, 소스(101a)만을 도시하고 있다.
다음에, 도 5(c)에 나타내는 바와 같이, TFT층의 각 소스(101a)에 대응하는 부분에 컨택트홀(104)을 형성한 평탄화막(1031)으로 하고, 그 위에 금속막(예를 들면, Ag 박막)(1100)을 형성한다. 금속막(1100)의 형성은, 예를 들면, 스퍼터링법이나 진공 증착법 등을 이용하여 행할 수 있다.
다음에, 도 6(a)에 나타내는 바와 같이, 금속막(1100) 상에 있어서의 하부 전극층(110)을 형성하려고 하는 영역에, 감광성의 레지스트(500)를 퇴적시킨다. 그리고, 도 6(b)에 나타내는 바와 같이, 포토리소그래피법 및 에칭법에 의해 패터닝하고, 제1 하부 전극층(110a) 및 제2 하부 전극층(11Ob)을 포함하는 하부 전극층(110)을 형성한다.
또한, 도 6(b)에 나타내는 바와 같이, 에칭 후에 있어서는, 하부 전극층(110)의 양 가장자리(110s)가 레지스트(500)의 하방으로 파고들어간 상태로 한다.
다음에, 하부 전극층(110) 상에 레지스트(500)를 남긴 상태에서, 에칭(예를 들면, 드라이 에칭)을 행함으로써, 평탄화막(103)에 있어서, 제1 하부 전극층(110a)과 제2 하부 전극층(11Ob)의 사이의, 레지스트(500)가 형성되지 않은 영역(1031f)에, 오목부(103a)를 형성한다(도 6(c)을 참조). 또한, 도 6(c)에 나타내는 바와 같이, 하부 전극층(110)의 양 가장자리(110s)(도 6(b)를 참조)와, 오목부(103a)의 개구 가장자리의 사이에는, 약간의 거리가 유지된다. 이는, 도 6(b) 및 도 6(c)에 나타내는 바와 같이, 하부 전극층(110)의 양 가장자리(11Os)가, 레지스트(500)의 하방으로 파고들어가 있는 것에 기인한다.
도 6(c)에 있어서의 평탄화막(103)의 오목부(103a)의 형성에 있어서는, 드라이 에칭에 의한 것에 한정되지 않고, 웨트 에칭으로 행하는 것도 가능하다.
다음에, 도 7(a)에 나타내는 바와 같이, 하부 전극층(110) 및 평탄화막(103)에 있어서의 오목부(103a)의 저면상에 대해서, 반도체성 재료를 퇴적시켜, 반도체성층(121)을 적층 형성한다. 반도체성 층(121)은, 하부 전극층(110) 상의 반도체성 중간층(121a)과 평탄화막(103)의 오목부(103a)의 저면 상의 오목부 내 형성층(121b)을 포함한다.
다음에, 반도체성층(121) 상에, 격벽(123)을 형성하기 위한 절연 재료층을, 예를 들면, 스핀 코팅법 등에 의해 성막하고, 포토마스크를 이용하여 노광·현상함으로써 패터닝을 행한다. 그 후에, 세정액으로 세정을 행함으로써, 도 7(b)에 나타내는 바와 같이, 격벽(123)을 형성한다.
다음에, 도 7(c)에 나타내는 바와 같이, 격벽(123)으로 규정된 영역에, 잉크젯법에 의해 발광층(122)의 재료를 포함하는 조성물 잉크를 적하하고, 건조시킴으로써 발광층(122)이 형성된다. 또한, 발광층(122) 상에, 전자 주입층(124), 상부 전극층(130) 및 밀봉층(131)을 적층 형성한다.
여기서, 발광층(122)의 형성에 있어서는, 상기 잉크 젯법 외에, 예를 들면, 디스펜서법, 노즐 코팅법, 스핀 코팅법, 오목판 인쇄법, 혹은 볼록판 인쇄법 등을 이용할 수도 있다. 또한, 조성물 잉크의 건조에서는, 진공 건조 및 질소 분위기 하 건조를 순서대로 행하는 것으로 한다.
또한, 전자 주입층(124)의 형성에는, 예를 들면, 진공 증착법을 이용할 수 있고, 상부 전극층(130)의 형성에는, 예를 들면, 플라즈마 코팅법을 이용할 수 있다.
이상과 같이 하여, 표시 패널(10)의 주요부가 완성된다.
본 실시의 형태에 관한 표시 패널(10)의 제조 방법에서는, 도 7(a)에 나타내는 바와 같이, 평탄화막(103)에 있어서의 제1 하부 전극층(110a)과 제2 하부 전극층(110b)의 사이에 오목부(103a)를 형성한 상태에서, 반도체성층(121)을 형성하므로, 오목부(103a)의 측면부에 있어서의 쉐도잉 효과에 의해, 오목부내 형성층(121b)의 단부에 있어서의 막 두께(t2)가, 중앙부에 있어서의 막 두께(t1)보다도 얇아진다(도 3의 2점 쇄선으로 둘러싼 부분을 참조). 이 때문에, 제1 하부 전극층(11Oa) 상의 반도체성 중간층(121a)과, 이에 인접하는 오목부 내 형성층(121b)이, 오목부(103)의 측면부에서 도전성이 작아지는 것에 기인하여, 실질적으로 전기적으로 접속되지 않는다. 제2 하부 전극층(110b) 상의 반도체성 중간층(121a)과, 이에 인접하는 오목부 내 형성층(121b)에 대해서도, 동일하다.
따라서, 표시 패널(10)에서는, 제1 하부 전극층(110a)과 제2 하부 전극층(11Ob)의 사이에서의 리크 전류를 방지할 수 있어, 크로스토크가 발생하지 않는다.
또한, 본 실시의 형태에 관한 제조 방법에서는, 도 6(b) 및 도 6(c)에 나타내는 바와 같이, 하부 전극층(110)의 형성을 위한 레지스트(500)를, 하부 전극층(110)을 형성한 후도 제거하지 않고, 평탄화막(103)의 오목부(103a)를 형성할 때의 마스크로서, 그대로 이용하고 있다. 따라서, 오목부(103a)의 형성을 위해서 새로운 마스크를 이용하지 않아도 되고, 제조 공정을 간략화할 수 있어, 제조 비용의 저감이 가능해진다.
［실시의 형태 2]
1. 표시 패널(10)의 구성
본 실시의 형태에 관한 유기 EL 표시 장치에서는, 표시 패널(12)의 구성을 제외하고, 상기 실시의 형태 1에 관한 유기 EL 표시 장치(1)와 동일한 구성을 가진다. 이하에서는, 표시 패널(12)의 구성에 대해서, 도 8을 이용하여 설명한다.
도 8에 나타내는 바와 같이, 실시의 형태 2에 관한 표시 패널(12)도, 각각이 적(R), 녹(G), 청(B) 중 어느 하나의 발광색을 가지는 유기 발광층을 구비하는 서브 픽셀(13a, 13b, 13c)이 인접 형성되어 있고, 탑 에미션형의 유기 EL 디스플레이이다.
기판(100) 상에 형성된 TFT층(도 8에 있어서도, 소스(101a)만을 도시) 및 패시베이션막(102), 및 평탄화막(143)에 설치된 컨택트홀(104)에 대해서는, 상기 실시의 형태 1에 관한 표시 패널(10)과 동일한 구성을 가진다.
도 8에 나타내는 바와 같이, 표시 패널(12)에 있어서도, 하부 전극층(양극층)(150)간의 영역에 오목부(143a)가 형성되어 있다. 그리고, 반도체성 층(161)은, 하부 전극층(150) 상에 형성되고, 홀 주입층, 또는 홀 수송층, 또는 홀 주입겸 수송층으로서 기능하는 반도체성 중간층(161a)과, 평탄화막(143)에 있어서의 오목부(143a)의 저면 상에 형성된, 반도체성 중간층(161a)과 동일 재료의 층인 오목부 내 형성층(161b)을 가진다.
도 8에 나타내는 바와 같이, 반도체성 중간층(161a) 상에는, 발광층(162), 전자 주입층(164), 상부 전극층(음극층)(170), 및 밀봉층(171)이 순서대로 적층되고, 또한, 각 서브 픽셀(13a, 13b, 13c)을 구획하는 격벽(163)이 세워져 있다. 반도체성 중간층(161a), 발광층(162), 격벽(163), 및 전자 주입층(164)에 의해 발광 적층체(160)가 구성되어 있다. 또한, 발광층(162)에 있어서는, 상기 실시의 형태 1에 관한 표시 패널(10)과 마찬가지로, 제1 하부 전극층(150a)의 상방에 형성된 제1 발광층(162a)과, 제2 하부 전극층(150b)의 상방에 형성된 제2 발광층(162b)이 포함된다.
또한, 본 실시의 형태에 관한 표시 패널(12)의 격벽(163)에 대해서는, 평면형상을 특별히 나타내지 않지만, 상기 실시의 형태 1에 관한 표시 패널(10)의 격벽(123)과 마찬가지로, 소위, 픽셀 뱅크가 채용되어 있다.
2. 평탄화막(143)에 있어서의 오목부(143a)와 반도체성층(161)
도 8에 나타내는 바와 같이, 본 실시의 형태에 관한 표시 패널(12)에 있어서도, 평탄화막(143)에 있어서의 제1 하부 전극층(150a)과 제2 하부 전극층(150b)의 사이의 영역에 오목부(143a)가 설치되어 있다. 평탄화막(143)에 있어서의 오목부(143a)는, 평탄화막(143a)의 다른 상면보다도 침하해 있는 점에서, 상기 실시의 형태 1에 관한 표시 패널(10)과 동일하다. 또한, 오목부(143a)의 저면 상에, 오목부 내 형성층(161b)이 형성되어 있는 점도, 상기 실시의 형태 1에 관한 표시 패널(10)과 동일하다.
그러나, 도 8의 2점 쇄선으로 둘러싼 부분에 나타내는 바와 같이, 본 실시의 형태에 관한 표시 패널(12)에서는, 오목부(143a)의 측면(143s)의 일부에 있어서, 반도체성층(161)이 형성되지 않은 영역(화살표 A로 표시하는 부분 P1과 부분 P2의 사이의 영역)을 가진다.
따라서, 본 실시의 형태에 관한 표시 패널(12)에서는, 평탄화막(143)에 있어서의 오목부(143a)의 측면(143s)의 일부에, 반도체성 층(161)이 형성되지 않은 영역을 가짐으로써, 당해 영역에서 제1 하부 전극층(150a) 상의 반도체성 중간층(161a)과 제2 하부 전극층(150b) 상의 반도체성 중간층(161a)이 분단되어 있다. 이 때문에, 서브 픽셀(13a, 13b, 13c)에 있어서의 각 반도체성 중간층(161a)은, 상호간의 오목부(143a)를 넘어 연속하여 형성되어 있지 않다. 따라서, 표시 패널(12)에서는, 반도체성 층(161)이, 제1 하부 전극층(150a)과 제2 하부 전극층(150b)을 전기적으로 접속하지 않고, 제1 하부 전극층(150a)과 제2 하부 전극층(150b)의 사이에서의 리크 전류를 방지할 수 있다.
따라서, 본 실시의 형태에 관한 표시 패널(12)에서도, 크로스토크의 발생이 방지된다.
또한, 도 8에 나타내는 바와 같이, 본 실시의 형태에 관한 표시 패널(12)에서도, 격벽(163)이, 평탄화막(143)의 오목부(143a)에 수반하여 오목한 형상 부분으로도 파고들어가 형성되어 있으므로, 격벽(163)의 밀착성을 향상시킬 수 있어, 격벽(163)이 박리되기 어렵다. 따라서, 본 실시의 형태에 관한 유기 EL 표시 장치에서도, 높은 신뢰성을 가진다.
3. 표시 패널(12)의 제조 방법
표시 패널(12)의 제조 방법에 대해서, 도 9 및 도 10을 이용하여 설명한다. 또한, 도 9 및 도 10에 있어서도, 일부를 뽑아내, 모식적으로 나타내고 있다.
먼저, 도 9(a)에 나타내는 바와 같이, 상기 실시의 형태 1에 있어서의 도 5(a)부터 도 5(c)에 도시하는 각 공정을 실행함으로써, 기판(100) 상에 TFT층(도 9(a)에서는, 소스(101a)만을 도시), 패시베이션막(102), 평탄화막(1431), 컨택트홀(lO4) 및 금속막(1500)을 형성한다.
다음에, 도 9(b)에 나타내는 바와 같이, 금속막(1500) 상에 있어서의 하부 전극층(150)을 형성하려고 하는 영역에, 감광성의 레지스트(501)를 퇴적시킨다. 그리고, 도 9(b)에 나타내는 바와 같이, 포토리소그래피법 및 에칭법에 의해 패터닝하여, 제1 하부 전극층(150a) 및 제2 하부 전극층(15Ob)을 포함하는 하부 전극층(150)을 형성한다.
또한, 상기 실시의 형태 1에 관한 제조 방법에서는, 에칭의 후에 있어서, 하부 전극층(110)의 양 가장자리(110s)가 레지스트(500)의 하방으로 파고들어간 상태로 했는데, 본 실시의 형태에 관한 제조 방법에서는, 도 9(b)에 나타내는 바와 같이, 에칭 후에 있어서, 하부 전극층(150)의 양 가장자리(150s)가 레지스트(501)의 각 가장자리와 합치하도록 한다.
다음에, 상기 실시의 형태 1에 관한 제조 방법과 마찬가지로, 레지스트(501)를 하부 전극층(150) 상에 남긴 상태로, 에칭(예를 들면, 드라이 에칭)을 행한다. 이에 따라, 평탄화막(143)에 있어서, 제1 하부 전극층(150a)과 제2 하부 전극층(150b)의 사이의, 레지스트(501)가 형성되지 않은 영역(1431f)에, 오목부(143a)를 형성한다(도 9(c)를 참조).
본 실시의 형태에 관한 제조 방법에 있어서도, 평탄화막(143)의 오목부(143a)의 형성에 있어서는, 드라이 에칭에 의한 것에 한정되지 않고, 웨트 에칭으로 행하는 것도 가능하다.
다음에, 도 10(a)에 나타내는 바와 같이, 하부 전극층(150) 및 평탄화막(143)에 있어서의 오목부(143a)의 저면 상에 대해서, 반도체성 재료를 퇴적시켜, 반도체성층(161)을 적층 형성한다. 반도체성 층(161)은, 하부 전극층(150) 상의 반도체성 중간층(161a)과, 평탄화막(143)의 오목부(143a)의 저면 상의 오목부 내 형성층(161b)을 포함한다.
다음에, 반도체성 층(161) 상에, 격벽(163)을 형성하기 위한 절연 재료층을, 예를 들면, 스핀 코팅법 등에 의해 성막하고, 포토마스크를 이용하여 노광·현상함으로써 패터닝을 행한다. 그 후에, 세정액으로 세정을 행함으로써, 도 10(b)에 나타내는 바와 같이, 격벽(163)을 형성한다.
다음에, 도 10(c)에 나타내는 바와 같이, 격벽(163)으로 규정된 영역에, 잉크젯법에 의해 발광층(162)의 재료를 포함하는 조성물 잉크를 적하하고, 건조시킴으로써 발광층(162)을 형성한다. 또한, 발광층(162) 상에, 전자 주입층(164), 상부 전극층(170) 및 밀봉층(171)을 적층 형성한다.
여기서, 발광층(162)의 형성에 있어서도, 상기 실시의 형태 1에 관한 제조 방법과 마찬가지로, 상기 잉크젯법 외에, 예를 들면, 디스펜서법, 노즐 코팅법, 스핀 코팅법, 오목판 인쇄법, 혹은 볼록판 인쇄법 등을 이용할 수도 있다. 또한, 조성물 잉크의 건조에서는, 진공 건조 및 질소 분위기 하 건조를 순서대로 행하는 것으로 한다.
또한, 전자 주입층(164)의 형성에 대해서도, 상기 실시의 형태 1에 관한 제조 방법과 마찬가지로, 예를 들면, 진공 증착법을 이용할 수 있고, 상부 전극층(170)의 형성에는, 예를 들면, 플라즈마 코팅법을 이용할 수 있다.
이상과 같이 하여, 표시 패널(12)의 주요부가 완성된다.
본 실시의 형태에 관한 표시 패널(12)의 제조 방법에 있어서도, 도 10(a)에 나타내는 바와 같이, 평탄화막(143)에 있어서의 제1 하부 전극층(150a)과 제2 하부 전극층(150b)의 사이에 오목부(143a)를 형성한 상태로, 반도체성 층(161)을 형성하므로, 쉐도잉 효과에 의해, 오목부(143a)에 있어서의 측면(143s)의 일부에 있어서 반도체성 층(161)이 형성되지 않은 영역이 생긴다(도 8의 2점 쇄선으로 둘러싼 부분을 참조). 이 때문에, 제1 하부 전극층(150a) 상의 반도체성 중간층(161a)과, 이에 인접하는 오목부 내 형성층(161b)이, 전기적으로 접속되지 않는 상태가 된다. 제2 하부 전극층(150b) 상의 반도체성 중간층(161a)과, 이에 인접하는 오목부 내 형성층(161b)에 대해서도, 동일하다.
따라서, 표시 패널(12)에서는, 상기 실시의 형태 1에 관한 표시 패널(10)보다도, 제1 하부 전극층(150a)과 제2 하부 전극층(150b)의 사이에서의 리크 전류를 더욱 확실히 방지할 수 있어, 크로스토크가 발생하지 않는다.
또한, 본 실시의 형태에 관한 제조 방법에 있어서도, 도 9(b) 및 도 9(c)에 나타내는 바와 같이, 하부 전극층(150)의 형성을 위한 레지스트(501)를, 하부 전극층(150)을 형성한 후도 제거하지 않고, 평탄화막(143)의 오목부(143a)를 형성할 때의 마스크로서 그대로 이용하고 있다. 따라서, 오목부(143a)의 형성을 위해서 새로운 마스크를 이용하지 않아도 되고, 제조 공정을 간략화할 수 있어, 제조 비용의 저감이 가능해진다.
또한, 본 실시의 형태에 관한 표시 패널(12)에서는, 평탄화막(143)에 있어서의 오목부(143a)의 깊이가, 오목부(143a)의 저면 상에 형성하는 오목부 내 형성층(161b)의 막 두께(오목부(143a)의 중앙부에서의 막 두께)보다도, 깊게 구성되어 있다. 이는 오목부 내 형성층(161b)이, 반도체성 중간층(161a) 혹은 하부 전극층(150)과의 사이에서 완전하게 분단되도록 하기 위함이다.
［실시의 형태 3］
1. 표시 패널(14)의 구성
본 실시의 형태에 관한 유기 EL 표시 장치에서도, 표시 패널(14)의 구성을 제외하고, 상기 실시의 형태 1, 2에 관한 유기 EL 표시 장치(1, ‥)와 동일한 구성을 가진다. 이하에서는, 표시 패널(14)의 구성에 대해서, 도 11을 이용하여 설명한다.
도 11에 나타내는 바와 같이, 본 실시의 형태에 관한 표시 패널(14)도, 각각이 적(R), 녹(G), 청(B) 중 어느 하나의 발광색을 가지는 유기 발광층을 구비하는 서브 픽셀(15a, 15b, 15c)이 인접 형성되어 있고, 탑 에미션형의 유기 EL 디스플레이이다.
기판(100) 상에 형성된 TFT층(도 11에 있어서도, 소스(101a)만을 도시) 및 패시베이션막(102), 및 평탄화막(183)에 설치된 컨택트홀(104)에 대해서는, 상기 실시의 형태 1, 2에 관한 표시 패널(10, 12)과 동일한 구성을 가진다.
도 11에 나타내는 바와 같이, 표시 패널(14)에 있어서도, 평탄화막(183)에 있어서, 하부 전극층(양극층)(190)간의 영역에 오목부(183a)가 형성되어 있다. 그리고, 반도체성층(201)은, 하부 전극층(190) 상에 형성되고, 홀 주입층, 또는 홀 수송층, 또는 홀 주입겸 수송층으로서 기능하는 반도체성 중간층(201a)과, 평탄화막(183)에 있어서의 오목부(183a)의 저면 상에 형성된, 반도체성 중간층(201a)과 동일 재료의 층인 오목부 내 형성층(201b)을 가진다.
도 11에 나타내는 바와 같이, 반도체성 중간층(201a) 상에는, 발광층(202), 전자 주입층(204), 상부 전극층(음극층)(210) 및 밀봉층(211)이 순서대로 적층되고, 또한, 각 서브 픽셀(15a, 15b, 15c)을 구획하는 격벽(203)이 세워져 있다. 반도체성 중간층(201a), 발광층(202), 격벽(203) 및 전자 주입층(204)에 의해 발광 적층체(20C)가 구성되어 있다. 또한, 발광층(202)에 있어서는, 상기 실시의 형태 1, 2에 관한 표시 패널(10, 12)과 마찬가지로, 제1 하부 전극층(190a)의 상방에 형성된 제1 발광층(202a)과, 제2 하부 전극층(190b)의 상방에 형성된 제2 발광층(202)이 포함된다.
또한, 본 실시의 형태에 관한 표시 패널(14)의 격벽(203)에 대해서도, 소위, 픽셀 뱅크가 채용되어 있다.
2. 평탄화막(183)에 있어서의 오목부(183a)와 반도체성 층(201)
도 11에 도시하는 바와 같이, 본 실시의 형태에 관한 표시 패널(14)에 있어서도, 평탄화막(183)에 있어서의 제1 하부 전극층(190a)과 제2 하부 전극층(190b)의 사이의 영역에 오목부(183a)가 설치되어 있다. 평탄화막(183)에 있어서의 오목부(183a)는, 평탄화막(183a)의 다른 상면보다도 침하해 있는 점에서, 상기 실시의 형태 1, 2에 관한 표시 패널(10, 12)과 동일하다. 또한, 오목부(183a)의 저면 상에, 오목부 내 형성층(201b)이 형성되어 있는 점도, 상기 실시의 형태 1, 2에 관한 표시 패널(10, 12)과 동일하다.
도 11의 2점 쇄선으로 둘러싼 부분에 나타내는 바와 같이, 본 실시의 형태에 관한 표시 패널(14)에서는, 평탄화막(183)에 있어서의 오목부(183a)의 상단 가장자리(부분 P3)가, 하부 전극층(190)의 단 가장자리(부분 P4)보다도, 하부 전극층(190)의 하방으로 파고들어간 상태로 되어 있다. 따라서, 본 실시의 형태에 관한 표시 패널(14)에서는, 평탄화막(183)에 있어서의 오목부(183a)의 측면(183s) 내, 하부 전극층(190)의 하방으로 파고들어간 부분(화살표 B로 표시하는 부분)에, 반도체성층(201)이 형성되지 않은 영역을 가짐으로써, 당해 영역에서 제1 하부 전극층(190a) 상의 반도체성 중간층(201a)과 제2 하부 전극층(190b) 상의 반도체성 중간층(201a)이 분단되어 있다.
상기 구성을 위해, 서브 픽셀(15a, 15b, 15c)에 있어서의 각 반도체성 중간층(201a)은, 상호간의 오목부(183a)를 넘어 연속하여 형성되지 않는다. 따라서, 표시 패널(14)에서는, 반도체성층(201)이, 제1 하부 전극층(190a)과 제2 하부 전극층(190b)을 전기적으로 접속하지 않고, 제1 하부 전극층(190a)과 제2 하부 전극층(190b)의 사이에서 리크 전류를 방지할 수 있다. 또한, 본 실시의 형태에서는, 오목부(183a)의 적어도 일부가 하부 전극층(190)의 하방으로 파고들어가고, 당해 파고들어간 부분에서 반도체성층(201)이 분단되어 있으므로, 상기 실시의 형태 2에 관한 표시 패널(12)보다도, 더욱 확실하게 제1 하부 전극층(190a)과 제2 하부 전극층(190b)의 사이에서의 리크 전류를 방지할 수 있다.
따라서, 본 실시의 형태에 관한 표시 패널(14)에서도, 크로스토크의 발생이 방지된다.
또한, 도 11에 도시하는 바와 같이, 본 실시의 형태에 관한 표시 패널(14)에서도, 격벽(203)이, 평탄화막(183)의 오목부(183a)의 형성에 수반하여 오목한 형상 부분으로도 파고들어가 형성되어 있으므로, 상기와 마찬가지로, 격벽(203)이 박리되기 어려워, 유기 EL 표시 장치가 높은 신뢰성을 가진다.
3. 표시 패널(14)의 제조 방법
표시 패널(14)의 제조 방법에 대해서, 도 12 및 도 13을 이용하여 설명한다. 또한, 도 12 및 도 13에 있어서도, 일부를 뽑아내, 모식적으로 나타내고 있다.
먼저, 도 12(a)에 나타내는 바와 같이, 상기 실시의 형태 1에 있어서의 도 5(a)부터 도 5(c)에 나타내는 각 공정을 실행함으로써, 기판(100) 상에 TFT층(도 12(a)에서는, 소스(101a)만을 도시), 패시베이션막(102), 평탄화막(1831), 컨택트 홀(104), 및 금속막(1900)을 형성한다.
다음에, 도 12(b)에 나타내는 바와 같이, 금속막(1900) 상에 있어서의 하부 전극층(190)을 형성하려고 하는 영역에, 감광성의 레지스트(502)를 퇴적시킨다. 그리고, 도 12(b)에 나타내는 바와 같이, 포토리소그래피법 및 에칭법에 의해 패터닝하고, 제1 하부 전극층(190a) 및 제2 하부 전극층(190b)을 포함하는 하부 전극층(190)을 형성한다. 또한, 본 실시의 형태에 관한 제조 방법에서도, 도 12(b)에 나타내는 바와 같이, 에칭의 후에 있어서, 하부 전극층(190)의 양 가장자리(190s)가 레지스트(502)의 각 가장자리와 합치하도록 한다.
다음에, 상기 실시의 형태 1, 2에 관한 제조 방법과 마찬가지로, 레지스트(502)를 하부 전극층(190) 상에 남긴 상태로, 에칭(예를 들면, 드라이 에칭)을 행한다. 이에 따라, 평탄화막(183)에 있어서, 제1 하부 전극층(190a)과 제2 하부 전극층(190b)의 사이의, 레지스트(502)가 형성되지 않은 영역(1831f)에, 오목부(183a)를 형성한다(도 12(c)를 참조). 또한, 본 실시의 형태에 관한 제조 방법에서는, 상기 실시의 형태 2에 관한 제조 방법에 대해서, 에칭 조건(예를 들면, 에칭 시간 등)을 변경함으로써, 오목부(183a)의 측면(183s)의 적어도 일부가, 하부 전극층(190)의 하방으로 파고들어가도록 할 수 있다.
본 실시의 형태에 관한 제조 방법에 있어서도, 평탄화막(183)의 오목부(183a)의 형성에 있어서는, 드라이 에칭에 의한 것에 한정되지 않고, 웨트 에칭으로 행하는 것도 가능하다.
다음에, 도 13(a)에 나타내는 바와 같이, 하부 전극층(190) 및 평탄화막(183)에 있어서의 오목부(183a)의 저면 상에 대해서, 반도체성 재료를 퇴적시키고, 반도체성 층(201)을 적층 형성한다. 반도체성 층(201)은, 하부 전극층(190) 상의 반도체성 중간층(201a)과, 평탄화막(183)의 오목부(183a)의 저면 상의 오목부 내 형성층(201b)을 포함한다. 또한, 도 13(a)에 나타내는 바와 같이, 오목부(183a)의 측면(183s)의 적어도 일부를 하부 전극층(190)의 하방으로 파고들어가도록 하고 있으므로, 반도체성 재료를 퇴적시킨 상태에서, 오목부(183a)의 측면(183s)의 적어도 일부에서 반도체성 층(201)이 확실하게 분단된다.
다음에, 반도체성 층(201) 상에, 격벽(203)을 형성하기 위한 절연 재료층을, 예를 들면, 스핀 코팅법 등에 의해 성막하고, 포토마스크를 이용하여 노광·현상함으로써 패터닝을 행한다. 그 후에, 세정액으로 세정을 행함으로써, 도 13(b)에 나타내는 바와 같이, 격벽(203)을 형성한다.
다음에, 도 13(c)에 나타내는 바와 같이, 격벽(203)으로 규정된 영역에, 잉크 젯법에 의해 발광층(202)의 재료를 포함하는 조성물 잉크를 적하하고, 건조시킴으로써 발광층(202)을 형성한다. 또한, 발광층(202) 상에, 전자 주입층(204), 상부 전극층(210) 및 밀봉층(211)을 적층 형성한다.
여기서, 발광층(202)의 형성에 있어서도, 상기 실시의 형태 1, 2에 관한 제조 방법과 마찬가지로, 상기 잉크젯법 외에, 예를 들면, 디스펜서법, 노즐 코팅법, 스핀 코팅법, 오목판 인쇄법, 혹은 볼록판 인쇄법 등을 이용할 수도 있다. 또한, 조성물 잉크의 건조에서는, 진공 건조 및 질소 분위기 하 건조를 순서대로 행하는 것으로 한다.
또한, 전자 주입층(204)의 형성에 대해서도, 상기 실시의 형태 1, 2에 관한 제조 방법과 마찬가지로, 예를 들면, 진공 증착법을 이용할 수 있고, 상부 전극층(210)의 형성에는, 예를 들면, 플라즈마 코팅법을 이용할 수 있다.
이상과 같이 하여, 표시 패널(14)의 주요부가 완성된다.
본 실시의 형태에 관한 표시 패널(14)의 제조 방법에 있어서도, 도 13(a)에 도시하는 바와 같이, 평탄화막(183)에 있어서의 제1 하부 전극층(190a)과 제2 하부 전극층(190b)의 사이에 오목부(183a)를 형성한 상태로, 반도체성층(201)을 형성하므로, 쉐도잉 효과에 의해, 오목부(183a)에 있어서의 측면(183s)의 적어도 일부에 있어서 반도체성 층(201)이 형성되지 않는 영역이 발생한다(도 11의 2점 쇄선으로 포함하는 부분을 참조). 이 때문에, 제1 하부 전극층(190a) 상의 반도체성 중간층(201a)과, 이에 인접하는 오목부 내 형성층(201b)이, 전기적으로 접속되지 않는 상태로 된다. 제2 하부 전극층(190b) 상의 반도체성 중간층(201a)과, 이에 인접하는 오목부 내 형성층(201b)에 대해서도, 동일하다.
또한, 상기와 같이, 본 실시의 형태에서는, 오목부(183a)의 측면(183s)의 적어도 일부가 하부 전극층(190)의 하방으로 파고들어가도록 하고 있으므로, 보다 확실하게 반도체성층(201)의 분단이 생긴다.
따라서, 표시 패널(14)에서는, 상기 실시의 형태 1, 2에 관한 표시 패널(10, 12)보다도, 제1 하부 전극층(190a)과 제2 하부 전극층(190b)의 사이에서의 리크 전류를 더욱 확실히 방지할 수 있어, 크로스토크가 발생하지 않는다.
또한, 본 실시의 형태에 관한 제조 방법에 있어서도, 도 12(b) 및 도 12(c)에 나타내는 바와 같이, 하부 전극층(190)의 형성을 위한 레지스트(502)를, 하부 전극층(190)을 형성한 후도 제거하지 않고, 평탄화막(183)의 오목부(183a)를 형성할 때의 마스크로서 그대로 이용하고 있다. 따라서, 오목부(183a)의 형성을 위해서 새로운 마스크를 이용하지 않아도 되고, 제조 공정을 간략화할 수 있어, 제조 비용의 저감이 가능해진다.
또한, 본 실시의 형태에 관한 표시 패널(14)에 있어서도, 평탄화막(183)에 있어서의 오목부(183a)의 깊이를, 오목부(183a)의 저면 상에 형성하는 오목부 내 형성층(201b)의 막 두께(오목부(183a)의 중앙부에서의 막 두께)보다도, 깊게 구성되어 있다. 이는, 오목부 내 형성층(201b)이, 반도체성 중간층(201a) 혹은 하부 전극층(190)의 사이에서 완전하게 분단되도록 하기 위함이다.
[실시의 형태 4]
1. 표시 패널(16)의 구성
본 실시의 형태에 관한 유기 EL 표시 장치에서도, 표시 패널(16)의 구성을 제외하고, 상기 실시의 형태 1, 2, 3에 관한 유기 EL 표시 장치(1, ‥)와 동일한 구성을 가진다. 이하에서는, 표시 패널(16)의 구성에 대해서, 도 14를 이용하여 설명한다.
도 14에 나타내는 바와 같이, 본 실시의 형태에 관한 표시 패널(16)도, 각각이 적(R), 녹(G), 청(B) 중 어느 하나의 발광색을 가지는 유기 발광층을 구비하는 서브 픽셀(17a, 17b, 17c)이 인접 형성되어 있고, 탑 에미션형의 유기 EL 디스플레이이다.
도 14에 도시하는 바와 같이, 기판(100) 상에 형성된 TFT층(도 14에 있어서도, 소스(101a)만을 도시) 및 패시베이션막(102), 및 평탄화막(223)에 설치된 컨택트홀(104)에 대해서는, 상기 실시의 형태 1, 2에 관한 표시 패널(10, 12)과 동일한 구성을 가진다.
도 14에 나타내는 바와 같이, 표시 패널(16)에 있어서도, 평탄화막(223)에 있어서, 하부 전극층(양극층)(230)간의 영역에 오목부(223a)가 형성되어 있다. 그리고, 반도체성 층(241)은, 하부 전극층(230) 상에 형성되고, 홀 주입층, 또는 홀 수송층, 또는 홀 주입 겸 수송층으로서 기능하는 반도체성 중간층(241a)과, 평탄화막(223)에 있어서의 오목부(223a)의 저면 상에 형성된, 반도체성 중간층(241a)과 동일한 재료의 층인 오목부 내 형성층(241b)을 가진다.
여기서, 본 실시의 형태에 관한 표시 패널(16)에서는, 하부 전극층(230)이, 금속층(2301)과 투명 도전층(2302)의 적층 구조를 가지고 있다. 그리고, 서브 픽셀(17a)에 속하는 제1 하부 전극층(230a)이. 제1 금속층(2301a)과 제1 투명 도전층(2302a)의 적층 구조를 가지고, 마찬가지로, 서브 픽셀(17b)에 속하는 제2 하부 전극층(230b)이, 제2 금속층(2301b)과 제2 투명 도전층(2302b)의 적층 구조를 가진다.
도 14에 나타내는 바와 같이, 반도체성 중간층(241a) 상에는, 발광층(242), 전자 주입층(244), 상부 전극층(음극층)(250), 및 밀봉층(251)이 순서대로 적층되고, 또한, 각 서브 픽셀(17a, 17b, 17c)을 구획하는 격벽(243)이 세워져 있다. 반도체성 중간층(241a), 발광층(242), 격벽(243), 및 전자 주입층(244)에 의해 발광 적층체(240)가 구성되어 있다. 또한, 발광층(242)에 있어서는, 상기 실시의 형태 1, 2, 3에 관한 표시 패널(10, 12, 14)과 마찬가지로, 제1 하부 전극층(230a)에 있어서의 제1 투명 도전층(2302a)의 상방에 형성된 제1 발광층(242a)과, 제2 하부 전극층(230b)에 있어서의 제2 투명 도전층(2302b)의 상방에 형성된 제2 발광층(242b)이 포함된다.
또한, 본 실시의 형태에 관한 표시 패널(16)의 격벽(243)에 대해서도, 소위, 픽셀 뱅크가 채용되어 있다.
2. 평탄화막(223)에 있어서의 오목부(223a)와 반도체성층(241)
도 14에 나타내는 바와 같이, 본 실시의 형태에 관한 표시 패널(16)에 있어서도, 평탄화막(223)에 있어서의 제1 하부 전극층(230a)과 제2 하부 전극층(230b)의 사이의 영역에 오목부(223a)가 설치되어 있다. 평탄화막(223)에 있어서의 오목부(223a)는, 평탄화막(223a)의 다른 상면보다도 침하해 있는 점에서, 상기 실시의 형태 1, 2, 3에 관한 표시 패널(10, 12, 14)과 동일하다. 또한, 오목부(223a)의 저면 상에, 오목부 내 형성층(241b)이 형성되어 있는 점에서도, 상기 실시의 형태 1, 2, 3에 관한 표시 패널(10, 12, 14)과 동일하다.
도 14의 2점 쇄선으로 둘러싼 부분에 나타내는 바와 같이, 본 실시의 형태에 관한 표시 패널(16)에서는, 평탄화막(223)에 있어서의 오목부(223a)의 상단 가장자리(부분 P5)가, 상기 실시의 형태 3에 관한 표시 패널(14)과 마찬가지로, 하부 전극층(230)에 있어서의 투명 도전층(2302)의 단 가장자리(부분 P6)보다도, 하부 전극층(230)의 하방으로 파고들어간 상태로 되어 있다. 또한, 하부 전극층(230)에서는, 금속층(2301)의 측 가장자리가 투명 도전층(2302)으로 덮여 있다.
이상의 구성을 채용함으로써, 본 실시의 형태에 관한 표시 패널(16)에서는, 평탄화막(223)에 있어서의 오목부(223a)의 측면(223s) 내, 하부 전극층(230)의 투명 도전층(2302)의 하방으로 파고들어간 부분(화살표 C로 가리키는 부분)에, 반도체성층(241)이 형성되지 않은 영역을 가짐으로써, 당해 영역에서 제1 하부 전극층(230a) 상의 반도체성 중간층(241a)과 제2 하부 전극층(230b) 상의 반도체성 중간층(241a)이 분단되어 있다.
상기 구성을 위해, 서브 픽셀(17a, 17b, 17c)에 있어서의 각 반도체성 중간층(241a)은, 상호간의 오목부(223a)를 넘어 연속하여 형성되지 않는다. 따라서, 표시 패널(16)에서는, 반도체성 층(241)이, 제1 하부 전극층(230a)과 제2 하부 전극층(230b)을 전기적으로 접속하지 않고, 제1 하부 전극층(230a)과 제2 하부 전극층(230b)의 사이에서의 리크 전류를 방지할 수 있다. 또한, 본 실시의 형태에서는, 오목부(223a)의 적어도 일부가 하부 전극층(230)의 투명 도전층(2302)의 하방으로 파고들어가고, 당해 파고들어간 부분에서 반도체성층(241)이 분단되어 있으므로, 상기 실시의 형태 3에 관한 표시 패널(14)과 마찬가지로, 확실하게 제1 하부 전극층(230a)과 제2 하부 전극층(230b)의 사이에서의 리크 전류를 방지할 수 있다.
따라서, 본 실시의 형태에 관한 표시 패널(16)에서도, 크로스토크의 발생이 방지된다.
또한, 도 14에 나타내는 바와 같이, 본 실시의 형태에 관한 표시 패널(16)에서도, 격벽(243)이, 평탄화막(223)의 오목부(223a)의 형성에 수반하여 오목한 형상 부분으로도 파고들어가 형성되어 있으므로, 상기와 마찬가지로, 격벽(243)이 박리되기 어려워, 유기 EL 표시 장치가 높은 신뢰성을 가진다.
3. 표시 패널(16)의 제조 방법
표시 패널(16)의 제조 방법에 대해서, 도 15부터 도 17을 이용하여 설명한다. 또한, 도 15부터 도 17에 있어서도, 일부를 뽑아내, 모식적으로 나타내고 있다.
먼저, 도 15(a)에 나타내는 바와 같이, 상기 실시의 형태 1에 있어서의 도 5(a)부터 도 5(c)에 나타내는 각 공정을 실행함으로써, 기판(1OO) 상에 TFT층(도 15(a)에서는, 소스(101a)만을 도시), 패시베이션막(102), 평탄화막(2231), 컨택트홀(104), 및 금속막(2303)을 형성한다.
다음에, 도 15(b)에 나타내는 바와 같이, 금속막(2303) 상에 있어서의 하부 전극층(230)의 금속층(2301)을 형성하려고 하는 영역에, 감광성의 레지스트(503)를 퇴적시킨다. 그리고, 도 15(b)에 나타내는 바와 같이, 포토리소그래피법 및 에칭법에 의해 패터닝하고, 제1 하부 전극층(230a)에 있어서의 금속층(2301a) 및 제2 하부 전극층(230b)에 있어서의 금속층(2301b)을 포함하는 하부 전극층(230)의 금속층(2301)을 형성한다. 또한, 본 실시의 형태에 관한 제조 방법에서도, 도 15(b)에 도시하는 바와 같이, 에칭의 후에 있어서, 하부 전극층(230)에 있어서의 금속층(2301)의 양 가장자리(2301s)가 레지스트(503)의 각 가장자리와 합치하도록 한다.
다음에, 상기 실시의 형태 1, 2, 3에 관한 제조 방법과는 달리, 레지스트(503)를 하부 전극층(230)의 금속층(2301) 상으로부터 제거한다. 그리고, 도 15(c)에 나타내는 바와 같이, 금속층(2301) 상 및 금속층(2301)간에 노출된 평탄화막(2231)의 노출면(2231f) 상을 덮도록, 투명 도전막(2304)을 성막한다. 투명 도전막(2304)의 성막에는, 예를 들면, 스퍼터링법을 이용할 수 있다.
다음에, 도 16(a)에 나타내는 바와 같이, 투명 도전막(2304)에 대해서, 하부 전극층(230)에 있어서의 투명 도전층(2302)을 형성하려고 하는 영역에, 감광성의 레지스트(504)를 퇴적시킨다. 그리고, 이 상태에서, 투명 도전막(2304)에 대해서, 에칭(예를 들면, 웨트 에칭)을 실행함으로써, 투명 도전층(2302a) 및 투명 도전층(2302b)을 포함하는 투명 도전층(2302)을 패터닝할 수 있다. 이에 따라, 제1 하부 전극층(230a) 및 제2 하부 전극층(230b)을 포함하는, 하부 전극층(230)을 형성할 수 있다.
다음에, 레지스트(504)를 제거한 후, 하부 전극층(230)에 있어서의 투명 도전층(2302)을 마스크로서 에칭(예를 들면, 드라이 에칭)한다. 이에 따라, 평탄화막(223)에 있어서, 제1 하부 전극층(230a)과 제2 하부 전극층(230b)의 사이의 영역(2231g)에, 오목부(223a)를 형성한다(도 16(b)를 참조). 또한, 본 실시의 형태에 관한 제조 방법에서는, 상기 실시의 형태 3에 관한 제조 방법과 마찬가지로, 에칭 조건(예를 들면, 에칭 시간 등)을 고려함으로써, 오목부(223a)의 측면(223s)의 적어도 일부가, 하부 전극층(230)에 있어서의 투명 도전층(2302)의 하방으로 파고들어가도록 할 수 있다.
본 실시의 형태에 관한 제조 방법에 있어서도, 평탄화막(223)의 오목부(223a)의 형성에 있어서는, 드라이 에칭에 의한 것에 한정되지 않고, 웨트 에칭으로 행하는 것도 가능하다.
다음에, 도 16(c)에 나타내는 바와 같이, 하부 전극층(230)에 있어서의 투명 도전층(2302) 상 및 평탄화막(223)에 있어서의 오목부(223a)의 저면 상에 대해서, 반도체성 재료를 퇴적시켜, 반도체성 층(241)을 적층 형성한다. 반도체성 층(241)과, 하부 전극층(230)에 있어서의 투명 도전층(2302) 상의 반도체성 중간층(241a)과, 평탄화막(223)의 오목부(223a)의 저면 상의 오목부 내 형성층(241b)을 포함한다. 또한, 도 16(c)에 나타내는 바와 같이, 오목부(223a)의 측면(223s)의 적어도 일부를 하부 전극층(230)에 있어서의 투명 도전층(2302)의 하방으로 파고들어가도록 하고 있으므로, 반도체성 재료를 퇴적시킨 상태로, 오목부(223a)의 측면(223s)의 적어도 일부에서 반도체성 층(241)이 확실하게 분단된다.
다음에, 반도체성 층(241) 상에, 격벽(243)을 형성하기 위한 절연 재료층을, 예를 들면, 스핀 코팅법 등에 의해 성막하고, 포토마스크를 이용하여 노광·현상함으로써 패터닝을 행한다. 그 후에, 세정액으로 세정을 행함으로써, 도 17(a)에 나타내는 바와 같이, 격벽(243)을 형성한다.
다음에, 도 17(b)에 나타내는 바와 같이, 격벽(243)으로 규정된 영역에, 잉크 젯법에 의해 발광층(242)의 재료를 포함하는 조성물 잉크를 적하하고, 건조시킴으로써 발광층(242)을 형성한다. 또한, 발광층(242) 상에, 전자 주입층(244), 상부 전극층(250) 및 밀봉층(251)을 적층 형성한다.
여기서, 발광층(242)의 형성에 있어서도, 상기 실시의 형태 1, 2, 3에 관한 제조 방법과 마찬가지로, 상기 잉크젯법 외에, 예를 들면, 디스펜서법, 노즐 코팅법, 스핀 코팅법, 오목판 인쇄법, 혹은 볼록판 인쇄법 등을 이용할 수도 있다. 또한, 조성물 잉크의 건조에서는, 진공 건조 및 질소 분위기 하 건조를 순서대로 행하는 것으로 한다.
또한, 전자 주입층(244)의 형성에 대해서도, 상기 실시의 형태 1, 2, 3에 관한 제조 방법과 마찬가지로, 예를 들면, 진공 증착법을 이용할 수 있고, 상부 전극층(250)의 형성에는, 예를 들면, 플라즈마 코팅법을 이용할 수 있다.
이상과 같이 하여, 표시 패널(16)의 주요부가 완성된다.
본 실시의 형태에 관한 표시 패널(16)의 제조 방법에 있어서도, 도 16(c)에 나타내는 바와 같이, 평탄화막(223)에 있어서의 제1 하부 전극층(230a)과 제2 하부 전극층(230b)의 사이에 오목부(223a)를 형성한 상태로, 반도체성층(241)을 형성하므로, 쉐도잉 효과에 의해, 오목부(223a)에 있어서의 측면(223s)의 적어도 일부에 있어서 반도체성층(241)이 형성되지 않는 영역이 생긴다(도 14의 2점 쇄선으로 둘러싸는 부분을 참조). 이 때문에, 제1 하부 전극층(190a) 상의 반도체성 중간층(201a)과, 이에 인접하는 오목부 내 형성층(241b)이 전기적으로 접속되지 않는 상태가 된다. 제2 하부 전극층(230b) 상의 반도체성 중간층(241a)과, 이에 인접하는 오목부 내 형성층(241b)에 대해서도, 동일하다.
또한, 상기와 같이, 본 실시의 형태에서는, 오목부(223a)의 측면(223s)의 적어도 일부가 하부 전극층(230)에 있어서의 투명 도전층(2302)의 하방으로 파고들어가도록 하고 있으므로, 보다 확실하게 반도체성층(241)의 분단이 생긴다.
따라서, 표시 패널(16)에서는, 상기 실시의 형태 3에 관한 표시 패널(14)과 마찬가지로, 제1 하부 전극층(230a)과 제2 하부 전극층(230b)의 사이에서의 리크 전류를 더욱 확실히 방지할 수 있어, 크로스토크가 발생하지 않는다.
또한, 본 실시의 형태에 관한 제조 방법에 있어서도, 도 16(a) 및 도 16(b)에 나타내는 바와 같이, 하부 전극층(230)에 있어서의 투명 도전층(2302)을, 평탄화막(223)의 오목부(223a)를 형성할 때의 마스크로서 이용하고 있다. 따라서, 오목부(223a)의 형성을 위해서 새로운 마스크를 이용하지 않아도 되고, 제조 공정을 간략화할 수 있어, 제조 비용의 저감이 가능해진다.
또한, 본 실시의 형태에 관한 표시 패널(16)에 있어서도, 평탄화막(223)에 있어서의 오목부(223a)의 깊이를, 오목부(223a)의 저면 상에 형성하는 오목부 내 형성층(241b)의 막 두께(오목부(223a)의 중앙부에서의 막 두께)보다도, 깊게 구성되어 있다. 이는, 오목부 내 형성층(241b)이, 반도체성 중간층(241a) 혹은 하부 전극층(230)의 사이에서 완전히 분단되도록 하기 위함이다.
［그 외의 사항］
상기 실시의 형태 1, 2, 3, 4에서는, 격벽(123, 163, 203, 243)에 대해서, 소위, 픽셀 뱅크를 채용했는데, 반드시 이에 한정되지 않는다. 예를 들면, 도 18에 나타내는 바와 같이, 소위, 라인 뱅크 구조의 격벽(263)을 채용하고, 이에 따라, X축 방향에서의 서브 픽셀(19a, 19b, 19c)의 각 발광층을 구획하는 것으로 해도 된다.
또한, 상기 실시의 형태 1, 2, 3, 4에서는, 발광 장치의 일예로서 유기 EL 표시 장치(1, ‥)를 채용했는데, 이에 한정되는 것은 아니다. 예를 들면, 조명 장치 등에도 적용하는 것이 가능하다.
또한, 상기 실시의 형태 4에 관한 하부 전극층(230)의 구성을, 상기 실시의 형태 1, 2에 관한 하부 전극층(110, 150)대신에 적용하는 것도 가능하다.
또한, 상기 실시의 형태 1, 2, 3, 4에서는, 하부 전극층(10O, 150, 190, 230)이 양극이고, 상부 전극층(130, 170, 210, 250)이 음극인 구성을 채용했는데, 양극과 음극의 위치가 역전된 구성으로 할 수도 있다.
또한, 상기 실시의 형태 1, 2, 3, 4에서는, 탑 에미션형의 유기 EL 표시 장치로 했는데, 보텀 에미션형의 유기 EL 표시 장치로 할 수도 있다.
또한, 평탄화막(103, 143, 183, 223)의 각 오목부(103a, 143a, 183a, 223a)의 형상이나 사이즈는, 첨부한 도면에 나타내는 것에 한정되는 것은 아니다. 예를 들면, 공정면에서 허용되는 경우에는, 오목부의 깊이를 보다 깊게 함으로써, 더욱 확실하게 하부 전극층간에서의 리크 전류를 방지할 수 있다.
<산업상의 이용 가능성>
본 발명은, 크로스토크의 발생이 없고, 뛰어난 발광 성능을 가지는 발광 장치를 실현하는데 유용하다.
1 : 유기 EL 표시 장치 10, 12, 14, 16, 18 : 표시 패널
11a, 11b, 11c, 13a, 13b, 13c, 15a, 15b, 15c, 17a, 17b, 17c, 19a, 19b, 19c : 서브 픽셀
20 : 구동 제어부 21, 22, 23, 24 : 구동 회로
25 : 제어 회로 31 :소스 신호 전달
32 : 전원 배선 100 : 기판
101 : TFT 101a :소스
102 : 패시베이션막 103, 143, 183, 223 :평탄화막
103a, 143a, 183a, 223a : 오목부
104 :컨택트 홀 110, 150, 190, 230 : 하부 전극층
11Oa, 150a, 190a, 230a : 제1 하부 전극층
110b, 150b, 190b, 230b :제2 하부 전극층
120, 160, 200, 240 :발광 적층체
121, 161, 201, 241 : 반도체성 층
121a, 161a, 201a, 241a : 반도체성 중간층
121b, 161b, 201b, 241b : 오목부 내 형성층
122, 162, 202, 242 : 발광층
122a, 162a, 202a, 242a :제1 발광층
122b, 162b, 202b, 242b :제2 발광층
123, 163, 203, 243, 263 : 격벽
124, 164, 204, 244 : 전자 주입층
130, 170, 210, 250 : 상부 전극층
131, 171, 211, 251 : 밀봉층
143s, 183s, 223s : 오목부 측면
50O, 501, 502, 503, 504 : 레지스트
1030, 1031, 1431, 1831, 2231 : 평탄화막
1100, 1500, 1900 :금속막 2301 :금속층
2301a : 제1 금속층 2301b : 제2 금속층
2302 : 투명 도전층 2302a :제1 투명 도전층
2302b :제2 투명 도전층 2303 : 금속막
2304 : 투명 도전막

Claims (16)

  1. 기판의 상방에 형성되고, 오목부를 가지는 평탄화막과,
    상기 평탄화막 상에서 상기 오목부의 형성 영역 외에 형성된 제1 하부 전극층과,
    상기 평탄화막 상에서 상기 오목부의 형성 영역 외에 상기 오목부를 사이에 두고 상기 제1 하부 전극층과 인접하여 형성된 제2 하부 전극층과,
    상기 제1 하부 전극층 및 상기 제2 하부 전극층의 상방에 형성된 반도체성 중간층과,
    상기 제1 하부 전극층의 단부, 상기 제1 하부 전극층과 인접하는 상기 제2 하부 전극층의 단부, 및 상기 평탄화막의 오목부를 덮어 형성된 격벽을 구비하고,
    상기 평탄화막의 오목부는, 상기 제1 하부 전극층 및 상기 제2 하부 전극층의 사이에서, 상기 평탄화막의 다른 상면보다도 침하하고,
    상기 평탄화막의 오목부의 상면에는, 상기 반도체성 중간층과 동일 재료의 층이 형성되어 있고,
    상기 평탄화막의 오목부의 상면에 형성된 상기 반도체성 중간층과 동일 재료의 층의 단부의 막 두께는, 상기 평탄화막의 오목부의 상면에 형성된 상기 반도체성 중간층과 동일 재료의 층의 중앙부의 막 두께보다도 얇은 발광 장치.
  2. 기판의 상방에 형성되고, 오목부를 가지는 평탄화막과,
    상기 평탄화막 상에서 상기 오목부의 형성 영역 외에 형성된 제1 하부 전극층과,
    상기 평탄화막 상에서 상기 오목부의 형성 영역 외에 상기 오목부를 사이에 두고 상기 제1 하부 전극층과 인접하여 형성된 제2 하부 전극층과,
    상기 제1 하부 전극층 및 상기 제2 하부 전극층의 상방에 형성된 반도체성 중간층과,
    상기 제1 하부 전극층의 단부, 상기 제1 하부 전극층과 인접하는 상기 제2 하부 전극층의 단부, 및 상기 평탄화막의 오목부를 덮어 형성된 격벽을 구비하고,
    상기 평탄화막의 오목부는, 상기 제1 하부 전극층 및 상기 제2 하부 전극층의 사이에서, 상기 평탄화막의 다른 상면보다도 침하하고,
    상기 평탄화막의 오목부의 상면에는, 상기 반도체성 중간층과 동일 재료의 층이 형성되어 있고,
    상기 오목부의 측면은, 상기 반도체성 중간층과 동일 재료의 층이 형성되지 않은 영역을 가지고,
    상기 반도체성 중간층과, 상기 평탄화막의 오목부의 상면에 형성된 상기 반도체성 중간층과 동일 재료의 층은, 상기 오목부의 측면에 있어서 상기 반도체성 중간층과 동일 재료의 층이 형성되지 않은 영역에 의해 분단되어 있는 발광 장치.
  3. 청구항 2에 있어서,
    상기 오목부의 측면은, 상기 제1 하부 전극층 및 상기 제2 하부 전극층의 각각의 하방으로 파고들어간 형상인 발광 장치.
  4. 청구항 1내지 3중 어느 한 항에 있어서,
    상기 제1 하부 전극층에는, 상기 반도체성 중간층측에 제1 투명 도전막에 의한 층이 포함되고,
    상기 제2 하부 전극층에는, 상기 반도체성 중간층측에 제2 투명 도전막에 의한 층이 포함되고,
    상기 반도체성 중간층은, 상기 제1 투명 도전막에 의한 층 상 및 상기 제2 투명 도전막에 의한 층 상에 형성되어 있는 발광 장치.
  5. 청구항 1내지 3중 어느 한 항에 있어서,
    상기 기판과 상기 평탄화막의 사이에는, TFT층이 형성되고,
    상기 평탄화막은, 상기 TFT층 상에 형성되어 있는 발광 장치.
  6. 청구항 1내지 3중 어느 한 항에 있어서,
    상기 제1 하부 전극층의 상방에서 상기 반도체성 중간층 상에 형성된 제1 발광층과,
    상기 제2 하부 전극층의 상방에서 상기 반도체성 중간층 상에 형성된 제2 발광층을 구비하고,
    상기 격벽은, 상기 제1 발광층과 상기 제2 발광층을 구획하는 발광 장치.
  7. 청구항 6에 있어서,
    상기 제1 발광층 및 상기 제2 발광층의 상방에 형성된 상부 전극층을 구비하는 발광 장치.
  8. 청구항 7에 있어서,
    상기 상부 전극층은, 음극층인 발광 장치.
  9. 청구항 1내지 3중 어느 한 항에 있어서,
    상기 제1 하부 전극층 및 상기 제2 하부 전극층은, 양극층이며,
    상기 반도체성 중간층은, 정공 주입층인 발광 장치.
  10. 청구항 1내지 3중 어느 한 항에 있어서,
    상기 오목부의 깊이는, 상기 평탄화막의 오목부의 상면에 형성된 상기 반도체성 중간층과 동일 재료의 층의 중앙부의 막 두께보다도 큰 발광 장치.
  11. 기판을 준비하는 제1 공정과,
    상기 기판의 상방에 평탄화막을 형성하는 제2 공정과,
    상기 평탄화막 상에 제1 하부 전극층과 제2 하부 전극층을 형성하는 제3 공정과,
    상기 제1 하부 전극층과 상기 제2 하부 전극층 상에 레지스트를 형성하는 제4 공정과,
    상기 제1 하부 전극층과 상기 제2 전극층의 사이의, 상기 레지스트가 형성되지 않은 상기 평탄화막의 영역을 에칭함으로써, 상기 레지스트가 형성되지 않은 상기 평탄화막의 영역의 상기 평탄화막의 상면이, 상기 평탄화막의 다른 상면보다도 침하한 오목부를 형성하는 제5 공정과,
    상기 제1 하부 전극층 상, 상기 제2 하부 전극층 상, 및 상기 오목부의 저면 상에 반도체성 중간층을 형성하는 제6 공정을 포함하고,
    상기 평탄화막의 오목부의 상면에 형성된 상기 반도체성 중간층의 단부의 막 두께를, 상기 평탄화막의 오목부의 상면에 형성된 상기 반도체성 중간층의 중앙부의 막 두께보다도 얇게 형성하는 발광 장치의 제조 방법.
  12. 기판을 준비하는 제1 공정과,
    상기 기판의 상방에 평탄화막을 형성하는 제2 공정과,
    상기 평탄화막 상에 제1 하부 전극층과 제2 하부 전극층을 형성하는 제3 공정과,
    상기 제1 하부 전극층 및 상기 제2 하부 전극층 자체를 마스크로 하여, 상기 제1 하부 전극층과 상기 제2 하부 전극층의 사이의 상기 평탄화막의 영역을 에칭함으로써, 상기 제1 하부 전극층과 상기 제2 하부 전극층의 사이의 상기 평탄화막의 영역에, 상기 평탄화막의 다른 상면보다도 침하한 오목부를 형성하는 제4 공정과,
    상기 제1 하부 전극층 상, 상기 제2 하부 전극층 상, 및 상기 오목부의 저면 상에 반도체성 중간층을 형성하는 제5 공정을 포함하고,
    상기 오목부의 측면은, 상기 반도체성 중간층이 형성되지 않은 영역을 가지고,
    상기 반도체성 중간층을, 상기 오목부의 측면에 있어서 상기 반도체성 중간층이 형성되지 않은 영역에 의해 분단하는 발광 장치의 제조 방법.
  13. 청구항 12에 있어서,
    상기 제4 공정에 있어서,
    상기 제4 공정의 에칭에 의해, 상기 제1 하부 전극층과 상기 제2 하부 전극층의 사이의 상기 평탄화막에 형성된 오목부는, 그 측면이 상기 제1 하부 전극층 및 상기 제2 하부 전극층의 각각의 하방으로 파고들어간 형상인 발광 장치의 제조 방법.
  14. 청구항 12 또는 13에 있어서,
    상기 에칭은, 드라이 에칭인 발광 장치의 제조 방법.
  15. 청구항 11에 있어서,
    상기 제1 하부 전극층에는, 상기 반도체성 중간층측에 제1 투명 도전막에 의한 층이 포함되고,
    상기 제2 하부 전극층에는, 상기 반도체성 중간층측에 제2 투명 도전막에 의한 층이 포함되고,
    상기 제6 공정에 있어서, 상기 반도체성 중간층은, 상기 제1 투명 도전막에 의한 층 상 및 상기 제2 투명 도전막에 의한 층 상에 형성되는 발광 장치의 제조 방법.
  16. 청구항 12에 있어서,
    상기 제1 하부 전극층에는, 상기 반도체성 중간층측에 제1 투명 도전막에 의한 층이 포함되고,
    상기 제2 하부 전극층에는, 상기 반도체성 중간층측에 제2 투명 도전막에 의한 층이 포함되고,
    상기 제5 공정에 있어서, 상기 반도체성 중간층은, 상기 제1 투명 도전막에 의한 층 상 및 상기 제2 투명 도전막에 의한 층 상에 형성되는 발광 장치의 제조 방법.
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