TWI775654B - 半導體記憶裝置 - Google Patents

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Abstract

本發明之一實施方式提供一種高速動作之半導體記憶裝置。  一實施方式之半導體記憶裝置具備：複數個記憶胞陣列，其等包含第1記憶胞及連接於第1記憶胞之第1字元線；第1配線，其電性連接於與複數個記憶胞陣列對應之複數個第1字元線；驅動電路，其電性連接於第1配線；複數個第2配線，其等經由驅動電路而電性連接於第1配線；電壓產生電路，其具備與複數個第2配線對應設置之複數個輸出端子；及複數個第1電路，其等與複數個記憶胞陣列對應設置。電壓產生電路經由包含複數個第2配線、驅動電路及第1配線之第1電流路徑而電性連接於複數個第1字元線。又，電壓產生電路經由包含複數個第2配線及複數個第1電路但不包含驅動電路之第2電流路徑而電性連接於複數個第1字元線。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知有如下半導體記憶裝置，具備：複數個記憶胞陣列，其等包含第1記憶胞及連接於第1記憶胞之第1字元線；及電壓產生電路，其電性連接於與該等複數個記憶胞陣列對應之複數個第1字元線。
本發明之一實施方式提供一種高速動作之半導體記憶裝置。
一實施方式之半導體記憶裝置具備：複數個記憶胞陣列，其等包含第1記憶胞及連接於第1記憶胞之第1字元線；第1配線，其電性連接於與複數個記憶胞陣列對應之複數個第1字元線；驅動電路，其電性連接於第1配線；複數個第2配線，其等經由驅動電路而電性連接於第1配線；電壓產生電路，其具備與複數個第2配線對應設置之複數個輸出端子；以及複數個第1電路，其等與複數個記憶胞陣列對應設置。電壓產生電路經由包含複數個第2配線、驅動電路及第1配線之第1電流路徑而電性連接於複數個第1字元線。又，電壓產生電路經由包含複數個第2配線及複數個第1電路但不包含驅動電路之第2電流路徑而電性連接於複數個第1字元線。
其次，參照附圖對實施方式之半導體記憶裝置進行詳細說明。再者，以下實施方式僅為一例，並不意圖限定本發明。又，以下附圖為模式圖，為方便說明，有時會省略一部分構成等。又，有時會對複數個實施方式所共通之部分標註相同之符號，並省略說明。
又，於本說明書中，當提及「半導體記憶裝置」時，有時指記憶體裸晶，有時指記憶體晶片、記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制器裸晶之記憶體系統。有時還指智慧型手機、平板終端、個人電腦等包含主電腦之構成。
又，於本說明書中，當提及第1構成「電性連接」於第2構成時，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，於將3個電晶體串聯連接時，即便第2個電晶體處於斷開(OFF)狀態，亦可將第1個電晶體「電性連接」於第3個電晶體。
又，於本說明書中，當提及將第1構成「連接於」第2構成與第3構成「之間」時，有時指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成而連接於第3構成。
又，於本說明書中，當提及電路等使2個配線等「導通」時，有時指例如該電路等包含電晶體等，該電晶體等設置於2個配線之間之電流路徑上，該電晶體等成為接通(ON)狀態。
又，於本說明書中，將相對於基板上表面平行之特定方向稱為X方向，將相對於基板上表面平行且與X方向垂直之方向稱為Y方向，將相對於基板上表面垂直之方向稱為Z方向。
又，於本說明書中，有時將沿著特定面之方向稱為第1方向，將沿著該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向與X方向、Y方向及Z方向中之任一方向可對應，亦可不對應。
又，於本說明書中，「上」或「下」等表現係以基板為基準。例如，將沿著上述Z方向遠離基板之方向稱為上，將沿著Z方向接近基板之方向稱為下。又，當針對某構成提及下表面或下端時，係指該構成之基板側之面或端部，當提及上表面或上端時，係指該構成之與基板為相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
[第1實施方式]  [記憶體系統10]  圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據從主電腦20發送來之信號，進行使用者資料之讀出、寫入、抹除等。記憶體系統10例如為記憶體晶片、記憶卡、SSD或其他能夠記憶使用者資料之系統。記憶體系統10具備記憶使用者資料之複數個記憶體裸晶MD、以及連接於上述複數個記憶體裸晶MD及主電腦20之控制器裸晶CD。控制器裸晶CD例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)等，進行邏輯位址與物理位址之轉換、位元錯誤檢測/糾正、垃圾回收(壓縮)、損耗均衡等處理。
圖2係表示本實施方式之記憶體系統10之構成例之模式性側視圖。圖3係表示該構成例之模式性俯視圖。為方便說明，圖2及圖3中省略了一部分構成。
如圖2所示，本實施方式之記憶體系統10具備安裝基板MSB、積層於安裝基板MSB上之複數個記憶體裸晶MD、以及積層於記憶體裸晶MD上之控制器裸晶CD。於安裝基板MSB上表面中之Y方向之端部區域設置有焊墊電極P，其他一部分區域經由接著劑等接著於記憶體裸晶MD之下表面。於記憶體裸晶MD上表面中之Y方向之端部區域設置有焊墊電極P，其他區域經由接著劑等接著於其他記憶體裸晶MD或控制器裸晶CD之下表面。於控制器裸晶CD上表面中之Y方向之端部區域設置有焊墊電極P。
如圖3所示，安裝基板MSB、複數個記憶體裸晶MD及控制器裸晶CD分別具備沿著X方向排列之複數個焊墊電極P。設置於安裝基板MSB、複數個記憶體裸晶MD及控制器裸晶CD上之複數個焊墊電極P分別經由接合線B而相互連接。
再者，圖2及圖3所示之構成僅為例示，具體構成可適當調整。例如，圖2及圖3所示之例中，於複數個記憶體裸晶MD上積層控制器裸晶CD，該等構成由接合線B連接。於此種構成中，複數個記憶體裸晶MD及控制器裸晶CD包含於一個封裝內。但是，控制器裸晶CD亦可包含於與記憶體裸晶MD不同之封裝內。又，複數個記憶體裸晶MD及控制器裸晶CD亦可經由貫通電極等而非接合線B相互連接。
[記憶體裸晶MD之電路構成]  圖4係表示第1實施方式之記憶體裸晶MD之構成之模式性方塊圖。圖5～圖7係表示記憶體裸晶MD之一部分構成之模式性電路圖。
再者，圖4中示出了複數個控制端子等。該等複數個控制端子存在如下情況，即，作為與高位準信號(正邏輯信號)對應之控制端子表示、作為與低位準信號(負邏輯信號)對應之控制端子表示、作為與高位準信號及低位準信號這兩者對應之控制端子表示。圖4中，與低位準信號對應之控制端子之符號包含上劃線(上線)。於本說明書中，與低位準信號對應之控制端子之符號包含斜線(“/”)。再者，圖4之記載為例示，具體態樣可適當調整。例如，亦可將部分或全部高位準信號設為低位準信號，或將部分或全部低位準信號設為高位準信號。
[電路構成]  如圖4所示，記憶體裸晶MD具備記憶體模組MM及周邊電路PC。
[記憶體模組MM之電路構成]  記憶體模組MM具備平面群PG0、PG1。平面群PG0具備記憶平面MP0～記憶平面MP7。平面群PG1具備記憶平面MP8～記憶平面MP15。記憶平面MP0～記憶平面MP15分別具備記憶胞陣列MCA、列解碼器RD、感測放大器模組SAM及快取記憶體CM。
[記憶胞陣列MCA之電路構成]  如圖5所示，記憶胞陣列MCA具備複數個記憶塊BLK。該等複數個記憶塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL而連接於感測放大器模組SAM。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL而連接於未圖示之源極線驅動器。
記憶體串MS具備串聯連接於位元線BL與源極線SL之間之汲極側選擇電晶體STD、複數個記憶胞MC(記憶體電晶體)、源極側選擇電晶體STS及源極側選擇電晶體STSb。以下，有時將汲極側選擇電晶體STD、源極側選擇電晶體STS及源極側選擇電晶體STSb簡稱為選擇電晶體(STD、STS、STSb)。
記憶胞MC係具備作為通道區域發揮功能之半導體層、包含電荷儲存膜之閘極絕緣膜、及閘極電極之場效型電晶體。記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量而變化。記憶胞MC記憶1位元或複數位元資料。再者，對與1個記憶體串MS對應之複數個記憶胞MC分別連接字元線WL。該等字元線WL分別作為1個記憶塊BLK中之所有記憶體串MS中所含之記憶胞MC之閘極電極發揮功能。
選擇電晶體(STD、STS、STSb)係具備作為通道區域發揮功能之半導體層、閘極絕緣膜及閘極電極之場效型電晶體。對選擇電晶體(STD、STS、STSb)之閘極電極分別連接選擇閘極線(SGD、SGS、SGSb)。汲極側選擇閘極線SGD與串單元SU對應設置，作為1個串單元SU中之所有記憶體串MS中所含之汲極側選擇電晶體STD之閘極電極發揮功能。源極側選擇閘極線SGS作為記憶塊BLK中之所有記憶體串MS中所含之源極側選擇電晶體STS之閘極電極發揮功能。源極側選擇閘極線SGSb作為記憶塊BLK中之所有記憶體串MS中所含之源極側選擇電晶體STSb之閘極電極發揮功能。
[列解碼器RD之電路構成]  例如，如圖6所示，列解碼器RD具備複數個塊解碼單元blkd、多工器MUX、平面解碼單元plnd及均衡器EQ。
塊解碼單元blkd與記憶胞陣列MCA中之複數個記憶塊BLK對應設置。塊解碼單元blkd具備複數個電晶體T BLK。該等複數個電晶體T BLK與記憶塊BLK中之複數個字元線WL及選擇閘極線(SGD、SGS、SGSb)對應設置。電晶體T BLK例如為場效型NMOS(N-channel metal oxide semiconductor，N型金屬氧化物半導體)電晶體。
電晶體T BLK之汲極電極連接於字元線WL或選擇閘極線(SGD、SGS、SGSb)。電晶體T BLK之源極電極連接於配線CGL。配線CGL電性連接於記憶胞陣列MCA中所含之所有記憶塊BLK。電晶體T BLK之閘極電極連接於信號供給線BLKSEL。信號供給線BLKSEL與塊解碼單元blkd對應設置複數個。又，信號供給線BLKSEL連接於塊解碼單元blkd中之所有電晶體T BLK。
多工器MUX之輸出端子分別連接於配線CGL。多工器MUX之輸入端子分別電性連接於配線CG(圖6例中為配線CG1C)。配線CG之條數少於配線CGL之條數。多工器MUX根據所輸入之位址信號及來自定序儀SQC之控制信號，使配線CG分別與一個或複數個配線CGL導通。
再者，例如，如圖4所示，記憶體裸晶MD亦可具備配線CG0A、CG1A、CG0B、CG1B、CG0C、CG1C、CG0D、CG1D作為配線CG。又，配線CG0A可電性連接於記憶平面MP0、MP4(圖4)中所含之所有記憶塊BLK。配線CG1A可電性連接於記憶平面MP8、MP12中所含之所有記憶塊BLK。配線CG1B(圖4)可電性連接於記憶平面MP9、MP13中所含之所有記憶塊BLK。配線CG0B可電性連接於記憶平面MP1、MP5中所含之所有記憶塊BLK。配線CG0C可電性連接於記憶平面MP2、MP6中所含之所有記憶塊BLK。配線CG1C可電性連接於記憶平面MP10、MP14中所含之所有記憶塊BLK。配線CG1D可電性連接於記憶平面MP11、MP15中所含之所有記憶塊BLK。配線CG0D可電性連接於記憶平面MP3、MP7中所含之所有記憶塊BLK。
例如，如圖7所例示，配線CG可包含n0(n0為正整數)＋1條配線CG WS、n1(n1為正整數)＋1條配線CG WU、3條配線CG SG、及1條配線CG SRC。配線CG WS例如於讀出動作及寫入動作時，可與和選擇字元線WL S導通之配線CGL或其附近之配線CGL導通。配線CG WU例如於讀出動作及寫入動作時，可與n0＋1條非選擇字元線WL U導通。又，配線CG WS及配線CG WU例如於抹除動作時，可與和字元線WL導通之配線CGL導通。配線CG SG例如於讀出動作、寫入動作及抹除動作時，可與和選擇記憶胞MC對應之汲極側選擇閘極線SGD、不和選擇記憶胞MC對應之複數個汲極側選擇閘極線SGD、或源極側選擇閘極線SGS、SGSb導通。配線CG SRC例如於讀出動作、寫入動作及抹除動作時，可與源極線SL導通。
平面解碼單元plnd(圖6)與記憶胞陣列MCA對應設置。平面解碼單元plnd具備複數個電晶體T PLN。該等複數個電晶體T PLN與配線CG(圖6例中為配線CG1C)對應設置。電晶體T PLN例如為場效型NMOS電晶體。
電晶體T PLN之汲極電極連接於多工器MUX之輸入端子。電晶體T PLN之源極電極連接於配線CG(圖6例中為配線CG1C)。電晶體T PLN之閘極電極連接於信號供給線PLNSEL。信號供給線PLNSEL與平面解碼單元plnd對應設置複數個。又，信號供給線PLNSEL連接於平面解碼單元plnd中之所有電晶體T PLN。
例如，如圖7所示，均衡器EQ具備節點201、及電性連接於節點201之複數個電晶體202～205、211、212、221～225、231、232、241、242、251、252。該等複數個電晶體202～205、211、212、221～225、231、232、241、242、251、252例如為場效型NMOS電晶體。又，例如，電晶體202～205、212、222～225、232、242、252亦可為例如增強型電晶體。又，例如，電晶體211、221、231、241、251亦可為例如耗盡型電晶體。
電晶體202與n0＋1條配線CG WS對應設置n0＋1個。電晶體202之汲極電極分別連接於配線CG WS。電晶體202之源極電極共通連接於節點201。電晶體202之閘極電極分別連接於n0＋1條信號線G_CGEQ中之任一條。該等n0＋1條信號線G_CGEQ相互電性獨立。
電晶體203與n1＋1條配線CG WU對應設置n1＋1個。電晶體203之汲極電極分別連接於配線CG WU。電晶體203之源極電極共通連接於節點201。電晶體203之閘極電極共通連接於1條信號線G_CGUEQ。
電晶體204與3條配線CG SG對應設置3個。電晶體204之汲極電極分別連接於配線CG SG。電晶體204之源極電極共通連接於節點201。電晶體204之閘極電極分別連接於3條信號線G_SGEQ中之任一條。該等3條信號線G_SGEQ相互電性獨立。
電晶體205與1條配線CG SRC對應設置1個。電晶體205之汲極電極連接於配線CG SRC。電晶體205之源極電極連接於節點201。電晶體205之閘極電極連接於信號線G_SRCEQ。
電晶體211、212設置於節點201與焊墊電極P VCC之間之電流路徑上。焊墊電極P VCC係參照圖2及圖3說明之複數個焊墊電極P中之一部分。對焊墊電極P VCC供給電源電壓V CC。電晶體211、212之閘極電極分別連接於信號線S 11、S 12。
電晶體221、222設置於節點201與電壓供給線L VDD之間之電流路徑上。電晶體221、222之閘極電極分別連接於信號線S 21、S 22。
電晶體221、223設置於節點201與焊墊電極P VSS之間之電流路徑226上。電流路徑226不包含電晶體224、225。又，電晶體221、224、225設置於節點201與焊墊電極P VSS之間之電流路徑227上。電流路徑227不包含電晶體223。焊墊電極P VSS係參照圖2及圖3說明之複數個焊墊電極P中之一部分。對焊墊電極P VSS供給接地電壓V SS(電源電壓)。電晶體223、224、225之閘極電極分別連接於信號線S 23、S 24、S REF。
電晶體231、232設置於節點201與電壓供給線L VG1之間之電流路徑上。電晶體231、232之閘極電極分別連接於信號線S 31、S 32。
電晶體241、242設置於節點201與電壓供給線L VG2之間之電流路徑上。電晶體241、242之閘極電極分別連接於信號線S 41、S 42。
電晶體251、252設置於節點201與電壓供給線L VG3之間之電流路徑上。電晶體251、252之閘極電極分別連接於信號線S 51、S 52。
[感測放大器模組SAM之電路構成]  感測放大器模組SAM(圖4)例如具備與複數個位元線BL(圖5)對應之複數個感測放大器單元。感測放大器單元分別具備連接於位元線BL之感測電路、連接於位元線BL之電壓傳輸電路、以及連接於感測電路及電壓傳輸電路之鎖存電路。感測電路具備根據位元線BL之電壓或電流而成為接通狀態之感測電晶體、以及根據感測電晶體之接通/斷開狀態而充電或放電之配線。鎖存電路根據該配線之電壓來鎖存“1”或“0”之資料。電壓傳輸電路根據該鎖存電路中鎖存之資料，使位元線BL與2個電壓供給線中之任一者導通。感測放大器模組SAM分別連接於定序儀SQC。
[快取記憶體CM之電路構成]  快取記憶體CM(圖4)具備連接於感測放大器模組SAM內之鎖存電路之複數個鎖存電路。該等複數個鎖存電路中所含之資料被依次傳輸至感測放大器模組SAM或輸入輸出控制電路I/O。
又，未圖示之解碼電路及開關電路連接於快取記憶體CM。解碼電路對保持於位址暫存器ADR中之行位址進行解碼。開關電路根據解碼電路之輸出信號，使與行位址對應之鎖存電路與總線DB導通。
[周邊電路PC之電路構成]  例如，如圖4所示，周邊電路PC具備驅動器模組DRVM、電壓產生電路VG及定序儀SQC。又，周邊電路PC具備暫存器模組RM。又，周邊電路PC具備輸入輸出控制電路I/O及邏輯電路CTR。
驅動器模組DRVM例如可具備與配線CG0A、CG1A、CG0B、CG1B、CG0C、CG1C、CG0D、CG1D對應設置之8個驅動器單元。該等8個驅動器單元例如根據所輸入之位址信號及來自定序儀SQC之控制信號，使配線CG與任一個電壓供給線導通。再者，圖4中，例示了電壓供給線L VDD、L VG1、L VG2、L VG3作為電壓供給線。
電壓產生電路VG例如具備複數個電壓產生單元。電壓產生單元例如於讀出動作、寫入動作及抹除電壓時產生特定大小之電壓，並將上述電壓經由電壓供給線L VDD、L VG1、L VG2、L VG3輸出。電壓產生單元例如可為電荷泵電路等升壓電路，亦可為穩壓器等降壓電路。該等降壓電路及升壓電路分別連接於供給電源電壓V CC及接地電壓V SS之電壓供給線。所述電壓供給線例如連接於參照圖2、圖3說明之焊墊電極P。
定序儀SQC根據保持於指令暫存器CMR中之指令資料，將內部控制信號輸出至記憶體模組MM、驅動器模組DRVM及電壓產生電路VG。又，定序儀SQC適當地將表示自身狀態之狀態資料輸出至狀態暫存器STR。
又，定序儀SQC產生就緒/忙碌信號，並將它輸出至端子RY//BY。在端子RY//BY為“L”狀態之期間(忙碌期間)，基本上禁止向記憶體裸晶MD之存取。又，在端子RY//BY為“H”狀態之期間(就緒期間)，允許向記憶體裸晶MD之存取。再者，端子RY//BY例如由參照圖2、圖3說明之焊墊電極P來實現。
暫存器模組RM例如具備鎖存位址資料之位址暫存器ADR、鎖存指令資料之指令暫存器CMR、及鎖存狀態資料之狀態暫存器STR。
輸入輸出控制電路I/O具備資料輸入輸出端子DQ0～DQ7、雙態觸變(toggle)信號輸入輸出端子DQS、/DQS、以及連接於資料輸入輸出端子DQ0～DQ7之比較器等輸入電路及OCD(Off Chip Driver，離線驅動)電路等輸出電路。又，輸入輸出電路I/O具備連接於該等輸入電路及輸出電路之移位暫存器、以及緩衝電路。輸入電路、輸出電路、移位暫存器及緩衝電路分別連接於被供給電源電壓V CCQ及接地電壓V SS之端子。資料輸入輸出端子DQ0～DQ7、雙態觸變信號輸入輸出端子DQS、/DQS及被供給電源電壓V CCQ之端子例如由參照圖2、圖3說明之焊墊電極P來實現。經由資料輸入輸出端子DQ0～DQ7輸入之資料根據來自邏輯電路CTR之內部控制信號，從緩衝電路輸出至快取記憶體CM、位址暫存器ADR或指令暫存器CMR。又，經由資料輸入輸出端子DQ0～DQ7輸出之資料根據來自邏輯電路CTR之內部控制信號，從快取記憶體CM或狀態暫存器STR輸入至緩衝電路。
邏輯電路CTR經由外部控制端子/CEn、CLE、ALE、/WE、/RE、RE從控制器裸晶CD接收外部控制信號，根據該外部控制信號而將內部控制信號輸出至輸入輸出控制電路I/O。再者，外部控制端子/CEn、CLE、ALE、/WE、/RE、RE例如由參照圖2、圖3說明之焊墊電極P來實現。
[記憶體裸晶MD之構造]  圖8及圖9係記憶體裸晶MD之模式性俯視圖。圖8中模式性地示出了配線CG。圖9中模式性地示出了電壓供給線L VG1、L VG2、L VG3。圖10係將圖8之一部分放大表示之模式性俯視圖。圖11係表示記憶體裸晶MD之一部分構成之模式性立體圖。圖12係圖11之A所示之部分之模式性放大圖。
如圖8所示，記憶體裸晶MD具備半導體基板100。圖示例子中，於半導體基板100上，沿著X方向設置4行，每行包含沿著Y方向排列之4個記憶胞陣列區域R MCA。又，於從X方向之一側(例如，圖8之X方向負側)數起之第1行與第2行之間，設置有周邊電路區域R PC2。同樣，於從X方向之一側數起之第3行與第4行之間，設置有周邊電路區域R PC2。又，於半導體基板100之Y方向之端部設置有周邊電路區域R PC1。
[半導體基板100之構造]  半導體基板100例如係由包含硼(B)等P型雜質之P型矽(Si)構成之半導體基板。於半導體基板100之表面，例如設置有包含磷(P)等N型雜質之N型井區域、包含硼(B)等P型雜質之P型井區域、未設置N型井區域及P型井區域之半導體基板區域、以及絕緣區域。N型井區域、P型井區域及半導體基板區域分別作為構成周邊電路PC之複數個電晶體、及複數個電容器等之一部分發揮功能。
[記憶胞陣列區域R MCA之構造]  於圖示例子中，最靠近周邊電路區域R PC1之4個記憶胞陣列區域R MCA內之構成從X方向之一側起依次作為記憶平面MP0～記憶平面MP3之一部分發揮功能。又，距離周邊電路區域R PC1第2近之4個記憶胞陣列區域R MCA內之構成從X方向之一側起依次作為記憶平面MP4～記憶平面MP7之一部分發揮功能。又，距離周邊電路區域R PC1第3近之4個記憶胞陣列區域R MCA內之構成從X方向之一側起依次作為記憶平面MP8～記憶平面MP11之一部分發揮功能。又，距離周邊電路區域R PC1第4近之4個記憶胞陣列區域R MCA內之構成從X方向之一側起依次作為記憶平面MP12～記憶平面MP15之一部分發揮功能。
如圖10所示，於記憶胞陣列區域R MCA，設置有沿著X方向排列之複數個記憶塊BLK。例如，如圖11所示，記憶塊BLK具備沿著Z方向排列之複數個導電層110、於Z方向上延伸之複數個半導體柱120、以及分別設置於複數個導電層110與複數個半導體柱120之間之複數個閘極絕緣膜130。又，於X方向上相鄰之2個記憶塊BLK之間，設置有塊間構造ST。
導電層110係於Y方向上延伸之大致板狀之導電層。導電層110可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。又，導電層110例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。於沿著Z方向排列之複數個導電層110之間，設置有氧化矽(SiO 2)等之絕緣層101。
於導電層110之下方設置有導電層111。導電層111例如可為氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。又，於導電層111與導電層110之間，設置有氧化矽(SiO 2)等之絕緣層101。
導電層111作為源極側選擇閘極線SGSb(圖5)及連接於上述源極側選擇閘極線SGSb之複數個源極側選擇電晶體STSb之閘極電極發揮功能。導電層111於每個記憶塊BLK中電性獨立。
又，複數個導電層110中位於最下層之一個或複數個導電層110作為源極側選擇閘極線SGS(圖5)及連接於上述源極側選擇閘極線SGS之複數個源極側選擇電晶體STS之閘極電極發揮功能。
又，位於較上述導電層110更靠上方之複數個導電層110作為字元線WL(圖5)及連接於上述字元線WL之複數個記憶胞MC(圖5)之閘極電極發揮功能。該等複數個導電層110分別於每個記憶塊BLK中電性獨立。
又，位於較上述導電層110更靠上方之一個或複數個導電層110作為汲極側選擇閘極線SGD及連接於上述汲極側選擇閘極線SGD之複數個汲極側選擇電晶體STD(圖5)之閘極電極發揮功能。於X方向上相鄰之2個導電層110之間，設置有氧化矽(SiO 2)等之串單元間絕緣層SHE。該等複數個導電層110分別於每個串單元SU(圖5)中電性獨立。
再者，於該等複數個導電層110之Y方向之端部，設置有與複數個接點CC之連接部。該等複數個接點CC於Z方向上延伸，下端與導電層110連接。接點CC例如可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。
半導體柱120於X方向及Y方向上以特定圖案排列。半導體柱120作為1個記憶體串MS(圖5)中所含之複數個記憶胞MC及選擇電晶體(STD、STS、STSb)之通道區域發揮功能。半導體柱120例如為多晶矽(Si)等之半導體層。半導體柱120例如具有大致有底圓筒狀之形狀，中心部分設置有氧化矽等之絕緣層125。又，半導體柱120之外周面分別被導電層110包圍，且與導電層110對向。
於半導體柱120之上端部，設置有包含磷(P)等N型雜質之雜質區域121。雜質區域121經由接點Ch及接點Cb連接於在X方向上延伸之位元線BL。
半導體柱120之下端部經由包含單晶矽(Si)等之半導體層122而連接於半導體基板100之P型井區域。半導體層122作為源極側選擇電晶體STSb之通道區域發揮功能。半導體層122之外周面被導電層111包圍，且與導電層111對向。於半導體層122與導電層111之間，設置有氧化矽等之絕緣層123。
閘極絕緣膜130具有覆蓋半導體柱120之外周面之大致圓筒狀之形狀。
例如，如圖12所示，閘極絕緣膜130具備積層於半導體柱120與導電層110之間之隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如為氧化矽(SiO 2)等之絕緣膜。電荷儲存膜132例如為氮化矽(Si 3N 4)等之能夠儲存電荷之膜。隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133具有大致圓筒狀之形狀，且沿著半導體柱120之外周面於Z方向上延伸。
再者，圖12中示出了閘極絕緣膜130具備氮化矽等之電荷儲存膜132之例。但是，閘極絕緣膜130例如亦可具備包含N型或P型雜質之多晶矽等浮動閘極。
例如，如圖11所示，塊間構造ST具備於Z方向及Y方向上延伸之導電層140、及設置於導電層140之X方向側面之絕緣層141。導電層140連接於設置在半導體基板100之P型井區域之N型雜質區域。導電層140例如亦可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。導電層140例如作為源極線SL(圖5)之一部分發揮功能。
[記憶胞陣列區域R MCA以外之區域之構造]  如圖8所示，於Y方向上與各記憶胞陣列區域R MCA相鄰之位置處設置有列解碼器區域R RD。於列解碼器區域R RD設置有複數個塊解碼單元blkd(圖6)及配線CGL(圖6)。又，於X方向上與各記憶胞陣列區域R MCA相鄰之位置處設置有感測放大器模組區域R SAM。於感測放大器模組區域R SAM設置有感測放大器模組SAM(圖4)。
於周邊電路區域R PC2設置有沿著X方向排列且在Y方向上延伸之複數個配線。例如，如圖8所示，該等複數個配線中之一部分作為配線CG之一部分發揮功能。又，例如，如圖9所示，該等複數個配線中之一部分作為電壓供給線L VG1、L VG2、L VG3之一部分發揮功能。又，於X方向上與周邊電路區域R PC2之各記憶胞陣列區域R MCA相鄰之位置處設置有均衡器區域R EQ。於均衡器區域R EQ設置有均衡器EQ(圖6)。各均衡器區域R EQ中之均衡器EQ連接於電壓供給線L VG1、L VG2、L VG3。
於周邊電路區域R PC1設置有驅動器模組DRVM及電壓產生電路VG。又，於周邊電路區域R PC1設置有複數個配線。例如，如圖8所示，該等複數個配線中之一部分作為配線CG之一部分發揮功能。又，例如，如圖9所示，上述複數個配線中之一部分作為電壓供給線L VG1、L VG2、L VG3之一部分發揮功能。
又，圖9中，例示了與電壓供給線L VG1對應之電壓產生單元vg1、與電壓供給線L VG2對應之電壓產生單元vg2、與電壓供給線L VG3對應之電壓產生單元vg3作為電壓產生電路VG中之構成。電壓產生單元vg1例如於寫入動作中，產生下述編程電壓V PGM並將其輸出。又，例如，於抹除動作中，產生下述抹除電壓V ERA並將其輸出。電壓產生單元vg2例如於讀出動作中，產生下述讀出通過電壓V READ並將其輸出。又，例如，於寫入動作中，產生下述寫入通過電壓V PASS及讀出通過電壓V READ並將其等輸出。電壓產生單元vg3例如於讀出動作中，產生下述讀出電壓V CGR並將其輸出。又，電壓產生單元vg3例如於寫入動作中，產生下述驗證電壓V VFY並將其輸出。
再者，電壓供給線L VG1、L VG2、L VG3之配線電阻相比配線CG之配線電阻足夠小。又，電壓供給線L VG1、L VG2、L VG3之配線寬度大於配線CG之配線寬度。又，電壓供給線L VG1、L VG2、L VG3之條數少於配線CG之條數。
[記憶胞MC之閾值電壓]  繼而，參照圖13對記憶胞MC之閾值電壓進行說明。
圖13(a)係用以對記錄3位元資料之記憶胞MC之閾值電壓進行說明之模式性直方圖。橫軸表示字元線WL之電壓，縱軸表示記憶胞MC之數量。圖13(b)係表示記錄3位元資料之記憶胞MC之閾值電壓及所記錄之資料之關係之一例的表。圖13(c)係表示記錄3位元資料之記憶胞MC之閾值電壓及所記錄之資料之關係之另一例的表。
於圖13(a)之例中，記憶胞MC之閾值電壓被控制為8種狀態。被控制為Er狀態之記憶胞MC之閾值電壓小於抹除驗證電壓V VFYEr。又，例如，被控制為A狀態之記憶胞MC之閾值電壓大於驗證電壓V VFYA且小於驗證電壓V VFYB。又，例如，被控制為B狀態之記憶胞MC之閾值電壓大於驗證電壓V VFYB且小於驗證電壓V VFYC。以下同樣，被控制為C狀態～F狀態之記憶胞MC之閾值電壓分別大於驗證電壓V VFYC～驗證電壓V VFYF且小於驗證電壓V VFYD～驗證電壓V VFYG。又，例如，被控制為G狀態之記憶胞MC之閾值電壓大於驗證電壓V VFYG且小於讀出通過電壓V READ。
又，圖13(a)之例中，於與Er狀態對應之閾值分佈和與A狀態對應之閾值分佈之間，設定了讀出電壓V CGAR。又，於與A狀態對應之閾值分佈和與B狀態對應之閾值分佈之間，設定了讀出電壓V CGBR。以下同樣，於與B狀態對應之閾值分佈和與C狀態對應之閾值分佈之間～與F狀態對應之閾值分佈和與G狀態對應之閾值分佈之間，分別設定了讀出電壓V CGBR～讀出電壓V CGGR。
例如，Er狀態與最低閾值電壓(抹除狀態之記憶胞MC之閾值電壓)相對應。對與Er狀態對應之記憶胞MC分配例如資料“111”。
又，A狀態與較對應於上述Er狀態之閾值電壓高之閾值電壓相對應。對與A狀態對應之記憶胞MC分配例如資料“101”。
又，B狀態與較對應於上述A狀態之閾值電壓高之閾值電壓相對應。對與B狀態對應之記憶胞MC分配例如資料“001”。
以下同樣，圖中之C狀態～G狀態與比對應於B狀態～F狀態之閾值電壓高之閾值電壓相對應。對與上述分佈對應之記憶胞MC分配例如資料“011”、“010”、“110”、“100”、“000”。
再者，當進行圖13(b)所例示之分配時，下位位元之資料可根據1個讀出電壓V CGDR來判斷，中位位元之資料可根據3個讀出電壓V CGAR、V CGCR、V CGFR來判斷，上位位元之資料可根據3個讀出電壓V CGBR、V CGER、V CGGR來判斷。有時將此種資料分配稱為1-3-3編碼。
再者，記錄於記憶胞MC中之資料之位元數、狀態數、各狀態所對應之資料分配等可適當變更。
例如，當進行圖13(c)所例示之分配時，下位位元之資料可根據1個讀出電壓V CGDR來判斷，中位位元之資料可根據2個讀出電壓V CGBR、V CGFR來判斷，上位位元之資料可根據4個讀出電壓V CGAR、V CGCR、V CGER、V CGGR來判斷。有時將此種資料分配稱為1-2-4編碼。
[讀出動作]  繼而，對本實施方式之半導體記憶裝置之讀出動作進行說明。
圖14係用以對讀出動作進行說明之模式性剖視圖。圖15係用以對讀出動作進行說明之時序圖。
再者，於本說明書中，有時會將成為動作對象之字元線WL稱為選擇字元線WL S，將除此以外之字元線WL稱為非選擇字元線WL U。又，於本說明書中，以對成為動作對象之串單元SU中所含之複數個記憶胞MC中連接於選擇字元線WL S之連接記憶胞MC(以下有時稱為「選擇記憶胞MC」)執行讀出動作為例進行說明。又，於以下之說明中，有時將此種包含複數個選擇記憶胞MC之構成稱為選擇頁PG。
於讀出動作之時點t100，例如，如圖15所示，端子RY//BY之電壓成為“L”狀態。
於讀出動作之時點t101，對選擇字元線WL S及非選擇字元線WL U供給讀出通過電壓V READ，使所有記憶胞MC為接通狀態。又，對選擇閘極線(SGD、SGS、SGSb)供給電壓V SG。電壓V SG具有如下程度之大小，即，於選擇電晶體(STD、STS、STSb)之通道區域內形成電子通道，由此使得選擇電晶體(STD、STS、STSb)成為接通狀態。
於讀出動作之時點t102，對選擇字元線WL S供給特定之讀出電壓V CGR。特定之讀出電壓V CGR係參照圖13說明之讀出電壓V CGAR～V CGGR中之任一電壓。由此，例如，如圖14所示，一部分選擇記憶胞MC成為接通狀態，其餘之選擇記憶胞MC成為斷開狀態。
再者，於時點t102，信號線S 51、S 52之電壓從“L”狀態上升為“H”狀態。隨之，選擇字元線WL S與電壓產生電路VG之間的經由節點201(圖7)及電壓供給線L VG3之電流路徑成為導通狀態。
又，於時點t102，例如，對位元線BL供給電壓V DD。又，例如，對源極線SL供給電壓V SRC。電壓V SRC例如具有與接地電壓V SS相同程度之大小。電壓V SRC例如亦可為稍大於接地電壓V SS且充分小於電壓V DD之電壓。
於讀出動作之時點t103～時點t104，例如，如圖15所示，執行感測動作，取得表示記憶胞MC之狀態之資料。感測動作例如係藉由感測放大器模組SAM(圖4)來檢測記憶胞MC之接通狀態/斷開狀態之動作。
於讀出動作之時點t105，對選擇字元線WL S供給另一讀出電壓V CGR(參照圖13說明之讀出電壓V CGAR～V CGGR中之任一電壓)。由此，一部分選擇記憶胞MC成為接通狀態，其餘之選擇記憶胞MC成為斷開狀態。
於讀出動作之時點t106～時點t107，例如，如圖15所示，執行感測動作，取得表示記憶胞MC之狀態之資料。
於讀出動作之時點t107，對選擇字元線WL S及非選擇字元線WL U供給讀出通過電壓V READ，使所有記憶胞MC為接通狀態。又，對選擇閘極線(SGD、SGS、SGSb)供給電壓V SG，使選擇電晶體(STD、STS、STSb)為接通狀態。
再者，於時點t107，信號線S 51、S 52之電壓從“H”狀態下降為“L”狀態。隨之，選擇字元線WL S與電壓產生電路VG之間的經由節點201(圖7)及電壓供給線L VG3之電流路徑成為切斷狀態。
於讀出動作之時點t108，對選擇字元線WL S、非選擇字元線WL U及選擇閘極線(SGD、SGS、SGSb)供給接地電壓V SS。
於讀出動作之時點t109，端子RY//BY之電壓成為“H”狀態。
再者，於讀出動作中，對表示上述記憶胞MC之狀態之資料執行AND、OR等運算處理，由此算出記錄於記憶胞MC中之資料。又，該資料被傳輸至快取記憶體CM(圖4)
[寫入動作]  繼而，對本實施方式之半導體記憶裝置之寫入動作進行說明。
圖16係用以對寫入動作進行說明之流程圖。圖17係用以對寫入動作中所含之編程動作進行說明之模式性剖視圖。圖18係用以對寫入動作中所含之驗證動作進行說明之模式性剖視圖。圖19係用以對寫入動作進行說明之時序圖。
再者，於以下之說明中，以對與選擇頁PG對應之複數個選擇記憶胞MC執行寫入動作為例進行說明。
於寫入動作之時點t120，例如，如圖19所示，端子RY//BY之電壓成為“L”狀態。
於步驟S101中，例如，如圖16所示，將循環次數n W設定為1。循環次數n W係表示寫入循環次數之變量。該動作例如於圖19之時點t120執行。又，例如，將寫入至記憶胞MC之使用者資料鎖存於感測放大器模組SAM中。
於步驟S102中，執行編程動作。編程動作係對選擇字元線WL S供給編程電壓而使記憶胞MC之閾值電壓增大之動作。該動作例如於圖19之時點t121至時點t126執行。
於編程動作之時點t121，例如，對連接於複數個選擇記憶胞MC中要進行閾值電壓調整之選擇記憶胞MC之位元線BL W供給電壓V SRC，對連接於複數個選擇記憶胞MC中不進行閾值電壓調整之選擇記憶胞MC之位元線BL P供給電壓V DD。以下，有時將複數個選擇記憶胞MC中要進行閾值電壓調整之選擇記憶胞MC稱為「寫入記憶胞MC」，將不進行閾值電壓調整之選擇記憶胞MC稱為「禁止記憶胞MC」。
於編程動作之時點t122，對選擇字元線WL S及非選擇字元線WL U供給寫入通過電壓V PASS。又，對汲極側選擇閘極線SGD供給電壓V SGD。寫入通過電壓V PASS可具有與參照(圖13)說明之讀出通過電壓V READ相同程度之大小，亦可大於讀出通過電壓V READ。電壓V SGD具有如下程度之大小，即，小於參照圖14及圖15說明之電壓V SG，且根據位元線BL之電壓使汲極側選擇電晶體STD成為接通狀態或斷開狀態。
於編程動作之時點t124，對選擇字元線WL S供給編程電壓V PGM。編程電壓V PGM大於寫入通過電壓V PASS。
此處，例如，如圖17所示，對連接於位元線BL W之半導體柱120之通道供給電壓V SRC。於此種半導體柱120與選擇字元線WL S之間產生相對較大之電場。由此，半導體柱120之通道中之電子經由隧道絕緣膜131(圖12)穿入電荷儲存膜132(圖12)中。由此，寫入記憶胞MC之閾值電壓增大。
另一方面，連接於位元線BL P之半導體柱120之通道成為電浮動狀態，該通道之電位藉由與非選擇字元線WL U之電容耦合而上升至寫入通過電壓V PASS左右。於此種半導體柱120與選擇字元線WL S之間，僅產生較上述任一電場均小之電場。因此，半導體柱120之通道中之電子不會穿入電荷儲存膜132(圖12)中。因此，禁止記憶胞MC之閾值電壓不會增大。
再者，於時點t124，信號線S 31、S 32之電壓從“L”狀態上升為“H”狀態。隨之，選擇字元線WL S與電壓產生電路VG之間的經由節點201(圖7)及電壓供給線L VG1之電流路徑成為導通狀態。
於編程動作之時點t125，對選擇字元線WL S及非選擇字元線WL U供給寫入通過電壓V PASS。
再者，於時點t125，信號線S 31、S 32之電壓從“H”狀態下降為“L”狀態。隨之，選擇字元線WL S與電壓產生電路VG之間的經由節點201(圖7)及電壓供給線L VG1之電流路徑成為切斷狀態。
於編程動作之時點t126，對選擇字元線WL S、非選擇字元線WL U及選擇閘極線(SGD、SGS、SGSb)供給接地電壓V SS。
於步驟S103(圖16)中，進行驗證動作。
於驗證動作之時點t131，例如，如圖19所示，對選擇字元線WL S及非選擇字元線WL U供給讀出通過電壓V READ，使所有記憶胞MC為接通狀態。又，對選擇閘極線(SGD、SGS、SGSb)供給電壓V SG，使選擇電晶體(STD、STS、STSb)為接通狀態。
於驗證動作之時點t132，對選擇字元線WL S供給特定之驗證電壓V VFY。特定之驗證電壓V VFY係參照圖13說明之驗證電壓V VFYA～V VFYG中之任一電壓。由此，例如，如圖18所示，一部分選擇記憶胞MC成為接通狀態，其餘之選擇記憶胞MC成為斷開狀態。
再者，於時點t132，信號線S 51、S 52之電壓從“L”狀態上升為“H”狀態。隨之，選擇字元線WL S與電壓產生電路VG之間的經由節點201(圖7)及電壓供給線L VG3之電流路徑成為導通狀態。
又，於時點t132，例如，對位元線BL供給電壓V DD。此時，例如，亦可對連接於與特定狀態對應之記憶胞MC之位元線BL供給電壓V DD，對其他位元線BL供給電壓V SRC。
於驗證動作之時點t133～時點t134，例如，如圖19所示，執行感測動作，取得表示記憶胞MC之狀態之資料。
於驗證動作之時點t137～時點t139，對其他狀態之記憶胞MC進行與時點t132～時點t134相同之處理。
於驗證動作之時點t142～時點t144，對其他狀態之記憶胞MC進行與時點t132～時點t134相同之處理。
於驗證動作之時點t148，對選擇字元線WL S、非選擇字元線WL U及選擇閘極線(SGD、SGS、SGSb)供給接地電壓V SS。
再者，於時點t148，信號線S 51、S 52之電壓從“H”狀態下降為“L”狀態。隨之，選擇字元線WL S與電壓產生電路VG之間的經由節點201(圖7)及電壓供給線L VG3之電流路徑成為切斷狀態。
之後，將所取得之資料傳輸至未圖示之計數器電路。計數器電路對閾值電壓已達到目標值之記憶胞MC之數量、或閾值電壓尚未達到目標值之記憶胞MC之數量進行計數。
再者，於圖19之例中，示出了在驗證動作中對選擇字元線WL S供給3種驗證電壓V VFY之例。但是，於驗證動作中對選擇字元線WL S供給之驗證電壓V VFY之數量可為2種以下，亦可為4種以上，還可根據循環次數n W而變化。
於步驟S104(圖16)中，判定驗證動作之結果。例如，參照上述計數器電路，當閾值電壓尚未達到目標值之記憶胞MC之數量為固定數量以上時等，判定為驗證FAIL(失敗)，並進入步驟S105。另一方面，當閾值電壓尚未達到目標值之記憶胞MC之數量為固定數量以下時等，判定為驗證PASS(成功)，並進入步驟S107。
於步驟S105中，判定循環次數n W是否達到特定次數N W。當未達到特定次數N W時，進入步驟S106。當已達到特定次數N W時，進入步驟S108。
於步驟S106中，對循環次數n W加1，進入步驟S102。又，於步驟S106中，例如，對編程電壓V PGM加上特定電壓ΔV。由此，編程電壓V PGM隨著循環次數n W之增加而增大。
於步驟S107中，將內容為寫入動作已正常結束之狀態資料儲存於狀態暫存器STR(圖4)中，結束寫入動作。再者，藉由狀態讀取動作將狀態資料輸出至控制器裸晶CD(圖1)。
於步驟S108中，將內容為寫入動作未正常結束之狀態資料儲存於狀態暫存器STR(圖4)中，結束寫入動作。
[抹除動作]  繼而，對本實施方式之半導體記憶裝置之抹除動作進行說明。
圖20係用以對抹除動作進行說明之流程圖。圖21係用以對抹除動作中所含之抹除電壓供給動作進行說明之模式性剖視圖。圖22係用以對抹除動作中所含之抹除驗證動作進行說明之模式性剖視圖。圖23係用以對抹除動作進行說明之時序圖。
再者，於以下之說明中，以對成為動作對象之記憶塊BLK執行抹除動作為例進行說明。
於抹除動作之時點t156，例如，如圖23所示，端子RY//BY之電壓成為“L”狀態。
於步驟S201中，例如，如圖20所示，將循環次數n E設定為1。循環次數n E係表示抹除循環次數之變量。該動作例如於圖23之時點t156執行。
於步驟S202中，執行抹除電壓供給動作。抹除電壓供給動作係如下動作，即，對字元線WL供給接地電壓V SS，對源極線SL及位元線BL之至少一者供給抹除電壓而使記憶胞MC之閾值電壓減小。該動作例如於圖23之時點t161至時點t162執行。
於抹除電壓供給動作之時點t161，例如，對字元線WL供給接地電壓V SS。又，對汲極側選擇閘極線SGD供給電壓V SG'，對源極側選擇閘極線SGS供給電壓V SG''。電壓V SG'具有使汲極側選擇電晶體STD成為斷開狀態之程度之大小。電壓V SG''具有如下程度之大小，即，於源極側選擇電晶體STS之通道區域形成電洞通道，由此使得源極側選擇電晶體STS成為接通狀態。
又，於抹除電壓供給動作之時點t161，對源極線SL供給抹除電壓V ERA。抹除電壓V ERA大於寫入通過電壓V PASS。抹除電壓V ERA例如可為與編程電壓V PGM相同程度之大小，亦可大於編程電壓V PGM。
此處，例如，如圖21所示，對字元線WL供給接地電壓V SS，經由源極線SL對半導體柱120之通道供給抹除電壓V ERA。因此，於半導體柱120與字元線WL之間產生相對較大之電場。由此，電荷儲存膜132(圖12)中之電子經由隧道絕緣膜131(圖12)穿入半導體柱120之通道中。由此，記憶胞MC之閾值電壓減小。
再者，於時點t161中，信號線S 31、S 32之電壓從“L”狀態上升為“H”狀態。隨之，源極線SL與電壓產生電路VG之間的經由節點201(圖7)及電壓供給線L VG1之電流路徑成為導通狀態。
於抹除電壓供給動作之時點t162，對源極線SL供給電壓V SRC。
再者，於時點t162，信號線S 31、S 32之電壓從“H”狀態下降為“L”狀態。隨之，源極線SL與電壓產生電路VG之間的經由節點201(圖7)及電壓供給線L VG1之電流路徑成為切斷狀態。
於步驟S203(圖20)中，進行抹除驗證動作。
於抹除驗證動作之時點t163，例如，如圖22所示，對字元線WL供給抹除驗證電壓V VFYEr。又，對選擇閘極線(SGD、SGS、SGSb)供給電壓V SG，使選擇電晶體(STD、STS、STSb)為接通狀態。
再者，於時點t163，信號線S 51、S 52之電壓從“L”狀態上升為“H”狀態。隨之，字元線WL與電壓產生電路VG之間的經由節點201(圖7)及電壓供給線L VG3之電流路徑成為導通狀態。
又，於時點t163，例如進行位元線BL之充電等。此時，例如，對至少一部分位元線BL供給電壓V DD。又，亦可對一部分位元線BL供給電壓V SRC。
又，於抹除驗證動作之時點t163～時點t164，執行感測動作，取得表示記憶胞MC之狀態之資料。
於抹除驗證動作之時點t164，對字元線WL及選擇閘極線(SGD、SGS、SGSb)供給接地電壓V SS。
再者，於時點t164，信號線S 51、S 52之電壓從“H”狀態下降為“L”狀態。隨之，字元線WL與電壓產生電路VG之間的經由節點201(圖7)及電壓供給線L VG3之電流路徑成為切斷狀態。
之後，將所取得之資料傳輸至未圖示之計數器電路。計數器電路對閾值電壓已達到目標值之記憶胞MC之數量、或閾值電壓尚未達到目標值之記憶胞MC之數量進行計數。
於步驟S204(圖20)中，判定抹除驗證動作之結果。例如，參照上述計數器電路，當閾值電壓尚未達到目標值之記憶胞MC之數量為固定數量以上時等，判定為驗證FAIL，並進入步驟S205。另一方面，當閾值電壓尚未達到目標值之記憶胞MC之數量為固定數量以下時等，判定為驗證PASS，並進入步驟S207。
於步驟S205中，判定循環次數n E是否達到特定次數N E。當未達到特定次數N E時進入步驟S206。當已達到特定次數N E時進入步驟S208。
於步驟S206中，對循環次數n E加1，進入步驟S202。又，於步驟S206中，例如，對抹除電壓V ERA加上特定之電壓ΔV。因此，抹除電壓V ERA隨著循環次數n E之增加而增大。
於步驟S207中，將內容為抹除動作已正常結束之狀態資料儲存至狀態暫存器STR(圖4)中，結束抹除動作。再者，藉由狀態讀取動作將狀態資料輸出至控制器裸晶CD(圖1)。
於步驟S208中，將內容為抹除動作未正常結束之狀態資料儲存至狀態暫存器STR(圖4)中，結束抹除動作。
[比較例]  繼而，參照圖24～圖26，對比較例之半導體記憶裝置進行說明。圖24係比較例之記憶體裸晶MD'之模式性俯視圖。圖25及圖26係表示記憶體裸晶MD'之一部分構成之模式性電路圖。
如圖24所例示，於記憶體裸晶MD'中，電壓供給線L VG1、L VG2、L VG3僅設置於周邊電路區域R PC1之範圍內，而未設置於周邊電路區域R PC2。
如圖25所例示，記憶體裸晶MD'具備均衡器EQ'而非均衡器EQ。均衡器EQ'未設置於字元線WL與電壓產生電路VG之電流路徑上。
如圖26所例示，均衡器EQ'不具備如參照圖7所說明之電晶體224、225、231、232、241、242、251、252。
於記憶體裸晶MD'之讀出動作中，經由包含配線CG及驅動器模組DRVM之電流路徑對選擇字元線WL S供給讀出電壓V CGR。
於記憶體裸晶MD'之編程動作中，經由包含配線CG及驅動器模組DRVM之電流路徑對選擇字元線WL S供給編程電壓V PGM。
於記憶體裸晶MD'之驗證動作中，經由包含配線CG及驅動器模組DRVM之電流路徑對選擇字元線WL S供給驗證電壓V VFY。
[動作速度]  如圖24所例示，記憶體裸晶MD'具備與16個記憶胞陣列區域R MCA對應之16個記憶胞陣列MCA。於圖24之例中，記憶平面MP2設置於相對靠近驅動器模組DRVM之位置。因此，記憶平面MP2與驅動器模組DRVM之間的配線CG中之配線電阻相對較小。另一方面，記憶平面MP15設置於相對遠離驅動器模組DRVM之位置。因此，記憶平面MP15與驅動器模組DRVM之間的配線CG中之配線電阻相對較大。
此處，例如，當對記憶平面MP2執行讀出動作、編程動作、驗證動作、抹除電壓供給動作或抹除驗證動作(以下稱為「讀出動作等」)時，從開始對選擇字元線WL S、字元線WL或源極線SL(以下稱為「選擇字元線WL S等」)供給讀出電壓V CGR、驗證電壓V VFY、編程電壓V PGM、抹除電壓V ERA或抹除驗證電壓V VFYEr(以下稱為「讀出電壓V CGR等」)至選擇字元線WL S等之電壓收斂為讀出電壓V CGR等為止之時間相對較短。另一方面，當對記憶平面MP15執行讀出動作等時，從開始對選擇字元線WL S等供給讀出電壓V CGR等至選擇字元線WL S等之電壓收斂為讀出電壓V CGR等為止之時間相對較長。
又，於記憶體裸晶MD'中，有時會對複數個記憶平面MP同時或並行執行讀出動作等。此處，例如，當對1個記憶平面MP執行讀出動作等時，由於配線CG中流通之電流相對較小，故配線CG中之電壓下降幅度相對較小。因此，從開始對選擇字元線WL S等供給讀出電壓V CGR等至選擇字元線WL S等之電壓收斂為讀出電壓V CGR等為止之時間相對較短。另一方面，當對複數個記憶平面MP執行讀出動作等時，由於配線CG中流通之電流相對較大，故配線CG中之電壓下降幅度相對較大。因此，從開始對選擇字元線WL S等供給讀出電壓V CGR等至選擇字元線WL S等之電壓收斂為讀出電壓V CGR等為止之時間相對較長。
此處，要想不依賴於所要選擇之記憶平面MP之位置及數量而恰當地執行讀出動作等，考慮使讀出動作等中之時點等條件符合最遲條件。但是，此種情形時，有時會很難實現動作之高速化。
此處，於第1實施方式之記憶體裸晶MD中，如參照圖9說明般，在X方向上與周邊電路區域R PC2之各記憶胞陣列區域R MCA相鄰之位置處設置有均衡器區域R EQ。又，電壓供給線L VG1、L VG2、L VG3到達各均衡器區域R EQ，經由各均衡器區域R EQ中之均衡器EQ而電性連接於設置在各記憶胞陣列區域R MCA之記憶胞陣列MCA。
此處，如上所述，電壓供給線L VG1、L VG2、L VG3之配線電阻相比配線CG之配線電阻足夠小。因此，記憶平面MP與電壓產生電路VG之間的包含均衡器EQ在內之電流路徑之配線電阻相比包含配線CG及驅動器模組DRVM在內之電流路徑之配線電阻足夠小。因此，藉由經由包含均衡器EQ在內之電流路徑從電壓產生電路VG向選擇字元線WL S等供給電壓，能夠減小因所要選擇之記憶平面MP之位置及數量之差異所產生之動作速度差。由此，能夠提供一種高速動作之半導體記憶裝置。
[伴隨漏電流產生之動作不良]  如上所述，於記憶體裸晶MD'中，有時會對複數個記憶平面MP同時或並行執行讀出動作等。此處，當被選擇為讀出動作等之對象之複數個記憶塊BLK中包含不良塊時，有時會導致連針對正常記憶塊BLK之動作亦無法正常執行。例如，當在Z方向上相鄰之2個字元線WL短路且其中一個字元線為選擇字元線WL S時，有時會無法恰當地控制選擇字元線WL S之電壓。此種情形時，會導致與選擇字元線WL S對應之配線CG之電壓發生變動，連與其他記憶平面MP對應之選擇字元線WL S之電壓亦無法恰當地得到控制。
此處，如上所述，電壓供給線L VG1、L VG2、L VG3之配線電阻相比配線CG之配線電阻足夠小。因此，即便於被選擇為讀出動作等之對象之複數個記憶塊BLK中包含如上所述之不良塊之情形時，電壓供給線L VG1、L VG2、L VG3中亦基本不會產生如上所述之電壓變動。因此，能夠恰當地抑制如上所述之漏電流產生對正常塊造成之影響。
[其他動作方法]  參照圖14～圖23所說明之動作方法僅為例示，讀出動作等之具體執行方法可適當調整。以下，參照圖27～圖29例示讀出動作之其他執行方法。
圖27所例示之讀出動作基本上與參照圖15所說明之讀出動作同樣地執行。
但是，圖15之例中，於時點t102，使信號線S 51、S 52之電壓從“L”狀態上升為“H”狀態，由此使選擇字元線WL S與電壓供給線L VG3導通。
另一方面，圖27之例中，於時點t202，使信號線S 24之電壓從“L”狀態上升為“H”狀態，由此使選擇字元線WL S與焊墊電極P VSS導通。
又，於時點t203，使信號線S 24之電壓從“H”狀態下降為“L”狀態，由此使選擇字元線WL S與焊墊電極P VSS電分離。
又，於時點t203，使信號線S 51、S 52之電壓從“L”狀態上升為“H”狀態，由此使選擇字元線WL S與電壓供給線L VG3導通。
圖28所例示之讀出動作基本上與參照圖15所說明之讀出動作同樣地執行。
但是，圖15之例中，於讀出動作時，複數個讀出電壓V CGR按從小到大之順序被供給至選擇字元線WL S。另一方面，圖28之例中，複數個讀出電壓V CGR按從大到小之順序被供給至選擇字元線WL S。
圖29所例示之讀出動作基本上與參照圖28所說明之讀出動作同樣地執行。
但是，圖28之例中，於時點t102，使信號線S 51、S 52之電壓從“L”狀態上升為“H”狀態，由此使選擇字元線WL S與電壓供給線L VG3導通。
另一方面，圖29之例中，於時點t212，使信號線S 24之電壓從“L”狀態上升為“H”狀態，由此使選擇字元線WL S與焊墊電極P VSS導通。
又，於時點t213，使信號線S 24之電壓從“H”狀態下降為“L”狀態，由此使選擇字元線WL S與焊墊電極P VSS電分離。
又，於時點t213，使信號線S 51、S 52之電壓從“L”狀態上升為“H”狀態，由此使選擇字元線WL S與電壓供給線L VG3導通。
又，圖28之例中，於時點t105，將信號線S 51、S 52之電壓維持為“H”狀態，切換供給至電壓供給線L VG3之電壓。
另一方面，圖29之例中，於時點t215，使信號線S 51、S 52之電壓從“H”狀態下降為“L”狀態，由此使選擇字元線WL S與電壓供給線L VG3電分離。
又，於時點t215，使信號線S 24之電壓從“L”狀態上升為“H”狀態，由此使選擇字元線WL S與焊墊電極P VSS導通。
又，於時點t216，使信號線S 24之電壓從“H”狀態下降為“L”狀態，由此使選擇字元線WL S與焊墊電極P VSS電分離。
又，於時點t216，使信號線S 51、S 52之電壓從“L”狀態上升為“H”狀態，由此使選擇字元線WL S與電壓供給線L VG3導通。
圖27及圖29之例中，當進行選擇字元線WL S之放電時，使選擇字元線WL S一次與焊墊電極P VSS導通。由此，存在能夠使選擇字元線WL S之電壓更高速地收斂為所需電壓的情況。
此處，例如，當在記憶體裸晶MD'中執行此種動作時，經由配線CG及驅動器模組DRVM來執行選擇字元線WL S之放電。此種動作中，有時會因配線CG中之配線電阻之影響，導致放電所需之時間長度會根據所要選擇之記憶平面MP之位置及數量而變動。於抑制此種現象之情形時，有時很難實現動作之高速化。
此處，於圖27及圖29之例中，經由均衡器EQ來進行選擇字元線WL S之放電。根據此種方法，無論所要選擇之記憶平面MP之位置及數量如何，均能夠使選擇字元線WL S之電壓高速地收斂為所需電壓。
再者，圖27及圖29之例中，經由圖7所例示之電流路徑227來進行選擇字元線WL S之放電。此時，藉由調整信號線S REF之電壓，能夠恰當地調整放電速度。
再者，如圖27～圖29所例示之動作不僅適用於讀出動作，亦適用於驗證動作及抹除驗證動作。又，電流路徑227亦可於編程動作、驗證動作、抹除電壓供給動作或抹除驗證動作時加以利用。
又，於以上之說明中，對在讀出動作及寫入動作中對選擇字元線WL S供給讀出電壓V CGR等時經由均衡器EQ進行充放電之例進行了說明。但是，例如於對非選擇字元線WL U供給讀出通過電壓V READ、寫入通過電壓V PASS或接地電壓V SS時，亦可經由均衡器EQ進行充放電。
[其他實施方式]  以上，對第1實施方式之半導體記憶裝置進行了說明。但是，該等實施方式之半導體記憶裝置僅為例示，具體之構成、動作等可適當調整。
例如，圖4之例中，記憶體裸晶MD具備2個平面群PG0、PG1。又，2個平面群PG0、PG1分別具備8個記憶平面MP。但是，設置於記憶體裸晶MD之平面群之數量可適當調整。又，平面群中所含之記憶平面MP之數量可適當調整。
又，圖4之例中，設置了8種配線CG0A、CG1A、CG0B、CG1B、CG0C、CG1C、CG0D、CG1D來作為配線CG。又，配線CG0A、CG1A、CG0B、CG1B、CG0C、CG1C、CG0D、CG1D分別連接於2個記憶平面MP。但是，配線CG之種類數可適當調整。又，連接於配線CG之記憶平面MP之數量可適當調整。
又，圖7之例中，作為用以不經由配線CG及驅動器模組DRVM而將各記憶平面MP與電壓供給線L VG1、L VG2、L VG3連接之電路，使用均衡器EQ。但是，亦可將此種電路與均衡器EQ分開設置。
又，無論是否使用均衡器EQ，此種電路之數量均可與記憶平面MP之數量相同，亦可較記憶平面MP之數量少。例如，此種電路可與沿著X方向或Y方向排列之2個以上之記憶平面MP對應設置，為該等2個以上之記憶平面MP所共有。又，亦可與沿著X方向及Y方向排列之4個以上之記憶平面MP對應設置，為該等4個以上之記憶平面MP所共有。例如，圖6之例中，均衡器EQ之數量與記憶平面MP之數量相同。因此，例如，如圖4般在記憶體裸晶MD上設置16個記憶平面時，記憶體裸晶MD上設置16個均衡器EQ。另一方面，圖30之例中，均衡器EQ之數量與配線CG之數量相同。例如，如圖4般在記憶體裸晶MD上設置8種配線CG0A、CG1A、CG0B、CG1B、CG0C、CG1C、CG0D、CG1D時，記憶體裸晶MD上設置8個均衡器EQ。於此情形時，均衡器EQ與沿著Y方向排列之2個記憶平面MP對應設置，為該等2個記憶平面MP所共有。
又，圖7之例中，節點201連接於所有電壓供給線L VG1、L VG2、L VG3。但是，節點201只要連接於電壓供給線L VG1、L VG2、L VG3中之至少一者即可。又，亦可於節點201處連接電壓供給線L VG1、L VG2、L VG3以外之電壓供給線。
又，圖8～圖12所例示之配置、構成等僅為例示，具體之配置等可適當調整。例如，圖11之例中，複數個半導體柱120之下端經由半導體層122連接於半導體基板100。但是，亦可於半導體柱120與半導體基板100之間，另外設置作為源極線SL(圖5)發揮功能之半導體層。又，此種情形時，亦可於此種半導體層與半導體基板100之間設置配線等。又，例如，亦可將記憶體模組MM與周邊電路PC形成為不同之晶片，藉由將該等2個晶片貼合而製成一個記憶體裸晶。
[其他]  已對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施方式可用其他各種方式加以實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及與其同等之範圍內。  [相關申請案]
本申請案享有以日本專利申請案2021-102806號(申請日：2021年6月21日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:記憶體系統 100:半導體基板 101:絕緣層 110:導電層 111:導電層 120:半導體柱 121:雜質區域 122:半導體層 123:絕緣層 125:絕緣層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷儲存膜 133:阻擋絕緣膜 140:導電層 141:絕緣層 201:節點 202:電晶體 203:電晶體 204:電晶體 205:電晶體 211:電晶體 212:電晶體 221:電晶體 222:電晶體 223:電晶體 224:電晶體 225:電晶體 226:電流路徑 227:電流路徑 231:電晶體 232:電晶體 241:電晶體 242:電晶體 251:電晶體 252:電晶體 ALE:外部控制端子 BL:位元線 BL P:位元線 BL W:位元線 BLK:記憶塊 BLKSEL:信號供給線 Blkd:塊解碼單元 Cb:接點 Ch:接點 CC:接點 CD:控制器裸晶 CGL:配線 CG0A,CG1A,CG0B,CG1B,CG0C,CG1C,CG0D,CG1D:配線 CG SRC:配線 CG SG:配線 CG WS:配線 CG WU:配線 CM:快取記憶體 /CEn:外部控制端子 CLE:外部控制端子 CTR:邏輯電路 DB:總線 DQ0～DQ7:資料輸入輸出端子 DQS,/DQS:雙態觸變信號輸入輸出端子 DRVM:驅動器模組 EQ:均衡器 EQ':均衡器 G_CGEQ:信號線 G_CGUEQ:信號線 G_SGEQ:信號線 G_SRCEQ:信號線 I/O:輸入輸出控制電路 L VDD:電壓供給線 L VG1:電壓供給線 L VG2:電壓供給線 L VG3:電壓供給線 MC:記憶胞 MCA:記憶胞陣列 MD:記憶體裸晶 MD':記憶體裸晶 MM:記憶體模組 MS:記憶體串 MSB:安裝基板 MP0～MP15:記憶平面 MUX:多工器 P:焊墊電極 PC:周邊電路 PG:選擇頁 PG0,PG1:平面群 Plnd:平面解碼單元 PLNSEL:供給線 P VCC:焊墊電極 P VSS:焊墊電極 RD:列解碼器 RM:暫存器模組 /RE:外部控制端子 RE:外部控制端子 R EQ:均衡器區域 R MCA:記憶胞陣列區域 R PC1:周邊電路區域 R PC2:周邊電路區域 R RD:列解碼器區域 R SAM:感測放大器模組區域 RY//BY:端子 SAM:感測放大器模組 SGD:汲極側選擇閘極線 SGS:源極側選擇電晶體 SGSb:源極側選擇閘極線 SQC:定序儀 ST:塊間構造 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 STSb:源極側選擇電晶體 SU:串單元 SHE:串單元間絕緣層 SL:源極線 S 11,S 12:信號線 S 21,S 22:信號線 S 23,S 24:信號線 S 31,S 32:信號線 S 41,S 42:信號線 S 51,S 52:信號線 S REF:信號線 T BLK:電晶體 T PLN:電晶體 V CC:電源電壓 V CCQ:電源電壓 V DD:電壓 V SS:接地電壓 VG:電壓產生電路 vg1:電壓產生單元 vg2:電壓產生單元 vg3:電壓產生單元 V CGBR～V CGGR:讀出電壓 V VFYA～V VFYG:驗證電壓 V VFYEr:抹除驗證電壓 V READ:讀出通過電壓 V PASS:寫入通過電壓 V SG:電壓 V SG':電壓 V SG'':電壓 V SGD:電壓 V CGR:讀出電壓 V PGM:編程電壓 V VFY:驗證電壓 V SRC:電壓 V PGM:編程電壓 /WE:外部控制端子 WL:字元線 WL U:非選擇字元線 WL S:選擇字元線
圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。  圖2係表示本實施方式之記憶體系統10之構成例之模式性側視圖。  圖3係表示該構成例之模式性俯視圖。  圖4係表示記憶體裸晶MD之構成之模式性方塊圖。  圖5係表示記憶體裸晶MD之一部分構成之模式性電路圖。  圖6係表示記憶體裸晶MD之一部分構成之模式性電路圖。  圖7係表示記憶體裸晶MD之一部分構成之模式性電路圖。  圖8係記憶體裸晶MD之模式性俯視圖。  圖9係記憶體裸晶MD之模式性俯視圖。  圖10係將圖8之一部分放大表示之模式性俯視圖。  圖11係表示記憶體裸晶MD之一部分構成之模式性立體圖。  圖12係圖11之A所示之部分之模式性放大圖。  圖13(a)～(c)係用以對記錄3位元資料之記憶胞MC之閾值電壓進行說明之模式圖。  圖14係用以對讀出動作進行說明之模式性剖視圖。  圖15係用以對讀出動作進行說明之時序圖。  圖16係用以對寫入動作進行說明之流程圖。  圖17係用以對寫入動作中所含之編程動作進行說明之模式性剖視圖。  圖18係用以對寫入動作中所含之驗證動作進行說明之模式性剖視圖。  圖19係用以對寫入動作進行說明之時序圖。  圖20係用以對抹除動作進行說明之流程圖。  圖21係用以對抹除動作中所含之抹除電壓供給動作進行說明之模式性剖視圖。  圖22係用以對抹除動作中所含之驗證動作進行說明之模式性剖視圖。  圖23係用以對抹除動作進行說明之時序圖。  圖24係比較例之記憶體裸晶MD'之模式性俯視圖。  圖25係表示記憶體裸晶MD'之一部分構成之模式性電路圖。  圖26係表示記憶體裸晶MD'之一部分構成之模式性電路圖。  圖27係用以對其他讀出動作進行說明之模式性時序圖。  圖28係用以對其他讀出動作進行說明之模式性時序圖。  圖29係用以對其他讀出動作進行說明之模式性時序圖。  圖30係表示另一實施方式之記憶體裸晶MD之一部分構成之模式性電路圖。
201:節點
202:電晶體
203:電晶體
204:電晶體
205:電晶體
211:電晶體
212:電晶體
221:電晶體
222:電晶體
223:電晶體
224:電晶體
225:電晶體
226:電流路徑
227:電流路徑
231:電晶體
232:電晶體
241:電晶體
242:電晶體
251:電晶體
252:電晶體
CG0C:配線
CGSRC:配線
CGSG:配線
CGWS:配線
CGWU:配線
EQ:均衡器
G_CGEQ:信號線
G_CGUEQ:信號線
G_SGEQ:信號線
G_SRCEQ:信號線
LVDD:電壓供給線
LVG1:電壓供給線
LVG2:電壓供給線
LVG3:電壓供給線
PVCC:焊墊電極
PVSS:焊墊電極
S11,S12:信號線
S21,S22:信號線
S23,S24:信號線
S31,S32:信號線
S41,S42:信號線
S51,S52:信號線
SREF:信號線

Claims (12)

  1. 一種半導體記憶裝置，其具備：  複數個記憶胞陣列，其等包含第1記憶胞及連接於上述第1記憶胞之第1字元線；  第1配線，其電性連接於與上述複數個記憶胞陣列對應之複數個上述第1字元線；  驅動電路，其電性連接於上述第1配線；  複數個第2配線，其等經由上述驅動電路而電性連接於上述第1配線；  電壓產生電路，其具有與上述複數個第2配線對應設置之複數個輸出端子；及  複數個第1電路，其等與上述複數個記憶胞陣列對應設置；  上述電壓產生電路，  經由包含上述複數個第2配線、上述驅動電路及上述第1配線之第1電流路徑而電性連接於上述複數個第1字元線，且  經由包含上述複數個第2配線及上述複數個第1電路但不包含上述驅動電路之第2電流路徑而電性連接於上述複數個第1字元線。
  2. 如請求項1之半導體記憶裝置，其中  作為上述複數個記憶胞陣列中之一者之第1記憶胞陣列具備：  複數個記憶胞，其等包含上述第1記憶胞；及  複數個字元線，其等包含上述第1字元線；且  上述複數個字元線經由上述複數個第1電路中之一者而電性連接於上述複數個第2配線。
  3. 如請求項2之半導體記憶裝置，其中  上述複數個第1電路中之一者具備：  第1節點，其電性連接於上述複數個字元線及上述複數個第2配線；  複數個第1電晶體，其等設置於上述第1節點與上述複數個字元線之間的複數個電流路徑上；及  複數個第2電晶體，其等設置於上述第1節點與上述複數個第2配線之間的複數個電流路徑上。
  4. 如請求項3之半導體記憶裝置，其具備被供給第1電源電壓之焊墊電極，  上述複數個第1電路之至少一者具備：  第3電晶體，其設置於上述第1節點與上述焊墊電極之間的第3電流路徑上；及  第4電晶體及第5電晶體，其等設置於上述第1節點與上述焊墊電極之間的第4電流路徑上。
  5. 如請求項3之半導體記憶裝置，其中  上述電壓產生電路包含：  第1電壓產生單元，其輸出第1電壓；  第2電壓產生單元，其輸出較上述第1電壓小之第2電壓；及  第3電壓產生單元，其輸出較上述第2電壓小之第3電壓。
  6. 如請求項5之半導體記憶裝置，其中  於讀出動作時，對上述複數個第2電晶體中之電性連接於上述第3電壓產生單元之第2電晶體之閘極電極，供給使上述第2電晶體為接通狀態之電壓。
  7. 如請求項5之半導體記憶裝置，其中  於編程動作時，對上述複數個第2電晶體中之電性連接於上述第1電壓產生單元之第2電晶體之閘極電極，供給使上述第2電晶體為接通狀態之電壓。
  8. 如請求項5之半導體記憶裝置，其中  於驗證動作時，對上述複數個第2電晶體中之電性連接於上述第3電壓產生單元之第2電晶體之閘極電極，供給使上述第2電晶體為接通狀態之電壓。
  9. 如請求項5之半導體記憶裝置，其中  於抹除電壓供給動作時，對上述複數個第2電晶體中之電性連接於上述第1電壓產生單元之第2電晶體之閘極電極，供給使上述第2電晶體為接通狀態之電壓。
  10. 如請求項5之半導體記憶裝置，其中  於抹除驗證動作時，對上述複數個第2電晶體中之電性連接於上述第3電壓產生單元之第2電晶體之閘極電極，供給使上述第2電晶體為接通狀態之電壓。
  11. 如請求項1至10中任一項之半導體記憶裝置，其中  上述複數個第1電路分別與1個上述記憶胞陣列對應設置。
  12. 如請求項1至10中任一項之半導體記憶裝置，其中  上述複數個第1電路分別與2個以上之上述記憶胞陣列對應設置。
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