JP2022003826A - 撮像装置 - Google Patents
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Abstract
【課題】画像処理機能が付加された半導体装置を提供する。【解決手段】撮像用の画素20がマトリクス状配列された画素アレイ21、画像処理用の参照画素22が配列された参照画素アレイ23、アナログ処理回路24、各画素に画像処理用の電位を出力する行デコーダ25を有し、参照画素アレイ23は、遮光層15で遮光された形態とする。【選択図】図1
Description
本発明の一態様は、酸化物半導体を用いた半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・
オブ・マター)に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を
一例として挙げることができる。
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・
オブ・マター)に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を
一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が
注目されている。当該トランジスタは集積回路(IC)や表示装置のような電子デバイス
に広く応用されている。トランジスタに適用可能な半導体材料として、シリコン系半導体
が広く知られているが、その他の材料として酸化物半導体が注目されている。
注目されている。当該トランジスタは集積回路(IC)や表示装置のような電子デバイス
に広く応用されている。トランジスタに適用可能な半導体材料として、シリコン系半導体
が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはIn−Ga−Zn系酸化物半導体を用いて
トランジスタを作製する技術が開示されている(特許文献1および特許文献2参照)。
トランジスタを作製する技術が開示されている(特許文献1および特許文献2参照)。
また、特許文献3では、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素
回路の一部に用い、CMOS(Complementary Metal Oxide
Semiconductor)回路が作製可能なシリコンを有するトランジスタを周辺回
路に用いる構成の撮像装置が開示されている。
回路の一部に用い、CMOS(Complementary Metal Oxide
Semiconductor)回路が作製可能なシリコンを有するトランジスタを周辺回
路に用いる構成の撮像装置が開示されている。
また、特許文献4では、酸化物半導体を有するトランジスタを利用して記憶装置を構成す
る技術が開示されている。
る技術が開示されている。
撮像した画像に画像処理を施す場合、撮像装置の一態様であるCMOSイメージセンサで
は、まず各画素から読み出したデータをA/D変換によりデジタルデータに変換して出力
する。次に、当該デジタルデータに対して、専用の画像処理回路で画像処理を施す、もし
くは、当該デジタルデータをコンピュータ等に取り込んだ後に画像処理ソフトウェアを実
行するなどの手順が必要になる。
は、まず各画素から読み出したデータをA/D変換によりデジタルデータに変換して出力
する。次に、当該デジタルデータに対して、専用の画像処理回路で画像処理を施す、もし
くは、当該デジタルデータをコンピュータ等に取り込んだ後に画像処理ソフトウェアを実
行するなどの手順が必要になる。
具体的には、CMOSイメージセンサにおけるA/D変換、専用の画像処理回路における
デジタル演算処理、大量のデジタルデータをコンピュータに取り込むためのデータ転送処
理、コンピュータによる当該デジタルデータの画像処理ソフトウェアの実行処理、および
画像処理データのコンピュータからの読み出しなどを行う必要がある。したがって、膨大
な電力を消費しながら画像処理を実行することになる。
デジタル演算処理、大量のデジタルデータをコンピュータに取り込むためのデータ転送処
理、コンピュータによる当該デジタルデータの画像処理ソフトウェアの実行処理、および
画像処理データのコンピュータからの読み出しなどを行う必要がある。したがって、膨大
な電力を消費しながら画像処理を実行することになる。
ベクトル・マトリクス積演算処理をデジタル回路で行う場合、デジタルメモリに格納した
ベクトルのある行要素に対応するデジタルデータと、デジタルメモリに格納したマトリク
スのある行列要素に対応するデジタルデータと、の掛け算を積演算回路にて実行する。次
に、得られた積データをデジタルメモリに格納し、これを全ての行要素に対して行った後
、デジタルメモリから積データを逐次読み出し、足し算を加算回路にて実行するなどの手
順が必要になる。
ベクトルのある行要素に対応するデジタルデータと、デジタルメモリに格納したマトリク
スのある行列要素に対応するデジタルデータと、の掛け算を積演算回路にて実行する。次
に、得られた積データをデジタルメモリに格納し、これを全ての行要素に対して行った後
、デジタルメモリから積データを逐次読み出し、足し算を加算回路にて実行するなどの手
順が必要になる。
上記手順では、デジタルメモリからのデータ読み出しおよびデジタルメモリへのデータ格
納が頻繁に生じるため、演算処理速度の向上が課題となっている。なお、演算処理時間の
短縮は、積演算回路や加算回路を複数設け、並列処理することでも可能であるが、当該構
成による処理では消費電力が高くなってしまう問題があった。
納が頻繁に生じるため、演算処理速度の向上が課題となっている。なお、演算処理時間の
短縮は、積演算回路や加算回路を複数設け、並列処理することでも可能であるが、当該構
成による処理では消費電力が高くなってしまう問題があった。
したがって、本発明の一態様では、画像処理機能が付加された半導体装置を提供すること
を目的の一つとする。または、画像処理後のデータを出力することのできる半導体装置を
提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目
的の一つとする。または、高速動作に適した半導体装置を提供することを目的の一つとす
る。または、解像度の高い半導体装置を提供することを目的の一つとする。または、集積
度の高い半導体装置を提供することを目的の一つとする。または、低照度下で撮像するこ
とができる半導体装置を提供することを目的の一つとする。または、ダイナミックレンジ
の広い半導体装置を提供することを目的の一つとする。または、広い温度範囲において使
用可能な半導体装置を提供することを目的の一つとする。または、高開口率の半導体装置
を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを
目的の一つとする。
を目的の一つとする。または、画像処理後のデータを出力することのできる半導体装置を
提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目
的の一つとする。または、高速動作に適した半導体装置を提供することを目的の一つとす
る。または、解像度の高い半導体装置を提供することを目的の一つとする。または、集積
度の高い半導体装置を提供することを目的の一つとする。または、低照度下で撮像するこ
とができる半導体装置を提供することを目的の一つとする。または、ダイナミックレンジ
の広い半導体装置を提供することを目的の一つとする。または、広い温度範囲において使
用可能な半導体装置を提供することを目的の一つとする。または、高開口率の半導体装置
を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを
目的の一つとする。
または、演算処理機能を有する半導体装置を提供することを目的の一つとする。または、
演算処理後のデータを出力することのできる半導体装置を提供することを目的の一つとす
る。または、保持性能の優れた記憶素子を有する半導体装置を提供することを目的の一つ
とする。または、書き込み性能の優れた記憶素子を有する半導体装置を提供することを目
的の一つとする。または、集積度の高い記憶素子を有する半導体装置を提供することを目
的の一つとする。または、高容量の記憶素子を有する半導体装置を提供することを目的の
一つとする。または、信頼性の高い記憶素子を有する半導体装置を提供することを目的の
一つとする。または、新規な記憶素子を有する半導体装置などを提供することを目的の一
つとする。または、新規な半導体装置などを提供することを目的の一つとする。
演算処理後のデータを出力することのできる半導体装置を提供することを目的の一つとす
る。または、保持性能の優れた記憶素子を有する半導体装置を提供することを目的の一つ
とする。または、書き込み性能の優れた記憶素子を有する半導体装置を提供することを目
的の一つとする。または、集積度の高い記憶素子を有する半導体装置を提供することを目
的の一つとする。または、高容量の記憶素子を有する半導体装置を提供することを目的の
一つとする。または、信頼性の高い記憶素子を有する半導体装置を提供することを目的の
一つとする。または、新規な記憶素子を有する半導体装置などを提供することを目的の一
つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタ
と、光電変換素子と、第1の容量素子と、が設けられた画素と、第1の回路と、第2の回
路と、を有する撮像装置であって、光電変換素子の一方の電極は、第1のトランジスタの
ソース電極またはドレイン電極の一方と電気的に接続され、第1のトランジスタのソース
電極またはドレイン電極の他方は、第2のトランジスタのソース電極またはドレイン電極
の一方と電気的に接続され、第1のトランジスタのソース電極またはドレイン電極の他方
は、前記第3のトランジスタのゲート電極と電気的に接続され、第1のトランジスタのソ
ース電極またはドレイン電極の他方は、第1の容量素子の一方の電極と電気的に接続され
、第1の容量素子の他方の電極は、行毎に設けられる第1の配線と電気的に接続され、第
3のトランジスタのソース電極またはドレイン電極の一方は、列毎に設けられる第2の配
線と電気的に接続され、画素は、n行m列(nおよびmは2以上の自然数)のマトリクス
状に配置され、第1の回路は、第1乃至第m−1列の画素と電気的に接続する第2の配線
にそれぞれ電気的に接続するように複数設けられ、第1の配線のそれぞれは、行毎に異な
る電位を供給する機能を有することができ、第m列の画素と電気的に接続する第2の配線
は、第1の電源線と電気的に接続することができ、第1乃至第m−1列の画素と電気的に
接続する第2の配線、第1の回路および第1の電源線は、第2の回路と電気的に接続する
ことができ、第m列の画素は、遮光されていることを特徴とする半導体装置である。
と、光電変換素子と、第1の容量素子と、が設けられた画素と、第1の回路と、第2の回
路と、を有する撮像装置であって、光電変換素子の一方の電極は、第1のトランジスタの
ソース電極またはドレイン電極の一方と電気的に接続され、第1のトランジスタのソース
電極またはドレイン電極の他方は、第2のトランジスタのソース電極またはドレイン電極
の一方と電気的に接続され、第1のトランジスタのソース電極またはドレイン電極の他方
は、前記第3のトランジスタのゲート電極と電気的に接続され、第1のトランジスタのソ
ース電極またはドレイン電極の他方は、第1の容量素子の一方の電極と電気的に接続され
、第1の容量素子の他方の電極は、行毎に設けられる第1の配線と電気的に接続され、第
3のトランジスタのソース電極またはドレイン電極の一方は、列毎に設けられる第2の配
線と電気的に接続され、画素は、n行m列(nおよびmは2以上の自然数)のマトリクス
状に配置され、第1の回路は、第1乃至第m−1列の画素と電気的に接続する第2の配線
にそれぞれ電気的に接続するように複数設けられ、第1の配線のそれぞれは、行毎に異な
る電位を供給する機能を有することができ、第m列の画素と電気的に接続する第2の配線
は、第1の電源線と電気的に接続することができ、第1乃至第m−1列の画素と電気的に
接続する第2の配線、第1の回路および第1の電源線は、第2の回路と電気的に接続する
ことができ、第m列の画素は、遮光されていることを特徴とする半導体装置である。
第1の回路は定電流回路としての機能を有することができ、第2の回路は出力回路として
の機能を有することができる。
の機能を有することができる。
第1の回路は、第4のトランジスタと、第5のトランジスタと、第2の容量素子と、を有
し、第4のトランジスタのソース電極またはドレイン電極の一方は、第5のトランジスタ
のソース電極またはドレイン電極の一方と電気的に接続され、第4のトランジスタのソー
ス電極またはドレイン電極の一方は、第1乃至第m−1列の画素のいずれかと電気的に接
続する第2の配線と電気的に接続され、第4のトランジスタのソース電極またはドレイン
電極の他方は、第2の容量素子の一方の電極と電気的に接続され、第4のトランジスタの
ソース電極またはドレイン電極の他方は、第2の電源線と電気的に接続され、第5のトラ
ンジスタのソース電極またはドレイン電極の他方は、第4のトランジスタのゲート電極と
電気的に接続され、第5のトランジスタのソース電極またはドレイン電極の他方は、第2
の容量素子の他方の電極と電気的に接続されている構成とすることができる。
し、第4のトランジスタのソース電極またはドレイン電極の一方は、第5のトランジスタ
のソース電極またはドレイン電極の一方と電気的に接続され、第4のトランジスタのソー
ス電極またはドレイン電極の一方は、第1乃至第m−1列の画素のいずれかと電気的に接
続する第2の配線と電気的に接続され、第4のトランジスタのソース電極またはドレイン
電極の他方は、第2の容量素子の一方の電極と電気的に接続され、第4のトランジスタの
ソース電極またはドレイン電極の他方は、第2の電源線と電気的に接続され、第5のトラ
ンジスタのソース電極またはドレイン電極の他方は、第4のトランジスタのゲート電極と
電気的に接続され、第5のトランジスタのソース電極またはドレイン電極の他方は、第2
の容量素子の他方の電極と電気的に接続されている構成とすることができる。
また、第1乃至第m−1列の画素のいずれかと電気的に接続する第2の配線と第1の回路
は、第1のカレントミラー回路に電気的に接続されている構成とすることができる。
は、第1のカレントミラー回路に電気的に接続されている構成とすることができる。
また、第2の回路はオペアンプを有し、オペアンプの第1の入力端子は、第1乃至第m−
1列の画素のいずれかと電気的に接続する第2の配線および第1の回路と電気的に接続さ
れ、オペアンプの第2の入力端子は、第1の電源線と電気的に接続されている構成とする
ことができる。
1列の画素のいずれかと電気的に接続する第2の配線および第1の回路と電気的に接続さ
れ、オペアンプの第2の入力端子は、第1の電源線と電気的に接続されている構成とする
ことができる。
また、第2の回路は第2のカレントミラー回路および第3のカレントミラー回路を有し、
第2のカレントミラー回路の入力側トランジスタは、第1乃至第m−1列の画素のいずれ
かと電気的に接続する第2の配線および第1の回路と電気的に接続され、第2のカレント
ミラー回路の出力側トランジスタは、オペアンプの第1の入力端子と電気的に接続され、
第3のカレントミラー回路の入力側トランジスタは、第m列の画素と電気的に接続する第
2の配線と電気的に接続され、第3のカレントミラー回路の出力側トランジスタは、オペ
アンプの第2の入力端子と電気的に接続されている構成とすることができる。
第2のカレントミラー回路の入力側トランジスタは、第1乃至第m−1列の画素のいずれ
かと電気的に接続する第2の配線および第1の回路と電気的に接続され、第2のカレント
ミラー回路の出力側トランジスタは、オペアンプの第1の入力端子と電気的に接続され、
第3のカレントミラー回路の入力側トランジスタは、第m列の画素と電気的に接続する第
2の配線と電気的に接続され、第3のカレントミラー回路の出力側トランジスタは、オペ
アンプの第2の入力端子と電気的に接続されている構成とすることができる。
また、画素および第1の回路が有するトランジスタには、活性層に酸化物半導体を有する
トランジスタを用いることができる。当該酸化物半導体は、Inと、Znと、M(MはA
l、Ti、Ga、Sn、Y、Zr、La、Ce、NdまたはHf)と、を有することが好
ましい。
トランジスタを用いることができる。当該酸化物半導体は、Inと、Znと、M(MはA
l、Ti、Ga、Sn、Y、Zr、La、Ce、NdまたはHf)と、を有することが好
ましい。
また、光電変換素子は、光電変換層にセレンまたはセレンを含む化合物を用いることがで
きる。
きる。
また、本発明の他の一態様は、第1のトランジスタと、第2のトランジスタと、第1の容
量素子と、が設けられた記憶素子と、第1の回路と、第2の回路と、を有する半導体装置
であって、第1のトランジスタのソース電極またはドレイン電極の一方は、第2のトラン
ジスタのゲート電極と電気的に接続され、第2のトランジスタのゲート電極は、第1の容
量素子の一方の電極と電気的に接続され、第1の容量素子の他方の電極は、行毎に設けら
れる第1の配線と電気的に接続され、第1のトランジスタのゲート電極は、行毎に設けら
れる第2の配線と電気的に接続され、第1のトランジスタのソース電極またはドレイン電
極の他方は、列毎に設けられる第3の配線と電気的に接続され、第2のトランジスタのソ
ース電極またはドレイン電極の一方は、列毎に設けられる第4の配線と電気的に接続され
、第2のトランジスタのソース電極またはドレイン電極の他方は、列毎に設けられる第5
の配線と電気的に接続され、記憶素子は、n行m列(nおよびmは2以上の自然数)のマ
トリクス状に配置され、第1の配線のそれぞれは、行毎に異なる電位を供給する機能を有
することができ、第1乃至第m−1列の記憶素子と電気的に接続する第5の配線は、それ
ぞれ第1の回路と電気的に接続され、第m列の記憶素子と電気的に接続する第5の配線は
、第1の電源線と電気的に接続され、第2の回路の一方の入力端子は、第1のカレントミ
ラー回路を介して第1乃至第m−1列の記憶素子と電気的に接続する第5の配線および第
1の回路と電気的に接続され、第2の回路の他方の入力端子は、第2のカレントミラー回
路を介して第m列の記憶素子と電気的に接続する第5の配線および第1の回路と電気的に
接続されていることを特徴とする半導体装置である。
量素子と、が設けられた記憶素子と、第1の回路と、第2の回路と、を有する半導体装置
であって、第1のトランジスタのソース電極またはドレイン電極の一方は、第2のトラン
ジスタのゲート電極と電気的に接続され、第2のトランジスタのゲート電極は、第1の容
量素子の一方の電極と電気的に接続され、第1の容量素子の他方の電極は、行毎に設けら
れる第1の配線と電気的に接続され、第1のトランジスタのゲート電極は、行毎に設けら
れる第2の配線と電気的に接続され、第1のトランジスタのソース電極またはドレイン電
極の他方は、列毎に設けられる第3の配線と電気的に接続され、第2のトランジスタのソ
ース電極またはドレイン電極の一方は、列毎に設けられる第4の配線と電気的に接続され
、第2のトランジスタのソース電極またはドレイン電極の他方は、列毎に設けられる第5
の配線と電気的に接続され、記憶素子は、n行m列(nおよびmは2以上の自然数)のマ
トリクス状に配置され、第1の配線のそれぞれは、行毎に異なる電位を供給する機能を有
することができ、第1乃至第m−1列の記憶素子と電気的に接続する第5の配線は、それ
ぞれ第1の回路と電気的に接続され、第m列の記憶素子と電気的に接続する第5の配線は
、第1の電源線と電気的に接続され、第2の回路の一方の入力端子は、第1のカレントミ
ラー回路を介して第1乃至第m−1列の記憶素子と電気的に接続する第5の配線および第
1の回路と電気的に接続され、第2の回路の他方の入力端子は、第2のカレントミラー回
路を介して第m列の記憶素子と電気的に接続する第5の配線および第1の回路と電気的に
接続されていることを特徴とする半導体装置である。
第1の回路は定電流回路としての機能を有することができ、第2の回路は出力回路として
の機能を有することができる。
の機能を有することができる。
第1の回路は、第3のトランジスタと、第4のトランジスタと、第2の容量素子と、を有
し、第3のトランジスタのソース電極またはドレイン電極の一方は、第4のトランジスタ
のソース電極またはドレイン電極の一方と電気的に接続され、第3のトランジスタのソー
ス電極またはドレイン電極の一方は、第1乃至第m−1列の記憶素子のいずれかと電気的
に接続する第5の配線と電気的に接続され、第3のトランジスタのソース電極またはドレ
イン電極の他方は、第2の容量素子の一方の電極と電気的に接続され、第3のトランジス
タのソース電極またはドレイン電極の他方は、第2の電源線と電気的に接続され、第4の
トランジスタのソース電極またはドレイン電極の他方は、第3のトランジスタのゲート電
極と電気的に接続され、第4のトランジスタのソース電極またはドレイン電極の他方は、
第2の容量素子の他方の電極と電気的に接続されている構成とすることができる。
し、第3のトランジスタのソース電極またはドレイン電極の一方は、第4のトランジスタ
のソース電極またはドレイン電極の一方と電気的に接続され、第3のトランジスタのソー
ス電極またはドレイン電極の一方は、第1乃至第m−1列の記憶素子のいずれかと電気的
に接続する第5の配線と電気的に接続され、第3のトランジスタのソース電極またはドレ
イン電極の他方は、第2の容量素子の一方の電極と電気的に接続され、第3のトランジス
タのソース電極またはドレイン電極の他方は、第2の電源線と電気的に接続され、第4の
トランジスタのソース電極またはドレイン電極の他方は、第3のトランジスタのゲート電
極と電気的に接続され、第4のトランジスタのソース電極またはドレイン電極の他方は、
第2の容量素子の他方の電極と電気的に接続されている構成とすることができる。
第1のカレントミラー回路の入力側トランジスタのソース電極またはドレイン電極の一方
は、第1の電源線と電気的に接続され、第1のカレントミラー回路の入力側トランジスタ
のソース電極またはドレイン電極の他方は、第1乃至第m−1列の記憶素子のいずれかと
電気的に接続する第5の配線および第3のトランジスタのソース電極またはドレイン電極
の一方と電気的に接続され、第1のカレントミラー回路の出力側トランジスタのソース電
極またはドレイン電極の一方は、第1の電源線と電気的に接続され、第1のカレントミラ
ー回路の出力側トランジスタのソース電極またはドレイン電極の他方は、第2の回路の一
方の入力端子と電気的に接続されている構成とすることができる。
は、第1の電源線と電気的に接続され、第1のカレントミラー回路の入力側トランジスタ
のソース電極またはドレイン電極の他方は、第1乃至第m−1列の記憶素子のいずれかと
電気的に接続する第5の配線および第3のトランジスタのソース電極またはドレイン電極
の一方と電気的に接続され、第1のカレントミラー回路の出力側トランジスタのソース電
極またはドレイン電極の一方は、第1の電源線と電気的に接続され、第1のカレントミラ
ー回路の出力側トランジスタのソース電極またはドレイン電極の他方は、第2の回路の一
方の入力端子と電気的に接続されている構成とすることができる。
また、第2のカレントミラー回路の入力側トランジスタのソース電極またはドレイン電極
の一方は、第1の電源線と電気的に接続され、第2のカレントミラー回路の入力側トラン
ジスタのソース電極またはドレイン電極の他方は、m列の記憶素子と電気的に接続する第
5の配線と電気的に接続され、第2のカレントミラー回路の出力側トランジスタのソース
電極またはドレイン電極の一方は、第1の電源線と電気的に接続され、第2のカレントミ
ラー回路の出力側トランジスタのソース電極またはドレイン電極の他方は、第2の回路の
他方の入力端子と電気的に接続されている構成とすることができる。
の一方は、第1の電源線と電気的に接続され、第2のカレントミラー回路の入力側トラン
ジスタのソース電極またはドレイン電極の他方は、m列の記憶素子と電気的に接続する第
5の配線と電気的に接続され、第2のカレントミラー回路の出力側トランジスタのソース
電極またはドレイン電極の一方は、第1の電源線と電気的に接続され、第2のカレントミ
ラー回路の出力側トランジスタのソース電極またはドレイン電極の他方は、第2の回路の
他方の入力端子と電気的に接続されている構成とすることができる。
また、第2の回路はオペアンプを有し、オペアンプの一方の入力端子は、第1の抵抗を介
して第2の電源線と電気的に接続されている構成とすることができる。
して第2の電源線と電気的に接続されている構成とすることができる。
また、記憶素子および第1の回路が有するトランジスタには、活性層に酸化物半導体を有
するトランジスタを用いることができる。当該酸化物半導体は、Inと、Znと、M(M
はAl、Ti、Ga、Sn、Y、Zr、La、Ce、NdまたはHf)と、を有すること
が好ましい。
するトランジスタを用いることができる。当該酸化物半導体は、Inと、Znと、M(M
はAl、Ti、Ga、Sn、Y、Zr、La、Ce、NdまたはHf)と、を有すること
が好ましい。
本発明の一態様を用いることで、画像処理機能が付加された半導体装置を提供することが
できる。または、画像処理後のデータを出力することのできる半導体装置を提供すること
ができる。または、低消費電力の半導体装置を提供することを目的の一つとする。または
、高速動作に適した半導体装置を提供することができる。または、解像度の高い半導体装
置を提供することができる。または、集積度の高い半導体装置を提供することができる。
または、低照度下で撮像することができる半導体装置を提供することができる。または、
ダイナミックレンジの広い半導体装置を提供することができる。または、広い温度範囲に
おいて使用可能な半導体装置を提供することができる。または、高開口率の半導体装置を
提供することができる。または、信頼性の高い半導体装置を提供することができる。
できる。または、画像処理後のデータを出力することのできる半導体装置を提供すること
ができる。または、低消費電力の半導体装置を提供することを目的の一つとする。または
、高速動作に適した半導体装置を提供することができる。または、解像度の高い半導体装
置を提供することができる。または、集積度の高い半導体装置を提供することができる。
または、低照度下で撮像することができる半導体装置を提供することができる。または、
ダイナミックレンジの広い半導体装置を提供することができる。または、広い温度範囲に
おいて使用可能な半導体装置を提供することができる。または、高開口率の半導体装置を
提供することができる。または、信頼性の高い半導体装置を提供することができる。
または、演算処理機能を有する半導体装置を提供することができる。または、演算処理後
のデータを出力することのできる半導体装置を提供することができる。または、保持性能
の優れた記憶素子を有する半導体装置を提供することができる。または、書き込み性能の
優れた記憶素子を有する半導体装置を提供することができる。または、集積度の高い記憶
素子を有する半導体装置を提供することができる。または、高容量の記憶素子を有する半
導体装置を提供することができる。または、信頼性の高い記憶素子を有する半導体装置を
提供することができる。または、新規な記憶素子を有する半導体装置などを提供すること
ができる。または、新規な半導体装置などを提供することができる。
のデータを出力することのできる半導体装置を提供することができる。または、保持性能
の優れた記憶素子を有する半導体装置を提供することができる。または、書き込み性能の
優れた記憶素子を有する半導体装置を提供することができる。または、集積度の高い記憶
素子を有する半導体装置を提供することができる。または、高容量の記憶素子を有する半
導体装置を提供することができる。または、信頼性の高い記憶素子を有する半導体装置を
提供することができる。または、新規な記憶素子を有する半導体装置などを提供すること
ができる。または、新規な半導体装置などを提供することができる。
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態
様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合も
ある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、こ
れらの効果を有さない場合もある。
様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合も
ある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、こ
れらの効果を有さない場合もある。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。
例えば、本明細書等において、XとYとが接続されている、と明示的に記載されている場
合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場
合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場
合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など)であるとする。
、など)であるとする。
XとYとが直接的に接続されている場合の一例としては、XとYとの電気的な接続を可能
とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など)が、XとYとの間に接続されていない場合であ
り、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)を介さずに
、XとYとが、接続されている場合である。
とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など)が、XとYとの間に接続されていない場合であ
り、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)を介さずに
、XとYとが、接続されている場合である。
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能
とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、XとYとが電気的に接続されている場合は、Xと
Yとが直接的に接続されている場合を含むものとする。
とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、XとYとが電気的に接続されている場合は、Xと
Yとが直接的に接続されている場合を含むものとする。
XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能
とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変
換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電
源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)
、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成
回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能であ
る。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号
がYへ伝達される場合は、XとYとは機能的に接続されているものとする。なお、XとY
とが機能的に接続されている場合は、XとYとが直接的に接続されている場合と、XとY
とが電気的に接続されている場合とを含むものとする。
とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変
換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電
源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)
、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成
回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能であ
る。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号
がYへ伝達される場合は、XとYとは機能的に接続されているものとする。なお、XとY
とが機能的に接続されている場合は、XとYとが直接的に接続されている場合と、XとY
とが電気的に接続されている場合とを含むものとする。
なお、XとYとが電気的に接続されている、と明示的に記載されている場合は、XとYと
が電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで
接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの
間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている
場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
が電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで
接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの
間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている
場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース(又は第1の端子など)が、Z1を介して(又は介
さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z
2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース
(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接
的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的
に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現
することが出来る。
さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z
2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース
(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接
的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的
に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2
の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第
1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース(又は第
1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子な
ど)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トラ
ンジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている
」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子な
ど)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トラン
ジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など
)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別
して、技術的範囲を決定することができる。
の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第
1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース(又は第
1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子な
ど)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トラ
ンジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている
」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子な
ど)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トラン
ジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など
)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別
して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース(又は第1の端子など)
は、少なくとも第1の接続経路を介して、Xと電気的に接続され、前記第1の接続経路は
、第2の接続経路を有しておらず、前記第2の接続経路は、トランジスタを介した、トラ
ンジスタのソース(又は第1の端子など)とトランジスタのドレイン(又は第2の端子な
ど)との間の経路であり、前記第1の接続経路は、Z1を介した経路であり、トランジス
タのドレイン(又は第2の端子など)は、少なくとも第3の接続経路を介して、Yと電気
的に接続され、前記第3の接続経路は、前記第2の接続経路を有しておらず、前記第3の
接続経路は、Z2を介した経路である。」と表現することができる。または、「トランジ
スタのソース(又は第1の端子など)は、少なくとも第1の接続経路によって、Z1を介
して、Xと電気的に接続され、前記第1の接続経路は、第2の接続経路を有しておらず、
前記第2の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
(又は第2の端子など)は、少なくとも第3の接続経路によって、Z2を介して、Yと電
気的に接続され、前記第3の接続経路は、前記第2の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース(又は第1の端子など)は、少なく
とも第1の電気的パスによって、Z1を介して、Xと電気的に接続され、前記第1の電気
的パスは、第2の電気的パスを有しておらず、前記第2の電気的パスは、トランジスタの
ソース(又は第1の端子など)からトランジスタのドレイン(又は第2の端子など)への
電気的パスであり、トランジスタのドレイン(又は第2の端子など)は、少なくとも第3
の電気的パスによって、Z2を介して、Yと電気的に接続され、前記第3の電気的パスは
、第4の電気的パスを有しておらず、前記第4の電気的パスは、トランジスタのドレイン
(又は第2の端子など)からトランジスタのソース(又は第1の端子など)への電気的パ
スである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成
における接続経路について規定することにより、トランジスタのソース(又は第1の端子
など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定すること
ができる。
は、少なくとも第1の接続経路を介して、Xと電気的に接続され、前記第1の接続経路は
、第2の接続経路を有しておらず、前記第2の接続経路は、トランジスタを介した、トラ
ンジスタのソース(又は第1の端子など)とトランジスタのドレイン(又は第2の端子な
ど)との間の経路であり、前記第1の接続経路は、Z1を介した経路であり、トランジス
タのドレイン(又は第2の端子など)は、少なくとも第3の接続経路を介して、Yと電気
的に接続され、前記第3の接続経路は、前記第2の接続経路を有しておらず、前記第3の
接続経路は、Z2を介した経路である。」と表現することができる。または、「トランジ
スタのソース(又は第1の端子など)は、少なくとも第1の接続経路によって、Z1を介
して、Xと電気的に接続され、前記第1の接続経路は、第2の接続経路を有しておらず、
前記第2の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
(又は第2の端子など)は、少なくとも第3の接続経路によって、Z2を介して、Yと電
気的に接続され、前記第3の接続経路は、前記第2の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース(又は第1の端子など)は、少なく
とも第1の電気的パスによって、Z1を介して、Xと電気的に接続され、前記第1の電気
的パスは、第2の電気的パスを有しておらず、前記第2の電気的パスは、トランジスタの
ソース(又は第1の端子など)からトランジスタのドレイン(又は第2の端子など)への
電気的パスであり、トランジスタのドレイン(又は第2の端子など)は、少なくとも第3
の電気的パスによって、Z2を介して、Yと電気的に接続され、前記第3の電気的パスは
、第4の電気的パスを有しておらず、前記第4の電気的パスは、トランジスタのドレイン
(又は第2の端子など)からトランジスタのソース(又は第1の端子など)への電気的パ
スである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成
における接続経路について規定することにより、トランジスタのソース(又は第1の端子
など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定すること
ができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X
、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など)であるとする。
、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など)であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
る場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
(実施の形態1)
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
図1は、本発明の一態様の撮像装置を説明するブロック図である。当該撮像装置は、撮像
用の画素20がマトリクス状配列された画素アレイ21、画像処理用の参照画素22が配
列された参照画素アレイ23、アナログ処理回路24、各画素に画像処理用の電位を出力
する行デコーダ25を有する。なお、A/D変換回路26は画像処理を行わない場合に使
用することができる。したがって、A/D変換回路26は省くこともできる。
用の画素20がマトリクス状配列された画素アレイ21、画像処理用の参照画素22が配
列された参照画素アレイ23、アナログ処理回路24、各画素に画像処理用の電位を出力
する行デコーダ25を有する。なお、A/D変換回路26は画像処理を行わない場合に使
用することができる。したがって、A/D変換回路26は省くこともできる。
画素アレイ21と参照画素アレイ23は分離して図示しているが、画素20および参照画
素22を構成する回路は同一の形態である。したがって、マトリクス状に形成した複数の
画素において、端部の一列を参照画素アレイ23として機能させ、それ以外の画素は画素
アレイ21として機能させればよい。また、参照画素アレイ23は、遮光層15で遮光さ
れた形態とする。
素22を構成する回路は同一の形態である。したがって、マトリクス状に形成した複数の
画素において、端部の一列を参照画素アレイ23として機能させ、それ以外の画素は画素
アレイ21として機能させればよい。また、参照画素アレイ23は、遮光層15で遮光さ
れた形態とする。
図1に示す本発明の一態様の撮像装置は、画素20に撮像データを保持する機能を有する
。また、複数の行の画素20にそれぞれ異なる電位の選択信号を行デコーダ25から印加
することで、それぞれの画素20から撮像データの電位と選択信号の電位との積に依存し
た電流を流すことができる。そして、それらの電流の和に応じた出力信号をアナログ処理
回路24で取得し、画像処理データを出力することができる。また、電位を印加する選択
信号線の数、当該選択信号線に印加する電位の種類を変更することで、撮像データに対す
るエッジ検出処理などの画像処理を行うことができる。また、画素に保持された同じ撮像
データについて、異なる画像処理を行うこともできる。
。また、複数の行の画素20にそれぞれ異なる電位の選択信号を行デコーダ25から印加
することで、それぞれの画素20から撮像データの電位と選択信号の電位との積に依存し
た電流を流すことができる。そして、それらの電流の和に応じた出力信号をアナログ処理
回路24で取得し、画像処理データを出力することができる。また、電位を印加する選択
信号線の数、当該選択信号線に印加する電位の種類を変更することで、撮像データに対す
るエッジ検出処理などの画像処理を行うことができる。また、画素に保持された同じ撮像
データについて、異なる画像処理を行うこともできる。
図2は、画素アレイ21および参照画素アレイ23の具体的な構成を示す回路図である。
画素20および参照画素22を有する回路は、光電変換素子60、トランジスタ41、ト
ランジスタ42、トランジスタ43および容量素子58を有する。
画素20および参照画素22を有する回路は、光電変換素子60、トランジスタ41、ト
ランジスタ42、トランジスタ43および容量素子58を有する。
光電変換素子60(フォトダイオード)の一方の電極は、トランジスタ41のソース電極
またはドレイン電極の一方と電気的に接続され、トランジスタ41のソース電極またはド
レイン電極の他方は、トランジスタ42のソース電極またはドレイン電極の一方と電気的
に接続され、トランジスタ41のソース電極またはドレイン電極の他方は、トランジスタ
43のゲート電極と電気的に接続され、トランジスタ41のソース電極またはドレイン電
極の他方は、容量素子58の一方の電極と電気的に接続される。
またはドレイン電極の一方と電気的に接続され、トランジスタ41のソース電極またはド
レイン電極の他方は、トランジスタ42のソース電極またはドレイン電極の一方と電気的
に接続され、トランジスタ41のソース電極またはドレイン電極の他方は、トランジスタ
43のゲート電極と電気的に接続され、トランジスタ41のソース電極またはドレイン電
極の他方は、容量素子58の一方の電極と電気的に接続される。
ここで、光電変換素子60の他方の電極は、配線71(VPD)に電気的に接続され、ト
ランジスタ42のソース電極またはドレイン電極の他方は配線72(VPR)に電気的に
接続され、トランジスタ43のソース電極またはドレイン電極の一方は、配線73(VO
)に電気的に接続される。配線71(VPD)、配線72(VPR)および配線73(V
O)は、電源線としての機能を有することができ、例えば、配線71(VPD)および配
線73(VO)は低電源電位線、配線72(VPR)は高電源電位線として機能させるこ
とができる。また、配線74(TX)および配線75(PR)は、トランジスタのオンオ
フを制御する信号線として機能させることができる。
ランジスタ42のソース電極またはドレイン電極の他方は配線72(VPR)に電気的に
接続され、トランジスタ43のソース電極またはドレイン電極の一方は、配線73(VO
)に電気的に接続される。配線71(VPD)、配線72(VPR)および配線73(V
O)は、電源線としての機能を有することができ、例えば、配線71(VPD)および配
線73(VO)は低電源電位線、配線72(VPR)は高電源電位線として機能させるこ
とができる。また、配線74(TX)および配線75(PR)は、トランジスタのオンオ
フを制御する信号線として機能させることができる。
また、容量素子58の他方の電極は配線76と電気的に接続され、トランジスタ43のソ
ース電極またはドレイン電極の他方は、配線77(参照画素22においては配線78)と
電気的に接続される。配線76は、電荷蓄積部(FD)に任意の電位を供給するための信
号線として機能させることができる。また、配線77および配線78は、電荷蓄積部(F
D)の電位に従った信号電流をトランジスタ43が流すための信号線として機能させるこ
とができる。
ース電極またはドレイン電極の他方は、配線77(参照画素22においては配線78)と
電気的に接続される。配線76は、電荷蓄積部(FD)に任意の電位を供給するための信
号線として機能させることができる。また、配線77および配線78は、電荷蓄積部(F
D)の電位に従った信号電流をトランジスタ43が流すための信号線として機能させるこ
とができる。
ここで、トランジスタ41は、光電変換素子60の出力に応じて電荷蓄積部(FD)の電
位を制御するための転送トランジスタとして機能させることができる。また、トランジス
タ42は、電荷蓄積部(FD)の電位を初期化するリセットトランジスタとして機能させ
ることができる。また、トランジスタ43は、電荷蓄積部(FD)の電位に応じた出力を
行う増幅トランジスタとして機能させることができる。
位を制御するための転送トランジスタとして機能させることができる。また、トランジス
タ42は、電荷蓄積部(FD)の電位を初期化するリセットトランジスタとして機能させ
ることができる。また、トランジスタ43は、電荷蓄積部(FD)の電位に応じた出力を
行う増幅トランジスタとして機能させることができる。
図2において、画素アレイ21は、画素20[i,j]、画素20[i,j+1]、画素
20[i+1,j]、画素20[i+1,j+1]の2行2列で例示しているが、n行m
列(nおよびmは2以上の自然数)で構成することができる。また、参照画素アレイ23
は、参照画素22[i]、参照画素22[i+1]の2行1列で例示しているが、n行1
列で構成することができる。
20[i+1,j]、画素20[i+1,j+1]の2行2列で例示しているが、n行m
列(nおよびmは2以上の自然数)で構成することができる。また、参照画素アレイ23
は、参照画素22[i]、参照画素22[i+1]の2行1列で例示しているが、n行1
列で構成することができる。
ここで、配線71(VPD)、配線72(VPR)および配線73(VO)から電位が供
給され、配線74(TX)、配線75(PR)、配線76[i]および配線76[i+1
]から制御信号が供給されると、配線77[j]、配線77[j+1]、配線78に画素
20もしくは参照画素22の撮像データが出力される。
給され、配線74(TX)、配線75(PR)、配線76[i]および配線76[i+1
]から制御信号が供給されると、配線77[j]、配線77[j+1]、配線78に画素
20もしくは参照画素22の撮像データが出力される。
また、電荷保持部(FD)[i,j]、電荷保持部(FD)[i,j+1]、電荷保持部
(FD)[i+1,j]、電荷保持部(FD)[i+1,j+1]、電荷保持部(FDR
EF[i])および電荷保持部(FDREF[i+1])には撮像データに対応する電荷
が蓄積する。なお、前述したとおり、参照画素22[i]、参照画素22[i+1]は遮
光されており、光電変換素子60には光が当たらない構成とする。
(FD)[i+1,j]、電荷保持部(FD)[i+1,j+1]、電荷保持部(FDR
EF[i])および電荷保持部(FDREF[i+1])には撮像データに対応する電荷
が蓄積する。なお、前述したとおり、参照画素22[i]、参照画素22[i+1]は遮
光されており、光電変換素子60には光が当たらない構成とする。
図3は、図1に示すアナログ処理回路24の構成の一例である。アナログ処理回路24は
複数のオフセット補正回路27を有する。なお、図3においては、図2に例示した画素ア
レイ21の列数にあわせて、オフセット補正回路27[j]およびオフセット補正回路2
7[j+1]を例示している。オフセット補正回路27は、トランジスタ44、トランジ
スタ45、トランジスタ46、トランジスタ47および容量素子59を有する構成とする
ことができる。
複数のオフセット補正回路27を有する。なお、図3においては、図2に例示した画素ア
レイ21の列数にあわせて、オフセット補正回路27[j]およびオフセット補正回路2
7[j+1]を例示している。オフセット補正回路27は、トランジスタ44、トランジ
スタ45、トランジスタ46、トランジスタ47および容量素子59を有する構成とする
ことができる。
トランジスタ44のソース電極またはドレイン電極の一方は、トランジスタ45のソース
電極またはドレイン電極の一方と電気的に接続され、トランジスタ44のソース電極また
はドレイン電極の他方は、容量素子59の一方の電極と電気的に接続され、トランジスタ
44のソース電極またはドレイン電極の他方は、配線91と電気的に接続され、トランジ
スタ45のソース電極またはドレイン電極の他方は、トランジスタ44のゲート電極と電
気的に接続され、トランジスタ45のソース電極またはドレイン電極の他方は、容量素子
59の他方の電極と電気的に接続され、トランジスタ45のゲート電極は、配線93(C
SC)と電気的に接続される。ここで、配線91は電源線としての機能を有することがで
き、例えば低電源電位線とすることができる。また、配線93(CSC)はトランジスタ
45、後述するトランジスタ52およびトランジスタ53のオンオフを制御する信号線と
しての機能を有することができる。
電極またはドレイン電極の一方と電気的に接続され、トランジスタ44のソース電極また
はドレイン電極の他方は、容量素子59の一方の電極と電気的に接続され、トランジスタ
44のソース電極またはドレイン電極の他方は、配線91と電気的に接続され、トランジ
スタ45のソース電極またはドレイン電極の他方は、トランジスタ44のゲート電極と電
気的に接続され、トランジスタ45のソース電極またはドレイン電極の他方は、容量素子
59の他方の電極と電気的に接続され、トランジスタ45のゲート電極は、配線93(C
SC)と電気的に接続される。ここで、配線91は電源線としての機能を有することがで
き、例えば低電源電位線とすることができる。また、配線93(CSC)はトランジスタ
45、後述するトランジスタ52およびトランジスタ53のオンオフを制御する信号線と
しての機能を有することができる。
また、トランジスタ46のソース電極またはドレイン電極の一方およびトランジスタ47
のソース電極またはドレイン電極の一方は電気的に接続されてカレントミラー回路を構成
し、それぞれのゲート電極は、配線79と電気的に接続される。また、トランジスタ46
のソース電極またはドレイン電極の他方はトランジスタ44のソース電極またはドレイン
電極の一方と電気的に接続される。また、トランジスタ47のソース電極またはドレイン
電極の他方は配線77と電気的に接続される。ここで、配線79は、カレントミラー回路
の動作を制御する信号線としての機能を有することができる。
のソース電極またはドレイン電極の一方は電気的に接続されてカレントミラー回路を構成
し、それぞれのゲート電極は、配線79と電気的に接続される。また、トランジスタ46
のソース電極またはドレイン電極の他方はトランジスタ44のソース電極またはドレイン
電極の一方と電気的に接続される。また、トランジスタ47のソース電極またはドレイン
電極の他方は配線77と電気的に接続される。ここで、配線79は、カレントミラー回路
の動作を制御する信号線としての機能を有することができる。
ここで、配線91(VSS)から電位が供給され、配線93(CSC)、配線79[j]
、配線79[j+1]から制御信号が供給されると、配線94に各列の電流ISUMが流
れる。
、配線79[j+1]から制御信号が供給されると、配線94に各列の電流ISUMが流
れる。
また、図3に示す出力回路28(OUTBUF)は、トランジスタ48乃至トランジスタ
57、オペアンプ29(AMP)、抵抗R1および抵抗R2を有する構成とすることがで
きる。
57、オペアンプ29(AMP)、抵抗R1および抵抗R2を有する構成とすることがで
きる。
トランジスタ48のソース電極またはドレイン電極の一方およびトランジスタ49のソー
ス電極またはドレイン電極の一方は電気的に接続されてカレントミラー回路を構成してい
る。図3に示すようにトランジスタ48およびトランジスタ49がp−ch型である場合
、それぞれのゲート電極は、トランジスタ48のソース電極またはドレイン電極の他方と
電気的に接続することができる。また、トランジスタ48を入力側トランジスタ、トラン
ジスタ49を出力側トランジスタと呼ぶことができる。
ス電極またはドレイン電極の一方は電気的に接続されてカレントミラー回路を構成してい
る。図3に示すようにトランジスタ48およびトランジスタ49がp−ch型である場合
、それぞれのゲート電極は、トランジスタ48のソース電極またはドレイン電極の他方と
電気的に接続することができる。また、トランジスタ48を入力側トランジスタ、トラン
ジスタ49を出力側トランジスタと呼ぶことができる。
トランジスタ48のソース電極またはドレイン電極の他方は、トランジスタ54のソース
電極またはドレイン電極の一方と電気的に接続され、トランジスタ54のソース電極また
はドレイン電極の他方は、配線94およびトランジスタ52のソース電極またはドレイン
電極の一方と電気的に接続することができる。
電極またはドレイン電極の一方と電気的に接続され、トランジスタ54のソース電極また
はドレイン電極の他方は、配線94およびトランジスタ52のソース電極またはドレイン
電極の一方と電気的に接続することができる。
トランジスタ49のソース電極またはドレイン電極の他方は、トランジスタ57のソース
電極またはドレイン電極の一方と電気的に接続され、トランジスタ57のソース電極また
はドレイン電極の他方は、オペアンプ29(AMP)の第1の入力端子(−)と電気的に
接続することができる。なお、オペアンプ29(AMP)の第1の入力端子(−)は、抵
抗R1を介してオペアンプ29(AMP)の出力端子(OUT)と電気的に接続されてい
る。
電極またはドレイン電極の一方と電気的に接続され、トランジスタ57のソース電極また
はドレイン電極の他方は、オペアンプ29(AMP)の第1の入力端子(−)と電気的に
接続することができる。なお、オペアンプ29(AMP)の第1の入力端子(−)は、抵
抗R1を介してオペアンプ29(AMP)の出力端子(OUT)と電気的に接続されてい
る。
トランジスタ50のソース電極またはドレイン電極の一方およびトランジスタ51のソー
ス電極またはドレイン電極の一方は電気的に接続されてカレントミラー回路を構成してい
る。図3に示すようにトランジスタ50およびトランジスタ51がp−ch型である場合
、それぞれのゲート電極は、トランジスタ50のソース電極またはドレイン電極の他方と
電気的に接続することができる。また、トランジスタ50を入力側トランジスタ、トラン
ジスタ51を出力側トランジスタと呼ぶことができる。
ス電極またはドレイン電極の一方は電気的に接続されてカレントミラー回路を構成してい
る。図3に示すようにトランジスタ50およびトランジスタ51がp−ch型である場合
、それぞれのゲート電極は、トランジスタ50のソース電極またはドレイン電極の他方と
電気的に接続することができる。また、トランジスタ50を入力側トランジスタ、トラン
ジスタ51を出力側トランジスタと呼ぶことができる。
トランジスタ50のソース電極またはドレイン電極の他方は、トランジスタ53のソース
電極またはドレイン電極の一方およびトランジスタ55のソース電極またはドレイン電極
の一方と電気的に接続される。また、トランジスタ53のソース電極またはドレイン電極
の他方およびトランジスタ55のソース電極またはドレイン電極の他方は、配線78と電
気的に接続される。
電極またはドレイン電極の一方およびトランジスタ55のソース電極またはドレイン電極
の一方と電気的に接続される。また、トランジスタ53のソース電極またはドレイン電極
の他方およびトランジスタ55のソース電極またはドレイン電極の他方は、配線78と電
気的に接続される。
トランジスタ51のソース電極またはドレイン電極の他方は、トランジスタ52のソース
電極またはドレイン電極の他方およびトランジスタ56のソース電極またはドレイン電極
の一方と電気的に接続され、トランジスタ56のソース電極またはドレイン電極の他方は
、オペアンプ29(AMP)の第2の入力端子(+)と電気的に接続することができる。
なお、オペアンプ29(AMP)の第2の入力端子(+)は、抵抗R2を介して配線91
と電気的に接続されている。
電極またはドレイン電極の他方およびトランジスタ56のソース電極またはドレイン電極
の一方と電気的に接続され、トランジスタ56のソース電極またはドレイン電極の他方は
、オペアンプ29(AMP)の第2の入力端子(+)と電気的に接続することができる。
なお、オペアンプ29(AMP)の第2の入力端子(+)は、抵抗R2を介して配線91
と電気的に接続されている。
また、トランジスタ54乃至トランジスタ57のゲート電極は、配線95と電気的に接続
される。配線95はトランジスタ54乃至トランジスタ57のオンオフを制御する信号線
としての機能を有することができる。
される。配線95はトランジスタ54乃至トランジスタ57のオンオフを制御する信号線
としての機能を有することができる。
配線91および配線92から電位が供給され、配線93および配線95から制御信号が供
給されると、配線94にオフセット補正回路27の電流が流れる。また、配線78には参
照画素の電流が流れるようになり、オペアンプ29(AMP)の出力端子(OUT)にデ
ータが出力される。
給されると、配線94にオフセット補正回路27の電流が流れる。また、配線78には参
照画素の電流が流れるようになり、オペアンプ29(AMP)の出力端子(OUT)にデ
ータが出力される。
なお、上述した画素20、参照画素22、およびアナログ処理回路24の構成は一例であ
り、一部の回路、一部のトランジスタ、一部の容量素子、または一部の配線等が含まれな
い場合もある。または、上述した構成に含まれない回路、トランジスタ、容量素子、配線
等が含まれる場合もある。また、一部の配線の接続形態が上述した構成とは異なる場合も
ある。
り、一部の回路、一部のトランジスタ、一部の容量素子、または一部の配線等が含まれな
い場合もある。または、上述した構成に含まれない回路、トランジスタ、容量素子、配線
等が含まれる場合もある。また、一部の配線の接続形態が上述した構成とは異なる場合も
ある。
次に、図4に示すタイミングチャートを用いて、本発明の一態様の撮像装置の動作の一例
を説明する。なお、図4に示すI[j]は配線77[j]に流れる電流信号、I[j+1
]は配線77[j+1]に流れる電流信号、IREFは配線78に流れる電流信号である
。また、配線71(VPD)は低電位、配線72(VPR)は高電位、配線73(VO)
は低電位、配線91(VSS)は低電位、配線92(VDD)は高電位とする。
を説明する。なお、図4に示すI[j]は配線77[j]に流れる電流信号、I[j+1
]は配線77[j+1]に流れる電流信号、IREFは配線78に流れる電流信号である
。また、配線71(VPD)は低電位、配線72(VPR)は高電位、配線73(VO)
は低電位、配線91(VSS)は低電位、配線92(VDD)は高電位とする。
図4において、時刻T01乃至時刻T03は、各画素20および各参照画素22で撮像デ
ータを取得する動作に相当する。また、時刻T04乃至時刻T05は、オフセット補正回
路27に補正電圧を設定する動作に相当する。また、時刻T06乃至時刻T13は、各画
素20および各参照画素22の撮像データに対応した出力データを取得する動作に相当す
る。また、時刻T14乃至時刻T17は、各画素20および各参照画素22の撮像データ
に演算処理を施した出力データを取得する動作に相当する。
ータを取得する動作に相当する。また、時刻T04乃至時刻T05は、オフセット補正回
路27に補正電圧を設定する動作に相当する。また、時刻T06乃至時刻T13は、各画
素20および各参照画素22の撮像データに対応した出力データを取得する動作に相当す
る。また、時刻T14乃至時刻T17は、各画素20および各参照画素22の撮像データ
に演算処理を施した出力データを取得する動作に相当する。
なお、トランジスタ43、トランジスタ44、トランジスタ48乃至トランジスタ51は
、特に断りのない場合は飽和領域で動作するものとする。すなわち、当該トランジスタの
ゲート電圧、ソース電圧、ドレイン電圧は、飽和領域で動作する範囲の電圧に適切にバイ
アスされているものとする。なお、当該トランジスタの動作が、理想的な飽和領域での動
作からずれていても、出力データの精度が所望の範囲内で得られる場合であれば、当該ト
ランジスタのゲート電圧、ソース電圧、ドレイン電圧は、適切にバイアスされているもの
とみなす。なお、その他のトランジスタ、すなわち、トランジスタ41、トランジスタ4
2、トランジスタ45乃至トランジスタ47、トランジスタ52乃至トランジスタ57は
、オンオフ制御ができるスイッチ機能を有していればよい。
、特に断りのない場合は飽和領域で動作するものとする。すなわち、当該トランジスタの
ゲート電圧、ソース電圧、ドレイン電圧は、飽和領域で動作する範囲の電圧に適切にバイ
アスされているものとする。なお、当該トランジスタの動作が、理想的な飽和領域での動
作からずれていても、出力データの精度が所望の範囲内で得られる場合であれば、当該ト
ランジスタのゲート電圧、ソース電圧、ドレイン電圧は、適切にバイアスされているもの
とみなす。なお、その他のトランジスタ、すなわち、トランジスタ41、トランジスタ4
2、トランジスタ45乃至トランジスタ47、トランジスタ52乃至トランジスタ57は
、オンオフ制御ができるスイッチ機能を有していればよい。
時刻T01乃至時刻T02において、配線75(PR)の電位を”H”、配線74(TX
)の電位を”H”とする。このとき、電荷保持部(FD)および電荷保持部(FDREF
)の電位は配線72(VPR)の電位に設定される。
)の電位を”H”とする。このとき、電荷保持部(FD)および電荷保持部(FDREF
)の電位は配線72(VPR)の電位に設定される。
時刻T02乃至時刻T03において、配線75(PR)の電位を”L”、配線74(TX
)の電位を”H”とする。このとき、光電変換素子60に照射する光に応じて、電荷保持
部(FD)の電位は低下する。ここで、配線72の電位をVPR、電荷保持部(FD)の
電位低下分をVPとすると、電荷保持部(FD)の電位は、VPR−VPとなる。なお、
光電変換素子60に照射する光の強度が高い程、電荷保持部(FD)の電位は低下する。
)の電位を”H”とする。このとき、光電変換素子60に照射する光に応じて、電荷保持
部(FD)の電位は低下する。ここで、配線72の電位をVPR、電荷保持部(FD)の
電位低下分をVPとすると、電荷保持部(FD)の電位は、VPR−VPとなる。なお、
光電変換素子60に照射する光の強度が高い程、電荷保持部(FD)の電位は低下する。
なお、参照画素22において、光電変換素子60は遮光されているため、理想的には電荷
保持部(FDREF)の電位はVPRに保持される。しかしながら、実際には光電変換素
子60には暗電流が流れるため、電荷保持部(FDREF)の電位はVPRより僅かなが
ら低下する。ただし、画素20における電荷保持部(FD)でも同様の暗電流による電位
低下は発生する。また、画素20における電荷保持部(FD)と、参照画素22における
電荷保持部(FDREF)との電位差が出力データに寄与するため、上記暗電流による低
下分を相殺する。したがって、明示的に考慮しなくてもよい。
保持部(FDREF)の電位はVPRに保持される。しかしながら、実際には光電変換素
子60には暗電流が流れるため、電荷保持部(FDREF)の電位はVPRより僅かなが
ら低下する。ただし、画素20における電荷保持部(FD)でも同様の暗電流による電位
低下は発生する。また、画素20における電荷保持部(FD)と、参照画素22における
電荷保持部(FDREF)との電位差が出力データに寄与するため、上記暗電流による低
下分を相殺する。したがって、明示的に考慮しなくてもよい。
さて、配線76[i]の電位をVW[i]とした場合、画素20[i,j]におけるトラ
ンジスタ43のドレイン電流I[i,j]=k(VW[i]−Vth+VPR−VP[i
,j])2となる。また、参照画素22[i]におけるトランジスタ43のドレイン電流
Iref[i]=k(VW[i]−Vth+VPR)2となる。ここで、kは係数、Vt
hはトランジスタ43のしきい値電圧である。なお、配線76[i]の電位は容量素子5
8を介してトランジスタ43のゲート電位に重畳されるため、配線76[i]の電位変化
がトランジスタ43のゲート電位の直接の増加分とはならない。より具体的には、容量素
子58の容量とトランジスタ43のゲート容量と寄生容量より算出できる容量結合係数を
配線76[i]の電位変化に乗じた電位変化がトランジスタ43のゲート電位の増加分と
なる。ここでは、簡単のため、当該容量結合係数を乗じた電位をVW[i]とするが、実
際に配線76[i]に供給する電位は、当該容量結合係数を用いることで適宜換算すれば
よい。
ンジスタ43のドレイン電流I[i,j]=k(VW[i]−Vth+VPR−VP[i
,j])2となる。また、参照画素22[i]におけるトランジスタ43のドレイン電流
Iref[i]=k(VW[i]−Vth+VPR)2となる。ここで、kは係数、Vt
hはトランジスタ43のしきい値電圧である。なお、配線76[i]の電位は容量素子5
8を介してトランジスタ43のゲート電位に重畳されるため、配線76[i]の電位変化
がトランジスタ43のゲート電位の直接の増加分とはならない。より具体的には、容量素
子58の容量とトランジスタ43のゲート容量と寄生容量より算出できる容量結合係数を
配線76[i]の電位変化に乗じた電位変化がトランジスタ43のゲート電位の増加分と
なる。ここでは、簡単のため、当該容量結合係数を乗じた電位をVW[i]とするが、実
際に配線76[i]に供給する電位は、当該容量結合係数を用いることで適宜換算すれば
よい。
ここで、配線77[j]に流れる電流I[j]=ΣiI[i,j]、配線78に流れる電
流IREF=ΣiIref[i]とすると、その差分ΔI[j]=IREF−I[j]=
ΣiIref[i]−ΣiI[i,j]=Σi(k(VW[i]−Vth+VPR)2−
k(VW[i]−Vth+VPR−VP[i,j])2)=2kΣi(VW[i]・VP
[i,j])−2kΣi(Vth−VPR)・VP[i,j]−kΣiVP[i,j]2
である。
流IREF=ΣiIref[i]とすると、その差分ΔI[j]=IREF−I[j]=
ΣiIref[i]−ΣiI[i,j]=Σi(k(VW[i]−Vth+VPR)2−
k(VW[i]−Vth+VPR−VP[i,j])2)=2kΣi(VW[i]・VP
[i,j])−2kΣi(Vth−VPR)・VP[i,j]−kΣiVP[i,j]2
である。
第1項2kΣi(VW[i]・VP[i,j])は、第j列における配線76[i]の電
位VW[i]と画素20[i,j]における電荷保持部(FD[i,j])の電位変化分
VP[i,j]との積の和に相当し、第2項と第3項との和−2kΣi(Vth−VPR
)・VP[i,j]−kΣiVP[i,j]2=Ioffset[j]を配線77[j]
に流れる電流I[j]と配線78に流れる電流IREFとの差分ΔI[j]から差し引く
ことで算出することができることになる。
位VW[i]と画素20[i,j]における電荷保持部(FD[i,j])の電位変化分
VP[i,j]との積の和に相当し、第2項と第3項との和−2kΣi(Vth−VPR
)・VP[i,j]−kΣiVP[i,j]2=Ioffset[j]を配線77[j]
に流れる電流I[j]と配線78に流れる電流IREFとの差分ΔI[j]から差し引く
ことで算出することができることになる。
なお、Ioffset[j]は、VW[i]を全て0V、すなわち、配線76[i]の電
位を全て0Vとした時の配線77[j]に流れる電流I[j]と配線78に流れる電流I
REFとの差分に相当する。
位を全て0Vとした時の配線77[j]に流れる電流I[j]と配線78に流れる電流I
REFとの差分に相当する。
時刻T04乃至時刻T05において、配線93の電位を”H”、配線79[j]の電位を
”H”、配線79[j+1]の電位を”L”、配線76[i]の電位を0V、配線76[
i+1]の電位を0Vとする。このとき、配線77[j]に電流I[j]が流れ、配線7
8に電流IREFが流れ、オフセット補正回路27[j]におけるトランジスタ44には
電流IC[j]が流れる。
”H”、配線79[j+1]の電位を”L”、配線76[i]の電位を0V、配線76[
i+1]の電位を0Vとする。このとき、配線77[j]に電流I[j]が流れ、配線7
8に電流IREFが流れ、オフセット補正回路27[j]におけるトランジスタ44には
電流IC[j]が流れる。
さて、トランジスタ50およびトランジスタ51で構成されるカレントミラー回路により
、トランジスタ51およびトランジスタ52を介して流れる電流ISUMは、トランジス
タ50およびトランジスタ53を介して流れる電流IREFと等しくなる。ここで、電流
ISUMは、電流I[j]と電流IC[j]の和に等しいことになる(ISUM=I[j
]+IC[j])。
、トランジスタ51およびトランジスタ52を介して流れる電流ISUMは、トランジス
タ50およびトランジスタ53を介して流れる電流IREFと等しくなる。ここで、電流
ISUMは、電流I[j]と電流IC[j]の和に等しいことになる(ISUM=I[j
]+IC[j])。
また、容量素子59には、電流IC[j]=ISUM−I[j]を供給しうる電位が格納
されることになる。ここで、上述したようにIoffset[j]=IREF−I[j]
、IREF=ISUMから、電流IC[j]は、Ioffset[j]に等しいことがわ
かる。したがって、配線93の電位を”L”とした後、オフセット補正回路27[j]に
おけるトランジスタ44は、容量素子59に保持された電位により、Ioffset[j
]を供給する電流源として機能する。
されることになる。ここで、上述したようにIoffset[j]=IREF−I[j]
、IREF=ISUMから、電流IC[j]は、Ioffset[j]に等しいことがわ
かる。したがって、配線93の電位を”L”とした後、オフセット補正回路27[j]に
おけるトランジスタ44は、容量素子59に保持された電位により、Ioffset[j
]を供給する電流源として機能する。
同様に配線93の電位を”H”、配線79[j]の電位を”L”、配線79[j+1]の
電位を”H”、配線76[i]の電位を0V、配線76[i+1]の電位を0Vとするこ
とで、配線93の電位を”L”とした後、オフセット補正回路27[j+1]におけるト
ランジスタ44は、容量素子59に保持された電位により、Ioffset[j+1]を
供給する電流源として機能する。
電位を”H”、配線76[i]の電位を0V、配線76[i+1]の電位を0Vとするこ
とで、配線93の電位を”L”とした後、オフセット補正回路27[j+1]におけるト
ランジスタ44は、容量素子59に保持された電位により、Ioffset[j+1]を
供給する電流源として機能する。
時刻T06乃至時刻T07において、配線76[i]の電位をVW[i]、配線76[i
+1]の電位を0V、配線79[j]の電位を”H”、配線79[j+1]の電位を”L
”、配線95(REFSEL)の電位を”H”とする。このとき、電流ISUMは電流I
[j]と電流IC[j]=Ioffset[j]の和になり、トランジスタ54を介して
トランジスタ48に流れる電流となる。
+1]の電位を0V、配線79[j]の電位を”H”、配線79[j+1]の電位を”L
”、配線95(REFSEL)の電位を”H”とする。このとき、電流ISUMは電流I
[j]と電流IC[j]=Ioffset[j]の和になり、トランジスタ54を介して
トランジスタ48に流れる電流となる。
また、電流ISUMは、トランジスタ48およびトランジスタ49で構成されるカレント
ミラー回路により、トランジスタ49およびトランジスタ57を介して流れる電流に等し
くなる。
ミラー回路により、トランジスタ49およびトランジスタ57を介して流れる電流に等し
くなる。
一方、電流IREFは、トランジスタ55を介してトランジスタ50に流れる電流となる
。また、電流IREFは、トランジスタ50およびトランジスタ51で構成されるカレン
トミラー回路により、トランジスタ51およびトランジスタ56を介して流れる電流に等
しくなる。
。また、電流IREFは、トランジスタ50およびトランジスタ51で構成されるカレン
トミラー回路により、トランジスタ51およびトランジスタ56を介して流れる電流に等
しくなる。
ここで、抵抗R1と抵抗R2の抵抗値を等しくRとすると、オペアンプ29(AMP)の
出力はIREF−ISUMに比例し、ΔI[j]=IREF−I[j]=2kΣ(VW[
i]・VP[i,j])+Ioffset[j]、ISUM=I[j]+IC[j]、I
C[j]=Ioffset[j]から、IREF−ISUM=IREF−I[j]−Io
ffset[j]=2kΣ(VW[i]・VP[i,j])=2k・VW[i]・VP[
i,j]となる。すなわち、画素20[i,j]の撮像データに比例した出力が得られる
ことになる。つまり、適宜規格化することで、画素20[i,j]の撮像データが取得で
きる。
出力はIREF−ISUMに比例し、ΔI[j]=IREF−I[j]=2kΣ(VW[
i]・VP[i,j])+Ioffset[j]、ISUM=I[j]+IC[j]、I
C[j]=Ioffset[j]から、IREF−ISUM=IREF−I[j]−Io
ffset[j]=2kΣ(VW[i]・VP[i,j])=2k・VW[i]・VP[
i,j]となる。すなわち、画素20[i,j]の撮像データに比例した出力が得られる
ことになる。つまり、適宜規格化することで、画素20[i,j]の撮像データが取得で
きる。
同様に、時刻T08乃至時刻T09において、配線76[i]の電位をVW[i]、配線
76[i+1]の電位を0V、配線79[j]の電位を”L”、配線79[j+1]の電
位を”H”、配線95(REFSEL)の電位を”H”とすると、画素20[i,j+1
]の撮像データが取得できる。
76[i+1]の電位を0V、配線79[j]の電位を”L”、配線79[j+1]の電
位を”H”、配線95(REFSEL)の電位を”H”とすると、画素20[i,j+1
]の撮像データが取得できる。
同様に、時刻T10乃至時刻T11において、配線76[i]の電位を0V、配線76[
i+1]の電位をVW[i+1]、配線79[j]の電位を”H”、配線79[j+1]
の電位を”L”、配線95(REFSEL)の電位を”H”とすると、画素20[i+1
,j]の撮像データが取得できる。
i+1]の電位をVW[i+1]、配線79[j]の電位を”H”、配線79[j+1]
の電位を”L”、配線95(REFSEL)の電位を”H”とすると、画素20[i+1
,j]の撮像データが取得できる。
同様に、時刻T12乃至時刻T13において、配線76[i]の電位を0V、配線76[
i+1]の電位をVW[i+1]、配線79[j]の電位を”L”、配線79[j+1]
の電位を”H”、配線95(REFSEL)の電位を”H”とすると、画素20[i+1
,j+1]の撮像データが取得できる。
i+1]の電位をVW[i+1]、配線79[j]の電位を”L”、配線79[j+1]
の電位を”H”、配線95(REFSEL)の電位を”H”とすると、画素20[i+1
,j+1]の撮像データが取得できる。
時刻T14乃至時刻T15において、配線76[i]の電位をVW[i]、配線76[i
+1]の電位をVW[i+1]、配線79[j]の電位を”H”、配線79[j+1]の
電位を”L”、配線95(REFSEL)の電位を”H”とする。このとき、電流ISU
Mは電流I[j]と電流IC[j]=Ioffset[j]の和になり、トランジスタ5
4を介してトランジスタ48に流れる電流となる。
+1]の電位をVW[i+1]、配線79[j]の電位を”H”、配線79[j+1]の
電位を”L”、配線95(REFSEL)の電位を”H”とする。このとき、電流ISU
Mは電流I[j]と電流IC[j]=Ioffset[j]の和になり、トランジスタ5
4を介してトランジスタ48に流れる電流となる。
ここで、電流ISUMは、トランジスタ48とトランジスタ49で構成されるカレントミ
ラー回路により、トランジスタ49およびトランジスタ57を介して流れる電流に等しく
なる。
ラー回路により、トランジスタ49およびトランジスタ57を介して流れる電流に等しく
なる。
一方、電流IREFは、トランジスタ55を介してトランジスタ50に流れる電流となる
。また、電流IREFは、トランジスタ50およびトランジスタ51で構成されるカレン
トミラー回路により、トランジスタ51およびトランジスタ56を介して流れる電流に等
しくなる。
。また、電流IREFは、トランジスタ50およびトランジスタ51で構成されるカレン
トミラー回路により、トランジスタ51およびトランジスタ56を介して流れる電流に等
しくなる。
ここで、抵抗R1と抵抗R2の抵抗値を等しくRとすると、オペアンプ29(AMP)の
出力はIREF−ISUMに比例し、時刻T06乃至時刻T07の説明と同様に考慮する
ことで、2kΣ(VW[i]・VP[i,j])=2k・(VW[i]・VP[i,j]
+VW[i+1]・VP[i+1,j])となる。
出力はIREF−ISUMに比例し、時刻T06乃至時刻T07の説明と同様に考慮する
ことで、2kΣ(VW[i]・VP[i,j])=2k・(VW[i]・VP[i,j]
+VW[i+1]・VP[i+1,j])となる。
すなわち、画素20[i,j]の撮像データと画素20[i+1,j]の画像データをV
W[i]:VW[i+1]で重み付けした値に比例した出力が得られることになる。つま
り、画像処理を施したデータが取得できる。例えば、VW[i−1]:VW[i]:VW
[i+1]=−1/2:0:+1/2とすると、中央差分の式による画像の輝度の勾配、
すなわち、エッジ検出処理を行うことができる。
W[i]:VW[i+1]で重み付けした値に比例した出力が得られることになる。つま
り、画像処理を施したデータが取得できる。例えば、VW[i−1]:VW[i]:VW
[i+1]=−1/2:0:+1/2とすると、中央差分の式による画像の輝度の勾配、
すなわち、エッジ検出処理を行うことができる。
同様に、時刻T16乃至時刻T17において、配線76[i]の電位をVW[i]、配線
76[i+1]の電位をVW[i+1]、配線79[j]の電位を”L”、配線79[j
+1]の電位を”H”、配線95(REFSEL)の電位を”H”とすると、画素20[
i,j+1]の撮像データと画素20[i+1,j+1]の画像データをVW[i]:V
W[i+1]で重み付けした値に比例した出力が得られることになる。つまり、画像処理
を施したデータが取得できる。
76[i+1]の電位をVW[i+1]、配線79[j]の電位を”L”、配線79[j
+1]の電位を”H”、配線95(REFSEL)の電位を”H”とすると、画素20[
i,j+1]の撮像データと画素20[i+1,j+1]の画像データをVW[i]:V
W[i+1]で重み付けした値に比例した出力が得られることになる。つまり、画像処理
を施したデータが取得できる。
以上のような構成とすることで、画像処理を施すためにA/D変換回路や画像処理回路に
よるデジタル演算処理などを行うことなく、撮像画像を取得することができる。または、
画像処理を施した画像データを取得することができる。したがって、撮像装置を低消費電
力化することができる。
よるデジタル演算処理などを行うことなく、撮像画像を取得することができる。または、
画像処理を施した画像データを取得することができる。したがって、撮像装置を低消費電
力化することができる。
なお、画素20および参照画素22の回路は図2に示した構成に限らず、図13(A)乃
至図13(D)に示す構成であってもよい。また、画素回路に用いるトランジスタは、図
13(E)または図13(F)に示すように、トランジスタ41、トランジスタ42、お
よびトランジスタ43にバックゲートを設けた構成であってもよい。図13(E)はバッ
クゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。また、
図13(F)はフロントゲートと同じ電位がバックゲートに印加される構成であり、オン
電流を増加させることができる。なお、図13(E)においては、バックゲートが配線7
3と電気的に接続される構成を例示したが、定電位が供給される別の配線と電気的に接続
されていてもよい。なお、図13(E)、(F)は図2に示す画素回路においてトランジ
スタにバックゲートを設けた例を示したが、同様の構成を図13(A)、(B)、(C)
、(D)に示す回路にも適用することもできる。また、一つの画素回路に含まれるトラン
ジスタに対し、フロントゲートと同じ電位がバックゲートに印加される構成、バックゲー
トに定電位を印加する構成、またはバックゲートを設けない構成を必要に応じて任意に組
み合わせた回路構成としてもよい。
至図13(D)に示す構成であってもよい。また、画素回路に用いるトランジスタは、図
13(E)または図13(F)に示すように、トランジスタ41、トランジスタ42、お
よびトランジスタ43にバックゲートを設けた構成であってもよい。図13(E)はバッ
クゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。また、
図13(F)はフロントゲートと同じ電位がバックゲートに印加される構成であり、オン
電流を増加させることができる。なお、図13(E)においては、バックゲートが配線7
3と電気的に接続される構成を例示したが、定電位が供給される別の配線と電気的に接続
されていてもよい。なお、図13(E)、(F)は図2に示す画素回路においてトランジ
スタにバックゲートを設けた例を示したが、同様の構成を図13(A)、(B)、(C)
、(D)に示す回路にも適用することもできる。また、一つの画素回路に含まれるトラン
ジスタに対し、フロントゲートと同じ電位がバックゲートに印加される構成、バックゲー
トに定電位を印加する構成、またはバックゲートを設けない構成を必要に応じて任意に組
み合わせた回路構成としてもよい。
また、図23(A)に示すように、トランジスタ43と配線77との間にトランジスタ4
01を設けた構成としてもよい。トランジスタ401は配線701の電位によってオンオ
フが制御されるスイッチングトランジスタとしての機能を有する。また、図23(B)に
示すように、トランジスタ43と配線73との間にトランジスタ402を設けた構成とし
てもよい。トランジスタ402は配線702の電位によってオンオフが制御されるスイッ
チングトランジスタとしての機能を有する。
01を設けた構成としてもよい。トランジスタ401は配線701の電位によってオンオ
フが制御されるスイッチングトランジスタとしての機能を有する。また、図23(B)に
示すように、トランジスタ43と配線73との間にトランジスタ402を設けた構成とし
てもよい。トランジスタ402は配線702の電位によってオンオフが制御されるスイッ
チングトランジスタとしての機能を有する。
また、画素20および参照画素22の回路は、図24に示すようにトランジスタ42およ
びトランジスタ43を複数の画素で共用する形態としてもよい。図24は垂直方向の複数
の画素でトランジスタ42およびトランジスタ43を共用する構成を例示しているが、水
平方向または水平垂直方向の複数の画素でトランジスタ42およびトランジスタ43を共
用してもよい。このような構成とすることで、一画素あたりが有するトランジスタ数を削
減させることができる。なお、図24ではトランジスタ42およびトランジスタ43が4
画素で共用される形態を図示しているが、2画素、3画素または5画素以上であってもよ
い。なお、当該構成と図13(A)乃至図13(D)に示す構成および図23(A)、(
B)に示す構成は任意に組み合わせることができる。
びトランジスタ43を複数の画素で共用する形態としてもよい。図24は垂直方向の複数
の画素でトランジスタ42およびトランジスタ43を共用する構成を例示しているが、水
平方向または水平垂直方向の複数の画素でトランジスタ42およびトランジスタ43を共
用してもよい。このような構成とすることで、一画素あたりが有するトランジスタ数を削
減させることができる。なお、図24ではトランジスタ42およびトランジスタ43が4
画素で共用される形態を図示しているが、2画素、3画素または5画素以上であってもよ
い。なお、当該構成と図13(A)乃至図13(D)に示す構成および図23(A)、(
B)に示す構成は任意に組み合わせることができる。
次に、本発明の一態様の撮像装置の具体的な構成例について、図面を参照して説明する。
図5(A)は、本発明の一態様の撮像装置の断面図の一例であり、図2に示す画素20に
おける光電変換素子60、トランジスタ41、トランジスタ42および容量素子58の具
体的な接続形態の一例を示している。なお、図5(A)にはトランジスタ43は図示され
ていない。当該撮像装置は、トランジスタ41乃至トランジスタ43および容量素子58
が設けられる層1100、および光電変換素子60が設けられる層1200を有する。
図5(A)は、本発明の一態様の撮像装置の断面図の一例であり、図2に示す画素20に
おける光電変換素子60、トランジスタ41、トランジスタ42および容量素子58の具
体的な接続形態の一例を示している。なお、図5(A)にはトランジスタ43は図示され
ていない。当該撮像装置は、トランジスタ41乃至トランジスタ43および容量素子58
が設けられる層1100、および光電変換素子60が設けられる層1200を有する。
なお、本実施の形態で説明する断面図において、各配線、各電極および各導電体81を個
別の要素として図示しているが、それらが電気的に接続している場合においては、同一の
要素として設けられる場合もある。また、トランジスタのゲート電極、ソース電極、また
はドレイン電極が導電体81を介して各配線と接続される形態は一例であり、トランジス
タのゲート電極、ソース電極、またはドレイン電極のそれぞれが配線としての機能を有す
る場合もある。
別の要素として図示しているが、それらが電気的に接続している場合においては、同一の
要素として設けられる場合もある。また、トランジスタのゲート電極、ソース電極、また
はドレイン電極が導電体81を介して各配線と接続される形態は一例であり、トランジス
タのゲート電極、ソース電極、またはドレイン電極のそれぞれが配線としての機能を有す
る場合もある。
また、各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有する絶縁層82
および絶縁層83等が設けられる。例えば、絶縁層82および絶縁層83等は、酸化シリ
コン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル
樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層82および絶縁層8
3等の上面は、必要に応じてCMP(Chemical Mechanical Pol
ishing)法等で平坦化処理を行うことが好ましい。
および絶縁層83等が設けられる。例えば、絶縁層82および絶縁層83等は、酸化シリ
コン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル
樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層82および絶縁層8
3等の上面は、必要に応じてCMP(Chemical Mechanical Pol
ishing)法等で平坦化処理を行うことが好ましい。
なお、図面に示される配線等の一部が設けられない場合や、図面に示されない配線やトラ
ンジスタ等が各層に含まれる場合もある。また、図面に示されない層が含まれる場合もあ
る。また、図面に示される層の一部が含まれない場合もある。
ンジスタ等が各層に含まれる場合もある。また、図面に示されない層が含まれる場合もあ
る。また、図面に示される層の一部が含まれない場合もある。
トランジスタ41乃至トランジスタ43には、酸化物半導体を用いたトランジスタ(以下
、OSトランジスタ)を用いることが特に好ましい。
、OSトランジスタ)を用いることが特に好ましい。
OSトランジスタは極めて低いオフ電流特性を有するため、撮像のダイナミックレンジを
拡大することができる。図2に示す画素20の回路構成では、光電変換素子60に入射さ
れる光の強度が大きいときに電荷蓄積部(FD)の電位が小さくなる。OSトランジスタ
は極めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位
に応じた電流を正確に出力することができる。したがって、検出することのできる照度の
レンジ、すなわちダイナミックレンジを広げることができる。
拡大することができる。図2に示す画素20の回路構成では、光電変換素子60に入射さ
れる光の強度が大きいときに電荷蓄積部(FD)の電位が小さくなる。OSトランジスタ
は極めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位
に応じた電流を正確に出力することができる。したがって、検出することのできる照度の
レンジ、すなわちダイナミックレンジを広げることができる。
また、トランジスタ41およびトランジスタ42の低いオフ電流特性によって電荷蓄積部
(FD)で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や
動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッ
タ方式を適用することができる。
(FD)で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や
動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッ
タ方式を適用することができる。
一般的に、図1に示すような画素がマトリクス状に配置された撮像装置では、図14(A
)に示す、行毎に撮像動作11、保持動作12、読み出し動作13を行う駆動方法である
ローリングシャッタ方式が用いられる。ローリングシャッタ方式を用いる場合には、撮像
の同時性が失われるため、被写体が移動した場合には、画像に歪が生じてしまう。
)に示す、行毎に撮像動作11、保持動作12、読み出し動作13を行う駆動方法である
ローリングシャッタ方式が用いられる。ローリングシャッタ方式を用いる場合には、撮像
の同時性が失われるため、被写体が移動した場合には、画像に歪が生じてしまう。
したがって、本発明の一態様は、図14(B)に示す全行で同時に撮像動作11、保持動
作12を行い、行毎に読み出し動作13を行うことができるグローバルシャッタ方式を用
いることが好ましい。グローバルシャッタ方式を用いることで、撮像装置の各画素におけ
る撮像の同時性を確保することができ、被写体が移動する場合であっても歪の小さい画像
を容易に得ることができる。また、グローバルシャッタ方式により露光時間(電荷の蓄積
動作を行う期間)を長くすることもできることから、低照度環境における撮像にも適する
。
作12を行い、行毎に読み出し動作13を行うことができるグローバルシャッタ方式を用
いることが好ましい。グローバルシャッタ方式を用いることで、撮像装置の各画素におけ
る撮像の同時性を確保することができ、被写体が移動する場合であっても歪の小さい画像
を容易に得ることができる。また、グローバルシャッタ方式により露光時間(電荷の蓄積
動作を行う期間)を長くすることもできることから、低照度環境における撮像にも適する
。
また、OSトランジスタは、シリコンを活性領域または活性層に用いたトランジスタ(以
下、Siトランジスタ)よりも電気特性変動の温度依存性が小さいため、極めて広い温度
範囲で使用することができる。したがって、OSトランジスタを有する撮像装置および半
導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。
下、Siトランジスタ)よりも電気特性変動の温度依存性が小さいため、極めて広い温度
範囲で使用することができる。したがって、OSトランジスタを有する撮像装置および半
導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。
また、OSトランジスタは、Siトランジスタよりもドレイン耐圧の高い特性を有する。
セレン系材料を光電変換層とした光電変換素子では、アバランシェ現象が起こりやすいよ
うに比較的高い電圧(例えば、10V以上)を印加することが好ましい。したがって、O
Sトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせること
で、信頼性の高い撮像装置とすることができる。
セレン系材料を光電変換層とした光電変換素子では、アバランシェ現象が起こりやすいよ
うに比較的高い電圧(例えば、10V以上)を印加することが好ましい。したがって、O
Sトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせること
で、信頼性の高い撮像装置とすることができる。
なお、図5(A)において、各トランジスタはバックゲートを有する形態を例示している
が、図5(B)に示すように、バックゲートを有さない形態であってもよい。また、図5
(C)に示すように一部のトランジスタ、例えばトランジスタ41のみにバックゲートを
有するような形態であってもよい。当該バックゲートは、対向して設けられるトランジス
タのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロン
トゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲート有無に関
する形態は、本実施の形態で説明する他の撮像装置の形態にも適用することができる。
が、図5(B)に示すように、バックゲートを有さない形態であってもよい。また、図5
(C)に示すように一部のトランジスタ、例えばトランジスタ41のみにバックゲートを
有するような形態であってもよい。当該バックゲートは、対向して設けられるトランジス
タのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロン
トゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲート有無に関
する形態は、本実施の形態で説明する他の撮像装置の形態にも適用することができる。
層1200に設けられる光電変換素子60は、様々な形態の素子を用いることができる。
図5(A)では、セレン系材料を光電変換層61に用いた形態を図示している。セレン系
材料を用いた光電変換素子60は、可視光に対する外部量子効率が高い特性を有する。当
該光電変換素子では、アバランシェ現象により入射される光量に対する電子の増幅が大き
い高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光
電変換層61を薄くしやすい利点を有する。
図5(A)では、セレン系材料を光電変換層61に用いた形態を図示している。セレン系
材料を用いた光電変換素子60は、可視光に対する外部量子効率が高い特性を有する。当
該光電変換素子では、アバランシェ現象により入射される光量に対する電子の増幅が大き
い高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光
電変換層61を薄くしやすい利点を有する。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレ
ンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、
結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低
減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感
度や光吸収係数が高い特性を有する。
ンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、
結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低
減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感
度や光吸収係数が高い特性を有する。
なお、光電変換層61は単層として図示しているが、セレン系材料の受光面側に正孔注入
阻止層として酸化ガリウムまたは酸化セリウムなどを設け、電極66側に電子注入阻止層
として酸化ニッケルまたは硫化アンチモンなどを設ける構成とすることもできる。
阻止層として酸化ガリウムまたは酸化セリウムなどを設け、電極66側に電子注入阻止層
として酸化ニッケルまたは硫化アンチモンなどを設ける構成とすることもできる。
また、光電変換層61は、銅、インジウム、セレンの化合物(CIS)を含む層であって
もよい。または、銅、インジウム、ガリウム、セレンの化合物(CIGS)を含む層であ
ってもよい。CISおよびCIGSでは、セレンの単層と同様にアバランシェ現象が利用
できる光電変換素子を形成することができる。
もよい。または、銅、インジウム、ガリウム、セレンの化合物(CIGS)を含む層であ
ってもよい。CISおよびCIGSでは、セレンの単層と同様にアバランシェ現象が利用
できる光電変換素子を形成することができる。
セレン系材料を用いた光電変換素子60は、例えば、金属材料などで形成された電極66
と透光性導電層62との間に光電変換層61を有する構成とすることができる。また、C
ISおよびCIGSはp型半導体であり、接合を形成するためにn型半導体の硫化カドミ
ウムや硫化亜鉛等を接して設けてもよい。
と透光性導電層62との間に光電変換層61を有する構成とすることができる。また、C
ISおよびCIGSはp型半導体であり、接合を形成するためにn型半導体の硫化カドミ
ウムや硫化亜鉛等を接して設けてもよい。
アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧(例えば、10
V以上)を印加することが好ましい。OSトランジスタは、Siトランジスタよりもドレ
イン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易
である。したがって、ドレイン耐圧の高いOSトランジスタと、セレン系材料を光電変換
層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装置とす
ることができる。
V以上)を印加することが好ましい。OSトランジスタは、Siトランジスタよりもドレ
イン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易
である。したがって、ドレイン耐圧の高いOSトランジスタと、セレン系材料を光電変換
層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装置とす
ることができる。
なお、図5(A)では、光電変換層61および透光性導電層62を画素回路間で分離しな
い構成としているが、図6(A)に示すように回路間で分離する構成としてもよい。また
、画素間において、電極66を有さない領域には、絶縁体で隔壁67を設け、光電変換層
61および透光性導電層62に亀裂が入らないようにすることが好ましいが、図6(B)
に示すように隔壁67を設けない構成としてもよい。また、図5(A)では、透光性導電
層62と配線87との間に配線88および導電体81を介する構成を図示しているが、図
6(C)、(D)に示すように透光性導電層62と配線87が直接接する形態としてもよ
い。
い構成としているが、図6(A)に示すように回路間で分離する構成としてもよい。また
、画素間において、電極66を有さない領域には、絶縁体で隔壁67を設け、光電変換層
61および透光性導電層62に亀裂が入らないようにすることが好ましいが、図6(B)
に示すように隔壁67を設けない構成としてもよい。また、図5(A)では、透光性導電
層62と配線87との間に配線88および導電体81を介する構成を図示しているが、図
6(C)、(D)に示すように透光性導電層62と配線87が直接接する形態としてもよ
い。
また、電極66および配線87等は多層としてもよい。例えば、図7(A)に示すように
、電極66を導電層66aおよび導電層66bの二層とし、配線87を導電層87aおよ
び導電層87bの二層とすることができる。図7(A)の構成においては、例えば、導電
層66aおよび導電層87aを低抵抗の金属等を選択して形成し、導電層66aおよび導
電層87aを光電変換層61とコンタクト特性の良い金属等を選択して形成するとよい。
このような構成とすることで、光電変換素子の電気特性を向上させることができる。また
、一部の金属は透光性導電層62と接触することにより電蝕を起こすことがある。そのよ
うな金属を導電層87aに用いた場合でも導電層87bを介することによって電蝕を防止
することができる。
、電極66を導電層66aおよび導電層66bの二層とし、配線87を導電層87aおよ
び導電層87bの二層とすることができる。図7(A)の構成においては、例えば、導電
層66aおよび導電層87aを低抵抗の金属等を選択して形成し、導電層66aおよび導
電層87aを光電変換層61とコンタクト特性の良い金属等を選択して形成するとよい。
このような構成とすることで、光電変換素子の電気特性を向上させることができる。また
、一部の金属は透光性導電層62と接触することにより電蝕を起こすことがある。そのよ
うな金属を導電層87aに用いた場合でも導電層87bを介することによって電蝕を防止
することができる。
導電層66bおよび導電層87bには、例えば、モリブデンやタングステンなどを用いる
ことができる。また、導電層66aおよび導電層87aには、例えば、アルミニウム、チ
タン、またはアルミニウムをチタンで挟むような積層を用いることができる。
ことができる。また、導電層66aおよび導電層87aには、例えば、アルミニウム、チ
タン、またはアルミニウムをチタンで挟むような積層を用いることができる。
また、絶縁層82等が多層である構成であってもよい。例えば、図7(B)に示すように
、絶縁層82が絶縁層82aおよび絶縁層82bを有し、かつ絶縁層82aと絶縁層82
bとのエッチングレート等が異なる場合は、導電体81は段差を有するようになる。層間
絶縁膜や平坦化膜に用いられるその他の絶縁層が多層である場合も同様に導電体81は段
差を有するようになる。なお、ここでは絶縁層82が2層である例を示したが、絶縁層8
2およびその他の絶縁層は3層以上の構成であってもよい。
、絶縁層82が絶縁層82aおよび絶縁層82bを有し、かつ絶縁層82aと絶縁層82
bとのエッチングレート等が異なる場合は、導電体81は段差を有するようになる。層間
絶縁膜や平坦化膜に用いられるその他の絶縁層が多層である場合も同様に導電体81は段
差を有するようになる。なお、ここでは絶縁層82が2層である例を示したが、絶縁層8
2およびその他の絶縁層は3層以上の構成であってもよい。
なお、隔壁67は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また
、隔壁67は、トランジスタ等に対する遮光のため、および/または1画素あたりの受光
部の面積を確定するために黒色等に着色されていてもよい。
、隔壁67は、トランジスタ等に対する遮光のため、および/または1画素あたりの受光
部の面積を確定するために黒色等に着色されていてもよい。
また、光電変換素子60には、非晶質シリコン膜や微結晶シリコン膜などを用いたpin
型ダイオード素子などを用いてもよい。
型ダイオード素子などを用いてもよい。
例えば、図8は光電変換素子60にpin型の薄膜フォトダイオードを用いた例である。
当該フォトダイオードは、n型の半導体層65、i型の半導体層64、およびp型の半導
体層63が順に積層された構成を有している。i型の半導体層64には非晶質シリコンを
用いることが好ましい。また、p型の半導体層63およびn型の半導体層65には、それ
ぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用
いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長
領域における感度が高く、微弱な可視光を検知しやすい。
当該フォトダイオードは、n型の半導体層65、i型の半導体層64、およびp型の半導
体層63が順に積層された構成を有している。i型の半導体層64には非晶質シリコンを
用いることが好ましい。また、p型の半導体層63およびn型の半導体層65には、それ
ぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用
いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長
領域における感度が高く、微弱な可視光を検知しやすい。
図8に示す光電変換素子60では、カソードとして作用するn型の半導体層65がトラン
ジスタ51と電気的な接続を有する電極66と電気的な接続を有する。また、アノードと
して作用するp型の半導体層63が導電体81を介して配線87と電気的な接続を有する
。
ジスタ51と電気的な接続を有する電極66と電気的な接続を有する。また、アノードと
して作用するp型の半導体層63が導電体81を介して配線87と電気的な接続を有する
。
なお、図2に示す画素20を説明する回路図では、光電変換素子60のアノードおよびカ
ソードにおいて、それぞれに接続される配線等の接続形態が逆となる場合もある。
ソードにおいて、それぞれに接続される配線等の接続形態が逆となる場合もある。
なお、いずれの場合においても、p型の半導体層63が受光面となるように光電変換素子
60を形成することが好ましい。p型の半導体層63を受光面とすることで、光電変換素
子60の出力電流を高めることができる。
60を形成することが好ましい。p型の半導体層63を受光面とすることで、光電変換素
子60の出力電流を高めることができる。
また、pin型の薄膜フォトダイオードの形態を有する光電変換素子60の構成、ならび
に光電変換素子60および配線の接続形態は、図9(A)、(B)、(C)、(D)、(
E)、(F)に示す例であってもよい。なお、光電変換素子60の構成、光電変換素子6
0と配線の接続形態はこれらに限定されず、他の形態であってもよい。
に光電変換素子60および配線の接続形態は、図9(A)、(B)、(C)、(D)、(
E)、(F)に示す例であってもよい。なお、光電変換素子60の構成、光電変換素子6
0と配線の接続形態はこれらに限定されず、他の形態であってもよい。
図9(A)は、光電変換素子60のp型の半導体層63と接する透光性導電層62を設け
た構成である。透光性導電層62は電極として作用し、光電変換素子60の出力電流を高
めることができる。
た構成である。透光性導電層62は電極として作用し、光電変換素子60の出力電流を高
めることができる。
透光性導電層62には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化
物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含
む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン
等を用いることができる。また、透光性導電層62は単層に限らず、異なる膜の積層であ
っても良い。
物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含
む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン
等を用いることができる。また、透光性導電層62は単層に限らず、異なる膜の積層であ
っても良い。
図9(B)は、光電変換素子60のp型の半導体層63と配線88が直接的な接続を有す
る構成である。
る構成である。
図9(C)は、光電変換素子60のp型の半導体層63と接する透光性導電層62が設け
られ、配線88と透光性導電層62が電気的な接続を有する構成である。
られ、配線88と透光性導電層62が電気的な接続を有する構成である。
図9(D)は、光電変換素子60を覆う絶縁層にp型の半導体層63が露出する開口部が
設けられ、当該開口部を覆う透光性導電層62と配線88が電気的な接続を有する構成で
ある。
設けられ、当該開口部を覆う透光性導電層62と配線88が電気的な接続を有する構成で
ある。
図9(E)は、光電変換素子60を貫通する導電体81が設けられた構成である。当該構
成では、配線87は導電体81を介してp型の半導体層63と電気的に接続される。なお
、図面上では、配線87と電極66とは、n型の半導体層65を介して見かけ上導通して
しまう形態を示している。しかしながら、n型の半導体層65の横方向の抵抗が高いため
、配線87と電極66との間に適切な間隔を設ければ、両者間は極めて高抵抗となる。し
たがって、光電変換素子60は、アノードとカソードが短絡することなく、ダイオード特
性を有することができる。なお、p型の半導体層63と電気的に接続される導電体81は
複数であってもよい。
成では、配線87は導電体81を介してp型の半導体層63と電気的に接続される。なお
、図面上では、配線87と電極66とは、n型の半導体層65を介して見かけ上導通して
しまう形態を示している。しかしながら、n型の半導体層65の横方向の抵抗が高いため
、配線87と電極66との間に適切な間隔を設ければ、両者間は極めて高抵抗となる。し
たがって、光電変換素子60は、アノードとカソードが短絡することなく、ダイオード特
性を有することができる。なお、p型の半導体層63と電気的に接続される導電体81は
複数であってもよい。
図9(F)は、図9(E)の光電変換素子60に対して、p型の半導体層63と接する透
光性導電層62を設けた構成である。
光性導電層62を設けた構成である。
なお、図9(D)、図9(E)、および図9(F)に示す光電変換素子60では、受光領
域と配線等が重ならないため、広い受光面積を確保できる利点を有する。
域と配線等が重ならないため、広い受光面積を確保できる利点を有する。
また、光電変換素子60には、図10に示すように、シリコン基板30を光電変換層とし
たフォトダイオードを用いることもできる。
たフォトダイオードを用いることもできる。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子60は、成膜
工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製す
るこができる。また、セレン系材料は高抵抗であり、図5(A)に示すように、光電変換
層61を回路間で分離しない構成とすることもできる。したがって、本発明の一態様の撮
像装置は、歩留りが高く、低コストで作製することができる。一方で、シリコン基板30
を光電変換層としたフォトダイオードを形成する場合は、研磨工程や貼り合わせ工程など
の難度の高い工程が必要となる。
工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製す
るこができる。また、セレン系材料は高抵抗であり、図5(A)に示すように、光電変換
層61を回路間で分離しない構成とすることもできる。したがって、本発明の一態様の撮
像装置は、歩留りが高く、低コストで作製することができる。一方で、シリコン基板30
を光電変換層としたフォトダイオードを形成する場合は、研磨工程や貼り合わせ工程など
の難度の高い工程が必要となる。
また、本発明の一態様の撮像装置は、回路が形成されたシリコン基板30が積層された構
成としてもよい。例えば、図11に示すようにシリコン基板30に活性領域を有するトラ
ンジスタ31およびトランジスタ32を有する層1400が画素回路と重なる構成とする
ことができる。
成としてもよい。例えば、図11に示すようにシリコン基板30に活性領域を有するトラ
ンジスタ31およびトランジスタ32を有する層1400が画素回路と重なる構成とする
ことができる。
シリコン基板30に形成された回路は、画素回路が出力する信号を読み出す機能や当該信
号を変換する処理などを行う機能を有することができ、例えば、図11(B)に示す回路
図のようなCMOSインバータを含む構成とすることができる。トランジスタ31(n−
ch型)およびトランジスタ32(p−ch型)のゲート電極は電気的に接続される。ま
た、一方のトランジスタのソース電極またはドレイン電極の一方は、他方のトランジスタ
のソース電極またはドレイン電極の一方と電気的に接続される。また、両方のトランジス
タのソース電極またはドレイン電極の他方はそれぞれ別の配線に電気的に接続される。
号を変換する処理などを行う機能を有することができ、例えば、図11(B)に示す回路
図のようなCMOSインバータを含む構成とすることができる。トランジスタ31(n−
ch型)およびトランジスタ32(p−ch型)のゲート電極は電気的に接続される。ま
た、一方のトランジスタのソース電極またはドレイン電極の一方は、他方のトランジスタ
のソース電極またはドレイン電極の一方と電気的に接続される。また、両方のトランジス
タのソース電極またはドレイン電極の他方はそれぞれ別の配線に電気的に接続される。
また、シリコン基板30はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲル
マニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、
窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
マニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、
窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
また、トランジスタ31およびトランジスタ32は、図11(C)に示すように、シリコ
ン薄膜の活性層35を有するトランジスタであってもよい。また、活性層35は、多結晶
シリコンやSOI(Silicon on Insulator)の単結晶シリコンとす
ることができる。
ン薄膜の活性層35を有するトランジスタであってもよい。また、活性層35は、多結晶
シリコンやSOI(Silicon on Insulator)の単結晶シリコンとす
ることができる。
ここで、図10および図11(A)に示すように、酸化物半導体を有するトランジスタが
形成される領域と、Siトランジスタ(図10ではSiフォトダイオード)が形成される
領域との間には絶縁層80が設けられる。
形成される領域と、Siトランジスタ(図10ではSiフォトダイオード)が形成される
領域との間には絶縁層80が設けられる。
トランジスタ31およびトランジスタ32の活性領域近傍に設けられる絶縁層中の水素は
シリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ31お
よびトランジスタ32の信頼性を向上させる効果がある。一方、トランジスタ41等の活
性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体中にキャ
リアを生成する要因の一つとなる。そのため、当該水素はトランジスタ41等の信頼性を
低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジ
スタを有する一方の層と、OSトランジスタを有する他方の層を積層する場合、これらの
間に水素の拡散を防止する機能を有する絶縁層80を設けることが好ましい。絶縁層80
により、一方の層に水素を閉じ込めることでトランジスタ31およびトランジスタ32の
信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制され
ることでトランジスタ41等の信頼性も向上させることができる。
シリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ31お
よびトランジスタ32の信頼性を向上させる効果がある。一方、トランジスタ41等の活
性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体中にキャ
リアを生成する要因の一つとなる。そのため、当該水素はトランジスタ41等の信頼性を
低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジ
スタを有する一方の層と、OSトランジスタを有する他方の層を積層する場合、これらの
間に水素の拡散を防止する機能を有する絶縁層80を設けることが好ましい。絶縁層80
により、一方の層に水素を閉じ込めることでトランジスタ31およびトランジスタ32の
信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制され
ることでトランジスタ41等の信頼性も向上させることができる。
絶縁層80としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム
、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化
窒化ハフニウム、イットリア安定化ジルコニア(YSZ)等を用いることができる。
、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化
窒化ハフニウム、イットリア安定化ジルコニア(YSZ)等を用いることができる。
なお、図11(A)に示すような構成では、シリコン基板30に形成される回路(例えば
、駆動回路)と、トランジスタ41等と、光電変換素子60とを重なるように形成するこ
とができるため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高
めることができる。例えば、画素数が4k2k、8k4kまたは16k8kなどの撮像装
置に用いることが適する。
、駆動回路)と、トランジスタ41等と、光電変換素子60とを重なるように形成するこ
とができるため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高
めることができる。例えば、画素数が4k2k、8k4kまたは16k8kなどの撮像装
置に用いることが適する。
また、図11(A)に示す撮像装置は、シリコン基板30には光電変換素子を設けない構
成である。したがって、各種トランジスタや配線などの影響を受けずに光電変換素子60
に対する光路を確保することができ、高開口率の画素を形成することができる。
成である。したがって、各種トランジスタや配線などの影響を受けずに光電変換素子60
に対する光路を確保することができ、高開口率の画素を形成することができる。
また、本発明の一態様の撮像装置は、図12に示す構成とすることができる。
図12に示す撮像装置は、図11(A)に示す撮像装置の変形例であり、OSトランジス
タおよびSiトランジスタでCMOSインバータを構成する例を図示している。
タおよびSiトランジスタでCMOSインバータを構成する例を図示している。
ここで、層1400に設けるSiトランジスタであるトランジスタ32はp−ch型とし
、層1100に設けるOSトランジスタであるトランジスタ31はn−ch型とする。p
−ch型トランジスタのみをシリコン基板30に設けることで、ウェル形成やn型不純物
層形成など工程を省くことができる。
、層1100に設けるOSトランジスタであるトランジスタ31はn−ch型とする。p
−ch型トランジスタのみをシリコン基板30に設けることで、ウェル形成やn型不純物
層形成など工程を省くことができる。
なお、図12に示す撮像装置は、光電変換素子60にセレンを用いた例を示したが、図8
と同様にpin型の薄膜フォトダイオードを用いた構成としてもよい。
と同様にpin型の薄膜フォトダイオードを用いた構成としてもよい。
図12に示す撮像装置において、トランジスタ31は、層1100に形成するトランジス
タ41およびトランジスタ42と同一の工程で作製することができる。したがって、撮像
装置の製造工程を簡略化することができる。
タ41およびトランジスタ42と同一の工程で作製することができる。したがって、撮像
装置の製造工程を簡略化することができる。
なお、本実施の形態における撮像装置が有するトランジスタおよび光電変換素子の構成は
一例である。したがって、例えば、トランジスタ41乃至トランジスタ43の一つ以上を
活性領域または活性層にシリコン等を有するトランジスタで構成することもできる。また
、トランジスタ31およびトランジスタ32の両方または一方を活性層に酸化物半導体層
を有するトランジスタで構成することもできる。
一例である。したがって、例えば、トランジスタ41乃至トランジスタ43の一つ以上を
活性領域または活性層にシリコン等を有するトランジスタで構成することもできる。また
、トランジスタ31およびトランジスタ32の両方または一方を活性層に酸化物半導体層
を有するトランジスタで構成することもできる。
図15(A)は、撮像装置にカラーフィルタ等を付加した形態の一例の断面図である。当
該断面図は、3画素分の画素回路を有する領域の一部を示している。光電変換素子60が
形成される層1200上には、絶縁層2500が形成される。絶縁層2500は可視光に
対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション
膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハ
フニウムなどの誘電体膜を積層する構成としてもよい。
該断面図は、3画素分の画素回路を有する領域の一部を示している。光電変換素子60が
形成される層1200上には、絶縁層2500が形成される。絶縁層2500は可視光に
対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション
膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハ
フニウムなどの誘電体膜を積層する構成としてもよい。
絶縁層2500上には、遮光層2510が形成されてもよい。遮光層2510は、上部の
カラーフィルタを通る光の混色を防止する機能を有する。遮光層2510には、アルミニ
ウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体
膜を積層する構成とすることができる。
カラーフィルタを通る光の混色を防止する機能を有する。遮光層2510には、アルミニ
ウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体
膜を積層する構成とすることができる。
絶縁層2500および遮光層2510上には平坦化膜として有機樹脂層2520を設ける
構成とすることができる。また、画素別にカラーフィルタ2530が形成される。例えば
、カラーフィルタ2530a、カラーフィルタ2530bおよびカラーフィルタ2530
cに、R(赤)、G(緑)、B(青)、Y(黄)、C(シアン)、M(マゼンタ)などの
色を割り当てることにより、カラー画像を得ることができる。
構成とすることができる。また、画素別にカラーフィルタ2530が形成される。例えば
、カラーフィルタ2530a、カラーフィルタ2530bおよびカラーフィルタ2530
cに、R(赤)、G(緑)、B(青)、Y(黄)、C(シアン)、M(マゼンタ)などの
色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ2530上には、透光性を有する絶縁層2560などを設けることができ
る。
る。
また、図15(B)に示すように、カラーフィルタ2530の代わりに光学変換層255
0を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られ
る撮像装置とすることができる。
0を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られ
る撮像装置とすることができる。
例えば、光学変換層2550に可視光線の波長以下の光を遮るフィルタを用いれば赤外線
撮像装置とすることができる。また、光学変換層2550に近赤外線の波長以下の光を遮
るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層2550
に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる
。
撮像装置とすることができる。また、光学変換層2550に近赤外線の波長以下の光を遮
るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層2550
に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる
。
また、光学変換層2550にシンチレータを用いれば、X線撮像装置などに用いる、放射
線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したX線等
の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可
視光線や紫外光線などの光(蛍光)に変換される。そして、当該光を光電変換素子60で
検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装
置を用いてもよい。
線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したX線等
の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可
視光線や紫外光線などの光(蛍光)に変換される。そして、当該光を光電変換素子60で
検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装
置を用いてもよい。
シンチレータは、X線やガンマ線などの放射線が照射されると、そのエネルギーを吸収し
て可視光や紫外光を発する物質、または当該物質を含む材料からなる。例えば、Gd2O
2S:Tb、Gd2O2S:Pr、Gd2O2S:Eu、BaFCl:Eu、NaI、C
sI、CaF2、BaF2、CeF3、LiF、LiI、ZnOなどの材料や、それらを
樹脂やセラミクスに分散させたものを用いることができる。
て可視光や紫外光を発する物質、または当該物質を含む材料からなる。例えば、Gd2O
2S:Tb、Gd2O2S:Pr、Gd2O2S:Eu、BaFCl:Eu、NaI、C
sI、CaF2、BaF2、CeF3、LiF、LiI、ZnOなどの材料や、それらを
樹脂やセラミクスに分散させたものを用いることができる。
なお、セレン系材料を用いた光電変換素子60においては、X線等の放射線を電荷に直接
変換することができるため、シンチレータを不要とする構成とすることもできる。
変換することができるため、シンチレータを不要とする構成とすることもできる。
カラーフィルタ2530a、カラーフィルタ2530bおよびカラーフィルタ2530c
上には、マイクロレンズアレイ2540を設けてもよい。マイクロレンズアレイ2540
が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子60に照射
されるようになる。なお、図15(A)、(B)、(C)に示す層1200以外の領域を
層1600とする。
上には、マイクロレンズアレイ2540を設けてもよい。マイクロレンズアレイ2540
が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子60に照射
されるようになる。なお、図15(A)、(B)、(C)に示す層1200以外の領域を
層1600とする。
図15(C)に示す撮像装置の具体的な構成は、図5に示す撮像装置を例にすると、図1
6に示すようになる。また、図10に示す撮像装置を例にすると、図17に示すようにな
る。
6に示すようになる。また、図10に示す撮像装置を例にすると、図17に示すようにな
る。
また、本発明の一態様の撮像装置は、図18及び図19に示すように回折格子1500と
組み合わせてもよい。回折格子1500を介した被写体の像(回折画像)を画素に取り込
み、画素における撮像画像から演算処理により入力画像(被写体の像)を構成することが
できる。また、レンズの替わりに回折格子1500を用いることで撮像装置のコストを下
げることができる。
組み合わせてもよい。回折格子1500を介した被写体の像(回折画像)を画素に取り込
み、画素における撮像画像から演算処理により入力画像(被写体の像)を構成することが
できる。また、レンズの替わりに回折格子1500を用いることで撮像装置のコストを下
げることができる。
回折格子1500は、透光性を有する材料で形成することができる。例えば、酸化シリコ
ン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹
脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。または、上記無機絶縁膜と有
機絶縁膜との積層であってもよい。
ン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹
脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。または、上記無機絶縁膜と有
機絶縁膜との積層であってもよい。
また、回折格子1500は、感光性樹脂などを用いたリソグラフィ工程で形成することが
できる。また、リソグラフィ工程とエッチング工程とを用いて形成することもできる。ま
た、ナノインプリントリソグラフィやレーザスクライブなどを用いて形成することもでき
る。
できる。また、リソグラフィ工程とエッチング工程とを用いて形成することもできる。ま
た、ナノインプリントリソグラフィやレーザスクライブなどを用いて形成することもでき
る。
なお、回折格子1500とマイクロレンズアレイ2540との間に間隔Xを設けてもよい
。間隔Xは、1mm以下、好ましくは100μm以下とすることができる。なお、当該間
隔は空間でもよいし、透光性を有する材料を封止層または接着層として設けてもよい。例
えば、窒素や希ガスなどの不活性ガスを当該間隔に封じ込めることができる。または、ア
クリル樹脂、エポキシ樹脂またはポリイミド樹脂などを当該間隔に設けてもよい。または
シリコーンオイルなどの液体を設けてもよい。なお、マイクロレンズアレイ2540を設
けない場合においても、カラーフィルタ2530と回折格子1500との間に間隔Xを設
けてもよい。
。間隔Xは、1mm以下、好ましくは100μm以下とすることができる。なお、当該間
隔は空間でもよいし、透光性を有する材料を封止層または接着層として設けてもよい。例
えば、窒素や希ガスなどの不活性ガスを当該間隔に封じ込めることができる。または、ア
クリル樹脂、エポキシ樹脂またはポリイミド樹脂などを当該間隔に設けてもよい。または
シリコーンオイルなどの液体を設けてもよい。なお、マイクロレンズアレイ2540を設
けない場合においても、カラーフィルタ2530と回折格子1500との間に間隔Xを設
けてもよい。
また、撮像装置は、図20(A1)および図20(B1)に示すように湾曲させてもよい
。図20(A1)は、撮像装置を同図中の二点鎖線X1−X2の方向に湾曲させた状態を
示している。図20(A2)は、図20(A1)中の二点鎖線X1−X2で示した部位の
断面図である。図20(A3)は、図20(A1)中の二点鎖線Y1−Y2で示した部位
の断面図である。
。図20(A1)は、撮像装置を同図中の二点鎖線X1−X2の方向に湾曲させた状態を
示している。図20(A2)は、図20(A1)中の二点鎖線X1−X2で示した部位の
断面図である。図20(A3)は、図20(A1)中の二点鎖線Y1−Y2で示した部位
の断面図である。
図20(B1)は、撮像装置を同図中の二点鎖線X3−X4の方向に湾曲させ、かつ、同
図中の二点鎖線Y3−Y4の方向に湾曲させた状態を示している。図20(B2)は、図
20(B1)中の二点鎖線X3−X4で示した部位の断面図である。図20(B3)は、
図20(B1)中の二点鎖線Y3−Y4で示した部位の断面図である。
図中の二点鎖線Y3−Y4の方向に湾曲させた状態を示している。図20(B2)は、図
20(B1)中の二点鎖線X3−X4で示した部位の断面図である。図20(B3)は、
図20(B1)中の二点鎖線Y3−Y4で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮
像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、
収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた半導体装置などの小型
化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事がで
きる。
像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、
収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた半導体装置などの小型
化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事がで
きる。
なお、図1において、参照画素アレイ23が遮光層15で遮光されている形態を示したが
、図21に示すように、参照画素アレイ23、アナログ処理回路24、行デコーダ25お
よびA/D変換回路26を遮光層15で覆う形態としてもよい。このようにすることで、
光照射されることによるトランジスタの電気特性の劣化を抑制することができる。また、
図22は、画素20、参照画素22および遮光層15の位置関係を示す断面図である。遮
光層15は、例えば、マイクロレンズアレイ2540の上方に設けてもよいが、図示する
ように参照画素22の遮光層2510を拡大することにより設けてもよい。
、図21に示すように、参照画素アレイ23、アナログ処理回路24、行デコーダ25お
よびA/D変換回路26を遮光層15で覆う形態としてもよい。このようにすることで、
光照射されることによるトランジスタの電気特性の劣化を抑制することができる。また、
図22は、画素20、参照画素22および遮光層15の位置関係を示す断面図である。遮
光層15は、例えば、マイクロレンズアレイ2540の上方に設けてもよいが、図示する
ように参照画素22の遮光層2510を拡大することにより設けてもよい。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態
において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定さ
れない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載され
ているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様と
して、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない
。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくて
もよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例
えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域な
どが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されな
い。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジス
タ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域など
は、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明
の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トラ
ンジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲル
マニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、
窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例
えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジ
スタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域な
どは、酸化物半導体を有していなくてもよい。例えば、場合によっては、または、状況に
応じて、トランジスタ31およびトランジスタ32の両方または一方は、活性層に酸化物
半導体層を有していなくてもよい。
において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定さ
れない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載され
ているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様と
して、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない
。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくて
もよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例
えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域な
どが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されな
い。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジス
タ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域など
は、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明
の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トラ
ンジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲル
マニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、
窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例
えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジ
スタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域な
どは、酸化物半導体を有していなくてもよい。例えば、場合によっては、または、状況に
応じて、トランジスタ31およびトランジスタ32の両方または一方は、活性層に酸化物
半導体層を有していなくてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
である。
(実施の形態2)
本実施の形態では、本発明の一態様である記憶素子を有する半導体装置について、図面を
参照して説明する。本発明の一態様である記憶素子を有する半導体装置は、ベクトル・マ
トリクス積演算を行うことができる。ベクトルとマトリクスとの積演算は、例えば、画像
処理における平滑化処理、エッジ強調処理、コサイン変換など、演算処理装置において多
用される演算である。
本実施の形態では、本発明の一態様である記憶素子を有する半導体装置について、図面を
参照して説明する。本発明の一態様である記憶素子を有する半導体装置は、ベクトル・マ
トリクス積演算を行うことができる。ベクトルとマトリクスとの積演算は、例えば、画像
処理における平滑化処理、エッジ強調処理、コサイン変換など、演算処理装置において多
用される演算である。
図25は、本発明の一態様の半導体装置を説明するブロック図である。当該半導体装置は
、記憶素子520がマトリクス状配列された記憶素子アレイ521と、演算処理用の参照
記憶素子522が配列された参照記憶素子アレイ523と、アナログ処理回路524と、
記憶素子520および参照記憶素子522に対して書き込み用または読み出し用の電位を
出力する行デコーダ525を有する。なお、A/D変換回路526はアナログ処理回路5
24の出力データをデジタルデータとして取得する場合に使用することができる。したが
って、A/D変換回路526は省くこともできる。
、記憶素子520がマトリクス状配列された記憶素子アレイ521と、演算処理用の参照
記憶素子522が配列された参照記憶素子アレイ523と、アナログ処理回路524と、
記憶素子520および参照記憶素子522に対して書き込み用または読み出し用の電位を
出力する行デコーダ525を有する。なお、A/D変換回路526はアナログ処理回路5
24の出力データをデジタルデータとして取得する場合に使用することができる。したが
って、A/D変換回路526は省くこともできる。
行デコーダ525の入力信号としては、データを書き込む記憶素子520の行を指定する
ためのアドレス信号、記憶素子520からデータを読み出す電位を指定するためのデータ
信号およびアドレス信号がある。また、A/D変換回路526の出力信号としては、デジ
タル変換されたデータ信号がある。
ためのアドレス信号、記憶素子520からデータを読み出す電位を指定するためのデータ
信号およびアドレス信号がある。また、A/D変換回路526の出力信号としては、デジ
タル変換されたデータ信号がある。
記憶素子アレイ521と参照記憶素子アレイ523は分離して図示しているが、記憶素子
520および参照記憶素子522を構成する回路は同一の形態である。したがって、マト
リクス状に形成した複数の記憶素子において、端部の一列を参照記憶素子アレイ523と
して機能させ、それ以外の記憶素子は記憶素子アレイ521として機能させればよい。
520および参照記憶素子522を構成する回路は同一の形態である。したがって、マト
リクス状に形成した複数の記憶素子において、端部の一列を参照記憶素子アレイ523と
して機能させ、それ以外の記憶素子は記憶素子アレイ521として機能させればよい。
図25に示す本発明の一態様の半導体装置では、複数の行の記憶素子に各々異なる電位の
選択信号を印加することで各々の記憶素子からデータの電位と選択信号の電位との積に依
存した電流を流すことができ、それらの電流の和に応じた出力信号を取得することができ
る。
選択信号を印加することで各々の記憶素子からデータの電位と選択信号の電位との積に依
存した電流を流すことができ、それらの電流の和に応じた出力信号を取得することができ
る。
すなわち、各々の記憶素子に格納するデータの電位をマトリクスの行列要素に対応させ、
選択信号の電位をベクトルの行要素に対応させることで、各要素の積演算および和演算を
並列して行うことができる。そして、ベクトル・マトリクス積演算の結果に対応したデー
タを取得することができる。
選択信号の電位をベクトルの行要素に対応させることで、各要素の積演算および和演算を
並列して行うことができる。そして、ベクトル・マトリクス積演算の結果に対応したデー
タを取得することができる。
図26は、記憶素子アレイ521および参照記憶素子アレイ523の具体的な構成を示す
回路図である。記憶素子520および参照記憶素子522を有する回路は、トランジスタ
541、トランジスタ542および容量素子558を有する。
回路図である。記憶素子520および参照記憶素子522を有する回路は、トランジスタ
541、トランジスタ542および容量素子558を有する。
トランジスタ541のソース電極またはドレイン電極の一方は、トランジスタ542のゲ
ート電極と電気的に接続され、トランジスタ542のゲート電極は、容量素子558の一
方の電極と電気的に接続される。
ート電極と電気的に接続され、トランジスタ542のゲート電極は、容量素子558の一
方の電極と電気的に接続される。
ここで、容量素子558の他方の電極は、行毎に設けられる配線571と電気的に接続さ
れ、トランジスタ541のゲート電極は、配線572と電気的に接続される。また、トラ
ンジスタ541のソース電極またはドレイン電極の他方は、配線573と電気的に接続さ
れる。また、トランジスタ542のソース電極またはドレイン電極の一方は、配線574
と電気的に接続される。また、トランジスタ542のソース電極またはドレイン電極の他
方は、配線575と電気的に接続される。
れ、トランジスタ541のゲート電極は、配線572と電気的に接続される。また、トラ
ンジスタ541のソース電極またはドレイン電極の他方は、配線573と電気的に接続さ
れる。また、トランジスタ542のソース電極またはドレイン電極の一方は、配線574
と電気的に接続される。また、トランジスタ542のソース電極またはドレイン電極の他
方は、配線575と電気的に接続される。
配線571および配線572は、例えば、トランジスタのオンオフを制御する信号線とし
て機能させることができる。配線573は、記憶素子520に書き込むデータの電位を供
給する信号線として機能させることができる。また、配線574は、電源線として機能さ
せることができる。また、配線575は、例えば、記憶素子520からデータを出力する
ための信号線として機能させることができる。また、配線572は、演算に要する電位を
供給する信号線として機能させることもできる。
て機能させることができる。配線573は、記憶素子520に書き込むデータの電位を供
給する信号線として機能させることができる。また、配線574は、電源線として機能さ
せることができる。また、配線575は、例えば、記憶素子520からデータを出力する
ための信号線として機能させることができる。また、配線572は、演算に要する電位を
供給する信号線として機能させることもできる。
ここで、トランジスタ541は、電荷蓄積部(FD)にデータを書き込むための書き込み
トランジスタとして機能させることができる。また、トランジスタ542は、電荷蓄積部
(FD)の電位に応じた出力を行う読み出しトランジスタとして機能させることができる
。
トランジスタとして機能させることができる。また、トランジスタ542は、電荷蓄積部
(FD)の電位に応じた出力を行う読み出しトランジスタとして機能させることができる
。
図26において、記憶素子アレイ521は、記憶素子520[i,j]、記憶素子520
[i,j+1]、記憶素子520[i+1,j]、記憶素子520[i+1,j+1]の
2行2列で例示しているが、n行m列(nおよびmは2以上の自然数)で構成することが
できる。また、参照記憶素子アレイ523は、参照記憶素子522[i]、参照記憶素子
522[i+1]の2行1列で例示しているが、n行1列で構成することができる。
[i,j+1]、記憶素子520[i+1,j]、記憶素子520[i+1,j+1]の
2行2列で例示しているが、n行m列(nおよびmは2以上の自然数)で構成することが
できる。また、参照記憶素子アレイ523は、参照記憶素子522[i]、参照記憶素子
522[i+1]の2行1列で例示しているが、n行1列で構成することができる。
ここで、配線574から電位が供給され、配線571[i]、配線571[i+1]、配
線572[i]、配線572[i+1]、配線573[j]、配線573[j+1]およ
び配線573[REF]から制御信号が供給されると、配線575[j]および配線57
5[j+1]に記憶素子520のデータが出力される。また、配線575[REF]に参
照記憶素子522のデータが出力される。
線572[i]、配線572[i+1]、配線573[j]、配線573[j+1]およ
び配線573[REF]から制御信号が供給されると、配線575[j]および配線57
5[j+1]に記憶素子520のデータが出力される。また、配線575[REF]に参
照記憶素子522のデータが出力される。
また、電荷保持部(FD)[i,j]、電荷保持部(FD)[i,j+1]、電荷保持部
(FD)[i+1,j]、電荷保持部(FD)[i+1,j+1]、電荷保持部(FDR
EF[i])および電荷保持部(FDREF[i+1])には、配線573[j]、配線
573[j+1]および配線573[REF]の電位に対応する電荷が蓄積する。
(FD)[i+1,j]、電荷保持部(FD)[i+1,j+1]、電荷保持部(FDR
EF[i])および電荷保持部(FDREF[i+1])には、配線573[j]、配線
573[j+1]および配線573[REF]の電位に対応する電荷が蓄積する。
図27は、図25に示すアナログ処理回路524の構成の一例である。アナログ処理回路
524は複数の列出力回路527および参照電流回路528[REF]を有する。なお、
図27においては、図26に例示した記憶素子アレイ521の列数にあわせて、列出力回
路527[j]および列出力回路527[j+1]を例示している。
524は複数の列出力回路527および参照電流回路528[REF]を有する。なお、
図27においては、図26に例示した記憶素子アレイ521の列数にあわせて、列出力回
路527[j]および列出力回路527[j+1]を例示している。
列出力回路527[j]は、トランジスタ543乃至トランジスタ551、容量素子55
9、抵抗R1、抵抗R2、オペアンプ529を有する。トランジスタ543のソース電極
またはドレイン電極の一方は、トランジスタ544のソース電極またはドレイン電極の一
方と電気的に接続され、トランジスタ543のソース電極またはドレイン電極の他方は、
容量素子559の一方の電極と電気的に接続され、トランジスタ543のソース電極また
はドレイン電極の他方は、配線591と電気的に接続され、トランジスタ544のソース
電極またはドレイン電極の他方は、トランジスタ543のゲート電極と電気的に接続され
、トランジスタ544のソース電極またはドレイン電極の他方は、容量素子559の他方
の電極と電気的に接続され、トランジスタ544のゲート電極は、配線593と電気的に
接続される。ここで、配線591は電源線としての機能を有することができ、例えば低電
源電位(VSS)を供給することができる。また、配線593はトランジスタ544、ト
ランジスタ551、ならびに後述するトランジスタ554のオンオフを制御する信号線と
しての機能を有することができる。
9、抵抗R1、抵抗R2、オペアンプ529を有する。トランジスタ543のソース電極
またはドレイン電極の一方は、トランジスタ544のソース電極またはドレイン電極の一
方と電気的に接続され、トランジスタ543のソース電極またはドレイン電極の他方は、
容量素子559の一方の電極と電気的に接続され、トランジスタ543のソース電極また
はドレイン電極の他方は、配線591と電気的に接続され、トランジスタ544のソース
電極またはドレイン電極の他方は、トランジスタ543のゲート電極と電気的に接続され
、トランジスタ544のソース電極またはドレイン電極の他方は、容量素子559の他方
の電極と電気的に接続され、トランジスタ544のゲート電極は、配線593と電気的に
接続される。ここで、配線591は電源線としての機能を有することができ、例えば低電
源電位(VSS)を供給することができる。また、配線593はトランジスタ544、ト
ランジスタ551、ならびに後述するトランジスタ554のオンオフを制御する信号線と
しての機能を有することができる。
また、トランジスタ545およびトランジスタ546は、それぞれのゲート電極がトラン
ジスタ545のソース電極またはドレイン電極の一方と電気的に接続し、カレントミラー
回路を構成している。ここで、トランジスタ545を入力側トランジスタ、トランジスタ
546を出力側トランジスタと呼ぶことができる。
ジスタ545のソース電極またはドレイン電極の一方と電気的に接続し、カレントミラー
回路を構成している。ここで、トランジスタ545を入力側トランジスタ、トランジスタ
546を出力側トランジスタと呼ぶことができる。
トランジスタ545のソース電極またはドレイン電極の一方は、トランジスタ548を介
してトランジスタ543のソース電極またはドレイン電極の一方および配線575[j]
と電気的に接続される。また、トランジスタ546のソース電極またはドレイン電極の一
方は、トランジスタ549を介してオペアンプ529の一方の入力端子(+)と電気的に
接続される。また、オペアンプ529の一方の入力端子は、抵抗R2を介して配線591
と電気的に接続される。
してトランジスタ543のソース電極またはドレイン電極の一方および配線575[j]
と電気的に接続される。また、トランジスタ546のソース電極またはドレイン電極の一
方は、トランジスタ549を介してオペアンプ529の一方の入力端子(+)と電気的に
接続される。また、オペアンプ529の一方の入力端子は、抵抗R2を介して配線591
と電気的に接続される。
なお、トランジスタ545のソース電極またはドレイン電極の他方およびトランジスタ5
46のソース電極またはドレイン電極の他方は、配線592と電気的に接続される。また
、トランジスタ548およびトランジスタ549のゲート電極は、配線594と電気的に
接続される。ここで、配線592は電源線としての機能を有することができ、例えば、高
電源電位(VDD)を供給することができる。また、配線594はトランジスタ548、
トランジスタ549、トランジスタ550、および後述するトランジスタ553のオンオ
フを制御する信号線としての機能を有することができる。
46のソース電極またはドレイン電極の他方は、配線592と電気的に接続される。また
、トランジスタ548およびトランジスタ549のゲート電極は、配線594と電気的に
接続される。ここで、配線592は電源線としての機能を有することができ、例えば、高
電源電位(VDD)を供給することができる。また、配線594はトランジスタ548、
トランジスタ549、トランジスタ550、および後述するトランジスタ553のオンオ
フを制御する信号線としての機能を有することができる。
また、トランジスタ547のソース電極またはドレイン電極の一方は、配線592と電気
的に接続され、ソース電極またはドレイン電極の他方は、トランジスタ550を介してオ
ペアンプ529の他方の入力端子(−)に電気的に接続される。また、オペアンプ529
の他方の入力端子は、抵抗R1を介してオペアンプ529の出力端子と電気的に接続され
る。また、トランジスタ547のソース電極またはドレイン電極の他方は、トランジスタ
551を介してトランジスタ543のソース電極またはドレイン電極の一方、および配線
575[j]に電気的に接続することができる。
的に接続され、ソース電極またはドレイン電極の他方は、トランジスタ550を介してオ
ペアンプ529の他方の入力端子(−)に電気的に接続される。また、オペアンプ529
の他方の入力端子は、抵抗R1を介してオペアンプ529の出力端子と電気的に接続され
る。また、トランジスタ547のソース電極またはドレイン電極の他方は、トランジスタ
551を介してトランジスタ543のソース電極またはドレイン電極の一方、および配線
575[j]に電気的に接続することができる。
参照電流回路528[REF]は、トランジスタ552乃至トランジスタ555を有する
。トランジスタ552のソース電極またはドレイン電極の一方は、配線592と電気的に
接続され、ソース電極またはドレイン電極の他方は、トランジスタ554を介して配線5
75[REF]と電気的に接続される。また、トランジスタ554のソース電極またはド
レイン電極の一方は、トランジスタ553のソース電極またはドレイン電極の一方と電気
的に接続され、トランジスタ554のソース電極またはドレイン電極の他方は、トランジ
スタ553のソース電極またはドレイン電極の他方と電気的に接続される。なお、トラン
ジスタ552およびトランジスタ547は、カレントミラー回路を構成している。ここで
、トランジスタ552を入力側トランジスタ、トランジスタ547を出力側トランジスタ
と呼ぶことができる。
。トランジスタ552のソース電極またはドレイン電極の一方は、配線592と電気的に
接続され、ソース電極またはドレイン電極の他方は、トランジスタ554を介して配線5
75[REF]と電気的に接続される。また、トランジスタ554のソース電極またはド
レイン電極の一方は、トランジスタ553のソース電極またはドレイン電極の一方と電気
的に接続され、トランジスタ554のソース電極またはドレイン電極の他方は、トランジ
スタ553のソース電極またはドレイン電極の他方と電気的に接続される。なお、トラン
ジスタ552およびトランジスタ547は、カレントミラー回路を構成している。ここで
、トランジスタ552を入力側トランジスタ、トランジスタ547を出力側トランジスタ
と呼ぶことができる。
なお、上記構成において、トランジスタ545、トランジスタ546、トランジスタ54
7およびトランジスタ552は、p−ch型トランジスタとすることができる。
7およびトランジスタ552は、p−ch型トランジスタとすることができる。
ここで、配線592から電位が供給され、配線593または配線594から制御信号が供
給されると、配線575[REF]から参照記憶素子522に電流が流れ、配線596に
おいて電流源バイアス電圧(VREF)が得られる。
給されると、配線575[REF]から参照記憶素子522に電流が流れ、配線596に
おいて電流源バイアス電圧(VREF)が得られる。
また、配線591から電位が供給され、配線593および配線594から制御信号が供給
されると、配線575[j]、配線575[j+1]から各列の記憶素子520に電流が
流れ、オペアンプの出力端子と電気的に接続される配線595[j]および配線595[
j+1]に出力信号が出力される。
されると、配線575[j]、配線575[j+1]から各列の記憶素子520に電流が
流れ、オペアンプの出力端子と電気的に接続される配線595[j]および配線595[
j+1]に出力信号が出力される。
なお、上述した記憶素子520、参照記憶素子522、およびアナログ処理回路524の
構成は一例であり、一部の回路、一部のトランジスタ、一部の容量素子、または一部の配
線等が含まれない場合もある。または、上述した構成に含まれない回路、トランジスタ、
容量素子、配線等が含まれる場合もある。また、一部の配線の接続形態が上述した構成と
は異なる場合もある。
構成は一例であり、一部の回路、一部のトランジスタ、一部の容量素子、または一部の配
線等が含まれない場合もある。または、上述した構成に含まれない回路、トランジスタ、
容量素子、配線等が含まれる場合もある。また、一部の配線の接続形態が上述した構成と
は異なる場合もある。
次に、図28に示すタイミングチャートを用いて、本発明の一態様の半導体装置の動作の
一例を説明する。なお、図28に示すI[j]は配線575[j]に流れる電流信号、I
[j+1]は配線575[j+1]に流れる電流信号、IREFは配線575[REF]
に流れる電流信号である。また、配線573は低電位、配線591は低電位、配線592
は高電位とする。
一例を説明する。なお、図28に示すI[j]は配線575[j]に流れる電流信号、I
[j+1]は配線575[j+1]に流れる電流信号、IREFは配線575[REF]
に流れる電流信号である。また、配線573は低電位、配線591は低電位、配線592
は高電位とする。
図28において、時刻T01乃至時刻T04は、各記憶素子520にマトリクスの各行列
要素に対応するデータを格納する動作に相当する。また、時刻T05乃至時刻T06は、
列出力回路527に補正電圧を設定する動作に相当する。また、時刻T07乃至時刻T1
0は、各列の記憶素子520のデータに対応した出力データを取得する動作に相当する。
また、時刻T11乃至時刻T12は、各記憶素子520に格納するデータの電位をマトリ
クスの行列要素に対応させ、選択信号の電位をベクトルの行要素に対応させた場合のベク
トル・マトリクス積演算の結果に対応したデータを取得する動作に対応する。
要素に対応するデータを格納する動作に相当する。また、時刻T05乃至時刻T06は、
列出力回路527に補正電圧を設定する動作に相当する。また、時刻T07乃至時刻T1
0は、各列の記憶素子520のデータに対応した出力データを取得する動作に相当する。
また、時刻T11乃至時刻T12は、各記憶素子520に格納するデータの電位をマトリ
クスの行列要素に対応させ、選択信号の電位をベクトルの行要素に対応させた場合のベク
トル・マトリクス積演算の結果に対応したデータを取得する動作に対応する。
なお、トランジスタ542、トランジスタ543、トランジスタ545乃至トランジスタ
547、トランジスタ552は、特に断りのない場合は飽和領域で動作するものとする。
すなわち、当該トランジスタのゲート電圧、ソース電圧、ドレイン電圧は、飽和領域で動
作する範囲の電圧に適切にバイアスされているものとする。なお、当該トランジスタの動
作が、理想的な飽和領域での動作からずれていても、出力データの精度が所望の範囲内で
得られる場合であれば、当該トランジスタのゲート電圧、ソース電圧、ドレイン電圧は、
適切にバイアスされているものとみなす。なお、その他のトランジスタ、すなわち、トラ
ンジスタ541、トランジスタ544、トランジスタ548乃至トランジスタ551、ト
ランジスタ553およびトランジスタ554は、オンオフ制御ができるスイッチ機能を有
していればよい。
547、トランジスタ552は、特に断りのない場合は飽和領域で動作するものとする。
すなわち、当該トランジスタのゲート電圧、ソース電圧、ドレイン電圧は、飽和領域で動
作する範囲の電圧に適切にバイアスされているものとする。なお、当該トランジスタの動
作が、理想的な飽和領域での動作からずれていても、出力データの精度が所望の範囲内で
得られる場合であれば、当該トランジスタのゲート電圧、ソース電圧、ドレイン電圧は、
適切にバイアスされているものとみなす。なお、その他のトランジスタ、すなわち、トラ
ンジスタ541、トランジスタ544、トランジスタ548乃至トランジスタ551、ト
ランジスタ553およびトランジスタ554は、オンオフ制御ができるスイッチ機能を有
していればよい。
時刻T01乃至時刻T02において、配線572[i]の電位を”H”、配線572[i
+1]の電位を”L”、配線573[j]の電位をVPR−VP[i,j]、配線573
[j+1]の電位をVPR−VP[i,j+1]、配線573[REF]の電位をVPR
とする。このとき、電荷保持部FD[i,j]の電位は、VPR−VP[i,j]、電荷
保持部FD[i,j+1]の電位は、VPR−VP[i,j+1]、電荷保持部FDRE
F[i]の電位は、VPRに設定される。
+1]の電位を”L”、配線573[j]の電位をVPR−VP[i,j]、配線573
[j+1]の電位をVPR−VP[i,j+1]、配線573[REF]の電位をVPR
とする。このとき、電荷保持部FD[i,j]の電位は、VPR−VP[i,j]、電荷
保持部FD[i,j+1]の電位は、VPR−VP[i,j+1]、電荷保持部FDRE
F[i]の電位は、VPRに設定される。
時刻T03乃至時刻T04において、配線572[i]の電位を”L”、配線572[i
+1]の電位を”H”、配線573[j]の電位をVPR−VP[i+1,j]、配線5
73[j+1]の電位VPR−VP[i+1,j+1]、配線573[REF]の電位を
VPRとする。このとき、電荷保持部FD[i+1,j]の電位は、VPR−VP[i+
1,j]、電荷保持部FD[i+1,j+1]の電位は、VPR−VP[i+1,j+1
]、電荷保持部FDREF[i+1]の電位は、VPRに保持される。
+1]の電位を”H”、配線573[j]の電位をVPR−VP[i+1,j]、配線5
73[j+1]の電位VPR−VP[i+1,j+1]、配線573[REF]の電位を
VPRとする。このとき、電荷保持部FD[i+1,j]の電位は、VPR−VP[i+
1,j]、電荷保持部FD[i+1,j+1]の電位は、VPR−VP[i+1,j+1
]、電荷保持部FDREF[i+1]の電位は、VPRに保持される。
さて、配線571[i]の電位をVW[i]とした場合、記憶素子520[i,j]にお
けるトランジスタ542のドレイン電流I[i,j]=k(VW[i]−Vth+VPR
−VP[i,j])2となる。また、参照記憶素子522[i]におけるトランジスタ5
42のドレイン電流IREF[i]=k(VW[i]−Vth+VPR)2となる。ここ
で、kは係数、Vthはトランジスタ542のしきい値電圧である。なお、配線571[
i]の電位は容量素子558を介してトランジスタ542のゲート電位に重畳されるため
、配線571[i]の電位変化がトランジスタ542のゲート電位の直接の増加分とはな
らない。より具体的には、容量素子558の容量とトランジスタ542のゲート容量と寄
生容量より算出できる容量結合係数を配線571[i]の電位変化に乗じた電位変化がト
ランジスタ542のゲート電位の増加分となる。ここでは、簡単のため、当該容量結合係
数を乗じた電位をVW[i]とするが、実際に配線571[i]に供給する電位は、当該
容量結合係数を用いることで適宜換算すればよい。
けるトランジスタ542のドレイン電流I[i,j]=k(VW[i]−Vth+VPR
−VP[i,j])2となる。また、参照記憶素子522[i]におけるトランジスタ5
42のドレイン電流IREF[i]=k(VW[i]−Vth+VPR)2となる。ここ
で、kは係数、Vthはトランジスタ542のしきい値電圧である。なお、配線571[
i]の電位は容量素子558を介してトランジスタ542のゲート電位に重畳されるため
、配線571[i]の電位変化がトランジスタ542のゲート電位の直接の増加分とはな
らない。より具体的には、容量素子558の容量とトランジスタ542のゲート容量と寄
生容量より算出できる容量結合係数を配線571[i]の電位変化に乗じた電位変化がト
ランジスタ542のゲート電位の増加分となる。ここでは、簡単のため、当該容量結合係
数を乗じた電位をVW[i]とするが、実際に配線571[i]に供給する電位は、当該
容量結合係数を用いることで適宜換算すればよい。
ここで、配線575[j]に流れる電流I[j]=ΣiI[i,j]、配線575[RE
F]に流れる電流IREF=ΣiIREF[i]とすると、その差分ΔI[j]=IRE
F−I[j]=ΣiIREF[i]−ΣiI[i,j]=Σ(k(VW[i]−Vth+
VPR)2−k(VW[i]−Vth+VPR−VP[i,j])2)=2kΣi(VW
[i]・VP[i,j])−2kΣi(Vth−VPR)・VP[i,j]−kΣiVP
[i,j]2である。
F]に流れる電流IREF=ΣiIREF[i]とすると、その差分ΔI[j]=IRE
F−I[j]=ΣiIREF[i]−ΣiI[i,j]=Σ(k(VW[i]−Vth+
VPR)2−k(VW[i]−Vth+VPR−VP[i,j])2)=2kΣi(VW
[i]・VP[i,j])−2kΣi(Vth−VPR)・VP[i,j]−kΣiVP
[i,j]2である。
第1項2kΣi(VW[i]・VP[i,j])は、第j列における配線571[i]の
電位VW[i]と記憶素子520[i,j]における電荷保持部FD[i,j]の電位V
P[i,j]との積の和に相当し、第2項と第3項との和−2kΣi(Vth−VPR)
・VP[i,j]−kΣiVP[i,j]2=Ioffset[j]を配線575[j]
に流れる電流I[j]と配線575[REF]に流れる電流IREFとの差分ΔI[j]
から差し引くことで算出することができることになる。
電位VW[i]と記憶素子520[i,j]における電荷保持部FD[i,j]の電位V
P[i,j]との積の和に相当し、第2項と第3項との和−2kΣi(Vth−VPR)
・VP[i,j]−kΣiVP[i,j]2=Ioffset[j]を配線575[j]
に流れる電流I[j]と配線575[REF]に流れる電流IREFとの差分ΔI[j]
から差し引くことで算出することができることになる。
なお、Ioffset[j]は、VW[i]を全て0V、すなわち、配線571[i]の
電位を全て0Vとしたときの配線575[j]に流れる電流I[j]と配線575[RE
F]に流れる電流IREFとの差分に相当する。
電位を全て0Vとしたときの配線575[j]に流れる電流I[j]と配線575[RE
F]に流れる電流IREFとの差分に相当する。
時刻T05乃至時刻T06において、配線593の電位を”H”、配線571[i]の電
位を0V、配線571[i+1]の電位を0Vとする。このとき、配線575[j]に電
流I[j]が流れ、配線575[REF]に電流IREFが流れ、列出力回路527[j
]におけるトランジスタ543には、電流IC[j]が流れる。また、配線575[j+
1]に電流I[j+1]が流れ、配線575[REF]に電流IREFが流れ、列出力回
路527[j+1]におけるトランジスタ543には電流IC[j+1]が流れる。
位を0V、配線571[i+1]の電位を0Vとする。このとき、配線575[j]に電
流I[j]が流れ、配線575[REF]に電流IREFが流れ、列出力回路527[j
]におけるトランジスタ543には、電流IC[j]が流れる。また、配線575[j+
1]に電流I[j+1]が流れ、配線575[REF]に電流IREFが流れ、列出力回
路527[j+1]におけるトランジスタ543には電流IC[j+1]が流れる。
さて、列出力回路527[j]において、トランジスタ547とトランジスタ552で構
成されるカレントミラー回路により、トランジスタ547およびトランジスタ551を介
して流れる電流(I[j]+IC[j])は、トランジスタ552およびトランジスタ5
54を介して流れる電流IREFと等しくなる。
成されるカレントミラー回路により、トランジスタ547およびトランジスタ551を介
して流れる電流(I[j]+IC[j])は、トランジスタ552およびトランジスタ5
54を介して流れる電流IREFと等しくなる。
また、容量素子559には、当該電流IC[j]を供給しうる電位が格納されることにな
る。ここで、Ioffset[j]=IREF−I[j]、IREF=I[j]+IC[
j]から、電流IC[j]は、Ioffset[j]に等しいことがわかる。したがって
、配線593の電位を”L”とした後、列出力回路527[j]におけるトランジスタ5
43は、容量素子559に保持された電位により、Ioffset[j]を供給する電流
源として機能する。また、同様に、列出力回路527[j+1]におけるトランジスタ5
43は、容量素子559に保持された電位により、Ioffset[j+1]を供給する
電流源として機能する。
る。ここで、Ioffset[j]=IREF−I[j]、IREF=I[j]+IC[
j]から、電流IC[j]は、Ioffset[j]に等しいことがわかる。したがって
、配線593の電位を”L”とした後、列出力回路527[j]におけるトランジスタ5
43は、容量素子559に保持された電位により、Ioffset[j]を供給する電流
源として機能する。また、同様に、列出力回路527[j+1]におけるトランジスタ5
43は、容量素子559に保持された電位により、Ioffset[j+1]を供給する
電流源として機能する。
時刻T07乃至時刻T08において、配線571[i]の電位をVW[i]、配線571
[i+1]の電位を0V、配線594の電位を”H”とする。このとき、列出力回路52
7[j]において、電流I[j]と電流IC[j]=Ioffset[j]の和に等しい
電流がトランジスタ548を介して流れる。また、当該電流は、トランジスタ545とト
ランジスタ546で構成されるカレントミラー回路により、トランジスタ546およびト
ランジスタ549を介して抵抗R2に流れる電流に等しくなる。
[i+1]の電位を0V、配線594の電位を”H”とする。このとき、列出力回路52
7[j]において、電流I[j]と電流IC[j]=Ioffset[j]の和に等しい
電流がトランジスタ548を介して流れる。また、当該電流は、トランジスタ545とト
ランジスタ546で構成されるカレントミラー回路により、トランジスタ546およびト
ランジスタ549を介して抵抗R2に流れる電流に等しくなる。
一方、電流IREFは、トランジスタ553を介して流れ、トランジスタ547とトラン
ジスタ552で構成されるカレントミラー回路により、トランジスタ547およびトラン
ジスタ550を介して抵抗R1に流れる電流に等しくなる。ここで、抵抗R1と抵抗R2
の抵抗値を等しくRとすると、オペアンプ529から配線595[j]に出力される信号
はI[j]+Ioffset[j]−IREFに比例し、2kΣi(VW[i]・VP[
i,j])=2k・VW[i]・VP[i,j]となる。すなわち、記憶素子520[i
,j]のデータに依存した出力が得られることになる。つまり、適宜規格化することで、
配線595[j]に記憶素子520[i,j]のデータを出力することができる。また、
同様に、列出力回路527[j+1]における配線595[j+1]に記憶素子520[
i,j+1]のデータを出力することができる。
ジスタ552で構成されるカレントミラー回路により、トランジスタ547およびトラン
ジスタ550を介して抵抗R1に流れる電流に等しくなる。ここで、抵抗R1と抵抗R2
の抵抗値を等しくRとすると、オペアンプ529から配線595[j]に出力される信号
はI[j]+Ioffset[j]−IREFに比例し、2kΣi(VW[i]・VP[
i,j])=2k・VW[i]・VP[i,j]となる。すなわち、記憶素子520[i
,j]のデータに依存した出力が得られることになる。つまり、適宜規格化することで、
配線595[j]に記憶素子520[i,j]のデータを出力することができる。また、
同様に、列出力回路527[j+1]における配線595[j+1]に記憶素子520[
i,j+1]のデータを出力することができる。
同様に、時刻T09乃至時刻T10において、配線571[i]の電位を0V、配線57
1[i+1]の電位をVW[i+1]、配線594の電位を”H”とすると、配線595
[j]に記憶素子520[i+1,j]のデータを出力することができる。また、列出力
回路527[j+1]における配線595[j+1]に記憶素子520[i+1,j+1
]のデータを出力することができる。
1[i+1]の電位をVW[i+1]、配線594の電位を”H”とすると、配線595
[j]に記憶素子520[i+1,j]のデータを出力することができる。また、列出力
回路527[j+1]における配線595[j+1]に記憶素子520[i+1,j+1
]のデータを出力することができる。
時刻T11乃至時刻T12において、配線571[i]の電位をVW[i]、配線571
[i+1]の電位をVW[i+1]、配線594の電位を”H”とする。このとき、列出
力回路527[j]において、電流I[j]と電流IC[j]=Ioffset[j]の
和に等しい電流がトランジスタ548を介して流れる。当該電流は、トランジスタ545
とトランジスタ546で構成されるカレントミラー回路により、トランジスタ546およ
びトランジスタ549を介して抵抗R2に流れる電流に等しくなる。
[i+1]の電位をVW[i+1]、配線594の電位を”H”とする。このとき、列出
力回路527[j]において、電流I[j]と電流IC[j]=Ioffset[j]の
和に等しい電流がトランジスタ548を介して流れる。当該電流は、トランジスタ545
とトランジスタ546で構成されるカレントミラー回路により、トランジスタ546およ
びトランジスタ549を介して抵抗R2に流れる電流に等しくなる。
一方、電流IREFは、トランジスタ552を介して流れ、トランジスタ547とトラン
ジスタ552で構成されるカレントミラー回路により、トランジスタ547およびトラン
ジスタ550を介して抵抗R1に流れる電流に等しくなる。
ジスタ552で構成されるカレントミラー回路により、トランジスタ547およびトラン
ジスタ550を介して抵抗R1に流れる電流に等しくなる。
ここで、抵抗R1と抵抗R2の抵抗値を等しくRとすると、オペアンプ529から配線5
95[j]に出力される信号は、I[j]+Ioffset[j]−IREFに比例し、
2kΣ(VW[i]・VP[i,j])=2k・(VW[i]・VP[i,j]+VW[
i+1]・VP[i+1,j])となる。すなわち、記憶素子520[i,j]のデータ
と記憶素子520[i+1,j]のデータをVW[i]:VW[i+1]で重み付けした
値に比例した出力が得られることになる。
95[j]に出力される信号は、I[j]+Ioffset[j]−IREFに比例し、
2kΣ(VW[i]・VP[i,j])=2k・(VW[i]・VP[i,j]+VW[
i+1]・VP[i+1,j])となる。すなわち、記憶素子520[i,j]のデータ
と記憶素子520[i+1,j]のデータをVW[i]:VW[i+1]で重み付けした
値に比例した出力が得られることになる。
つまり、適宜規格化することで、各記憶素子520に格納するデータの電位をマトリクス
の行列要素に対応させ、配線571の電位をベクトルの行要素に対応させた場合のベクト
ル・マトリクス積演算の結果の第j成分に対応したデータをオペアンプ529から配線5
95[j]に出力させることができる。また、同様に、ベクトル・マトリクス積演算の結
果の第j+1成分に対応したデータをオペアンプ529から配線595[j+1]に出力
させることができる。
の行列要素に対応させ、配線571の電位をベクトルの行要素に対応させた場合のベクト
ル・マトリクス積演算の結果の第j成分に対応したデータをオペアンプ529から配線5
95[j]に出力させることができる。また、同様に、ベクトル・マトリクス積演算の結
果の第j+1成分に対応したデータをオペアンプ529から配線595[j+1]に出力
させることができる。
以上のような回路構成および動作方法を用いることで、ベクトル・マトリクス積演算を小
さな回路規模で高速、低消費電力で可能な半導体装置を提供することができる。
さな回路規模で高速、低消費電力で可能な半導体装置を提供することができる。
なお、記憶素子520および参照記憶素子522の回路は図26に示した構成に限らず、
図29(A)、(B)に示すように、トランジスタ541、トランジスタ542にバック
ゲートを設けた構成であってもよい。図29(A)は、トランジスタ541のフロントゲ
ートとバックゲートを同電位にする構成およびトランジスタ542のバックゲートに定電
位を供給する構成である。また、図29(B)はトランジスタ541およびトランジスタ
542ともにバックゲートに定電位を供給する構成である。フロントゲートと同じ電位が
バックゲートに印加される構成では、オン電流を増加させることができる。また、バック
ゲートに定電位を印加する構成では、しきい値電圧を制御することができる。なお、一つ
の記憶素子に含まれるトランジスタに対し、フロントゲートと同じ電位がバックゲートに
印加される構成、バックゲートに定電位を印加する構成、またはバックゲートを設けない
構成を必要に応じて任意に組み合わせた回路構成としてもよい。
図29(A)、(B)に示すように、トランジスタ541、トランジスタ542にバック
ゲートを設けた構成であってもよい。図29(A)は、トランジスタ541のフロントゲ
ートとバックゲートを同電位にする構成およびトランジスタ542のバックゲートに定電
位を供給する構成である。また、図29(B)はトランジスタ541およびトランジスタ
542ともにバックゲートに定電位を供給する構成である。フロントゲートと同じ電位が
バックゲートに印加される構成では、オン電流を増加させることができる。また、バック
ゲートに定電位を印加する構成では、しきい値電圧を制御することができる。なお、一つ
の記憶素子に含まれるトランジスタに対し、フロントゲートと同じ電位がバックゲートに
印加される構成、バックゲートに定電位を印加する構成、またはバックゲートを設けない
構成を必要に応じて任意に組み合わせた回路構成としてもよい。
また、図30(A)に示すように、トランジスタ542と配線575との間にトランジス
タ5401を設けた構成としてもよい。トランジスタ5401は配線5701の電位によ
ってオンオフが制御されるスイッチングトランジスタとしての機能を有する。また、図3
0(B)に示すように、トランジスタ542と配線574との間にトランジスタ5402
を設けた構成としてもよい。トランジスタ5402は配線5702の電位によってオンオ
フが制御されるスイッチングトランジスタとしての機能を有する。また、トランジスタ5
41を設けずにトランジスタ542をフローティングゲート型のトランジスタとする構成
とすることもできる。
タ5401を設けた構成としてもよい。トランジスタ5401は配線5701の電位によ
ってオンオフが制御されるスイッチングトランジスタとしての機能を有する。また、図3
0(B)に示すように、トランジスタ542と配線574との間にトランジスタ5402
を設けた構成としてもよい。トランジスタ5402は配線5702の電位によってオンオ
フが制御されるスイッチングトランジスタとしての機能を有する。また、トランジスタ5
41を設けずにトランジスタ542をフローティングゲート型のトランジスタとする構成
とすることもできる。
次に、本発明の一態様の半導体装置の具体的な構成例について、図面を参照して説明する
。図31(A)は、本発明の一態様の半導体装置の構成を示す断面図であり、記憶素子5
20が形成される領域の断面の一例を示している。
。図31(A)は、本発明の一態様の半導体装置の構成を示す断面図であり、記憶素子5
20が形成される領域の断面の一例を示している。
当該半導体装置は、酸化物半導体を有するトランジスタ541、および容量素子558を
有する層2200と、シリコン基板530に設けられたトランジスタ542を有する層2
300を備える構成とすることができる。
有する層2200と、シリコン基板530に設けられたトランジスタ542を有する層2
300を備える構成とすることができる。
なお、本実施の形態において、各配線、各電極および各導電体581を個別の要素として
図示しているが、それらが電気的に接続している場合においては、同一の要素として設け
られる場合もある。また、トランジスタのゲート電極、ソース電極、またはドレイン電極
が導電体581を介して各配線と接続される形態は一例であり、トランジスタのゲート電
極、ソース電極、またはドレイン電極のそれぞれが配線としての機能を有する場合もある
。また、図面に示される配線等の一部が設けられない場合や、図示しない配線やトランジ
スタ等が各層に含まれる場合もある。
図示しているが、それらが電気的に接続している場合においては、同一の要素として設け
られる場合もある。また、トランジスタのゲート電極、ソース電極、またはドレイン電極
が導電体581を介して各配線と接続される形態は一例であり、トランジスタのゲート電
極、ソース電極、またはドレイン電極のそれぞれが配線としての機能を有する場合もある
。また、図面に示される配線等の一部が設けられない場合や、図示しない配線やトランジ
スタ等が各層に含まれる場合もある。
また、各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有する絶縁層53
2乃至絶縁層535等が設けられる。例えば、絶縁層532乃至絶縁層535等は、酸化
シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アク
リル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層532乃至絶縁
層535等の上面は、必要に応じてCMP(Chemical Mechanical
Polishing)法等で平坦化処理を行うことが好ましい。
2乃至絶縁層535等が設けられる。例えば、絶縁層532乃至絶縁層535等は、酸化
シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アク
リル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層532乃至絶縁
層535等の上面は、必要に応じてCMP(Chemical Mechanical
Polishing)法等で平坦化処理を行うことが好ましい。
なお、図31(A)において、トランジスタ541はバックゲートを有する形態を例示し
ているが、図31(B)に示すように、バックゲートを有さない形態であってもよい。当
該バックゲートは、対向して設けられるトランジスタのフロントゲートと電気的に接続す
る場合がある。または、当該バックゲートにフロントゲートとは異なる固定電位が供給さ
れる場合がある。なお、当該バックゲート有無に関する形態は、本実施の形態で説明する
他の半導体装置の形態にも適用することができる。
ているが、図31(B)に示すように、バックゲートを有さない形態であってもよい。当
該バックゲートは、対向して設けられるトランジスタのフロントゲートと電気的に接続す
る場合がある。または、当該バックゲートにフロントゲートとは異なる固定電位が供給さ
れる場合がある。なお、当該バックゲート有無に関する形態は、本実施の形態で説明する
他の半導体装置の形態にも適用することができる。
また、シリコン基板530としては、代表的に単結晶シリコン基板を用いることができる
が、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウム
ガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いるこ
ともできる。
が、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウム
ガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いるこ
ともできる。
また、トランジスタ542は、図31(C)に示すように、シリコン薄膜の活性層538
を有するトランジスタであってもよい。また、活性層538は、多結晶シリコンやSOI
(Silicon on Insulator)の単結晶シリコンとすることができる。
この構成の場合、基板530にはガラス基板などの絶縁表面を有する基板を用いることが
できる。
を有するトランジスタであってもよい。また、活性層538は、多結晶シリコンやSOI
(Silicon on Insulator)の単結晶シリコンとすることができる。
この構成の場合、基板530にはガラス基板などの絶縁表面を有する基板を用いることが
できる。
ここで、図31(A)に示すように、酸化物半導体を有するトランジスタが形成される領
域と、シリコン基板530にトランジスタが形成される領域との間には絶縁層580が設
けられる。
域と、シリコン基板530にトランジスタが形成される領域との間には絶縁層580が設
けられる。
例えば、トランジスタ542の活性領域近傍に設けられる絶縁層中の水素はシリコンのダ
ングリングボンドを終端する。したがって、当該水素はトランジスタ542の信頼性を向
上させる効果がある。一方、トランジスタ541等の活性層である酸化物半導体層の近傍
に設けられる絶縁層中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる
。絶縁層580により、一方の層に水素を閉じ込めることでトランジスタ542の信頼性
が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されること
でトランジスタ541等の信頼性も向上させることができる。
ングリングボンドを終端する。したがって、当該水素はトランジスタ542の信頼性を向
上させる効果がある。一方、トランジスタ541等の活性層である酸化物半導体層の近傍
に設けられる絶縁層中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる
。絶縁層580により、一方の層に水素を閉じ込めることでトランジスタ542の信頼性
が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されること
でトランジスタ541等の信頼性も向上させることができる。
絶縁層580としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウ
ム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸
化窒化ハフニウム、イットリア安定化ジルコニア(YSZ)等を用いることができる。
ム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸
化窒化ハフニウム、イットリア安定化ジルコニア(YSZ)等を用いることができる。
トランジスタ541には、OSトランジスタを用いることができる。
OSトランジスタは極めて低いオフ電流特性を有するため、例えば、記憶素子520のト
ランジスタ541にOSトランジスタを用いた場合には、電荷蓄積部(FD)で電荷を保
持できる期間を極めて長くすることができる。そのため、書き込んだ情報のリフレッシュ
の頻度を少なくすることができ、半導体装置の消費電力を抑えることができる。または、
当該半導体装置を実質的に不揮発性の記憶装置として用いることもできる。
ランジスタ541にOSトランジスタを用いた場合には、電荷蓄積部(FD)で電荷を保
持できる期間を極めて長くすることができる。そのため、書き込んだ情報のリフレッシュ
の頻度を少なくすることができ、半導体装置の消費電力を抑えることができる。または、
当該半導体装置を実質的に不揮発性の記憶装置として用いることもできる。
また、本発明の一態様の半導体装置は、図32に示す構成とすることができる。
図32に示す半導体装置は、図31(A)に示した形態に加えて、シリコン基板530に
アナログ処理回路524が有するカレントミラー回路を設けた構成である。なお、図32
では、トランジスタ545およびトランジスタ546からなるカレントミラー回路を例示
したが、アナログ処理回路524が有する他のトランジスタや容量素子などがシリコン基
板530に設けられていてもよい。
アナログ処理回路524が有するカレントミラー回路を設けた構成である。なお、図32
では、トランジスタ545およびトランジスタ546からなるカレントミラー回路を例示
したが、アナログ処理回路524が有する他のトランジスタや容量素子などがシリコン基
板530に設けられていてもよい。
また、行デコーダ525やA/D変換回路526が有するトランジスタおよび容量素子な
どがシリコン基板530に設けられていてもよい。
どがシリコン基板530に設けられていてもよい。
本発明の一態様の半導体装置は、図31(A)および図32に示すようにOSトランジス
タとSiトランジスタが重なる領域を有する構成とすることができるため、装置の小型化
することができる。
タとSiトランジスタが重なる領域を有する構成とすることができるため、装置の小型化
することができる。
なお、本実施の形態における半導体装置が有するトランジスタの構成は一例である。した
がって、例えば、トランジスタ541乃至トランジスタ554のいずれか一つ以上を活性
領域または活性層にシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガ
リウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機
半導体等を有するトランジスタで構成することもできる。よって、トランジスタ541な
どの活性領域に、酸化物半導体を有さない構成とすることもできる。また、トランジスタ
541乃至トランジスタ554を活性層に酸化物半導体層を有するトランジスタで構成す
ることもできる。
がって、例えば、トランジスタ541乃至トランジスタ554のいずれか一つ以上を活性
領域または活性層にシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガ
リウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機
半導体等を有するトランジスタで構成することもできる。よって、トランジスタ541な
どの活性領域に、酸化物半導体を有さない構成とすることもできる。また、トランジスタ
541乃至トランジスタ554を活性層に酸化物半導体層を有するトランジスタで構成す
ることもできる。
図26に示す記憶素子520を有する回路は、電力が供給されない状況でも記憶内容の保
持が可能で、かつ、書き込み回数にも制限が無い回路の一例である。
持が可能で、かつ、書き込み回数にも制限が無い回路の一例である。
酸化物半導体を用いたトランジスタは、オフ電流が極めて低い電気特性を有するため、長
時間の電荷保持を可能とする。例えば、ソースとドレインとの間の電圧を0.1V、5V
、または、10V程度とした場合、トランジスタのチャネル幅で規格化したオフ電流は、
数yA/μmから数zA/μmにまで低減することができる。一方、酸化物半導体以外の
材料、例えば結晶シリコンなどを用いたトランジスタは、高速動作が容易である。したが
って、両者を組み合わせることにより、データの保持能力が高く、動作が高速な記憶装置
を構成することができる。
時間の電荷保持を可能とする。例えば、ソースとドレインとの間の電圧を0.1V、5V
、または、10V程度とした場合、トランジスタのチャネル幅で規格化したオフ電流は、
数yA/μmから数zA/μmにまで低減することができる。一方、酸化物半導体以外の
材料、例えば結晶シリコンなどを用いたトランジスタは、高速動作が容易である。したが
って、両者を組み合わせることにより、データの保持能力が高く、動作が高速な記憶装置
を構成することができる。
記憶素子520を有する回路では、トランジスタ542のゲート電極の電位が保持可能と
いう特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
いう特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、配線572の電位をトランジスタ5
41がオン状態となる電位にして、トランジスタ541をオン状態とする。
41がオン状態となる電位にして、トランジスタ541をオン状態とする。
上記動作により、配線573の電位が、トランジスタ542のゲート電極、および容量素
子558に与えられる。すなわち、電荷蓄積部(FD)には、所定の電荷が与えられる(
書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、
Highレベル電荷という)のいずれかが与えられるものとする。
子558に与えられる。すなわち、電荷蓄積部(FD)には、所定の電荷が与えられる(
書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、
Highレベル電荷という)のいずれかが与えられるものとする。
その後、配線572の電位をトランジスタ541がオフ状態となる電位にして、トランジ
スタ541をオフ状態とすることにより、電荷蓄積部(FD)に与えられた電荷が保持さ
れる(保持)。トランジスタ541のオフ電流は極めて小さいため、電荷蓄積部(FD)
の電荷は長時間にわたって保持される。
スタ541をオフ状態とすることにより、電荷蓄積部(FD)に与えられた電荷が保持さ
れる(保持)。トランジスタ541のオフ電流は極めて小さいため、電荷蓄積部(FD)
の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。配線574に所定の電位(定電位)を与えた状態
で、配線571に適切な電位(読み出し電位)を与えると、電荷蓄積部(FD)に保持さ
れた電荷量に応じて、配線575は異なる電位をとる。
で、配線571に適切な電位(読み出し電位)を与えると、電荷蓄積部(FD)に保持さ
れた電荷量に応じて、配線575は異なる電位をとる。
一般に、トランジスタ542をnチャネル型とすると、トランジスタ542のゲート電極
(電荷蓄積部(FD))にHighレベル電荷が与えられている場合の見かけのしきい値
電圧Vth_Hは、トランジスタ542のゲート電極(電荷蓄積部(FD))にLowレ
ベル電荷が与えられている場合の見かけのしきい値電圧Vth_Lより低くなる。
(電荷蓄積部(FD))にHighレベル電荷が与えられている場合の見かけのしきい値
電圧Vth_Hは、トランジスタ542のゲート電極(電荷蓄積部(FD))にLowレ
ベル電荷が与えられている場合の見かけのしきい値電圧Vth_Lより低くなる。
ここで、見かけのしきい値電圧とは、トランジスタ542を「オン状態」とするために必
要な配線571の電位をいうものとする。したがって、配線571の電位をVth_Hと
Vth_Lの間の電位V0とすることにより、トランジスタ542のゲート電極(電荷蓄
積部(FD))に与えられた電荷を判別できる。
要な配線571の電位をいうものとする。したがって、配線571の電位をVth_Hと
Vth_Lの間の電位V0とすることにより、トランジスタ542のゲート電極(電荷蓄
積部(FD))に与えられた電荷を判別できる。
例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、配線571
の電位がV0(>Vth_H)となれば、トランジスタ542は「オン状態」となる。L
owレベル電荷が与えられていた場合には、配線571の電位がV0(<Vth_L)と
なっても、トランジスタ542は「オフ状態」のままである。このため、配線575の電
位を判別することで、保持されている情報を読み出すことができる。
の電位がV0(>Vth_H)となれば、トランジスタ542は「オン状態」となる。L
owレベル電荷が与えられていた場合には、配線571の電位がV0(<Vth_L)と
なっても、トランジスタ542は「オフ状態」のままである。このため、配線575の電
位を判別することで、保持されている情報を読み出すことができる。
なお、記憶素子をアレイ状に配置して用いる場合は、所望の記憶素子の情報のみを読み出
せることが必要になる。このように情報を読み出さない記憶素子においては、ゲート電極
に与えられている電位にかかわらず、トランジスタ542が「オフ状態」となるような電
位、つまり、Vth_Hより小さい電位を配線571に与えればよい。または、ゲート電
極に与えられている電位にかかわらず、トランジスタ542が「オン状態」となるような
電位、つまり、Vth_Lより大きい電位を配線571に与えればよい。
せることが必要になる。このように情報を読み出さない記憶素子においては、ゲート電極
に与えられている電位にかかわらず、トランジスタ542が「オフ状態」となるような電
位、つまり、Vth_Hより小さい電位を配線571に与えればよい。または、ゲート電
極に与えられている電位にかかわらず、トランジスタ542が「オン状態」となるような
電位、つまり、Vth_Lより大きい電位を配線571に与えればよい。
図26に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極め
て小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが
可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻
度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。ま
た、電力の供給がない場合(ただし、電位は固定されていることが望ましい)であっても
、長期にわたって記憶内容を保持することが可能である。なお、記憶内容の保持期間中に
電力を供給する動作を行ってもよい。
て小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが
可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻
度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。ま
た、電力の供給がない場合(ただし、電位は固定されていることが望ましい)であっても
、長期にわたって記憶内容を保持することが可能である。なお、記憶内容の保持期間中に
電力を供給する動作を行ってもよい。
また、上述した駆動方法においては、電荷蓄積部(FD)への情報の書き込みに高い電圧
を必要とせず、トランジスタ542の劣化の問題もない。例えば、従来の不揮発性メモリ
のような高電圧印加によるフローティングゲートへの電子の注入や、フローティングゲー
トからの電子の引き抜きを行う動作がないため、トランジスタ542のゲート絶縁膜の劣
化などの問題が生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発
性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する
。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため
、高速な動作も容易に実現しうる。
を必要とせず、トランジスタ542の劣化の問題もない。例えば、従来の不揮発性メモリ
のような高電圧印加によるフローティングゲートへの電子の注入や、フローティングゲー
トからの電子の引き抜きを行う動作がないため、トランジスタ542のゲート絶縁膜の劣
化などの問題が生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発
性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する
。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため
、高速な動作も容易に実現しうる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態
において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定さ
れない。例えば、本発明の一態様として、記憶素子を有する半導体装置に適用した場合の
例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況
に応じて、本発明の一態様は、記憶素子を有する半導体装置に適用しなくてもよい。例え
ば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。
において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定さ
れない。例えば、本発明の一態様として、記憶素子を有する半導体装置に適用した場合の
例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況
に応じて、本発明の一態様は、記憶素子を有する半導体装置に適用しなくてもよい。例え
ば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
である。
(実施の形態3)
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジ
スタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のた
めに一部の要素を拡大、縮小、または省略して図示している。
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジ
スタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のた
めに一部の要素を拡大、縮小、または省略して図示している。
図33(A)、(B)は、本発明の一態様のトランジスタ101の上面図および断面図で
ある。図33(A)は上面図であり、図33(A)に示す一点鎖線B1−B2方向の断面
が図33(B)に相当する。また、図33(A)に示す一点鎖線B3−B4方向の断面が
図35(A)に相当する。また、一点鎖線B1−B2方向をチャネル長方向、一点鎖線B
3−B4方向をチャネル幅方向と呼称する。
ある。図33(A)は上面図であり、図33(A)に示す一点鎖線B1−B2方向の断面
が図33(B)に相当する。また、図33(A)に示す一点鎖線B3−B4方向の断面が
図35(A)に相当する。また、一点鎖線B1−B2方向をチャネル長方向、一点鎖線B
3−B4方向をチャネル幅方向と呼称する。
トランジスタ101は、基板115と接する絶縁層120と、絶縁層120と接する酸化
物半導体層130と、酸化物半導体層130と電気的に接続する導電層140および導電
層150と、酸化物半導体層130、導電層140および導電層150と接する絶縁層1
60と、絶縁層160と接する導電層170と、導電層140、導電層150、絶縁層1
60および導電層170と接する絶縁層175と、絶縁層175と接する絶縁層180と
、を有する。また、必要に応じて絶縁層180に平坦化膜としての機能を付加してもよい
。
物半導体層130と、酸化物半導体層130と電気的に接続する導電層140および導電
層150と、酸化物半導体層130、導電層140および導電層150と接する絶縁層1
60と、絶縁層160と接する導電層170と、導電層140、導電層150、絶縁層1
60および導電層170と接する絶縁層175と、絶縁層175と接する絶縁層180と
、を有する。また、必要に応じて絶縁層180に平坦化膜としての機能を付加してもよい
。
ここで、導電層140はソース電極層、導電層150はドレイン電極層、絶縁層160は
ゲート絶縁膜、導電層170はゲート電極層としてそれぞれ機能することができる。
ゲート絶縁膜、導電層170はゲート電極層としてそれぞれ機能することができる。
また、図33(B)に示す領域231はソース領域、領域232はドレイン領域、領域2
33はチャネル形成領域として機能することができる。領域231および領域232は導
電層140および導電層150とそれぞれ接しており、導電層140および導電層150
として酸素と結合しやすい導電材料を用いれば領域231および領域232を低抵抗化す
ることができる。
33はチャネル形成領域として機能することができる。領域231および領域232は導
電層140および導電層150とそれぞれ接しており、導電層140および導電層150
として酸素と結合しやすい導電材料を用いれば領域231および領域232を低抵抗化す
ることができる。
具体的には、酸化物半導体層130と導電層140および導電層150とが接することで
酸化物半導体層130内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層130内に残
留または外部から拡散する水素との相互作用により、領域231および領域232は低抵
抗のn型となる。
酸化物半導体層130内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層130内に残
留または外部から拡散する水素との相互作用により、領域231および領域232は低抵
抗のn型となる。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることも
できる。
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることも
できる。
また、導電層170は、導電層171および導電層172の二層で形成される例を図示し
ているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明す
る他のトランジスタにも適用できる。
ているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明す
る他のトランジスタにも適用できる。
また、導電層140および導電層150は単層で形成される例を図示しているが、二層以
上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用
できる。
上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用
できる。
また、本発明の一態様のトランジスタは、図33(C)、(D)に示す構成であってもよ
い。図33(C)はトランジスタ102の上面図であり、図33(C)に示す一点鎖線C
1−C2方向の断面が図33(D)に相当する。また、図33(C)に示す一点鎖線C3
−C4方向の断面は、図35(B)に相当する。また、一点鎖線C1−C2方向をチャネ
ル長方向、一点鎖線C3−C4方向をチャネル幅方向と呼称する。
い。図33(C)はトランジスタ102の上面図であり、図33(C)に示す一点鎖線C
1−C2方向の断面が図33(D)に相当する。また、図33(C)に示す一点鎖線C3
−C4方向の断面は、図35(B)に相当する。また、一点鎖線C1−C2方向をチャネ
ル長方向、一点鎖線C3−C4方向をチャネル幅方向と呼称する。
トランジスタ102は、ゲート絶縁膜として作用する絶縁層160の端部とゲート電極層
として作用する導電層170の端部とを一致させない点を除き、トランジスタ101と同
様の構成を有する。トランジスタ102の構造は、導電層140および導電層150が絶
縁層160で広く覆われているため、導電層140および導電層150と導電層170と
の間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
として作用する導電層170の端部とを一致させない点を除き、トランジスタ101と同
様の構成を有する。トランジスタ102の構造は、導電層140および導電層150が絶
縁層160で広く覆われているため、導電層140および導電層150と導電層170と
の間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ101およびトランジスタ102は、導電層170と導電層140および導
電層150が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の
幅は、寄生容量を小さくするために3nm以上300nm未満とすることが好ましい。当
該構成では、酸化物半導体層130にオフセット領域が形成されないため、オン電流の高
いトランジスタを形成しやすい。
電層150が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の
幅は、寄生容量を小さくするために3nm以上300nm未満とすることが好ましい。当
該構成では、酸化物半導体層130にオフセット領域が形成されないため、オン電流の高
いトランジスタを形成しやすい。
また、本発明の一態様のトランジスタは、図33(E)、(F)に示す構成であってもよ
い。図33(E)はトランジスタ103の上面図であり、図33(E)に示す一点鎖線D
1−D2方向の断面が図33(F)に相当する。また、図33(E)に示す一点鎖線D3
−D4方向の断面は、図35(A)に相当する。また、一点鎖線D1−D2方向をチャネ
ル長方向、一点鎖線D3−D4方向をチャネル幅方向と呼称する。
い。図33(E)はトランジスタ103の上面図であり、図33(E)に示す一点鎖線D
1−D2方向の断面が図33(F)に相当する。また、図33(E)に示す一点鎖線D3
−D4方向の断面は、図35(A)に相当する。また、一点鎖線D1−D2方向をチャネ
ル長方向、一点鎖線D3−D4方向をチャネル幅方向と呼称する。
トランジスタ103は、基板115と接する絶縁層120と、絶縁層120と接する酸化
物半導体層130と、酸化物半導体層130と接する絶縁層160と、絶縁層160と接
する導電層170と、酸化物半導体層130、絶縁層160および導電層170を覆う絶
縁層175と、絶縁層175と接する絶縁層180と、絶縁層175および絶縁層180
に設けられた開口部を通じて酸化物半導体層130と電気的に接続する導電層140およ
び導電層150を有する。また、必要に応じて絶縁層180、導電層140および導電層
150に接する絶縁層(平坦化膜)などを有していてもよい。
物半導体層130と、酸化物半導体層130と接する絶縁層160と、絶縁層160と接
する導電層170と、酸化物半導体層130、絶縁層160および導電層170を覆う絶
縁層175と、絶縁層175と接する絶縁層180と、絶縁層175および絶縁層180
に設けられた開口部を通じて酸化物半導体層130と電気的に接続する導電層140およ
び導電層150を有する。また、必要に応じて絶縁層180、導電層140および導電層
150に接する絶縁層(平坦化膜)などを有していてもよい。
ここで、導電層140はソース電極層、導電層150はドレイン電極層、絶縁層160は
ゲート絶縁膜、導電層170はゲート電極層としてそれぞれ機能することができる。
ゲート絶縁膜、導電層170はゲート電極層としてそれぞれ機能することができる。
また、図33(F)に示す領域231はソース領域、領域232はドレイン領域、領域2
33はチャネル形成領域として機能することができる。領域231および領域232は絶
縁層175と接しており、例えば絶縁層175として水素を含む絶縁材料を用いれば領域
231および領域232を低抵抗化することができる。
33はチャネル形成領域として機能することができる。領域231および領域232は絶
縁層175と接しており、例えば絶縁層175として水素を含む絶縁材料を用いれば領域
231および領域232を低抵抗化することができる。
具体的には、絶縁層175を形成するまでの工程により領域231および領域232に生
じる酸素欠損と、絶縁層175から領域231および領域232に拡散する水素との相互
作用により、領域231および領域232は低抵抗のn型となる。なお、水素を含む絶縁
材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
じる酸素欠損と、絶縁層175から領域231および領域232に拡散する水素との相互
作用により、領域231および領域232は低抵抗のn型となる。なお、水素を含む絶縁
材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
また、本発明の一態様のトランジスタは、図34(A)、(B)に示す構成であってもよ
い。図34(A)はトランジスタ104の上面図であり、図34(A)に示す一点鎖線E
1−E2方向の断面が図34(B)に相当する。また、図34(A)に示す一点鎖線E3
−E4方向の断面は、図35(A)に相当する。また、一点鎖線E1−E2方向をチャネ
ル長方向、一点鎖線E3−E4方向をチャネル幅方向と呼称する。
い。図34(A)はトランジスタ104の上面図であり、図34(A)に示す一点鎖線E
1−E2方向の断面が図34(B)に相当する。また、図34(A)に示す一点鎖線E3
−E4方向の断面は、図35(A)に相当する。また、一点鎖線E1−E2方向をチャネ
ル長方向、一点鎖線E3−E4方向をチャネル幅方向と呼称する。
トランジスタ104は、導電層140および導電層150が酸化物半導体層130の端部
を覆うように接している点を除き、トランジスタ103と同様の構成を有する。
を覆うように接している点を除き、トランジスタ103と同様の構成を有する。
また、図34(B)に示す領域331および領域334はソース領域、領域332および
領域335はドレイン領域、領域333はチャネル形成領域として機能することができる
。
領域335はドレイン領域、領域333はチャネル形成領域として機能することができる
。
領域331および領域332は、トランジスタ101における領域231および領域23
2と同様に低抵抗化することができる。
2と同様に低抵抗化することができる。
また、領域334および領域335は、トランジスタ103における領域231および領
域232と同様に低抵抗化することができる。なお、チャネル長方向における領域334
および領域335の長さが100nm以下、好ましくは50nm以下の場合には、ゲート
電界の寄与によりオン電流は大きく低下しない。したがって、領域334および領域33
5の低抵抗化を行わない場合もある。
域232と同様に低抵抗化することができる。なお、チャネル長方向における領域334
および領域335の長さが100nm以下、好ましくは50nm以下の場合には、ゲート
電界の寄与によりオン電流は大きく低下しない。したがって、領域334および領域33
5の低抵抗化を行わない場合もある。
トランジスタ103およびトランジスタ104は、導電層170と導電層140および導
電層150が重なる領域を有さないセルフアライン構造である。セルフアライン構造のト
ランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小
さいため、高速動作用途に適している。
電層150が重なる領域を有さないセルフアライン構造である。セルフアライン構造のト
ランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小
さいため、高速動作用途に適している。
また、本発明の一態様のトランジスタは、図34(C)、(D)に示す構成であってもよ
い。図34(C)はトランジスタ105の上面図であり、図34(C)に示す一点鎖線F
1−F2方向の断面が図34(D)に相当する。また、図34(C)に示す一点鎖線F3
−F4方向の断面は、図35(A)に相当する。また、一点鎖線F1−F2方向をチャネ
ル長方向、一点鎖線F3−F4方向をチャネル幅方向と呼称する。
い。図34(C)はトランジスタ105の上面図であり、図34(C)に示す一点鎖線F
1−F2方向の断面が図34(D)に相当する。また、図34(C)に示す一点鎖線F3
−F4方向の断面は、図35(A)に相当する。また、一点鎖線F1−F2方向をチャネ
ル長方向、一点鎖線F3−F4方向をチャネル幅方向と呼称する。
トランジスタ105は、基板115と接する絶縁層120と、絶縁層120と接する酸化
物半導体層130と、酸化物半導体層130と電気的に接続する導電層141および導電
層151と、酸化物半導体層130、導電層141、導電層151と接する絶縁層160
と、絶縁層160と接する導電層170と、酸化物半導体層130、導電層141、導電
層151、絶縁層160および導電層170と接する絶縁層175と、絶縁層175と接
する絶縁層180と、絶縁層175および絶縁層180に設けられた開口部を通じて導電
層141および導電層151とそれぞれ電気的に接続する導電層142および導電層15
2を有する。また、必要に応じて絶縁層180、導電層142および導電層152に接す
る絶縁層などを有していてもよい。
物半導体層130と、酸化物半導体層130と電気的に接続する導電層141および導電
層151と、酸化物半導体層130、導電層141、導電層151と接する絶縁層160
と、絶縁層160と接する導電層170と、酸化物半導体層130、導電層141、導電
層151、絶縁層160および導電層170と接する絶縁層175と、絶縁層175と接
する絶縁層180と、絶縁層175および絶縁層180に設けられた開口部を通じて導電
層141および導電層151とそれぞれ電気的に接続する導電層142および導電層15
2を有する。また、必要に応じて絶縁層180、導電層142および導電層152に接す
る絶縁層などを有していてもよい。
ここで、導電層141および導電層151は、酸化物半導体層130の上面と接し、側面
には接しない構成となっている。
には接しない構成となっている。
トランジスタ105は、導電層141および導電層151を有する点、絶縁層175およ
び絶縁層180に設けられた開口部を有する点、ならびに当該開口部を通じて導電層14
1および導電層151とそれぞれ電気的に接続する導電層142および導電層152を有
する点を除き、トランジスタ101と同様の構成を有する。導電層140(導電層141
および導電層142)はソース電極層として作用させることができ、導電層150(導電
層151および導電層152)はドレイン電極層として作用させることができる。
び絶縁層180に設けられた開口部を有する点、ならびに当該開口部を通じて導電層14
1および導電層151とそれぞれ電気的に接続する導電層142および導電層152を有
する点を除き、トランジスタ101と同様の構成を有する。導電層140(導電層141
および導電層142)はソース電極層として作用させることができ、導電層150(導電
層151および導電層152)はドレイン電極層として作用させることができる。
また、本発明の一態様のトランジスタは、図34(E)、(F)に示す構成であってもよ
い。図34(E)はトランジスタ106の上面図であり、図34(E)に示す一点鎖線G
1−G2方向の断面が図34(F)に相当する。また、図34(E)に示す一点鎖線G3
−G4方向の断面は、図35(A)に相当する。また、一点鎖線G1−G2方向をチャネ
ル長方向、一点鎖線G3−G4方向をチャネル幅方向と呼称する。
い。図34(E)はトランジスタ106の上面図であり、図34(E)に示す一点鎖線G
1−G2方向の断面が図34(F)に相当する。また、図34(E)に示す一点鎖線G3
−G4方向の断面は、図35(A)に相当する。また、一点鎖線G1−G2方向をチャネ
ル長方向、一点鎖線G3−G4方向をチャネル幅方向と呼称する。
トランジスタ106は、基板115と接する絶縁層120と、絶縁層120と接する酸化
物半導体層130と、酸化物半導体層130と電気的に接続する導電層141および導電
層151と、酸化物半導体層130と接する絶縁層160と、絶縁層160と接する導電
層170と、絶縁層120、酸化物半導体層130、導電層141、導電層151、絶縁
層160、導電層170と接する絶縁層175と、絶縁層175と接する絶縁層180と
、絶縁層175および絶縁層180に設けられた開口部を通じて導電層141および導電
層151とそれぞれ電気的に接続する導電層142および導電層152を有する。また、
必要に応じて絶縁層180、導電層142および導電層152に接する絶縁層(平坦化膜
)などを有していてもよい。
物半導体層130と、酸化物半導体層130と電気的に接続する導電層141および導電
層151と、酸化物半導体層130と接する絶縁層160と、絶縁層160と接する導電
層170と、絶縁層120、酸化物半導体層130、導電層141、導電層151、絶縁
層160、導電層170と接する絶縁層175と、絶縁層175と接する絶縁層180と
、絶縁層175および絶縁層180に設けられた開口部を通じて導電層141および導電
層151とそれぞれ電気的に接続する導電層142および導電層152を有する。また、
必要に応じて絶縁層180、導電層142および導電層152に接する絶縁層(平坦化膜
)などを有していてもよい。
ここで、導電層141および導電層151は、酸化物半導体層130の上面と接し、側面
には接しない構成となっている。
には接しない構成となっている。
トランジスタ106は、導電層141および導電層151を有する点を除き、トランジス
タ103と同様の構成を有する。導電層140(導電層141および導電層142)はソ
ース電極層として作用させることができ、導電層150(導電層151および導電層15
2)はドレイン電極層として作用させることができる。
タ103と同様の構成を有する。導電層140(導電層141および導電層142)はソ
ース電極層として作用させることができ、導電層150(導電層151および導電層15
2)はドレイン電極層として作用させることができる。
トランジスタ105およびトランジスタ106の構成では、導電層140および導電層1
50が絶縁層120と接しない構成であるため、絶縁層120中の酸素が導電層140お
よび導電層150に奪われにくくなり、絶縁層120から酸化物半導体層130中への酸
素の供給を容易とすることができる。
50が絶縁層120と接しない構成であるため、絶縁層120中の酸素が導電層140お
よび導電層150に奪われにくくなり、絶縁層120から酸化物半導体層130中への酸
素の供給を容易とすることができる。
トランジスタ103における領域231および領域232、トランジスタ104およびト
ランジスタ106における領域334および領域335には、酸素欠損を形成し導電率を
高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物とし
ては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリ
ウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、
亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物
の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイ
マージョンイオンインプランテーション法などを用いることができる。
ランジスタ106における領域334および領域335には、酸素欠損を形成し導電率を
高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物とし
ては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリ
ウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、
亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物
の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイ
マージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属
元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸
素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物
半導体層の導電率を高くすることができる。
元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸
素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物
半導体層の導電率を高くすることができる。
不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠
損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を
形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。
なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を
形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。
なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致して
いると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層とし
て機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およ
びドレイン電極層として機能する導電層との接触抵抗を低減することができる。
いると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層とし
て機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およ
びドレイン電極層として機能する導電層との接触抵抗を低減することができる。
また、本発明の一態様のトランジスタは、図36(A)、(B)、(C)、(D)、(E
)、(F)に示すチャネル長方向の断面図、ならびに図35(C)、(D)に示すチャネ
ル幅方向の断面図のように、酸化物半導体層130と基板115との間に導電層173を
備えていてもよい。導電層173を第2のゲート電極層(バックゲート)として用いるこ
とで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図36(A)
、(B)、(C)、(D)、(E)、(F)に示す断面図において、導電層173の幅を
酸化物半導体層130よりも短くしてもよい。さらに、導電層173の幅を導電層170
の幅よりも短くしてもよい。
)、(F)に示すチャネル長方向の断面図、ならびに図35(C)、(D)に示すチャネ
ル幅方向の断面図のように、酸化物半導体層130と基板115との間に導電層173を
備えていてもよい。導電層173を第2のゲート電極層(バックゲート)として用いるこ
とで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図36(A)
、(B)、(C)、(D)、(E)、(F)に示す断面図において、導電層173の幅を
酸化物半導体層130よりも短くしてもよい。さらに、導電層173の幅を導電層170
の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電層170と導電層173を同電位とし、ダブル
ゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導
電層170とは異なる定電位を導電層173に供給すればよい。導電層170と導電層1
73を同電位とするには、例えば、図35(D)に示すように、導電層170と導電層1
73とをコンタクトホールを介して電気的に接続すればよい。
ゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導
電層170とは異なる定電位を導電層173に供給すればよい。導電層170と導電層1
73を同電位とするには、例えば、図35(D)に示すように、導電層170と導電層1
73とをコンタクトホールを介して電気的に接続すればよい。
また、図33および図34におけるトランジスタ101乃至トランジスタ106では、酸
化物半導体層130が単層である例を図示したが、酸化物半導体層130は積層であって
もよい。トランジスタ101乃至トランジスタ106の酸化物半導体層130は、図37
(B)、(C)または図37(D)、(E)に示す酸化物半導体層130と入れ替えるこ
とができる。
化物半導体層130が単層である例を図示したが、酸化物半導体層130は積層であって
もよい。トランジスタ101乃至トランジスタ106の酸化物半導体層130は、図37
(B)、(C)または図37(D)、(E)に示す酸化物半導体層130と入れ替えるこ
とができる。
図37(A)は酸化物半導体層130の上面図であり、図37(B)、(C)は、二層構
造である酸化物半導体層130の断面図である。また、図37(D)、(E)は、三層構
造である酸化物半導体層130の断面図である。
造である酸化物半導体層130の断面図である。また、図37(D)、(E)は、三層構
造である酸化物半導体層130の断面図である。
酸化物半導体層130a、酸化物半導体層130b、酸化物半導体層130cには、それ
ぞれ組成の異なる酸化物半導体層などを用いることができる。
ぞれ組成の異なる酸化物半導体層などを用いることができる。
また、本発明の一態様のトランジスタは、図38(A)、(B)に示す構成であってもよ
い。図38(A)はトランジスタ107の上面図であり、図38(A)に示す一点鎖線H
1−H2方向の断面が図38(B)に相当する。また、図38(A)に示す一点鎖線H3
−H4方向の断面が図40(A)に相当する。また、一点鎖線H1−H2方向をチャネル
長方向、一点鎖線H3−H4方向をチャネル幅方向と呼称する。
い。図38(A)はトランジスタ107の上面図であり、図38(A)に示す一点鎖線H
1−H2方向の断面が図38(B)に相当する。また、図38(A)に示す一点鎖線H3
−H4方向の断面が図40(A)に相当する。また、一点鎖線H1−H2方向をチャネル
長方向、一点鎖線H3−H4方向をチャネル幅方向と呼称する。
トランジスタ107は、基板115と接する絶縁層120と、絶縁層120と接する酸化
物半導体層130aおよび酸化物半導体層130bからなる積層と、当該積層と電気的に
接続する導電層140および導電層150と、当該積層、導電層140および導電層15
0と接する酸化物半導体層130cと、酸化物半導体層130cと接する絶縁層160と
、絶縁層160と接する導電層170と、導電層140、導電層150、酸化物半導体層
130c、絶縁層160および導電層170と接する絶縁層175と、絶縁層175と接
する絶縁層180と、を有する。また、必要に応じて絶縁層180に平坦化膜としての機
能を付加してもよい。
物半導体層130aおよび酸化物半導体層130bからなる積層と、当該積層と電気的に
接続する導電層140および導電層150と、当該積層、導電層140および導電層15
0と接する酸化物半導体層130cと、酸化物半導体層130cと接する絶縁層160と
、絶縁層160と接する導電層170と、導電層140、導電層150、酸化物半導体層
130c、絶縁層160および導電層170と接する絶縁層175と、絶縁層175と接
する絶縁層180と、を有する。また、必要に応じて絶縁層180に平坦化膜としての機
能を付加してもよい。
トランジスタ107は、領域231および領域232において酸化物半導体層130が二
層(酸化物半導体層130a、酸化物半導体層130b)である点、領域233において
酸化物半導体層130が三層(酸化物半導体層130a、酸化物半導体層130b、酸化
物半導体層130c)である点、および導電層140および導電層150と絶縁層160
との間に酸化物半導体層の一部(酸化物半導体層130c)が介在している点を除き、ト
ランジスタ101と同様の構成を有する。
層(酸化物半導体層130a、酸化物半導体層130b)である点、領域233において
酸化物半導体層130が三層(酸化物半導体層130a、酸化物半導体層130b、酸化
物半導体層130c)である点、および導電層140および導電層150と絶縁層160
との間に酸化物半導体層の一部(酸化物半導体層130c)が介在している点を除き、ト
ランジスタ101と同様の構成を有する。
また、本発明の一態様のトランジスタは、図38(C)、(D)に示す構成であってもよ
い。図38(C)はトランジスタ108の上面図であり、図38(C)に示す一点鎖線I
1−I2方向の断面が図38(D)に相当する。また、図38(C)に示す一点鎖線I3
−I4方向の断面が図40(B)に相当する。また、一点鎖線I1−I2方向をチャネル
長方向、一点鎖線I3−I4方向をチャネル幅方向と呼称する。
い。図38(C)はトランジスタ108の上面図であり、図38(C)に示す一点鎖線I
1−I2方向の断面が図38(D)に相当する。また、図38(C)に示す一点鎖線I3
−I4方向の断面が図40(B)に相当する。また、一点鎖線I1−I2方向をチャネル
長方向、一点鎖線I3−I4方向をチャネル幅方向と呼称する。
トランジスタ108は、絶縁層160および酸化物半導体層130cの端部が導電層17
0の端部と一致しない点がトランジスタ107と異なる。
0の端部と一致しない点がトランジスタ107と異なる。
また、本発明の一態様のトランジスタは、図38(E)、(F)に示す構成であってもよ
い。図38(E)はトランジスタ109の上面図であり、図38(E)に示す一点鎖線J
1−J2方向の断面が図38(F)に相当する。また、図38(E)に示す一点鎖線J3
−J4方向の断面が図40(A)に相当する。また、一点鎖線J1−J2方向をチャネル
長方向、一点鎖線J3−J4方向をチャネル幅方向と呼称する。
い。図38(E)はトランジスタ109の上面図であり、図38(E)に示す一点鎖線J
1−J2方向の断面が図38(F)に相当する。また、図38(E)に示す一点鎖線J3
−J4方向の断面が図40(A)に相当する。また、一点鎖線J1−J2方向をチャネル
長方向、一点鎖線J3−J4方向をチャネル幅方向と呼称する。
トランジスタ109は、基板115と接する絶縁層120と、絶縁層120と接する酸化
物半導体層130aおよび酸化物半導体層130bからなる積層と、当該積層と接する酸
化物半導体層130cと、酸化物半導体層130cと接する絶縁層160と、絶縁層16
0と接する導電層170と、当該積層、酸化物半導体層130c、絶縁層160および導
電層170を覆う絶縁層175と、絶縁層175と接する絶縁層180と、絶縁層175
および絶縁層180に設けられた開口部を通じて当該積層と電気的に接続する導電層14
0および導電層150を有する。また、必要に応じて絶縁層180、導電層140および
導電層150に接する絶縁層(平坦化膜)などを有していてもよい。
物半導体層130aおよび酸化物半導体層130bからなる積層と、当該積層と接する酸
化物半導体層130cと、酸化物半導体層130cと接する絶縁層160と、絶縁層16
0と接する導電層170と、当該積層、酸化物半導体層130c、絶縁層160および導
電層170を覆う絶縁層175と、絶縁層175と接する絶縁層180と、絶縁層175
および絶縁層180に設けられた開口部を通じて当該積層と電気的に接続する導電層14
0および導電層150を有する。また、必要に応じて絶縁層180、導電層140および
導電層150に接する絶縁層(平坦化膜)などを有していてもよい。
トランジスタ109は、領域231および領域232において酸化物半導体層130が二
層(酸化物半導体層130a、酸化物半導体層130b)である点、領域233において
酸化物半導体層130が三層(酸化物半導体層130a、酸化物半導体層130b、酸化
物半導体層130c)である点を除き、トランジスタ103と同様の構成を有する。
層(酸化物半導体層130a、酸化物半導体層130b)である点、領域233において
酸化物半導体層130が三層(酸化物半導体層130a、酸化物半導体層130b、酸化
物半導体層130c)である点を除き、トランジスタ103と同様の構成を有する。
また、本発明の一態様のトランジスタは、図39(A)、(B)に示す構成であってもよ
い。図39(A)はトランジスタ110の上面図であり、図39(A)に示す一点鎖線K
1−K2方向の断面が図39(B)に相当する。また、図39(A)に示す一点鎖線K3
−K4方向の断面が図40(A)に相当する。また、一点鎖線K1−K2方向をチャネル
長方向、一点鎖線K3−K4方向をチャネル幅方向と呼称する。
い。図39(A)はトランジスタ110の上面図であり、図39(A)に示す一点鎖線K
1−K2方向の断面が図39(B)に相当する。また、図39(A)に示す一点鎖線K3
−K4方向の断面が図40(A)に相当する。また、一点鎖線K1−K2方向をチャネル
長方向、一点鎖線K3−K4方向をチャネル幅方向と呼称する。
トランジスタ110は、領域331および領域332において酸化物半導体層130が二
層(酸化物半導体層130a、酸化物半導体層130b)である点、領域333において
酸化物半導体層130が三層(酸化物半導体層130a、酸化物半導体層130b、酸化
物半導体層130c)である点を除き、トランジスタ104と同様の構成を有する。
層(酸化物半導体層130a、酸化物半導体層130b)である点、領域333において
酸化物半導体層130が三層(酸化物半導体層130a、酸化物半導体層130b、酸化
物半導体層130c)である点を除き、トランジスタ104と同様の構成を有する。
また、本発明の一態様のトランジスタは、図39(C)、(D)に示す構成であってもよ
い。図39(C)はトランジスタ111の上面図であり、図39(C)に示す一点鎖線K
1−K2方向の断面が図39(D)に相当する。また、図39(C)に示す一点鎖線L3
−L4方向の断面が図40(A)に相当する。また、一点鎖線L1−L2方向をチャネル
長方向、一点鎖線L3−L4方向をチャネル幅方向と呼称する。
い。図39(C)はトランジスタ111の上面図であり、図39(C)に示す一点鎖線K
1−K2方向の断面が図39(D)に相当する。また、図39(C)に示す一点鎖線L3
−L4方向の断面が図40(A)に相当する。また、一点鎖線L1−L2方向をチャネル
長方向、一点鎖線L3−L4方向をチャネル幅方向と呼称する。
トランジスタ111は、基板115と接する絶縁層120と、絶縁層120と接する酸化
物半導体層130aおよび酸化物半導体層130bからなる積層と、当該積層と電気的に
接続する導電層141および導電層151と、当該積層、導電層141および導電層15
1と接する酸化物半導体層130cと、酸化物半導体層130cと接する絶縁層160と
、絶縁層160と接する導電層170と、当該積層、導電層141、導電層151、酸化
物半導体層130c、絶縁層160および導電層170と接する絶縁層175と、絶縁層
175と接する絶縁層180と、絶縁層175および絶縁層180に設けられた開口部を
通じて導電層141および導電層151とそれぞれ電気的に接続する導電層142および
導電層152を有する。また、必要に応じて絶縁層180、導電層142および導電層1
52に接する絶縁層(平坦化膜)などを有していてもよい。
物半導体層130aおよび酸化物半導体層130bからなる積層と、当該積層と電気的に
接続する導電層141および導電層151と、当該積層、導電層141および導電層15
1と接する酸化物半導体層130cと、酸化物半導体層130cと接する絶縁層160と
、絶縁層160と接する導電層170と、当該積層、導電層141、導電層151、酸化
物半導体層130c、絶縁層160および導電層170と接する絶縁層175と、絶縁層
175と接する絶縁層180と、絶縁層175および絶縁層180に設けられた開口部を
通じて導電層141および導電層151とそれぞれ電気的に接続する導電層142および
導電層152を有する。また、必要に応じて絶縁層180、導電層142および導電層1
52に接する絶縁層(平坦化膜)などを有していてもよい。
トランジスタ111は、領域231および領域232において酸化物半導体層130が二
層(酸化物半導体層130a、酸化物半導体層130b)である点、領域233において
酸化物半導体層130が三層(酸化物半導体層130a、酸化物半導体層130b、酸化
物半導体層130c)である点、ならびに導電層141および導電層151と絶縁層16
0との間に酸化物半導体層の一部(酸化物半導体層130c)が介在している点を除き、
トランジスタ105と同様の構成を有する。
層(酸化物半導体層130a、酸化物半導体層130b)である点、領域233において
酸化物半導体層130が三層(酸化物半導体層130a、酸化物半導体層130b、酸化
物半導体層130c)である点、ならびに導電層141および導電層151と絶縁層16
0との間に酸化物半導体層の一部(酸化物半導体層130c)が介在している点を除き、
トランジスタ105と同様の構成を有する。
また、本発明の一態様のトランジスタは、図39(E)、(F)に示す構成であってもよ
い。図39(E)はトランジスタ112の上面図であり、図39(E)に示す一点鎖線M
1−M2方向の断面が図39(F)に相当する。また、図39(E)に示す一点鎖線M3
−M4方向の断面が図40(A)に相当する。また、一点鎖線M1−M2方向をチャネル
長方向、一点鎖線M3−M4方向をチャネル幅方向と呼称する。
い。図39(E)はトランジスタ112の上面図であり、図39(E)に示す一点鎖線M
1−M2方向の断面が図39(F)に相当する。また、図39(E)に示す一点鎖線M3
−M4方向の断面が図40(A)に相当する。また、一点鎖線M1−M2方向をチャネル
長方向、一点鎖線M3−M4方向をチャネル幅方向と呼称する。
トランジスタ112は、領域331、領域332、領域334および領域335において
酸化物半導体層130が二層(酸化物半導体層130a、酸化物半導体層130b)であ
る点、領域333において酸化物半導体層130が三層(酸化物半導体層130a、酸化
物半導体層130b、酸化物半導体層130c)である点を除き、トランジスタ106と
同様の構成を有する。
酸化物半導体層130が二層(酸化物半導体層130a、酸化物半導体層130b)であ
る点、領域333において酸化物半導体層130が三層(酸化物半導体層130a、酸化
物半導体層130b、酸化物半導体層130c)である点を除き、トランジスタ106と
同様の構成を有する。
また、本発明の一態様のトランジスタは、図41(A)、(B)、(C)、(D)、(E
)、(F)に示すチャネル長方向の断面図、ならびに図40(C)、(D)に示すチャネ
ル幅方向の断面図のように、酸化物半導体層130と基板115との間に導電層173を
備えていてもよい。当該導電層を第2のゲート電極層(バックゲート)として用いること
で、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図41(A)、
(B)、(C)、(D)、(E)、(F)に示す断面図において、導電層173の幅を酸
化物半導体層130よりも短くしてもよい。さらに、導電層173の幅を導電層170の
幅よりも短くしてもよい。
)、(F)に示すチャネル長方向の断面図、ならびに図40(C)、(D)に示すチャネ
ル幅方向の断面図のように、酸化物半導体層130と基板115との間に導電層173を
備えていてもよい。当該導電層を第2のゲート電極層(バックゲート)として用いること
で、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図41(A)、
(B)、(C)、(D)、(E)、(F)に示す断面図において、導電層173の幅を酸
化物半導体層130よりも短くしてもよい。さらに、導電層173の幅を導電層170の
幅よりも短くしてもよい。
また、本発明の一態様のトランジスタにおける導電層140(ソース電極層)および導電
層150(ドレイン電極層)は、図42(A)、(B)に示す上面図(酸化物半導体層1
30、導電層140および導電層150のみを図示)のように酸化物半導体層130の幅
(WOS)よりも導電層140および導電層150の幅(WSD)が長く形成されていて
もよいし、短く形成されていてもよい。WOS≧WSD(WSDはWOS以下)とするこ
とで、ゲート電界が酸化物半導体層130全体にかかりやすくなり、トランジスタの電気
特性を向上させることができる。また、図42(C)に示すように、導電層140および
導電層150が酸化物半導体層130と重なる領域のみに形成されていてもよい。
層150(ドレイン電極層)は、図42(A)、(B)に示す上面図(酸化物半導体層1
30、導電層140および導電層150のみを図示)のように酸化物半導体層130の幅
(WOS)よりも導電層140および導電層150の幅(WSD)が長く形成されていて
もよいし、短く形成されていてもよい。WOS≧WSD(WSDはWOS以下)とするこ
とで、ゲート電界が酸化物半導体層130全体にかかりやすくなり、トランジスタの電気
特性を向上させることができる。また、図42(C)に示すように、導電層140および
導電層150が酸化物半導体層130と重なる領域のみに形成されていてもよい。
本発明の一態様のトランジスタ(トランジスタ101乃至トランジスタ113)では、い
ずれの構成においても、ゲート電極層である導電層170は、ゲート絶縁膜である絶縁層
160を介して酸化物半導体層130のチャネル幅方向を電気的に取り囲み、オン電流が
高められる。このようなトランジスタの構造を、surrounded channel
(s−channel)構造とよぶ。
ずれの構成においても、ゲート電極層である導電層170は、ゲート絶縁膜である絶縁層
160を介して酸化物半導体層130のチャネル幅方向を電気的に取り囲み、オン電流が
高められる。このようなトランジスタの構造を、surrounded channel
(s−channel)構造とよぶ。
また、酸化物半導体層130aおよび酸化物半導体層130bを有するトランジスタ、な
らびに酸化物半導体層130a、酸化物半導体層130bおよび酸化物半導体層130c
を有するトランジスタにおいては、酸化物半導体層130を構成する二層または三層の材
料を適切に選択することで酸化物半導体層130bに電流を流すことができる。酸化物半
導体層130bに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得
ることができる。したがって、酸化物半導体層130bを厚くすることでオン電流が向上
する場合がある。
らびに酸化物半導体層130a、酸化物半導体層130bおよび酸化物半導体層130c
を有するトランジスタにおいては、酸化物半導体層130を構成する二層または三層の材
料を適切に選択することで酸化物半導体層130bに電流を流すことができる。酸化物半
導体層130bに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得
ることができる。したがって、酸化物半導体層130bを厚くすることでオン電流が向上
する場合がある。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与する
ことができる。
ことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
できる。
(実施の形態4)
本実施の形態では、実施の形態2に示したトランジスタの構成要素について詳細を説明す
る。
本実施の形態では、実施の形態2に示したトランジスタの構成要素について詳細を説明す
る。
基板115には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処
理された金属基板などを用いることができる。または、トランジスタやフォトダイオード
が形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラ
グとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン
基板にp−ch型のトランジスタを形成する場合は、n−型の導電型を有するシリコン基
板を用いることが好ましい。または、n−型またはi型のシリコン層を有するSOI基板
であってもよい。また、シリコン基板に設けるトランジスタがp−ch型である場合は、
トランジスタを形成する面の面方位は、(110)面であるシリコン基板を用いることが
好ましい。(110)面にp−ch型トランジスタを形成することで、移動度を高くする
ことができる。
理された金属基板などを用いることができる。または、トランジスタやフォトダイオード
が形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラ
グとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン
基板にp−ch型のトランジスタを形成する場合は、n−型の導電型を有するシリコン基
板を用いることが好ましい。または、n−型またはi型のシリコン層を有するSOI基板
であってもよい。また、シリコン基板に設けるトランジスタがp−ch型である場合は、
トランジスタを形成する面の面方位は、(110)面であるシリコン基板を用いることが
好ましい。(110)面にp−ch型トランジスタを形成することで、移動度を高くする
ことができる。
絶縁層120は、基板115に含まれる要素からの不純物の拡散を防止する役割を有する
ほか、酸化物半導体層130に酸素を供給する役割を担うことができる。したがって、絶
縁層120は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含
む絶縁膜であることがより好ましい。絶縁層120は、TDS法で測定した酸素原子に換
算した酸素の放出量が1.0×1019atoms/cm3以上であることが好ましい。
なお、上記TDS分析時における膜の表面温度は100℃以上700℃以下、または10
0℃以上500℃以下の範囲とする。また、基板115が他のデバイスが形成された基板
である場合、絶縁層120は、層間絶縁膜としての機能も有する。その場合は、表面が平
坦になるようにCMP法等で平坦化処理を行うことが好ましい。
ほか、酸化物半導体層130に酸素を供給する役割を担うことができる。したがって、絶
縁層120は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含
む絶縁膜であることがより好ましい。絶縁層120は、TDS法で測定した酸素原子に換
算した酸素の放出量が1.0×1019atoms/cm3以上であることが好ましい。
なお、上記TDS分析時における膜の表面温度は100℃以上700℃以下、または10
0℃以上500℃以下の範囲とする。また、基板115が他のデバイスが形成された基板
である場合、絶縁層120は、層間絶縁膜としての機能も有する。その場合は、表面が平
坦になるようにCMP法等で平坦化処理を行うことが好ましい。
例えば、絶縁層120には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化
窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム
、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜
、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒
化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であ
ってもよい。
窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム
、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜
、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒
化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であ
ってもよい。
本実施の形態では、トランジスタが有する酸化物半導体層130が酸化物半導体層130
a、酸化物半導体層130bおよび酸化物半導体層130cを絶縁層120側から順に積
んだ三層構造である場合を主として詳細を説明する。
a、酸化物半導体層130bおよび酸化物半導体層130cを絶縁層120側から順に積
んだ三層構造である場合を主として詳細を説明する。
なお、酸化物半導体層130が単層の場合は、本実施の形態に示す、酸化物半導体層13
0bに相当する層を用いればよい。
0bに相当する層を用いればよい。
また、酸化物半導体層130が二層の場合は、本実施の形態に示す、酸化物半導体層13
0aに相当する層および酸化物半導体層130bに相当する層を絶縁層120側から順に
積んだ積層を用いればよい。この構成の場合、酸化物半導体層130aと酸化物半導体層
130bとを入れ替えることもできる。
0aに相当する層および酸化物半導体層130bに相当する層を絶縁層120側から順に
積んだ積層を用いればよい。この構成の場合、酸化物半導体層130aと酸化物半導体層
130bとを入れ替えることもできる。
また、酸化物半導体層130が四層以上である場合は、例えば、本実施の形態で説明する
三層構造の酸化物半導体層130に対して他の酸化物半導体層を付加する構成とすること
ができる。
三層構造の酸化物半導体層130に対して他の酸化物半導体層を付加する構成とすること
ができる。
一例としては、酸化物半導体層130bには、酸化物半導体層130aおよび酸化物半導
体層130cよりも電子親和力(真空準位から伝導帯下端までのエネルギー)が大きい酸
化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差(イオン
化ポテンシャル)から、伝導帯下端と価電子帯上端とのエネルギー差(エネルギーギャッ
プ)を差し引いた値として求めることができる。
体層130cよりも電子親和力(真空準位から伝導帯下端までのエネルギー)が大きい酸
化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差(イオン
化ポテンシャル)から、伝導帯下端と価電子帯上端とのエネルギー差(エネルギーギャッ
プ)を差し引いた値として求めることができる。
酸化物半導体層130aおよび酸化物半導体層130cは、酸化物半導体層130bを構
成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層13
0bよりも、0.05eV、0.07eV、0.1eV、0.15eVのいずれか以上で
あって、2eV、1eV、0.5eV、0.4eVのいずれか以下の範囲で真空準位に近
い酸化物半導体で形成することが好ましい。
成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層13
0bよりも、0.05eV、0.07eV、0.1eV、0.15eVのいずれか以上で
あって、2eV、1eV、0.5eV、0.4eVのいずれか以下の範囲で真空準位に近
い酸化物半導体で形成することが好ましい。
また、酸化物半導体層130aは、酸化物半導体層130bを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層130bと絶縁層120が接した場合の界面と
比較して、酸化物半導体層130bと酸化物半導体層130aとの界面には界面準位が形
成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのし
きい値電圧が変動することがある。したがって、酸化物半導体層130aを設けることに
より、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、当該トランジスタの信頼性を向上させることができる。
上含んで構成されるため、酸化物半導体層130bと絶縁層120が接した場合の界面と
比較して、酸化物半導体層130bと酸化物半導体層130aとの界面には界面準位が形
成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのし
きい値電圧が変動することがある。したがって、酸化物半導体層130aを設けることに
より、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層130cは、酸化物半導体層130bを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層130bとゲート絶縁膜(絶縁層160)が接
した場合の界面と比較して、酸化物半導体層130bと酸化物半導体層130cとの界面
ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層130cを設ける
ことにより、トランジスタの電界効果移動度を高くすることができる。
上含んで構成されるため、酸化物半導体層130bとゲート絶縁膜(絶縁層160)が接
した場合の界面と比較して、酸化物半導体層130bと酸化物半導体層130cとの界面
ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層130cを設ける
ことにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層130aおよび酸化物半導体層130cには、例えば、Al、Ti、Ga
、Ge、Y、Zr、Sn、La、CeまたはHfを酸化物半導体層130bよりも高い原
子数比で含む材料を用いることができる。具体的には、当該原子数比を1.5倍以上、好
ましくは2倍以上、さらに好ましくは3倍以上とする。前述の元素は酸素と強く結合する
ため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化
物半導体層130aおよび酸化物半導体層130cは、酸化物半導体層130bよりも酸
素欠損が生じにくいということができる。
、Ge、Y、Zr、Sn、La、CeまたはHfを酸化物半導体層130bよりも高い原
子数比で含む材料を用いることができる。具体的には、当該原子数比を1.5倍以上、好
ましくは2倍以上、さらに好ましくは3倍以上とする。前述の元素は酸素と強く結合する
ため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化
物半導体層130aおよび酸化物半導体層130cは、酸化物半導体層130bよりも酸
素欠損が生じにくいということができる。
また、酸化物半導体層130a、酸化物半導体層130b、および酸化物半導体層130
cとして用いることのできる酸化物半導体は、少なくともInもしくはZnを含むことが
好ましい。または、InとZnの双方を含むことが好ましい。また、該酸化物半導体を用
いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを
含むことが好ましい。
cとして用いることのできる酸化物半導体は、少なくともInもしくはZnを含むことが
好ましい。または、InとZnの双方を含むことが好ましい。また、該酸化物半導体を用
いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを
含むことが好ましい。
スタビライザーとしては、Ga、Sn、Hf、Al、またはZr等がある。また、他のス
タビライザーとしては、ランタノイドである、La、Ce、Pr、Nd、Sm、Eu、G
d、Tb、Dy、Ho、Er、Tm、Yb、Lu等がある。
タビライザーとしては、ランタノイドである、La、Ce、Pr、Nd、Sm、Eu、G
d、Tb、Dy、Ho、Er、Tm、Yb、Lu等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、I
n−Zn酸化物、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg
酸化物、In−Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物、In−Al−
Zn酸化物、In−Sn−Zn酸化物、Sn−Ga−Zn酸化物、Al−Ga−Zn酸化
物、Sn−Al−Zn酸化物、In−Hf−Zn酸化物、In−La−Zn酸化物、In
−Ce−Zn酸化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Sm−
Zn酸化物、In−Eu−Zn酸化物、In−Gd−Zn酸化物、In−Tb−Zn酸化
物、In−Dy−Zn酸化物、In−Ho−Zn酸化物、In−Er−Zn酸化物、In
−Tm−Zn酸化物、In−Yb−Zn酸化物、In−Lu−Zn酸化物、In−Sn−
Ga−Zn酸化物、In−Hf−Ga−Zn酸化物、In−Al−Ga−Zn酸化物、I
n−Sn−Al−Zn酸化物、In−Sn−Hf−Zn酸化物、In−Hf−Al−Zn
酸化物を用いることができる。
n−Zn酸化物、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg
酸化物、In−Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物、In−Al−
Zn酸化物、In−Sn−Zn酸化物、Sn−Ga−Zn酸化物、Al−Ga−Zn酸化
物、Sn−Al−Zn酸化物、In−Hf−Zn酸化物、In−La−Zn酸化物、In
−Ce−Zn酸化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Sm−
Zn酸化物、In−Eu−Zn酸化物、In−Gd−Zn酸化物、In−Tb−Zn酸化
物、In−Dy−Zn酸化物、In−Ho−Zn酸化物、In−Er−Zn酸化物、In
−Tm−Zn酸化物、In−Yb−Zn酸化物、In−Lu−Zn酸化物、In−Sn−
Ga−Zn酸化物、In−Hf−Ga−Zn酸化物、In−Al−Ga−Zn酸化物、I
n−Sn−Al−Zn酸化物、In−Sn−Hf−Zn酸化物、In−Hf−Al−Zn
酸化物を用いることができる。
ここで、例えば、In−Ga−Zn酸化物とは、InとGaとZnを主成分として有する
酸化物という意味である。また、InとGaとZn以外の金属元素が入っていてもよい。
また、本明細書においては、In−Ga−Zn酸化物で構成した膜をIGZO膜とも呼ぶ
。
酸化物という意味である。また、InとGaとZn以外の金属元素が入っていてもよい。
また、本明細書においては、In−Ga−Zn酸化物で構成した膜をIGZO膜とも呼ぶ
。
また、InMO3(ZnO)m(m>0、且つ、mは整数でない)で表記される材料を用
いてもよい。なお、Mは、Ga、Y、Zr、La、Ce、またはNdから選ばれた一つの
金属元素または複数の金属元素を示す。また、In2SnO5(ZnO)n(n>0、且
つ、nは整数)で表記される材料を用いてもよい。
いてもよい。なお、Mは、Ga、Y、Zr、La、Ce、またはNdから選ばれた一つの
金属元素または複数の金属元素を示す。また、In2SnO5(ZnO)n(n>0、且
つ、nは整数)で表記される材料を用いてもよい。
また、酸化物半導体層130bは、酸化物半導体層130aおよび酸化物半導体層130
cよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のs軌
道がキャリア伝導に寄与しており、Inの含有率を多くすることにより、より多くのs軌
道が重なるため、InがMよりも多い組成となる酸化物はInがMと同等または少ない組
成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層130bにイン
ジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現
することができる。
cよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のs軌
道がキャリア伝導に寄与しており、Inの含有率を多くすることにより、より多くのs軌
道が重なるため、InがMよりも多い組成となる酸化物はInがMと同等または少ない組
成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層130bにイン
ジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現
することができる。
酸化物半導体層130aの厚さは、3nm以上100nm以下、好ましくは5nm以上5
0nm以下、さらに好ましくは5nm以上25nm以下とする。また、酸化物半導体層1
30bの厚さは、3nm以上200nm以下、好ましくは5nm以上150nm以下、さ
らに好ましくは10nm以上100nm以下とする。また、酸化物半導体層130cの厚
さは、1nm以上50nm以下、好ましくは2nm以上30nm以下、さらに好ましくは
3nm以上15nm以下とする。また、酸化物半導体層130bは、酸化物半導体層13
0cより厚い方が好ましい。
0nm以下、さらに好ましくは5nm以上25nm以下とする。また、酸化物半導体層1
30bの厚さは、3nm以上200nm以下、好ましくは5nm以上150nm以下、さ
らに好ましくは10nm以上100nm以下とする。また、酸化物半導体層130cの厚
さは、1nm以上50nm以下、好ましくは2nm以上30nm以下、さらに好ましくは
3nm以上15nm以下とする。また、酸化物半導体層130bは、酸化物半導体層13
0cより厚い方が好ましい。
酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、
酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性(i型)または実質的に
真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密
度が、1×1019/cm3未満であること、1×1015/cm3未満であること、1
×1013/cm3未満であること、あるいは1×108/cm3未満であり、1×10
−9/cm3以上であることを指す。
酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性(i型)または実質的に
真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密
度が、1×1019/cm3未満であること、1×1015/cm3未満であること、1
×1013/cm3未満であること、あるいは1×108/cm3未満であり、1×10
−9/cm3以上であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属
元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密
度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与す
る。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある
。したがって、酸化物半導体層130a、酸化物半導体層130bおよび酸化物半導体層
130cの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密
度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与す
る。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある
。したがって、酸化物半導体層130a、酸化物半導体層130bおよび酸化物半導体層
130cの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、SIMS(Secondar
y Ion Mass Spectrometry)分析で見積もられる水素濃度が、2
×1020atoms/cm3以下、好ましくは5×1019atoms/cm3以下、
より好ましくは1×1019atoms/cm3以下、さらに好ましくは5×1018a
toms/cm3以下であって、1×1017atoms/cm3以上になる領域を有す
るように制御する。また、窒素濃度は、5×1019atoms/cm3未満、好ましく
は5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm
3以下、さらに好ましくは5×1017atoms/cm3以下であって、5×1016
atoms/cm3以上になる領域を有するように制御する。
y Ion Mass Spectrometry)分析で見積もられる水素濃度が、2
×1020atoms/cm3以下、好ましくは5×1019atoms/cm3以下、
より好ましくは1×1019atoms/cm3以下、さらに好ましくは5×1018a
toms/cm3以下であって、1×1017atoms/cm3以上になる領域を有す
るように制御する。また、窒素濃度は、5×1019atoms/cm3未満、好ましく
は5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm
3以下、さらに好ましくは5×1017atoms/cm3以下であって、5×1016
atoms/cm3以上になる領域を有するように制御する。
また、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させること
がある。酸化物半導体層の結晶性を低下させないためには、シリコン濃度を1×1019
atoms/cm3未満、好ましくは5×1018atoms/cm3未満であり、1×
1018atoms/cm3以上になる領域を有するように制御する。また、炭素濃度を
1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満
、さらに好ましくは1×1018atoms/cm3未満であって、6×1017ato
ms/cm3以上になる領域を有するように制御する。
がある。酸化物半導体層の結晶性を低下させないためには、シリコン濃度を1×1019
atoms/cm3未満、好ましくは5×1018atoms/cm3未満であり、1×
1018atoms/cm3以上になる領域を有するように制御する。また、炭素濃度を
1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満
、さらに好ましくは1×1018atoms/cm3未満であって、6×1017ato
ms/cm3以上になる領域を有するように制御する。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジ
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を0.1V、5
V、または、10V程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数
yA/μm乃至数zA/μmにまで低減することが可能となる。
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を0.1V、5
V、または、10V程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数
yA/μm乃至数zA/μmにまで低減することが可能となる。
トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上
記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタの
ようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜
と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こ
り、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化
物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタの
ようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜
と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こ
り、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化
物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
したがって、酸化物半導体層130を酸化物半導体層130a、酸化物半導体層130b
、酸化物半導体層130cの積層構造とすることで、酸化物半導体層130bにチャネル
を形成することができ、高い電界効果移動度および安定した電気特性を有したトランジス
タを形成することができる。
、酸化物半導体層130cの積層構造とすることで、酸化物半導体層130bにチャネル
を形成することができ、高い電界効果移動度および安定した電気特性を有したトランジス
タを形成することができる。
酸化物半導体層130a、酸化物半導体層130b、酸化物半導体層130cのバンド構
造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層1
30a、酸化物半導体層130b、酸化物半導体層130cの組成が近似することにより
、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層130a
、酸化物半導体層130b、酸化物半導体層130cは組成が異なる層の積層体ではある
が、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面
は点線で表している。
造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層1
30a、酸化物半導体層130b、酸化物半導体層130cの組成が近似することにより
、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層130a
、酸化物半導体層130b、酸化物半導体層130cは組成が異なる層の積層体ではある
が、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面
は点線で表している。
主成分を共通として積層された酸化物半導体層130は、各層を単に積層するのではなく
連続接合(ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するU字型の
井戸構造(U Shape Well))が形成されるように作製する。すなわち、各層
の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しな
いように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在し
ていると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結
合により消滅してしまう。
連続接合(ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するU字型の
井戸構造(U Shape Well))が形成されるように作製する。すなわち、各層
の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しな
いように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在し
ていると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結
合により消滅してしまう。
例えば、酸化物半導体層130aおよび酸化物半導体層130cにはIn:Ga:Zn=
1:3:2、1:3:3、1:3:4、1:3:6、1:4:5、1:6:4または1:
9:6(原子数比)などのIn−Ga−Zn酸化物などを用いることができる。また、酸
化物半導体層130bにはIn:Ga:Zn=1:1:1、2:1:3、5:5:6、ま
たは3:1:2(原子数比)などのIn−Ga−Zn酸化物などを用いることができる。
なお、酸化物半導体層130a、酸化物半導体層130b、および酸化物半導体層130
cの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス20%の変動を含
む。
1:3:2、1:3:3、1:3:4、1:3:6、1:4:5、1:6:4または1:
9:6(原子数比)などのIn−Ga−Zn酸化物などを用いることができる。また、酸
化物半導体層130bにはIn:Ga:Zn=1:1:1、2:1:3、5:5:6、ま
たは3:1:2(原子数比)などのIn−Ga−Zn酸化物などを用いることができる。
なお、酸化物半導体層130a、酸化物半導体層130b、および酸化物半導体層130
cの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス20%の変動を含
む。
酸化物半導体層130における酸化物半導体層130bはウェル(井戸)となり、チャネ
ルは酸化物半導体層130bに形成される。酸化物半導体層130は伝導帯下端のエネル
ギーが連続的に変化しているため、U字型井戸とも呼ぶことができる。また、このような
構成で形成されたチャネルを埋め込みチャネルということもできる。
ルは酸化物半導体層130bに形成される。酸化物半導体層130は伝導帯下端のエネル
ギーが連続的に変化しているため、U字型井戸とも呼ぶことができる。また、このような
構成で形成されたチャネルを埋め込みチャネルということもできる。
また、酸化物半導体層130aおよび酸化物半導体層130cと、酸化シリコン膜などの
絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物
半導体層130aおよび酸化物半導体層130cがあることにより、酸化物半導体層13
0bと当該トラップ準位とを遠ざけることができる。
絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物
半導体層130aおよび酸化物半導体層130cがあることにより、酸化物半導体層13
0bと当該トラップ準位とを遠ざけることができる。
ただし、酸化物半導体層130aおよび酸化物半導体層130cの伝導帯下端のエネルギ
ーと、酸化物半導体層130bの伝導帯下端のエネルギーとの差が小さい場合、酸化物半
導体層130bの電子が該エネルギー差を越えてトラップ準位に達することがある。電子
がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタ
のしきい値電圧はプラス方向にシフトしてしまう。
ーと、酸化物半導体層130bの伝導帯下端のエネルギーとの差が小さい場合、酸化物半
導体層130bの電子が該エネルギー差を越えてトラップ準位に達することがある。電子
がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタ
のしきい値電圧はプラス方向にシフトしてしまう。
酸化物半導体層130a、酸化物半導体層130bおよび酸化物半導体層130cには、
結晶部が含まれることが好ましい。特にc軸に配向した結晶を用いることでトランジスタ
に安定した電気特性を付与することができる。また、c軸に配向した結晶は歪曲に強く、
フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
結晶部が含まれることが好ましい。特にc軸に配向した結晶を用いることでトランジスタ
に安定した電気特性を付与することができる。また、c軸に配向した結晶は歪曲に強く、
フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層として作用する導電層140およびドレイン電極層として作用する導電層1
50には、例えば、Al、Cr、Cu、Ta、Ti、Mo、W、Ni、Mn、Nd、Sc
、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる
。代表的には、特に酸素と結合しやすいTiや、後のプロセス温度が比較的高くできるこ
となどから、融点の高いWを用いることがより好ましい。また、低抵抗のCuやCu−M
nなどの合金と上記材料との積層を用いてもよい。トランジスタ105、トランジスタ1
06、トランジスタ111、トランジスタ112においては、例えば、導電層141およ
び導電層151にW、導電層142および導電層152にTiとAlとの積層膜などを用
いることができる。
50には、例えば、Al、Cr、Cu、Ta、Ti、Mo、W、Ni、Mn、Nd、Sc
、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる
。代表的には、特に酸素と結合しやすいTiや、後のプロセス温度が比較的高くできるこ
となどから、融点の高いWを用いることがより好ましい。また、低抵抗のCuやCu−M
nなどの合金と上記材料との積層を用いてもよい。トランジスタ105、トランジスタ1
06、トランジスタ111、トランジスタ112においては、例えば、導電層141およ
び導電層151にW、導電層142および導電層152にTiとAlとの積層膜などを用
いることができる。
上記材料は酸化物半導体膜から酸素を引き抜く性質を有する。そのため、上記材料と接し
た酸化物半導体膜の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成さ
れる。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著に
n型化する。したがって、n型化した当該領域はトランジスタのソースまたはドレインと
して作用させることができる。
た酸化物半導体膜の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成さ
れる。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著に
n型化する。したがって、n型化した当該領域はトランジスタのソースまたはドレインと
して作用させることができる。
また、導電層140および導電層150にWを用いる場合には、窒素をドーピングしても
よい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、n型
化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層140お
よび導電層150をn型の半導体層との積層とし、n型の半導体層と酸化物半導体層を接
触させることによってもn型化した領域がチャネル領域まで拡大することを防ぐことがで
きる。n型の半導体層としては、窒素が添加されたIn−Ga−Zn酸化物、酸化亜鉛、
酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
よい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、n型
化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層140お
よび導電層150をn型の半導体層との積層とし、n型の半導体層と酸化物半導体層を接
触させることによってもn型化した領域がチャネル領域まで拡大することを防ぐことがで
きる。n型の半導体層としては、窒素が添加されたIn−Ga−Zn酸化物、酸化亜鉛、
酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
ゲート絶縁膜として作用する絶縁層160には、酸化アルミニウム、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、
絶縁層160は上記材料の積層であってもよい。なお、絶縁層160に、La、N、Zr
などを、不純物として含んでいてもよい。
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、
絶縁層160は上記材料の積層であってもよい。なお、絶縁層160に、La、N、Zr
などを、不純物として含んでいてもよい。
また、絶縁層160の積層構造の一例について説明する。絶縁層160は、例えば、酸素
、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化
シリコンまたは酸化窒化シリコンを含むと好ましい。
、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化
シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比
誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層160の膜厚を
大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オ
フ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハ
フニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したが
って、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウム
を用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる
。ただし、本発明の一態様は、これらに限定されない。
誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層160の膜厚を
大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オ
フ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハ
フニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したが
って、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウム
を用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる
。ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体層130と接する絶縁層120および絶縁層160は、窒素酸化物の
放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半
導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁層120
および絶縁層160には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜また
は酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半
導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁層120
および絶縁層160には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜また
は酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
窒素酸化物の放出量の少ない酸化窒化シリコン膜は、TDS法において、窒素酸化物の放
出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が1×10
18個/cm3以上5×1019個/cm3以下である。なお、アンモニアの放出量は、
膜の表面温度が50℃以上650℃以下、好ましくは50℃以上550℃以下の加熱処理
による放出量とする。
出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が1×10
18個/cm3以上5×1019個/cm3以下である。なお、アンモニアの放出量は、
膜の表面温度が50℃以上650℃以下、好ましくは50℃以上550℃以下の加熱処理
による放出量とする。
絶縁層120および絶縁層160として、上記酸化物絶縁層を用いることで、トランジス
タのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動
を低減することができる。
タのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動
を低減することができる。
ゲート電極層として作用する導電層170には、例えば、Al、Ti、Cr、Co、Ni
、Cu、Y、Zr、Mo、Ru、Ag、Mn、Nd、Sc、TaおよびWなどの導電膜を
用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。
また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材
料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層
、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のCuま
たはCu−Mnなどの合金や上記材料とCuまたはCu−Mnなどの合金との積層を用い
てもよい。本実施の形態では、導電層171に窒化タンタル、導電層172にタングステ
ンを用いて導電層170を形成する。
、Cu、Y、Zr、Mo、Ru、Ag、Mn、Nd、Sc、TaおよびWなどの導電膜を
用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。
また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材
料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層
、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のCuま
たはCu−Mnなどの合金や上記材料とCuまたはCu−Mnなどの合金との積層を用い
てもよい。本実施の形態では、導電層171に窒化タンタル、導電層172にタングステ
ンを用いて導電層170を形成する。
絶縁層175には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いるこ
とができる。実施の形態3に示したトランジスタ103、トランジスタ104、トランジ
スタ106、トランジスタ109、トランジスタ110、およびトランジスタ112では
、絶縁層175として水素を含む絶縁膜を用いることで酸化物半導体層の一部をn型化す
ることができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、ト
ランジスタの信頼性を向上させることができる。
とができる。実施の形態3に示したトランジスタ103、トランジスタ104、トランジ
スタ106、トランジスタ109、トランジスタ110、およびトランジスタ112では
、絶縁層175として水素を含む絶縁膜を用いることで酸化物半導体層の一部をn型化す
ることができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、ト
ランジスタの信頼性を向上させることができる。
また、絶縁層175としては酸化アルミニウム膜を用いることもできる。特に、実施の形
態3に示したトランジスタ101、トランジスタ102、トランジスタ105、トランジ
スタ107、トランジスタ108、およびトランジスタ111では絶縁層175に酸化ア
ルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物
、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミ
ニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物
の酸化物半導体層130への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層1
20からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している
。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもでき
る。
態3に示したトランジスタ101、トランジスタ102、トランジスタ105、トランジ
スタ107、トランジスタ108、およびトランジスタ111では絶縁層175に酸化ア
ルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物
、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミ
ニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物
の酸化物半導体層130への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層1
20からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している
。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもでき
る。
また、絶縁層175上には絶縁層180が形成されていることが好ましい。当該絶縁層に
は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用い
ることができる。また、当該絶縁層は上記材料の積層であってもよい。
は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用い
ることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層180は絶縁層120と同様に化学量論組成よりも多くの酸素を有するこ
とが好ましい。絶縁層180から放出される酸素は絶縁層160を経由して酸化物半導体
層130のチャネル形成領域に拡散させることができることから、チャネル形成領域に形
成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの
電気特性を得ることができる。
とが好ましい。絶縁層180から放出される酸素は絶縁層160を経由して酸化物半導体
層130のチャネル形成領域に拡散させることができることから、チャネル形成領域に形
成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの
電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅
が縮小するとオン電流が低下する。
の微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅
が縮小するとオン電流が低下する。
本発明の一態様のトランジスタ107乃至トランジスタ112では、チャネルが形成され
る酸化物半導体層130bを覆うように酸化物半導体層130cが形成されており、チャ
ネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲ
ート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電
流を大きくすることができる。
る酸化物半導体層130bを覆うように酸化物半導体層130cが形成されており、チャ
ネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲ
ート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電
流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層130のチャ
ネル幅方向を電気的に取り囲むようにゲート電極層(導電層170)が形成されているた
め、酸化物半導体層130に対しては上面に垂直な方向からのゲート電界に加えて、側面
に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的
にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を
高められる。
ネル幅方向を電気的に取り囲むようにゲート電極層(導電層170)が形成されているた
め、酸化物半導体層130に対しては上面に垂直な方向からのゲート電界に加えて、側面
に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的
にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を
高められる。
また、本発明の一態様における酸化物半導体層130が二層または三層のトランジスタで
は、チャネルが形成される酸化物半導体層130bを酸化物半導体層130a上に形成す
ることで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化
物半導体層130が三層のトランジスタでは、酸化物半導体層130bを三層構造の中間
に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有
する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定
化や、S値(サブスレッショルド値)の低減をはかることができる。したがって、ゲート
電圧VGが0V時の電流を下げることができ、消費電力を低減させることができる。また
、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上さ
せることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性
の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
は、チャネルが形成される酸化物半導体層130bを酸化物半導体層130a上に形成す
ることで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化
物半導体層130が三層のトランジスタでは、酸化物半導体層130bを三層構造の中間
に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有
する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定
化や、S値(サブスレッショルド値)の低減をはかることができる。したがって、ゲート
電圧VGが0V時の電流を下げることができ、消費電力を低減させることができる。また
、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上さ
せることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性
の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパ
ッタ法やプラズマCVD法により形成することができるが、他の方法、例えば、熱CVD
法により形成してもよい。熱CVD法の例としては、MOCVD(Metal Orga
nic Chemical Vapor Deposition)法やALD(Atom
ic Layer Deposition)法などがある。
ッタ法やプラズマCVD法により形成することができるが、他の方法、例えば、熱CVD
法により形成してもよい。熱CVD法の例としては、MOCVD(Metal Orga
nic Chemical Vapor Deposition)法やALD(Atom
ic Layer Deposition)法などがある。
熱CVD法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
されることが無いという利点を有する。
また、熱CVD法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。
ALD法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバ
ーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス(
アルゴン、或いは窒素など)をキャリアガスとして導入しても良い。例えば2種類以上の
原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらない
ように第1の原料ガスの反応後、不活性ガスを導入し、第2の原料ガスを導入する。ある
いは、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後、第
2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着・反応して第1の層
を成膜し、後から導入される第2の原料ガスが吸着・反応して、第2の層が第1の層上に
積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数
回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガ
ス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり
、微細なFETを作製する場合に適している。
ーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス(
アルゴン、或いは窒素など)をキャリアガスとして導入しても良い。例えば2種類以上の
原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらない
ように第1の原料ガスの反応後、不活性ガスを導入し、第2の原料ガスを導入する。ある
いは、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後、第
2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着・反応して第1の層
を成膜し、後から導入される第2の原料ガスが吸着・反応して、第2の層が第1の層上に
積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数
回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガ
ス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり
、微細なFETを作製する場合に適している。
MOCVD法やALD法などの熱CVD法は、これまでに記載した実施形態に開示された
金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、In−Ga
−Zn−O膜を成膜する場合には、トリメチルインジウム(In(CH3)3)、トリメ
チルガリウム(Ga(CH3)3)、およびジメチル亜鉛(Zn(CH3)2)を用いる
ことができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチ
ルガリウム(Ga(C2H5)3)を用いることもでき、ジメチル亜鉛に代えてジエチル
亜鉛(Zn(C2H5)2)を用いることもできる。
金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、In−Ga
−Zn−O膜を成膜する場合には、トリメチルインジウム(In(CH3)3)、トリメ
チルガリウム(Ga(CH3)3)、およびジメチル亜鉛(Zn(CH3)2)を用いる
ことができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチ
ルガリウム(Ga(C2H5)3)を用いることもでき、ジメチル亜鉛に代えてジエチル
亜鉛(Zn(C2H5)2)を用いることもできる。
例えば、ALDを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体を含む液体(ハフニウムアルコキシドや、テトラキスジメチルアミドハ
フニウム(TDMAH、Hf[N(CH3)2]4)やテトラキス(エチルメチルアミド
)ハフニウムなどのハフニウムアミド)を気化させた原料ガスと、酸化剤としてオゾン(
O3)の2種類のガスを用いる。
ハフニウム前駆体を含む液体(ハフニウムアルコキシドや、テトラキスジメチルアミドハ
フニウム(TDMAH、Hf[N(CH3)2]4)やテトラキス(エチルメチルアミド
)ハフニウムなどのハフニウムアミド)を気化させた原料ガスと、酸化剤としてオゾン(
O3)の2種類のガスを用いる。
例えば、ALDを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体を含む液体(トリメチルアルミニウム(TMA、Al(CH3)3
)など)を気化させた原料ガスと、酸化剤としてH2Oの2種類のガスを用いる。他の材
料としては、トリス(ジメチルアミド)アルミニウム、トリイソブチルアルミニウム、ア
ルミニウムトリス(2,2,6,6−テトラメチル−3,5−ヘプタンジオナート)など
がある。
とアルミニウム前駆体を含む液体(トリメチルアルミニウム(TMA、Al(CH3)3
)など)を気化させた原料ガスと、酸化剤としてH2Oの2種類のガスを用いる。他の材
料としては、トリス(ジメチルアミド)アルミニウム、トリイソブチルアルミニウム、ア
ルミニウムトリス(2,2,6,6−テトラメチル−3,5−ヘプタンジオナート)など
がある。
例えば、ALDを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、酸化性ガス(O2、一酸化二窒素)のラジカルを供
給して吸着物と反応させる。
ロロジシランを被成膜面に吸着させ、酸化性ガス(O2、一酸化二窒素)のラジカルを供
給して吸着物と反応させる。
例えば、ALDを利用する成膜装置によりタングステン膜を成膜する場合には、WF6ガ
スとB2H6ガスを順次導入して初期タングステン膜を形成し、その後、WF6ガスとH
2ガスを順次導入してタングステン膜を形成する。なお、B2H6ガスに代えてSiH4
ガスを用いてもよい。
スとB2H6ガスを順次導入して初期タングステン膜を形成し、その後、WF6ガスとH
2ガスを順次導入してタングステン膜を形成する。なお、B2H6ガスに代えてSiH4
ガスを用いてもよい。
例えば、ALDを利用する成膜装置により酸化物半導体膜、例えばIn−Ga−Zn−O
膜を成膜する場合には、In(CH3)3ガスとO3ガスを順次導入してIn−O層を形
成し、その後、Ga(CH3)3ガスとO3ガスを順次導入してGaO層を形成し、更に
その後Zn(CH3)2ガスとO3ガスを順次導入してZnO層を形成する。なお、これ
らの層の順番はこの例に限らない。これらのガスを用いてIn−Ga−O層やIn−Zn
−O層、Ga−Zn−O層などの混合化合物層を形成しても良い。なお、O3ガスに変え
てAr等の不活性ガスでバブリングして得られたH2Oガスを用いても良いが、Hを含ま
ないO3ガスを用いる方が好ましい。
膜を成膜する場合には、In(CH3)3ガスとO3ガスを順次導入してIn−O層を形
成し、その後、Ga(CH3)3ガスとO3ガスを順次導入してGaO層を形成し、更に
その後Zn(CH3)2ガスとO3ガスを順次導入してZnO層を形成する。なお、これ
らの層の順番はこの例に限らない。これらのガスを用いてIn−Ga−O層やIn−Zn
−O層、Ga−Zn−O層などの混合化合物層を形成しても良い。なお、O3ガスに変え
てAr等の不活性ガスでバブリングして得られたH2Oガスを用いても良いが、Hを含ま
ないO3ガスを用いる方が好ましい。
酸化物半導体層の成膜には、対向ターゲット式スパッタリング装置を用いることもできる
。当該対向ターゲット式スパッタリング装置を用いた成膜法を、VDSP(vapor
deposition SP)と呼ぶこともできる。
。当該対向ターゲット式スパッタリング装置を用いた成膜法を、VDSP(vapor
deposition SP)と呼ぶこともできる。
対向ターゲット式スパッタリング装置を用いて酸化物半導体層を成膜することによって、
酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中
の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用い
ることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度(例
えば水素、希ガス(アルゴンなど)、水など)を低減させることができる。
酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中
の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用い
ることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度(例
えば水素、希ガス(アルゴンなど)、水など)を低減させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
できる。
(実施の形態5)
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する
。
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する
。
なお、本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で
配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、
「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう
。したがって、85°以上95°以下の場合も含まれる。
配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、
「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう
。したがって、85°以上95°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、CAAC−OS(C Axis Aligned Crys
talline Oxide Semiconductor)膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
単結晶酸化物半導体膜とは、CAAC−OS(C Axis Aligned Crys
talline Oxide Semiconductor)膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、CAAC−OS膜について説明する。
CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡(TEM:Transmission Electron Micro
scope)によって、CAAC−OS膜の明視野像および回折パターンの複合解析像(
高分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる。
一方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界(グレインバ
ウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
scope)によって、CAAC−OS膜の明視野像および回折パターンの複合解析像(
高分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる。
一方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界(グレインバ
ウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、CAAC−OS膜の断面の高分解能TEM像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映し
た形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映し
た形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、CAAC−OS膜の平面の高分解能TEM像を観察
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
なお、InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。
CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(
ノーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(
ノーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
また、CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能TEM像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大き
さであることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微
結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc
−OS(nanocrystalline Oxide Semiconductor)
膜と呼ぶ。また、nc−OS膜は、例えば、高分解能TEM像では、結晶粒界を明確に確
認できない場合がある。
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大き
さであることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微
結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc
−OS(nanocrystalline Oxide Semiconductor)
膜と呼ぶ。また、nc−OS膜は、例えば、高分解能TEM像では、結晶粒界を明確に確
認できない場合がある。
nc−OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上
3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXR
D装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面
を示すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプローブ
径(例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を
行うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、nc−OS膜に対しナノビーム電子回折を
行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。また、
nc−OS膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXR
D装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面
を示すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプローブ
径(例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を
行うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、nc−OS膜に対しナノビーム電子回折を
行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。また、
nc−OS膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
nc−OS膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−O
S膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。
ため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−O
S膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能TEM像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、XRD装置を用いた構造解析を行うと、out−of−p
lane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
lane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
なお、酸化物半導体膜は、nc−OS膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体(a−like OS:amorphous−like Oxide Semi
conductor)膜と呼ぶ。
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体(a−like OS:amorphous−like Oxide Semi
conductor)膜と呼ぶ。
a−like OS膜は、高分解能TEM像において鬆(ボイドともいう。)が観察され
る場合がある。また、高分解能TEM像において、明確に結晶部を確認することのできる
領域と、結晶部を確認することのできない領域と、を有する。a−like OS膜は、
TEMによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見ら
れる場合がある。一方、良質なnc−OS膜であれば、TEMによる観察程度の微量な電
子照射による結晶化はほとんど見られない。
る場合がある。また、高分解能TEM像において、明確に結晶部を確認することのできる
領域と、結晶部を確認することのできない領域と、を有する。a−like OS膜は、
TEMによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見ら
れる場合がある。一方、良質なnc−OS膜であれば、TEMによる観察程度の微量な電
子照射による結晶化はほとんど見られない。
なお、a−like OS膜およびnc−OS膜の結晶部の大きさの計測は、高分解能T
EM像を用いて行うことができる。例えば、InGaZnO4の結晶は層状構造を有し、
In−O層の間に、Ga−Zn−O層を2層有する。InGaZnO4の結晶の単位格子
は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9層がc軸方向に層
状に重なった構造を有する。よって、これらの近接する層同士の間隔は、(009)面の
格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nm
と求められている。そのため、高分解能TEM像における格子縞に着目し、格子縞の間隔
が0.28nm以上0.30nm以下である箇所においては、それぞれの格子縞がInG
aZnO4の結晶のa−b面に対応する。
EM像を用いて行うことができる。例えば、InGaZnO4の結晶は層状構造を有し、
In−O層の間に、Ga−Zn−O層を2層有する。InGaZnO4の結晶の単位格子
は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9層がc軸方向に層
状に重なった構造を有する。よって、これらの近接する層同士の間隔は、(009)面の
格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nm
と求められている。そのため、高分解能TEM像における格子縞に着目し、格子縞の間隔
が0.28nm以上0.30nm以下である箇所においては、それぞれの格子縞がInG
aZnO4の結晶のa−b面に対応する。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、a−like OS膜、微結
晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。
晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
(実施の形態6)
できる。
(実施の形態6)
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置(代表的にはDVD:Digital Versatile Disc
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ
、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプ
レイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオ
プレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ
払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図43に示
す。
えた画像再生装置(代表的にはDVD:Digital Versatile Disc
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ
、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプ
レイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオ
プレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ
払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図43に示
す。
図43(A)は携帯型ゲーム機であり、筐体901、筐体902、表示部903、表示部
904、マイク905、スピーカー906、操作キー907、スタイラス908、カメラ
909等を有する。なお、図43(A)に示した携帯型ゲーム機は、2つの表示部903
と表示部904とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定さ
れない。当該携帯型ゲーム機には本発明の一態様の半導体装置を用いることができる。
904、マイク905、スピーカー906、操作キー907、スタイラス908、カメラ
909等を有する。なお、図43(A)に示した携帯型ゲーム機は、2つの表示部903
と表示部904とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定さ
れない。当該携帯型ゲーム機には本発明の一態様の半導体装置を用いることができる。
図43(B)は携帯データ端末であり、第1筐体911、表示部912、カメラ919等
を有する。表示部912が有するタッチパネル機能により情報の入出力を行うことができ
る。当該携帯データ端末には本発明の一態様の半導体装置を用いることができる。
を有する。表示部912が有するタッチパネル機能により情報の入出力を行うことができ
る。当該携帯データ端末には本発明の一態様の半導体装置を用いることができる。
図43(C)は腕時計型の情報端末であり、筐体931、表示部932、リストバンド9
33、カメラ939等を有する。表示部932はタッチパネルとなっていてもよい。当該
情報端末には本発明の一態様の撮像装置を用いることができる。
33、カメラ939等を有する。表示部932はタッチパネルとなっていてもよい。当該
情報端末には本発明の一態様の撮像装置を用いることができる。
図43(D)は携帯電話であり、筐体951に、表示部952、マイク957、スピーカ
ー954、カメラ959、入出力端子956、操作用のボタン955等を有する。当該携
帯電話には本発明の一態様の撮像装置を用いることができる。
ー954、カメラ959、入出力端子956、操作用のボタン955等を有する。当該携
帯電話には本発明の一態様の撮像装置を用いることができる。
図43(E)はデジタルカメラであり、筐体961、シャッターボタン962、マイク9
63、発光部967、レンズ965等を有する。当該デジタルカメラには本発明の一態様
の撮像装置を備えることができる。
63、発光部967、レンズ965等を有する。当該デジタルカメラには本発明の一態様
の撮像装置を備えることができる。
図43(F)はビデオカメラであり、第1筐体971、第2筐体972、表示部973、
操作キー974、レンズ975、接続部976等を有する。操作キー974およびレンズ
975は第1筐体971に設けられており、表示部973は第2筐体972に設けられて
いる。そして、第1筐体971と第2筐体972とは、接続部976により接続されてお
り、第1筐体971と第2筐体972の間の角度は、接続部976により変更が可能であ
る。表示部973における映像を、接続部976における第1筐体971と第2筐体97
2との間の角度に従って切り替える構成としても良い。当該ビデオカメラには本発明の一
態様の撮像装置を備えることができる。
操作キー974、レンズ975、接続部976等を有する。操作キー974およびレンズ
975は第1筐体971に設けられており、表示部973は第2筐体972に設けられて
いる。そして、第1筐体971と第2筐体972とは、接続部976により接続されてお
り、第1筐体971と第2筐体972の間の角度は、接続部976により変更が可能であ
る。表示部973における映像を、接続部976における第1筐体971と第2筐体97
2との間の角度に従って切り替える構成としても良い。当該ビデオカメラには本発明の一
態様の撮像装置を備えることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
。
11 撮像動作
12 保持動作
13 動作
15 遮光層
20 画素
21 画素アレイ
22 参照画素
23 参照画素アレイ
24 アナログ処理回路
25 行デコーダ
26 A/D変換回路
27 オフセット補正回路
28 出力回路
29 オペアンプ
30 シリコン基板
31 トランジスタ
32 トランジスタ
35 活性層
41 トランジスタ
42 トランジスタ
43 トランジスタ
44 トランジスタ
45 トランジスタ
46 トランジスタ
47 トランジスタ
48 トランジスタ
49 トランジスタ
50 トランジスタ
51 トランジスタ
52 トランジスタ
53 トランジスタ
54 トランジスタ
55 トランジスタ
56 トランジスタ
57 トランジスタ
58 容量素子
59 容量素子
60 光電変換素子
61 光電変換層
62 透光性導電層
63 半導体層
64 半導体層
65 半導体層
66 電極
66a 導電層
66b 導電層
67 隔壁
71 配線
72 配線
73 配線
74 配線
75 配線
76 配線
77 配線
78 配線
79 配線
80 絶縁層
81 導電体
82 絶縁層
82a 絶縁層
82b 絶縁層
83 絶縁層
87 配線
87a 導電層
87b 導電層
88 配線
91 配線
92 配線
93 配線
94 配線
95 配線
101 トランジスタ
102 トランジスタ
103 トランジスタ
104 トランジスタ
105 トランジスタ
106 トランジスタ
107 トランジスタ
108 トランジスタ
109 トランジスタ
110 トランジスタ
111 トランジスタ
112 トランジスタ
113 トランジスタ
115 基板
120 絶縁層
130 酸化物半導体層
130a 酸化物半導体層
130b 酸化物半導体層
130c 酸化物半導体層
140 導電層
141 導電層
142 導電層
150 導電層
151 導電層
152 導電層
160 絶縁層
170 導電層
171 導電層
172 導電層
173 導電層
175 絶縁層
180 絶縁層
231 領域
232 領域
233 領域
331 領域
332 領域
333 領域
334 領域
335 領域
401 トランジスタ
402 トランジスタ
520 記憶素子
521 記憶素子アレイ
522 参照記憶素子
523 参照記憶素子アレイ
524 アナログ処理回路
525 行デコーダ
526 A/D変換回路
527 列出力回路
528 参照電流回路
529 オペアンプ
530 シリコン基板
532 絶縁層
535 絶縁層
538 活性層
541 トランジスタ
542 トランジスタ
543 トランジスタ
544 トランジスタ
545 トランジスタ
546 トランジスタ
547 トランジスタ
548 トランジスタ
549 トランジスタ
550 トランジスタ
551 トランジスタ
552 トランジスタ
553 トランジスタ
554 トランジスタ
555 トランジスタ
558 容量素子
559 容量素子
571 配線
572 配線
573 配線
574 配線
575 配線
580 絶縁層
581 導電体
591 配線
592 配線
593 配線
594 配線
595 配線
596 配線
701 配線
702 配線
901 筐体
902 筐体
903 表示部
904 表示部
905 マイク
906 スピーカー
907 操作キー
908 スタイラス
909 カメラ
911 筐体
912 表示部
919 カメラ
931 筐体
932 表示部
933 リストバンド
939 カメラ
951 筐体
952 表示部
954 スピーカー
955 ボタン
956 入出力端子
957 マイク
959 カメラ
961 筐体
962 シャッターボタン
963 マイク
965 レンズ
967 発光部
971 筐体
972 筐体
973 表示部
974 操作キー
975 レンズ
976 接続部
1100 層
1200 層
1400 層
1500 回折格子
1600 層
2200 層
2300 層
2500 絶縁層
2510 遮光層
2520 有機樹脂層
2530 カラーフィルタ
2530a カラーフィルタ
2530b カラーフィルタ
2530c カラーフィルタ
2540 マイクロレンズアレイ
2550 光学変換層
2560 絶縁層
5401 トランジスタ
5402 トランジスタ
5701 配線
5702 配線
12 保持動作
13 動作
15 遮光層
20 画素
21 画素アレイ
22 参照画素
23 参照画素アレイ
24 アナログ処理回路
25 行デコーダ
26 A/D変換回路
27 オフセット補正回路
28 出力回路
29 オペアンプ
30 シリコン基板
31 トランジスタ
32 トランジスタ
35 活性層
41 トランジスタ
42 トランジスタ
43 トランジスタ
44 トランジスタ
45 トランジスタ
46 トランジスタ
47 トランジスタ
48 トランジスタ
49 トランジスタ
50 トランジスタ
51 トランジスタ
52 トランジスタ
53 トランジスタ
54 トランジスタ
55 トランジスタ
56 トランジスタ
57 トランジスタ
58 容量素子
59 容量素子
60 光電変換素子
61 光電変換層
62 透光性導電層
63 半導体層
64 半導体層
65 半導体層
66 電極
66a 導電層
66b 導電層
67 隔壁
71 配線
72 配線
73 配線
74 配線
75 配線
76 配線
77 配線
78 配線
79 配線
80 絶縁層
81 導電体
82 絶縁層
82a 絶縁層
82b 絶縁層
83 絶縁層
87 配線
87a 導電層
87b 導電層
88 配線
91 配線
92 配線
93 配線
94 配線
95 配線
101 トランジスタ
102 トランジスタ
103 トランジスタ
104 トランジスタ
105 トランジスタ
106 トランジスタ
107 トランジスタ
108 トランジスタ
109 トランジスタ
110 トランジスタ
111 トランジスタ
112 トランジスタ
113 トランジスタ
115 基板
120 絶縁層
130 酸化物半導体層
130a 酸化物半導体層
130b 酸化物半導体層
130c 酸化物半導体層
140 導電層
141 導電層
142 導電層
150 導電層
151 導電層
152 導電層
160 絶縁層
170 導電層
171 導電層
172 導電層
173 導電層
175 絶縁層
180 絶縁層
231 領域
232 領域
233 領域
331 領域
332 領域
333 領域
334 領域
335 領域
401 トランジスタ
402 トランジスタ
520 記憶素子
521 記憶素子アレイ
522 参照記憶素子
523 参照記憶素子アレイ
524 アナログ処理回路
525 行デコーダ
526 A/D変換回路
527 列出力回路
528 参照電流回路
529 オペアンプ
530 シリコン基板
532 絶縁層
535 絶縁層
538 活性層
541 トランジスタ
542 トランジスタ
543 トランジスタ
544 トランジスタ
545 トランジスタ
546 トランジスタ
547 トランジスタ
548 トランジスタ
549 トランジスタ
550 トランジスタ
551 トランジスタ
552 トランジスタ
553 トランジスタ
554 トランジスタ
555 トランジスタ
558 容量素子
559 容量素子
571 配線
572 配線
573 配線
574 配線
575 配線
580 絶縁層
581 導電体
591 配線
592 配線
593 配線
594 配線
595 配線
596 配線
701 配線
702 配線
901 筐体
902 筐体
903 表示部
904 表示部
905 マイク
906 スピーカー
907 操作キー
908 スタイラス
909 カメラ
911 筐体
912 表示部
919 カメラ
931 筐体
932 表示部
933 リストバンド
939 カメラ
951 筐体
952 表示部
954 スピーカー
955 ボタン
956 入出力端子
957 マイク
959 カメラ
961 筐体
962 シャッターボタン
963 マイク
965 レンズ
967 発光部
971 筐体
972 筐体
973 表示部
974 操作キー
975 レンズ
976 接続部
1100 層
1200 層
1400 層
1500 回折格子
1600 層
2200 層
2300 層
2500 絶縁層
2510 遮光層
2520 有機樹脂層
2530 カラーフィルタ
2530a カラーフィルタ
2530b カラーフィルタ
2530c カラーフィルタ
2540 マイクロレンズアレイ
2550 光学変換層
2560 絶縁層
5401 トランジスタ
5402 トランジスタ
5701 配線
5702 配線
Claims (1)
- 複数の画素を有し、
前記複数の画素のそれぞれは、光電変換素子とトランジスタとを有し、
前記複数の画素の少なくとも一は、遮光層により前記光電変換素子に光が当たらないように遮光されている撮像装置。
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