JP4797567B2 - 固体撮像装置、固体撮像装置の駆動方法および撮像装置 - Google Patents

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法および撮像装置に関する。

近年、ビデオカメラやデジタルスチルカメラなどの撮像装置の応用に適した固体撮像装置として、増幅型のイメージセンサが知られている。この増幅型のイメージセンサは、各画素セル（単位画素）ごとに光電変換によって得られた信号をＭＯＳトランジスタ（増幅トランジスタ）で増幅して取り出す構造を有している。

このようなイメージセンサにおいて、より高画質な画像を得るためにさまざまな要因によって生じるノイズ成分を抑える技術が必要となっている。熱雑音や素子のばらつきによるノイズ成分を抑制する技術の発展により、当該ノイズ成分については抑制できているものの、増幅トランジスタの１／ｆノイズについては未だ抑制できておらず、近年、特に１／ｆノイズが出力信号のノイズ成分として支配的となってきている。したがって、今後の高感度のイメージセンサにおいては、増幅トランジスタの１／ｆノイズを抑制することが重要である。

従来、ＭＯＳＦＥＴの１／ｆノイズを低減するために、トランジスタをオフ状態あるいは深いアキュミュレーション状態にすることで、チャネルにトラップされた電子／ホールを掃き出す動作を繰り返す手法が報告されている（例えば、非特許文献１参照）。

この１／ｆノイズの低減原理について具体的に説明する。トランジスタが一定電圧Ｖbiasでバイアスされているとき、トランジスタの主電極に流れる電流は一定電流Ｉb とノイズ電流ｉnoise の和となる。一般的にトランジスタの電流雑音は、図２３に示すように周波数依存性を持っており、代表的なノイズである熱雑音(thermal noise)は広い帯域に分布し、１／ｆノイズは１ＭＨｚ以下の低周波成分で支配的となる。

非特許文献１記載の従来技術では、トランジスタをオフ状態あるいは深いアキュミュレーション状態とするパルス動作を実行することで、チャネルにトラップされた電子／ホールを定期的に掃き出すことができるために、パルス周波数よりも低い１／ｆノイズ成分を低減できる。

図２４に、デューティーサイクル５０％、周波数１０ｋＨｚのパルス信号を適用した場合における１／ｆノイズの相対ノイズ電力の周波数スペクトルを示す。ここでは、一定バイアス電圧を供給した場合のノイズ電力スペクトルとともに、バイアス電圧と閾値電圧ＶＴの振幅パルスを供給した場合、バイアス電圧と０Ｖの振幅パルスを共有した場合を示している。１０ｋＨｚ以下で１／ｆノイズの低減効果が得られていることがわかる。

上述した１／ｆノイズの低減原理は、ＣＭＯＳイメージセンサにおいて画素トランジスタの１／ｆノイズの低減に適用されている（例えば、特許文献１参照）

図２５は、特許文献１記載の従来技術の基本構成を示す回路図である。この従来技術では、フォトダイオード２０１、転送トランジスタ２０２、リセットトランジスタ２０３、増幅トランジスタ２０４および選択トランジスタ２０５を含む単位画素２００が行列状に２次元配置されてなるＣＭＯＳイメージセンサ１００において、垂直信号線１０１−１〜１０１−ｍの各々にスイッチ１０２−１〜１０２−ｍを付加し、これらスイッチ１０２−１〜１０２−ｍがオンのときに、端子１０３を介して与えられる電圧を垂直信号線１０１−１〜１０１−ｍの各々に印加するようにしている。

このとき印加する電圧は電源電圧に近い電圧で、画素２００内の増幅トランジスタ２０４をオフあるいは深いアキュミュレーションの状態とすることができる。この場合、選択トランジスタ２０５を介して増幅トランジスタ２０４の主電極（ソース電極）に上記電圧を印加することになる。

IEEE Journal of Solid-State Circuits,vol.35,no.7,JULY 2000 "Reducing MOS FET 1/fNoise and Power Consumption by Switched Biasing" 特開２００３−３２５５４号公報

しかしながら、特許文献１記載の従来技術では、増幅トランジスタ２０１をオフ状態あるいは深いアキュミュレーション状態にするに当たって、1行アクセスするために全ての垂直信号線１０１−１〜１０１−ｍにパルス信号を印加するため、全ての垂直信号線の寄生容量と、全ての垂直信号線に接続された全ての増幅トランジスタ２０４あるいは選択トランジスタ２０５の寄生容量を充放電しなくてはならず、消費電力増大の問題や、読み出し動作の高速化が難しいという問題がある。また、高解像度化を図るべく画素数を増やすとその分だけ負荷容量が増大するため、高解像度化も難しいという問題がある。

また、増幅トランジスタ２０１をオフ状態あるいは深いアキュミュレーション状態とするために垂直信号線１０１（１０１−１〜１０１−ｍ）に強制的に電圧を印加するため、垂直信号線１０１に接続される定電流源あるいはその代わりとなるバイアスされた負荷ＭＯＳトランジスタや増幅トランジスタを介して、電流がリークすることで消費電力が増大するという問題がある。

さらに、選択トランジスタ２０５を介して増幅トランジスタ２０４の主電極の電圧を制御しているため、選択トランジスタ２０５を電源電圧よりも閾値以上高い電圧に駆動しなければ、増幅トランジスタ２０４の主電極が電源電圧まで駆動できないため完全なオフとならず、１／ｆノイズの低減効果が下がるという問題がある。

そこで、本発明は、消費電力を抑えつつ１／ｆノイズを低減可能な固体撮像装置、当該固体撮像装置の駆動方法および撮像装置を提供することを目的とする。

上記目的を達成するために、本発明では、光信号を信号電荷に変換する光電変換素子および前記信号電荷を信号電圧として増幅して出力する増幅トランジスタを含む単位画素が行列状に配置されてなる固体撮像装置において、前記単位画素からの信号の読み出し期間中に前記増幅トランジスタをオフ状態または深いアキュミュレーション状態とする動作を１回または複数回繰り返し、前記単位画素から前記増幅トランジスタを通して出力される信号に対して帯域制限を行う構成を採っている。

上記構成の固体撮像装置において、単位画素内に設けられた容量素子の他端に所定の電圧を供給することで、光電変換素子から読み出されてフローティングディフュージョン部に保持されている信号電荷を保持したまま、フローティングディフュージョン部の電位を増幅トランジスタの閾値電圧付近あるいはそれ以下にすることができるために、増幅トランジスタがオフ状態あるいは深いアキュミュレーション状態となる。これにより、増幅トランジスタのチャネルにトラップされた電子／ホールを掃き出すことができる。特に、ある行を読み出すときに所定の電圧を供給するのは該当行のみとなり、ｎ行×ｍ列の単位画素の２次元配列において、従来技術ではｎ×ｍ画素分の負荷があったのに対して、該当行のｍ画素分の負荷となり、所定の電圧を供給する際の負荷を軽減できる。

本発明によれば、増幅トランジスタをオフ状態あるいは深いアキュミュレーション状態にする際の負荷を軽減できることで、消費電力を抑えつつ１／ｆノイズを低減できる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係る固体撮像装置、例えばＣＭＯＳイメージセンサの構成を示すシステム構成図である。

図１に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０は、光電変換素子を含む単位画素（以下、単に「画素」と記す場合もある）２０が行列状（マトリクス状）に２次元配置されてなる画素アレイ部１１に加えて、その周辺回路として第一垂直走査回路１２、第二垂直走査回路１３、パルス発生回路１４、パルスセレクタ１５、複数のカラム回路１６、水平走査回路１７およびカラム信号選択回路１８を有する構成となっている。

画素アレイ部１１の画素２０の行列状配列に対して、列毎に垂直信号線１１１が配線され、行毎に駆動制御線、例えば転送制御線１１２、リセット制御線１１３、選択制御線１１４およびパルス供給線１１５が配線されている。さらに、単位画素２０の各々に、リセット電圧Ｖｒｓｔを供給するリセット線１１６が配線されている。

（単位画素の回路例１）
図２は、回路例１に係る単位画素２０Ａの回路構成を示す回路図である。図２に示すように、本回路例１に係る単位画素２０Ａは、光電変換素子、例えばフォトダイオード２１に加えて、例えば転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタと、１つの容量素子２６とを有する画素回路となっている。ここでは、これらトランジスタ２２〜２５として、例えばＮチャネルのＭＯＳトランジスタを用いている。

転送トランジスタ２２は、フォトダイオード２１のカソード電極と電荷電圧変換部であるＦＤ部（フローティングディフュージョン部）２７との間に接続され、フォトダイオード２１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲート電極に転送パルスＴＲＧが与えられることによってＦＤ部２７に転送する。

リセットトランジスタ２３は、リセット線１１６にドレイン電極が、ＦＤ部２７にソース電極がそれぞれ接続され、フォトダイオード２１からＦＤ部２７への信号電荷の転送に先立って、ゲート電極にリセットパルスＲＳＴが与えられることによってＦＤ部２７の電位をリセット電圧Ｖｒｓｔにリセットする。

増幅トランジスタ２４は、ＦＤ部２７にゲート電極（制御電極）が、画素電源Ｖｄｄにドレイン電極がそれぞれ接続され、リセットトランジスタ２３によってリセットされた後のＦＤ部２７の電位をリセットレベルとして出力し、さらに転送トランジスタ２２によって信号電荷が転送された後のＦＤ部２７の電位を信号レベルとして出力する。

選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に、ソース電極が垂直信号線１１１にそれぞれ接続され、ゲート電極に選択パルスＳＥＬが与えられることによってオン状態となり、画素２０を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線１１１に出力する。

なお、選択トランジスタ２５については、画素電源Ｖｄｄと増幅トランジスタ２４のドレイン電極との間に接続した構成を採ることも可能である。

容量素子２６は一端が増幅トランジスタ２４のゲート電極（ＦＤ部２７）に、他端がパルス供給されるパルス供給線１１５にそれぞれ接続されている。この容量素子２６の他端には、低レベル（例えば、接地レベル）がアクティブとなるパルス信号ＰＬがパルス供給線１１５を介して適当なタイミングで印加される。容量素子２６としては、増幅トランジスタ２４のゲート電極に付加された寄生容量あるいは意図的に画素２０内に設けた容量を用いることができる。

図１に説明を戻す。第一垂直走査回路１２は、シフトレジスタあるいはアドレスデコーダ等によって構成され、リセットパルスＲＳＴ、転送パルスＴＲＧおよび選択パルスＳＥＬ等を適宜発生することで、画素アレイ部１１の各画素２０を電子シャッタ行と読み出し行それぞれについて行単位で垂直方向（上下方向）に走査しつつ、電子シャッタ行に対してはその行の画素２０の信号掃き捨てを行うための電子シャッタ動作を行うとともに、読み出し行に対してはその行の画素２０の信号読み出しを行うための読み出し動作を行う。

ここでは、図示を省略するが、第一垂直走査回路１２は、画素２０を行単位で順に選択しつつ、読み出し行の各画素２０の信号を読み出す読み出し動作を行うための読み出し走査系と、当該読み出し走査系による読み出し走査よりもシャッタ速度に対応した時間分だけ前に同じ行（電子シャッタ行）に対して電子シャッタ動作を行うための電子シャッタ走査系とを有する構成となっている。

そして、電子シャッタ走査系によるシャッタ走査によってフォトダイオード２１の不要な電荷がリセットされたタイミングから、読み出し走査系による読み出し走査によって画素２０の信号が読み出されるタイミングまでの期間が、画素２０における信号電荷の蓄積期間（露光期間）となる。すなわち、電子シャッタ動作とは、フォトダイオード２１に蓄積された信号電荷のリセット（掃き捨て）を行い、そのリセット後から新たに信号電荷の蓄積を開始する動作である。

第二垂直走査回路１３は、第一垂直走査回路１２と同様に、シフトレジスタあるいはアドレスデコーダ等によって構成され、第一垂直走査回路１２と同期して垂直走査を行うことにより、容量素子２６の他端に与えるパルス信号ＰＬを供給する行を選択する。パルス発生回路１４は、容量素子２６の他端に与えるパルス信号ＰＬを発生する。

パルスセレクタ１５は、第二垂直走査回路１３によって選択された行に対して、パルス発生回路１４で発生されたパルス信号ＰＬを供給する。すなわち、第二垂直走査回路１３、パルス発生回路１４およびパルスセレクタ１５は、特許請求の範囲における駆動手段に相当し、容量素子２６の他端に所定の電圧、本例ではパルス信号ＰＬの低レベルを選択的に供給する。

カラム回路１６は、画素アレイ部１１の例えば画素列ごとに、即ち画素列に対して１対１の対応関係をもって配置され、第一垂直走査回路１２による垂直走査によって選択された読み出し行の各画素２０から垂直信号線１１１を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。すなわち、カラム回路１６は、特許請求の範囲における信号処理回路に相当する。このカラム回路１６の具体的な回路例については後述する。

水平走査回路１７は、シフトレジスタあるいはアドレスデコーダ等によって構成され、画素アレイ部１１の画素列ごとに配されたカラム回路１６を順に水平走査する。カラム信号選択回路１８は、水平選択スイッチや水平信号線等によって構成され、カラム回路１６に一時的に保持されている画素の信号を、水平走査回路１７による水平走査に同期して順次出力する。

なお、垂直信号線１１１の各一端には、定電流源１９が接続されている。定電流源１９に代えて、例えばバイアスされたトランジスタを用いることも可能である。また、第一垂直走査回路１２、第二垂直走査回路１３、パルス発生回路１４、カラム回路１６および水平走査回路１７等の動作の基準となるタイミング信号や制御信号は、図示せぬタイミング制御回路で生成される。

上記構成の第１実施形態に係るＣＭＯＳイメージセンサ１０において、本発明では、単位画素２０の増幅トランジスタ２４のゲート電極に容量素子２６の一端を接続し、当該容量素子２６の他端に所定の電圧、具体的には低レベル（例えば、接地レベル）がアクティブとなるパルス信号ＰＬを印加するようにした点にある。

ここで、本実施形態に係るＣＭＯＳイメージセンサ１０における単位画素２０Ａの回路動作１について、図３のタイミングチャートを用いて説明する。

図３は、単位画素２０Ａの回路動作１の説明に供するタイミングチャートである。ここでは、ＦＤ部２７の電位Ｖｆｄ、リセットパルスＲＳＴ、選択パルスＳＥＬ、転送パルスＴＲＧ、パルス信号ＰＬおよび単位画素２０Ａの出力信号ＯＵＴのタイミング関係および信号波形を示している。

図３のタイミングチャートから明らかなように、単位画素２０Ａの回路動作としては、先ずリセットパルスＲＳＴがアクティブ（高レベル）になることでＦＤ部２７がリセットされ、次いでパルス信号ＰＬがアクティブ（低レベル）になることで、ＦＤ部２７の電位が増幅トランジスタ２４の閾値電圧付近あるいはそれ以下になるために、増幅トランジスタ２４はオフ状態あるいは深いアキュミュレーション状態となる。

増幅トランジスタ２４がオフ状態あるいは深いアキュミュレーション状態となることで、増幅トランジスタ２４のチャネルにトラップされた電子／ホールを掃き出すことができるために、その後に選択パルスＳＥＬがアクティブ（高レベル）になることによってＦＤ部２７の電位Ｖｆｄをリセットレベルとして出力する際の増幅トランジスタ２４の１／ｆノイズを低減できる。より効果的に１／ｆノイズを低減するには、増幅トランジスタ２４をオフ状態にすることが好ましい。

次に、転送パルスＴＲＧがアクティブ（高レベル）になることで、フォトダイオード２１に蓄積されている信号電荷がＦＤ部２７に転送され、次いでパルス信号ＰＬがアクティブになることで、ＦＤ部２７に保持されている信号電荷を保持したままの状態で、増幅トランジスタ２４のゲート電極の電位が当該増幅トランジスタ２４の閾値電圧以下になるために、増幅トランジスタ２４はオフ状態あるいは深いアキュミュレーション状態となる。

増幅トランジスタ２４がオフ状態あるいは深いアキュミュレーション状態となることで、リセット時と同様に、増幅トランジスタ２４のチャネルにトラップされた電子／ホールを掃き出すことができるために、その後に選択パルスＳＥＬがアクティブになることによってＦＤ部２７の電位Ｖｆｄを信号レベルとして出力する際の増幅トランジスタ２４の１／ｆノイズを低減できる。

上述したように、増幅トランジスタ２４のゲート電極に容量素子２６の一端を接続し、当該容量素子２６の他端に所定の電圧、具体的には接地レベルがアクティブとなるパルス信号ＰＬを印加することで、ＦＤ部２７に保持されている信号電荷を保持したまま、ＦＤ部２７の電位を増幅トランジスタ２４の閾値電圧付近あるいはそれ以下にすることができるために、増幅トランジスタ２４がオフ状態あるいは深いアキュミュレーション状態となる。これにより、増幅トランジスタ２４のチャネルにトラップされた電子／ホールを掃き出すことができるために、リセットレベルあるいは信号レベルを読み出すときの増幅トランジスタ２４の１／ｆノイズを低減できる。

また、ある行を読み出すときにパルス信号ＰＬを入力するのは該当行のみとなり、ｎ行×ｍ列の画素２０の２次元配列において、従来技術ではｎ×ｍ画素分の負荷があったのに対して、該当行のｍ画素分の負荷となり、パルス信号ＰＬを印加する際の負荷を大幅に軽減できるために、負荷軽減による消費電力の低減および信号読み出し動作の高速化を図ることができる。また、高解像度化（多画素化）による負荷の増大を抑えることができるために、特に高解像度化に有利な技術となる。

また、ハイインピーダンスである容量素子２６にパルス信号ＰＬを印加することで、従来技術のように、垂直信号線１１１を駆動しなくても、増幅トランジスタ２４をオフ状態あるいは深いアキュミュレーション状態とすることができるために、電流が定常的に流れる(リークする)問題を解消でき、よって消費電力を低減できる。

さらに、垂直信号線１１１を駆動せずに増幅トランジスタ２４をオフ状態あるいは深いアキュミュレーション状態としていることから、前の信号読み出し期間にパルス信号ＰＬを入力しておくことで読み出しのサイクルタイムを早めることができるために、信号読み出し動作の高速化を図ることができる。

しかも、画素２０の電源電圧Ｖｄｄ以上の電圧を供給しなくても、増幅トランジスタ２４を完全にオフ状態とすることができるために、より大きな１／ｆノイズの低減効果を得ることができる。

なお、上述した回路動作１では、リセット動作および信号読み出し動作の各動作時にパルス信号ＰＬを１回ずつ容量素子２６の他端に印加するとしたが、図４のタイミングチャートに示すように、リセット動作および信号読み出し動作の各動作時において、パルス信号ＰＬを複数回（本例では、３回）ずつ容量素子２６の他端に印加する回路動作とすることも可能である（回路動作２）。この回路動作２のように、パルス信号ＰＬを複数回入力することで、増幅トランジスタ２４のチャネルにトラップされた電子／ホールの掃き出し効果をより高めることができる。

図４は、単位画素２０Ａの回路動作２の説明に供するタイミングチャートである。ここでは、ＦＤ部２７の電位Ｖｆｄ、リセットパルスＲＳＴ、選択パルスＳＥＬ、転送パルスＴＲＧ、パルス信号ＰＬおよび単位画素２０Ａの出力信号ＯＵＴのタイミング関係および信号波形を示している。

なお、上記実施形態では、画素トランジスタとして、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタを有する単位画素２０Ａに適用した場合を例に挙げて説明したが、本発明は当該単位画素２０Ａへの適用に限られるものではない。以下に、他の回路例について説明する。

（単位画素の回路例２）
図５は、回路例２に係る単位画素２０Ｂの回路構成を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。

図５に示すように、本回路例２に係る単位画素２０Ｂは、光電変換素子、例えばフォトダイオード２１に加えて、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の３つのトランジスタと、１つの容量素子２６とを有する画素回路、即ち回路例１に係る単位画素２０Ａの転送トランジスタ２２（図２参照）を持たない回路構成となっている。

図６は、単位画素２０Ｂの動作説明に供するタイミングチャートである。ここでは、ＦＤ部２７の電位Ｖｆｄ、リセットパルスＲＳＴ、選択パルスＳＥＬ、パルス信号ＰＬおよび単位画素２０Ｂの出力信号ＯＵＴのタイミング関係および信号波形を示している。

単位画素２０Ｂでは、リセットパルスＲＳＴが非アクティブ（低レベル）になるタイミングから選択パルスＳＥＬがアクティブ（高レベル）になるタイミングまでの期間が蓄積期間（露光期間）となり、リセットパルスＲＳＴによるリセット後、フォトダイオード２１で光電変換された信号電荷がＦＤ部２７に蓄積される。

そして、蓄積期間の後半部分において、パルス信号ＰＬがアクティブになる。これにより、ＦＤ部２７に保持されている信号電荷を保持したままの状態で、増幅トランジスタ２４のゲート電極の電位が当該増幅トランジスタ２４の閾値電圧以下になるために、増幅トランジスタ２４はオフ状態あるいは深いアキュミュレーション状態となる。

増幅トランジスタ２４がオフ状態あるいは深いアキュミュレーション状態となることで、増幅トランジスタ２４のチャネルにトラップされた電子／ホールを掃き出すことができるために、その後に選択パルスＳＥＬがアクティブになることによってＦＤ部２７の電位Ｖｆｄを信号レベルとして出力する際の増幅トランジスタ２４の１／ｆノイズを低減できる。

なお、本回路例２に係る単位画素２０Ｂにおいても、回路例１に係る単位画素２０Ａの回路動作２の場合と同様に、信号読み出し動作時において、パルス信号ＰＬを複数回容量素子２６の他端に印加する回路動作とすることで、増幅トランジスタ２４のチャネルにトラップされた電子／ホールの掃き出し効果をより高めることができる。

（単位画素の回路例３）
図７は、回路例３に係る単位画素２０Ｃの回路構成を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。

図７に示すように、本回路例３に係る単位画素２０Ｃは、光電変換素子、例えばフォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３および増幅トランジスタ２４の３つのトランジスタと、１つの容量素子２６とを有する画素回路、即ち回路例１に係る単位画素２０Ａの選択トランジスタ２５（図２参照）を持たない回路構成となっている。

図８は、単位画素２０Ｃの動作説明に供するタイミングチャートである。ここでは、ＦＤ部２７の電位Ｖｆｄ、リセットパルスＲＳＴ、リセット電圧Ｖｒｓｔ、転送パルスＴＲＧ、パルス信号ＰＬおよび単位画素２０Ｃの出力信号ＯＵＴのタイミング関係および信号波形を示している。

ここで、本回路例３に係る単位画素２０Ｃでは、画素選択を行う選択トランジスタを持たないことからリセット電圧Ｖｒｓｔが２値をとり、リセット電圧Ｖｒｓｔが高レベル、即ち回路例１でのリセット電圧値（例えば、Ｖｄｄレベル）となる期間が画素２０Ｃの選択期間、リセット電圧Ｖｒｓｔが低レベル（例えば接地、レベル）となる期間が画素２０Ｃの非選択期間となる。

この単位画素２０Ｃにおいて、ＦＤ部２７のリセット動作は、リセット電圧Ｖｒｓｔが高レベルに設定された後、リセットパルスＲＳＴがアクティブ（高レベル）となることで実行される。このリセット後のＦＤ部２７の電位がリセットレベルとして読み出され、その後、転送パルスＴＲＧがアクティブ（高レベル）になることで、フォトダイオード２１に蓄積されている信号電荷がＦＤ部２７に転送され、信号レベルとして読み出される。

選択期間が終了し、リセット電圧Ｖｒｓｔが低レベルに遷移した後、リセットパルスＲＳＴが再びアクティブとなることで、増幅トランジスタ２４がオフ状態となって画素２０Ｃが非選択状態となり、一連の読み出し動作が終了する。

本回路例３に係る単位画素２０Ｃにおいても、ＦＤ部２７のリセット後および信号電荷の転送後に、パルス信号ＰＬを１回または複数回容量素子２６の他端に入力することで、リセットレベルあるいは信号レベルを読み出す直前に、増幅トランジスタ２４をオフ状態あるいは深いアキュミュレーション状態とし、増幅トランジスタ２４のチャネルにトラップされた電子／ホールを掃き出すことができるために、リセットレベルあるいは信号レベルを読み出す際の増幅トランジスタ２４の１／ｆノイズを低減できる。

（単位画素の回路例４）
図９は、回路例４に係る単位画素２０Ｄの回路構成を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。

図９に示すように、本回路例４に係る単位画素２０Ｄは、光電変換素子、例えばフォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３および増幅トランジスタ２４の３つのトランジスタと、１つの容量素子２６と、１つのスイッチトランジスタ２８とを有する画素回路となっている。

すなわち、本回路例４に係る単位画素２０Ｄは、回路例１に係る単位画素２０Ａの選択トランジスタ２５（図２参照）を持たず、しかもリセット電圧Ｖｒｓｔを垂直信号線１１１から選択的に供給する構成となっている。そのために、リセットトランジスタ２３がＦＤ部２７（増幅トランジスタ２４のゲート電極）と垂直信号線１１１との間に接続されるとともに、垂直信号線１１１にはスイッチパルスＳＷでオン状態となるスイッチトランジスタ２８を介して選択的にリセット電圧Ｖｒｓｔが供給されるようになっている。

図１０は、単位画素２０Ｄの動作説明に供するタイミングチャートである。ここでは、ＦＤ部２７の電位Ｖｆｄ、リセットパルスＲＳＴ、スイッチパルスＳＷ、リセット電圧Ｖｒｓｔ、転送パルスＴＲＧ、パルス信号ＰＬおよび単位画素２０Ｄの出力信号ＯＵＴのタイミング関係および信号波形を示している。

ここで、本回路例４に係る単位画素２０Ｄにおいても、本回路例３に係る単位画素２０Ｃの場合と同様に、画素選択を行う選択トランジスタを持たないことからリセット電圧Ｖｒｓｔが２値をとり、リセット電圧Ｖｒｓｔが高レベル、即ち回路例１でのリセット電圧値（例えば、Ｖｄｄレベル）となる期間が画素２０Ｃの選択期間、リセット電圧Ｖｒｓｔが低レベル（例えば接地、レベル）となる期間が画素２０Ｃの非選択期間となる。

この単位画素２０Ｄにおいて、先ず選択期間では、リセット電圧Ｖｒｓｔが高レベルに設定された後、スイッチパルスＳＷがアクティブ（高レベル）となり、スイッチトランジスタ２８がオンすることで、垂直信号線１１１に高レベルのリセット電圧Ｖｒｓｔが与えられる。そして、リセットパルスＲＳＴがアクティブとなり、リセットトランジスタ２３がオン状態となることで、ＦＤ部２７のリセット動作が実行されると同時に、画素２０Ｄが自動的に選択状態となる。

その後、スイッチパルスＳＷが非アクティブ（低レベル）となり、スイッチトランジスタ２８がオフ状態となることで、垂直信号線１１１へのリセット電圧Ｖｒｓｔの供給が遮断され、しかる後リセット後のＦＤ部２７の電位がリセットレベルとして垂直信号線１１に読み出され、その後、転送パルスＴＲＧがアクティブ（高レベル）になることで、フォトダイオード２１に蓄積されている信号電荷がＦＤ部２７に転送され、信号レベルとして読み出される。

選択期間が終了し、リセット電圧Ｖｒｓｔが低レベルに遷移した後、リセットパルスＲＳＴが再びアクティブとなることで、増幅トランジスタ２４がオフ状態となって画素２０Ｄが非選択状態となり、一連の読み出し動作が終了する。

本回路例４に係る単位画素２０Ｄにおいても、ＦＤ部２７のリセット後および信号電荷の転送後に、パルス信号ＰＬを１回または複数回容量素子２６の他端に入力することで、リセットレベルあるいは信号レベルを読み出す直前に、増幅トランジスタ２４をオフ状態あるいは深いアキュミュレーション状態とし、増幅トランジスタ２４のチャネルにトラップされた電子／ホールを掃き出すことができるために、リセットレベルあるいは信号レベルを読み出す際の増幅トランジスタ２４の１／ｆノイズを低減できる。

続いて、図１におけるカラム回路１６の具体的な回路例について説明する。

（カラム回路の回路例１）
回路例１に係るカラム回路１６はサンプルホールド回路によって構成されている。図１１は、サンプルホールド回路の構成の一例を示す回路図である。

図１１に示すように、本例に係るサンプルホールド回路３１は、一端が垂直信号線１１１の一端に接続され、サンプルホールドパルスＳＨによってオン／オフ動作するサンプリングスイッチ３１１と、当該サンプリングスイッチ３３１の他端と基準ノード（例えば、グランド）との間に接続された容量素子３１２とによって構成されている。

図１２は、サンプルホールド回路３１の動作説明に供するタイミングチャートである。ここでは、単位回路２０として回路例１に係る単位画素２０Ａを用い、かつ先述した回路動作２を適用した場合を前提として、ＦＤ部２７の電位Ｖｆｄ、リセットパルスＲＳＴ、選択パルスＳＥＬ、転送パルスＴＲＧ、パルス信号ＰＬ、単位画素２０Ａの出力信号ＯＵＴ、サンプルホールドパルスＳＨおよびサンプルホールド回路３１の出力信号ＣＯＵＴのタイミング関係および信号波形を示している。

図１２のタイミングチャートに示すように、カラム回路１６としてサンプルホールド回路３１を用いた場合には、サンプルホールドパルスＳＨが非アクティブ（低レベル）であり、サンプルホールド回路３１がホールド状態ａのときにパルス信号ＰＬを複数回（または、１回）容量素子２６の他端に入力し、サンプルホールドパルスＳＨがアクティブ（高レベル）であり、サンプルホールド回路３１がサンプル状態ｂのときにリセットレベルあるいは信号レベルを読み出すようにする。

この動作により、リセットレベルあるいは信号レベルを読み出す直前に、増幅トランジスタ２４をオフ状態あるいは深いアキュミュレーション状態とし、増幅トランジスタ２４のチャネルにトラップされた電子／ホールを掃き出すことができるために、増幅トランジスタ２４の１／ｆノイズが低減されたリセットレベルあるいは信号レベルをサンプルホールドすることができる。

（カラム回路の回路例２）
回路例１に係るカラム回路１６はサンプルホールド回路を含むノイズ除去回路によって構成されている。図１３は、サンプルホールド回路を含むノイズ除去回路の構成の一例を示す回路図である。

図１３に示すように、本例に係るノイズ除去回路３２は、一端が垂直信号線１１１の一端に接続された容量素子３２１と、当該容量素子３２１の他端に入力端が接続されたオペアンプ３２２と、当該オペアンプ３２２の入出力端間に接続され、サンプルホールドパルスＳＨによってオン／オフ動作するサンプリングスイッチ３２３とによって構成されている。

図１４は、ノイズ除去回路３２の動作説明に供するタイミングチャートである。ここでは、単位回路２０として回路例１に係る単位画素２０Ａを用い、かつ先述した回路動作２を適用した場合を前提として、ＦＤ部２７の電位Ｖｆｄ、リセットパルスＲＳＴ、選択パルスＳＥＬ、転送パルスＴＲＧ、パルス信号ＰＬ、単位画素２０Ａの出力信号ＯＵＴ、サンプルホールドパルスＳＨおよびノイズ除去回路３２の出力信号ＣＯＵＴのタイミング関係および信号波形を示している。

図１４のタイミングチャートに示すように、カラム回路１６としてサンプルホールド回路を含むノイズ除去回路３２を用いた場合には、サンプルホールドパルスＳＨが非アクティブ（低レベル）となるホールド状態ａで、パルス信号ＰＬを複数回（または、１回）容量素子２６の他端に入力し、増幅トランジスタ２４をオフ状態あるいは深いアキュミュレーション状態とした後、選択パルスＳＥＬがアクティブになることによって画素２０を選択してリセットレベルを読み出す。

その後、サンプルホールドパルスＳＨがアクティブ（高レベル）となるサンプル状態ｂで、リセットレベルの取得が行われ、再びサンプルホールドパルスＳＨが非アクティブとなることで、取得したリセットレベルがホールドされる。

次いで、転送パルスＴＲＧがアクティブとなることで、フォトダイオード２１からＦＤ部２７へ信号電荷が転送される。この状態で、再びパルス信号ＰＬを複数回（または、１回）容量素子２６の他端に入力し、増幅トランジスタ２４をオフ状態あるいは深いアキュミュレーション状態とした後、選択パルスＳＥＬがアクティブになることによって画素２０を選択して信号レベルを読み出す。

この一連の動作により、増幅トランジスタ２４の１／ｆノイズが低減されたリセットレベルあるいは信号レベルがノイズ除去回路３２に入力され、しかもノイズ除去回路３２では、リセットレベルを含む信号レベルと、あらかじめホールドされているリセットレベルとの差分をとる処理が行われる。

この差分をとる処理は、ＣＤＳ(Correlated Double Sampling;相関二重サンプリング)と言われる処理であり、この処理により、ノイズ除去回路３２の出力信号ＣＯＵＴとして、リセットノイズや増幅トランジスタ２４の閾値ばらつき等の画素固有の固定パターンノイズが除去された信号レベルが得られることになる。

なお、上記実施形態では、カラム回路１６として、サンプルホールド回路３１や、サンプルホールド回路を含むノイズ除去回路３２を用いた場合を例に挙げたが、これらは一例に過ぎず、これに限定されるものではない。例えば、カラム回路１６にＡ／Ｄ（アナログ／デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力する構成を採ることも可能である。

［第２実施形態］
図１５は、本発明の第２実施形態に係る固体撮像装置、例えばＣＭＯＳイメージセンサの構成を示すシステム構成図であり、図中、図１と同等部分には同一符号を付して示している。

図１５に示すように、本実施形態に係るＣＭＯＳイメージセンサ５０は、光電変換素子を含む単位画素２０が行列状に２次元配置されてなる画素アレイ部１１に加えて、その周辺回路として第一垂直走査回路１２、第二垂直走査回路１３、パルス発生回路１４、パルスセレクタ１５、複数のカラム回路５１、水平走査回路１７およびカラム信号選択回路１８を有する構成となっている。

単位画素２０としては、第１実施形態に係るＣＭＯＳイメージセンサ１０の場合と同様に、回路例１，２，３，４に係る単位画素２０Ａ，２０Ｂ，２０Ｃ，２０Ｄのいずれを用いることができる。第一垂直走査回路１２、第二垂直走査回路１３、パルス発生回路１４、パルスセレクタ１５、水平走査回路１７およびカラム信号選択回路１８は、基本的に、第１実施形態に係るＣＭＯＳイメージセンサ１０の場合と同様の構成となっている。

本実施形態に係るＣＭＯＳイメージセンサ５０において、第１実施形態に係るＣＭＯＳイメージセンサ１０と異なるのは、カラム回路５１として少なくとも帯域制限回路を用いている点である。本例では、カラム回路５１として、帯域制限回路に加えて、サンプルホールド回路を用いた構成を採っている。

（カラム回路の回路例１）
回路例１に係るカラム回路５１は、帯域制限回路とサンプルホールド回路とから構成されている。図１６は、帯域制限回路およびサンプルホールド回路の構成の一例を示す回路図である。

図１６において、帯域制限回路５２は、一端が垂直信号線１１１の一端に接続された抵抗素子５２１と、当該抵抗素子５２１の他端と基準ノード（例えば、グランド）との間に接続された容量素子５２２からなり、所定のカットオフ周波数ｆc の周波数特性を持つ低域通過フィルタによって構成されている。

サンプルホールド回路５３は、帯域制限回路５２の出力端に一端が接続され、サンプルホールドパルスＳＨによってオン／オフ動作するサンプリングスイッチ５３１と、当該サンプリングスイッチ５３１の他端と基準ノード（例えば、グランド）との間に接続された容量素子５３２とによって構成されている。

（カラム回路の回路例２）
回路例２に係るカラム回路５１は、カラムアンプとサンプルホールド回路とから構成されている。図１７は、カラムアンプおよびサンプルホールド回路の構成の一例を示す回路図である。

図１７において、カラムアンプ５４は、図１８に示す周波数特性、即ち所定のカットオフ周波数ｆc を有することで低域通過フィルタとしての機能を持ち、入力端が垂直信号線１１１の一端に接続された構成となっている。サンプルホールド回路５５は、カラムアンプ５４の出力端に一端が接続され、サンプルホールドパルスＳＨによってオン／オフ動作するサンプリングスイッチ５５１と、当該サンプリングスイッチ５５１の他端と基準ノード（例えば、グランド）との間に接続された容量素子５５２とによって構成されている。

上述したように、カラム回路５１として、上記構成の回路例１または回路例２に係るカラム回路、即ち帯域制限回路、具体的には低域通過フィルタの機能を持つカラム回路を用いることで、単位画素２０から出力されるリセットレベルあるいは信号レベルに高周波のパルス信号が重畳されていたとしても、当該パルス信号の成分を低域通過フィルタの機能によってカットし、平均化によってリセットレベルあるいは信号レベルを平均値（あいるは、ピーク値）として取り出すことができる。

図１９は、回路例２に係るカラム回路５１、即ちカラムアンプ５４およびサンプルホールド回路５５からなるカラム回路５１の動作説明に供するタイミングチャートである。

ここでは、単位回路２０として回路例１に係る単位画素２０Ａを用い、かつ先述した回路動作２を適用した場合を前提として、ＦＤ部２７の電位Ｖｆｄ、リセットパルスＲＳＴ、選択パルスＳＥＬ、転送パルスＴＲＧ、パルス信号ＰＬ、単位画素２０Ａの出力信号ＯＵＴ、カラムアンプ５４の出力信号ＬＰＯ、サンプルホールドパルスＳＨおよびサンプルホールド回路５５の出力信号ＣＯＵＴのタイミング関係および信号波形を示している。

なお、パルス信号ＰＬの周波数として、図２０に示すように、回路例１における帯域制限回路（低域通過フィルタ）５２のカットオフ周波数ｆc あるいは回路例２におけるカラムアンプ５４のカットオフ周波数ｆc よりも十分高い周波数を設定することが好ましい。

先述した第１実施形態に係るＣＭＯＳイメージセンサ１０におけるカラム回路１６の回路動作では、図１２および図１４のタイミングチャートやその動作説明から明らかなように、特にパルス信号ＰＬを複数回入力するに当たって、その入力を単位画素２０の非選択期間、即ち選択パルスＳＥＬの非アクティブ期間において行うとした。

これに対して、本実施形態に係るＣＭＯＳイメージセンサ５０では、図１９のタイミングチャートに示すように、選択パルスＳＥＬにより単位画素２０を選択している選択期間において、リセットレベルあるいは信号レベルの読み出しと同時に、パルス信号ＰＬを１回または複数回入力し、画素２０内の容量素子２６の他端に印加する構成を採っている。

このように、単位画素２０の選択期間にリセットレベルあるいは信号レベルの読み出しと同時に、パルス信号ＰＬを１回または複数回入力する構成を採った場合でも、ＦＤ部２７に保持されている信号電荷を保持しつつ、ＦＤ部２７の電位を増幅トランジスタ２４の閾値電圧付近あるいはそれ以下にし、増幅トランジスタ２４をオフ状態あるいは深いアキュミュレーション状態にすることができるために、リセットレベルあるいは信号レベルを読み出すときの増幅トランジスタ２４の１／ｆノイズを低減できる。

加えて、図１２および図１４のタイミングチャートと図１９のタイミングチャートとの対比から明らかなように、単位画素２０の選択期間にパルス信号ＰＬを入力することで、パルス信号ＰＬを入力する期間を特別に設ける必要がないために、単位画素２０からリセットレベルおよび信号レベルを読み出すためのトータルの読み出し期間を短縮できる。しかも、パルス信号ＰＬの周波数を高く設定できるために、より広い周波数領域に亘って１／ｆノイズを低減できる。
〈変形例〉
図２１は、第２実施形態の変形例に係るＣＭＯＳイメージセンサの構成を示すシステム構成図であり、図中の図１５と同等部分には同一符号を付して示している。

第２実施形態に係るＣＭＯＳイメージセンサ５０では、単位画素２０内に容量素子２６を一端がＦＤ部２７に接続された状態で設け、当該容量素子２６の他端にパルス信号ＰＬを印加することによって増幅トランジスタ２４をオフ状態あるいは深いアキュミュレーション状態にする構成の下に、カラム回路５１として帯域制限回路を含むカラム回路を用いた構成を採っていた。

これに対して、本変形例に係るＣＭＯＳイメージセンサ６０では、端子６１を介して所定の電圧が与えられる電圧供給線６２と垂直信号線１１１との間にスイッチ６３を設け、当該スイッチ６３をオン状態にすることで、垂直信号線１１１の電位を電圧供給線６２の電圧に設定し、当該電圧を選択トランジスタ２５を介して増幅トランジスタ２４のソース電極に与えることによって当該増幅トランジスタ２４をオフ状態あるいは深いアキュミュレーション状態にする構成の下に、カラム回路５１として帯域制限回路を含むカラム回路を用いた構成を採っている。

本変形例に係るＣＭＯＳイメージセンサ６０の場合には、単位画素２０内に容量素子２６を一端がＦＤ部２７に接続された状態で設け、当該容量素子２６の他端にパルス信号ＰＬを印加する構成ではないので、当該構成による作用効果は得られないものの、カラム回路５１として帯域制限回路を含むカラム回路を用いた構成を採ることによる作用効果、即ち単位画素２０から出力されるリセットレベルあるいは信号レベルに高周波のパルス信号が重畳されていたとしても、当該パルス信号の成分を低域通過フィルタの機能によってカットし、リセットレベルあるいは信号レベルを取り出すことができることで、単位画素２０からの信号の読み出し期間を短縮できるという作用効果を得ることができる。

なお、上記実施形態では、カラム回路５１として、帯域制限回路およびサンプルホールド回路からなるカラム回路を用いるとしたが、この構成のものに限られるものではなく、帯域制限回路とサンプルホールド回路を含むノイズ除去回路とを組み合わせたカラム回路などを用いることも可能であり、またカラム回路５１にＡ／Ｄ変換機能を持たせ、信号レベルをデジタル信号で出力する構成を採ることも可能である。

［適用例］
上記各実施形態に係るＣＭＯＳイメージセンサ１０，５０，６０は、デジタルスチルカメラやビデオカメラ等の撮像装置において、その撮像デバイス（画像入力デバイス）として用いて好適なものである。

ここに、撮像装置とは、撮像デバイスとしての固体撮像装置、当該固体撮像装置の撮像面（受光面）上に被写体の像光を結像させる光学系および当該固体撮像装置の信号処理回路を含むカメラモジュール（例えば、携帯電話等の電子機器に搭載されて用いられる）、当該カメラモジュールを搭載したデジタルスチルカメラやビデオカメラ等のカメラシステムを言うものとする。

図２２は、本発明に係る撮像装置の構成の一例を示すブロック図である。図２２に示すように、本例に係る撮像装置は、レンズ７１を含む光学系、撮像デバイス７２、カメラ信号処理回路７３等によって構成されている。

レンズ７１は、被写体からの像光を撮像デバイス７２の撮像面に結像する。撮像デバイス７２は、レンズ７１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス７２として、先述した各実施形態に係るＣＭＯＳイメージセンサ１０，５０，６０が用いられる。カメラ信号処理部７３は、撮像デバイス７２から出力される画像信号に対して種々の信号処理を行う。

上述したように、ビデオカメラや電子スチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュールなどの撮像装置において、その撮像デバイス７２として先述した各実施形態に係るＣＭＯＳイメージセンサ１０，５０，６０を用いることで、次のような作用効果を得ることができる。

すなわち、先述した各実施形態に係るＣＭＯＳイメージセンサ１０，５０，６０では、パルス信号ＰＬを印加する際の負荷軽減による消費電力の低減および信号読み出し動作の高速化を図りつつ、単位画素内の増幅トランジスタの１／ｆノイズを低減できるために、撮像装置全体の消費電力の低減および撮像動作の高速化を図ることができるとともに、撮像画像の画質をより向上できる。

本発明の第１実施形態に係るＣＭＯＳイメージセンサの構成を示すシステム構成図である。 回路例１に係る単位画素の回路構成を示す回路図である。 回路例１に係る単位画素の回路動作１の説明に供するタイミングチャートである。 回路例１に係る単位画素の回路動作２の説明に供するタイミングチャートである。 回路例２に係る単位画素の回路構成を示す回路図である。 回路例２に係る単位画素の回路動作の説明に供するタイミングチャートである。 回路例３に係る単位画素の回路構成を示す回路図である。 回路例３に係る単位画素の回路動作の説明に供するタイミングチャートである。 回路例４に係る単位画素の回路構成を示す回路図である。 回路例４に係る単位画素の回路動作の説明に供するタイミングチャートである。 サンプルホールド回路の構成の一例を示す回路図である。 サンプルホールド回路の回路動作の説明に供するタイミングチャートである。 ノイズ除去回路の構成の一例を示す回路図である。 ノイズ除去回路の回路動作の説明に供するタイミングチャートである。 本発明の第２実施形態に係るＣＭＯＳイメージセンサの構成を示すシステム構成図である。 帯域制限回路およびサンプルホールド回路の構成の一例を示す回路図である。 カラムアンプおよびサンプルホールド回路の構成の一例を示す回路図である。 カラムアンプの周波数特性を示す図である。 カラムアンプおよびサンプルホールド回路からなるカラム回路の動作説明に供するタイミングチャートである。 パルス信号ＰＬの周波数設定についての説明図である。 第２実施形態の変形例に係るＣＭＯＳイメージセンサの構成を示すシステム構成図である。 本発明に係る撮像装置の構成の一例を示すブロック図である。 トランジスタの電流雑音の周波数特性を示す図である。 デューティーサイクル５０％、周波数１０ｋＨｚのパルス信号を適用した場合における１／ｆノイズの相対ノイズ電力の周波数スペクトルを示す図である。 従来技術に係るＣＭＯＳイメージセンサの構成を示すシステム構成図である。

符号の説明

１０，５０，６０…ＣＭＯＳイメージセンサ、１１…画素アレイ部、１２…第一垂直走査回路、１３…第二垂直走査回路、１４…パルス発生回路、１５…パルスセレクタ、１６，５１…カラム回路、１７…水平走査回路、１８…カラム信号選択回路、１９…定電流源、２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ…単位画素、２１…フォトダイオード、２２…転送トランジスタ、２３…リセットトランジスタ、２４…増幅トランジスタ、２５…選択トランジスタ、２６…容量素子、２７…ＦＤ（フローティングディフュージョン）部、３１，５３，５５…サンプルホールド回路、３２…ノイズ除去回路、５２…低域通過フィルタ、５４…カラムアンプ

Claims (9)

1. 光信号を信号電荷に変換する光電変換素子および前記信号電荷を信号電圧として増幅して出力する増幅トランジスタを含む単位画素が行列状に配置されてなる画素アレイ部と、
   前記単位画素からの信号の読み出し期間中に前記増幅トランジスタをオフ状態または深いアキュミュレーション状態とする動作を１回または複数回繰り返す駆動手段と、
   前記単位画素から前記増幅トランジスタを通して出力される信号に対して帯域制限を行う帯域制限回路と
   を備えた固体撮像装置。
2. 前記単位画素は、前記増幅トランジスタの制御電極に一端が接続された容量素子をさらに有し、
   前記駆動手段は、前記容量素子の他端に所定の電圧を選択的に供給することによって前記増幅トランジスタをオフ状態または深いアキュミュレーション状態とする
   請求項１記載の固体撮像装置。
3. 前記駆動手段は、前記容量素子の他端に前記所定の電圧を１回または複数回繰り返して供給する
   請求項２記載の固体撮像装置。
4. 前記単位画素から前記増幅トランジスタを通して出力される信号をサンプルホールドするサンプルホールド回路、あるいは当該サンプルホールド回路を含み、前記増幅トランジスタを通して出力される信号に含まれるノイズを除去するノイズ除去回路を有する
   請求項１記載の固体撮像装置。
5. 前記駆動手段は、前記サンプルホールド回路がホールド状態のときに、前記所定の電圧を繰り返して前記容量素子の他端に供給する
   請求項４記載の固体撮像装置。
6. 光信号を信号電荷に変換する光電変換素子および前記信号電荷を信号電圧として増幅して出力する増幅トランジスタを含む単位画素が行列状に配置されてなる固体撮像装置の駆動にあたって、
   前記単位画素からの信号の読み出し期間中に前記増幅トランジスタをオフ状態または深いアキュミュレーション状態とする動作を１回または複数回繰り返し、
   前記単位画素から前記増幅トランジスタを通して出力される信号に対して帯域制限を行う
   固体撮像装置の駆動方法。
7. 前記単位画素は、前記増幅トランジスタの制御電極に一端が接続された容量素子をさらに有し、
   前記容量素子の他端に所定の電圧を選択的に供給することによって前記増幅トランジスタをオフ状態または深いアキュミュレーション状態とする
   請求項６記載の固体撮像装置の駆動方法。
8. 光信号を信号電荷に変換する光電変換素子および前記信号電荷を信号電圧として増幅して出力する増幅トランジスタを含む単位画素が行列状に配置されてなる固体撮像装置と、
   被写体からの光を前記固体撮像装置の撮像面上に導く光学系とを具備し、
   前記固体撮像装置は、
   前記単位画素からの信号の読み出し期間中に前記増幅トランジスタをオフ状態または深いアキュミュレーション状態とする動作を１回または複数回繰り返す駆動手段と、
   前記単位画素から前記増幅トランジスタを通して出力される信号に対して帯域制限を行う帯域制限回路とを備えた
   撮像装置。
9. 前記単位画素は、前記増幅トランジスタの制御電極に一端が接続された容量素子をさらに有し、
   前記駆動手段は、前記容量素子の他端に所定の電圧を選択的に供給することによって前記増幅トランジスタをオフ状態または深いアキュミュレーション状態とする
   請求項８記載の撮像装置。

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