JP2021052150A - パワーアンプ単位セル及びパワーアンプモジュール - Google Patents

パワーアンプ単位セル及びパワーアンプモジュール Download PDF

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Abstract

【課題】電流の流れについて非対称性の拡大が生じにくく、ＳＯＡを拡大することが可能なパワーアンプ単位セルを提供する。【解決手段】基板の上にコレクタ層が配置されており、平面視において１つの連続した領域を画定する。コレクタ層の上にベース層が配置され、その上にエミッタ層が配置され、その上にエミッタメサ層が配置されている。平面視においてエミッタメサ層の外側であって、かつベース層の内側において、２つのベース電極がベース層に電気的に接続されている。基板の上に配置された２つのキャパシタが、２つのベース電極のそれぞれと、基板の上に配置された第１配線との間に接続されている。基板の上に配置された２つの抵抗素子が、２つのベース電極のそれぞれと、基板の上に配置された第２配線との間に接続されている。【選択図】図１

Description

本発明は、パワーアンプ単位セル及びパワーアンプモジュールに関する。
携帯端末、移動体端末等の高周波信号用の電力増幅回路にヘテロ接合バイポーラトランジスタ（ＨＢＴ）が用いられている（特許文献１、特許文献２）。１つのコレクタ層の上に２本のエミッタ領域が設けられ、２本のエミッタ領域の間にベース電極が配置された構造を有するヘテロ接合バイポーラトランジスタが特許文献１に開示されている。１つのコレクタ層の上に１本のエミッタ領域が設けられ、その両側にベース電極が配置された構造を有するヘテロ接合バイポーラトランジスタが特許文献２に開示されている。
特開２０１９−３３１９９号公報 特開２００７−２７２６９号公報
携帯端末や移動体端末の電力増幅回路を構成するヘテロ接合バイポーラトランジスタに要求される望ましい特性として、高効率、高利得、高出力、高耐圧等の諸項目が挙げられる。近年注目されているエンベロープトラッキングシステムにおいては、高いコレクタ電圧で動作するヘテロ接合バイポーラトランジスタの必要性が高まっている。
ヘテロ接合バイポーラトランジスタの高電圧動作を実現するためには、安全動作領域（ＳＯＡ）を拡大させることが必要である。従来のヘテロ接合バイポーラトランジスタでは、遷移電圧の存在によってＳＯＡの拡大が阻害される。ここで遷移電圧とは、コレクタ電圧とコレクタ電流との関係を示すグラフにおいて、コレクタ電圧を増加させていったときにＳＯＡの境界であるＳＯＡラインが急激に低下するときのコレクタ電圧と定義される。
特許文献１に開示されたヘテロ接合バイポーラトランジスタのように、１つのコレクタ層の上に２本のエミッタ領域及び１本のベース電極が設けられている場合、一方のエミッタ領域とベース電極との位置関係が、他方のエミッタ領域とベース電極との位置関係と等しい場合に、構造的な対称性が確保される。ベース電極とエミッタ領域との相対的な許容範囲内のわずかな位置ずれ等が発生すると、構造的な対称性が崩れる。その結果、２本のエミッタ領域の間で、電流の流れの対称性が崩れる。
特許文献２に開示されたヘテロ接合バイポーラトランジスタのように、１つのコレクタ層の上に１本のエミッタ領域及び２本のベース電極が設けられている場合でも、同様に構造的な対称性が崩れる場合がある。このため、エミッタ領域のうち一方のベース電極に近い一部分と、他方のベース電極に近い残りの部分とでの電流の流れの対称性が崩れる。
いずれのヘテロ接合バイポーラトランジスタにおいても、電流の流れについて対称性が崩れた状態で、コレクタ電流及びコレクタ電圧の大きさがＳＯＡの境界に近付くと、電流の非対称性が拡大し動作の不安定性が増す。その結果ＳＯＡが狭くなる。これにより、動作電圧範囲が小さくなるとともに、負荷変動耐圧が低下するという弊害が生じる。
本発明の目的は、電流の非対称性の拡大を抑制し、ＳＯＡを拡大することが可能なパワーアンプ単位セルを提供することである。本発明の他の目的は、このパワーアンプ単位セルを有するパワーアンプモジュールを提供することである。
本発明の一観点によると、
基板の上に配置されており、平面視において１つの連続した領域を画定するコレクタ層と、
前記コレクタ層の上に配置されたベース層と、
前記ベース層の上に配置されたエミッタ層と、
前記エミッタ層の上に配置されて、前記エミッタ層を流れるエミッタ電流の経路となるエミッタメサ層と、
平面視において前記エミッタメサ層の外側であって、かつ前記ベース層の内側において、前記ベース層に電気的に接続されている２つのベース電極と、
前記基板の上に配置されており、前記２つのベース電極のそれぞれと、高周波信号を入力する配線との間に接続された２つのキャパシタと、
前記基板の上に配置されており、前記２つのベース電極のそれぞれと、ベースバイアスを入力する配線との間に接続された２つの抵抗素子と
を有するパワーアンプ単位セルが提供される。
本発明の他の観点によると、
上記パワーアンプ単位セルを少なくとも１つ含むパワー段増幅回路と、
前記基板の上に順番に積層されたコレクタ層、ベース層、エミッタ層、及びエミッタメサ層を備えた少なくとも１つのバイポーラトランジスタを含むドライバ段増幅回路と、
前記ドライバ段増幅回路で増幅された信号を前記パワー段増幅回路に入力させる段間インピーダンスマッチング回路と
を有するパワーアンプモジュールが提供される。
２つのベース電極からエミッタ層に流れるベースバイアス電流の対称性が崩れた場合、２つの抵抗素子を流れるベースバイアス電流による電圧降下に差が生じる。つまり、電流が相対的に多く流れている抵抗素子による電圧降下が相対的に大きくなり、ベース電極の電位差の拡大が抑制される。このため、２つの抵抗素子による電圧降下の差は、ベースバイアス電流の非対称性の拡大を抑制する方向に作用する。その結果ＳＯＡが拡大する。
図１は、第１実施例によるパワーアンプ単位セルに含まれる複数の構成要素の平面的な位置関係を示す図である。 図２は、図１の一点鎖線２―２における断面図である。 図３は、第１実施例によるパワーアンプ単位セルを４個備えた増幅回路の各構成要素の平面的な位置関係を示す図である。 図４は、図３の一点鎖線４−４における断面図である。 図５は、第１実施例によるパワーアンプ単位セルを複数個備えたパワーアンプモジュールのブロック図である。 図６は、ドライバ段増幅回路を構成するパワーアンプ単位セルに含まれる複数の構成要素の平面的な位置関係を示す図である。 図７は、第１実施例の変形例によるパワー段増幅回路の各構成要素の平面的な位置関係を示す図である。 図８は、第２実施例によるパワーアンプ単位セルに含まれる複数の構成要素の平面的な位置関係を示す図である。 図９は、図８の一点鎖線９−９における断面図である。 図１０は、第３実施例によるパワーアンプ単位セルに含まれる複数の構成要素の平面的な位置関係を示す図である。 図１１は、図１０の一点鎖線１１−１１における断面図である。 図１２は、第４実施例によるパワーアンプ単位セルに含まれる複数の構成要素の平面的な位置関係を示す図である。 図１３は、図１２の一点鎖線１３−１３における断面図である。 図１４は、第５実施例によるパワーアンプ単位セルに含まれる複数の構成要素の平面的な位置関係を示す図である。
［第１実施例］
図１から図６までの図面を参照して、第１実施例によるパワーアンプ単位セル及びこのパワーアンプ単位セルを備えたパワーアンプモジュールについて説明する。
図１は、第１実施例によるパワーアンプ単位セル１００に含まれる複数の構成要素の平面的な位置関係を示す図である。１つのパワーアンプ単位セル１００は、１つのヘテロ接合バイポーラトランジスタ３０、２つのキャパシタ６５、及び２つの抵抗素子５５を含む。
基板の面内の一部に、ｎ型導電性を有するサブコレクタ層２１が配置されている。サブコレクタ層２１の平面視における形状は、例えば長方形である。平面視においてサブコレクタ層２１の内側に、コレクタ層３１、ベース層３２、及びエミッタ層３３が配置されている。コレクタ層３１は、平面視において１つの連続した領域を画定している。つまり、コレクタ層３１は、平面視において、複数の領域に分離して構成されておらず、一体化して構成されている。ベース層３２及びエミッタ層３３の外周線は、コレクタ層３１の外周線に一致する。
平面視においてエミッタ層３３の内側にエミッタメサ層３４が配置されている。エミッタ層３３のうちエミッタメサ層３４と重なる領域が、実際にヘテロ接合バイポーラトランジスタ３０のエミッタ領域として動作する。エミッタメサ層３４は、平面視においてベース層３２の内側に１つの連続した領域を画定している。つまり、エミッタメサ層３４は、平面視において、複数の領域に分離して構成されておらず、一体化して構成されている。エミッタ層３３のうちエミッタメサ層３４と重ならない領域は空乏化しており、この領域にエミッタ電流は流れない。
エミッタメサ層３４は、平面視において一方向に長い形状を有する。エミッタメサ層３４の平面視における形状は、例えば長方形である。エミッタメサ層３４の長さ方向に平行な方向を第１方向Ｄ１ということとする。第１方向Ｄ１に対して垂直な方向を第２方向Ｄ２ということとする。平面視においてベース層３２の内側であって、かつエミッタメサ層３４の外側に、２本のベース電極４０Ｂが配置されている。エミッタメサ層３４とほぼ重なるように、エミッタ電極４０Ｅが配置されている。
平面視においてサブコレクタ層２１の内側であって、かつコレクタ層３１の外側に、２本のコレクタ電極４０Ｃが配置されている。図１において、コレクタ電極４０Ｃ、ベース電極４０Ｂ、エミッタ電極４０Ｅに、相対的に高密度の右上がりのハッチングを付している。２本のコレクタ電極４０Ｃは、平面視においてコレクタ層３１を第２方向に挟む位置に配置されている。
２本のベース電極４０Ｂの各々は、第１方向Ｄ１に延びるベース電極主部４０Ｂａと、第２方向Ｄ２の寸法がベース電極主部４０Ｂａの第２方向の寸法（幅）より大きなベース電極パッド部４０Ｂｂとで構成される。２本のベース電極主部４０Ｂａは、平面視においてエミッタメサ層３４を第２方向Ｄ２に挟む位置に配置されている。また、２つのベース電極パッド部４０Ｂｂは、それぞれベース電極主部４０Ｂａの一方の端部（図１において左端）に連続している。ベース電極４０Ｂはベース層３２に電気的に接続されている。
エミッタ電極４０Ｅは、エミッタメサ層３４にオーミック接触しており、エミッタメサ層３４を介してエミッタ層３３に電気的に接続されている。エミッタ電極４０Ｅは、平面視においてエミッタメサ層３４の縁からやや外側まで広がっている。つまり、エミッタ電極４０Ｅは、平面視においてエミッタメサ層３４の縁を越えて広がっている。コレクタ層３１、ベース層３２、エミッタ層３３、エミッタメサ層３４、コレクタ電極４０Ｃ、ベース電極４０Ｂ、及びエミッタ電極４０Ｅによって、ヘテロ接合バイポーラトランジスタ３０が構成される。
ヘテロ接合バイポーラトランジスタ３０を覆うように、基板の全域に絶縁膜が形成されている。この絶縁膜の上に、１層目の２本のコレクタ配線５０Ｃ、２本のベース配線５０Ｂ、及びエミッタ配線５０Ｅが配置されている。図１において、コレクタ配線５０Ｃ、ベース配線５０Ｂ、エミッタ配線５０Ｅ、及びこれらの配線と同一の配線層に配置された導体パターンに、相対的に低密度の右下がりのハッチングを付している。
コレクタ配線５０Ｃは、絶縁膜に設けられたコレクタコンタクトホール５１Ｃを通ってコレクタ電極４０Ｃに電気的に接続されている。コレクタコンタクトホール５１Ｃは、平面視においてコレクタ電極４０Ｃの内側に配置されている。コレクタ配線５０Ｃは、コレクタコンタクトホール５１Ｃが配置された箇所から第１方向Ｄ１の一方の側（第１方向Ｄ１に関してベース電極パッド部４０Ｂｂが配置された側とは反対側、図１において右側）に向かって、サブコレクタ層２１の外側まで引き出されている。
エミッタ配線５０Ｅは、エミッタコンタクトホール５１Ｅを通ってエミッタ電極４０Ｅに電気的に接続されている。エミッタコンタクトホール５１Ｅは、平面視においてエミッタ電極４０Ｅの内側に配置されている。エミッタ配線５０Ｅは平面視においてコレクタ層３１の内側に収まっている。
２本のベース配線５０Ｂが、それぞれ絶縁膜に設けられた２つのベースコンタクトホール５１Ｂを通って２つのベース電極パッド部４０Ｂｂに電気的に接続されている。ベースコンタクトホール５１Ｂは、平面視においてベース電極パッド部４０Ｂｂの内側に配置されている。ベース配線５０Ｂは、ベースコンタクトホール５１Ｂが配置された箇所から第１方向Ｄ１の一方の側（コレクタ配線５０Ｃが引き出されている側とは反対側、図１において左側）に向かって、サブコレクタ層２１の外側まで引き出されている。
２本のベース配線５０Ｂに、それぞれ２つのキャパシタ６５の下部電極５２が連続している。２つのキャパシタ６５の下部電極５２が、それぞれ抵抗素子５５を介して１本のベースバイアス入力用の第２配線５６に接続されている。図１において抵抗素子５５に、相対的に中密度の右上がりのハッチングを付している。
２つの下部電極５２は、平面視において第２方向Ｄ２に間隔を隔てて配置されており、第１方向Ｄ１に延びる高周波信号入力用の第１配線６２と重なっている。第１配線６２は、キャパシタ６５の上部電極を兼ねている。すなわち、２つのベース電極４０Ｂが、それぞれベース配線５０Ｂとキャパシタ６５とを介して１本の第１配線６２に接続される。第１配線６２からキャパシタ６５を介してベース電極４０Ｂに高周波入力信号が入力される。
第２配線５６は、抵抗素子５５及びキャパシタ６５の下部電極５２、及びベース配線５０Ｂを介してベース電極４０Ｂに接続されている。第２配線５６からベース電極４０Ｂにベースバイアス電流が供給される。
図２は、図１の一点鎖線２―２における断面図である。基板２０の一部の領域上に、サブコレクタ層２１が配置されている。基板２０として例えば半絶縁性のＧａＡｓ基板が用いられる。サブコレクタ層２１は、例えば基板２０の上にエピタキシャル成長された厚さ４００ｎｍ以上１０００ｎｍ以下のｎ型ＧａＡｓ層で形成される。ｎ型ＧａＡｓ層には、ｎ型ドーパントとしてシリコン（Ｓｉ）がドープされており、その濃度は２×１０１８ｃｍ―３以上４×１０１８ｃｍ―３以下である。なお、ｎ型ドーパントとしてＳｉに代えてテルル（Ｔｅ）を用いてもよい。ｎ型ＧａＡｓ層のうちサブコレクタ層２１以外の領域は、例えばボロン（Ｂ）、酸素（Ｏ）、またはヘリウム（Ｈｅ）等を注入することによって絶縁化された素子分離領域２２とされている。
サブコレクタ層２１の一部の領域上にコレクタ層３１が配置されている。コレクタ層３１の上にベース層３２が配置されており、その上にエミッタ層３３が配置されている。エミッタ層３３の一部の領域上にエミッタメサ層３４が配置されている。エミッタメサ層３４は、エミッタ層３３に接触するキャップ層３４Ａと、その上に配置されたコンタクト層３４Ｂとを含む。
コレクタ層３１は、例えばＳｉがドープされたｎ型ＧａＡｓで形成されており、その厚さは５００ｎｍ以上２０００ｎｍ以下である。Ｓｉのドーピング濃度は、厚さ方向に変化している。
ベース層３２は、例えばカーボン（Ｃ）がドープされたｐ型のＧａＡｓ、ＩｎＧａＡｓ、またはＧａＡｓＳｂ等で形成されており、その厚さは５０ｎｍ以上１５０ｎｍ以下である。Ｃのドーピング濃度は、１×１０１９ｃｍ−３以上５×１０１９ｃｍ−３以下である。ベース層３２のシート抵抗は、１３０Ω／□以上３００Ω／□以下である。
エミッタ層３３は、例えばＳｉがドープされたｎ型ＩｎＧａＰで形成されており、その厚さは２０ｎｍ以上５０ｎｍ以下である。Ｓｉのドーピング濃度は、２×１０１７ｃｍ−３以上５×１０１７ｃｍ−３以下である。
キャップ層３４Ａは、Ｓｉがドープされたｎ型ＧａＡｓで形成されており、その厚さは５０ｎｍ以上２００ｎｍ以下である。Ｓｉのドーピング濃度は、２×１０１８ｃｍ−３以上４×１０１８ｃｍ−３以下である。コンタクト層３４Ｂは、Ｓｉがドープされたｎ型ＩｎＧａＡｓで形成されており、その厚さは１００ｎｍ以上２００ｎｍ以下である。Ｓｉのドーピング濃度は、１×１０１９ｃｍ−３以上３×１０１９ｃｍ−３以下である。
サブコレクタ層２１の上面のうち、コレクタ層３１が配置されていない領域の上に２つのコレクタ電極４０Ｃが配置されている。２つのコレクタ電極４０Ｃは、平面視においてコレクタ層３１を第２方向Ｄ２に挟む位置に配置されている。コレクタ電極４０Ｃは、サブコレクタ層２１にオーミック接触しており、サブコレクタ層２１を介してコレクタ層３１に電気的に接続されている。
エミッタ層３３の上面のうち、エミッタメサ層３４が配置されていない領域の上に、２つのベース電極主部４０Ｂａが配置されている。２つのベース電極主部４０Ｂａは、平面視においてエミッタメサ層３４を第２方向Ｄ２に挟む位置に配置されている。ベース電極主部４０Ｂａ及びベース電極パッド部４０Ｂｂ（図１）は、エミッタ層３３を厚さ方向に貫きベース層３２まで達する合金層３５を介して、ベース層３２に電気的に接続されている。合金層３５は、ベース電極４０Ｂの材料が熱処理プロセスによってエミッタ層３３内に拡散し、合金化することによって形成される。なお、ベース電極４０Ｂが配置される領域のエミッタ層３３を除去して、ベース電極４０Ｂをベース層３２に直接オーミック接触させてもよい。
エミッタ層３３のうち、平面視においてエミッタメサ層３４と重なる領域が真性エミッタ層３３Ａと呼ばれ、その他の領域がレッジ層３３Ｂと呼ばれる場合がある。レッジ層３３Ｂは空乏化しており、レッジ層３３Ｂにはエミッタ電流が流れない。エミッタ電流は、実質的に真性エミッタ層３３Ａを流れる。真性エミッタ層３３Ａが、ヘテロ接合バイポーラトランジスタのエミッタ領域として機能する。エミッタメサ層３４は、エミッタ層３３を流れるエミッタ電流の経路となる。
エミッタメサ層３４の上にエミッタ電極４０Ｅが配置されている。エミッタ電極４０Ｅはエミッタメサ層３４にオーミック接触しており、エミッタメサ層３４を介してエミッタ層３３に電気的に接続されている。例えば、エミッタメサ層３４のパターニングには、エミッタ電極４０Ｅをエッチングマスクとして利用した自己整合プロセスが採用される。自己整合プロセス時にサイドエッチングが発生するため、平面視においてエミッタメサ層３４の側面はエミッタ電極４０Ｅの縁よりやや内側に配置される。言い換えると、側面から見て、エミッタ電極４０Ｅは、エミッタメサ層３４の側面より外側に向かって庇状に張り出した形状を有する。なお、平面視においてエミッタメサ層３４の内側にエミッタ電極４０Ｅが配置された構造を採用してもよい。
コレクタ電極４０Ｃ、ベース電極４０Ｂ、及びエミッタ電極４０Ｅを覆うように、基板２０の全域に絶縁膜８０が配置されている。絶縁膜８０の上に、１層目のコレクタ配線５０Ｃ及びエミッタ配線５０Ｅが配置されている。コレクタ配線５０Ｃは、絶縁膜８０に設けられたコレクタコンタクトホール５１Ｃを通ってコレクタ電極４０Ｃに接続されている。エミッタ配線５０Ｅは、絶縁膜８０に設けられたエミッタコンタクトホール５１Ｅを通ってエミッタ電極４０Ｅに接続されている。
図２に示した断面には現れていないが、絶縁膜８０の上に１層目のベース配線５０Ｂ（図１）が配置されている。ベース配線５０Ｂは、絶縁膜８０に設けられたベースコンタクトホール５１Ｂ（図１）を通ってベース電極パッド部４０Ｂｂ（図１）に接続されている。
本実施例では、コレクタ層３１、ベース層３２、及びエミッタ層３３が単一の半導体層で形成されているが、それぞれの層を、役割に応じて複数の半導体層で形成してもよい。同様に、コレクタ電極４０Ｃ、ベース電極４０Ｂ、エミッタ電極４０Ｅ、コレクタ配線５０Ｃ、ベース配線５０Ｂ、エミッタ配線５０Ｅ、絶縁膜８０等も、必要に応じて異なる材料からなる複数の層で形成してもよい。
図３は、第１実施例によるパワーアンプ単位セル１００を複数個備えた増幅回路の各構成要素の平面的な位置関係を示す図である。図３に示した増幅回路は、パワーアンプ単位セル１００を４個備えているが、パワーアンプ単位セル１００の個数は４個に限定されない。図３において、１層目のコレクタ配線５０Ｃ、エミッタ配線５０Ｅ、ベース配線５０Ｂ、及びこれらの配線と同一の配線層に配置されている配線に、相対的に高密度の右上がりのハッチングを付している。抵抗素子５５に、相対的に低密度の右下がりのハッチングを付している。１層目のコレクタ電極４０Ｃに、相対的に高密度の右下がりのハッチングを付している。なお、図３では、ベース電極４０Ｂ（図１）、エミッタ電極４０Ｅ（図１）、コレクタコンタクトホール５１Ｃ（図１）、ベースコンタクトホール５１Ｂ（図１）、エミッタコンタクトホール５１Ｅ（図１）、１層目の配線より上に配置された絶縁層に設けられた開口の記載を省略している。
図３において、１つのパワーアンプ単位セル１００に対応する複数の構成要素を破線で取り囲んでいる。複数のパワーアンプ単位セル１００は、第２方向Ｄ２に並んで配置されており、相互に並列に接続されている。
平面視において、複数のパワーアンプ単位セル１００にそれぞれ対応する複数のエミッタ配線５０Ｅを包含するように、２層目のエミッタ配線６０Ｅが配置されている。２層目のエミッタ配線６０Ｅは、複数のパワーアンプ単位セル１００の１層目の複数のエミッタ配線５０Ｅに接続されている。すなわち、複数のパワーアンプ単位セル１００に含まれる複数のヘテロ接合バイポーラトランジスタ３０の真性エミッタ層３３Ａ（図２）が、共通のエミッタ配線６０Ｅに接続されている。
第１方向Ｄ１に関して、２層目のエミッタ配線６０Ｅの一方の側に高周波信号入力用の第１配線６２が配置されており、他方の側に２層目のコレクタ配線６０Ｃが配置されている。すなわち、第１方向Ｄ１に関して、第１配線６２と２層目のコレクタ配線６０Ｃとの間に、２層目のエミッタ配線６０Ｅが配置されている。
１本の第１配線６２と重なるように、複数の下部電極５２が配置されている。第１配線６２は、キャパシタ６５の上部電極として機能する。すなわち、複数のパワーアンプ単位セル１００に含まれている複数のキャパシタ６５の上部電極は、共通の第１配線６２に接続されている。
第１方向Ｄ１に関して、第１配線６２から見て２層目のエミッタ配線６０Ｅとは反対側に、１本のベースバイアス入力用の第２配線５６が配置されている。１本の第２配線５６は第２方向Ｄ２に延びており、複数の抵抗素子５５を介して下部電極５２に接続されている。すなわち、複数のパワーアンプ単位セル１００の各々に含まれるベース電極４０Ｂ（図１）は、ベース配線５０Ｂ、下部電極５２、及び抵抗素子５５を介して共通の第２配線５６に接続されている。
２層目のコレクタ配線６０Ｃと部分的に重なるように、１層目のコレクタ共通配線５０ＣＣが配置されている。コレクタ共通配線５０ＣＣは、複数のコレクタ配線５０Ｃに接続されている。すなわち、複数のパワーアンプ単位セル１００に含まれる複数のヘテロ接合バイポーラトランジスタ３０のコレクタ層３１（図２）は、共通のコレクタ共通配線５０ＣＣに接続されている。第２方向Ｄ２に隣り合う２つのパワーアンプ単位セル１００の相互に近い方の２本のコレクタ電極４０Ｃに、１本の１層目のコレクタ配線５０Ｃが接続されており、１本の１層目のコレクタ配線５０Ｃが２つのパワーアンプ単位セル１００で共用されている。
平面視において２層目のエミッタ配線６０Ｅに包含されるように、エミッタバンプ７０Ｅが配置されている。エミッタバンプ７０Ｅは２層目のエミッタ配線６０Ｅに接続されている。平面視において２層目のコレクタ配線６０Ｃに包含されるように、コレクタバンプ７０Ｃが配置されている。コレクタバンプ７０Ｃは２層目のコレクタ配線６０Ｃに接続されている。
図４は、図３の一点鎖線４−４における断面図である。以下、図２に示した断面構造と重複する部分については説明を省略する。
エミッタ電極４０Ｅ、ベース電極４０Ｂを覆うように、基板２０の全域に絶縁膜８０が配置されている。絶縁膜８０の上に、１層目のコレクタ共通配線５０ＣＣ、エミッタ配線５０Ｅ、ベース配線５０Ｂ、下部電極５２、抵抗素子５５、ベースバイアス入力用の第２配線５６が配置されている。抵抗素子５５は、金属の薄層で形成されている。ベース配線５０Ｂは、絶縁膜８０に設けられたベースコンタクトホール５１Ｂを通ってベース電極４０Ｂに接続されている。ベース配線５０Ｂは、下部電極５２に連続し、下部電極５２は抵抗素子５５の一端に接続されている。抵抗素子５５の他端は第２配線５６に接続されている。下部電極５２、抵抗素子５５、及び第２配線５６は、素子分離領域２２上の絶縁膜８０の上に配置されている。１層目のコレクタ共通配線５０ＣＣも、素子分離領域２２上の絶縁膜８０の上に配置されている。
１層目のコレクタ共通配線５０ＣＣ、エミッタ配線５０Ｅ、ベース配線５０Ｂ、下部電極５２、抵抗素子５５、及び第２配線５６を覆うように、基板２０の全域に絶縁膜８１、８２が配置されている。絶縁膜８２の上に、２層目のコレクタ配線６０Ｃ、エミッタ配線６０Ｅ、及び高周波信号入力用の第１配線６２が配置されている。
２層目のコレクタ配線６０Ｃは、絶縁膜８１、８２に設けられたコレクタコンタクトホール６１Ｃを通って１層目のコレクタ共通配線５０ＣＣに接続されている。２層目のエミッタ配線６０Ｅは、絶縁膜８１、８２に設けられたエミッタコンタクトホール６１Ｅを通って１層目のエミッタ配線５０Ｅに接続されている。第１配線６２は、絶縁膜８２に設けられたキャパシタ用開口６１Ａを通って下側の絶縁膜８１に接触している。絶縁膜８１がキャパシタ誘電体膜として機能し、第１配線６２と下部電極５２とによりキャパシタ６５が構成される。図１に示したキャパシタ６５の平面視における形状は、キャパシタ用開口６１Ａの平面視における形状に一致する。キャパシタ誘電体膜として利用される絶縁膜８１には、例えばＳｉＮが用いられる。
２層目のコレクタ配線６０Ｃ、エミッタ配線６０Ｅ、及び第１配線６２を覆うように、基板２０の全域に絶縁膜８３が配置されている。絶縁膜８３の上に、コレクタバンプ７０Ｃ及びエミッタバンプ７０Ｅが配置されている。コレクタバンプ７０Ｃは、絶縁膜８３に設けられたコレクタコンタクトホール７１Ｃを通って２層目のコレクタ配線６０Ｃに接続されている。エミッタバンプ７０Ｅは、絶縁膜８３に設けられたエミッタコンタクトホール７１Ｅを通って２層目のエミッタ配線６０Ｅに接続されている。
コレクタバンプ７０Ｃ及びエミッタバンプ７０Ｅの各々は、アンダーバンプメタル層７４、メタルピラー７５、及びハンダ層７６がこの順番に積層された３層を含む。
図５は、第１実施例によるパワーアンプ単位セル１００を複数個備えたパワーアンプモノリシックマイクロ波集積回路（パワーアンプＭＭＩＣ）１１０を含むパワーアンプモジュールのブロック図である。このパワーアンプＭＭＩＣ１１０は、入力側インピーダンスマッチング回路１２１、ドライバ段増幅回路１１１、段間インピーダンスマッチング回路１１２、パワー段増幅回路１１３、バイアス回路１１４、１１５を含む。パワー段増幅回路１１３の出力端子に出力側インピーダンスマッチング回路１２２が接続されている。バイアス回路１１４、１１５から、それぞれドライバ段増幅回路１１１及びパワー段増幅回路１１３にバイアス電流が供給される。
高周波信号が入力側インピーダンスマッチング回路１２１を介してドライバ段増幅回路１１１に入力される。ドライバ段増幅回路１１１で増幅された高周波信号が、段間インピーダンスマッチング回路１１２を介してパワー段増幅回路１１３に入力される。パワー段増幅回路１１３で増幅された高周波信号が、出力側インピーダンスマッチング回路１２２を介して外部機器、例えばアンテナに出力される。
パワー段増幅回路１１３には、図３及び図４に示した増幅回路が用いられる。高周波信号入力用の第１配線６２（図３、図４）がパワー段増幅回路１１３の入力端子に相当し、コレクタバンプ７０Ｃ（図３、図４）が、パワー段増幅回路１１３の出力端子に相当する。ベースバイアス入力用の第２配線５６（図３、図４）が、バイアス回路１１５に接続されている。
ドライバ段増幅回路１１１もパワー段増幅回路１１３と同様に相互に並列に接続された複数のパワーアンプ単位セルで構成される。ただし、ドライバ段増幅回路１１１を構成するパワーアンプ単位セルの各々の構成は、パワー段増幅回路１１３のパワーアンプ単位セル１００の構成とは異なる。パワー段増幅回路１１３を構成するパワーアンプ単位セル１００の個数は、ドライバ段増幅回路１１１を構成するパワーアンプ単位セルの個数より多い。なお、ドライバ段増幅回路１１１とパワー段増幅回路１１３とは、共通の基板２０（図２、図４）の上に形成され、パワーアンプＭＭＩＣ１１０は、１つの半導体チップとして提供される。
図６は、ドライバ段増幅回路１１１を構成する複数のパワーアンプ単位セル１３０の各々に含まれる複数の構成要素の平面的な位置関係を示す図である。以下、図１に示したパワーアンプ単位セル１００と共通の構成については説明を省略する。図１に示したパワーアンプ単位セル１００と図６に示したパワーアンプ単位セル１３０との相互に対応する構成要素に同一の参照符号を付している。
ドライバ段増幅回路１１１を構成するパワーアンプ単位セル１３０においては、２本のエミッタメサ層３４が、その幅方向に間隔を隔てて配置されている。２本のエミッタメサ層３４の間、及び幅方向に関して２本のエミッタメサ層３４の外側に、それぞれベース電極主部４０Ｂａが配置されている。３本のベース電極主部４０Ｂａは、その端部において１つのベース電極パッド部４０Ｂｂと接続されている。すなわち、ベース電極４０Ｂは平面視において１つの連続した導体パターンで構成されている。ベース電極４０の構成に対応して、１つのパワーアンプ単位セル１３０は、１つのキャパシタ６５及び１つの抵抗素子５５を含む。
ドライバ段増幅回路１１１の高周波信号入力用の第１配線６２（図６）がドライバ段増幅回路１１１の入力端子に相当する。１層目のコレクタ配線５０Ｃが、ドライバ段増幅回路１１１の出力端に相当する。パワー段増幅回路１１３の高周波信号入力用の第１配線６２（図１、図３、図４）がドライバ段増幅回路１１１の出力端に接続されている。コレクタ配線５０Ｃが、段間インピーダンスマッチング回路１１２を介してパワー段増幅回路１１３（図５）の入力端子に接続されている。ドライバ段増幅回路１１１の第２配線５６（図６）が、バイアス回路１１４（図５）に接続されている。
ドライバ段増幅回路１１１の２本のエミッタメサ層３４の幅を、それぞれＷｅｄ１、Ｗｅｄ２と表記する。２本のエミッタメサ層３４の合計の幅Ｗｅｄ１＋Ｗｅｄ２をＷｅｄと表記する。パワー段増幅回路１１３（図５）を構成するパワーアンプ単位セル１００のエミッタメサ層３４の幅（第２方向Ｄ２の寸法）Ｗｅｐ（図１）は、ドライバ段増幅回路１１１（図５）を構成するパワーアンプ単位セル１３０のエミッタメサ層３４の合計の幅（第２方向Ｄ２の寸法）Ｗｅｄ（図６）より広い。例えば、幅Ｗｅｐは合計の幅Ｗｅｄの１．５倍以上２．５倍以下である。
次に、第１実施例の優れた効果について説明する。
第１実施例によるパワーアンプ単位セル１００においては、ベースバイアス電流が、２つのベース電極主部４０Ｂａ（図２）からそれぞれベース層３２、真性エミッタ層３３Ａを通ってエミッタメサ層３４に流れる。
図１において、一方のベース電極主部４０Ｂａからエミッタメサ層３４に流れるベースバイアス電流が、他方のベース電極主部４０Ｂａからエミッタメサ層３４に流れるベースバイアス電流よりもわずかに大きくなる状況（電流の対称性の崩れ）が発生した場合の動作について説明する。このような状況は、エミッタメサ層３４と２つのベース電極４０Ｂとの位置関係の対称性のわずかな崩れによって生じ得る。例えば製造プロセスにおける許容範囲内の位置ずれによって、一方のベース電極主部４０Ｂａとエミッタメサ層３４との間隔が、他方のベース電極主部４０Ｂａとエミッタメサ層３４との間隔よりわずかに狭くなった場合に発生し得る。
ベースバイアス電流の対称性の崩れが発生したときに、相対的に電流が大きくなった側のエミッタメサ層３４の縁の近傍に相対的に大きなエミッタ電流が流れる。エミッタメサ層３４の第１方向Ｄ１に平行な２つの縁の近傍を流れるエミッタ電流の大きさが異なる状態になることを、エミッタ電流の対称性が崩れるということとする。エミッタ電流の対称性の崩れによってエミッタ電流による発熱分布に非対称性が生じる。エミッタ電流の対称性が崩れた後も２本のベース電極主部４０Ｂａの電位が同一の状態が維持される場合には、エミッタ電流の対称性の崩れが拡大する。すなわち、エミッタ電流の非対称性が拡大する。
これに対して第１実施例では、一方のベース電極主部４０Ｂａを介して流れるベースバイアス電流が相対的に大きくなると、そのベース電極主部４０Ｂａに接続されている抵抗素子５５（図１）による電圧降下が相対的に大きくなる。その結果、ベースバイアス電流が相対的に大きくなった方のベース電極主部４０Ｂａの電位がより大きく低下する。ベース電極主部４０Ｂａの電位の低下によって、ベースバイアス電流が減少する。これにより、ベースバイアス電流の非対称性の拡大が抑制され、エミッタ電流の非対称性の拡大も抑制される。
このように、第１実施例では、エミッタ電流の対称性の崩れが発生しても、非対称性の拡大が抑制される。これにより、ヘテロ接合バイポーラトランジスタ３０の動作が安定し、ＳＯＡが拡大するという優れた効果が得られる。ＳＯＡが拡大することにより、ヘテロ接合バイポーラトランジスタ３０の高電圧動作が可能になる。
また、第１実施例では、ベース電極主部４０Ｂａが１本のみの構造と比べて、ベース寄生抵抗が約半分になる。ベース寄生抵抗が低減することにより、ヘテロ接合バイポーラトランジスタの利得が向上するという優れた効果も得られる。
さらに、第１実施例では、ドライバ段増幅回路１１１に含まれるヘテロ接合バイポーラトランジスタのエミッタメサ層３４の幅Ｗｅｄ（図６）が、パワー段増幅回路１１３に含まれるヘテロ接合バイポーラトランジスタ３０のエミッタメサ層３４の幅Ｗｅｐ（図１）と同等である場合でも、ドライバ段増幅回路１１１においてエミッタメサ層３４が２本に分かれ、ベース電極主部４０Ｂａが３本配置されている。このため、ドライバ段増幅回路１１１においてベース抵抗が低減され、回路利得が増大するという効果が得られる。
一方、パワー段増幅回路１１３では、ベース電極主部４０Ｂａとベース電極パッド部４０Ｂｂとを２つずつ配置し、抵抗素子５５をそれぞれに１つずつ接続することにより、高耐圧化を図ることができる。その結果、負荷変動耐性が向上するという優れた効果が得られる。さらに、パワーアンプ単位セル１００の各々のエミッタメサ層３４の幅Ｗｅｐをより広くすることにより、１つのパワーアンプ単位セル１００において高出力化を図ることができる。言い換えると、パワー段増幅回路１１３の出力を高く維持したまま、パワーアンプ単位セル１００の個数を削減することができる。その結果、パワー段増幅回路１１３のサイズを小さくすることができる。
上述のように、第１実施例によるパワーアンプモジュールにおいては、ドライバ段増幅回路１１１の利得の向上、及びパワー段増幅回路１１３の負荷変動耐性の向上が実現される。その結果、高利得で、かつ高い負荷変動耐性を持つパワーアンプモジュールが実現される。ドライバ段増幅回路１１１のヘテロ接合バイポーラトランジスタに求められる特性、及びパワー段増幅回路１１３のヘテロ接合バイポーラトランジスタ３０に求められる特性を満足するために、パワー段増幅回路１１３のエミッタメサ層３４の幅（Ｗｅｐ）をドライバ段増幅回路１１１のヘテロ接合バイポーラトランジスタのエミッタメサ層３４の合計の幅Ｗｅｄ（図６）の１．５倍以上２．５倍以下とすることが好ましい。
ドライバ段増幅回路１１１のヘテロ接合バイポーラトランジスタに求められる特性と、パワー段増幅回路１１３のヘテロ接合バイポーラトランジスタ３０に求められる特性とを両立させるために、両者の積層構造を異ならせたパワーアンプモジュールが知られている。ところが、１枚の基板の上に積層構造の異なる２種類のヘテロ接合バイポーラトランジスタを形成するには、複雑な製造プロセスが必要になる。
これに対して第１実施例では、ドライバ段増幅回路１１１のヘテロ接合バイポーラトランジスタ（図６）と、パワー段増幅回路１１３のヘテロ接合バイポーラトランジスタ３０（図１、図２）との積層構造が同一である。第１実施例では、ヘテロ接合バイポーラトランジスタの各構成要素の平面的な形状及び位置関係を異ならせることにより、特性の異なる２種類のヘテロ接合バイポーラトランジスタを実現している。このため、製造プロセスの複雑化を回避することができる。その結果、パワーアンプモジュールの低コスト化を図ることが可能である。
次に、図７を参照して、第１実施例の変形例によるパワー段増幅回路について説明する。
図７は、第１実施例の変形例によるパワー段増幅回路１１３（図５）の各構成要素の平面的な位置関係を示す図である。図７において図３と同様に、１層目のコレクタ配線５０Ｃ、エミッタ配線５０Ｅ、ベース配線５０Ｂ、及びこれらの配線と同一の配線層に配置されている配線に、相対的に高密度の右上がりのハッチングを付している。抵抗素子５５に、相対的に低密度の右下がりのハッチングを付している。コレクタ電極４０Ｃに、相対的に高密度の右下がりのハッチングを付している。図７では、エミッタ電極及びベース電極の記載を省略している。
第１実施例では、パワーアンプ単位セル１００ごとにサブコレクタ層２１（図３）が配置されている。これに対して図７に示した変形例では、第２方向Ｄ２に延長されたサブコレクタ層２１が、複数のパワーアンプ単位セル１００に跨って配置されている。さらに、第２方向Ｄ２に隣り合う２つのパワーアンプ単位セル１００のうち一方のパワーアンプ単位セル１００の１つのコレクタ電極４０Ｃと、他方のパワーアンプ単位セル１００の１つのコレクタ電極４０Ｃとが、１つの連続した導体パターンで構成されている。
次に、図７に示した第１実施例の変形例の優れた効果について説明する。第１実施例では、第２方向Ｄ２に隣り合う２つのサブコレクタ層２１（図３）の間、及び２つのコレクタ電極４０Ｃの間に、製造プロセス上の制約に基づく最小間隔以上の間隔を確保する必要がある。これに対して図７に示した第１実施例の変形例では、この間隔を確保する必要がない。このため、複数のパワーアンプ単位セル１００の配列ピッチを狭くすることが可能になる。その結果、パワー段増幅回路１１３の第２方向Ｄ２の寸法を小さくすることができる。これにより、パワーアンプモジュールのチップサイズを小さくすることが可能になる。
次に、第１実施例の他の変形例について説明する。
第１実施例では、パワー段増幅回路１１３を構成するすべてのパワーアンプ単位セル１００において、ベース電極４０Ｂ（図１）を２つに分割しているが、複数のパワーアンプ単位セル１００のうち一部のパワーアンプ単位セル１００のみにおいて、ベース電極４０Ｂを２つに分割した構成を採用してもよい。他のパワーアンプ単位セル１００においては、図６に示したように、３本のベース電極主部４０Ｂａと２本のエミッタメサ層３４とを配置した構成を採用してもよい。
複数のパワーアンプ単位セル１００のうち、負荷変動時に損傷するパワーアンプ単位セル１００が固定される場合がある。例えば、パワーアンプ単位セル１００の損傷のしやすさは、ドライバ段増幅回路１１１の出力端子から、パワー段増幅回路１１３の複数のパワーアンプ単位セル１００のキャパシタ６５（図３）までの高周波信号入力用の第１配線６２の長さに依存する場合がある。この場合、損傷しやすいパワーアンプ単位セル１００に、ベース電極４０Ｂを２つに分割した構成（図１）を採用し、損傷しにくいパワーアンプ単位セル１００には、３本のベース電極主部４０Ｂａをベース電極パッド部４０Ｂｂで接続した構成（図６）を採用すればよい。
［第２実施例］
次に、図８及び図９を参照して第２実施例によるパワーアンプ単位セル１００について説明する。以下、第１実施例によるパワーアンプ単位セル１００（図１、図２）と共通の構成については説明を省略する。
図８は、第２実施例によるパワーアンプ単位セル１００に含まれる複数の構成要素の平面的な位置関係を示す図である。図９は、図８の一点鎖線９−９における断面図である。第１実施例では、平面視におけるベース層３２、エミッタ層３３（図１）の形状が長方形である。このため、平面視において２つのベース電極パッド部４０Ｂｂの間の全域に、ベース層３２及びエミッタ層３３が配置されることになる。これに対して第２実施例では、平面視において２つのベース電極パッド部４０Ｂｂの間の領域において、ベース層３２及びエミッタ層３３が除去されている。平面視において、ベース層３２及びエミッタ層３３は、長方形の１つの辺の中央部から、２つのベース電極パッド部４０Ｂｂの間の領域を通過するように延びた切欠き部４１が設けられた形状を有する。
次に、第２実施例の優れた効果について説明する。
第１実施例では、２つのベース電極パッド部４０Ｂｂが、両者の間に配置されたベース層３２を介して相互に電気的に接続される。これに対して第２実施例では、２つのベース電極パッド部４０Ｂｂの間の領域にベース層３２が配置されていないため、２つのベース電極４０Ｂの電気的独立性が高まる。その結果、エミッタメサ層３４の第１方向Ｄ１に平行な２つの縁の近傍におけるエミッタ電流の非対称性の拡大を抑制する効果が高まる。これにより、ＳＯＡがさらに拡大し、負荷変動耐性をより高めることが可能になる。
次に、第２実施例の変形例によるパワーアンプ単位セル１００について説明する。
第２実施例では、図９に示したように、２つのベース電極パッド部４０Ｂｂの間の領域において、ベース層３２及びエミッタ層３３を除去しているが、この領域においてコレクタ層３１の表層部分も一緒に除去してもよい。
［第３実施例］
次に、図１０及び図１１を参照して第３実施例によるパワーアンプ単位セル１００について説明する。以下、第１実施例によるパワーアンプ単位セル１００（図１、図２）と共通の構成については説明を省略する。
図１０は、第３実施例によるパワーアンプ単位セル１００に含まれる複数の構成要素の平面的な位置関係を示す図である。図１１は、図１０の一点鎖線１１−１１における断面図である。
第１実施例では、１層目のベース配線５０Ｂがベース電極パッド部４０Ｂｂに接続されている。これに対して第３実施例では、ベース電極４０Ｂがベース電極パッド部４０Ｂｂを備えておらず、２本のベース電極４０Ｂの各々の平面視における形状が第１方向Ｄ１に長い長方形である。ベースコンタクトホール５１Ｂが、ベース電極４０Ｂの長さ方向に長い形状を有し、ベース電極４０Ｂの一端の近傍から他端の近傍まで達している。１層目のベース配線５０Ｂは、ベース電極４０Ｂの一端から他端まで延び、ベースコンタクトホール５１Ｂを通ってベース電極４０Ｂに接続されている。
図１１に示すように、ベースコンタクトホール５１Ｂから、ベース電極４０Ｂのエミッタメサ層３４側の縁までの距離をＬＢ１と表記し、ベース電極４０Ｂのエミッタメサ層３４とは反対側の縁までの距離をＬＢ２と表記する。第３実施例では、距離ＬＢ１が距離ＬＢ２より長い。すなわち、ベースコンタクトホール５１Ｂは、平面視において、ベース電極４０Ｂの内側でエミッタメサ層３４から遠さかる向きに偏った位置に配置されている。
図１０に示すように、エミッタコンタクトホール５１Ｅからエミッタメサ層３４の第１方向Ｄ１に延びる縁までの第２方向Ｄ２の距離をＬＥ２と表記する。エミッタコンタクトホール５１Ｅからエミッタメサ層３４の第１方向Ｄ１の端部までの第１方向Ｄ１の距離をＬＥ１と表記する。第３実施例では、距離ＬＥ２が距離ＬＥ１より長い。
次に、第３実施例の優れた効果について説明する。第３実施例においては、第１実施例のベース電極パッド部４０Ｂｂ（図１）が設けられていないため、２本のベース電極４０Ｂの電気的な独立性が高まる。このため、第２実施例（図８、図９）の場合と同様に、エミッタメサ層３４の第１方向Ｄ１に平行な２つの縁の近傍におけるエミッタ電流の非対称性の拡大を抑制する効果が高まる。これにより、ＳＯＡがさらに拡大し、負荷変動耐性をより高めることが可能になる。
ベースコンタクトホール５１Ｂから、ベース電極４０Ｂのエミッタメサ層３４側の縁までのベース電極４０Ｂに、ベースバイアス電流が第２方向Ｄ２とほぼ平行に流れる。従って、この部分のベース電極４０Ｂの持つ電気抵抗が、抵抗素子５５（図１０）に対して直列に挿入されることになる。距離ＬＢ１を距離ＬＢ２より長くすると、抵抗素子５５（図１０）に対して直列に挿入される抵抗の値が大きくなる。このため、抵抗素子５５の抵抗値を大きくしたのと同様の効果が得られる。
次に、距離ＬＥ２（図１０、図１１）を長くする構成を採用することの効果について説明する。エミッタコンタクトホール５１Ｅの直下の領域においては、エミッタ電流がエミッタ電極４０Ｅをほぼ厚さ方向に流れる。エミッタ電極４０Ｅのうちエミッタコンタクトホール５１Ｅの外側に位置する部分を流れるエミッタ電流は、第２方向Ｄ２に流れる成分を持つ。第２方向Ｄ２に流れる成分を持つエミッタ電流に対しては、エミッタ電極４０Ｅをほぼ厚さ方向のみに流れるエミッタ電流と比べて、エミッタ電極４０Ｅの電気抵抗が大きくなる。
エミッタ電極４０Ｅの電気抵抗は、エミッタメサ層３４の電気抵抗（エミッタ抵抗）に対して直列に挿入される。距離ＬＥ２を距離ＬＥ１より長くすると、エミッタ抵抗に対して直列に挿入される抵抗の値が大きくなる。このため、エミッタ抵抗の抵抗値を大きくしたのと同様の効果が得られる。すなわち、ＳＯＡがさらに拡大し、負荷変動耐性をより高めることが可能になる。
［第４実施例］
次に、図１２及び図１３を参照して第４実施例によるパワーアンプ単位セル１００について説明する。以下、第１実施例によるパワーアンプ単位セル１００（図１、図２）と共通の構成については説明を省略する。
図１２は、第４実施例によるパワーアンプ単位セル１００に含まれる複数の構成要素の平面的な位置関係を示す図である。図１３は、図１２の一点鎖線１３−１３における断面図である。第１実施例では、平面視においてコレクタ層３１、ベース層３２、及びエミッタ層３３（図１）の外周線が一致している。これに対して第４実施例では、平面視においてベース層３２及びエミッタ層３３が第２方向Ｄ２に分離された２つの領域を画定している。すなわち、エミッタ層３３の上面からコレクタ層３１の表層部まで達する溝４２（図１３）が、平面視においてコレクタ層３１の第２方向Ｄ２に平行な一方の縁から他方の縁まで第１方向Ｄ１に延びている。このため、ベース層３２の２つの領域の間のコレクタ層３１の上面が、ベース層３２とコレクタ層３１との界面より低くなる。
２つのエミッタメサ層３４が、平面視においてベース層３２の分離された２つの領域のそれぞれの内側に配置されている。２つのエミッタメサ層３４のそれぞれの上に、エミッタ電極４０Ｅが配置されている。１層目のエミッタ配線５０Ｅが、２つのエミッタ電極４０Ｅを接続している。一方のエミッタメサ層３４の幅をＷｅｐ１と表記し、他方のエミッタメサ層３４の幅をＷｅｐ２と表記する。幅Ｗｅｐ１と幅Ｗｅｐ２との合計が、第１実施例のエミッタメサ層３４の幅Ｗｅｐ（図１、図２）と等しい。すなわち、幅Ｗｅｐ１と幅Ｗｅｐ２との合計が、ドライバ段増幅回路１１１のヘテロ接合バイポーラトランジスタのエミッタメサ層３４の合計の幅Ｗｅｄ（図６）の１．５倍以上２．５倍以下である。
２本のベース電極４０Ｂが、それぞれ平面視においてベース層３２の分離された２つの領域の内側に配置されている。
次に、第４実施例の優れた効果について説明する。
第４実施例では、一方のベース電極４０Ｂが接続されているベース層３２と、他方のベース電極４０Ｂが接続されているベース層３２とが分離されている。このため、２本のベース電極４０Ｂの電気的独立性が高まる。その結果、２つのエミッタメサ層３４に関して、エミッタ電流の非対称性の拡大を抑制する効果が高まる。これにより、ＳＯＡがさらに拡大し、負荷変動耐性をより高めることが可能になる。
［第５実施例］
次に、図１４を参照して第５実施例によるパワーアンプ単位セル１００について説明する。以下、第１実施例によるパワーアンプ単位セル１００（図１、図２）と共通の構成については説明を省略する。
図１４は、第５実施例によるパワーアンプ単位セル１００に含まれる複数の構成要素の平面的な位置関係を示す図である。第１実施例では、ベース電極パッド部４０Ｂｂが平面視においてベース層３２の内側に配置されている。これに対して第５実施例では、ベース電極パッド部４０Ｂｂが平面視においてベース層３２の外側に配置されている。さらに、ベース電極パッド部４０Ｂｂは、平面視においてサブコレクタ層２１の外側、すなわち素子分離領域２２（図２）の内側に配置されている。ベース電極主部４０Ｂａが、ベース電極パッド部４０Ｂｂからサブコレクタ層２１の縁及びベース層３２の縁と交差してベース層３２の内側まで延びている。
ベース電極４０Ｂがベース層３２を除く半導体層に直接接触しないように、ベース電極４０Ｂの下に絶縁膜が配置されている。ただし、ベース電極主部４０Ｂａに沿って、ベース電極主部４０Ｂａとベース層３２との導通を確保するために、絶縁膜に開口４３Ｂが設けられている。
次に、第５実施例の優れた効果について説明する。
第５実施例では、２つのベース電極パッド部４０Ｂｂが素子分離領域２２（図２）の上に配置されているため、両者の間に電流が流れない。従って、２本のベース電極４０Ｂの電気的な独立性が高まる。その結果、エミッタメサ層３４の第１方向Ｄ１に平行な２つの縁の近傍におけるエミッタ電流の非対称性の拡大を抑制する効果が高まる。これにより、ＳＯＡがさらに拡大し、負荷変動耐性をより高めることが可能になる。
上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
２０ 基板
２１ サブコレクタ層
２２ 素子分離領域
３０ ヘテロ接合バイポーラトランジスタ
３１ コレクタ層
３２ ベース層
３３ エミッタ層
３３Ａ 真性エミッタ層
３３Ｂ レッジ層
３４ エミッタメサ層
３４Ａ キャップ層
３４Ｂ コンタクト層
３５ 合金層
４０Ｂ ベース電極
４０Ｂａ ベース電極主部
４０Ｂｂ ベース電極パッド部
４０Ｃ コレクタ電極
４０Ｅ エミッタ電極
４１ 切欠き部
４２ 溝
４３Ｂ ベース電極の下の絶縁膜に設けられた開口
５０Ｂ １層目のベース配線
５０Ｃ １層目のコレクタ配線
５０ＣＣ １層目のコレクタ共通配線
５０Ｅ １層目のエミッタ配線
５１Ｂ ベースコンタクトホール
５１Ｃ コレクタコンタクトホール
５１Ｅ エミッタコンタクトホール
５２ 下部電極
５５ 抵抗素子
５６ ベースバイアス入力用の第２配線
６０Ｃ ２層目のコレクタ配線
６０Ｅ ２層目のエミッタ配線
６１Ａ キャパシタ用開口
６１Ｃ コレクタコンタクトホール
６１Ｅ エミッタコンタクトホール
６２ 高周波信号入力用の第１配線
６５ キャパシタ
７０Ｃ コレクタバンプ
７０Ｅ エミッタバンプ
７１Ｃ コレクタコンタクトホール
７１Ｅ エミッタコンタクトホール
７４ アンダーバンプメタル層
７５ メタルピラー
７６ ハンダ層
８０、８１、８２、８３ 絶縁膜
１００ パワーアンプ単位セル
１１０ パワーアンプモノリシックマイクロ波集積回路（パワーアンプＭＭＩＣ）
１１１ ドライバ段増幅回路
１１２ 段間インピーダンスマッチング回路
１１３ パワー段増幅回路
１１４、１１５ バイアス回路
１２１ 入力側インピーダンスマッチング回路
１２２ 出力側インピーダンスマッチング回路
１３０ ドライバ段を構成するパワーアンプ単位セル
２つの下部電極５２は、平面視において第２方向Ｄ２に間隔を隔てて配置されており、第２方向Ｄ２に延びる高周波信号入力用の第１配線６２と重なっている。第１配線６２は、キャパシタ６５の上部電極を兼ねている。すなわち、２つのベース電極４０Ｂが、それぞれベース配線５０Ｂとキャパシタ６５とを介して１本の第１配線６２に接続される。第１配線６２からキャパシタ６５を介してベース電極４０Ｂに高周波入力信号が入力される。

Claims (15)

  1. 基板の上に配置されており、平面視において１つの連続した領域を画定するコレクタ層と、
    前記コレクタ層の上に配置されたベース層と、
    前記ベース層の上に配置されたエミッタ層と、
    前記エミッタ層の上に配置されて、前記エミッタ層を流れるエミッタ電流の経路となるエミッタメサ層と、
    平面視において前記エミッタメサ層の外側であって、かつ前記ベース層の内側において、前記ベース層に電気的に接続されている２つのベース電極と、
    前記基板の上に配置されており、前記２つのベース電極のそれぞれと、前記基板の上に配置された第１配線との間に接続された２つのキャパシタと、
    前記基板の上に配置されており、前記２つのベース電極のそれぞれと、前記基板の上に配置された第２配線との間に接続された２つの抵抗素子と
    を有するパワーアンプ単位セル。
  2. 前記エミッタメサ層は、平面視において第１方向に長い形状を有し、
    前記２つのベース電極の各々は、前記第１方向に延びるベース電極主部と、前記第１方向と直交する第２方向の寸法が前記２つのベース電極主部の各々の前記第２方向の寸法より大きいベース電極パッド部とを含み、
    前記２つのベース電極主部は、平面視において前記エミッタメサ層を前記第２方向に挟む位置に配置されており、前記２つのベース電極パッド部はそれぞれ前記２つのベース電極主部の端部に連続している請求項１に記載のパワーアンプ単位セル。
  3. さらに、前記２つのベース電極の上に配置され、平面視において前記２つのベース電極パッド部の内側に配置されたベースコンタクトホールが設けられている絶縁膜を有し、
    前記２つのキャパシタは、それぞれ前記２つのベースコンタクトホールを通って前記２つのベース電極パッド部に接続されている請求項２に記載のパワーアンプ単位セル。
  4. 前記エミッタメサ層は、平面視において前記ベース層の内側に１つの連続した領域を画定している請求項２または３に記載のパワーアンプ単位セル。
  5. 前記２つのベース電極は、平面視において前記コレクタ層及び前記ベース層の内側に配置されており、前記２つのベース電極パッド部は前記第２方向に間隔を隔てて配置されており、前記２つのベース電極パッド部の間の領域には前記ベース層が配置されていない請求項４に記載のパワーアンプ単位セル。
  6. 前記ベース層は、平面視において前記第２方向に分離された２つの領域を画定しており、
    前記エミッタメサ層は、平面視において前記ベース層の２つの領域の内側にそれぞれ配置された２つの領域を画定している請求項２または３に記載のパワーアンプ単位セル。
  7. 前記ベース層の２つの領域の間の前記コレクタ層の上面が、前記ベース層と前記コレクタ層との界面より低い請求項６に記載のパワーアンプ単位セル。
  8. さらに、
    前記エミッタメサ層の上に配置されて前記エミッタメサ層にオーミック接触するエミッタ電極と、
    前記エミッタ電極の上に配置された絶縁膜に設けられたエミッタコンタクトホールを通って前記エミッタ電極に接続されたエミッタ配線と
    を有し、
    前記エミッタコンタクトホールから前記エミッタメサ層の前記第１方向に延びる縁までの前記第２方向の距離が、前記エミッタコンタクトホールから前記エミッタメサ層の前記第１方向の端部までの前記第１方向の距離よりも長い請求項２乃至７のいずれか１項に記載のパワーアンプ単位セル。
  9. 前記エミッタメサ層は、平面視において第１方向に長い形状を有し、
    前記２つのベース電極の各々は、平面視において前記第１方向に長い形状を有し、前記２つのベース電極は、平面視において前記エミッタメサ層を前記第１方向と直交する第２方向に挟む位置に配置されており、
    さらに、前記２つのベース電極の上に配置され、平面視において前記２つのベース電極の内側にそれぞれ配置された２つのベースコンタクトホールが設けられている絶縁膜を有し、
    前記２つのベースコンタクトホールの各々は平面視において前記第１方向に長い形状を有しており、
    前記２つのキャパシタは、それぞれ前記２つのベースコンタクトホールを通って前記２つのベース電極に接続されている請求項１に記載のパワーアンプ単位セル。
  10. 前記２つのベースコンタクトホールの各々は、平面視において、前記ベース電極の内側で前記エミッタメサ層から遠ざかる向きに偏った位置に配置されている請求項９に記載のパワーアンプ単位セル。
  11. 請求項１乃至９のいずれか１項に記載のパワーアンプ単位セルを少なくとも１つ含むパワー段増幅回路と、
    前記基板の上に順番に積層されたコレクタ層、ベース層、エミッタ層、及びエミッタメサ層を備えた少なくとも１つのバイポーラトランジスタを含むドライバ段増幅回路と
    を有するパワーアンプモジュール。
  12. さらに、前記ドライバ段増幅回路で増幅された信号を前記パワー段増幅回路に入力させる段間インピーダンスマッチング回路を有する請求項１１に記載のパワーアンプモジュール。
  13. 前記ドライバ段増幅回路のバイポーラトランジスタのエミッタメサ層は、平面視において一方向に長い形状を有しており、
    前記パワー段増幅回路の前記パワーアンプ単位セルの各々のエミッタメサ層の合計の幅が、前記ドライバ段増幅回路のバイポーラトランジスタのエミッタメサ層の合計の幅の１．５倍以上２．５倍以下である請求項１１に記載のパワーアンプモジュール。
  14. 前記第１配線は、前記ドライバ段増幅回路の出力端に接続されている請求項１１乃至１３のいずれか１項に記載のパワーアンプモジュール。
  15. さらに、前記基板の上に配置されたバイアス回路を有し、
    前記第２配線は前記バイアス回路に接続されている請求項１１乃至１４のいずれか１項に記載のパワーアンプモジュール。
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