WO2023210642A1 - 半導体装置 - Google Patents

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WO2023210642A1
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region
collector
semiconductor device
emitter
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将之 青池
新之助 高橋
昌俊 長谷
史生 播磨
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株式会社村田製作所
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    • H01L29/868—PIN diodes

Definitions

  • the present invention relates to a semiconductor device.
  • a semiconductor device in which a semi-insulating GaAs substrate is bonded onto a Si substrate via a bonding layer such as an Au film (Patent Document 1).
  • An n-type subcollector layer is placed on a semi-insulating GaAs substrate, and a heterojunction bipolar transistor (HBT) is placed on top of the n-type subcollector layer.
  • HBT heterojunction bipolar transistor
  • a collector electrode is arranged on the n-type subcollector layer. The collector electrode is connected to the collector layer of the HBT via the n-type sub-collector layer.
  • a collector electrode is connected to a collector layer via a sub-collector layer.
  • a semiconductor layer doped with a high concentration of n-type dopant to reduce the resistance is used, but the resistance is higher than that of metal, and the parasitic resistance generated between the collector electrode and the collector layer is high. , which impedes improvement in the operating speed of the transistor.
  • An object of the present invention is to provide a semiconductor device that can reduce parasitic resistance between a collector electrode and a collector layer and improve the operating speed of a transistor.
  • a support substrate an adhesive layer including a first metal region disposed on at least a partial region of the upper surface of the support substrate; a base layer including a sub-collector region made of a conductive semiconductor material, disposed on the adhesive layer and electrically connected to the first metal region; A collector layer disposed on the sub-collector region and electrically connected to the sub-collector region, a base layer disposed on the collector layer, and an emitter layer disposed on the base layer.
  • a first transistor a collector electrode disposed on the sub-collector region at a position outside the first transistor in plan view and overlapping with the first metal region, and electrically connected to the sub-collector region;
  • a semiconductor device is provided.
  • the first metal region is connected to the sub-collector region, parasitic resistance between the collector layer and the collector electrode of the first transistor is reduced. Thereby, it is possible to improve the operating speed of the first transistor.
  • FIG. 1 is a schematic plan view of a semiconductor device according to a first embodiment.
  • FIG. 2 is a sectional view taken along the dashed-dotted line 2-2 in FIG.
  • the drawings from FIG. 3A to FIG. 3F are schematic cross-sectional views at an intermediate stage of manufacturing the semiconductor device.
  • 4A, 4B, and 4C are schematic cross-sectional views of a semiconductor device at an intermediate stage of manufacturing, and
  • FIG. 4D is a schematic cross-sectional view of a completed semiconductor device.
  • FIG. 5 is a schematic diagram of the first transistor of the semiconductor device according to the first embodiment.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to a second embodiment. 7A, FIG. 7B, and FIG.
  • FIG. 7C are cross-sectional views of the semiconductor device according to the second embodiment at an intermediate stage of manufacture.
  • FIG. 8 is a diagram schematically showing a cross-sectional structure of a semiconductor device according to a third embodiment.
  • FIG. 9 is a diagram schematically showing a cross-sectional structure of a semiconductor device according to a third embodiment.
  • FIG. 10 is a diagram schematically showing a cross-sectional structure of a semiconductor device according to a fourth example.
  • FIG. 11 is a diagram schematically showing a cross-sectional structure of a semiconductor device according to a fifth embodiment.
  • FIG. 12 is an equivalent circuit diagram of a semiconductor device according to a sixth embodiment.
  • FIG. 13 is a diagram schematically showing a cross-sectional structure of a semiconductor device according to a sixth embodiment.
  • FIG. 1 is a schematic plan view of a semiconductor device according to a first embodiment.
  • An adhesive layer 21 including a metal region 21A is arranged on a support substrate 20, which will be described later with reference to FIG.
  • a sub-collector region 40A made of a semiconductor material is arranged so as to substantially overlap the metal region 21A.
  • a plurality of first transistors 41 are arranged, for example, in a line in one direction (vertical direction in FIG. 1).
  • Each of the first transistors 41 includes a collector layer 41C, a base layer 41B, and an emitter layer 41E.
  • the collector layer 41C and the base layer 41B substantially overlap in plan view.
  • the emitter layer 41E is smaller than the base layer 41B in plan view and is included in the base layer 41B.
  • the emitter electrode 42E is arranged so as to substantially overlap the emitter layer 41E in plan view.
  • the emitter electrode 42E has a long shape in a direction perpendicular to the arrangement direction of the first transistors 41 (left-right direction in FIG. 1) in plan view.
  • the shape of the emitter electrode 42E in plan view is, for example, a rectangle.
  • a U-shaped base electrode 42B is arranged at intervals from each of the two long sides and one short side of the emitter electrode 42E.
  • the base electrodes 42B are all open toward the same direction (rightward in FIG. 1).
  • Collector electrodes 42C are arranged between the two first transistors 41 adjacent to each other and on the outside of the first transistors 41 at both ends.
  • the emitter electrode 42E, the base electrode 42B, and the collector electrode 42C are hatched with relatively dark upward hatching.
  • a first layer base wiring 43B is connected to a portion of each of the plurality of base electrodes 42B spaced apart from the short side of the emitter electrode 42E.
  • Each base wiring 43B extends to the outside of the sub-collector region 40A in a direction away from the emitter electrode 42E.
  • Each of the base wirings 43B intersects with the second-layer common base wiring 44B in plan view.
  • Input capacitors Cin are formed at intersections between each of the first-layer base wirings 43B and the second-layer base wirings 44B.
  • a high frequency signal is input from the second layer base wiring 44B to the base electrode 42B via the input capacitor Cin and the first layer base wiring 43B.
  • a first layer collector wiring 43C is connected to each of the plurality of collector electrodes 42C.
  • the collector wiring 43C extends in a direction opposite to the direction in which the base wiring 43B extends from a location where it overlaps with each of the collector electrodes 42C, and is connected to each other outside the sub-collector region 40A.
  • the base wiring 43B and the collector wiring 43C are hatched with relatively light downward slanting hatching.
  • First-layer emitter wiring 43E is arranged so as to substantially overlap each emitter electrode 42E.
  • a second layer emitter wiring 44E is arranged so as to overlap with all the emitter wirings 43E from the emitter wiring 43E at one end to the emitter wiring 43E at the other end in the arrangement direction of the first transistor 41.
  • the second layer emitter wiring 44E interconnects the plurality of first layer emitter wirings 43E. In this way, the emitters of the plurality of first transistors 41 are mutually connected, the collectors are mutually connected, and the plurality of first transistors 41 are connected in parallel.
  • a second layer collector wiring 44C is arranged so as to overlap the collector wiring 43C outside the sub-collector region 40A. In FIG. 1, the second layer emitter wiring 44E, collector wiring 44C, and base wiring 44B are represented by relatively thick outlines.
  • FIG. 2 is a sectional view taken along the dashed line 2-2 in FIG. 1.
  • An adhesive layer 21 is arranged on the support substrate 20.
  • Adhesive layer 21 includes at least one metal region 21A. In FIG. 2, a cross section of one metal region 21A of the adhesive layer 21 is shown.
  • the support substrate 20 for example, a high-resistance silicon substrate can be used.
  • an Au film can be used. Note that a metal film containing Ag, Pt, Cu, Al, W, Ti, or Ta other than Au may be used.
  • a base layer 40 made of a semiconductor material is bonded onto the adhesive layer 21.
  • the base layer 40 includes a sub-collector region 40A imparted with conductivity and an insulated element isolation region. In FIG. 2, a cross section of the sub-collector region 40A is shown, and the element isolation region is not shown.
  • a plurality of first transistors 41 are arranged on the sub-collector region 40A.
  • Each of the first transistors 41 includes a collector layer 41C, a base layer 41B, and an emitter layer 41E stacked in this order on the base layer 40.
  • the first transistor 41 is, for example, a heterojunction bipolar transistor.
  • the sub-collector region 40A and collector layer 41C of the base layer 40 are formed of n-type GaAs
  • the base layer 41B is formed of p-type GaAs.
  • the emitter layer 41E includes two layers, for example, an n-type InGaP layer and an n-type GaAs layer thereon. Note that these semiconductor layers may be formed of other compound semiconductors, such as InP, GaN, SiGe, and SiC.
  • a plurality of collector electrodes 42C are arranged on the sub-collector region 40A so as to sandwich each of the first transistors 41 therebetween. Note that one collector electrode 42C is arranged between two adjacent first transistors 41, and one collector electrode 42C is shared by the first transistors 41 on both sides.
  • the collector electrode 42C is electrically connected to the collector layer 41C via the sub-collector region 40A. Further, the sub-collector region 40A is electrically connected to the metal region 21A therebelow.
  • the state in which "the sub-collector region 40A is electrically connected to the metal region 21A" is a state in which both are in ohmic contact, and a state in which both are in Schottky contact, but the Schottky barrier is sufficiently thin and substantially This includes a state that is considered to be ohmic contact.
  • the subcollector region 40A is made of highly doped n-type GaAs and the two are in shot contact, the Schottky barrier will be sufficiently thin.
  • a first-layer collector wiring 43C is arranged on each of the collector electrodes 42C via an interlayer insulating film (not shown). The collector wiring 43C is connected to the collector electrode 42C through an opening provided in the interlayer insulating film.
  • the emitter layer 41E is arranged on a part of the base layer 41B. Note that a ledge structure may be used in which the emitter layer 41E is disposed over the entire area of the base layer 41B, and the emitter mesa is disposed over a partial region of the emitter layer 41E. In this configuration, a region overlapping with the emitter mesa in plan view substantially functions as an emitter layer.
  • a base electrode 42B is placed on the base layer 41B, and an emitter electrode 42E is placed on the emitter layer 41E.
  • the base electrode 42B is electrically connected to the base layer 41B, and the emitter electrode 42E is electrically connected to the emitter layer 41E.
  • a first layer emitter wiring 43E is arranged on each of the emitter electrodes 42E with an interlayer insulating film (not shown) interposed therebetween. Emitter wiring 43E is electrically connected to emitter electrode 42E through an opening provided in the interlayer insulating film.
  • One emitter wiring 44E of the second layer is arranged on the plurality of emitter wirings 43E of the first layer with an interlayer insulating film (not shown) interposed therebetween.
  • the emitter wiring 44E in the second layer is connected to the plurality of emitter wirings 43E in the first layer through an opening provided in the interlayer insulating film.
  • An emitter pad 82E is placed on the emitter wiring 44E, and an emitter protrusion electrode 83E is placed on top of the emitter pad 82E.
  • a Cu pillar bump is used as the emitter protrusion electrode 83E.
  • Solder 84 is placed on emitter protrusion electrode 83E.
  • FIG. 3A to FIG. 4D are schematic cross-sectional views of the semiconductor device at an intermediate stage of manufacturing
  • FIG. 4D is a schematic cross-sectional view of the completed semiconductor device.
  • a peeling layer 201 is epitaxially grown on a single crystal mother substrate 200 of a compound semiconductor such as GaAs, and an element forming layer 202 is formed on the peeling layer 201.
  • the element structure shown in FIG. 2 from the base layer 40 to the second layer emitter wiring 44E is formed in the element formation layer 202.
  • These element structures are formed by common semiconductor processes.
  • the description of the element structure formed in the element formation layer 202 is omitted.
  • element structures corresponding to a plurality of semiconductor devices are formed in the element formation layer 202, and are not separated into individual semiconductor devices.
  • the emitter pad 82E, the emitter protrusion electrode 83E, and the solder 84 (FIG. 2) are not formed.
  • the element forming layer 202 and peeling layer 201 are patterned using a resist pattern (not shown) as an etching mask. At this stage, the element formation layer 202 is separated for each semiconductor device.
  • a connecting support 204 is attached on top of the separated element forming layer 202.
  • the plurality of element formation layers 202 are interconnected via the connection support 204.
  • the resist pattern used as an etching mask in the patterning step of FIG. 3B may be left, and the resist pattern may be interposed between the element forming layer 202 and the connection support 204.
  • the release layer 201 is selectively etched with respect to the mother substrate 200 and the element forming layer 202.
  • the element formation layer 202 and the connection support 204 are peeled off from the mother substrate 200.
  • a compound semiconductor having different etching resistance from both the mother substrate 200 and the element formation layer 202 is used as the peeling layer 201.
  • an adhesive layer 21 is formed on the upper surface of the support substrate 20.
  • the adhesive layer 21 includes a plurality of metal regions 21A distributed within the plane and an insulating region 21Z arranged in a region where the metal regions 21A are not arranged.
  • the adhesive layer 21 can be formed by, for example, a damascene process.
  • the insulating region 21Z is formed of, for example, an insulating oxide or nitride, specifically silicon oxide, silicon nitride, silicon oxynitride, or the like.
  • the element forming layer 202 is bonded to the adhesive layer 21.
  • the element forming layer 202 and the adhesive layer 21 are bonded to each other by van der Waals bond or hydrogen bond.
  • the element forming layer 202 may be bonded to the adhesive layer 21 by electrostatic force, covalent bonding, eutectic alloy bonding, or the like.
  • the metal region 21A is made of Au
  • the element forming layer 202 may be brought into close contact with the Au film and pressurized to bond the two.
  • connection support 204 is peeled off from the element forming layer 202.
  • an interlayer insulating film 86 and a rewiring layer are formed on the adhesive layer 21 and the element formation layer 202.
  • the rewiring layer includes an emitter pad 82E disposed on the emitter wiring 44E (FIG. 2), an interconnection wiring 82W connecting the circuit included in the element formation layer 202 and one metal region of the adhesive layer 21, and the like. included.
  • a protective film 87 is formed on the redistribution layer including the emitter pad 82E, interconnection wiring 82W, etc., and a plurality of openings 87A are formed in the protective film 87.
  • the plurality of openings 87A are each included in the plurality of emitter pads 82E in plan view.
  • An emitter protrusion electrode 83E is formed within the opening 87A. Note that the emitter protrusion electrode 83E extends to the top of the protective film 87 around the opening 87A.
  • the emitter protrusion electrode 83E protrudes in the direction away from the support substrate 20. Further, solder 84 is placed on the top surface of the emitter protrusion electrode 83E and reflow processing is performed.
  • the support substrate 20 is diced.
  • a semiconductor device 28 is obtained which is divided into pieces, including the support substrate 20, the adhesive layer 21, the element formation layer 202, the emitter pad 82E, the emitter protrusion electrode 83E, the interconnection wiring 82W, and the like.
  • the support substrate 20 is larger than the element formation layer 202 in plan view.
  • the diced semiconductor devices are flip-chip mounted on a module substrate or the like.
  • FIG. 5 is a schematic diagram of the first transistor 41 of the semiconductor device according to the first embodiment.
  • a collector electrode 42C is in contact with one surface of the sub-collector region 40A, and a metal region 21A is in contact with the other surface.
  • a current flows from the collector electrode 42C in contact with one surface of the sub-collector region 40A to the emitter electrode 42E through the sub-collector region 40A, the collector layer 41C, the base layer 41B, and the emitter layer 41E. flows.
  • the parasitic resistance of the sub-collector region 40A is denoted as R1.
  • a resistance component R2 of the metal region 21A in contact with the other surface of the sub-collector region 40A is connected in parallel to the parasitic resistance R1 of the sub-collector region 40A. Therefore, the parasitic resistance between the collector electrode 42C and the collector layer 41C is reduced. This reduction in parasitic resistance allows the operating frequency of the first transistor 41 to be increased.
  • the adhesive layer 21 not only has the function of bonding the support substrate 20 and the element formation layer 202 (FIG. 4A etc.), but also reduces the parasitic resistance between the collector electrode 42C and the collector layer 41C of the first transistor 41. It has the function of reducing
  • electrodes connected to the second layer emitter wiring 44E, collector wiring 44C, and base wiring 44B are formed on the surface of the element formation layer 202. exposed. Therefore, before bonding the element formation layer 202 to the support substrate 20, an evaluation test of the first transistor 41 can be performed by bringing a probe into contact with these electrodes.
  • the heat generated in the first transistor 41 is conducted to the support substrate 20 via the adhesive layer 21, and the emitter wirings 43E, 44E and the emitter protrusion electrode 83E etc., to the module board on which the semiconductor device is mounted.
  • the heat generated by the first transistor 41 is conducted in two directions, up and down, so that heat dissipation from the first transistor 41 can be improved.
  • the support substrate 20 may be made of any one of the semiconductor material forming the collector layer 41C, base layer 41B, and emitter layer 41E of the first transistor 41, and the semiconductor material forming the sub-collector region 40A.
  • the thermal conductivity of Si which is the material of the support substrate 20
  • GaAs which is the material of the collector layer 41C, base layer 41B, and subcollector region 40A
  • InGaP which is the material of the emitter layer 41E. It has higher thermal conductivity. Therefore, a sufficient effect of improving heat dissipation from the first transistor 41 can be obtained.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to the second embodiment.
  • the adhesive layer 21 includes at least one single-layer metal region 21A.
  • the adhesive layer 21 includes two layers: a lower adhesive layer 21L on the support substrate 20 side and an upper adhesive layer 21U on the underlayer 40 side.
  • the lower adhesive layer 21L includes at least one metal region 21LA
  • the upper adhesive layer 21U includes at least one metal region 21UA.
  • the metal region 21LA of the lower adhesive layer 21L and the metal region 21UA of the upper adhesive layer 21U overlap each other and are bonded together.
  • Au, Ag, Pt, Cu, Al, W, Ti, or Ta is used for the metal regions 21LA and 21UA.
  • the same metal or different metals may be used for the metal area 21LA and the metal area 21UA.
  • a sub-collector region 40A of the base layer 40 is electrically connected to a metal region 21UA of the upper adhesive layer 21U.
  • the structure in which the metal region 21UA of the upper adhesive layer 21U and the metal region 21LA of the lower adhesive layer 21L are bonded is a structure in which both are in contact with each other without a gap in the entire area, and a structure in which the metal region 21UA of the upper adhesive layer 21U is bonded.
  • a gap is formed between a part of the metal area 21LA of the lower adhesive layer 21L and a part of the metal area 21LA of the lower adhesive layer 21L includes a structure in which they contact each other in other areas.
  • FIGS. 7A, 7B, and 7C are cross-sectional views of the semiconductor device according to the second embodiment at an intermediate stage of manufacture.
  • the configuration shown in FIG. 7A is the same as the configuration shown in FIG. 3D of the first embodiment during the manufacturing stage.
  • the element forming layer 202 is bonded to the support substrate 20 in close contact with the metal region 21A (FIG. 3F) of the adhesive layer 21.
  • an upper adhesive layer 21U is formed on the surface of the element forming layer 202 (the lower surface of the base layer 40 in FIG. 6).
  • the upper adhesive layer 21U can be formed by depositing a metal film using, for example, a vacuum deposition method, a sputtering method, or the like, and then etching away unnecessary portions. Alternatively, a lift-off method may be used.
  • a lower adhesive layer 21L is formed on the support substrate 20.
  • the lower adhesive layer 21L can be formed by a method similar to that described with reference to FIG. 3E in the first embodiment.
  • the metal area 21LA of the lower adhesive layer 21L is brought into close contact with the metal area 21UA of the upper adhesive layer 21U to join them together.
  • the subsequent procedure is the same as the procedure described with reference to the drawings from FIG. 4A to FIG. 4D of the first embodiment.
  • the element forming layer 202 is bonded to the support substrate 20 by bringing metals into contact with each other. Therefore, the joining process is easier than when joining a metal and a semiconductor by bringing them into contact.
  • the interface between the base layer 40 (FIG. 6) and the upper adhesive layer 21U (FIG. 6) is kept clean. can be maintained in the same condition.
  • the contact resistance between the sub-collector region 40A of the base layer 40 and the metal region 21UA of the upper adhesive layer 21U can be reduced. Therefore, the resistance component R2 connected in parallel to the parasitic resistance R1 (FIG. 5) of the sub-collector region 40A further decreases. Thereby, the effect of reducing the parasitic resistance between the collector layer 41C and the collector electrode 42C can be enhanced.
  • FIGS. 8 and 9 a semiconductor device according to a third embodiment will be described with reference to FIGS. 8 and 9.
  • a description of the common components of the semiconductor device according to the first embodiment described with reference to the drawings from FIG. 1 to FIG. 5 will be omitted.
  • FIGS. 8 and 9 are diagrams schematically showing the cross-sectional structure of a semiconductor device according to a third example. Note that FIGS. 8 and 9 do not show a cross section of the semiconductor device taken along a specific plane, but schematically show the structure in the stacking direction and the in-plane direction.
  • a plurality of first transistors 41 are arranged on the base layer 40.
  • a second transistor 61 and a diode 71 are arranged on the base layer 40.
  • one first transistor 41 is shown in FIG. 8 and two first transistors 41 are shown in FIG. 9, the number of first transistors 41 may be three or more.
  • one collector electrode 42C (FIG. 2) is arranged between two first transistors 41, and one collector electrode 42C is shared by the first transistors 41 on both sides.
  • two collector electrodes 42C are arranged between two first transistors 41. That is, two collector electrodes 42C are arranged for each of the first transistors 41.
  • the adhesive layer 21 has a two-layer structure including a lower adhesive layer 21L and an upper adhesive layer 21U, similar to the second embodiment (FIG. 6).
  • the lower adhesive layer 21L includes metal regions 21LB and 21LC in addition to the metal region 21LA. Metal regions 21LA, 21LB, and 21LC are electrically isolated from each other by an insulating region 21Z.
  • the upper adhesive layer 21U includes metal regions 21UB and 21UC in addition to the metal region 21UA. Metal regions 21UA, 21UB, and 21UC are separated from each other in the in-plane direction via a cavity. Note that the plurality of metal regions 21LA, 21LB, and 21LC of the lower adhesive layer 21L may also be separated from each other via a cavity. Further, the plurality of metal regions 21UA, 21UB, and 21UC of the upper adhesive layer 21U may be electrically isolated from each other via an insulating region.
  • the base layer 40 includes, in addition to the sub-collector region 40A, a sub-collector region 40B and a conductive region 40C. Sub-collector regions 40A, 40B and conductive region 40C are separated from each other by element isolation region 40Z.
  • the element isolation region 40Z is formed, for example, by implanting ions into the base layer 40 made of n-type GaAs to increase the resistance.
  • the sub-collector region 40A and the metal regions 21UA and 21LA overlap each other in plan view and are electrically connected to each other.
  • the sub-collector region 40B and metal regions 21UB and 21LB also overlap each other in plan view and are electrically connected to each other
  • the conductive region 40C and metal regions 21UC and 21LC also overlap each other in plan view, are electrically connected to each other.
  • “the components A, B, and C overlap each other” means that at least a portion of the component A, at least a portion of the component B, and at least a portion of the component C overlap in plan view. means. In a plan view, when one component is included in another component, it can be said that the two components overlap with each other even if the outer circumferential lines of the two components coincide.
  • the second transistor 61 is arranged on the sub-collector region 40B, and like the first transistor 41, includes a collector layer 61C, a base layer 61B, and an emitter layer 61E.
  • a collector electrode 62C disposed on the sub-collector region 40B is electrically connected to the collector layer 61C via the sub-collector region 40B.
  • Base electrode 62B is connected to base layer 61B, and emitter electrode 62E is connected to emitter layer 61E.
  • the first layer collector wiring 63C is connected to the collector electrode 62C, and the first layer emitter wiring 63E is connected to the emitter electrode 62E.
  • the emitter electrode 62E of the second transistor 61 is not connected to the protruding electrode.
  • the diode 71 is placed on the conductive region 40C and includes a cathode layer 71C made of n-type GaAs and an anode layer 71A made of p-type GaAs.
  • the collector layer 41C of the first transistor 41, the collector layer 61C of the second transistor 61, and the cathode layer 71C of the diode 71 are formed by patterning a common n-type GaAs layer.
  • the base layer 41B of the first transistor 41, the base layer 61B of the second transistor 61, and the anode layer 71A of the diode 71 are formed by patterning a common p-type GaAs layer.
  • the emitter layer 41E of the first transistor 41 and the emitter layer 61E of the second transistor 61 are formed by patterning a common n-type InGaP layer or the like.
  • a cathode electrode 72C is arranged on the conductive region 40C, and the cathode electrode 72C is electrically connected to the cathode layer 71C via the conductive region 40C.
  • a first layer of cathode wiring 73C is arranged on the cathode electrode 72C.
  • An anode electrode 72A is arranged on the anode layer 71A.
  • Anode electrode 72A is electrically connected to anode layer 71A.
  • An interlayer insulating film 80 is arranged to cover the first transistor 41, the second transistor 61, the diode 71, the first layer emitter wirings 43E and 63E, the collector wirings 43C and 63C, and the cathode wiring 73C. Note that an interlayer insulating film is also arranged between the emitter electrode 42E and the first layer emitter wiring 43E, but the description of this interlayer insulating film is omitted.
  • a second layer emitter wiring 44E is arranged on the interlayer insulating film 80. The second layer emitter wiring 44E is connected to the first layer emitter wiring 43E through an opening provided in the interlayer insulating film 80.
  • the element structure from the base layer 40 to the second layer emitter wiring 44E corresponds to the element formation layer 202 (FIG. 7A).
  • An interlayer insulating film 86 is arranged on the second layer emitter wiring 44E and the interlayer insulating film 80, and an opening is provided in the interlayer insulating film 86 to expose the second layer emitter wiring 44E. As shown in FIG. 4B, the interlayer insulating film 86 extends to the top of the support substrate 20 outside the element formation layer 202 in plan view.
  • An emitter pad 82E is arranged on the second layer emitter wiring 44E in the opening provided in the interlayer insulating film 86 and on the interlayer insulating film 86 around the opening.
  • a protective film 87 is disposed on the emitter pad 82E and the interlayer insulating film 86, and an opening is provided in the protective film 87 to expose the emitter pad 82E.
  • An emitter protrusion electrode 83E is arranged on the emitter pad 82E in the opening of the protective film 87 and on the protective film 87 around the opening. Solder 84 is placed on emitter protrusion electrode 83E.
  • the plurality of metal regions 21LA, 21LB, and 21LC of the lower adhesive layer 21L are electrically separated from each other, and the plurality of metal regions 21UA, 21UB, and 21UC of the upper adhesive layer 21U are also electrically separated from each other. It is separated into For this reason, these metal regions 21UA, 21UB, 21UC, 21LA, 21LB, and 21LC of the adhesive layer 21 are used as a low-resistance layer for reducing parasitic resistance for each element arranged on the base layer 40. be able to. For example, parasitic resistance not only between the first transistor 41 but also between the collector layer 61C and the collector electrode 62C of the second transistor 61 can be reduced. Furthermore, parasitic resistance between the cathode layer 71C and the cathode electrode 72C of the diode 71 can be reduced.
  • FIG. 10 is a diagram schematically showing a cross-sectional structure of a semiconductor device according to a fourth example.
  • a capacitor 100, a resistance element 110, and an inductor 120 are arranged in addition to the first transistor 41.
  • the capacitor 100, the resistance element 110, and the inductor 120 are arranged on the element isolation region 40Z of the base layer 40.
  • the capacitor 100 has a lower electrode 100L and an upper electrode 100U placed thereon with an interlayer insulating film interposed therebetween.
  • the resistance element 110 has a high resistance portion 110R and end connection wiring 110W connected to both ends of the high resistance portion 110R.
  • the inductor 120 includes a spiral wiring having a two-layer structure including a lower layer 120L and an upper layer 120U.
  • the lower electrode 100L of the capacitor 100, the end connection wiring 110W of the resistive element 110, and the lower layer 120L of the inductor 120 are formed, for example, by patterning the same metal film as the collector electrode 42C.
  • the upper electrode 100U of the capacitor 100 and the upper layer 120U of the inductor 120 are formed by patterning the same metal film as the first layer collector wiring 43C and the like.
  • the lower adhesive layer 21L includes a plurality of metal regions 21LD and an insulating region 21LZ.
  • the insulating region 21LZ is formed, for example, by the same damascene method as the insulating region 21Z formed in the step shown in FIG. 3E of the first embodiment. Note that the insulating region 21LZ may be a natural oxide film formed on the surface of the support substrate 20 made of Si.
  • the upper adhesive layer 21U includes a plurality of metal regions 21UD and an insulating region 21UZ in addition to the metal region 21UA.
  • the metal region 21LA of the lower adhesive layer 21L and the metal region 21UD of the upper adhesive layer 21U overlap each other and are in close contact with each other.
  • Capacitor 100, resistance element 110, and inductor 120 are included in insulating region 21LZ and insulating region 21UZ in plan view.
  • the plurality of first transistors 41 constitute a high frequency amplification circuit.
  • Capacitor 100 is a DC cut capacitor that removes a DC component from a high frequency signal
  • resistance element 110 is a base ballast resistance element.
  • the capacitor 100 and the inductor 120 may constitute an impedance matching circuit.
  • the fourth embodiment by arranging various passive elements in addition to the plurality of first transistors 41 on the base layer 40, the size of the electronic circuit is reduced compared to a structure in which passive elements are arranged externally. be able to.
  • Each of the plurality of passive elements is included in the insulating regions 21UZ and 21LZ in plan view and does not overlap with the metal regions 21UD and 21LD, so that the parasitic capacitance between the passive elements and the metal regions 21UD and 21LD is reduced. Ru. Therefore, instability in operation due to high frequency coupling between the first transistor 41 and the passive element can be avoided.
  • FIG. 11 is a diagram schematically showing a cross-sectional structure of a semiconductor device according to a fifth embodiment.
  • the metal regions 21LA and 21LD of the lower adhesive layer 21L are electrically isolated from each other by the insulating region 21LZ, and the metal regions 21UA and 21UD of the upper adhesive layer 21U are insulated. They are electrically isolated from each other by a region 21UZ.
  • a cavity is formed between the metal regions 21LA and 21LD of the lower adhesive layer 21L, and a cavity is also formed between the metal regions 21UA and 21UD of the upper adhesive layer 21U.
  • a metal film is formed on the support substrate 20 and patterned, thereby forming metal regions 21LA and 21LD separated by a cavity.
  • Capacitor 100, resistance element 110, and inductor 120 are included in the hollow portion of lower adhesive layer 21L and upper adhesive layer 21U in plan view.
  • the electronic circuit is made smaller and operation instability due to high frequency coupling between the first transistor 41 and the passive element is avoided. be able to.
  • FIG. 12 is an equivalent circuit diagram of the semiconductor device according to the sixth embodiment.
  • the first transistor 41 constitutes a power stage amplifier circuit. Power supply voltage Vcc is applied to the collector of the first transistor 41 through the choke coil Lc, and the emitter of the first transistor 41 is grounded.
  • a second transistor 61 is included in the base bias circuit of the first transistor 41.
  • the emitter of the second transistor 61 is connected to the base of the first transistor 41 via a base ballast resistor Rb.
  • the battery voltage Vbatt is applied to the collector of the second transistor 61, and the bias control signal Vbias is provided to the base of the second transistor 61.
  • a base bias is supplied to the base of the first transistor 41 via the second transistor 61 and the base ballast resistor Rb.
  • a high frequency signal RFin is input to the base of the first transistor 41 through the input capacitor Cin.
  • An output signal RFout is output from the collector of the first transistor 41.
  • the collector of the first transistor 41 is grounded via a plurality of diodes 71 connected in series.
  • the plurality of diodes 71 are connected with a forward polarity from the collector of the first transistor 41 toward the ground potential, and function as clamp diodes.
  • FIG. 13 is a diagram schematically showing a cross-sectional structure of a semiconductor device according to a sixth embodiment.
  • the lower adhesive layer 21L is in direct contact with the silicon surface of the support substrate 20.
  • the support substrate 20 has a multilayer wiring layer 20A on the surface layer, and the lower adhesive layer 21L is in contact with the surface of the multilayer wiring layer 20A.
  • the base layer 40 includes a conductive region 40E, the upper adhesive layer 21U includes a metal region 21UE, and the lower adhesive layer 21L includes a metal region 21LE.
  • a connection electrode 72B is arranged on the conductive region 40E. In a plan view, the conductive region 40E and the metal regions 21UE and 21LE overlap each other and are electrically connected.
  • An anode electrode 72A of the diode 71 is connected to a connection electrode 72B via a first layer anode wiring 73A.
  • a wiring 20W included in the multilayer wiring layer 20A connects the metal region 21LA and the metal region 21LE. That is, the collector layer 41C of the first transistor 41 is electrically connected to the anode layer 71A of the diode 71 via the wiring 20W in the multilayer wiring layer 20A.
  • the collector electrode 42C and the collector wiring 43C electrically connected to the collector layer 41C of the first transistor 41 are used as electrodes to which a probe comes into contact in order to perform an evaluation test at the stage shown in FIG. 3B of the first embodiment. be done.
  • the wiring 20W in the multilayer wiring layer 20A of the support substrate 20 connects the first transistor 41 and the diode 71. Therefore, the degree of freedom in arranging the wiring on the base layer 40 can be increased. Furthermore, by using the collector wiring 43C connected to the sub-collector region 40A and the collector wiring 44C (FIG. 1) thereon as electrodes for evaluation tests, a state in which the base layer 40 is not bonded to the support substrate 20 ( An evaluation test can be performed in Figure 3B).
  • the metal region 21LA of the lower adhesive layer 21L and the metal region 21UA of the upper adhesive layer 21U have the function of reducing the parasitic resistance between the collector electrode 42C and the collector layer 41C by passing a current in the in-plane direction, and the thickness. It has a function of connecting the collector layer 41C and the wiring 20W in the support substrate 20 by passing a current in the horizontal direction.

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Abstract

支持基板の上面の少なくとも一部の領域に、第１金属領域を含む接着層が配置されている。接着層の上に、第１金属領域に電気的に接続された導電性を有する半導体材料からなるサブコレクタ領域を含む下地層が配置されている。サブコレクタ領域の上に、サブコレクタ領域に電気的に接続されたコレクタ層、コレクタ層の上に配置されたベース層、及びベース層の上に配置されたエミッタ層を含む第１トランジスタが配置されている。サブコレクタ領域の上に、平面視において第１トランジスタの外側であって、かつ第１金属領域と重なる位置に、サブコレクタ領域に電気的に接続されたコレクタ電極が配置されている。

Description

半導体装置
　本発明は、半導体装置に関する。
　Ｓｉ基板の上に、Ａｕ膜等の接合層を介して半絶縁性のＧａＡｓ基板を接合した半導体装置が知られている（特許文献１）。半絶縁性のＧａＡｓ基板の上に、ｎ型サブコレクタ層が配置され、その上にヘテロ接合型バイポーラトランジスタ（ＨＢＴ）が配置されている。ｎ型サブコレクタ層の上には、ＨＢＴの他にコレクタ電極が配置されている。コレクタ電極は、ｎ型サブコレクタ層を介してＨＢＴのコレクタ層に接続される。
特開２０２１－２６４４号公報
　従来の半導体装置では、コレクタ電極がサブコレクタ層を介してコレクタ層に接続される。ｎ型サブコレクタ層は、ｎ型ドーパントが高濃度にドープされて低抵抗化された半導体層が用いられるが、金属に比べると抵抗が高く、コレクタ電極とコレクタ層との間に生じる寄生抵抗が、トランジスタの動作速度の向上の妨げになる。
　本発明の目的は、コレクタ電極とコレクタ層との間の寄生抵抗を低減させ、トランジスタの動作速度の向上を図ることが可能な半導体装置を提供することである。
　本発明の一観点によると、
　支持基板と、
　前記支持基板の上面の少なくとも一部の領域に配置された第１金属領域を含む接着層と、
　前記接着層の上に配置され、前記第１金属領域に電気的に接続された導電性を有する半導体材料からなるサブコレクタ領域を含む下地層と、
　前記サブコレクタ領域の上に配置され、前記サブコレクタ領域に電気的に接続されたコレクタ層、前記コレクタ層の上に配置されたベース層、及び前記ベース層の上に配置されたエミッタ層を含む第１トランジスタと、
　前記サブコレクタ領域の上に、平面視において前記第１トランジスタの外側であって、かつ前記第１金属領域と重なる位置に配置され、前記サブコレクタ領域に電気的に接続されたコレクタ電極と
を備えた半導体装置が提供される。
　第１金属領域がサブコレクタ領域に接続されているため、第１トランジスタのコレクタ層とコレクタ電極との間の寄生抵抗が低減される。これにより、第１トランジスタの動作速度の向上を図ることが可能である。
図１は、第１実施例による半導体装置の概略平面図である。 図２は、図１の一点鎖線２－２における断面図である。 図３Ａから図３Ｆまでの図面は、半導体装置の製造途中段階における概略断面図である。 図４Ａ、図４Ｂ、及び図４Ｃは、半導体装置の製造途中段階における概略断面図であり、図４Ｄは、完成した半導体装置の概略断面図である。 図５は、第１実施例による半導体装置の第１トランジスタの模式図である。 図６は、第２実施例による半導体装置の断面図である。 図７Ａ、図７Ｂ、図７Ｃは、第２実施例による半導体装置の製造途中段階における断面図である。 図８は、第３実施例による半導体装置の断面構造を模式的に示す図である。 図９は、第３実施例による半導体装置の断面構造を模式的に示す図である。 図１０は、第４実施例による半導体装置の断面構造を模式的に示す図である。 図１１は、第５実施例による半導体装置の断面構造を模式的に示す図である。 図１２は、第６実施例による半導体装置の等価回路図である。 図１３は、第６実施例による半導体装置の断面構造を模式的に示す図である。
　［第１実施例］
　図１から図５までの図面を参照して、第１実施例による半導体装置について説明する。
　図１は、第１実施例による半導体装置の概略平面図である。後に図２を参照して説明する支持基板２０上に、金属領域２１Ａを含む接着層２１が配置されている。金属領域２１Ａとほぼ重なるように、半導体材料からなるサブコレクタ領域４０Ａが配置されている。このサブコレクタ領域４０Ａの上に、複数の第１トランジスタ４１が、例えば一方向（図１において上下方向）に並んで配置されている。
　第１トランジスタ４１の各々は、コレクタ層４１Ｃ、ベース層４１Ｂ、及びエミッタ層４１Ｅを含む。コレクタ層４１Ｃとベース層４１Ｂとは、平面視においてほぼ重なっている。エミッタ層４１Ｅは、平面視においてベース層４１Ｂより小さく、ベース層４１Ｂに包含されている。
　平面視においてエミッタ層４１Ｅとほぼ重なるようにエミッタ電極４２Ｅが配置されている。エミッタ電極４２Ｅは、平面視において、第１トランジスタ４１の配列方向と直交する方向（図１において左右方向）に長い形状を有する。エミッタ電極４２Ｅの平面視における形状は、例えば長方形である。平面視において、エミッタ電極４２Ｅの２本の長辺及び１本の短辺のそれぞれから間隔を隔てて、Ｕ字状のベース電極４２Ｂが配置されている。ベース電極４２Ｂは、すべて同一の方向（図１において右方向）に向かって開いている。
　相互に隣り合う２つの第１トランジスタ４１の間、及び両端の第１トランジスタ４１の外側に、それぞれコレクタ電極４２Ｃが配置されている。図１において、エミッタ電極４２Ｅ、ベース電極４２Ｂ、及びコレクタ電極４２Ｃに、相対的に濃い右上がりのハッチングを付している。
　複数のベース電極４２Ｂのそれぞれの、エミッタ電極４２Ｅの短辺から間隔を隔てた部分に、１層目のベース配線４３Ｂが接続されている。ベース配線４３Ｂのそれぞれは、エミッタ電極４２Ｅから遠ざかる方向に、サブコレクタ領域４０Ａの外側まで延びている。ベース配線４３Ｂのそれぞれは、平面視において、２層目の共通のベース配線４４Ｂと交差する。１層目のベース配線４３Ｂのそれぞれと、２層目のベース配線４４Ｂとの交差箇所に、入力キャパシタＣｉｎが形成される。２層目のベース配線４４Ｂから高周波信号が入力キャパシタＣｉｎ、１層目のベース配線４３Ｂを介して、ベース電極４２Ｂに入力される。
　複数のコレクタ電極４２Ｃのそれぞれに、１層目のコレクタ配線４３Ｃが接続されている。コレクタ配線４３Ｃは、コレクタ電極４２Ｃのそれぞれと重なる箇所から、ベース配線４３Ｂが延びる方向とは反対方向に延び、サブコレクタ領域４０Ａの外側で相互に接続されている。図１において、ベース配線４３Ｂ及びコレクタ配線４３Ｃに、相対的に淡い右下がりのハッチングを付している。エミッタ電極４２Ｅのそれぞれにほぼ重なるように、１層目のエミッタ配線４３Ｅが配置されている。
　第１トランジスタ４１の配列方向の一方の端のエミッタ配線４３Ｅから他方の端のエミッタ配線４３Ｅまで、すべてのエミッタ配線４３Ｅと重なるように２層目のエミッタ配線４４Ｅが配置されている。２層目のエミッタ配線４４Ｅは、１層目の複数のエミッタ配線４３Ｅを相互に接続する。このように、複数の第１トランジスタ４１のエミッタ同士が相互に接続され、コレクタ同士が相互に接続されており、複数の第１トランジスタ４１が並列に接続されている。サブコレクタ領域４０Ａの外側のコレクタ配線４３Ｃと重なるように、２層目のコレクタ配線４４Ｃが配置されている。図１において、２層目のエミッタ配線４４Ｅ、コレクタ配線４４Ｃ、及びベース配線４４Ｂを、相対的に太い輪郭線で表している。
　図２は、図１の一点鎖線２－２における断面図である。支持基板２０の上に接着層２１が配置されている。接着層２１は、少なくとも１つの金属領域２１Ａを含む。図２には、接着層２１の１つの金属領域２１Ａの断面が現れている。支持基板２０として、例えば高抵抗シリコン基板を用いることができる。接着層２１として、例えばＡｕ膜を用いることができる。なお、Ａｕ以外に、Ａｇ、Ｐｔ、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、またはＴａを含む金属膜を用いてもよい。
　接着層２１の上に、半導体材料からなる下地層４０が接合されている。下地層４０は、導電性が付与されたサブコレクタ領域４０Ａと、絶縁化された素子分離領域とを含む。図２には、サブコレクタ領域４０Ａの断面が現れており、素子分離領域は現れていない。サブコレクタ領域４０Ａの上に、複数の第１トランジスタ４１が配置されている。
　第１トランジスタ４１の各々は、下地層４０の上に順番に積層されたコレクタ層４１Ｃ、ベース層４１Ｂ、及びエミッタ層４１Ｅを含む。第１トランジスタ４１は、例えばヘテロ接合型バイポーラトランジスタである。一例として、下地層４０のサブコレクタ領域４０Ａ、コレクタ層４１Ｃはｎ型ＧａＡｓで形成され、ベース層４１Ｂはｐ型ＧａＡｓで形成される。エミッタ層４１Ｅは、例えばｎ型ＩｎＧａＰ層とその上のｎ型ＧａＡｓ層との２層を含む。なお、これらの半導体層を、他の化合物半導体、例えばＩｎＰ、ＧａＮ、ＳｉＧｅ、ＳｉＣ等で形成してもよい。
　サブコレクタ領域４０Ａの上に、第１トランジスタ４１のそれぞれを挟むように複数のコレクタ電極４２Ｃが配置されている。なお、隣り合う２つの第１トランジスタ４１の間には、１つのコレクタ電極４２Ｃが配置されており、１つのコレクタ電極４２Ｃが両側の第１トランジスタ４１で共用される。
　コレクタ電極４２Ｃは、サブコレクタ領域４０Ａを介してコレクタ層４１Ｃに電気的に接続されている。また、サブコレクタ領域４０Ａは、その下の金属領域２１Ａに電気的に接続されている。ここで、「サブコレクタ領域４０Ａが金属領域２１Ａに電気的に接続」されている状態は、両者がオーミック接触している状態、及び両者がショットキ接触しているが、ショットキバリアが十分薄く、実質的にオーミック接触していると考えられる状態を含む。例えば、サブコレクタ領域４０Ａが高濃度のｎ型ＧａＡｓであり、両者がショット接触している場合、ショットキバリアが十分薄くなる。コレクタ電極４２Ｃのそれぞれの上に、層間絶縁膜（図示せず）を介して１層目のコレクタ配線４３Ｃが配置されている。コレクタ配線４３Ｃは、層間絶縁膜に設けられた開口を通ってコレクタ電極４２Ｃに接続されている。
　エミッタ層４１Ｅは、ベース層４１Ｂの一部の領域の上に配置されている。なお、ベース層４１Ｂの全域の上にエミッタ層４１Ｅを配置し、エミッタ層４１Ｅの一部の領域の上にエミッタメサを配置したレッジ構造としてもよい。この構成では、平面視においてエミッタメサと重なる領域が、実質的にエミッタ層として機能する。
　ベース層４１Ｂの上にベース電極４２Ｂが配置されており、エミッタ層４１Ｅの上にエミッタ電極４２Ｅが配置されている。ベース電極４２Ｂはベース層４１Ｂに電気的に接続されており、エミッタ電極４２Ｅはエミッタ層４１Ｅに電気的に接続されている。
　エミッタ電極４２Ｅのそれぞれの上に、層間絶縁膜（図時せず）を介して１層目のエミッタ配線４３Ｅが配置されている。エミッタ配線４３Ｅは、層間絶縁膜に設けられた開口を通って、エミッタ電極４２Ｅに電気的に接続されている。
　１層目の複数のエミッタ配線４３Ｅの上に、層間絶縁膜（図示せず）を介して２層目の１つのエミッタ配線４４Ｅが配置されている。２層目のエミッタ配線４４Ｅは、層間絶縁膜に設けられた開口を通って１層目の複数のエミッタ配線４３Ｅに接続されている。エミッタ配線４４Ｅの上にエミッタパッド８２Ｅが配置され、その上にエミッタ突起電極８３Ｅが配置されている。エミッタ突起電極８３Ｅとして、例えばＣｕピラーバンプが用いられる。エミッタ突起電極８３Ｅの上にハンダ８４が載せられている。
　次に、図３Ａから図４Ｄまでの図面を参照して、第１実施例による半導体装置の製造方法について説明する。図３Ａから図４Ｃまでの図面は、半導体装置の製造途中段階における概略断面図であり、図４Ｄは、完成した半導体装置の概略断面図である。
　図３Ａに示すように、ＧａＡｓ等の化合物半導体の単結晶の母基板２００の上に剥離層２０１をエピタキシャル成長させ、剥離層２０１の上に素子形成層２０２を形成する。素子形成層２０２には、図２に示した下地層４０から２層目のエミッタ配線４４Ｅまでの素子構造が形成されている。これらの素子構造は、一般的な半導体プロセスにより形成される。図３Ａでは、素子形成層２０２に形成されている素子構造については記載を省略している。この段階では、素子形成層２０２に複数の半導体装置に相当する素子構造が形成されており、個々の半導体装置に分離されていない。また、エミッタパッド８２Ｅ、エミッタ突起電極８３Ｅ、及びハンダ８４（図２）は形成されていない。
　次に、図３Ｂに示すように、レジストパターン（図示せず）をエッチングマスクとして、素子形成層２０２及び剥離層２０１をパターニングする。この段階で、素子形成層２０２は半導体装置ごとに分離される。
　次に、図３Ｃに示すように、分離された素子形成層２０２の上に連結支持体２０４を貼り付ける。これにより、複数の素子形成層２０２が、連結支持体２０４を介して相互に連結される。なお、図３Ｂのパターニング工程でエッチングマスクとして用いたレジストパターンを残しておき、素子形成層２０２と連結支持体２０４との間にレジストパターンを介在させてもよい。
　次に、図３Ｄに示すように、母基板２００及び素子形成層２０２に対して剥離層２０１を選択的にエッチングする。これにより、素子形成層２０２及び連結支持体２０４が母基板２００から剥離される。剥離層２０１を選択的にエッチングするために、剥離層２０１として、母基板２００及び素子形成層２０２のいずれともエッチング耐性の異なる化合物半導体が用いられる。
　図３Ｅに示すように、支持基板２０の上面に接着層２１を形成する。接着層２１は、面内に分布する複数の金属領域２１Ａと、金属領域２１Ａが配置されていない領域に配置された絶縁領域２１Ｚとを含む。接着層２１は、例えばダマシンプロセスによって形成することができる。絶縁領域２１Ｚは、例えば絶縁性の酸化物または窒化物、具体的には、酸化シリコン、窒化シリコン、酸窒化シリコン等で形成される。
　図３Ｆに示すように、素子形成層２０２を接着層２１に接合する。素子形成層２０２と接着層２１との接合は、ファンデルワールス結合または水素結合による。その他に、静電気力、共有結合、共晶合金結合等によって素子形成層２０２を接着層２１に接合してもよい。例えば、金属領域２１ＡがＡｕで形成されている場合、素子形成層２０２をＡｕ膜に密着させて加圧することにより、両者を接合してもよい。
　次に、図４Ａに示すように、素子形成層２０２から連結支持体２０４を剥離する。連結支持体２０４を剥離した後、図４Ｂに示すように、接着層２１及び素子形成層２０２の上に層間絶縁膜８６及び再配線層を形成する。再配線層には、エミッタ配線４４Ｅ（図２）の上に配置されたエミッタパッド８２Ｅ、素子形成層２０２に含まれる回路と接着層２１の１つの金属領域とを接続する相互接続配線８２Ｗ等が含まれる。
次に、図４Ｃに示すように、エミッタパッド８２Ｅ、相互接続配線８２Ｗ等を含む再配線層の上に保護膜８７を形成し、保護膜８７に複数の開口８７Ａを形成する。複数の開口８７Ａは、それぞれ、平面視において複数のエミッタパッド８２Ｅに包含される。開口８７Ａ内にエミッタ突起電極８３Ｅを形成する。なお、エミッタ突起電極８３Ｅは、開口８７Ａの周囲の保護膜８７の上まで広がっている。エミッタ突起電極８３Ｅは、支持基板２０から遠ざかる方向に突出している。さらに、エミッタ突起電極８３Ｅの天面にハンダ８４を載せてリフロー処理を行う。
　最後に、図４Ｄに示すように、支持基板２０をダイシングする。これにより、支持基板２０、接着層２１、素子形成層２０２、エミッタパッド８２Ｅ、エミッタ突起電極８３Ｅ、相互接続配線８２Ｗ等を含む個片化された半導体装置２８が得られる。個片化された半導体装置２８に関して、支持基板２０は、平面視において素子形成層２０２より大きい。個片化された半導体装置は、モジュール基板等にフリップチップ実装される。
　次に、図５を参照して第１実施例の優れた効果について説明する。図５は、第１実施例による半導体装置の第１トランジスタ４１の模式図である。サブコレクタ領域４０Ａの一方の面にコレクタ電極４２Ｃが接触し、他方の面に金属領域２１Ａが接触している。第１トランジスタ４１の動作時には、サブコレクタ領域４０Ａの一方の面に接触するコレクタ電極４２Ｃから、サブコレクタ領域４０Ａ、コレクタ層４１Ｃ、ベース層４１Ｂ、エミッタ層４１Ｅを通って、エミッタ電極４２Ｅに電流が流れる。サブコレクタ領域４０Ａが持つ寄生抵抗をＲ１と標記する。
　サブコレクタ領域４０Ａの他方の面に接触する金属領域２１Ａの抵抗成分Ｒ２が、サブコレクタ領域４０Ａの寄生抵抗Ｒ１に対して並列に接続される。このため、コレクタ電極４２Ｃとコレクタ層４１Ｃとの間の寄生抵抗が低減される。この寄生抵抗の低下により、第１トランジスタ４１の動作周波数を高めることができる。このように、接着層２１は、支持基板２０と素子形成層２０２（図４Ａ等）とを接合する機能の他に、第１トランジスタ４１のコレクタ電極４２Ｃとコレクタ層４１Ｃとの間の寄生抵抗を低減させる機能を有する。
　次に、第１実施例による半導体装置の他の優れた効果について説明する。
　第１実施例による半導体装置の製造途中段階（図３Ｂ）で、素子形成層２０２の表面に２層目のエミッタ配線４４Ｅ、コレクタ配線４４Ｃ、及びベース配線４４Ｂ（図１）に接続された電極が露出している。このため、素子形成層２０２を支持基板２０に接合する前に、これらの電極にプローブを接触させて、第１トランジスタ４１の評価試験を行うことができる。
　また、第１実施例による半導体装置（図２）においては、第１トランジスタ４１で発生した熱が、接着層２１を介して支持基板２０に伝導するとともに、エミッタ配線４３Ｅ、４４Ｅ、エミッタ突起電極８３Ｅ等を介して、半導体装置が実装されるモジュール基板に伝導する。このように、第１トランジスタ４１で発生した熱が上下の二方向に伝導するため、第１トランジスタ４１からの放熱性を高めることができる。放熱性を高めるために、支持基板２０の材料として、第１トランジスタ４１のコレクタ層４１Ｃ、ベース層４１Ｂ、及びエミッタ層４１Ｅを構成する半導体材料、及びサブコレクタ領域４０Ａを構成する半導体材料のいずれの熱伝導率より高い熱伝導率を持つ材料を用いることが好ましい。第１実施例では、コレクタ層４１Ｃ、ベース層４１Ｂ、サブコレクタ領域４０Ａの材料であるＧａＡｓ、及びエミッタ層４１Ｅの材料であるＩｎＧａＰ等の熱伝導率よりも、支持基板２０の材料であるＳｉの熱伝導率の方が高い。このため、第１トランジスタ４１からの放熱性を高める十分な効果が得られる。
　［第２実施例］
　次に、図６から図７Ｃまでの図面を参照して第２実施例による半導体装置について説明する。以下、図１から図５までの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
　図６は、第２実施例による半導体装置の断面図である。第１実施例による半導体装置（図１）では、接着層２１が、単層の少なくとも１つの金属領域２１Ａを含んでいる。これに対して第２実施例による半導体装置においては、接着層２１が、支持基板２０側の下側接着層２１Ｌと、下地層４０側の上側接着層２１Ｕとの２層を含む。
　下側接着層２１Ｌは、少なくとも１つの金属領域２１ＬＡを含み、上側接着層２１Ｕは、少なくとも１つの金属領域２１ＵＡを含む。平面視において、下側接着層２１Ｌの金属領域２１ＬＡと、上側接着層２１Ｕの金属領域２１ＵＡとが相互に重なっており、両者が接着されている。金属領域２１ＬＡ、２１ＵＡには、例えばＡｕ、Ａｇ、Ｐｔ、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、またはＴａが用いられる。金属領域２１ＬＡと金属領域２１ＵＡとに、同じ金属を用いてもよいし、異なる金属を用いてもよい。下地層４０のサブコレクタ領域４０Ａが、上側接着層２１Ｕの金属領域２１ＵＡに電気的に接続されている。なお、上側接着層２１Ｕの金属領域２１ＵＡと下側接着層２１Ｌの金属領域２１ＬＡとが接着されている構造は、両者がその全域において隙間なく接触している構造、及び上側接着層２１Ｕの金属領域２１ＵＡの一部の領域と下側接着層２１Ｌの金属領域２１ＬＡの一部の領域との間に隙間が形成され、他の領域で接触している構造を含む。
　次に、図７Ａ、図７Ｂ、図７Ｃを参照して第２実施例による半導体装置の製造方法について説明する。図７Ａ、図７Ｂ、図７Ｃは、第２実施例による半導体装置の製造途中段階における断面図である。図７Ａに示した構成は、第１実施例の図３Ｄに示した製造途中段階の構成と同一である。第１実施例では、素子形成層２０２を接着層２１の金属領域２１Ａ（図３Ｆ）に密着させて支持基板２０に接合する。これに対して第２実施例では、図７Ｂに示すように、素子形成層２０２の表面（図６の下地層４０の下側の面）に、上側接着層２１Ｕを形成する。
　上側接着層２１Ｕは、例えば真空蒸着法、スパッタリング法等を用いて金属膜を堆積させた後、不要な部分をエッチング除去することにより形成することができる。その他に、リフトオフ法を用いてもよい。
　図７Ｃに示すように、支持基板２０に下側接着層２１Ｌを形成する。下側接着層２１Ｌの形成は、第１実施例において図３Ｅを参照して説明した方法と同様の方法で行うことができる。下側接着層２１Ｌの金属領域２１ＬＡに、上側接着層２１Ｕの金属領域２１ＵＡを密着させて両者を接合する。その後の手順は、第１実施例の図４Ａから図４Ｄまでの図面を参照して説明した手順と同一である。
　次に、第２実施例の優れた効果について説明する。
　第２実施例では、図７Ｃに示したように、金属同士を接触させて、支持基板２０に素子形成層２０２を接合する。このため、金属と半導体とを接触させて接合する場合と比べて、接合プロセスが容易である。
　また、図７Ｂに示した上側接着層２１Ｕの形成が、真空チャンバ等の清浄な環境内で行われるため、下地層４０（図６）と上側接着層２１Ｕ（図６）との界面を清浄な状態に維持することができる。その結果、下地層４０のサブコレクタ領域４０Ａと上側接着層２１Ｕの金属領域２１ＵＡとの接触抵抗を低減させることができる。このため、サブコレクタ領域４０Ａの寄生抵抗Ｒ１（図５）に並列に接続される抵抗成分Ｒ２がさらに低下する。これにより、コレクタ層４１Ｃとコレクタ電極４２Ｃとの間の寄生抵抗を低減させる効果を高めることができる。
　［第３実施例］
　次に、図８及び図９を参照して第３実施例による半導体装置について説明する。以下、図１から図５までの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
　図８及び図９は、第３実施例による半導体装置の断面構造を模式的に示す図である。なお、図８及び図９は、半導体装置を特定の平面で切断した断面を示しているわけではなく、積層方向及び面内方向の構造を模式的に示したものである。第１実施例では、下地層４０の上に複数の第１トランジスタ４１が配置されている。これに対して第３実施例では、下地層４０の上に、複数の第１トランジスタ４１の他に、第２トランジスタ６１及びダイオード７１が配置されている。図８には１つの第１トランジスタを表しており、図９には２つの第１トランジスタ４１を表しているが、第１トランジスタ４１は３個以上であってもよい。
　第１実施例では、２つの第１トランジスタ４１の間に１つのコレクタ電極４２Ｃ（図２）が配置され、１つのコレクタ電極４２Ｃが両側の第１トランジスタ４１で共用されている。第３実施例では、図９に示すように、２つの第１トランジスタ４１の間に２つのコレクタ電極４２Ｃが配置されている。すなわち、１つの第１トランジスタ４１のそれぞれに対して２つのコレクタ電極４２Ｃが配置されている。
　接着層２１は、第２実施例（図６）と同様に、下側接着層２１Ｌと上側接着層２１Ｕとの２層構造とされている。下側接着層２１Ｌは、金属領域２１ＬＡの他に、金属領域２１ＬＢ、２１ＬＣを含む。金属領域２１ＬＡ、２１ＬＢ、２１ＬＣは、絶縁領域２１Ｚによって相互に電気的に分離されている。上側接着層２１Ｕは、金属領域２１ＵＡの他に、金属領域２１ＵＢ、２１ＵＣを含む。金属領域２１ＵＡ、２１ＵＢ、２１ＵＣは、空洞を介して面内方向に相互に隔てられている。なお、下側接着層２１Ｌの複数の金属領域２１ＬＡ、２１ＬＢ、２１ＬＣも、空洞を介して相互に隔てられていてもよい。また、上側接着層２１Ｕの複数の金属領域２１ＵＡ、２１ＵＢ、２１ＵＣは、絶縁領域を介して相互に電気的に分離されていてもよい。
　下地層４０は、サブコレクタ領域４０Ａの他に、サブコレクタ領域４０Ｂ及び導電領域４０Ｃを含む。サブコレクタ領域４０Ａ、４０Ｂ、及び導電領域４０Ｃは、素子分離領域４０Ｚによって相互に分離されている。素子分離領域４０Ｚは、例えば、ｎ型ＧａＡｓからなる下地層４０に高抵抗化のためのイオン注入を行うことにより形成される。
　サブコレクタ領域４０Ａ、金属領域２１ＵＡ、２１ＬＡは、平面視において相互に重なっており、相互に電気的に接続されている。同様に、サブコレクタ領域４０Ｂ、金属領域２１ＵＢ、２１ＬＢも、平面視において相互に重なり、相互に電気的に接続されており、導電領域４０Ｃ、金属領域２１ＵＣ、２１ＬＣも、平面視において相互に重なり、相互に電気的に接続されている。ここで、「構成要素Ａ、Ｂ、Ｃが相互に重なる」とは、構成要素Ａの少なくとも一部分と、構成要素Ｂの少なくとも一部分と、構成要素Ｃの少なくとも一部分とが、平面視において重なることを意味する。平面視において、１つの構成要素が他の１つの構成要素に包含される場合、２つの構成要素の外周線が一致する場合も、２つの構成要素は相互に重なっているといえる。
　第２トランジスタ６１は、サブコレクタ領域４０Ｂの上に配置されており、第１トランジスタ４１と同様に、コレクタ層６１Ｃ、ベース層６１Ｂ、及びエミッタ層６１Ｅを含む。サブコレクタ領域４０Ｂの上に配置されたコレクタ電極６２Ｃがサブコレクタ領域４０Ｂを介してコレクタ層６１Ｃに電気的に接続されている。ベース電極６２Ｂがベース層６１Ｂに接続され、エミッタ電極６２Ｅがエミッタ層６１Ｅに接続されている。１層目のコレクタ配線６３Ｃがコレクタ電極６２Ｃに接続され、１層目のエミッタ配線６３Ｅがエミッタ電極６２Ｅに接続されている。第２トランジスタ６１のエミッタ電極６２Ｅは突起電極に接続されていない。
　ダイオード７１は、導電領域４０Ｃの上に配置されており、ｎ型ＧａＡｓからなるカソード層７１Ｃと、ｐ型ＧａＡｓからなるアノード層７１Ａとを含む。第１トランジスタ４１のコレクタ層４１Ｃ、第２トランジスタ６１のコレクタ層６１Ｃ、及びダイオード７１のカソード層７１Ｃは、共通のｎ型ＧａＡｓ層をパターニングして形成される。第１トランジスタ４１のベース層４１Ｂ、第２トランジスタ６１のベース層６１Ｂ、及びダイオード７１のアノード層７１Ａは、共通のｐ型ＧａＡｓ層をパターニングして形成される。第１トランジスタ４１のエミッタ層４１Ｅ及び第２トランジスタ６１のエミッタ層６１Ｅは、共通のｎ型ＩｎＧａＰ層等をパターニングして形成される。
　導電領域４０Ｃの上にカソード電極７２Ｃが配置されており、カソード電極７２Ｃは、導電領域４０Ｃを介してカソード層７１Ｃに電気的に接続されている。カソード電極７２Ｃの上に１層目のカソード配線７３Ｃが配置されている。アノード層７１Ａの上にアノード電極７２Ａが配置されている。アノード電極７２Ａは、アノード層７１Ａに電気的に接続されている。
　第１トランジスタ４１、第２トランジスタ６１、ダイオード７１、１層目のエミッタ配線４３Ｅ、６３Ｅ、コレクタ配線４３Ｃ、６３Ｃ、カソード配線７３Ｃを覆うように、層間絶縁膜８０が配置されている。なお、エミッタ電極４２Ｅと１層目のエミッタ配線４３Ｅとの間等にも層間絶縁膜が配置されているが、この層間絶縁膜は記載を省略している。層間絶縁膜８０の上に、２層目のエミッタ配線４４Ｅが配置されている。２層目のエミッタ配線４４Ｅは、層間絶縁膜８０に設けられた開口を通って１層目のエミッタ配線４３Ｅに接続されている。下地層４０から２層目のエミッタ配線４４Ｅまでの素子構造が、素子形成層２０２（図７Ａ）に相当する。
　２層目のエミッタ配線４４Ｅ及び層間絶縁膜８０の上に、層間絶縁膜８６が配置されており、層間絶縁膜８６に２層目のエミッタ配線４４Ｅを露出させる開口が設けられている。層間絶縁膜８６は、図４Ｂに示したように、平面視において素子形成層２０２の外側の支持基板２０の上まで広がっている。
　層間絶縁膜８６に設けられた開口内の２層目のエミッタ配線４４Ｅの上、及び開口の周囲の層間絶縁膜８６の上に、エミッタパッド８２Ｅが配置されている。エミッタパッド８２Ｅ及び層間絶縁膜８６の上に保護膜８７が配置されており、保護膜８７にエミッタパッド８２Ｅを露出させる開口が設けられている。
　保護膜８７の開口内のエミッタパッド８２Ｅの上、及び開口の周囲の保護膜８７の上に、エミッタ突起電極８３Ｅが配置されている。エミッタ突起電極８３Ｅの上に、ハンダ８４が載せられている。
　次に、第３実施例の優れた効果について説明する。
　第３実施例では、下側接着層２１Ｌの複数の金属領域２１ＬＡ、２１ＬＢ、２１ＬＣが電気的に相互に分離され、上側接着層２１Ｕの複数の金属領域２１ＵＡ、２１ＵＢ、２１ＵＣも、電気的に相互に分離されている。このため、接着層２１のこれらの金属領域２１ＵＡ、２１ＵＢ、２１ＵＣ、２１ＬＡ、２１ＬＢ、２１ＬＣを、下地層４０の上に配置された素子ごとに、寄生抵抗を低減させるための低抵抗層として利用することができる。例えば、第１トランジスタ４１のみならず、第２トランジスタ６１のコレクタ層６１Ｃとコレクタ電極６２Ｃとの間の寄生抵抗を低減させることができる。さらに、ダイオード７１のカソード層７１Ｃとカソード電極７２Ｃとの間の寄生抵抗を低減させることができる。
　［第４実施例］
　次に、図１０を参照して第４実施例による半導体装置について説明する。以下、図１から図５までの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
　図１０は、第４実施例による半導体装置の断面構造を模式的に示す図である。第４実施例では、第１トランジスタ４１の他にキャパシタ１００、抵抗素子１１０、及びインダクタ１２０が配置されている。キャパシタ１００、抵抗素子１１０、及びインダクタ１２０は、下地層４０の素子分離領域４０Ｚの上に配置されている。
　キャパシタ１００は、下部電極１００Ｌと、その上に層間絶縁膜を介して配置された上部電極１００Ｕとを有する。抵抗素子１１０は、高抵抗部分１１０Ｒと、その両端に接続された端部接続配線１１０Ｗとを有する。インダクタ１２０は、下部層１２０Ｌと上部層１２０Ｕとの２層構造を有するスパイラル状の配線を含む。キャパシタ１００の下部電極１００Ｌ、抵抗素子１１０の端部接続配線１１０Ｗ、及びインダクタ１２０の下部層１２０Ｌは、例えば、コレクタ電極４２Ｃと同一の金属膜をパターニングして形成される。キャパシタ１００の上部電極１００Ｕ、インダクタ１２０の上部層１２０Ｕは、１層目のコレクタ配線４３Ｃ等と同一の金属膜をパターニングして形成される。
　下側接着層２１Ｌは、金属領域２１ＬＡの他に、複数の金属領域２１ＬＤ、及び絶縁領域２１ＬＺを含む。絶縁領域２１ＬＺは、例えば、第１実施例の図３Ｅに示した工程で形成される絶縁領域２１Ｚと同様のダマシン法により形成される。なお、絶縁領域２１ＬＺは、Ｓｉからなる支持基板２０の表面に形成される自然酸化膜であってもよい。
　上側接着層２１Ｕは、金属領域２１ＵＡの他に、複数の金属領域２１ＵＤ、及び絶縁領域２１ＵＺを含む。平面視において、下側接着層２１Ｌの金属領域２１ＬＡと、上側接着層２１Ｕの金属領域２１ＵＤとは、相互に重なっており、両者は密着している。キャパシタ１００、抵抗素子１１０、及びインダクタ１２０は、平面視において絶縁領域２１ＬＺ及び絶縁領域２１ＵＺに包含されている。
　一例として、複数の第１トランジスタ４１は高周波増幅回路を構成する。キャパシタ１００は高周波信号から直流成分を除去するＤＣカットキャパシタであり、抵抗素子１１０はベースバラスト抵抗素子である。また、キャパシタ１００及びインダクタ１２０は、インピーダンス整合回路を構成する場合もある。
　次に、第４実施例の優れた効果について説明する。
　第４実施例では、下地層４０の上に、複数の第１トランジスタ４１の他に種々の受動素子を配置することにより、受動素子を外部に配置する構成と比べて電子回路の小型化を図ることができる。複数の受動素子のそれぞれが、平面視において絶縁領域２１ＵＺ、２１ＬＺに包含されており、金属領域２１ＵＤ、２１ＬＤと重なっていないため、受動素子と金属領域２１ＵＤ、２１ＬＤとの間の寄生容量が低減される。このため、第１トランジスタ４１と受動素子との間の高周波的な結合による動作の不安定性を回避することができる。
　［第５実施例］
　次に、図１１を参照して第５実施例による半導体装置について説明する。以下、図１０を参照して説明した第４実施例による半導体装置と共通の構成については説明を省略する。図１１は、第５実施例による半導体装置の断面構造を模式的に示す図である。
　第４実施例（図１０）では、下側接着層２１Ｌの金属領域２１ＬＡ、２１ＬＤが、絶縁領域２１ＬＺによって相互に電気的に分離されており、上側接着層２１Ｕの金属領域２１ＵＡ、２１ＵＤが、絶縁領域２１ＵＺによって相互に電気的に分離されている。これに対して第５実施例では、下側接着層２１Ｌの金属領域２１ＬＡ、２１ＬＤの間は空洞にされており、上側接着層２１Ｕの金属領域２１ＵＡ、２１ＵＤの間も空洞にされている。例えば、第１実施例の図３Ｅに示した工程で、支持基板２０の上に金属膜を形成してパターニングすることにより、空洞で分離された金属領域２１ＬＡ、２１ＬＤが形成される。キャパシタ１００、抵抗素子１１０、及びインダクタ１２０は、平面視において下側接着層２１Ｌ及び上側接着層２１Ｕの空洞の部分に包含されている。
　次に、第５実施例の優れた効果について説明する。
　第５実施例においても第４実施例（図１０）と同様に、電子回路の小型化を図るとともに、第１トランジスタ４１と受動素子との間の高周波的な結合による動作の不安定性を回避することができる。
　［第６実施例］
　次に、図１２及び図１３を参照して第６実施例による半導体装置について説明する。以下、図８及び図９を参照して説明した第３実施例による半導体装置と共通の構成については説明を省略する。
　図１２は、第６実施例による半導体装置の等価回路図である。第１トランジスタ４１によってパワー段増幅回路が構成される。電源電圧Ｖｃｃが、チョークコイルＬｃを通して第１トランジスタ４１のコレクタに印加され、第１トランジスタ４１のエミッタが接地されている。
　第１トランジスタ４１のベースバイアス回路に第２トランジスタ６１が含まれる。第２トランジスタ６１のエミッタが、ベースバラスト抵抗Ｒｂを介して第１トランジスタ４１のベースに接続されている。バッテリ電圧Ｖｂａｔｔが、第２トランジスタ６１のコレクタに印加され、バイアス制御信号Ｖｂｉａｓが第２トランジスタ６１のベースに供給される。第２トランジスタ６１及びベースバラスト抵抗Ｒｂを介して第１トランジスタ４１のベースにベースバイアスが供給される。高周波信号ＲＦｉｎが、入力キャパシタＣｉｎを通って第１トランジスタ４１のベースに入力される。第１トランジスタ４１のコレクタから出力信号ＲＦｏｕｔが出力される。
　第１トランジスタ４１のコレクタが、直列接続された複数のダイオード７１を介して接地されている。複数のダイオード７１は、第１トランジスタ４１のコレクタからグランド電位に向かって順方向になる極性で接続されており、クランプダイオードとして機能する。
　図１３は、第６実施例による半導体装置の断面構造を模式的に示す図である。第３実施例（図８、図９）では、支持基板２０のシリコン表面に下側接着層２１Ｌが直接接触している。これに対して第６実施例では、支持基板２０が表層部に多層配線層２０Ａを有しており、下側接着層２１Ｌが多層配線層２０Ａの表面に接触している。
　下地層４０が導電領域４０Ｅを含み、上側接着層２１Ｕが金属領域２１ＵＥを含み、下側接着層２１Ｌが金属領域２１ＬＥを含んでいる。導電領域４０Ｅの上に、接続用電極７２Ｂが配置されている。平面視において導電領域４０Ｅ、及び金属領域２１ＵＥ、２１ＬＥが相互に重なっており、これらが電気的に接続されている。ダイオード７１のアノード電極７２Ａが、１層目のアノード配線７３Ａを介して接続用電極７２Ｂに接続されている。
　多層配線層２０Ａに含まれる配線２０Ｗが、金属領域２１ＬＡと金属領域２１ＬＥとを接続している。すなわち、第１トランジスタ４１のコレクタ層４１Ｃが、多層配線層２０Ａ内の配線２０Ｗを介してダイオード７１のアノード層７１Ａに電気的に接続されている。第１トランジスタ４１のコレクタ層４１Ｃに電気的に接続されたコレクタ電極４２Ｃ、コレクタ配線４３Ｃは、第１実施例の図３Ｂに示した段階で、評価試験を行うためにプローブを接触する電極として利用される。
　次に、第６実施例の優れた効果について説明する。
　第６実施例では、支持基板２０の多層配線層２０Ａ内の配線２０Ｗが、第１トランジスタ４１とダイオード７１とを接続している。このため、下地層４０の上の配線の配置の自由度を高めることができる。さらに、サブコレクタ領域４０Ａに接続されたコレクタ配線４３Ｃ及びその上のコレクタ配線４４Ｃ（図１）を評価試験用の電極として利用することにより、下地層４０が支持基板２０に接合されていない状態（図３Ｂ）で評価試験を行うことができる。下側接着層２１Ｌの金属領域２１ＬＡ及び上側接着層２１Ｕの金属領域２１ＵＡは、面内方向に電流を流すことにより、コレクタ電極４２Ｃとコレクタ層４１Ｃとの間の寄生抵抗を低減させる機能、及び厚さ方向に電流を流すことにより、コレクタ層４１Ｃと支持基板２０内の配線２０Ｗとを接続する機能を有する。
　上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
２０　支持基板
２０Ａ　多層配線層
２０Ｗ　配線
２１　接着層
２１Ａ　金属領域
２１Ｌ　下側接着層
２１ＬＡ、２１ＬＢ、２１ＬＣ、２１ＬＤ、２１ＬＥ　金属領域
２１ＬＺ　絶縁領域
２１Ｕ　上側接着層
２１ＵＡ、２１ＵＢ、２１ＵＣ、２１ＵＤ、２１ＵＥ　金属領域
２１ＵＺ　絶縁領域
２１Ｚ　絶縁領域
２８　半導体装置
４０　下地層
４０Ａ、４０Ｂ　サブコレクタ領域
４０Ｃ、４０Ｅ　導電領域
４０Ｚ　素子分離領域
４１　第１トランジスタ
４１Ｂ　ベース層
４１Ｃ　コレクタ層
４１Ｅ　エミッタ層
４２Ｂ　ベース電極
４２Ｃ　コレクタ電極
４２Ｅ　エミッタ電極
４３Ｂ　１層目のベース配線
４３Ｃ　１層目のコレクタ配線
４３Ｅ　１層目のエミッタ配線
４４Ｃ　２層目のコレクタ配線
４４Ｅ　２層目のエミッタ配線
６１　第２トランジスタ
６１Ｂ　ベース層
６１Ｃ　コレクタ層
６１Ｅ　エミッタ層
６２Ｂ　ベース電極
６２Ｃ　コレクタ電極
６２Ｅ　エミッタ電極
６３Ｃ　１層目のコレクタ配線
６３Ｅ　１層目のエミッタ配線
７１　ダイオード
７１Ａ　アノード層
７１Ｃ　カソード層
７２Ａ　アノード電極
７２Ｂ　接続用電極
７２Ｃ　カソード電極
７３Ａ　アノード配線
７３Ｃ　カソード配線
８０　相関絶縁膜
８２Ｅ　エミッタパッド
８２Ｗ　相互接続配線
８３Ｅ　エミッタ突起電極
８４　ハンダ
８６　層間絶縁膜
８７　保護膜
８７Ａ　開口
１００　キャパシタ
１００Ｌ　下部電極
１００Ｕ　上部電極
１１０　抵抗素子
１１０Ｒ　高抵抗部分
１１０Ｗ　端部接続配線
１２０　インダクタ
１２０Ｌ　下部層
１２０Ｕ　上部層
２００　母基板
２０１　剥離層
２０２　素子形成層
２０４　連結支持体
 

Claims (8)

  1. 　支持基板と、
    　前記支持基板の上面の少なくとも一部の領域に配置された第１金属領域を含む接着層と、
    　前記接着層の上に配置され、前記第１金属領域に電気的に接続された導電性を有する半導体材料からなるサブコレクタ領域を含む下地層と、
    　前記サブコレクタ領域の上に配置され、前記サブコレクタ領域に電気的に接続されたコレクタ層、前記コレクタ層の上に配置されたベース層、及び前記ベース層の上に配置されたエミッタ層を含む第１トランジスタと、
    　前記サブコレクタ領域の上に、平面視において前記第１トランジスタの外側であって、かつ前記第１金属領域と重なる位置に配置され、前記サブコレクタ領域に電気的に接続されたコレクタ電極と
    を備えた半導体装置。
  2. 　前記第１金属領域は、Ａｕ、Ａｇ、Ｐｔ、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、及びＴａからなる群より選択された少なくとも１つの金属を含む請求項１に記載の半導体装置。
  3. 　前記第１金属領域は、前記支持基板の側の第１下側金属領域と、前記下地層の側の第１上側金属領域とを含み、前記第１下側金属領域と前記第１上側金属領域とが接着されている請求項１または２に記載の半導体装置。
  4. 　前記支持基板は、前記第１トランジスタの前記コレクタ層、前記ベース層、及び前記エミッタ層を形成する半導体材料、及び前記サブコレクタ領域を形成する半導体材料のいずれの熱伝導率より高い熱伝導率を有する半導体材料を含む請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 　前記接着層は、前記第１金属領域から電気的に分離された少なくとも１つの第２金属領域をさらに含む請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 　　前記下地層は、平面視において前記サブコレクタ領域の外側に絶縁性の素子分離領域をさらに含み、
    　前記素子分離領域の上に配置され、平面視において前記第１金属領域及び前記第２金属領域と重ならない位置に配置された受動素子をさらに備えた請求項５に記載の半導体装置。
  7. 　平面視において前記第１金属領域及び前記第２金属領域の間に配置された酸化物または窒化物からなる絶縁領域をさらに備えた請求項５または６に記載の半導体装置。
  8. 　平面視において前記第１金属領域及び前記第２金属領域の間は空洞である請求項５または６に記載の半導体装置。
     
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