JP2021158641A - 電力増幅素子 - Google Patents

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Abstract

【課題】トランジスタの一部の領域への電流の集中を抑制し、ＳＯＡを拡大することが可能な電力増幅素子を提供する。【解決手段】基板の上に、複数のバイポーラトランジスタが第１方向に並んで配置されている。複数のバイポーラトランジスタの各ベース電極に対応して、複数の第１容量素子が設けられている。第１容量素子を通してバイポーラトランジスタに高周波信号が供給される。複数のバイポーラトランジスタの各ベース電極に対応して抵抗素子が設けられている。抵抗素子を介して、バイポーラトランジスタにベースバイアスが供給される。複数の第１容量素子は、第１方向と直交する第２方向に関して、複数のバイポーラトランジスタから見て同じ側に配置されている。複数の第１容量素子のうち少なくとも１つの第１容量素子は、他の１つの第１容量素子と、複数のバイポーラトランジスタから第２方向を見て部分的に重なる位置に配置されている。【選択図】図１

Description

本発明は、電力増幅素子に関する。
携帯端末、移動体端末等の高周波信号用の電力増幅回路にヘテロ接合バイポーラトランジスタ（ＨＢＴ）が用いられている（特許文献１）。特許文献１に開示された電力増幅回路は、互いに並列に接続された複数のトランジスタ対を含む。複数のトランジスタ対の各々は、互いに並列に接続された２つのトランジスタで構成される。複数のトランジスタ対の各々に対応してコンデンサとバラスト抵抗とが設けられている。高周波信号が、コンデンサを介してトランジスタ対の２つのトランジスタのベースに入力される。バラスト抵抗を介して、トランジスタ対の２つのトランジスタのベースにバイアス電流が供給される。トランジスタ対ごとにコンデンサとバラスト抵抗が配置されているため、トランジスタごとに配置する場合と比べて、電力増幅回路の占有面積を小さくすることができる。
また、ＨＢＴの各々のエミッタ端子は、平面視において長方形状であり、ベース端子は、エミッタ端子を幅方向に挟むように配置された２本のベース電極主部を有する。
特開２００５−１６７６０５号公報
第５世代移動通信システム（５Ｇ）の要求仕様を満たすために、ＨＢＴ等のバイポーラトランジスタの高電圧動作が必要である。一定の破壊限界を越える高い動作電圧では、電力増幅回路の負荷変動試験でＨＢＴが損傷する場合がある。例えば、特許文献１に記載された電力増幅回路では、トランジスタ対を構成する２つのトランジスタの製造ばらつきにより、トランジスタ間で電流にばらつきが発生する。相対的に大きな電流が流れるトランジスタに、ますます電流が集中することにより、動作が不安定になる。
また、１つのＨＢＴ内においても、エミッタ端子と、その両側の２本のベース電極のベース電極主部との相対的な位置関係の非対称性によって、一方のベース電極主部の側に相対的に大きな電流が流れる場合がある。ＨＢＴ内で相対的に大きな電流が流れる領域に、ますます電流が集中することにより、動作が不安定になる。このような動作の不安定性のために、安全動作領域（ＳＯＡ）が狭くなってしまう。これにより、負荷変動耐圧が低下するという弊害が生じる。
さらに、電力増幅回路を実現する素子の小型化が望まれている。
本発明の目的は、トランジスタの一部の領域への電流の集中を抑制し、ＳＯＡを拡大することが可能な電力増幅素子を提供することである。
本発明の一観点によると、
基板の上に、第１方向に並んで配置され、各々がコレクタ層、ベース層、エミッタ層、及び前記ベース層に電気的に接続された少なくとも１つのベース電極を含む複数のバイポーラトランジスタと、
前記複数のバイポーラトランジスタの各ベース電極に対応して設けられ、一方の電極が、対応するベース電極に接続され、他方の電極に高周波信号が供給される複数の第１容量素子と、
前記複数のバイポーラトランジスタの各ベース電極に対応して設けられ、一端が、対応するベース電極に接続され、他端からベースバイアスが供給される複数の抵抗素子と
を有し、
前記複数の第１容量素子は、前記第１方向と直交する第２方向に関して、前記複数のバイポーラトランジスタから見て同じ側に配置されており、
前記複数の第１容量素子のうち少なくとも１つの第１容量素子は、他の１つの第１容量素子と、前記複数のバイポーラトランジスタから前記第２方向を見て部分的に重なる位置に配置されている電力増幅素子が提供される。
第１容量素子及び抵抗素子が各ベース電極に対応して配置されているため、特定のベース電極へのバイアス電流と高周波電流の集中を抑制することができる。これにより、動作が安定化し、ＳＯＡを拡大することができる。さらに、第１容量素子のうち少なくとも１つの第１容量素子が、他の１つの第１容量素子と、複数のバイポーラトランジスタから第２方向を見て部分的に重なる位置に配置されているため、第１方向に１列に並べて配置する構成と比べて小型化を図ることが可能になる。
図１は、第１実施例による電力増幅素子を構成する複数のバイポーラトランジスタのうち２つのバイポーラトランジスタ、この２つのバイポーラトランジスタに接続される容量素子及び抵抗素子の平面視における位置関係を示す図である。 図２は、図１の一点鎖線２−２における断面図である。 図３は、図１の一点鎖線３−３における断面図である。 図４は、第１実施例におる電力増幅素子の各構成要素の平面視における位置関係を示す図である。 図５は、第１実施例による電力増幅素子の一部の等価回路図である。 図６Ａ及び図６Ｂは、それぞれ第１実施例及び比較例による電力増幅素子の２つの第１容量素子の平面図である。 図７は、第１実施例の本変形例による電力増幅素子の第１容量素子の断面図である。 図８は、第２実施例による電力増幅素子を構成する複数のバイポーラトランジスタのうち２つのバイポーラトランジスタ、この２つのバイポーラトランジスタに接続される容量素子及び抵抗素子の平面視における位置関係を示す図である。 図９は、第３実施例による電力増幅素子を構成する複数のバイポーラトランジスタのうち１つのバイポーラトランジスタ、このバイポーラトランジスタに接続される容量素子及び抵抗素子の平面視における位置関係を示す図である。 図１０は、第４実施例による電力増幅素子を構成する複数のバイポーラトランジスタのうち１つのバイポーラトランジスタ、このバイポーラトランジスタに接続される容量素子及び抵抗素子の平面視における位置関係を示す図である。 図１１は、第５実施例による電力増幅素子を構成する複数のバイポーラトランジスタのうち２つのバイポーラトランジスタ、この２つのバイポーラトランジスタに接続される容量素子及び抵抗素子の平面視における位置関係を示す図である。 図１２は、第５実施例による電力増幅素子の一部分の等価回路図である。
［第１実施例］
図１から図６Ｂまでの図面を参照して、第１実施例による電力増幅素子について説明する。
図１は、第１実施例による電力増幅素子を構成する複数のバイポーラトランジスタのうち２つのバイポーラトランジスタ、この２つのバイポーラトランジスタに接続される容量素子及び抵抗素子の平面視における位置関係を示す図である。図２は、図１の一点鎖線２−２における断面図であり、図３は、図１の一点鎖線３−３における断面図である。
図１において、コレクタ電極４０Ｃ、エミッタ電極４０Ｅ、及びベース電極４０Ｂに、相対的に濃い右上がりのハッチングを付し、１層目のコレクタ配線４１Ｃ、エミッタ配線４１Ｅ、ベース配線４１Ｂ、ベースバイアス入力配線４２に、相対的に淡い右下がりのハッチングを付し、抵抗素子５５に、相対的に淡い右上がりのハッチングを付している。
基板２０（図２、図３）の面内の一部に、ｎ型導電性を有する複数のサブコレクタ層２１（図１、図２）が配置されている。サブコレクタ層２１の平面視における形状は、例えば長方形である。サブコレクタ層２１は、例えば基板２０の上にエピタキシャル成長された半導体層で形成される。エピタキシャル成長層のうちサブコレクタ層２１以外の領域は絶縁化されることにより、素子分離領域２２（図２、図３）とされている。
平面視においてサブコレクタ層２１の各々の内部にバイポーラトランジスタ３０が配置されている。バイポーラトランジスタ３０は、例えばヘテロ接合バイポーラトランジスタ（ＨＢＴ）である。バイポーラトランジスタ３０（図２）は、サブコレクタ層２１の上に順番に積層されたコレクタ層３１、ベース層３２、エミッタ層３３、及びエミッタメサ層３４を含む。平面視において、ベース層３２及びエミッタ層３３の外周線は、コレクタ層３１の外周線に一致している。コレクタ層３１、ベース層３２、及びエミッタ層３３からなる３層構造をベースメサ層３６という。ベースメサ層３６は、平面視において一方向（図１において左右方向）に長い形状を有する。
エミッタメサ層３４は、平面視において、エミッタ層３３の内側に配置されている。エミッタメサ層３４は、ベースメサ層３６の長手方向と同一の方向に長い形状を有する。エミッタ層３３のうちエミッタメサ層３４と重なる領域が、実際にバイポーラトランジスタ３０のエミッタ領域３３ｅ（図２）として動作する。すなわち、エミッタ領域３３ｅを、厚さ方向にエミッタ電流が流れる。エミッタ領域３３ｅは、真性エミッタ層と呼ばれる場合がある。なお、エミッタ層３３のうちエミッタ領域３３ｅ以外の領域は実質的に空乏化しており、レッジ層と呼ばれる場合がある。
複数のバイポーラトランジスタ３０は、エミッタメサ層３４の長手方向と直交する方向に並んで配置されている。本明細書において、複数のバイポーラトランジスタ３０が配列する方向を第１方向Ｄ１といい、エミッタメサ層３４の長手方向を第２方向Ｄ２ということとする。
コレクタ電極４０Ｃとコレクタ層３１とが、サブコレクタ層２１の上に、第１方向Ｄ１に間隔を隔てて配置されている。コレクタ電極４０Ｃは、サブコレクタ層２１を介してコレクタ層３１に電気的に接続されている。
平面視においてエミッタメサ層３４を包含するように、エミッタメサ層３４の上にエミッタ電極４０Ｅが配置されている。エミッタ電極４０Ｅは、エミッタメサ層３４の縁よりもやや外側まで張り出している。エミッタメサ層３４のパターニング工程において、エミッタ電極４０Ｅをエッチングマスクとして用いた自己整合プロセスが適用される。エミッタ電極４０Ｅは、エミッタメサ層３４を介してエミッタ層３３に電気的に接続されている。
ベース電極４０Ｂが、エミッタ層３３の上に配置されている。ベース電極４０Ｂは、エミッタ層３３を貫通してベース層３２まで達する合金化領域３５を介してベース層３２に電気的に接続されている。ベース電極４０Ｂは、１本のベース電極主部４０ＢＦと１つのベース電極パッド部４０ＢＰとを含む。ベース電極主部４０ＢＦは、平面視において第２方向Ｄ２に長い形状を有し、エミッタメサ層３４に対して第１方向Ｄ１に間隔を隔てて配置されている。また、コレクタ電極４０Ｃ、ベース電極主部４０ＢＦ、及びエミッタ電極４０Ｅが、第１方向Ｄ１にこの順番に並んで配置されている。ベース電極パッド部４０ＢＰは、ベース電極主部４０ＢＦの一方の端部において、ベース電極主部４０ＢＦに連続している。
バイポーラトランジスタ３０、エミッタ電極４０Ｅ、ベース電極４０Ｂ、及びコレクタ電極４０Ｃを覆うように、基板の全域に絶縁膜８０（図２）が形成されている。この絶縁膜８０の上に、１層目のエミッタ配線４１Ｅ、コレクタ配線４１Ｃ、ベース配線４１Ｂ、及びベースバイアス入力配線４２が配置されている。
１層目のエミッタ配線４１Ｅが、平面視においてエミッタ電極４０Ｅと部分的に重なるように配置されている。エミッタ配線４１Ｅは、絶縁膜８０（図２）に設けられたコンタクトホールを通ってエミッタ電極４０Ｅに接続されている。
１層目のコレクタ配線４１Ｃが、平面視においてコレクタ電極４０Ｃと部分的に重なるように配置されている。コレクタ配線４１Ｃは、絶縁膜８０（図２）に設けられたコンタクトホールを通ってコレクタ電極４０Ｃに接続されている。また、コレクタ配線４１Ｃは、平面視においてコレクタ電極４０Ｃと重なる領域から第２方向Ｄ２の片側（図１において右側）に向かって、サブコレクタ層２１の外側まで延びている。
１層目のベース配線４１Ｂが、平面視においてベース電極４０Ｂのベース電極パッド部４０ＢＰと部分的に重なるように配置されている。ベース配線４１Ｂは、絶縁膜８０（図２）に設けられたコンタクトホールを通ってベース電極４０Ｂに接続されている。平面視において、ベース配線４１Ｂは、ベース電極パッド部４０ＢＰと重なる領域から、第２方向Ｄ２の片側（図１において左側）に向かって、サブコレクタ層２１の外側まで延びている。コレクタ配線４１Ｃとベース配線４１Ｂとは、バイポーラトランジスタ３０から見て相互に反対側に向かって延びている。
第１方向Ｄ１に延びる高周波信号入力配線６１が、複数のベース配線４１Ｂと交差する。高周波信号入力配線６１は、１層目のベース配線４１Ｂより上の２層目の配線層に配置されており、両者の間に２層の絶縁膜８１、８２（図３）が配置されている。絶縁膜８１と絶縁膜８２とは、相互に異なる絶縁材料で形成されている。
ベース配線４１Ｂの一部分は、他の部分より第１方向Ｄ１の寸法が大きくされている。第１方向Ｄ１の寸法が相対的に大きい部分を、拡幅部４１Ｂａということとする。平面視において、拡幅部４１Ｂａと高周波信号入力配線６１とが重なる領域に、絶縁膜８２に設けられた開口８２Ａが配置されている。平面視において、開口８２Ａは拡幅部４１Ｂａに包含される。開口８２Ａの内側では、高周波信号入力配線６１とベース配線４１Ｂとの間に絶縁膜８１のみが介在する。平面視において開口８２Ａの内部に、ベース配線４１Ｂと高周波信号入力配線６１とをそれぞれ下部電極及び上部電極とする第１容量素子５１が形成される。
第１容量素子５１は、ベース配線４１Ｂを介してベース電極４０Ｂに接続される。高周波信号入力配線６１に、前段の増幅回路または入力端子から高周波信号が供給される。高周波信号入力配線６１に供給された高周波信号は、第１容量素子５１及びベース配線４１Ｂを介してベース電極４０Ｂに入力される。図１に示した一方の第１容量素子５１は、第１方向Ｄ１を見て他方の第１容量素子５１と異なる位置に配置されており、複数のバイポーラトランジスタから第２方向Ｄ２を見て、他方の第１容量素子５１と部分的に重なる位置に配置されている。ここで、「Ｘ方向を見て２つの対象物が異なる位置に配置されている」とは、「Ｘ方向に対して直交する仮想的な直線上に２つの対象物を垂直投影した２つの線像が重なっていない」ことを意味する。また、「Ｘ方向を見て２つの対象物が重なる位置に配置されている」とは、「Ｘ方向に対して直交する仮想的な直線上に２つの対象物を垂直投影した２つの線像が重なっている」ことを意味する。
ベース配線４１Ｂの各々の先端は、バイポーラトランジスタ３０から見て高周波信号入力配線６１よりも遠い位置まで達している。複数のベース配線４１Ｂは、それぞれ抵抗素子５５を介してベースバイアス入力配線４２に接続されている。ベースバイアス入力配線４２からベース配線４１Ｂを介してベース電極４０Ｂにベースバイアス電流が供給される。
次に、バイポーラトランジスタ３０の各構成要素の材料の一例について説明する。基板２０として例えば半絶縁性のＧａＡｓ基板が用いられる。サブコレクタ層２１は、例えば基板２０の上にエピタキシャル成長された厚さ４００ｎｍ以上１０００ｎｍ以下のｎ型ＧａＡｓ層で形成される。ｎ型ＧａＡｓ層には、ｎ型ドーパントとしてシリコン（Ｓｉ）がドープされており、その濃度は２×１０１８ｃｍ―３以上４×１０１８ｃｍ―３以下である。なお、ｎ型ドーパントとしてＳｉに代えてテルル（Ｔｅ）を用いてもよい。素子分離領域２２は、例えばボロン（Ｂ）、酸素（Ｏ）、またはヘリウム（Ｈｅ）等を注入することによって絶縁化されている。
コレクタ層３１は、例えばＳｉがドープされたｎ型ＧａＡｓで形成されており、その厚さは５００ｎｍ以上２０００ｎｍ以下である。Ｓｉのドーピング濃度は、厚さ方向に変化している。
ベース層３２は、例えばカーボン（Ｃ）がドープされたｐ型のＧａＡｓ、ＩｎＧａＡｓ、またはＧａＡｓＳｂ等で形成されており、その厚さは５０ｎｍ以上１５０ｎｍ以下である。Ｃのドーピング濃度は、１×１０１９ｃｍ−３以上５×１０１９ｃｍ−３以下である。ベース層３２のシート抵抗は、１３０Ω／□以上３００Ω／□以下である。
エミッタ層３３は、例えばＳｉがドープされたｎ型ＩｎＧａＰで形成されており、その厚さは２０ｎｍ以上５０ｎｍ以下である。Ｓｉのドーピング濃度は、２×１０１７ｃｍ−３以上５×１０１７ｃｍ−３以下である。
エミッタメサ層３４は、キャップ層と、その上のコンタクト層との２層を含む。キャップ層は、Ｓｉがドープされたｎ型ＧａＡｓで形成されており、その厚さは５０ｎｍ以上２００ｎｍ以下である。Ｓｉのドーピング濃度は、２×１０１８ｃｍ−３以上４×１０１８ｃｍ−３以下である。コンタクト層は、Ｓｉがドープされたｎ型ＩｎＧａＡｓで形成されており、その厚さは１００ｎｍ以上２００ｎｍ以下である。Ｓｉのドーピング濃度は、１×１０１９ｃｍ−３以上３×１０１９ｃｍ−３以下である。
図４は、第１実施例におる電力増幅素子の各構成要素の平面視における位置関係を示す図である。複数のバイポーラトランジスタ３０が第１方向Ｄ１に並んで配置されている。第２方向Ｄ２に関して複数のバイポーラトランジスタ３０の片側（図４において右側）にコレクタ共通配線４３が配置されており、反対側に複数の第１容量素子５１が配置されている。複数の第１容量素子５１と重なる位置に、高周波信号入力配線６１が配置されている。複数のバイポーラトランジスタ３０からそれぞれ第２方向Ｄ２の片側に引き出された複数のコレクタ配線４１Ｃがコレクタ共通配線４３に連続している。
複数のバイポーラトランジスタ３０から見て、複数の第１容量素子５１より遠い位置に、複数の抵抗素子５５が配置されている。さらに、複数のバイポーラトランジスタ３０から見て、複数の抵抗素子５５より遠い位置に、複数のバイポーラトランジスタ３０に対して共通のベースバイアス入力配線４２が配置されている。高周波信号入力配線６１及びベースバイアス入力配線４２は、第１方向Ｄ１に延びている。
平面視においてコレクタ共通配線４３と重なるように出力配線６３が配置されている。平面視において複数の１層目のエミッタ配線４１Ｅを包含するように、グランド配線６２が配置されている。出力配線６３及びグランド配線６２は、高周波信号入力配線６１と同じ２層目の配線層に配置される。出力配線６３及びグランド配線６２の下には、絶縁膜８１、８２（図３）の２層が配置されている。
グランド配線６２は、絶縁膜８１、８２に設けられた複数の開口を通って複数のエミッタ配線４１Ｅに接続されている。すなわち、複数のエミッタ配線４１Ｅは、共通のグランド配線６２に接続されている。出力配線６３は、絶縁膜８１、８２に設けられた開口を通ってコレクタ共通配線４３に接続されている。
平面視において、グランド配線６２に包含されるように、グランドバンプ６８が配置されている。さらに、出力配線６３に包含されるように、出力バンプ６９が配置されている。グランドバンプ６８及び出力バンプ６９として、例えばＣｕピラーバンプが用いられる。グランドバンプ６８及び出力バンプ６９は、それぞれモジュール基板等の端子に接続される。これにより、バイポーラトランジスタ３０のエミッタが接地される。バイポーラトランジスタ３０で増幅された高周波信号が、出力バンプ６９を介してモジュール基板等に出力される。
複数のバイポーラトランジスタ３０のうち１つのバイポーラトランジスタ３０に着目したとき、着目するバイポーラトランジスタ３０に接続された第１容量素子５１と、隣のバイポーラトランジスタ３０に接続された第１容量素子５１とは、第１方向Ｄ１を見て異なる位置に配置されている。複数のバイポーラトランジスタから第２方向Ｄ２を見て、２つの第１容量素子５１が部分的に重なるように配置されている。
図５は、第１実施例による電力増幅素子の一部の等価回路図である。複数のバイポーラトランジスタ３０のエミッタがグランド配線６２に接続（接地）され、コレクタが出力配線６３に接続されている。複数のバイポーラトランジスタ３０のベースは、第１容量素子５１を介して高周波信号入力配線６１に接続されるとともに、抵抗素子５５を介してベースバイアス入力配線４２に接続されている。
次に、第１実施例の優れた効果について説明する。
１つのバイポーラトランジスタ３０（図４）のベース電流（ベースバイアス電流と高周波電流との両方）が、他のバイポーラトランジスタ３０のベース電流よりもわずかに大きくなる状況（電流の均一性の崩れ）が発生した場合の動作について説明する。バイポーラトランジスタ３０の間で、エミッタメサ層３４（図１）とベース電極４０Ｂのベース電極主部４０ＢＦ（図１）との間隔にばらつきが発生した場合等に、電流の均一性の崩れが生じ得る。
ベース電流の均一性の崩れが発生し、特定の１つのバイポーラトランジスタ３０のベース電流が相対的に大きくなると、そのバイポーラトランジスタ３０のベース電極４０Ｂに接続されている抵抗素子５５（図１）による電圧降下が相対的に大きくなる。その結果、ベース電極４０Ｂの電位が相対的に低下する。ベース電極４０Ｂの電位の低下によって、ベース電流が減少する。これにより、ベース電流の均一性の崩れの拡大が抑制される。その結果、エミッタ電流の均一性の崩れが生じにくくなる。
また、１つのエミッタメサ層３４の両側に、それぞれベース電極４０Ｂのベース電極主部４０ＢＦが配置されている場合には、１つのバイポーラトランジスタ３０の中で、２本のベース電極主部４０ＢＦからそれぞれ供給されるベース電流の均一性が崩れる場合がある。このような状況は、例えば、製造プロセスにおける許容範囲内の位置ずれにより、２本のベース電極主部４０ＢＦのそれぞれとエミッタメサ層３４との間隔が同一ではなくなった場合に生じ得る。１つのバイポーラトランジスタ３０内でベース電流の均一性が崩れると、エミッタ電流の均一性も崩れ、熱的効果によって、一方のベース電極主部４０ＢＦにますますベース電流が集中してしまう。その結果、動作が不安定になる。
これに対して第１実施例では、１つのエミッタメサ層３４（図１）に対して１つのベース電極主部４０ＢＦしか配置されていない。このため、ベース電極主部の間でのベース電流の均一性の崩れは発生しない。
このように、第１実施例では、複数のバイポーラトランジスタ３０を含む電力増幅素子の動作が安定し、ＳＯＡが拡大するという優れた効果が得られる。ＳＯＡが拡大することにより、バイポーラトランジスタ３０の高電圧動作が可能になる。
さらに、図６Ａ及び図６Ｂを参照して、第１実施例の優れた効果について説明する。
図６Ａ及び図６Ｂは、それぞれ第１実施例及び比較例による電力増幅素子の２つの第１容量素子５１の平面図である。図６Ａ及び図６Ｂにおいて、第１容量素子５１にハッチングを付している。第１実施例においては、ベース配線４１Ｂの一部が拡幅されており、拡幅部４１Ｂａ内に第１容量素子５１が配置されている。２つの第１容量素子５１は、第１方向Ｄ１を見て異なる位置に配置されている。これに対して図６Ｂに示した比較例においては、２つの第１容量素子５１が第１方向Ｄ１を見て同じ位置に配置されており、第１方向Ｄ１に並んでいる。第１容量素子５１の縁は、絶縁膜８２に設けられた開口８２Ａ（図３）の縁に一致する。
ベース配線４１Ｂの配線の間隔Ｇ１の下限値、ベース配線４１Ｂの幅Ｗ１の下限値、開口８２Ａ（すなわち第１容量素子５１）の第１方向Ｄ１の寸法Ｗ２の下限値、開口８２Ａ（すなわち第１容量素子５１）の縁とベース配線４１Ｂの縁との位置合わせマージンＧ２の下限値は、プロセスルールによって決定される。例えば、間隔Ｇ１の下限値が２μｍ、幅Ｗ１の下限値が２μｍ、寸法Ｗ２の下限値が２μｍ、位置合わせマージンＧ２の下限値が３μｍの場合について考察する。
第１実施例（図６Ａ）の場合、２つの第１容量素子５１が占有する領域の第１方向Ｄ１の寸法Ｗｔ１の下限値は１２μｍになる。これに対して比較例（図６Ｂ）の場合には、２つの第１容量素子５１が占有する領域の第１方向Ｄ１の寸法Ｗｔ１の下限値は１８μｍになる。このため、比較例においては、複数のバイポーラトランジスタ３０の第１方向Ｄ１方向のピッチを１８μｍ以下にすることができない。第１実施例の場合には、複数のバイポーラトランジスタ３０の第１方向Ｄ１方向のピッチを１２μｍまで狭くすることができる。これにより、電力増幅素子の第１方向Ｄ１の寸法を小さくすることができる。
第１実施例においては、第１容量素子５１の第１方向Ｄ１の寸法Ｗ２を下限値の２μｍに設定し、第２方向Ｄ２の寸法を調整することにより、第１容量素子５１のキャパシタンスを所望の値に設定することができる。
第１実施例（図６Ａ）において、寸法Ｗｔ１を比較例（図６Ｂ）における寸法Ｗｔ１の下限値である１８μｍに設定すると、第１容量素子５１の第１方向Ｄ１の寸法Ｗ２を８μｍまで大きくすることができる。一例として、第１容量素子５１の面積を８×８＝６４μｍ２にする場合について考察する。第１実施例の場合には、第１容量素子５１の第２方向Ｄ２の寸法が８μｍになる。このため、２つの第１容量素子５１が占有する領域の第２方向Ｄ２の寸法Ｗｔ２は３０μｍになる。
これに対して比較例では、第１容量素子５１の第１方向Ｄ１の寸法Ｗ２が２μｍであるため、第２方向Ｄ２の寸法を６４／２＝３２μｍにしなければならない。このように、比較例では、寸法Ｗｔ１をなるべく小さくするという条件の下で所望のキャパシタンスを確保するために、第１容量素子５１を細長くしなければならない。このとき、２つの第１容量素子５１が占有する領域の第２方向Ｄ２の寸法Ｗｔ２は３８μｍになる。
このように、第１実施例の構成を採用すると、第１容量素子５１の形状を正方形に近付けることにより、比較例と比べて、２つの第１容量素子５１が占有する領域の面積を小さくすることができる。これにより、電力増幅素子が占める領域の面積を小さくすることができる。
次に、図７を参照して第１実施例の変形例について説明する。
図７は、第１実施例の本変形例による電力増幅素子の第１容量素子５１の断面図である。第１実施例では、１層目の配線層に配置されたベース配線４１Ｂ（図３）を第１容量素子５１の下部電極として利用し、２層目の配線層に配置された高周波信号入力配線６１を第１容量素子５１の上部電極として利用している。本変形例では、第１容量素子５１が、上中下の３層の電極を有する。
上部電極として高周波信号入力配線６１が利用され、中央部の電極としてベース配線４１Ｂが利用される。コレクタ電極４０Ｃ（図２）と同じ層に下部電極４０Ｒが配置されている。下部電極４０Ｒは、素子分離領域２２（図３）と絶縁膜８０（図３）との間に配置される。下部電極４０Ｒは、絶縁膜８０、８１、８２に設けられたコンタクトホールを通って高周波信号入力配線６１に接続されている。
本変形例では、第１実施例と比べて、第１容量素子５１の単位面積当たりのキャパシタンスを大きくすることができる。このため、第１容量素子５１が占有する領域の面積をより小さくすることができる。
次に、第１実施例の他の変形例について説明する。
第１方向Ｄ１に並ぶ複数のバイポーラトランジスタ３０を区別するために、１から順番に通し番号を付す。第１実施例では、奇数番目のバイポーラトランジスタ３０に対応する第１容量素子５１をバイポーラトランジスタ３０に近い位置に配置し、偶数番目のバイポーラトランジスタ３０に対応する第１容量素子５１をバイポーラトランジスタ３０から遠い位置に配置している。すなわち、１つのバイポーラトランジスタ３０に着目すると、着目する１つのバイポーラトランジスタ３０に接続されている第１容量素子５１は、その両隣の２つのバイポーラトランジスタ３０にそれぞれ接続されている２つの第１容量素子５１に対して第２方向Ｄ２にずれた位置に配置されている。
本変形例では、着目する１つのバイポーラトランジスタ３０に接続されている第１容量素子５１は、片側に隣り合うバイポーラトランジスタ３０に接続されている第１容量素子５１に対して第２方向Ｄ２にずれた位置に配置されている。ところが、着目する１つのバイポーラトランジスタ３０に接続されている第１容量素子５１は、反対側に隣り合うバイポーラトランジスタ３０に接続されている第１容量素子５１と、第１方向Ｄ１を見て同じ位置に配置されている。例えば、複数のバイポーラトランジスタから第２方向Ｄ２を見て部分的に重なって配置されている２つの第１容量素子５１の配置と、その隣に位置する２つの第１容量素子５１の配置とは、第２方向Ｄ２に平行な対称軸に関して鏡面対称である。
より一般的に、複数の第１容量素子５１のうち少なくとも１つの第１容量素子５１は、他の１つの第１容量素子５１と、複数のバイポーラトランジスタから第２方向Ｄ２を見て部分的に重なる位置に配置するとよい。この配置を採用することにより、第２方向Ｄ２を見て重なって配置されている２つの第１容量素子５１によって占有される領域の面積を小さくすることができる。
［第２実施例］
次に、図８を参照して第２実施例による電力増幅素子について説明する。以下、第１実施例による電力増幅素子と共通の構成については説明を省略する。
図８は、第２実施例による電力増幅素子を構成する複数のバイポーラトランジスタのうち２つのバイポーラトランジスタ、この２つのバイポーラトランジスタに接続される容量素子及び抵抗素子の平面視における位置関係を示す図である。第１実施例では、平面視において、１つのサブコレクタ層２１の内部に１つバイポーラトランジスタ３０（図１、図２）が配置されている。これに対して第２実施例では、１つのサブコレクタ層２１の内部に２つのバイポーラトランジスタ３０が配置されている。
バイポーラトランジスタ３０の各々の構成は、第１実施例（図１、図２）のバイポーラトランジスタ３０の構成と同一である。すなわち、バイポーラトランジスタ３０の各々は、ベースメサ層３６とエミッタメサ層３４とを含む。２つのベースメサ層３６の間に１つのコレクタ電極４０Ｃが配置されている。１層目のコレクタ配線４１Ｃが、コレクタ電極４０Ｃに接続されている。１つのバイポーラトランジスタ３０に着目すると、エミッタメサ層３４がベース電極主部４０ＢＦよりもコレクタ電極４０Ｃに近い位置に配置されている。例えば、１つのサブコレクタ層２１の内部に配置されている２つのバイポーラトランジスタ３０の構成は、鏡面対象の関係を有する。
第１実施例では、バイポーラトランジスタ３０のそれぞれに対してコレクタ電極４０Ｃが配置されているが、第２実施例では、１つのコレクタ電極４０Ｃが２つのバイポーラトランジスタ３０で共用されている。また、第２実施例においても第１実施例と同様に、２つのベース電極４０Ｂのそれぞれに、第１容量素子５１と抵抗素子５５とが接続されている。
次に、第２実施例の優れた効果について説明する。
第２実施例では、１つのコレクタ電極４０Ｃが２つのバイポーラトランジスタ３０で共用されているため、第１実施例と比べて、複数のバイポーラトランジスタ３０を第１方向により高密度に並べて配置することができる。このため、２つの第１容量素子５１によって占有される領域の第１方向Ｄ１の寸法Ｗｔ１（図６Ａ）は、第１実施例の場合より小さくなる。
寸法Ｗｔ１（図６Ａ、図６Ｂ）が小さい条件で図６Ｂの比較例の構成を採用すると、必要なキャパシタンスを確保するために、第１容量素子５１を第２方向Ｄ２にさらに長くしなければならない。このため、位置合わせマージンＧ２を確保するための領域の面積が大きくなり、キャパシタンスに寄与しない無駄な領域の面積が大きくなる。第２実施例においては、第１容量素子５１の形状が正方形に近いため、寸法Ｗｔ１を小さくしたときの無駄な領域の増加が、比較例と比べて少ない。このように、第２実施例では、２つの第１容量素子５１を第２方向Ｄ２にずらして配置することの効果がより大きく現れる。
［第３実施例］
次に、図９を参照して第３実施例による電力増幅素子について説明する。以下、第１実施例による電力増幅素子（図１から図５までの図面）と共通の構成については説明を省略する。
図９は、第３実施例による電力増幅素子を構成する複数のバイポーラトランジスタのうち１つのバイポーラトランジスタ、このバイポーラトランジスタに接続される容量素子及び抵抗素子の平面視における位置関係を示す図である。第１実施例では、１つのバイポーラトランジスタ３０（図１）の１つのエミッタメサ層３４に対して１つのベース電極４０Ｂが配置されている。これに対して第３実施例では、１つのエミッタメサ層３４に対して２つのベース電極４０Ｂが配置されている。すなわち、平面視において１つのベースメサ層３６の内部に、相互に分離された２つのベース電極４０Ｂが配置されている。
２つのベース電極４０Ｂのベース電極主部４０ＢＦは、エミッタメサ層３４を第１方向Ｄ１に挟むように配置されている。２つのコレクタ電極４０Ｃが、ベースメサ層３６を第１方向Ｄ１に挟むように配置されている。２つのコレクタ電極４０Ｃに、それぞれコレクタ配線４１Ｃが接続されている。平面視におけるエミッタメサ層３４の面積は、第１実施例による電力増幅素子のエミッタメサ層３４（図１）の面積の約２倍である。より具体的は、エミッタメサ層３４の第１方向Ｄ１の寸法（幅）が約２倍である。
２つのベース電極４０Ｂに、それぞれベース配線４１Ｂが接続されている。第１容量素子５１の及び抵抗素子５５も、ベース電極４０Ｂごとに１つずつ配置されている。
次に、第３実施例の優れた効果について説明する。
第３実施例の１つのバイポーラトランジスタ３０に対応する２つのベース電極主部４０ＢＦを相互に接続して、１つの第１容量素子５１及び１つの抵抗素子５５を配置すると、２つのベース電極主部４０ＢＦの間のベース電流の均一性の崩れを抑制することができない。これに対して第３実施例では、２つのベース電極主部４０ＢＦに別々に第１容量素子５１及び抵抗素子５５を接続している。このため、１つのバイポーラトランジスタ３０内において、２つのベース電極主部４０ＢＦの間のベース電流の均一性の崩れを抑制することができる。これにより、エミッタ電流の均一性の崩れが生じにくくなり、その結果ＳＯＡを拡大することができるという優れた効果が得られる。
さらに、第３実施例においても第１実施例と同様に、複数の第１容量素子５１で占有される領域の面積を小さくすることができる。
［第４実施例］
次に、図１０を参照して第４実施例による電力増幅素子について説明する。以下、第３実施例による電力増幅素子（図９）と共通の構成については説明を省略する。
図１０は、第４実施例による電力増幅素子を構成する複数のバイポーラトランジスタのうち１つのバイポーラトランジスタ、このバイポーラトランジスタに接続される容量素子及び抵抗素子の平面視における位置関係を示す図である。第３実施例では、１つのバイポーラトランジスタ３０（図９）が１つのエミッタメサ層３４を含んでいる。これに対して第４実施例では、１つのバイポーラトランジスタ３０が２つのエミッタメサ層３４を含んでいる。すなわち、平面視において１つのベースメサ層３６の内部に２つのエミッタメサ層３４が配置されている。
２つのエミッタメサ層３４は、第１方向Ｄ１に間隔を隔てて配置されている。２つのエミッタメサ層３４のそれぞれに対応してエミッタ電極４０Ｅが配置されている。平面視において２つのエミッタ電極４０Ｅと部分的に重なるように、１つのエミッタ配線４１Ｅが配置されている。１つのエミッタ配線４１Ｅが、２つのエミッタ電極４０Ｅに接続されている。
１つのバイポーラトランジスタ３０に対応して３つのベース電極４０Ｂが配置されている。１つのベース電極４０Ｂのベース電極主部４０ＢＦは、２つのエミッタメサ層３４の間に配置されている。他の２つのベース電極４０Ｂのベース電極主部４０ＢＦは、２つのエミッタメサ層３４の外側に配置されている。このため、２つのエミッタメサ層３４のいずれにおいても、その両側にそれぞれベース電極主部４０ＢＦが配置される。
２つのエミッタメサ層３４及び３つのベース電極４０Ｂは、平面視において１つのベースメサ層３６の内部に配置されている。ベースメサ層３６の両側に、それぞれコレクタ電極４０Ｃが配置されている。２つのコレクタ電極４０Ｃに、それぞれコレクタ配線４１Ｃが接続されている。
３つのベース電極４０Ｂのそれぞれに、ベース配線４１Ｂが別々に接続されている。同様に、３つのベース電極４０Ｂごとに、第１容量素子５１及び抵抗素子５５が１つずつ接続されている。両端の２つのベース電極４０Ｂにそれぞれ接続された２つの第１容量素子５１は、第１方向Ｄ１の位置が異なっており、第２方向Ｄ２の位置が同一である。中央のベース電極４０Ｂに接続された第１容量素子５１は、両端の２つのベース電極４０Ｂにそれぞれ接続された２つの第１容量素子５１に対して、第２方向Ｄ２にずれた位置に配置されている。複数のバイポーラトランジスタから第２方向を見て、中央のベース電極４０Ｂに接続された第１容量素子５１は、他の２つの第１容量素子５１と部分的に重なるように配置されている。中央のベース電極４０Ｂに接続された第１容量素子５１の平面視における面積は、他の２つの第１容量素子５１の各々の平面視における面積の約２倍である。中央のベース電極４０Ｂに接続された抵抗素子５５の平面視における幅は、他の２つの抵抗素子５５の各々の平面視における幅の約２倍である。
次に、第４実施例の優れた効果について説明する。
第４実施例においても第３実施例と同様に、複数のベース電極４０Ｂのそれぞれに対応して第１容量素子５１及び抵抗素子５５が１つずつ接続されている。このため、複数のベース電極主部４０ＢＦの間での、ベース電流の均一性の崩れを抑制することができる。また、第４実施例においても第３実施例と同様に、第１方向に隣り合う２つのベース電極４０Ｂにそれぞれ接続されている２つの第１容量素子５１が、第２方向Ｄ２にずれた位置に配置され、複数のバイポーラトランジスタから第２方向Ｄ２を見て部分的に重なるように配置されている。このため、複数の第１容量素子５１で占有される領域の面積を小さくすることができる。
第４実施例では、中央のベース電極４０Ｂから２つのエミッタメサ層３４に対応するエミッタ領域３３ｅ（図２）に入力信号が供給され、両端のベース電極４０Ｂからは、１つのエミッタメサ層３４に対応するエミッタ領域３３ｅ（図２）に入力信号が供給される。このため、中央のベース電極４０Ｂには、両端のベース電極４０Ｂと比べて約２倍のバイアス電流と高周波電流が流れる。
中央のベース電極４０Ｂに接続された第１容量素子５１の平面視における面積が、他の２つの第１容量素子５１の平面視における面積の約２倍であるため、中央のベース電極４０Ｂに接続された第１容量素子５１のキャパシタンスも、他の２つの第１容量素子５１のキャパシタンスの約２倍である。中央のベース電極４０Ｂに接続された抵抗素子５５の平面視における幅が、他の２つの抵抗素子５５の平面視における幅の約２倍であるため、中央のベース電極４０Ｂに接続された抵抗素子５５の抵抗値は、他の２つの抵抗素子５５の抵抗値の約１／２である。このため、中央のベース電極４０Ｂに接続されたインピーダンスは、他の２つのベース電極４０Ｂに接続されたインピーダンスの約１／２になる。中央のベース電極４０Ｂに接続されているインピーダンスが約１／２であるため、中央のベース電極４０Ｂに発生する電圧は、両端のベース電極４０Ｂに発生する電圧と等しくなる。このように、３つのベース電極４０Ｂは、相互に分離されていても、相互に接続された１つのベース電極として動作する。
次に、第４実施例の変形例について説明する。
第４実施例では、１つのバイポーラトランジスタ３０に含まれるエミッタメサ層３４を２つにしているが、３つ以上にしてもよい。この場合、ベース電極４０Ｂは、エミッタメサ層３４の個数より１個だけ多くするとよい。これにより、複数のエミッタメサ層３４のそれぞれの両側に、ベース電極４０Ｂのベース電極主部４０ＢＦを配置することができる。
［第５実施例］
次に、図１１及び図１２を参照して第５実施例による電力増幅素子について説明する。以下、第１実施例による電力増幅素子（図１から図５までの図面）と共通の構成については説明を省略する。
図１１は、第５実施例による電力増幅素子を構成する複数のバイポーラトランジスタのうち２つのバイポーラトランジスタ、この２つのバイポーラトランジスタに接続される容量素子及び抵抗素子の平面視における位置関係を示す図である。第１実施例では、複数のベース電極４０Ｂのそれぞれに、第１容量素子５１及び抵抗素子５５が１つずつ接続されている。これに対して第５実施例では、複数のベース電極４０Ｂのそれぞれに、さらに第２容量素子５２が接続されている。
ベース配線４１Ｂのそれぞれに、第１容量素子５１の下部電極となる拡幅部４１Ｂａの他に、第２容量素子５２の下部電極となる拡幅部４１Ｂｂが設けられている。平面視において複数の拡幅部４１Ｂｂと重なるように、グランド配線６４が配置されている。グランド配線６４は、第１方向Ｄ１に延びる。グランド配線６４は、バイポーラトランジスタ３０のエミッタに接続されたグランド配線６２（図４）に接続されている。バイポーラトランジスタ３０、グランド配線６４、高周波信号入力配線６１、及びベースバイアス入力配線４２が、この順番に第２方向Ｄ２に並んでいる。
ベース配線４１Ｂの拡幅部４１Ｂｂとグランド配線６４とが相互に重なる箇所に、第２容量素子５２が形成される。第１方向Ｄ１に隣り合う２つのベース電極４０Ｂにそれぞれ接続された２つの第２容量素子５２は、第１方向Ｄ１を見て異なる位置に配置され、第１方向Ｄ１に関して部分的に重なるように配置されている。
図１２は、第５実施例による電力増幅素子の一部分の等価回路図である。第５実施例では、第１実施例（図５）による電力増幅素子に対して、バイポーラトランジスタ３０のベースとエミッタとの間に接続された第２容量素子５２が追加されている。第２容量素子５２は、バイポーラトランジスタ３０の効率を改善する機能を持つ。
次に、第５実施例の優れた効果について説明する。
第５実施例では、複数の第２容量素子５２を、複数の第１容量素子５１と同様に、第２方向Ｄ２にずらして配置しているため、複数の第２容量素子５２が占有する領域の面積を小さくすることができる。
各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
２０ 基板
２１ サブコレクタ層
２２ 素子分離領域
３０ バイポーラトランジスタ
３１ コレクタ層
３２ ベース層
３３ エミッタ層
３３ｅ エミッタ領域
３４ エミッタメサ層
３５ 合金化領域
３６ ベースメサ層
４０Ｂ ベース電極
４０ＢＦ ベース電極主部
４０ＢＰ ベース電極パッド部
４０Ｃ コレクタ電極
４０Ｅ エミッタ電極
４０Ｒ 下部電極
４１Ｂ １層目のベース配線
４１Ｂａ、４１Ｂｂ 拡幅部
４１Ｃ １層目のコレクタ配線
４１Ｅ １層目のエミッタ配線
４２ ベースバイアス入力配線
４３ コレクタ共通配線
５１ 第１容量素子
５２ 第２容量素子
５５ 抵抗素子
６１ 高周波信号入力配線
６２ グランド配線
６３ 出力配線
６４ グランド配線
６８ グランドバンプ
６９ 出力バンプ
８０、８１、８２ 絶縁膜
８２Ａ 開口
本発明の一観点によると、
基板の上に、第１方向に並んで配置され、各々がコレクタ層、ベース層、エミッタ層、及び前記ベース層に電気的に接続された少なくとも１つのベース電極を含む複数のバイポーラトランジスタと、
前記複数のバイポーラトランジスタの各ベース電極に対応して設けられ、一方の電極が、対応するベース電極に接続され、他方の電極に高周波信号が供給される複数の第１容量素子と、
前記複数のバイポーラトランジスタの各ベース電極に対応して設けられ、一端が、対応するベース電極に接続され、他端からバイアスが供給される複数の抵抗素子と
を有し、
前記複数の第１容量素子は、前記第１方向と直交する第２方向に関して、前記複数のバイポーラトランジスタから見て同じ側に配置されており、
前記複数の第１容量素子のうち少なくとも１つの第１容量素子は、他の１つの第１容量素子と、前記複数のバイポーラトランジスタから前記第２方向を見て部分的に重なる位置に配置されている電力増幅素子が提供される。

Claims (8)

  1. 基板の上に、第１方向に並んで配置され、各々がコレクタ層、ベース層、エミッタ層、及び前記ベース層に電気的に接続された少なくとも１つのベース電極を含む複数のバイポーラトランジスタと、
    前記複数のバイポーラトランジスタの各ベース電極に対応して設けられ、一方の電極が、対応するベース電極に接続され、他方の電極に高周波信号が供給される複数の第１容量素子と、
    前記複数のバイポーラトランジスタの各ベース電極に対応して設けられ、一端が、対応するベース電極に接続され、他端からバイアスが供給される複数の抵抗素子と
    を有し、
    前記複数の第１容量素子は、前記第１方向と直交する第２方向に関して、前記複数のバイポーラトランジスタから見て同じ側に配置されており、
    前記複数の第１容量素子のうち少なくとも１つの第１容量素子は、他の１つの第１容量素子と、前記複数のバイポーラトランジスタから前記第２方向を見て部分的に重なる位置に配置されている電力増幅素子。
  2. 前記複数のバイポーラトランジスタの各々が１つのベース電極を含み、１つのバイポーラトランジスタに対応して１つの第１容量素子が配置されており、
    前記複数のバイポーラトランジスタのうち１つのバイポーラトランジスタに接続された第１容量素子と、隣の１つのバイポーラトランジスタに接続された第１容量素子とは、前記第１方向を見て異なる位置に配置されており、前記複数のバイポーラトランジスタから前記第２方向を見て部分的に重なるように配置されている請求項１に記載の電力増幅素子。
  3. 前記複数のバイポーラトランジスタの各々は、前記エミッタ層の上面の一部の領域に配置され、前記第２方向に長いエミッタメサ層を含み、
    前記少なくとも１つのベース電極は、平面視において前記エミッタメサ層に対して前記第１方向に間隔を隔てて配置された前記第２方向に長いベース電極主部を含む請求項１または２に記載の電力増幅素子。
  4. 前記複数の第１容量素子は、それぞれ前記複数のバイポーラトランジスタのベース電極のベース電極主部ごとに配置されている請求項３に記載の電力増幅素子。
  5. 前記複数のバイポーラトランジスタの各々は、１つの前記エミッタメサ層と、平面視において前記エミッタメサ層の両側に配置された２つのベース電極主部とを含む請求項４に記載の電力増幅素子。
  6. 前記複数のバイポーラトランジスタの各々のベース電極は、相互に分離されて前記第１方向に並ぶ３本のベース電極主部を含み、
    前記複数のバイポーラトランジスタの各々において、前記エミッタメサ層は、中央のベース電極主部と両端の２本のベース電極主部のそれぞれとの間に配置されており、
    中央のベース電極主部に接続された第１容量素子は、両端のベース電極主部にそれぞれ接続された２つの第１容量素子に対して前記第２方向にずれた位置に配置されており、前記第１方向に関して部分的に重なった位置に配置されている請求項４に記載の電力増幅素子。
  7. 前記複数の第１容量素子の各々は３層の導体層を含み、中央の導体層が、対応するベース電極に接続されており、上側の導体層と下側の導体層とが相互に接続されている請求項１乃至６のいずれか１項に記載の電力増幅素子。
  8. さらに、前記複数のバイポーラトランジスタのベース電極にそれぞれ接続された複数の第２容量素子を有し、
    前記複数の第２容量素子は、前記第２方向に関して、前記複数のバイポーラトランジスタから見て同じ側に配置されており、
    前記複数の第２容量素子のうち少なくとも１つの第２容量素子は、他の１つの第２容量素子と、前記複数のバイポーラトランジスタから前記第２方向を見て部分的に重なる位置に配置されている請求項１乃至７のいずれか１項に記載の電力増幅素子。
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