JP2020202302A - 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法 - Google Patents

半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法 Download PDF

Info

Publication number
JP2020202302A
JP2020202302A JP2019108460A JP2019108460A JP2020202302A JP 2020202302 A JP2020202302 A JP 2020202302A JP 2019108460 A JP2019108460 A JP 2019108460A JP 2019108460 A JP2019108460 A JP 2019108460A JP 2020202302 A JP2020202302 A JP 2020202302A
Authority
JP
Japan
Prior art keywords
semiconductor
layer
growth substrate
buffer layer
plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019108460A
Other languages
English (en)
Other versions
JP7345286B2 (ja
Inventor
大長　久芳
Hisayoshi Daicho
久芳 大長
大樹 神野
Daiki Kamino
大樹 神野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koito Manufacturing Co Ltd
Original Assignee
Koito Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koito Manufacturing Co Ltd filed Critical Koito Manufacturing Co Ltd
Priority to JP2019108460A priority Critical patent/JP7345286B2/ja
Priority to PCT/JP2020/022521 priority patent/WO2020250849A1/ja
Publication of JP2020202302A publication Critical patent/JP2020202302A/ja
Application granted granted Critical
Publication of JP7345286B2 publication Critical patent/JP7345286B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Led Devices (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

【課題】欠陥密度を低減して高品質なａ面を主面とする窒化物半導体層を成長させることが可能な半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法を提供する。【解決手段】ｒ面を主面とするｒ面サファイア基板（１１）と、主面上に形成されたバッファ層（１２）と、バッファ層（１２）上に形成された複数の誘電体マスク（１３）と、バッファ層（１２）および誘電体マスク（１３）を覆って形成されたａ面を主面とする窒化物半導体層（１４）を備える半導体成用長基板（１０）。【選択図】図１

Description

本発明は、半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法に関し、特にａ面を主面とする窒化物半導体層を成長させる半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法に関する。
近年になって、照明用途に用いられる紫色から青色を発光するＬＥＤとして、非極性や半極性の面方位を主面としたＧａＮ系材料で活性層を形成するものが提案されている。ＧａＮ系半導体層では、ａ面やｍ面が非極性面であり、半極性面の代表例としてｒ面がある。非極性面や半極性面を用いたＧａＮ系半導体層では、積層方向へのピエゾ電界の影響を低減してドループ特性を改善することができる。
特許文献１には、ｒ面サファイア基板の主面にナノサイズの凸形状を形成し、バッファ層を介してａ面ＧａＮ層を成長させることで、横方向に成長するａ面ＧａＮ層中で転位を屈曲させ、半導体層の表面にまで継続する転位や欠陥を減少させる技術が提案されている。
特開２０１９−０４０８９８号公報
しかし、ｒ面サファイア基板上に形成されるａ面ＧａＮ層では、成長面内に±ｃ軸方向やｍ軸方向が存在するため、面内異方性により異常成長が生じやすく、ａ面ＧａＮ層の欠陥密度の低減にも限界があった。
そこで本発明は、上記従来の問題点に鑑みなされたものであり、欠陥密度を低減して高品質なａ面を主面とする窒化物半導体層を成長させることが可能な半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法を提供することを目的とする。
上記課題を解決するために、本発明の半導体成長用基板は、ｒ面を主面とするｒ面サファイア基板と、前記主面上に形成されたバッファ層と、前記バッファ層上に形成された複数の誘電体マスクと、前記バッファ層および前記誘電体マスクを覆って形成されたａ面を主面とする窒化物半導体層を備えることを特徴とする。
このような本発明の半導体成長用基板では、バッファ層上に誘電体マスクが形成されており、誘電体マスクの間から露出したバッファ層表面からのみ窒化物半導体層の成長が始まる。これにより、ａ面を主面とする窒化物半導体層の横方向成長を促進することができ、欠陥密度を低減して高品質なａ面を主面とする窒化物半導体層を成長させることが可能となる。
また本発明の一態様では、前記誘電体マスクは、前記主面の面内方向における最大寸法が１．２μｍ未満、高さ方向の最大寸法が２μｍ未満である。
また本発明の一態様では、前記誘電体マスクは、ＳｉＯ２で構成されている。
また本発明の一態様では、前記バッファ層は、ＡｌＮで構成されている。
また本発明の一態様では、前記窒化物半導体層は、ＧａＮで構成されている。
また上記課題を解決するために本発明の半導体素子は、上記何れか一つに記載の半導体成長用基板を用い、前記半導体成長用基板上に機能層を備えることを特徴とする。
また上記課題を解決するために本発明の半導体発光素子は、上記何れか一つに記載の半導体成長用基板を用い、前記半導体成長用基板上に活性層を備えることを特徴とする。
また上記課題を解決するために本発明の半導体素子製造方法は、ｒ面を主面とするｒ面サファイア基板の前記主面上にバッファ層を形成するバッファ層形成工程と、前記バッファ層上に誘電体マスクを形成するマスク形成工程と、前記誘電体マスクの間から露出する前記バッファ層からａ面を主面とする窒化物半導体層を成長させる下地層成長工程を備えることを特徴とする。
このような本発明の半導体素子製造方法では、バッファ層上に誘電体マスクが形成されており、誘電体マスクの間から露出したバッファ層表面からのみ窒化物半導体層の成長が始まる。これにより、ａ面を主面とする窒化物半導体層の横方向成長を促進することができ、欠陥密度を低減して高品質なａ面を主面とする窒化物半導体層を成長させることが可能となる。
また本発明の一態様では、前記バッファ層形成工程では、スパッタ法を用いてＡｌＮで前記バッファ層を形成する。
本発明では、欠陥密度を低減して高品質なａ面を主面とする窒化物半導体層を成長させることが可能な半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法を提供することができる。
第１実施形態における半導体成長用基板１０を示す模式断面図である。 半導体成長用基板１０の製造方法を模式的に示す工程図である。 半導体成長用基板１０の製造方法を模式的に示す工程図である。 比較対象の半導体成長用基板２０を示す模式断面図である。 第２実施形態の半導体装置であるＬＥＤを示す模式断面図である。
（第１実施形態）
以下、本発明の実施の形態について、図面を参照して詳細に説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付すものとし、適宜重複した説明は省略する。図１は、本発明の第１実施形態における半導体成長用基板１０を示す模式断面図である。図１に示すように、本実施形態の半導体成長用基板は、ｒ面サファイア基板１１と、バッファ層１２と、誘電体マスク１３と、窒化物半導体層１４を備えている。
ｒ面サファイア基板１１は、サファイアの単結晶で構成された基板であり、六方晶のｒ面を主面としている。ここではｒ面サファイア基板１１として傾斜角度が０度のジャスト基板を示したが、ｒ面を所定の面方位に数度傾斜させたオフ基板としてもよい。
バッファ層１２は、ｒ面サファイア基板１１と窒化物半導体層１４との間での格子不整合を緩和するために形成された層である。バッファ層１２を構成する材料としては、ＡｌＮ，ＧａＮ，ＩｎＧａＮ，ＡｌＧａＮ等が挙げられるが、ＡｌＮを用いることが好ましい。また、バッファ層１２を形成する方法としては、スパッタ法や有機金属気相成長法（ＭＯＣＶＤ法：ＭｅｔａｌＯｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等を用いることができ、スパッタ法を用いることが好ましい。バッファ層１２の厚みとしては、厚くしすぎると窒化物半導体層１４の結晶品質が低下するため５〜３００ｎｍの範囲が好ましく、５〜９０ｎｍの範囲がより好ましく、５〜３０ｎｍの範囲がさらに好ましい。
誘電体マスク１３は、バッファ層１２上に誘電体材料で形成されたパターンであり、バッファ層１２を部分的に覆う層である。誘電体マスク１３を構成する材料は、表面から窒化物半導体層が結晶成長しないものであれば限定されず、例えばＳｉＯ２やＳｉＮ、ＳｉＯＮ、ＴｉＯ２等を用いることができ、ＳｉＯ２を用いることが好ましい。図１では、誘電体マスク１３として断面が三角形状や円錐形状の場合を示したが、四角錐形状や三角錐形状であってもよく、断面が矩形状や曲面形状であってもよい。また、ｒ面サファイア基板１１上での誘電体マスク１３の配置は限定されず、例えば三角格子状や正方格子状に配置するとしてもよく、ストライプ状や井桁状などであってもよい。
また誘電体マスク１３は、ｒ面サファイア基板１１の面内方向における最大寸法が１．２μｍ未満の範囲であることが好ましく、高さ方向の最大寸法が２μｍ未満であることが好ましい。誘電体マスク１３のサイズが上記範囲を超える場合には、誘電体マスク１３を覆って平坦化するまでの窒化物半導体層１４の膜厚が大きくなりすぎて好ましくない。
窒化物半導体層１４は、主面がａ面となるように成長された下地層であり、その上に他の窒化物半導体からなる層をエピタキシャル成長するための層である。窒化物半導体層１４を構成する材料としては、ＧａＮ、ＩｎＧａＮ，ＡｌＧａＮ等が挙げられるが、ａ面ＧａＮで構成することが好ましい。窒化物半導体層１４の形成方法としては、ＭＯＣＶＤ法やＨＶＰＥ法（ハイドライド気相成長法：Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）などの公知の方法を用いることができるが、ＭＯＣＶＤ法を用いることが好ましい。窒化物半導体層１４の膜厚は特に限定されないが、１μｍ以上形成することが好ましい。
図１に示したように、本実施形態の半導体成長用基板１０では、窒化物半導体層１４中に欠陥１５ａ，１５ｂが含まれている。欠陥１５ａは、誘電体マスク１３の略中央から窒化物半導体層１４の表面まで伸びる貫通転位であり、窒化物半導体層１４の横方向成長によって誘電体マスク１５ａ上に集約されている。欠陥１５ｂは、誘電体マスク１３間のバッファ層１２から窒化物半導体層１４の表面まで伸びる貫通転位であり、横方向成長によって転移が曲げられずに継続している。
次に、本実施形態における半導体成長用基板１０の製造方法について図２，図３を用いて説明する。図２および図３は、半導体成長用基板１０の製造方法を模式的に示す工程図である。
（基板準備工程）
まず、図２（ａ）に示すように、サファイア単結晶からｒ面を主面とする基板を形成し、表面を洗浄してｒ面サファイア基板１１を用意する。
（バッファ層形成工程）
次に、図２（ｂ）に示すように、ｒ面サファイア基板１１の主面上に全域にわたって、膜厚が５ｎｍ〜６００ｎｍ程度のバッファ層１２を形成する。バッファ層１２の形成方法としては、スパッタ法、蒸着、エピタキシャル成長等の公知の方法を用いることができる。窒化物半導体層１４としてＧａＮを成長する場合には、スパッタ法を用いてＡｌＮからなるバッファ層１２を形成することが好ましい。バッファ層１２を形成するスパッタ法としては、ＡｌＮをターゲット材としてＡｒガスを用いることがより好ましい。ターゲット材となるＡｌＮとしては単結晶基板であっても粉末焼体であってもよく、その状態や形態は限定されない。
バッファ層１２を形成する反応性スパッタの条件としては、基板温度は２００℃以上５００℃未満の範囲が好ましい。基板温度を５００℃よりも高温にすると、成膜後にバッファ層１２に含まれる酸素や炭素の不純物濃度が高くなり、バッファ層１２上に窒化物半導体層１４をエピタキシャル成長できないため好ましくない。本実施形態の半導体素子成長方法では、高品質なＡｌＮ結晶が得られる１５００℃程度よりも低温の２００〜５００℃でスパッタ工程を実施するため、成膜直後のバッファ層１２はアモルファスライクな結晶性であると思われる。
（アニール工程）
次に、バッファ層１２にアニール処理を実施し、バッファ層１２の再結晶化を促進して積層方向および面内方向に一軸配向性を持たせる。アニール処理としては、例えば高周波誘導加熱方式による熱処理装置を用いることができる。アニール条件としては、不活性ガス（例えば窒素やＡｒ）雰囲気中において１３００℃以上１７００℃未満の基板温度を０．５〜３．０時間継続することが好ましい。より好ましくは１３００℃以上１６００℃以下である。アニール温度が１７００℃以上であると、ｒ面サファイア基板１１が熱分解して劣化するため好ましくない。また、アニール温度が１３００℃未満であると、バッファ層１２の再結晶化が不十分であり、バッファ層１２の積層方向および面内方向における一軸配向性が不十分となる。
（マスク形成工程）
次に、図２（ｃ）に示すように、バッファ層１２上の全域にわたって誘電体材料を積層して、膜厚が８００ｎｍ〜２０００ｎｍ程度の誘電体マスク１３を形成する。誘電体材料の積層には、スパッタ法や蒸着、ゾル・ゲル法、プラズマＣＶＤ法、スピンコート法等の公知の方法を用いることができる。
次に、図２（ｄ）に示すように、バッファ層１２上にレジスト膜１６をスピンコート等で塗布して、凸部１６ａと凹部１６ｂに対応したパターンが形成されたナノインプリント技術のモールドを用い、レジスト膜１６を硬化して凸部１６ａと凹部１６ｂを形成する。レジスト膜１６の材料は限定されず、熱硬化型であってもＵＶ硬化型であってもよい。
次に、図３（ａ）に示すように、レジスト膜１６および誘電体マスク１３をエッチングして誘電体マスク１３をパターニングし、誘電体マスク１３の間からバッファ層１２の表面を露出させる。このとき、パターニングされた誘電体マスク１３の高さは６００ｎｍ〜１２００ｎｍ程度とすることが好ましい。誘電体マスク１３をパターニングした後には、アセトン洗浄やオゾン洗浄等を用いて表面を洗浄し、レジスト膜１６の残渣を除去する。
（下地層成長工程）
次に、誘電体マスク１３の間から露出するバッファ層１２上に、下地層である窒化物半導体層１４を成長させる。窒化物半導体層１４としてＭＯＣＶＤ法を用いてＧａＮを成長する場合には、キャリアガスとして水素、窒素を用い、Ｖ族原料としてアンモニア（ＮＨ３）を用い、ＩＩＩ族原料としてＴＭＧ（ＴｒｉｍｅｔｈｙｌＧａｌｌｉｕｍ）を用いる。このとき、成長シーケンスは２段階で構成し、昇温した後に成長温度を一定とし、リアクタ圧力とＶ／ＩＩＩ比および成長時間を変更している。例えば、昇温直後の第１ステップではＶ／ＩＩＩ比を４０００〜５０００程度とし、圧力を９００〜１０００ｈＰａとして１０〜２０分程度維持する。第２ステップでは例えばＶ／ＩＩＩ比を１００〜２００程度とし、圧力を１００〜１５０ｈＰａとして９０〜１２０分維持する。
本実施形態は図３（ｂ）に示すように、成長の初期段階において誘電体マスク１３の間から露出したバッファ層１２の表面に窒化物半導体の成長核１７が生じ、成長核１７から窒化物半導体層１４のエピタキシャル成長が行われる。したがって窒化物半導体層１４は、誘電体マスク１３の表面や側面から成長せず、ｒ面サファイア基板１１の主面に対応したバッファ層１２の表面からのみ成長するため、窒化物半導体層１４の成長主面がａ面となる。
窒化物半導体層１４の成長を継続すると、誘電体マスク１３の間から露出したバッファ層１２の表面からのみ窒化物半導体層１４は成長し、横方向成長によって誘電体マスク１３上を覆うまで形成される。窒化物半導体層１４の横方向成長に伴って貫通転位も横方向に曲げられて欠陥１５ａに集約され、欠陥密度は５×１０８ｃｍ-３程度まで低減される。
最後に窒化物半導体層１４を成長した後に室温まで冷却して取り出すことで、図３（ｃ）に示したようにｒ面サファイア基板１１の主面にバッファ層１２が形成され、誘電体マスク１３を埋めて窒化物半導体層１４が形成された本実施形態の半導体成長用基板１０を得る。窒化物半導体層１４を形成した後に、継続して半導体素子を構成するための各層をエピタキシャル成長するとしてもよい。
図４は、比較対象の半導体成長用基板２０を示す模式断面図である。図４に示すように半導体成長用基板２０は、ｒ面サファイア基板２１と、複数の凸形状２１ａと、バッファ層２２と、窒化物半導体層２４を備えている。
凸形状２１ａは、ナノインプリント技術やフォトリソグラフィー技術を用いてｒ面サファイア基板２１上にエッチングマスクをパターニングした後に、塩素系ガスを用いてｒ面サファイア基板２１を異方性エッチングして形成することができる。またバッファ層２２は、r面サファイア基板２１の主面と凸形状２１ａ全体を覆うように形成されている。窒化物半導体層２４には、窒化物半導体層２４の横方向成長によって凸形状２１ａ上に集約された欠陥２５ａや、凸形状２１ａ間のバッファ層２２から窒化物半導体層２４の表面まで伸びる欠陥２５ｂ、凸形状２１ａの側面から生じた欠陥２５ｃを含んでいる。
図４に示したように半導体成長用基板２０では、凸形状２１ａの側面にもバッファ層２２が形成されているため、窒化物半導体層２４の成長初期段階において凸形状２１ａの側面にも成長核が生じる。凸形状２１ａの側面から成長した窒化物半導体層２４は、ａ面とは異なる主面で結晶成長する可能性があるため、凸形状２１ａの側面から欠陥２５ｃが生じやすくなる。したがって半導体成長用基板２０では、横方向成長による欠陥密度の低減に限界があり、９×１０９ｃｍ-３程度の欠陥密度となってしまう。
それに対して本実施形態の半導体成長用基板１０では、ｒ面を主面とするｒ面サファイア基板１１上にバッファ層１２が形成され、バッファ層１２上に複数の誘電体マスク１３がパターニングされ、バッファ層１２および誘電体マスク１３を覆ってａ面を主面とする窒化物半導体層１４が形成されているため、欠陥密度を低減して高品質なａ面を主面とする窒化物半導体層を成長させることが可能となる。
（第２実施形態）
次に、本発明の第２実施形態について図５を用いて説明する。図５は本実施形態の半導体装置であるＬＥＤを示す模式断面図である。図５に示すようにＬＥＤは、ｒ面サファイア基板１１、バッファ層１２、誘電体マスク１３、窒化物半導体層１４、活性層１８、ｐ型半導体層１９、ｎ側電極３１、ｐ側電極３２を有している。
第１実施形態と同様に、ｒ面サファイア基板１１を用意し、バッファ層１２、誘電体マスク１３を形成し、ＭＯＣＶＤ法で窒化物半導体層１４をエピタキシャル成長する。続いて、ＭＯＣＶＤ法で活性層１８、ｐ型半導体層１９を順次成長して半導体基板を得る。
次に、フォトリソグラフィーとエッチングによりｐ型半導体層１９と活性層１８の一部を除去して 窒化物半導体層１４の一部を露出させる。次に、 窒化物半導体層１４とｐ型半導体層１９の露出面に蒸着等により電極材料を形成し、ダイシングして個別チップ化することでＬＥＤを得る。
活性層１８は、 窒化物半導体層１４上にエピタキシャル成長され、ａ面を主面とする半導体層であり、層内で電子と正孔が発光再結合することでＬＥＤが発光する。活性層１８は、窒化物半導体層１４とｐ型半導体層１９よりもバンドギャップが小さい材料で構成されており、例えばＩｎＧａＮ、ＡｌＩｎＧａＮなどが挙げられる。活性層１８は意図的に不純物を含まないノンドープとしてもよく、ｎ型不純物を含むｎ型やｐ型不純物を含むｐ型としてもよい。活性層１８は、ａ面を主面とする半導体層なので、厚膜化してもピエゾ電界による電子と正孔の空間的な分離は生じにくく、電流密度を高くしても効率的に電子と正孔が発光再結合できる。
ｐ型半導体層１９は、活性層１８上にエピタキシャル成長され、ａ面を主面とする半導体層であり、ｐ側電極３２から正孔が注入されて活性層１８に正孔を供給する層である。
ここでは 窒化物半導体層１４、ｐ型半導体層１９をそれぞれ単層で説明したが、それぞれ材料や組成の異なる複数の層を含んでいるとしてもよく、例えば、 窒化物半導体層１４とｐ型半導体層１９にクラッド層、コンタクト層、電流拡散層、電子ブロック層、導波路層などを含めてもよい。また、活性層１８も単層で説明したが、多重量子井戸構造（ＭＱＷ：Ｍｕｌｔｉ Ｑｕａｎｔｕｍ Ｗｅｌｌ）などの複数層で構成してもよい。
本実施の形態でも、ｒ面サファイア基板１１上にバッファ層１２および誘電体マスク１３が形成されており、窒化物半導体層１４、活性層１８、ｐ型半導体層１９をエピタキシャル成長している。第１実施形態で述べたように窒化物半導体層１４は結晶性も表面平坦性も良好であり、欠陥密度が低減されている。したがって、欠陥密度が低減された窒化物半導体層１４上に成長された活性層１８、ｐ型半導体層１９も結晶性と表面平坦性が良好となる。これにより、活性層１８、ｐ型半導体層１９の特性も良好になり、ＬＥＤの外部量子効率の向上などが見込まれる。
本発明の半導体装置であるＬＥＤは、上述したようにピエゾ電界によるドループが少なく、且つａ面内での異方性が小さく良好な結晶品質であることから高輝度化を実現できるので、車両用灯具などの灯具に用いることでチップ数の低減や高出力化を図ることが可能となる。また、半導体装置はＬＥＤに限定されず、半導体レーザであってもよく、二次元電子ガスを発生させる機能層を有する高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等の他の用途であってもよい。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
１０，２０…半導体成長用基板
１１，２１…ｒ面サファイア基板
１２，２２…バッファ層
１３…誘電体マスク
１４，２４…窒化物半導体層
１５ａ，１５ｂ，２５ａ，２５ｂ，２５ｃ…欠陥
１６…レジスト膜
１７…成長核
１８…活性層
１９…ｐ型半導体層
２１ａ…凸形状
３１…ｎ側電極
３２…ｐ側電極

Claims (9)

  1. ｒ面を主面とするｒ面サファイア基板と、
    前記主面上に形成されたバッファ層と、
    前記バッファ層上に形成された複数の誘電体マスクと、
    前記バッファ層および前記誘電体マスクを覆って形成されたａ面を主面とする窒化物半導体層を備えることを特徴とする半導体成用長基板。
  2. 請求項１に記載の半導体成長用基板であって、
    前記誘電体マスクは、前記主面の面内方向における最大寸法が１．２μｍ未満、高さ方向の最大寸法が２μｍ未満であることを特徴とする半導体成長用基板。
  3. 請求項１または２に記載の半導体成長用基板であって、
    前記誘電体マスクは、ＳｉＯ２で構成されていることを特徴とする半導体成長用基板。
  4. 請求項１から３の何れか一つに記載の半導体成長用基板であって、
    前記バッファ層は、ＡｌＮで構成されていることを特徴とする半導体成長用基板。
  5. 請求項１から４の何れか一つに記載の半導体成長用基板であって、
    前記窒化物半導体層は、ＧａＮで構成されていることを特徴とする半導体成長用基板。
  6. 請求項１から５の何れか一つに記載の半導体成長用基板を用い、
    前記半導体成長用基板上に機能層を備えることを特徴とする半導体素子。
  7. 請求項１から５の何れか一つに記載の半導体成長用基板を用い、
    前記半導体成長用基板上に活性層を備えることを特徴とする半導体発光素子。
  8. ｒ面を主面とするｒ面サファイア基板の前記主面上にバッファ層を形成するバッファ層形成工程と、
    前記バッファ層上に誘電体マスクを形成するマスク形成工程と、
    前記誘電体マスクの間から露出する前記バッファ層からａ面を主面とする窒化物半導体層を成長させる下地層成長工程を備えることを特徴とする半導体成長用基板の製造方法。
  9. 請求項８に記載の半導体成長用基板の製造方法であって、
    前記バッファ層形成工程では、スパッタ法を用いてＡｌＮで前記バッファ層を形成することを特徴とする半導体成長用基板の製造方法。
JP2019108460A 2019-06-11 2019-06-11 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法 Active JP7345286B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019108460A JP7345286B2 (ja) 2019-06-11 2019-06-11 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
PCT/JP2020/022521 WO2020250849A1 (ja) 2019-06-11 2020-06-08 半導体成長用基板、半導体素子、半導体発光素子、および半導体成長用基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019108460A JP7345286B2 (ja) 2019-06-11 2019-06-11 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法

Publications (2)

Publication Number Publication Date
JP2020202302A true JP2020202302A (ja) 2020-12-17
JP7345286B2 JP7345286B2 (ja) 2023-09-15

Family

ID=73743580

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019108460A Active JP7345286B2 (ja) 2019-06-11 2019-06-11 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法

Country Status (2)

Country Link
JP (1) JP7345286B2 (ja)
WO (1) WO2020250849A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006347863A (ja) * 2005-05-19 2006-12-28 Sumitomo Chemical Co Ltd ３−５族窒化物半導体積層基板、３−５族窒化物半導体自立基板の製造方法、及び半導体素子
JP2008091608A (ja) * 2006-10-02 2008-04-17 Sony Corp 発光ダイオードおよびその製造方法ならびに光源セルユニットならびに発光ダイオードバックライトならびに発光ダイオード照明装置ならびに発光ダイオードディスプレイならびに電子機器ならびに電子装置およびその製造方法
JP2015129057A (ja) * 2014-01-07 2015-07-16 東レ株式会社 凹凸構造を有する結晶基板
JP2017038006A (ja) * 2015-08-12 2017-02-16 学校法人金沢工業大学 窒化物半導体発光ダイオード及び窒化物半導体発光ダイオードの製造方法
JP2019040898A (ja) * 2017-08-22 2019-03-14 株式会社小糸製作所 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006347863A (ja) * 2005-05-19 2006-12-28 Sumitomo Chemical Co Ltd ３−５族窒化物半導体積層基板、３−５族窒化物半導体自立基板の製造方法、及び半導体素子
JP2008091608A (ja) * 2006-10-02 2008-04-17 Sony Corp 発光ダイオードおよびその製造方法ならびに光源セルユニットならびに発光ダイオードバックライトならびに発光ダイオード照明装置ならびに発光ダイオードディスプレイならびに電子機器ならびに電子装置およびその製造方法
JP2015129057A (ja) * 2014-01-07 2015-07-16 東レ株式会社 凹凸構造を有する結晶基板
JP2017038006A (ja) * 2015-08-12 2017-02-16 学校法人金沢工業大学 窒化物半導体発光ダイオード及び窒化物半導体発光ダイオードの製造方法
JP2019040898A (ja) * 2017-08-22 2019-03-14 株式会社小糸製作所 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法

Also Published As

Publication number Publication date
WO2020250849A1 (ja) 2020-12-17
JP7345286B2 (ja) 2023-09-15

Similar Documents

Publication Publication Date Title
US8415180B2 (en) Method for fabricating wafer product and method for fabricating gallium nitride based semiconductor optical device
US8053811B2 (en) Group 3-5 nitride semiconductor multilayer substrate, method for manufacturing group 3-5 nitride semiconductor free-standing subtrate, and semiconductor element
US20090224270A1 (en) Group iii nitride semiconductor thin film and group iii semiconductor light emitting device
JPH11145516A (ja) 窒化ガリウム系化合物半導体の製造方法
JP2011517098A (ja) 半極性（Ａｌ，Ｉｎ，Ｇａ，Ｂ）Ｎベースの発光ダイオードの製造のための方法
JP2000232238A (ja) 窒化物半導体発光素子及びその製造方法
JP2007103774A (ja) Ｉｉｉ族窒化物半導体積層構造体およびその製造方法
JP4883931B2 (ja) 半導体積層基板の製造方法
JP4734786B2 (ja) 窒化ガリウム系化合物半導体基板、及びその製造方法
TW202147599A (zh) Led前驅物
JP6925141B2 (ja) 半導体基板、半導体発光素子および灯具
WO2004017432A1 (en) Nitride semiconductor and fabrication method thereof
JP7350477B2 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体成長用基板の製造方法
WO2020250849A1 (ja) 半導体成長用基板、半導体素子、半導体発光素子、および半導体成長用基板の製造方法
WO2008056632A1 (fr) Élément électroluminescent semi-conducteur gan
JP4924498B2 (ja) 窒化物系半導体発光素子、エピタキシャルウエハ、及び窒化物系半導体発光素子を作製する方法
JP2008118048A (ja) ＧａＮ系半導体発光素子
WO2020075849A1 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
WO2020256028A1 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
WO2019235459A1 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
US20140246683A1 (en) Solid state lighting devices with reduced crystal lattice dislocations and associated methods of manufacturing
WO2019039240A1 (ja) 半導体成長用基板、半導体素子、半導体発光素子、および半導体素子の製造方法
JP7430316B2 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
JP2019212904A (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
JP2008227103A (ja) ＧａＮ系半導体発光素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220512

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230530

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230707

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230829

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230905

R150 Certificate of patent or registration of utility model

Ref document number: 7345286

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150