JP2019212904A - 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法 - Google Patents

半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法 Download PDF

Info

Publication number
JP2019212904A
JP2019212904A JP2019095079A JP2019095079A JP2019212904A JP 2019212904 A JP2019212904 A JP 2019212904A JP 2019095079 A JP2019095079 A JP 2019095079A JP 2019095079 A JP2019095079 A JP 2019095079A JP 2019212904 A JP2019212904 A JP 2019212904A
Authority
JP
Japan
Prior art keywords
semiconductor
growth substrate
convex
plane
semiconductor growth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019095079A
Other languages
English (en)
Other versions
JP7305428B2 (ja
Inventor
大長　久芳
Hisayoshi Daicho
久芳 大長
大樹 神野
Daiki Kamino
大樹 神野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koito Manufacturing Co Ltd
Original Assignee
Koito Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koito Manufacturing Co Ltd filed Critical Koito Manufacturing Co Ltd
Priority to DE112019002873.1T priority Critical patent/DE112019002873T5/de
Priority to US15/734,481 priority patent/US20210257515A1/en
Priority to CN201980038015.8A priority patent/CN112236874A/zh
Priority to PCT/JP2019/022117 priority patent/WO2019235459A1/ja
Publication of JP2019212904A publication Critical patent/JP2019212904A/ja
Application granted granted Critical
Publication of JP7305428B2 publication Critical patent/JP7305428B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Led Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Lasers (AREA)

Abstract

【課題】結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層を成長させることが可能な半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法を提供する。【解決手段】サファイア（１１）のｒ面を主面とし、主面にナノサイズの凸形状（１４ａ，１４ｂ）が複数形成されており、隣り合う凸形状（１４ａ，１４ｂ）の高さが異なっている半導体成長用基板。【選択図】図１

Description

本発明は、半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法に関し、特にａ面ＧａＮ結晶層を成長させる半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法に関する。
近年になって、照明用途に用いられる紫色から青色を発光するＬＥＤとして、非極性や半極性の面方位を主面としたＧａＮ系材料で活性層を形成するものが提案されている。ＧａＮ系半導体層では、ａ面やｍ面が非極性面であり、半極性面の代表例としてｒ面がある。
特許文献１には、サファイア基板のｒ面上に有機金属気相成長法（ＭＯＣＶＤ法：ＭｅｔａｌＯｒｇａｎｉｃ ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）を用いてａ面ＧａＮ層を成長させる技術が開示されている。これらの非極性面や半極性面を用いたＧａＮ系半導体層では、積層方向へのピエゾ電界の影響を低減してドループ特性を改善することができる。
図１４は、ｒ面サファイア基板の平坦な主面にａ面ＧａＮ層を成長した状態を示す模式断面図である。ｒ面サファイア基板１上に、ＭＯＣＶＤ法等によってａ面ＧａＮ層２を成長すると、主面から厚み方向に欠陥３が継続して欠陥密度が高いａ面ＧａＮ層２となってしまう。
また従来から、ｃ面サファイア基板上に窒化物半導体層を成長する場合に、サファイア基板に凹凸構造を形成して（ＰＳＳ：Ｐａｔｔｅｒｎｅｄ Ｓａｐｐｈｉｒｅ Ｓｕｂｓｔｒａｔｅ）おくことで、窒化物半導体層の欠陥密度を低減する技術が用いられている。
ｃ面を主面とするＰＳＳ基板では、成長する半導体層の主面も面内異方性の小さいｃ面であるため等方的に成長が進行し、凹凸構造上に横方向に成長する半導体層中で転位が屈曲して、半導体層の表面にまで継続する転位や欠陥が減少する。
特開２００８−２１４１３２号公報
図１５は、ｒ面サファイア基板の主面に凸形状を形成したＰＳＳ基板を用いてａ面ＧａＮ層を成長した状態を示す模式断面図である。ｒ面サファイア基板１の主面に円錐状の凸形状４を複数形成し、ＭＯＣＶＤ法等によってａ面ＧａＮ層２を成長すると、凸形状４の間の平坦な領域でａ面ＧａＮ層２が横方向に成長し、欠陥３が横方向に曲げられる。これにより、複数の欠陥３は平坦な領域と凸形状４の頂点近傍に集約され、ａ面ＧａＮ層２内の欠陥３の密度を低減することができる。
しかし、ｒ面サファイア基板１上に形成されるａ面ＧａＮ層２では、成長面内に±ｃ軸方向やｍ軸方向が存在するため、ｒ面を主面とするＰＳＳ基板を用いても面内異方性により異常成長が生じ、結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層２を得ることが困難であった。
ｒ面サファイア基板１においても、凸形状４のサイズを１μｍ未満のナノサイズにすることで異常成長を抑制して表面平坦性に優れたａ面ＧａＮ層２を形成することはできる。しかし、隣り合う凸形状４の間に形成される平坦部から直上に向かって成長する欠陥について、凸形状４が低くなることで頂点近傍に集約される効果が小さくなり、欠陥３の密度（欠陥密度）を低減することも限界があった。
そこで本発明は、上記従来の問題点に鑑みなされたものであり、結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層を成長させることが可能な半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法を提供することを目的とする。
上記課題を解決するために、本発明の半導体成長用基板は、サファイアのｒ面を主面とし、前記主面にナノサイズの凸形状が複数形成されており、隣り合う前記凸形状の高さが異なっていることを特徴とする。
このような本発明の半導体成長用基板では、高さの異なるナノサイズの凸形状が隣り合うことで、小さい凸形状の頂点に集約された欠陥が再び横方向成長し、大きい凸形状の頂点に再集約される。これにより欠陥密度をさらに低減し、結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層を成長させることが可能となる。
また本発明の一態様では、前記凸形状は、前記主面の面内方向における最大寸法が１μｍ未満である。
また本発明の一態様では、前記凸形状の高さは、前記主面内に３種類以上存在する。
また本発明の一態様では、同じ高さの前記凸形状が前記サファイアのｃ軸方向に沿って形成されている。
また本発明の一態様では、異なる高さの隣り合う前記凸形状が一体化している。
また上記課題を解決するために、本発明の半導体成長用基板は、サファイアのｒ面を主面とし、前記主面にナノサイズの凸形状が複数形成されており、前記凸形状が前記サファイアのｃ軸方向に沿って形成され、前記凸形状の高さＨと幅Ｄのアスペクト比Ｈ／Ｄが１以上４以下の範囲であることを特徴とする。
また本発明の一態様では、前記凸形状の間隔Ｓが２００ｎｍ以上５００ｎｍ以下の範囲である。
また本発明の一態様では、前記凸形状は、前記主面から立ち上がって形成された側壁面部と、前記側壁面より上方に形成された曲面部とを有する。
また本発明の一態様では、前記曲面部は、前記凸形状の幅Ｄとは直径が異なる曲率で形成されており、前記凸形状の頂部には２つの前記曲面部が交わる稜線部が形成されている。
また上記課題を解決するために本発明の半導体素子は、上記何れか一つに記載の半導体成長用基板を用い、前記半導体成長用基板上に機能層を備えることを特徴とする。
また上記課題を解決するために本発明の半導体発光素子は、上記何れか一つに記載の半導体成長用基板を用い、前記半導体成長用基板上に活性層を備えることを特徴とする。
また上記課題を解決するために本発明の半導体素子製造方法は、ｒ面を主面とするサファイア上に、隣り合う凸形状の高さが異なるように、ナノサイズの前記凸形状を複数形成する工程と、前記主面上に窒化物半導体層を成長する工程と、を備えることを特徴とする。
このような本発明の半導体素子製造方法では、高さの異なるナノサイズの凸形状が隣り合うことで、小さい凸形状の頂点に集約された欠陥が再び横方向成長し、大きい凸形状の頂点に再集約される。これにより欠陥密度をさらに低減し、結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層を成長させることが可能となる。
本発明では、結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層を成長させることが可能な半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法を提供することができる。
第１実施形態における半導体成長用基板を示す模式断面図である。 ｒ面サファイア基板１１上に形成された凸形状１４ａ，１４ｂの配置例を示す模式平面図であり、図２（ａ）は正方格子状に配置した例を示し、図２（ｂ）は三角格子状に配置した例を示している。 第２実施形態の半導体装置であるＬＥＤを示す模式断面図である。 第３実施形態における半導体成長用基板を示す模式断面図である。 第４実施形態における半導体成長用基板を示す模式斜視図であり、図５（ａ）は円錐形状の例を示し、図５（ｂ）はライン形状の例を示している。 第５実施形態における半導体成長用基板を示す模式断面図である。 ｒ面サファイア基板２１上に円錐状の凸形状を三角格子状に配置した例を示す模式平面図である。 図７に示した半導体成長用基板にａ面ＧａＮ層１２を結晶成長させた表面のカソードルミネッセンス像である。 図８に示した半導体成長用基板とａ面ＧａＮ層１２の断面ＴＥＭ像であり、図９（ａ）はｃ軸に沿った断面を示し、図９（ｂ）はｍ軸に沿った断面を示している。 第６実施形態における半導体成長用基板を示す模式斜視図である。 凸形状３２の構造を模式的に示す部分拡大断面図であり、図１１（ａ）は頂部断面が半円形状の例を示し、図１１（ｂ）は頂部に稜線部が形成された例を示している。 凸形状のアスペクト比Ｈ／Ｄが小さい場合の欠陥継続を模式的に示す図であり、図１２（ａ）は断面図であり、図１２（ｂ）は斜視図である。 凸形状のアスペクト比Ｈ／Ｄが適切な場合の欠陥阻止を模式的に示す図であり、図１３（ａ）は断面図であり、図１３（ｂ）は斜視図である。 ｒ面サファイア基板の平坦な主面にａ面ＧａＮ層を成長した状態を示す模式断面図である。 ｒ面サファイア基板の主面に凸形状を形成したＰＳＳ基板を用いてａ面ＧａＮ層を成長した状態を示す模式断面図である。
（第１実施形態）
以下、本発明の実施の形態について、図面を参照して詳細に説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付すものとし、適宜重複した説明は省略する。図１は、本発明の第１実施形態における半導体成長用基板を示す模式断面図である。
図１に示すように、本実施形態の半導体成長用基板は、六方晶のｒ面を主面とするｒ面サファイア基板１１と、ｒ面サファイア基板１１上に形成されたａ面を主面とするａ面ＧａＮ層１２を備えている。また、ｒ面サファイア基板１の主面にはナノサイズの凸形状１４ａ，１４ｂが形成されている（ＮＰＳＳ：Ｎａｎｏ−Ｐａｔｔｅｒｎｅｄ Ｓａｐｐｈｉｒｅ Ｓｕｂｓｔｒａｔｅ）。ここではｒ面サファイア基板１として傾斜角度が０度のジャスト基板を示したが、ｒ面を所定の面方位に数度傾斜させたオフ基板としてもよい。
ａ面ＧａＮ層１２は、主面がａ面となるように成長された下地層であり、その上に窒化物半導体層をエピタキシャル成長するための層である。ａ面ＧａＮ層１２の形成方法としては、ＭＯＣＶＤ法やＨＶＰＥ法（ハイドライド気相成長法：Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）などの公知の方法を用いることができるが、ＭＯＣＶＤ法を用いることが好ましい。ａ面ＧａＮ層１２の膜厚は特に限定されないが、１μｍ以上形成することが好ましい。
また、ｒ面サファイア基板１１とａ面ＧａＮ層１２との間に格子不整合を緩和するためのＡｌＮバッファ層を形成するとしてもよい。ＡｌＮバッファ層の厚みとしては、厚くしすぎるとａ面ＧａＮ層１２の結晶品質が低下するため５〜３００ｎｍの範囲が好ましく、５〜９０ｎｍの範囲がより好ましく、５〜３０ｎｍの範囲がさらに好ましい。
ナノサイズの凸形状１４ａ，１４ｂは、ｒ面サファイア基板１１の主面を加工して形成されたナノサイズの突起であり、例えば円錐形状の突起を複数周期的に配置したものが挙げられる。ここで、凸形状１４ａ，１４ｂがナノサイズであるとは、凸形状１４ａ，１４ｂを構成する凸部の面内方向のサイズが１μｍに満たないことをいう。ここでは凸形状１４ａ，１４ｂの形状として円錐形状を例として挙げたが、四角錐や三角錐であってもよい。
凸形状１４ａ，１４ｂのサイズとしては、好ましくは底面が直径３００〜２０００ｎｍで高さが４００〜２０００ｎｍの範囲であり、より好ましくは直径３００〜１０００ｎｍで高さが４００〜１０００ｎｍの範囲である。また、凸形状１４ａ，１４ｂの高さの差は１００〜１０００ｎｍの範囲が好ましく、隣り合う凸形状１４ａ，１４ｂの間隔は３０〜４００ｎｍが好ましい。具体的な凸形状１４ａ，１４ｂのサイズとしては、例えば凸形状１４ａを直径９００ｎｍで高さ８００ｎｍとし、凸形状１４ｂを直径９００ｎｍで高さ４００ｎｍとする。凸形状１４ａと凸形状１４ｂとの間隔は１００ｎｍとする。
また、図１に示したように、互いに隣り合う凸形状１４ａと凸形状１４ｂは高さが異なっており、ｒ面サファイア基板１１の主面からの高さが大きい凸形状１４ａと、小さい凸形状１４ｂが交互に配置されている。隣り合う凸形状１４ａ，１４ｂ同士のピッチは１μｍ以上であってもよいが、ａ面ＧａＮ層１２の結晶品質を向上させるためには１μｍ未満のピッチで形成することが好ましい。
ｒ面サファイア基板１１の表面にナノサイズの凸形状１４ａ，１４ｂを形成する方法としては、公知のナノインプリントとパターニングを用いることができる。一例として、ｒ面サファイア基板１１上にレジスト膜を塗布し、凸形状１４ａ，１４ｂに対応したパターンが形成されたモールドを用い、ナノインプリント技術を用いてレジスト膜にパターンを転写する。次にナノパターンが転写されたレジスト膜とｒ面サファイア基板１１に対して、塩素系ガスを用いて異方性エッチングすることで、ナノサイズの凸形状１４ａ，１４ｂがｒ面サファイア基板１１上に形成される。
次に、ナノサイズの凸形状１４ａ，１４ｂを複数形成したｒ面サファイア基板１１（ＮＰＳＳ）上に、例えば膜厚が３０ｎｍ程度のＡｌＮバッファ層をスパッタ法等で形成する。ＡｌＮバッファ層を形成するスパッタ法としては、ＡｌＮをターゲット材としてＡｒガスを用いることがより好ましい。ターゲット材となるＡｌＮとしては単結晶基板であっても粉末焼体であってもよく、その状態や形態は限定されない。
次に、ＡｌＮバッファ層の表面を洗浄した後に、キャリアガスとして水素、窒素を用い、Ｖ族原料としてアンモニア（ＮＨ３）を用い、ＩＩＩ族原料としてＴＭＧ（ＴｒｉｍｅｔｈｙｌＧａｌｌｉｕｍ）を用いて、ＭＯＣＶＤ法でａ面ＧａＮ層１２を成長させる。成長条件の一例としては、温度を１０１０℃まで昇温した後に成長温度を一定とし、リアクタ圧力とＶ／ＩＩＩ比および成長時間を変更する２段階の成長シーケンスを用いる。例えば、はじめにＶ／ＩＩＩ比を４０００〜５０００程度、圧力を９００〜１０００ｈＰａとして１０〜２０分程度維持し、次にＶ／ＩＩＩ比を１００〜２００程度、圧力を１００〜１５０ｈＰａとして９０〜１２０分維持する。ａ面ＧａＮ層１２を成長した後に室温まで冷却して取り出すことで、ｒ面サファイア基板１１の主面にナノサイズの凸形状１４ａ，１４ｂが複数形成され、ＡｌＮバッファ層およびａ面ＧａＮ層１２が形成された本実施形態の半導体成長用基板を得ることができる。
図１に示したように、ａ面ＧａＮ層１２が成長する際に、凸形状１４ａ，１４ｂの間における平坦面で生じた欠陥１３ａは、横方向成長によって小さい凸形状１４ｂの頂点に集約されていく。次に、ａ面ＧａＮ層１２が小さい凸形状１４ｂを埋める程度に成長した後には、横方向成長は大きい凸形状１４ａ方向に向かう。これにより、凸形状１４ａ周辺や凸形状１４ｂの頂点周辺に存在する欠陥１３ａは、さらに凸形状１４ａの頂点方向に曲げられて集約されて欠陥１３ｂとなる。
このように、ｒ面サファイア基板１１上に形成する凸形状１４ａ，１４ｂ高さの異ならせることで、ａ面ＧａＮ層１２に存在していた欠陥１３ａは最終的に大きい凸形状１４ａの頂点付近に集約された欠陥１３ｂとなる。したがって、ａ面ＧａＮ層１２の最表面にまで続く欠陥１３ｂの密度は、凸形状１４ａ，１４ｂ全体の密度よりも小さくなる。これにより、本実施形態の半導体成長用基板は、結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層を成長させることが可能となる。
図２は、ｒ面サファイア基板１１上に形成された凸形状１４ａ，１４ｂの配置例を示す模式平面図であり、図２（ａ）は正方格子状に配置した例を示し、図２（ｂ）は三角格子状に配置した例を示している。図２（ａ）（ｂ）中の横方向はｒ面サファイア基板１１のｍ軸方向であり、縦方向はｃ軸方向である。
図２（ａ）に示した正方格子状の配置では、実線で示した大きい凸形状１４ａと、破線で示した小さい凸形状１４ｂとが縦方向と横方向に交互に隣り合うように１：１の比率で配列されている。したがって、図１に示したように欠陥１３ａが大きい凸形状１４ａの頂点付近で欠陥１３ｂに集約されることで、全てを同じ高さの凸形状とする図１５の従来例よりも、欠陥密度を１／２程度に低減することができる。
図２（ｂ）に示した三角格子状の配置では、大きい凸形状１４ａの周囲を６個の小さい凸形状１４ｂでおり、凸形状１４ａは凸形状１４ｂと隣り合って１：２の比率で配列されている。したがって、全てを同じ高さの凸形状とする図１５の従来例よりも、欠陥密度を１／３程度に低減することができる。
図２（ａ）（ｂ）では、凸形状１４ａ，１４ｂの間隔を一定にした例を示したが、一定でなくともよい。また、凸形状１４ａ，１４ｂの高さに応じて両者の間隔を異ならせてもよく、例えば凸形状１４ａ，１４ｂを高く形成した場合に間隔を狭くするとしてもよい。
上述したように本実施形態の半導体成長用基板では、ｒ面サファイア基板１１の主面にナノサイズの凸形状１４ａ，１４ｂを複数形成しており、隣り合う凸形状１４ａと１４ｂの高さが異なっているので、欠陥１３ｂを大きい凸形状１４ａに集約し、欠陥密度を低減することができる。また、その上に成長するａ面ＧａＮ層１２の結晶性が良好で、異常成長を抑制して表面平坦性に優れた高品質なものとなる。
（第２実施形態）
次に、本発明の第２実施形態について図３を用いて説明する。図３は本実施形態の半導体装置であるＬＥＤを示す模式断面図である。図３に示すようにＬＥＤ１０は、ｒ面サファイア基板１１、ナノサイズの凸形状１４ａ，１４ｂ、ａ面ＧａＮ層１２、活性層１５、ｐ型半導体層１６、ｎ側電極１７、ｐ側電極１８を有している。
第１実施形態と同様に、ｒ面サファイア基板１１を用意し、ナノサイズの凸形状１４ａ，１４ｂを形成し、ＭＯＣＶＤ法でａ面ＧａＮ層１２をエピタキシャル成長する。続いて、ＭＯＣＶＤ法で活性層１５、ｐ型半導体層１６を順次成長して半導体基板を得る。
次に、フォトリソグラフィーとエッチングによりｐ型半導体層１６と活性層１５の一部を除去して ａ面ＧａＮ層１２の一部を露出させる。次に、ａ面ＧａＮ層１２とｐ型半導体層１６の露出面に蒸着等により電極材料を形成し、ダイシングして個別チップ化することでＬＥＤを得る。
活性層１５は、 ａ面ＧａＮ層１２上にエピタキシャル成長され、ａ面を主面とする半導体層であり、層内で電子と正孔が発光再結合することでＬＥＤ１０が発光する。活性層１５は、ａ面ＧａＮ層１２とｐ型半導体層１６よりもバンドギャップが小さい材料で構成されており、例えばＩｎＧａＮ、ＡｌＩｎＧａＮなどが挙げられる。活性層１５は意図的に不純物を含まないノンドープとしてもよく、ｎ型不純物を含むｎ型やｐ型不純物を含むｐ型としてもよい。活性層１５は、ａ面を主面とする半導体層なので、厚膜化してもピエゾ電界による電子と正孔の空間的な分離は生じにくく、電流密度を高くしても効率的に電
子と正孔が発光再結合できる。
ｐ型半導体層１６は、活性層１５上にエピタキシャル成長され、ａ面を主面とする半導体層であり、ｐ側電極１８から正孔が注入されて活性層１５に正孔を供給する層である。
ここでは ａ面ＧａＮ層１２、ｐ型半導体層１６をそれぞれ単層で説明したが、それぞれ材料や組成の異なる複数の層を含んでいるとしてもよく、例えば、ａ面ＧａＮ層１２とｐ型半導体層１６にクラッド層、コンタクト層、電流拡散層、電子ブロック層、導波路層などを含めてもよい。また、活性層１５も単層で説明したが、多重量子井戸構造（ＭＱＷ：Ｍｕｌｔｉ Ｑｕａｎｔｕｍ Ｗｅｌｌ）などの複数層で構成してもよい。
本実施の形態でも、高さの異なる凸形状１４ａ，１４ｂが隣り合って形成されたｒ面サファイア基板１１（ＮＰＳＳ）上にａ面ＧａＮ層１２、活性層１５、ｐ型半導体層１６をエピタキシャル成長している。したがって、第１実施形態で述べたようにａ面ＧａＮ層１２は結晶性も表面平坦性も良好であり、欠陥密度も低減されている。したがって、欠陥密度が低減されたａ面ＧａＮ層１２上に成長された活性層１５、ｐ型半導体層１６も結晶性と表面平坦性が良好となる。これにより、活性層１５、ｐ型半導体層１６の特性も良好になり、ＬＥＤの外部量子効率の向上などが見込まれる。
本発明の半導体装置であるＬＥＤは、上述したようにピエゾ電界によるドループが少なく、且つａ面内での異方性が小さく良好な結晶品質であることから高輝度化を実現できるので、車両用灯具などの灯具に用いることでチップ数の低減や高出力化を図ることが可能となる。また、半導体装置はＬＥＤに限定されず、半導体レーザであってもよく、二次元電子ガスを発生させる機能層を有する高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等の他の用途であっても
よい。
（第３実施形態）
次に、本発明の第３実施形態について図４を用いて説明する。図４は、第３実施形態における半導体成長用基板を示す模式断面図である。本実施形態では、ｒ面サファイア基板１１の表面に３種類の高さの凸形状１４ａ〜１４ｃが形成されており、ａ面ＧａＮ層１２が凸形状１４ａ〜１４ｃを埋めるように成長されている。一番高い凸形状１４ａの隣には２番目に高い凸形状１４ｂが配置され、凸形状１４ｂの隣に一番小さい凸形状１４ｃが配置されている。ここでは高さの異なる３種類の凸形状１４ａ〜１４ｃを説明するが、さらに多数の高さ水準の凸形状を形成するとしてもよい。
本実施形態でも、ａ面ＧａＮ層１２が成長する際に、凸形状１４ａ〜１４ｃの間における平坦面で生じた欠陥１３ａは、横方向成長によって一番小さい凸形状１４ｃの頂点に集約されていく。次に、ａ面ＧａＮ層１２が凸形状１４ｃを埋める程度に成長した後には、横方向成長は中程度の凸形状１４ｂ方向に向かう。これにより、凸形状１４ｃの頂点周辺に存在する欠陥１３ａは、さらに凸形状１４ｂの頂点方向に曲げられて集約される。さらに、ａ面ＧａＮ層１２が凸形状１４ｂを埋める程度に成長した後には、横方向成長は一番大きい凸形状１４ａ方向に向かい、凸形状１４ｂの頂点周辺に存在する欠陥１３ａは、さらに凸形状１４ａの頂点方向に曲げられて欠陥１３ｂに集約される。
本実施形態では、３種類以上の高さの異なる凸形状１４ａ〜１４ｃにより、欠陥１３ａを最も高い凸形状１４ａの頂点近傍で欠陥１３ｂに集約できる。したがって、ａ面ＧａＮ層１２は、欠陥密度をさらに低減して結晶性を良好なものとし、異常成長を抑制して表面平坦性に優れた高品質なものとなる。
（第４実施形態）
次に、本発明の第４実施形態について図５を用いて説明する。図５は、第４実施形態における半導体成長用基板を示す模式斜視図であり、図５（ａ）は円錐形状の例を示し、図５（ｂ）はライン形状の例を示している。図５（ａ）（ｂ）中の奥行方向はｒ面サファイア基板１１のｃ軸方向であり、横方向はｍ軸方向である。
図５（ａ）に示した例では、円錐形状の凸形状１４ａ〜１４ｃで高さが同じものをｃ軸方向に沿って並べて配置している。具体的な凸形状１４ａ〜１４ｃのサイズとしては、例えば凸形状１４ａを直径６００ｎｍで高さ１０５０ｎｍとし、凸形状１４ｂを直径６００ｎｍで高さ７００ｎｍとし、凸形状１４ｃを直径６００ｎｍで高さ３５０ｎｍとする。また、凸形状１４ａと凸形状１４ｂとの間隔は９０ｎｍとし、凸形状１４ｂと凸形状１４ｃとの間隔は１２０ｎｍとする。
図５（ｂ）に示した例では、高さの異なるライン形状の凸形状１４ａ，１４ｂをｃ軸方向に沿って形成している。具体的な凸形状１４ａ，１４ｂのサイズとしては、例えば凸形状１４ａの幅が５００ｎｍで高さ８００ｎｍとし、凸形状１４ｂの幅が５００ｎｍで高さ４００ｎｍとする。凸形状１４ａ，１４ｂは間隔１５０ｎｍの平坦部を介して隣り合っている。図５（ｂ）に示した例では、凸形状１４ａ，１４ｂがｃ軸方向に沿って形成されておりｃ軸方向には１μｍを超えているが、幅や高さは１μｍに満たないためナノサイズにの構造に含まれる。
ここでは図５（ａ）に円錐形状の凸形状１４ａ〜１４ｃを形成した例を示し、図５（ｂ）にライン形状の凸形状１４ａ，１４ｂを形成した例を示したが、円錐形状とライン形状を同一のｒ面サファイア基板１１上に混在させるとしてもよい。ａ面ＧａＮ層１２をエピタキシャル成長させる際には、ｃ軸方向への成長速度がｍ軸方向よりも大きいため、欠陥はｍ軸方向に沿って曲げられることになる。したがって、図５（ａ）（ｂ）で示したように高さの同じ凸形状１４ａ〜１４ｃや１４ａ，１４ｂをｃ軸に沿って形成することで、効果的に欠陥１３ａを最も高い凸形状１４ａの頂点近傍に集約することができる。
（第５実施形態）
次に、本発明の第５実施形態について図６を用いて説明する。図６は、第５実施形態における半導体成長用基板を示す模式断面図である。本実施形態では、図６に示すように高さの異なる凸形状１４ａ，１４ｂが隣り合って一体化している。平面的な配置は図２（ａ）に示した正方格子状であってもよく、図２（ｂ）に示した三角格子状であってもよい。また、図５（ａ）（ｂ）に示したように、高さの同じ凸形状１４ａ，１４ｂをｃ軸方向に沿って形成するとしてもよい。
具体的な凸形状１４ａ，１４ｂのサイズとしては、例えば凸形状１４ａを直径７００ｎｍで高さ８００ｎｍとし、凸形状１４ｂを直径４００ｎｍで高さ４００ｎｍとする。凸形状１４ａ，１４ｂの頂点間隔を１００ｎｍとすることで、凸形状１４ｂの頂点が凸形状１４ａの範囲内となり、両者は隣り合いながらも一体化されている。
本実施形態の半導体成長用基板でも、ｒ面サファイア基板１１の主面にナノサイズの凸形状１４ａ，１４ｂを複数形成しており、隣り合う凸形状１４ａと１４ｂの高さが異なっているので、欠陥１３ｂを大きい凸形状１４ａに集約し、欠陥密度を低減することができる。また、その上に成長するａ面ＧａＮ層１２の結晶性が良好で、異常成長を抑制して表面平坦性に優れた高品質なものとなる。
（第６実施形態）
次に、本発明の第６実施形態について図７〜図１３を用いて説明する。図７はｒ面サファイア基板２１上に円錐状の凸形状を三角格子状に配置した例を示す模式平面図である。図７に示したように、ｒ面サファイア基板２１上に断面が円錐形状の凸形状２２を三角格子状に形成する。ここで、凸形状２２のサイズは第１〜第５実施形態で述べたものと同程度である。また、図７中の横方向がｒ面サファイア基板２１のｃ軸方向であり、縦方向がｍ軸方向であり、ｃ軸方向に最近接の凸形状２２が並んでいる。
図８は、図７に示した半導体成長用基板にａ面ＧａＮ層１２を結晶成長させた表面のカソードルミネッセンス像である。図８中に複数の矢印で示した箇所には、ｃ軸方向に沿って黒い領域が並んでおり、凸形状２２の配置に対応して欠陥が集約されている。
図９は、図８に示した半導体成長用基板２１とａ面ＧａＮ層１２の断面ＴＥＭ像であり、図９（ａ）はｃ軸に沿った断面を示し、図９（ｂ）はｍ軸に沿った断面を示している。図９（ａ）は図７中のＡ−Ａ断面であり、ｃ軸方向に沿って配列した凸形状２２の中心位置での断面である。図９（ｂ）は図７中のＢ−Ｂ断面である。図９（ａ）ではｃ軸方向に沿った全域に欠陥が残っているが、図９（ｂ）では凸形状２２の間では欠陥が斜め方向に曲がっており、凸形状２２の頂部近傍に集約されている。この欠陥の曲がりは、ａ面ＧａＮ層１２の横方向成長によるものであり、ａ面ＧａＮ層１２の表面までに可能な限り減少させることが好ましい。
図１０は、第６実施形態における半導体成長用基板を示す模式斜視図である。本実施形態の半導体成長用基板は、ｒ面サファイア基板３１上にナノサイズの凸形状３２がｃ軸方向に沿って複数形成されている。ここで、凸形状３２がナノサイズであるとは、凸形状３２の幅と高さが１μｍに満たないことをいう。図１０では凸形状３２の延伸する方向がｃ軸方向と一致している例を示したが、３０°未満の角度だけｃ軸に対して斜め方向に伸びていてもよい。
図１１は、凸形状３２の構造を模式的に示す部分拡大断面図であり、図１１（ａ）は頂部断面が半円形状の例を示し、図１１（ｂ）は頂部に稜線部が形成された例を示している。図１１（ａ）に示した例では、ｒ面サファイア基板３１の主面から側壁面部３３が立ち上がって形成されており、側壁面部３３の上方には曲面部３４が形成されている。側壁面部３３は主面に対して垂直に形成されていることが好ましいが、主面に対して傾斜する面として形成されていてもよい。また、曲面部３４は断面が半円形状に形成された曲面であり、側壁面部３３の幅と直径が同程度の曲率で形成されている。曲面部３４の最上部は、凸形状３２の頂部３５となっている。
図１１（ｂ）に示した例でも、ｒ面サファイア基板３１の主面から側壁面部３３が立ち上がって形成されており、側壁面部３３の上方には曲面部３４が形成されている。曲面部３４は凸形状の幅Ｄとは直径が異なる曲率で形成された曲面であり、凸形状３２の頂部３５は２つの曲面部３４が交わってｃ軸に沿った稜線部を構成している。
側壁面部３３がｒ面サファイア基板３１の主面に対して略垂直であるため、ａ面ＧａＮ層１２を結晶成長させる際には側壁面部３３の表面からは結晶成長しない。また、側壁面部３３よりも上方には曲面部３４が形成されており、曲面部３４が所定の曲率をもって形成されているため、サファイアにおける特定の結晶面方位が露出しない。これにより、曲面部３４の表面からもａ面ＧａＮ層１２は結晶成長しにくくなる。したがって、ａ面ＧａＮ層１２は、凸形状３１同士の間に露出する主面から結晶成長する。特に、図１１（ｂ）に示し凸形状３１の頂部３５に稜線部が構成されている例では、頂部３５の周辺においてもサファイアのｒ面が露出せず、頂部３５からのａ面ＧａＮ層１２の結晶成長を効果的に抑制することができる。
図１２は、凸形状のアスペクト比Ｈ／Ｄが小さい場合の欠陥継続を模式的に示す図であり、図１２（ａ）は断面図であり、図１２（ｂ）は斜視図である。凸形状３２の幅をＤとし、高さをＨとし、凸形状３２同士の間隔をＳとする。図１２では高さＨと幅Ｄの比率であるアスペクト比Ｈ／Ｄが０．７の場合を例示している。図１２に示したように、アスペクト比Ｈ／Ｄが１未満の場合には、ｒ面サファイア基板３１の主面から成長したａ面ＧａＮ層１２が横方向成長しても、欠陥が側壁面部３３と曲面部３４を超えて凸形状３２よりも上方に継続してしまう。したがって、ａ面ＧａＮ層１２の表面では、凸形状３２の上方に欠陥密度の高い領域が形成され、凸形状３２の間には欠陥密度の低い領域が形成される。
図１３は、凸形状のアスペクト比Ｈ／Ｄが適切な場合の欠陥阻止を模式的に示す図であり、図１３（ａ）は断面図であり、図１３（ｂ）は斜視図である。図１３では高さＨと幅Ｄの比率であるアスペクト比Ｈ／Ｄが１．４の場合を例示している。図１３に示したように、アスペクト比Ｈ／Ｄが１以上の場合には、ｒ面サファイア基板３１の主面から成長したａ面ＧａＮ層１２が横方向成長することで、欠陥が側壁面部３３に到達してａ面ＧａＮ層１２中に埋まるため、凸形状３２よりも上方に継続しない。したがって、ａ面ＧａＮ層１２の表面全域にわたって欠陥密度を低減することができる。
凸形状３２の間隔Ｓは、狭すぎるとａ面ＧａＮ層１２の結晶成長時に原料供給が阻害されて良好に結晶成長を行うことが困難になり、広すぎると結晶成長が開始する主面の面積が大きくなるため貫通転位や欠陥が発生する領域が多くなる。したがって間隔Ｓは、２００ｎｍ以上５００ｎｍ以下の範囲が好ましく、３００ｎｍ以上４００ｎｍ以下の範囲であることがより好ましい。
凸形状３２の高さＨは、低すぎると図１２に示したように横方向成長でも側壁面部３３に到達せず欠陥を低減できず、高すぎるとａ面ＧａＮ層１２の結晶成長時に原料供給が阻害されて良好に結晶成長を行うことが困難になる。したがって高さＨは、５００ｎｍ以上１２００ｎｍ以下の範囲が好ましく、７００ｎｍ以上１０００ｎｍ未満の範囲であることがより好ましい。
凸形状３２の幅Ｄは、大きすぎると横方向成長でａ面ＧａＮ層１２が凸形状３２全体を埋めて成長するまでの厚さが必要になるため好ましくなく、小さすぎると凸形状３２の上方でのａ面ＧａＮ層１２の横方向成長が継続されず、欠陥の低減が不十分になるため好ましくない。したがって幅Ｄは、３００ｎｍ以上１２００ｎｍ以下の範囲が好ましく、５００ｎｍ以上１０００ｎｍ未満の範囲であることがより好ましい。
アスペクト比Ｈ／Ｄは、ａ面ＧａＮ層１２の横方向成長で貫通転位や欠陥を側壁面部３３に到達させるために１以上が必要であるが、大きすぎるとａ面ＧａＮ層１２の結晶成長時に原料供給が阻害されて良好に結晶成長を行うことが困難になる。したがってアスペクト比Ｈ／Ｄは、１以上４以下の範囲が好ましく、１以上２以下の範囲であることがより好ましい。
上述したように本実施形態の半導体成長用基板では、ｒ面サファイア基板３１の主面にナノサイズの凸形状３２を複数形成しており、凸形状３２がサファイアのｃ軸方向に沿って形成されて高さＨと幅Ｄのアスペクト比Ｈ／Ｄが１以上４以下の範囲であることで、横方向成長で欠陥を凸形状３２の側壁面部に到達させて欠陥密度を低減することができる。また、その上に成長するａ面ＧａＮ層１２の結晶性が良好で、異常成長を抑制して表面平坦性に優れた高品質なものとなる。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
１０…ＬＥＤ
１１，２１，３１…ｒ面サファイア基板
１２…ａ面ＧａＮ層
１３ａ，１３ｂ…欠陥
１４ａ〜１４ｃ，２２，３２…凸形状
３３…側壁面部
３４…曲面部
３５…頂部
１５…活性層
１６…ｐ型半導体層
１７…ｎ側電極
１８…ｐ側電極

Claims (12)

  1. サファイアのｒ面を主面とし、前記主面にナノサイズの凸形状が複数形成されており、隣り合う前記凸形状の高さが異なっていることを特徴とする半導体成長用基板。
  2. 請求項１に記載の半導体成長用基板であって、
    前記凸形状は、前記主面の面内方向における最大寸法が１μｍ未満であることを特徴とする半導体成長用基板。
  3. 請求項１または２に記載の半導体成長用基板であって、
    前記凸形状の高さは、前記主面内に３種類以上存在することを特徴とする半導体成長用基板。
  4. 請求項１から３の何れか一つに記載の半導体成長用基板であって、
    同じ高さの前記凸形状が前記サファイアのｃ軸方向に沿って形成されていることを特徴とする半導体成長用基板。
  5. 請求項１から４の何れか一つに記載の半導体成長用基板であって、
    異なる高さの隣り合う前記凸形状が一体化していることを特徴とする半導体成長用基板。
  6. サファイアのｒ面を主面とし、前記主面にナノサイズの凸形状が複数形成されており、
    前記凸形状が前記サファイアのｃ軸方向に沿って形成され、
    前記凸形状の高さＨと幅Ｄのアスペクト比Ｈ／Ｄが１以上４以下の範囲であることを特徴とする半導体成長用基板。
  7. 請求項６に記載の半導体成長用基板であって、
    前記凸形状の間隔Ｓが２００ｎｍ以上５００ｎｍ以下の範囲であることを特徴とする半導体成長用基板。
  8. 請求項６または７に記載の半導体成長用基板であって、
    前記凸形状は、前記主面から立ち上がって形成された側壁面部と、前記側壁面より上方に形成された曲面部とを有することを特徴とする半導体成長用基板。
  9. 請求項８に記載の半導体成長用基板であって、
    前記曲面部は、前記凸形状の幅Ｄとは直径が異なる曲率で形成されており、
    前記凸形状の頂部には２つの前記曲面部が交わる稜線部が形成されていることを特徴とする半導体成長用基板。
  10. 請求項１から９の何れか一つに記載の半導体成長用基板を用い、
    前記半導体成長用基板上に機能層を備えることを特徴とする半導体素子。
  11. 請求項１から９の何れか一つに記載の半導体成長用基板を用い、
    前記半導体成長用基板上に活性層を備えることを特徴とする半導体発光素子。
  12. ｒ面を主面とするサファイア上に、隣り合う凸形状の高さが異なるように、ナノサイズ
    の前記凸形状を複数形成する工程と、
    前記主面上に窒化物半導体層を成長する工程と、を備えることを特徴とする半導体素子製造方法。
JP2019095079A 2018-06-05 2019-05-21 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法 Active JP7305428B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE112019002873.1T DE112019002873T5 (de) 2018-06-05 2019-06-04 Substrat zum wachsen eines halbleiters, halbleiterelement, lichtemittierendes halbleiterelement und verfahren zur herstellung eines halbleiterelements
US15/734,481 US20210257515A1 (en) 2018-06-05 2019-06-04 Semiconductor growth substrate, semiconductor element, semiconductor light emitting element, and method for manufacturing semiconductor element
CN201980038015.8A CN112236874A (zh) 2018-06-05 2019-06-04 半导体生长用基板、半导体元件、半导体发光元件以及半导体元件制造方法
PCT/JP2019/022117 WO2019235459A1 (ja) 2018-06-05 2019-06-04 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018107594 2018-06-05
JP2018107594 2018-06-05

Publications (2)

Publication Number Publication Date
JP2019212904A true JP2019212904A (ja) 2019-12-12
JP7305428B2 JP7305428B2 (ja) 2023-07-10

Family

ID=68845547

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019095079A Active JP7305428B2 (ja) 2018-06-05 2019-05-21 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法

Country Status (4)

Country Link
US (1) US20210257515A1 (ja)
JP (1) JP7305428B2 (ja)
CN (1) CN112236874A (ja)
DE (1) DE112019002873T5 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230008964A (ko) * 2021-07-08 2023-01-17 웨이브로드 주식회사 비발광 3족 질화물 반도체 적층체를 제조하는 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010225787A (ja) * 2009-03-23 2010-10-07 Yamaguchi Univ サファイア基板の製造方法、および半導体装置
JP2011211075A (ja) * 2010-03-30 2011-10-20 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子の製造方法
WO2013128894A1 (ja) * 2012-02-27 2013-09-06 国立大学法人山口大学 半導体発光素子
US20150137072A1 (en) * 2013-11-19 2015-05-21 Gwangju Institute Of Science And Technology Mask for forming semiconductor layer, semiconductor device, and method of fabricating the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW544956B (en) * 2001-06-13 2003-08-01 Matsushita Electric Ind Co Ltd Nitride semiconductor, production method therefor and nitride semiconductor element
US20080121903A1 (en) * 2006-11-24 2008-05-29 Sony Corporation Method for manufacturing light-emitting diode, light-emitting diode, lightsource cell unit, light-emitting diode backlight, light-emitting diode illuminating device, light-emitting diode display, and electronic apparatus
CN101330002A (zh) * 2007-06-20 2008-12-24 中国科学院半导体研究所 用于氮化物外延生长的图形蓝宝石衬底的制作方法
JP4768894B2 (ja) * 2009-09-07 2011-09-07 エルシード株式会社 半導体発光素子
JP5725023B2 (ja) * 2010-06-28 2015-05-27 日亜化学工業株式会社 サファイア基板とその製造方法及び窒化物半導体発光素子
JP5724819B2 (ja) * 2011-10-17 2015-05-27 日立金属株式会社 窒化物半導体成長用基板及びその製造方法、窒化物半導体エピタキシャル基板、並びに窒化物半導体素子
CN105280776B (zh) * 2014-05-30 2019-01-01 日亚化学工业株式会社 氮化物半导体元件及其制造方法
JP6436694B2 (ja) * 2014-09-17 2018-12-12 住友化学株式会社 窒化物半導体テンプレートの製造方法
KR20180037038A (ko) * 2015-09-30 2018-04-10 아사히 가세이 가부시키가이샤 광학 기재, 반도체 발광 소자용 기판 및 반도체 발광 소자
US20170170362A1 (en) * 2015-12-14 2017-06-15 Rubicon Technology, Inc. Patterned Wafer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010225787A (ja) * 2009-03-23 2010-10-07 Yamaguchi Univ サファイア基板の製造方法、および半導体装置
JP2011211075A (ja) * 2010-03-30 2011-10-20 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子の製造方法
WO2013128894A1 (ja) * 2012-02-27 2013-09-06 国立大学法人山口大学 半導体発光素子
US20150137072A1 (en) * 2013-11-19 2015-05-21 Gwangju Institute Of Science And Technology Mask for forming semiconductor layer, semiconductor device, and method of fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230008964A (ko) * 2021-07-08 2023-01-17 웨이브로드 주식회사 비발광 3족 질화물 반도체 적층체를 제조하는 방법
KR102591147B1 (ko) * 2021-07-08 2023-10-19 웨이브로드 주식회사 비발광 3족 질화물 반도체 적층체를 제조하는 방법

Also Published As

Publication number Publication date
CN112236874A (zh) 2021-01-15
DE112019002873T5 (de) 2021-03-11
JP7305428B2 (ja) 2023-07-10
US20210257515A1 (en) 2021-08-19

Similar Documents

Publication Publication Date Title
US8946772B2 (en) Substrate for epitaxial growth, process for manufacturing GaN-based semiconductor film, GaN-based semiconductor film, process for manufacturing GaN-based semiconductor light emitting element and GaN-based semiconductor light emitting element
JP4696285B2 (ja) Ｒ面サファイア基板とそれを用いたエピタキシャル基板及び半導体装置、並びにその製造方法
US20050221593A1 (en) Selective growth method, and semiconductor light emitting device and fabrication method thereof
JP2001181096A (ja) Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
JP2009147305A (ja) 半極性窒化物単結晶薄膜の成長方法及びこれを用いた窒化物半導体発光素子の製造方法
JP6278285B2 (ja) 半導体発光素子、半導体発光素子の製造方法、ｌｅｄ素子、電子線励起型光源装置
US20110175126A1 (en) Light-emitting diode structure
JP3696003B2 (ja) 窒化物系半導体層の形成方法
JP2010177552A (ja) 極性面を有する窒化物半導体成長基板
JP2013035711A (ja) 六角棒状ＧａＮ系半導体結晶およびその製造方法
WO2014136393A1 (ja) 加工基板及びそれを用いた半導体装置
JP7305428B2 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
US10995403B2 (en) Method of forming aluminum nitride film and method of manufacturing semiconductor light-emitting element
WO2019235459A1 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
JP5265404B2 (ja) 窒化物半導体発光素子およびその製造方法
JP2009141085A (ja) 窒化物半導体素子
JP3680751B2 (ja) Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
JP2005142415A (ja) ＧａＮ系ＩＩＩ−Ｖ族化合物半導体層の選択成長方法、半導体発光素子の製造方法および画像表示装置の製造方法
JP7350477B2 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体成長用基板の製造方法
JP4924498B2 (ja) 窒化物系半導体発光素子、エピタキシャルウエハ、及び窒化物系半導体発光素子を作製する方法
JP2006066787A (ja) サファイア基板とそれを用いた発光装置
JP2019040898A (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
JP7284648B2 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
JP2005019964A (ja) 紫外線発光素子
JP4897285B2 (ja) 半導体装置用基材およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220401

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230315

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230613

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230628

R150 Certificate of patent or registration of utility model

Ref document number: 7305428

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150