WO2019039240A1 - 半導体成長用基板、半導体素子、半導体発光素子、および半導体素子の製造方法 - Google Patents

半導体成長用基板、半導体素子、半導体発光素子、および半導体素子の製造方法 Download PDF

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大樹 神野
上山　智
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株式会社小糸製作所
学校法人 名城大学
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Definitions

  • the present disclosure relates to a semiconductor growth substrate, a semiconductor device, a semiconductor light emitting device, and a method of manufacturing a semiconductor device, and in particular, a semiconductor growth substrate for growing an a-plane GaN crystal layer, a semiconductor device, a semiconductor light emitting device, and a semiconductor device. On the way.
  • a compound semiconductor of gallium nitride (GaN) based material is generally used as an LED emitting violet to blue used for illumination.
  • GaN gallium nitride
  • LEDs Light Emitting Diodes
  • the thickness of the light emitting layer is increased to lower the carrier density inside the light emitting layer so that electrons and holes can be efficiently emitted and recombined even if the current density is increased. There is a need.
  • the light emitting layer is formed of a GaN-based material having a nonpolar or semipolar plane orientation as the main surface, thereby eliminating the influence of the piezoelectric field in the stacking direction and achieving a thick film.
  • Techniques have also been proposed to enable light emission with current.
  • the a-plane and the m-plane are nonpolar planes, and an r-plane is a representative example of the antipolar plane.
  • Patent Document 1 discloses a technique of growing an a-plane GaN layer on the r-plane of a sapphire substrate using metal organic chemical vapor deposition (MOCVD).
  • MOCVD metal organic chemical vapor deposition
  • the a-plane GaN layer formed on the r-plane sapphire substrate is used as a base layer, and the n-type layer, the light emitting layer and the p-type layer are sequentially grown to make the main surface of the light emitting layer a thick It is possible to improve the droop characteristics of the LED.
  • the defect density of the nitride semiconductor layer is reduced by using a PSS substrate (PSS: Patterned Sapphire Substrate) in which a concavo-convex structure is formed on the sapphire substrate.
  • PSS substrate Patterned Sapphire Substrate
  • Technology is known.
  • the main surface of the growing semiconductor layer is also a c-plane having a small in-plane anisotropy, the growth proceeds isotropically. As a result, dislocations bend in the semiconductor layer grown in the lateral direction on the concavo-convex structure, and dislocations and defects continuing to the surface of the semiconductor layer are reduced.
  • the + c axis direction, the ⁇ c axis direction, and the m axis direction exist in the growth plane, and the in-plane anisotropy is large. Therefore, abnormal growth occurs on the concavo-convex structure even if a PSS substrate having the r plane as the main surface is used. Therefore, it is difficult to obtain a high quality a-plane GaN layer having good crystallinity and excellent surface flatness.
  • FIG. 9 (a) is a SEM image showing the surface of an r-plane sapphire substrate having a non-flat portion with a size of several ⁇ m formed on the main surface, and (b) is a SEM showing the entire a-plane GaN layer. (C) is an SEM image showing an enlarged part of the cross section of the a-plane GaN layer, and (d) is an SEM image showing an enlarged part of the surface of the a-plane GaN layer is there.
  • a plurality of conical projections each having a height and a width of several ⁇ m are formed on the main surface of the r-plane sapphire substrate, and an AlN buffer layer and an a-plane GaN layer are grown.
  • an a-plane GaN layer in a surface state as shown in (b) of FIG. 9 was obtained.
  • an abnormal growth region is generated inside the a-plane GaN layer above the non-flat portion. Further, an enlarged image of the circled area in (b) of FIG. 9 is shown in (d) of FIG. The influence of abnormal growth also remains on the surface of the a-plane GaN layer, and it can be seen that the crystallinity and surface flatness of the a-plane GaN layer are not good.
  • An object of the present disclosure is to provide a semiconductor growth substrate, a semiconductor element, a semiconductor light emitting element, and a semiconductor element manufacturing method capable of growing a high quality a-plane GaN layer having good crystallinity and excellent surface flatness. It is to provide.
  • One aspect for achieving the above object is a semiconductor growth substrate, in which an r-plane of sapphire is a main surface, and a nano-sized non-flat portion is formed on the main surface.
  • the non-flat portion may have a maximum dimension in the in-plane direction of the main surface of less than 1 ⁇ m.
  • the above-described semiconductor growth substrate may include an a-plane GaN layer on the main surface.
  • the above-described semiconductor growth substrate may include an AlN buffer layer between the main surface and the a-plane GaN layer.
  • a plurality of the non-flat portions may be arranged in a triangular lattice on the main surface.
  • One embodiment for achieving the above object is a semiconductor device, which comprises a functional layer on the above-mentioned substrate for semiconductor growth.
  • One embodiment for achieving the above object is a semiconductor light emitting device, which comprises an active layer on the above described substrate for semiconductor growth.
  • One embodiment for achieving the above object is a method for manufacturing a semiconductor device, comprising the steps of: forming a nano-sized non-flat portion on sapphire having an r-plane as a main surface; and a nitride semiconductor on the main surface Growing the layer.
  • the nanosize non-flat portion is formed on the r-plane of sapphire, the uneven abnormal growth is suppressed, and a high quality a with excellent crystallinity and excellent surface flatness a It is possible to grow planar GaN layers.
  • 1 schematically shows a semiconductor growth substrate according to a first embodiment.
  • the formation method of the nanosize non-flat part which concerns on 1st embodiment is shown.
  • 6 shows a growth sequence of an a-plane GaN layer according to the first embodiment.
  • It is a SEM image which shows the 1st Example of the board
  • It is a graph which shows the half value width as a result of having performed the X-ray rocking curve measurement of an a-plane GaN layer about the 1st example and the 1st comparative example of the board
  • the structure of the 1st example and the 2nd example of the substrate for semiconductor growth concerning a first embodiment is typically shown with the 1st comparative example and the 2nd comparative example.
  • the result of the X-ray rocking curve measurement about the 1st example of a substrate for semiconductor growth concerning a first embodiment and the 2nd example is shown with the 1st comparative example and the 2nd comparative example.
  • FIG. 1 (a) and (b) are respectively a cross-sectional view and a plan view schematically showing a semiconductor growth substrate S according to the first embodiment.
  • a semiconductor growth substrate S includes an r-plane sapphire substrate 1 whose main surface is a hexagonal r-plane and an AlN buffer layer 2 formed on the r-plane sapphire substrate 1. And an a-plane GaN layer 3 whose main surface is the a-plane formed on the AlN buffer layer 2. On the main surface of the r-plane sapphire substrate 1, a non-flat portion 1a of nano size is formed.
  • Such an r-plane sapphire substrate 1 is also referred to as an NPSS (Nano-Patterned Sapphire Substrate) substrate.
  • a just substrate having an inclination angle of 0 degrees is used as the r-plane sapphire substrate 1.
  • an off-substrate in which the r-plane is inclined several degrees in a predetermined plane direction may be used.
  • the nanosized non-flat portion 1 a is a nanosized uneven structure formed by processing the main surface of the r-plane sapphire substrate 1.
  • the nano-sized non-flat portion 1a for example, one in which a plurality of conical projections are periodically arranged.
  • the expression “the non-flat portion 1a is nano-sized” means that the height or depth of the concave or convex portion constituting the non-flat portion 1a and the size in the width direction are less than 1 ⁇ m.
  • a plurality of nano-sized non-flat portions 1 a are arranged in a triangular lattice on the main surface. Further, one side of the triangular lattice is parallel to the c-axis direction of the a-plane GaN layer 3 grown on the r-plane sapphire substrate 1.
  • the pitch of adjacent non-flat portions 1a may be 1 ⁇ m or more, but in order to improve the crystal quality of the a-plane GaN layer 3, the pitch is preferably less than 1 ⁇ m.
  • the AlN buffer layer 2 is a layer for alleviating the difference in lattice constant between the r-plane sapphire substrate 1 and the a-plane GaN layer 3.
  • the thickness of the AlN buffer layer 2 is preferably in the range of 5 to 300 nm, more preferably in the range of 5 to 90 nm, and still more preferably in the range of 5 to 30 nm. If the AlN buffer layer 2 is too thick, the crystal quality of the a-plane GaN layer 3 is degraded.
  • the AlN buffer layer 2 is formed between the r-plane sapphire substrate 1 and the a-plane GaN layer 3.
  • the crystal quality of the a-plane GaN layer 3 is improved by forming the nano-sized non-flat portion 1 a on the main surface of the r-plane sapphire substrate 1 without interposing the AlN buffer layer 2. Surface flatness can be improved.
  • the a-plane GaN layer 3 is a base layer grown so that the main surface becomes an a-plane, and is a layer for epitaxially growing a nitride semiconductor layer thereon.
  • a method of forming the a-plane GaN layer 3 known methods such as MOCVD method and HVPE (Hydride Vapor Phase Epitaxy) method (hydride vapor phase growth method) can be used, but it is preferable to use the MOCVD method.
  • the thickness of the a-plane GaN layer 3 is not particularly limited, but is preferably 1 ⁇ m or more.
  • FIG. 2 shows a resist application process
  • FIG. 3 shows a growth sequence of the a-plane GaN layer 3 according to the present embodiment.
  • a single crystal sapphire substrate 1 having an r plane as a main surface is prepared, and a resist film 4 is formed on the main surface of the sapphire substrate 1 using a spin coating method or the like. Is applied.
  • the type of the resist film 4 may be a thermosetting type or a UV curing type, as long as nano-sized patterning is possible.
  • the pattern is transferred onto the resist film 4 by the nanoimprinting technique using the mold 5 on which the predetermined pattern is formed.
  • the mold 5 in which the non-flat portion of nanosize is formed is pressed against the resist film 4, and the resist film 4 is cured using a known method such as heat curing or UV curing.
  • the material of the mold 5 is optional as long as nano-sized patterning is possible.
  • the recess of the mold 5 has a circular shape of less than 1 ⁇ m.
  • the sapphire substrate 1 is etched using the patterned resist film 4.
  • a method of etching the sapphire substrate 1 dry etching using a chlorine-based gas such as BCl 3 can be exemplified.
  • the resist film 4 is also etched, and the size of the patterned resist film 4 also gradually decreases. Thereby, the etching surface of the sapphire substrate 1 is tapered toward the resist film 4.
  • the resist film 4 is removed to clean the surface of the sapphire substrate 1.
  • a plurality of non-flat portions 1 a of nano size are formed on the main surface of the sapphire substrate 1.
  • the upper part of the nano-sized non-flat portion 1 a is a flat surface.
  • the nano-sized non-flat portion 1a can be formed as a conical protrusion having a pointed top.
  • a semiconductor growth substrate is obtained in which a plurality of nanosized non-flat portions 1a are formed on the main surface of the sapphire substrate 1 having the r-plane as the main surface.
  • the sapphire substrate 1 whose main surface is the r-plane on which the nano-sized non-flat portion 1a shown in (d) of FIG. 2 is formed, the crystallinity is good and the surface flatness is excellent as described later It is possible to grow high quality a-plane GaN layers.
  • an AlN buffer layer 2 having a thickness of, for example, about 30 nm is formed on a sapphire substrate 1 (NPSS) in which a plurality of nanosized nonflat portions 1a are formed.
  • NPSS sapphire substrate 1
  • a method of forming the AlN buffer layer 2 known methods such as the MOCVD method and the sputtering method can be used, but the sputtering method is preferably used.
  • As a sputtering method for forming the AlN buffer layer 2 reactive sputtering using N 2 and Ar gas with Al as a target material may be adopted, but it is more preferable to use Ar gas with AlN as a target material.
  • the AlN to be a target material may be a single crystal substrate or a powder sintered body, and the state and the form thereof are arbitrary.
  • the AlN buffer layer 2 is formed by reactive sputtering using N 2 and Ar gas for Al as a target material, in addition to the physical deposition process of the AlN film, the reaction between the Al target material and N 2 gas We need to consider the process. Therefore, in the reactive sputtering method, it is difficult to appropriately set and control the film forming conditions for obtaining the desired AlN buffer layer 2. In particular, as the area of the semiconductor substrate increases, the in-plane distribution of the substrate surface also needs to be taken into consideration, which further increases the degree of difficulty.
  • the setting and control of the film forming conditions when forming the AlN buffer layer 2 is better when using the sputtering method using Ar gas for AlN as a target material than forming the AlN buffer layer 2 by reactive sputtering. Is easy. In addition, even if the area of the semiconductor substrate is increased, it is easy to cope with it.
  • step (I) after the surface of the AlN buffer layer 2 is cleaned, hydrogen and nitrogen are used as a carrier gas, ammonia (NH 3 ) is used as a group V source, and TMG (Tri Methyl Gallium) is used as a group III source.
  • the a-plane GaN layer 3 is grown to about 4 ⁇ m by the MOCVD method.
  • the growth sequence is composed of two stages as shown in FIG. Specifically, in step (I) and step (II) after the temperature is increased to 1010 ° C., the growth temperature is made constant, and the reactor pressure, the V / III ratio, and the growth time are changed.
  • step (I) for example, the V / III ratio is about 4000 to 5000, and a pressure of 900 to 1000 hPa is maintained for about 10 to 20 minutes.
  • step (II) for example, the V / III ratio is about 100 to 200, and a pressure of 100 to 150 hPa is maintained for about 90 to 120 minutes.
  • FIG. 4 (a) is a SEM image showing the upper surface of the r-plane sapphire substrate (NPSS) on which the nano-sized non-flat portion 1a is formed, and (b) is an enlarged nano-sized non-flat portion 1a.
  • C is an enlarged SEM image of the cross section of the semiconductor growth substrate S after the a-plane GaN layer 3 is grown, and (d) is an a-plane. It is a SEM image which shows the substrate S for semiconductor growth after growing the GaN layer 3 in a bird's-eye view.
  • a plurality of conical-shaped projections are formed in a triangular lattice on the main surface of the sapphire substrate 1 having the r surface as the main surface. It is done.
  • Each protrusion has a width D of 900 nm and a height H of 600 nm.
  • the spacing P between adjacent protrusions is 100 nm.
  • the AlN buffer layer 2 with a thickness of 30 nm was formed on the sapphire substrate 1 by sputtering, and the a-plane GaN layer 3 with a thickness of 4 ⁇ m was grown by MOCVD.
  • no abnormal growth occurred in the a-plane GaN layer 3 and as shown in (d) of FIG.
  • a sapphire substrate having an r-plane with no non-flat portion as its main surface is prepared, and an AlN buffer layer 2 with a thickness of 30 nm is formed by sputtering as in the first embodiment, and a thickness of 4 ⁇ m is obtained by MOCVD.
  • A-plane GaN layer 3 was grown.
  • FIG. 5 is a graph showing the half width of the result of X-ray rocking curve measurement of the a-plane GaN layer 3 for the first example and the first comparative example.
  • the vertical axis in the graph indicates the X-ray rocking curve full width at half maximum (XRC-FWHM).
  • XRC-FWHM X-ray rocking curve full width at half maximum
  • a-GaN / AlN / FSS is shown on the left as a first comparative example
  • a-GaN / AlN / NPSS is shown on the right as a first example.
  • the half width of the first embodiment is smaller than the half width of the first comparative example. From this fact, it can be seen that the a-plane GaN layer 3 with good crystallinity is formed.
  • a-plane GaN layer 3 was directly grown on the r-plane sapphire substrate 1 (NPSS) in which the non-flat portion 1a of nano size was formed.
  • NPSS r-plane sapphire substrate 1
  • a substrate for semiconductor growth according to the second example was obtained under the same conditions as the first example except that the a-plane GaN layer 3 was directly grown without the buffer layer 2 interposed therebetween.
  • a sapphire substrate having an r-plane on which the non-flat portion is not formed is prepared, and the a-plane GaN layer 3 is directly grown on the substrate.
  • a substrate for semiconductor growth according to the second comparative example was obtained under the same conditions as the first comparative example except that the a-plane GaN layer 3 was directly grown without the buffer layer 2 interposed therebetween.
  • FIG. 6 (a) schematically shows the structure of the semiconductor growth substrate according to the second comparative example, and (b) schematically shows the structure of the semiconductor growth substrate according to the second embodiment.
  • FIG. 7 shows the results of X-ray rocking curve measurement for the substrates for semiconductor growth according to the first embodiment, the second embodiment, the first comparative example, and the second comparative example.
  • (a) is the result of measurement from the c-axis direction for (11-20) diffraction
  • (b) is the result of measurement from the m-axis direction for (11-20) diffraction
  • (c) In each of the figures in which each of the results of measurement for (10-12) diffraction is shown, the result according to the first example is shown by a solid line, and the result according to the second example is shown by a rough broken line
  • the result according to the example is indicated by an alternate long and short dashed line, and the result according to the second comparative example is indicated by a fine dashed line.
  • the half width of each measurement result is shown in Table 1.
  • the column of sample structure in the table corresponds to the structure shown in FIG.
  • the half width is smaller than the second comparative example, and the a-plane GaN layer 3 having good crystallinity is formed.
  • the first comparison in which the AlN buffer layer 2 was formed without providing the non-flat portion on the main surface
  • the half width of the NPSS according to the second embodiment in which the non-flat portion 1a is formed without providing the AlN buffer layer is smaller than that in the example, and the crystallinity is smaller in the second embodiment and the first comparative example. It turns out that it is equivalent. Therefore, it is understood that in the NPSS according to the present embodiment, the crystallinity of the a-plane GaN layer 3 can be improved without providing the AlN buffer layer 2 and the crystallinity can be further improved by providing the AlN buffer layer 2.
  • the non-flat portion 1a of nano size is formed on the main surface of the sapphire substrate 1 having the r surface as the main surface, the a-plane GaN layer 3 grown thereon is Abnormal growth is suppressed, and a high quality substrate for semiconductor growth with excellent crystallinity and excellent surface flatness can be obtained.
  • FIG. 8 is a cross-sectional view schematically showing the LED 10.
  • the LED 10 includes a sapphire substrate 11 whose main surface is an r plane, a non-flat portion 11a of nano size, an AlN buffer layer 12, an a-plane GaN layer 13, an n-type semiconductor layer 14, a light emitting layer 15, a p-type semiconductor layer 16, n A side electrode 17 and a p-side electrode 18 are provided.
  • a sapphire substrate 11 having an r-plane as a main surface is prepared, a nanosized non-flat portion 11 a is formed, and an AlN buffer layer 12 is formed on the sapphire substrate 11 by sputtering.
  • the a-plane GaN layer 13 is epitaxially grown on the AlN buffer layer 12 by the method.
  • the n-type semiconductor layer 14, the light emitting layer 15, and the p-type semiconductor layer 16 are sequentially grown by the MOCVD method to obtain a semiconductor substrate.
  • parts of the p-type semiconductor layer 16 and the light emitting layer 15 are removed by photolithography and etching using a predetermined mold pattern. Thereby, a part of the n-type semiconductor layer 14 is exposed.
  • an electrode material is formed on the exposed surfaces of the n-type semiconductor layer 14 and the p-type semiconductor layer 16 by vapor deposition or the like, and the LED 10 is obtained by dicing and individual chip formation.
  • the n-type semiconductor layer 14 and the p-type semiconductor layer 16 are each a single layer.
  • the n-type semiconductor layer 14 and the p-type semiconductor layer 16 may include a plurality of layers having different materials and compositions.
  • a cladding layer, a contact layer, a current diffusion layer, an electron block layer, a waveguide layer, etc. may be included in the n-type semiconductor layer 14 and the p-type semiconductor layer 16.
  • the light emitting layer 15 is also a single layer.
  • the light emitting layer 15 may be composed of a plurality of layers such as a multi quantum well (MQW) structure.
  • MQW multi quantum well
  • the n-type semiconductor layer 14 is a semiconductor layer epitaxially grown on the a-plane GaN layer 13 and doped with an n-type impurity whose main surface is the a-plane.
  • the n-type semiconductor layer 14 injects electrons from the n-side electrode 17 and supplies the electrons to the light emitting layer 15.
  • Examples of the material constituting the n-type semiconductor layer 14 include GaN, AlGaN, InGaN, AlInGaN and the like as the III-V compound semiconductor layer, and Si and the like can be mentioned as the n-type impurity.
  • the light emitting layer 15 is a semiconductor layer epitaxially grown on the n-type semiconductor layer 14 and having the a-plane as a main surface. In the light emitting layer 15, the LED 10 emits light by light emission recombination of electrons and holes in the layer.
  • the light emitting layer 15 is made of a material having a smaller band gap than the n-type semiconductor layer 14 and the p-type semiconductor layer 16. Such materials include, for example, InGaN, AlInGaN, and the like.
  • the light emitting layer 15 may be intentionally non-doped without containing an impurity, or may be n-type containing an n-type impurity or p-type containing a p-type impurity.
  • the light emitting layer 15 is a semiconductor layer having the a-plane as the main surface, spatial separation of electrons and holes due to the piezoelectric field hardly occurs even if the light emitting layer 15 is thickened. Therefore, even if the current density is increased, electrons and holes can be efficiently recombined.
  • the p-type semiconductor layer 16 is a semiconductor layer epitaxially grown on the light emitting layer 15 and having the a-plane as a main surface.
  • the p-type semiconductor layer 16 supplies holes to the light emitting layer 15 when holes are injected from the p-side electrode 18.
  • Examples of the material constituting the p-type semiconductor layer 16 include GaN, AlGaN, InGaN, AlInGaN and the like as the III-V compound semiconductor layer, and Zn and Mg as the p-type impurity.
  • the AlN buffer layer 12 is formed by the sputtering method on the sapphire substrate 11 (NPSS) whose main surface is the r-plane on which the nanosized nonflat portion 11a is formed.
  • the n-type semiconductor layer 14, the light emitting layer 15, and the p-type semiconductor layer 16 are epitaxially grown using the underlayer 13 as an underlayer. Therefore, as in the first embodiment, the crystallinity and surface flatness of the a-plane GaN layer 13 are good, and the n-type semiconductor layer 14, the light emitting layer 15, and the p-type semiconductor layer 16 grown thereon are also good. The crystallinity and the surface flatness become good. As a result, the characteristics of the n-type semiconductor layer 14, the light emitting layer 15, and the p-type semiconductor layer 16 also become good, and improvement of the external quantum efficiency of the LED 10 is expected.
  • the LED 10 which is an example of the semiconductor device has a small amount of droop due to the piezoelectric field as described above and has a small anisotropy in the a-plane and a good crystal quality, high brightness can be realized. Therefore, by mounting the LED 10 on a lamp such as a vehicle lamp, it is possible to reduce the number of chips and to increase the output.
  • LED10 provided with the sapphire substrate 11 and the AlN buffer layer 12 which were formed in the main surface which is the non-flat part 11a of nanosize on r surface was shown.
  • the sapphire substrate 11 and the AlN buffer layer 12 may be removed from the back side of the substrate using techniques such as polishing, etching, and laser ablation.
  • the p-side electrode 18 and the n-side electrode 17 may be opposed by providing the n-side electrode 17 on the side from which the r-plane sapphire substrate 11 is removed.
  • the semiconductor device is not limited to the LED 10 described above.
  • a semiconductor laser, a high electron mobility transistor (HEMT), or the like can also be an example of the semiconductor device according to the present disclosure.
  • HEMT high electron mobility transistor
  • first to fourth embodiments are merely examples for facilitating the understanding of the present disclosure.
  • Each composition concerning a first embodiment to a fourth embodiment may be changed and improved suitably, unless it deviates from the meaning of this indication.
  • the configurations described with reference to the first to fourth embodiments can be combined or replaced with each other.

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Abstract

半導体成長用基板（Ｓ）を得るために、サファイア（１）のｒ面が主面とされ、主面にナノサイズの非平坦部（１ａ）が形成されている。非平坦部（１ａ）は、主面の面内方向における最大寸法が１μｍ未満である。

Description

半導体成長用基板、半導体素子、半導体発光素子、および半導体素子の製造方法
　本開示は、半導体成長用基板、半導体素子、半導体発光素子、および半導体素子の製造方法に関し、特にａ面ＧａＮ結晶層を成長させる半導体成長用基板、半導体素子、半導体発光素子、および半導体素子の製造方法に関する。
　照明に用いられる紫色から青色を発光するＬＥＤとしては、窒化ガリウム（ＧａＮ）系材料の化合物半導体が一般的に用いられている。近年になって、発光ダイオード（ＬＥＤ：Light Emitting Diode）を用いた照明装置等が普及するにつれ、ＬＥＤチップの高輝度化が望まれるようになってきた。ＬＥＤを高輝度化するためには、電流密度を高くしても効率的に電子と正孔が発光再結合できるように、発光層の膜厚を厚くして発光層内部でのキャリア密度を下げる必要がある。
　しかしながら、一般的に用いられているｃ面を主面とするＧａＮ系半導体材料では、ｃ軸方向にピエゾ電界が生じる。そのため、厚膜化した発光層内に電位差が生じ電子と正孔が空間的に分離してしまい、発光再結合の効率が著しく低下してしまうドループ特性が問題となっている。
　この問題を解決するため、非極性や半極性の面方位を主面としたＧａＮ系材料で発光層を形成することにより、積層方向へのピエゾ電界の影響を無くして厚膜化を図り、大電流での発光を可能にする技術も提案されている。ＧａＮ系半導体層では、ａ面やｍ面が非極性面であり、反極性面の代表例としてｒ面がある。
　特許文献１には、有機金属気相成長法（ＭＯＣＶＤ法：Metal Organic Chemical Vapor Deposition）を用いてサファイア基板のｒ面上にａ面ＧａＮ層を成長させる技術が開示されている。ｒ面サファイア基板上に形成されたａ面ＧａＮ層を下地層として用い、ｎ型層と発光層とｐ型層とを順次成長させることにより、発光層の主面をａ面として厚膜化とＬＥＤのドループ特性の改善を図ることができる。
　また、ｃ面サファイア基板上に窒化物系半導体層を成長させる場合に、サファイア基板に凹凸構造を形成したＰＳＳ基板（ＰＳＳ：Patterned Sapphire Substrate）を用いることにより、窒化物半導体層の欠陥密度を低減する技術が知られている。ｃ面を主面とするＰＳＳ基板では、成長する半導体層の主面も面内異方性の小さいｃ面であるので、等方的に成長が進行する。その結果、凹凸構造上に横方向に成長する半導体層中で転位が屈曲して、半導体層の表面にまで継続する転位や欠陥が減少する。
日本国特許出願公開２００８－２１４１３２号公報
　しかしながら、ｒ面サファイア基板上に形成されるａ面ＧａＮ層では、成長面内に＋ｃ軸方向、－ｃ軸方向、ｍ軸方向が存在して面内異方性が大きい。そのため、ｒ面を主面とするＰＳＳ基板を用いても凹凸構造上に異常成長が生じる。したがって、結晶性が良好で表面平坦性に優れた高品質のａ面ＧａＮ層を得ることが困難である。
　図９において、（ａ）は、主面に数μｍサイズの非平坦部が形成されたｒ面サファイア基板の表面を示すＳＥＭ像であり、（ｂ）は、ａ面ＧａＮ層の全体を示すＳＥＭ像であり、（ｃ）は、ａ面ＧａＮ層の断面の一部を拡大して示すＳＥＭ像であり、（ｄ）は、ａ面ＧａＮ層の表面の一部を拡大して示すＳＥＭ像である。
　図９の（ａ）に示されるように、高さと幅が数μｍである複数の円錐状の突起をｒ面サファイア基板の主面に形成し、ＡｌＮバッファ層とａ面ＧａＮ層を成長させたところ、図９の（ｂ）に示されるような表面状態のａ面ＧａＮ層が得られた。
　図９の（ｃ）において白い矢印で示されるように、非平坦部の上方にはａ面ＧａＮ層の内部に異常成長領域が生じている。また、図９の（ｂ）において丸で囲まれた領域を拡大した像が図９の（ｄ）に示されている。ａ面ＧａＮ層の表面にも異常成長の影響が残っており、ａ面ＧａＮ層の結晶性と表面平坦性が良好ではないことがわかる。
　本開示の目的は、結晶性が良好で表面平坦性に優れた高品質のａ面ＧａＮ層を成長させることが可能な半導体成長用基板、半導体素子、半導体発光素子、および半導体素子の製造方法を提供することである。
　上記の目的を達成するための一態様は、半導体成長用基板であって、サファイアのｒ面が主面とされ、前記主面にナノサイズの非平坦部が形成されている。
　このような構成によれば、サファイアのｒ面にナノサイズの非平坦部が形成されているので、凹凸状の異常成長が抑制され、結晶性が良好で表面平坦性に優れた高品質のａ面ＧａＮ層を成長させることが可能である。
　上記の半導体成長用基板においては、前記非平坦部は、前記主面の面内方向における最大寸法が１μｍ未満でありうる。
　上記の半導体成長用基板は、前記主面上にａ面ＧａＮ層を備えうる。
　上記の半導体成長用基板は、前記主面と前記ａ面ＧａＮ層との間にＡｌＮバッファ層を備えうる。
　上記の半導体成長用基板においては、前記非平坦部は、前記主面上に三角格子状に複数配列されうる。
　上記の目的を達成するための一態様は、半導体素子であって、上記の半導体成長用基板上に機能層を備えている。
　上記の目的を達成するための一態様は、半導体発光素子であって、上記の半導体成長用基板上に活性層を備えている。
　上記の目的を達成するための一態様は、半導体素子製造方法であって、ｒ面を主面とするサファイア上にナノサイズの非平坦部を形成する工程と、前記主面上に窒化物半導体層を成長させる工程とを含んでいる。
　このような製造方法によれば、サファイアのｒ面にナノサイズの非平坦部が形成されるので、凹凸状の異常成長が抑制され、結晶性が良好で表面平坦性に優れた高品質のａ面ＧａＮ層を成長させることが可能である。
第一実施形態に係る半導体成長用基板を模式的に示している。 第一実施形態に係るナノサイズの非平坦部の形成方法を示している。 第一実施形態に係るａ面ＧａＮ層の成長シーケンスを示している。 第一実施形態に係る半導体成長用基板の第一実施例を示すＳＥＭ像である。 第一実施形態に係る半導体成長用基板の第一実施例と第一比較例について、ａ面ＧａＮ層のＸ線ロッキングカーブ測定をした結果の半値幅を示すグラフである。 第一実施形態に係る半導体成長用基板の第一実施例と第二実施例の構造を、第一比較例および第二比較例とともに模式的に示している。 第一実施形態に係る半導体成長用基板の第一実施例と第二実施例についてのＸ線ロッキングカーブ測定の結果を、第一比較例および第二比較例とともに示している。 第二実施形態に係るＬＥＤを模式的に示す断面図である。 ｒ面サファイア基板の主面に数μｍサイズの非平坦部が形成されたＰＳＳ基板を用いた場合におけるａ面ＧａＮ層の状態を示すＳＥＭ像である。
　以下、実施形態例について、添付の図面を参照して詳細に説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付し、重複する説明は適宜省略する。
　（第一実施形態）
　図１において、（ａ）と（ｂ）は、それぞれ第一実施形態に係る半導体成長用基板Ｓを模式的に示す断面図と平面図である。
　図１の（ａ）に示されるように、半導体成長用基板Ｓは、六方晶のｒ面を主面とするｒ面サファイア基板１と、ｒ面サファイア基板１上に形成されたＡｌＮバッファ層２と、ＡｌＮバッファ層２上に形成されたａ面を主面とするａ面ＧａＮ層３を備えている。ｒ面サファイア基板１の主面には、ナノサイズの非平坦部１ａが形成されている。このようなｒ面サファイア基板１は、ＮＰＳＳ（Nano-Patterned Sapphire Substrate）基板とも称される。
　本例においては、ｒ面サファイア基板１として、傾斜角度が０度のジャスト基板が用いられている。しかしながら、ｒ面サファイア基板１として、ｒ面が所定の面方位に数度傾斜されたオフ基板を用いてもよい。
　ナノサイズの非平坦部１ａは、ｒ面サファイア基板１の主面を加工して形成されたナノサイズの凹凸構造である。ナノサイズの非平坦部１ａとしては、例えば円錐形状の突起が複数周期的に配置されたものが挙げられる。本開示において、「非平坦部１ａがナノサイズである」という表現は、非平坦部１ａを構成する凹部または凸部の高さや深さ、幅方向のサイズが１μｍに満たないことを意味する。
　図１の（ｂ）に示された例では、複数のナノサイズの非平坦部１ａが、主面上に三角格子状に配置されている。また、当該三角格子の一辺は、ｒ面サファイア基板１上に成長されるａ面ＧａＮ層３のｃ軸方向に平行とされている。隣り合う非平坦部１ａ同士のピッチは１μｍ以上であってもよいが、ａ面ＧａＮ層３の結晶品質を向上させるためには、当該ピッチは１μｍ未満であることが好ましい。
　ＡｌＮバッファ層２は、ｒ面サファイア基板１とａ面ＧａＮ層３との格子定数の相違を緩和するための層である。ＡｌＮバッファ層２の厚みとしては、５～３００ｎｍの範囲が好ましく、５～９０ｎｍの範囲がより好ましく、５～３０ｎｍの範囲がさらに好ましい。ＡｌＮバッファ層２が厚すぎるとａ面ＧａＮ層３の結晶品質が低下するからである。
　本例においては、ｒ面サファイア基板１とａ面ＧａＮ層３との間にＡｌＮバッファ層２が形成されている。しかしながら、後述するように、ＡｌＮバッファ層２が介在しなくとも、ｒ面サファイア基板１の主面にナノサイズの非平坦部１ａが形成されることにより、ａ面ＧａＮ層３の結晶品質を向上させ、表面平坦性を改善できる。
　ａ面ＧａＮ層３は、主面がａ面となるように成長させられた下地層であり、その上に窒化物半導体層をエピタキシャル成長させるための層である。ａ面ＧａＮ層３の形成方法としては、ＭＯＣＶＤ法やＨＶＰＥ（Hydride Vapor Phase Epitaxy）法（ハイドライド気相成長法）などの公知の方法を用いることができるが、ＭＯＣＶＤ法を用いることが好ましい。ａ面ＧａＮ層３の膜厚は特に限定されないが、１μｍ以上であることが好ましい。
　次に、図２および図３を参照しつつ、半導体成長用基板Ｓの製造方法について説明する。図２において、（ａ）はレジスト塗布工程を示しており、（ｂ）はナノインプリントおよびパターニング工程を示しており、（ｃ）はエッチング工程を示しており、（ｄ）はレジスト除去工程を示している。図３は、本実施形態に係るａ面ＧａＮ層３の成長シーケンスを示している。
　図２の（ａ）に示されるレジスト塗布工程では、まずｒ面を主面とする単結晶のサファイア基板１が用意され、スピンコート法等を用いてサファイア基板１の主面上にレジスト膜４が塗布される。レジスト膜４の種類は、ナノサイズのパターニングが可能であれば、熱硬化型であってもＵＶ硬化型であってもよい。
　次に、図２の（ｂ）に示されるナノインプリントおよびパターニング工程では、所定のパターンが形成されたモールド５を用いて、ナノインプリント技術によりレジスト膜４にパターンの転写が行なわれる。具体的には、ナノサイズの非平坦部が形成されたモールド５がレジスト膜４に押し当てられ、熱硬化やＵＶ硬化などの公知の方法を用いてレジスト膜４が硬化される。モールド５の材料は、ナノサイズのパターニングが可能であれば任意である。図２の（ｂ）に示された例では、モールド５の凹部が１μｍ未満の円形を呈している。
　次に、図２の（ｃ）に示されるエッチング工程では、パターニングされたレジスト膜４を用いてサファイア基板１のエッチングが行なわれる。サファイア基板１のエッチング方法としては、ＢＣｌ３等の塩素系ガスを用いたドライエッチングが例示されうる。サファイア基板１のエッチングが進行するとともにレジスト膜４もエッチングされ、パターニングされたレジスト膜４のサイズも徐々に小さくなる。これにより、サファイア基板１のエッチング面は、レジスト膜４に向かって先細り形状となる。
　次に、図２の（ｄ）に示されるレジスト除去工程では、レジスト膜４を除去してサファイア基板１の表面が洗浄される。エッチング工程でサファイア基板１がエッチングされることにより、複数のナノサイズの非平坦部１ａがサファイア基板１の主面上に形成される。
　図２の（ｄ）に示される例においては、ナノサイズの非平坦部１ａの上部が平坦面である。しかしながら、レジスト膜４の厚さやパターニングされる面積を調整することにより、ナノサイズの非平坦部１ａは、頂部が尖った円錐形状の突起とされうる。
　図２に示された製造方法により、ｒ面を主面とするサファイア基板１の主面に複数のナノサイズの非平坦部１ａが形成された半導体成長用基板（ＮＰＳＳ）が得られる。図２の（ｄ）に示されたナノサイズの非平坦部１ａが形成されたｒ面を主面とするサファイア基板１によれば、後述するように、結晶性が良好で表面平坦性に優れた高品質のａ面ＧａＮ層を成長させることが可能である。
　次に、ナノサイズの非平坦部１ａを複数形成したサファイア基板１（ＮＰＳＳ）上に、例えば膜厚が３０ｎｍ程度のＡｌＮバッファ層２が形成される。ＡｌＮバッファ層２の形成方法としては、ＭＯＣＶＤ法やスパッタ法などの公知の方法を用いることができるが、スパッタ法を用いることが好ましい。ＡｌＮバッファ層２を形成するスパッタ法としては、Ａｌをターゲット材としてＮ２及びＡｒガスを用いる反応性スパッタ法を採用してもよいが、ＡｌＮをターゲット材としてＡｒガスを用いることがより好ましい。ターゲット材となるＡｌＮは、単結晶基板であっても粉末焼体であってもよく、その状態や形態は任意である。
　ターゲット材としてのＡｌにＮ２及びＡｒガスを用いる反応性スパッタ法によりＡｌＮバッファ層２を形成する場合には、ＡｌＮ膜の物理的な堆積プロセスに加えて、Ａｌターゲット材とＮ２ガスの反応プロセスを考慮する必要がある。そのため、反応性スパッタ法は、所望のＡｌＮバッファ層２を得るための成膜条件を適切に設定して制御することが難しい。特に、半導体基板の面積が大きくなるほど、基板表面の面内分布も考慮する必要があるので、さらに難易度が高くなる。
　一方、ターゲット材としてのＡｌＮにＡｒガスを用いるスパッタ法によりＡｌＮバッファ層２を形成する場合には、Ａｌターゲット材とＮ２の反応プロセスを考慮する必要が無く、Ａｒガス流量やチャンバー内の真空度等のパラメータを最適化するだけでよい。したがって、反応性スパッタ法でＡｌＮバッファ層２を形成するよりも、ターゲット材としてのＡｌＮにＡｒガスを用いるスパッタ法を用いる方が、ＡｌＮバッファ層２を形成する際の成膜条件の設定や制御が容易である。また、半導体基板の面積が大きくなっても対応が容易である。
　次に、ＡｌＮバッファ層２の表面が洗浄された後に、キャリアガスとして水素、窒素を用い、Ｖ族原料としてアンモニア（ＮＨ３）を用い、III族原料としてＴＭＧ（Tri Methyl Gallium）を用いて、ＭＯＣＶＤ法でａ面ＧａＮ層３を約４μｍ成長させる。成長シーケンスは、図３に示されるような２段階で構成される。具体的には、温度が１０１０℃まで上昇した後のステップ（Ｉ）とステップ（ＩＩ）では成長温度は一定とされ、リアクタ圧力、Ｖ／III比、および成長時間が変更される。ステップ（Ｉ）では、例えばＶ／III比が４０００～５０００程度とされ、９００～１０００ｈＰａの圧力が１０～２０分程度維持される。ステップ（ＩＩ）では、例えばＶ／III比が１００～２００程度とされ、１００～１５０ｈＰａの圧力が９０～１２０分程度維持される。ａ面ＧａＮ層３を成長させた後、室温まで冷却されてから取り出されることにより、ｒ面サファイア基板１の主面に複数のナノサイズの非平坦部１ａが形成され、さらにＡｌＮバッファ層２およびａ面ＧａＮ層３が形成された半導体成長用基板Ｓが得られる。
　（第一実施例）
　図４において、（ａ）は、ナノサイズの非平坦部１ａが形成されたｒ面サファイア基板（ＮＰＳＳ）の上面を示すＳＥＭ像であり、（ｂ）は、ナノサイズの非平坦部１ａを拡大して斜視で示すＳＥＭ像であり、（ｃ）は、ａ面ＧａＮ層３を成長させた後の半導体成長用基板Ｓの断面を拡大して示すＳＥＭ像であり、（ｄ）は、ａ面ＧａＮ層３を成長させた後の半導体成長用基板Ｓを鳥瞰的に示すＳＥＭ像である。
　本実施例においては、図４の（ａ）と（ｂ）に示されるように、ｒ面を主面としたサファイア基板１の主面上に、円錐形状の複数の突起が三角格子状に形成されている。各突起の幅Ｄは９００ｎｍであり、高さＨは６００ｎｍである。隣接する突起の間隔Ｐは１００ｎｍである。このサファイア基板１上に、上述したように厚さ３０ｎｍのＡｌＮバッファ層２がスパッタ法で形成され、ＭＯＣＶＤ法で厚さ４μｍのａ面ＧａＮ層３が成長した。図４の（ｃ）に示されるように、ａ面ＧａＮ層３中に異常成長が発生しておらず、図４の（ｄ）に示されるように、表面状態も良好であった。
　（第一比較例）
　非平坦部が形成されていないｒ面を主面とするサファイア基板が用意され、第一実施例と同様に、厚さ３０ｎｍのＡｌＮバッファ層２がスパッタ法で形成され、ＭＯＣＶＤ法で厚さ４μｍのａ面ＧａＮ層３が成長した。
　図５は、第一実施例および第一比較例について、ａ面ＧａＮ層３のＸ線ロッキングカーブ測定をした結果の半値幅を示すグラフである。グラフ中の縦軸は、Ｘ線ロッキングカーブ測定の半値幅（ＸＲＣ－ＦＷＨＭ：X-ray Rocking Curve Full Width at Half Maximum）を示している。グラフの横軸には、（１１－２０）回折についてｃ軸方向から測定した結果、（１１－２０）回折についてｍ軸方向から測定した結果、および（１０－１２）回折について測定した結果を、左から順に示されている。また、第一比較例としてａ－ＧａＮ／ＡｌＮ／ＦＳＳが左側に示され、第一実施例としてａ－ＧａＮ／ＡｌＮ／ＮＰＳＳが右側に示されている。同図から明らかなように、いずれの方向からの測定結果においても、第一比較例の半値幅よりも第一実施例の半値幅が小さい。この事実から、結晶性が良好なａ面ＧａＮ層３が形成されていることがわかる。
　（第二実施例）
　ナノサイズの非平坦部１ａが形成されたｒ面サファイア基板１（ＮＰＳＳ）上にａ面ＧａＮ層３を直接成長させた。バッファ層２を介さずにａ面ＧａＮ層３を直接成長させた以外は第一実施例と同様の条件で、第二実施例に係る半導体成長用基板を得た。
　（第二比較例）
　非平坦部が形成されていないｒ面を主面とするサファイア基板が用意され、当該基板上にａ面ＧａＮ層３を直接成長させた。バッファ層２を介さずにａ面ＧａＮ層３を直接成長させた以外は第一比較例と同様の条件で、第二比較例に係る半導体成長用基板を得た。
　図６において、（ａ）は、第二比較例に係る半導体成長用基板の構造を模式的に示しており、（ｂ）は、第二実施例に係る半導体成長用基板の構造を模式的に示しており、（Ａ）は、第一比較例に係る半導体成長用基板の構造を模式的に示しており、（Ｂ）は、第一実施例に係る半導体成長用基板の構造を模式的に示している。
　図７は、第一実施例、第二実施例、第一比較例、および第二比較例に係る半導体成長用基板についてのＸ線ロッキングカーブ測定の結果を示している。図７において、（ａ）は、（１１－２０）回折についてｃ軸方向から測定した結果であり、（ｂ）は、（１１－２０）回折についてｍ軸方向から測定した結果であり、（ｃ）は、（１０－１２）回折について測定した結果である各図中では、第一実施例に係る結果が実線で示され、第二実施例に係る結果が粗い破線で示され、第一比較例に係る結果が一点鎖線で示され、第二比較例に係る結果が細かい破線で示されている。各測定結果の半値幅を表１に示す。表中のサンプル構造の欄は、図６に示された構造に対応している。
Figure JPOXMLDOC01-appb-T000001
　表１に示されるように、ＡｌＮバッファ層が設けられない構成（第二実施例）でも第二比較例よりも半値幅が小さく、結晶性の良好なａ面ＧａＮ層３が形成されていることがわかる。また、（１１－２０）回折についてｃ軸方向から測定した結果と、（１０－１２）回折について測定した結果では、主面に非平坦部を設けずＡｌＮバッファ層２が形成された第一比較例よりも、ＡｌＮバッファ層を設けずナノサイズの非平坦部１ａが形成された第二実施例に係るＮＰＳＳの方が半値幅は小さく、結晶性は第二実施例と第一比較例とで同等であることがわかる。よって、本実施形態に係るＮＰＳＳでは、ＡｌＮバッファ層２を設けなくともａ面ＧａＮ層３の結晶性を向上でき、ＡｌＮバッファ層２を設けることによりさらに結晶性が向上することがわかる。
　上述したように、本実施形態においては、ｒ面を主面とするサファイア基板１の主面にナノサイズの非平坦部１ａが形成されているので、その上に成長するａ面ＧａＮ層３の異常成長が抑制され、結晶性が良好で表面平坦性に優れた高品質の半導体成長用基板が得られる。
　（第二実施形態）
　次に、図８を参照しつつ、第二実施形態に係る半導体装置の一例としてのＬＥＤ１０について説明する。図８は、ＬＥＤ１０を模式的に示す断面図である。ＬＥＤ１０は、ｒ面を主面とするサファイア基板１１、ナノサイズの非平坦部１１ａ、ＡｌＮバッファ層１２、ａ面ＧａＮ層１３、ｎ型半導体層１４、発光層１５、ｐ型半導体層１６、ｎ側電極１７、およびｐ側電極１８を有している。
　第一実施形態と同様に、ｒ面を主面とするサファイア基板１１が用意され、ナノサイズの非平坦部１１ａが形成され、スパッタ法でＡｌＮバッファ層１２がサファイア基板１１上に形成され、ＭＯＣＶＤ法でａ面ＧａＮ層１３がＡｌＮバッファ層１２上にエピタキシャル成長する。続いて、ＭＯＣＶＤ法でｎ型半導体層１４、発光層１５、およびｐ型半導体層１６を順次成長させ、半導体基板が得られる。
　次に、所定のモールドパターンを用いるフォトリソグラフィーとエッチングにより、ｐ型半導体層１６と発光層１５の一部が除去される。これにより、ｎ型半導体層１４の一部が露出する。次に、ｎ型半導体層１４とｐ型半導体層１６の露出面に蒸着等により電極材料が形成され、ダイシングおよび個別チップ化により、ＬＥＤ１０が得られる。
　本例においては、ｎ型半導体層１４とｐ型半導体層１６は、それぞれ単層である。しかしながら、ｎ型半導体層１４とｐ型半導体層１６は、それぞれ材料や組成の異なる複数の層を含んでいてもよい。例えば、クラッド層、コンタクト層、電流拡散層、電子ブロック層、導波路層などが、ｎ型半導体層１４とｐ型半導体層１６に含まれてもよい。本例においては、発光層１５もまた単層である。しかしながら、発光層１５は、多重量子井戸構造（ＭＱＷ：Multi Quantum Well）などの複数層で構成されてもよい。
　ｎ型半導体層１４は、ａ面ＧａＮ層１３上にエピタキシャル成長がなされ、ａ面を主面とするｎ型不純物がドープされた半導体層である。ｎ型半導体層１４は、ｎ側電極１７から電子が注入されて発光層１５に電子を供給する。ｎ型半導体層１４を構成する材料の例としては、III－Ｖ族化合物半導体層としてＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮなどが挙げられ、ｎ型不純物としてＳｉなどが挙げられる。
　発光層１５は、ｎ型半導体層１４上にエピタキシャル成長がなされ、ａ面を主面とする半導体層である。発光層１５は、層内で電子と正孔が発光再結合することによりＬＥＤ１０が発光する。発光層１５は、ｎ型半導体層１４とｐ型半導体層１６よりもバンドギャップが小さい材料で構成されている。そのような材料としては、例えばＩｎＧａＮ、ＡｌＩｎＧａＮなどが挙げられる。発光層１５は、意図的に不純物を含まないノンドープとされてもよく、ｎ型不純物を含むｎ型やｐ型不純物を含むｐ型とされてもよい。発光層１５は、ａ面を主面とする半導体層なので、厚膜化してもピエゾ電界による電子と正孔の空間的な分離は生じにくい。そのため、電流密度を高くしても効率的に電子と正孔が発光再結合できる。
　ｐ型半導体層１６は、発光層１５上にエピタキシャル成長がなされ、ａ面を主面とする半導体層である。ｐ型半導体層１６は、ｐ側電極１８から正孔が注入されて発光層１５に正孔を供給する。ｐ型半導体層１６を構成する材料の例としては、III－Ｖ族化合物半導体層として例えばＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮなどが挙げられ、ｐ型不純物としてＺｎやＭｇなどが挙げられる。
　本実施形態に係るＬＥＤ１０においても、ナノサイズの非平坦部１１ａが形成されたｒ面を主面とするサファイア基板１１（ＮＰＳＳ）上にスパッタ法でＡｌＮバッファ層１２が形成され、ａ面ＧａＮ層１３を下地層としてｎ型半導体層１４、発光層１５、およびｐ型半導体層１６がエピタキシャル成長している。したがって、第一実施形態と同様に、ａ面ＧａＮ層１３の結晶性や表面平坦性は良好であり、その上に成長されたｎ型半導体層１４、発光層１５、およびｐ型半導体層１６も結晶性と表面平坦性が良好となる。これにより、ｎ型半導体層１４、発光層１５、およびｐ型半導体層１６の特性も良好になり、ＬＥＤ１０の外部量子効率の向上などが見込まれる。
　（第三実施形態）
　半導体装置の一例であるＬＥＤ１０は、上述したようにピエゾ電界によるドループが少なく、且つａ面内での異方性が小さく良好な結晶品質であるので、高輝度化を実現できる。したがって、ＬＥＤ１０を車両用灯具などの灯具に搭載することにより、チップ数の低減や高出力化を図ることが可能である。
　（第四実施形態）
　第二実施形態では、ナノサイズの非平坦部１１ａがｒ面である主面に形成されたサファイア基板１１とＡｌＮバッファ層１２を備えたＬＥＤ１０を示した。しかしながら、基板裏面側から研磨やエッチング、レーザーアブレーションなどの技術を用いて、サファイア基板１１とＡｌＮバッファ層１２が除去されてもよい。また、ｒ面サファイア基板１１を除去した側にｎ側電極１７を設けることにより、ｐ側電極１８とｎ側電極１７とを対向させてもよい。
　さらに、半導体装置は上記のＬＥＤ１０に限定されない。半導体レーザや高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）等もまた、本開示に係る半導体装置の一例になりうる。
　上記の第一実施形態から第四実施形態は、本開示の理解を容易にするための例示にすぎない。第一実施形態から第四実施形態に係る各構成は、本開示の趣旨を逸脱しなければ、適宜に変更・改良されうる。第一実施形態から第四実施形態を参照して説明した各構成は、相互に組み合わせや置き換えが可能である。
　本出願の記載の一部を構成するものとして、２０１７年８月２２日に提出された日本国特許出願２０１７－１５９２３２号の内容が援用される。

Claims (8)

  1. 　サファイアのｒ面が主面とされ、前記主面にナノサイズの非平坦部が形成されている、
    半導体成長用基板。
  2. 　前記非平坦部は、前記主面の面内方向における最大寸法が１μｍ未満である、
    請求項１に記載の半導体成長用基板。
  3. 　前記主面上にａ面ＧａＮ層を備えている、
    請求項１または２に記載の半導体成長用基板。
  4. 　前記主面と前記ａ面ＧａＮ層との間にＡｌＮバッファ層を備えている、
    請求項３に記載の半導体成長用基板。
  5. 　複数の前記非平坦部が前記主面上に三角格子状に配列されている、
    請求項１から４のいずれか一項に記載の半導体成長用基板。
  6. 　請求項１から５のいずれか一項に記載の半導体成長用基板上に機能層を備えている、
    半導体素子。
  7. 　請求項１から５のいずれか一項に記載の半導体成長用基板上に活性層を備えている、
    半導体発光素子。
  8. 　ｒ面を主面とするサファイア上にナノサイズの非平坦部を形成する工程と、
    　前記主面上に窒化物半導体層を成長させる工程と、
    を含んでいる、
    半導体素子の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7345286B2 (ja) * 2019-06-11 2023-09-15 株式会社小糸製作所 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006232640A (ja) * 2005-02-25 2006-09-07 Kyocera Corp Ｒ面サファイア基板とそれを用いたエピタキシャル基板及び半導体装置、並びにその製造方法
JP2009054882A (ja) * 2007-08-28 2009-03-12 Univ Of Tokushima 発光装置の製造方法
US20150311389A1 (en) * 2013-04-01 2015-10-29 Xiamen Sanan Optoelectronics Technology Co., Ltd. Nitride Light Emitting Diode and Fabrication Method Thereof
JP2016111354A (ja) * 2014-11-26 2016-06-20 旭化成イーマテリアルズ株式会社 Ｌｅｄ用半導体テンプレート基板、及び、それを用いたｌｅｄ素子
WO2017134708A1 (ja) * 2016-02-01 2017-08-10 パナソニック株式会社 エピタキシャル基板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006232640A (ja) * 2005-02-25 2006-09-07 Kyocera Corp Ｒ面サファイア基板とそれを用いたエピタキシャル基板及び半導体装置、並びにその製造方法
JP2009054882A (ja) * 2007-08-28 2009-03-12 Univ Of Tokushima 発光装置の製造方法
US20150311389A1 (en) * 2013-04-01 2015-10-29 Xiamen Sanan Optoelectronics Technology Co., Ltd. Nitride Light Emitting Diode and Fabrication Method Thereof
JP2016111354A (ja) * 2014-11-26 2016-06-20 旭化成イーマテリアルズ株式会社 Ｌｅｄ用半導体テンプレート基板、及び、それを用いたｌｅｄ素子
WO2017134708A1 (ja) * 2016-02-01 2017-08-10 パナソニック株式会社 エピタキシャル基板

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