JP2020155664A - 半導体記憶装置 - Google Patents

Abstract

【課題】動作性能を向上できる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、複数のメモリセルトランジスタを含む第１ブロック及び第２ブロックを備え、第１ブロックと第２ブロックとがＹ方向に隣接して配列された半導体記憶装置において、第１ブロック及び第２ブロックの各々は、Ｙ方向と交差するＸ方向に延伸し、Ｙ方向に配列された複数の導電層２０と、導電層２０間に設けられ、Ｙ方向及びＸ２方向と交差するＺ方向に延伸する複数のメモリトレンチＭＳＴと、メモリトレンチＭＳＴを挟む２つの導電層２０に跨るように設けられ、Ｚ方向に延伸し、Ｘ方向に配列された複数のメモリピラーＭＰと、メモリピラーＭＰと導電層２０との間に設けられたトランジスタを備える。Ｙ方向において、第１ブロックの一端に設けられた導電層２０−１５は、第１ブロックの他端に設けられた導電層２０−ｄに電気的に接続される。【選択図】図１８

Description

実施形態は、半導体記憶装置に関する。

メモリセルが三次元に配列された半導体記憶装置が知られている。

特開２０１５−１７６９１０号公報

動作信頼性を向上できる半導体記憶装置を提供する。

実施形態の半導体記憶装置は、複数のメモリセルトランジスタを含む第１ブロック及び第２ブロックを備え、前記第１ブロックと前記第２ブロックとが第１方向に隣接して配列された半導体記憶装置において、前記第１ブロック及び第２ブロックの各々は、前記第１方向と交差する第２方向に延伸し、前記第１方向に配列された複数の第１導電層と、前記第１導電層間に設けられ、前記第１方向及び前記第２方向と交差する第３方向に延伸する複数の第１絶縁層と、前記第１絶縁層を挟む２つの前記第１導電層に跨るように設けられ、前記第３方向に延伸し、前記第２方向に配列された複数の第１ピラーと、前記第１ピラーと前記第１導電層との間に設けられた複数の第１トランジスタとを具備する。前記第１方向において、前記第１ブロックの一端に設けられた前記第１導電層は、前記第１ブロックの他端に設けられた前記第１導電層に電気的に接続されている。

図１は、実施形態の半導体記憶装置の回路構成を示すブロック図である。 図２は、実施形態におけるメモリセルアレイ内のブロックの回路図である。 図３は、実施形態の半導体記憶装置におけるレイアウトの概略図である。 図４は、実施形態におけるメモリアレイ領域とフックアップ領域の一部を示す平面図である。 図５は、実施形態におけるブロックのＹ方向に沿った断面図である。 図６は、実施形態におけるブロックのＸ方向に沿った断面図である。 図７は、実施形態におけるメモリピラーのＸＹ面に沿った断面図である。 図８は、実施形態におけるメモリピラーのＹＺ面に沿った断面図である。 図９は、実施形態におけるメモリピラーの等価回路図である。 図１０は、第１実施形態におけるブロックに配置されるメモリピラーと、メモリピラーに接続されるセレクトゲート線の平面レイアウトである。 図１１は、第１実施形態におけるブロックに配置されるメモリピラーと、メモリピラーに接続されるワード線の平面レイアウトである。 図１２は、第２実施形態におけるブロックに配置されるメモリピラーと、メモリピラーに接続されるセレクトゲート線の平面レイアウトである。 図１３は、第２実施形態におけるブロックに配置されるメモリピラーと、メモリピラーに接続されるワード線の平面レイアウトである。 図１４は、第３実施形態におけるブロックに配置されるメモリピラーと、メモリピラーに接続されるセレクトゲート線の平面レイアウトである。 図１５は、第３実施形態におけるブロックに配置されるメモリピラーと、メモリピラーに接続されるワード線の平面レイアウトである。 図１６は、第４実施形態におけるブロックに配置されるメモリピラーと、メモリピラーに接続されるセレクトゲート線の平面レイアウトである。 図１７は、第４実施形態におけるブロックに配置されるメモリピラーと、メモリピラーに接続されるワード線の平面レイアウトである。 図１８は、第５実施形態におけるブロックに配置されるメモリピラーと、メモリピラーに接続されるセレクトゲート線の平面レイアウトである。 図１９は、第５実施形態におけるブロックに配置されるメモリピラーと、メモリピラーに接続されるワード線の平面レイアウトである。

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。

各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。本明細書では、メモリセルトランジスタをメモリセルと呼ぶ場合もある。

１．第１実施形態
以下に、第１実施形態の半導体記憶装置について説明する。

１．１ 半導体記憶装置の回路ブロック構成
まず、第１実施形態の半導体記憶装置の回路ブロック構成について説明する。第１実施形態の半導体記憶装置は、データを不揮発に記憶可能なＮＡＮＤ型フラッシュメモリである。

図１は、第１実施形態の半導体記憶装置の回路構成を示すブロック図である。半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１、ドライバ１２、センスアンプ１３、アドレスレジスタ１４、コマンドレジスタ１５、入出力回路１６、及びシーケンサ１７を備える。なお、例えば、半導体記憶装置１には、外部にＮＡＮＤバスを介して外部装置（例えば、ホスト装置あるいはコントローラ）（不図示）が接続される。

１．１．１ 各ブロックの構成
メモリセルアレイ１０は、複数のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…ＢＬＫｎ（ｎは０以上の整数）を備える。複数のブロックＢＬＫ０〜ＢＬＫｎの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタを含む。メモリセルトランジスタの各々は、データを不揮発に記憶可能であり、さらにデータを電気的に書き換え可能である。メモリセルアレイ１０には、メモリセルトランジスタに印加する電圧を制御するために、複数のワード線、複数のビット線、及びソース線などが配設される。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０〜ＢＬＫｎの各々を示すものとする。メモリセルアレイ１０及びブロックＢＬＫの詳細については後述する。

ロウデコーダ１１は、アドレスレジスタ１４からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１１は、ロウアドレスのデコード結果に基づいて、ブロックＢＬＫのいずれかを選択し、さらに選択したブロックＢＬＫ内のワード線を選択する。さらに、ロウデコーダ１１は、メモリセルアレイ１０に、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。

ドライバ１２は、選択されたブロックＢＬＫに、ロウデコーダ１１を介して複数の電圧を供給する。

センスアンプ１３は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。センスアンプ１３は、またデータの書き込み時には、書き込みデータＤＡＴをビット線に転送する。

アドレスレジスタ１４は、例えば、外部装置から受信したアドレスＡＤＤを保持する。アドレスＡＤＤは、動作対象のブロックＢＬＫを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指定するページアドレスを含む。コマンドレジスタ１５は、外部装置から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１７に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。

入出力回路１６は、複数の入出力線（ＤＱ線）を介して外部装置と接続される。入出力回路１６は、外部装置からコマンドＣＭＤ、及びアドレスＡＤＤを受信する。入出力回路１６は、受信したコマンドＣＭＤをコマンドレジスタ１５に送信し、また受信したアドレスＡＤＤをアドレスレジスタ１４に送信する。また、入出力回路１６は、外部装置との間で、データＤＡＴの送受信を行う。

シーケンサ１７は、外部装置から制御信号ＣＮＴを受信する。制御信号ＣＮＴは、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎなどを含む。信号名に付記された“ｎ”は、その信号がローアクティブであることを示す。

シーケンサ１７は、コマンドレジスタ１５に保持されたコマンドＣＭＤ、及び制御信号ＣＮＴに基づいて、半導体記憶装置１の動作を制御する。具体的には、シーケンサ１７は、コマンドレジスタ１５から受信した書き込みコマンドに基づいて、ロウデコーダ１１、ドライバ１２、及びセンスアンプ１３を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタに書き込みを行う。シーケンサ１７は、またコマンドレジスタ１５から受信した読み出しコマンドに基づいて、ロウデコーダ１１、ドライバ１２、及びセンスアンプ１３を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタから読み出しを行う。

１．１．２ メモリセルアレイ１０の回路構成
次に、メモリセルアレイ１０の回路構成について説明する。メモリセルアレイ１０は、前述したように、複数のブロックＢＬＫ０〜ＢＬＫｎを有する。ここでは、１つのブロックＢＬＫの回路構成を説明するが、その他のブロックの回路構成も同様である。

図２は、メモリセルアレイ１０に含まれる１つのブロックＢＬＫの回路図である。ブロックＢＬＫは、複数のストリングユニットを備える。ここでは、一例として、ブロックＢＬＫがストリングユニットＳＵ０、ＳＵ１、ＳＵ２、…、ＳＵ７を備える場合を説明する。ストリングユニットＳＵ０〜ＳＵ７の各々は、例えば、書き込み単位としての１ページに相当する。図２には、ストリングユニットＳＵ０〜ＳＵ３までを示す。なお、ブロックＢＬＫが備えるストリングユニットの数は、任意に設定可能である。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０〜ＳＵ７の各々を示すものとする。

ストリングユニットＳＵ０〜ＳＵ７は、偶数番目のストリングユニットＳＵ０、ＳＵ２、ＳＵ４、ＳＵ６と、奇数番目のストリングユニットＳＵ１、ＳＵ３、ＳＵ５、ＳＵ７とを含む。以降、偶数番目のストリングユニットＳＵ０、ＳＵ２、ＳＵ４、ＳＵ６の各々をＳＵｅと称し、奇数番目のストリングユニットＳＵ１、ＳＵ３、ＳＵ５、ＳＵ７の各々をＳＵｏと称する。

偶数番目のストリングユニットＳＵｅは、複数のＮＡＮＤストリングＮＳｅを含む。奇数番目のストリングユニットＳＵｏは、複数のＮＡＮＤストリングＮＳｏを含む。なお、ＮＡＮＤストリングＮＳｅとＮＡＮＤストリングＮＳｏとを区別せず、それらの各々を指す場合、ＮＡＮＤストリングＮＳと称する。

ＮＡＮＤストリングＮＳは、例えば、８個のメモリセルトランジスタＭＴ０、ＭＴ１、ＭＴ２、…、ＭＴ７、及びセレクトトランジスタＳＴ１、ＳＴ２を含む。ここでは、一例として、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタを備える場合を示すが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタの数は、任意に設定可能である。

メモリセルトランジスタＭＴ０〜ＭＴ７の各々は、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴ０〜ＭＴ７は、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列に接続される。メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層に導電層を用いたＦＧ（floating gate）型であってもよい。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示すものとする。

ストリングユニットＳＵ０〜ＳＵ７の各々におけるセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、…、ＳＧＤ７にそれぞれ接続される。セレクトゲート線ＳＧＤ０〜ＳＧＤ７の各々は、ロウデコーダ１１によって独立に制御される。

偶数番目のストリングユニットＳＵ０、ＳＵ２、…、ＳＵ６の各々におけるセレクトトランジスタＳＴ２のゲートは、例えば、セレクトゲート線ＳＧＳｅに接続される。奇数番目のストリングユニットＳＵ１、ＳＵ３、…、ＳＵ７の各々におけるセレクトトランジスタＳＴ２のゲートは、例えば、セレクトゲート線ＳＧＳｏに接続される。セレクトゲート線ＳＧＳｅとＳＧＳｏは、例えば、同一の配線として接続されてもよいし、別々の配線であってもよい。

また、同一のブロックＢＬＫ内のストリングユニットＳＵｅに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬｅ０、ＷＬｅ１、ＷＬｅ２、…、ＷＬｅ７に接続される。他方、ストリングユニットＳＵｏに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬｏ０、ＷＬｏ１、ＷＬｏ２、…、ＷＬｏ７に接続される。ワード線ＷＬｅ０〜ＷＬｅ７の各々及びＷＬｏ０〜ＷＬｏ７の各々は、ロウデコーダ１１によって独立に制御される。

ブロックＢＬＫは、例えば、データの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴの保持するデータは、一括して消去される。なお、データはストリングユニットＳＵ単位で消去されてもよいし、またはストリングユニットＳＵ未満の単位で消去されてもよい。

さらに、メモリセルアレイ１０内において同一列にあるＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（ｍ−１）にそれぞれ接続される。ただし、ｍは１以上の自然数である。すなわち、ビット線ＢＬ０〜ＢＬ（ｍ−１）の各々は、複数のストリングユニットＳＵ間でＮＡＮＤストリングＮＳを共通に接続する。さらに、複数のセレクトトランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。

すなわち、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫは、ワード線ＷＬｅを共通にする複数のストリングユニットＳＵｅと、ワード線ＷＬｏを共通にする複数のストリングユニットＳＵｏとを含む。さらに、メモリセルアレイ１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。

メモリセルアレイ１０内において、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤが半導体基板の上方に順次積層されることにより、セレクトトランジスタＳＴ２、メモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１が三次元に積層されたメモリセルアレイ１０が形成されている。

更に、メモリセルアレイ１０の構成についてはその他の構成であってもよい。すなわちメモリセルアレイ１０の構成については、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．２ 半導体記憶装置のレイアウト及び構造
次に、第１実施形態の半導体記憶装置のレイアウト及び構造について説明する。

１．２．１ 半導体記憶装置の全体レイアウト
図３は、第１実施形態の半導体記憶装置におけるレイアウトの概略図である。図３を含む以降の図において、半導体基板面に平行で互いに直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向を含む面（ＸＹ面）に直交する方向をＺ方向（積層方向）とする。

半導体記憶装置１は、メモリアレイ領域１００、及びフックアップ領域２００ｅ及び２００ｏを備える。フックアップ領域２００ｅ及び２００ｏは、Ｘ方向においてメモリアレイ領域１００を挟むように、メモリアレイ領域１００のＸ方向の両端に配置される。すなわち、フックアップ領域２００ｅが、メモリアレイ領域１００のＸ方向の一端に配置され、フックアップ領域２００ｏが、メモリアレイ領域１００のＸ方向の他端に配置される。

メモリアレイ領域１００は、複数のブロックＢＬＫを有するが、ここではブロックＢＬＫ０〜ＢＬＫ３を示す。ブロックＢＬＫ０〜ＢＬＫ３は、Ｙ方向に順に配列される。

１．２．１．１ メモリアレイ領域とフックアップ領域のレイアウト
次に、半導体記憶装置１が有するメモリアレイ領域１００及びフックアップ領域２００ｅ及び２００ｏの一部の詳細について説明する。図４は、図３における領域１０１を拡大した図であり、メモリアレイ領域１００とフックアップ領域２００ｅ及び２００ｏの一部を示す平面図である。

図４に示すように、メモリアレイ領域１００が設けられ、メモリアレイ領域１００の一端及び他端にフックアップ領域２００ｅ及び２００ｏがそれぞれ設けられる。メモリアレイ領域１００には、一例として２つのブロックＢＬＫ０及びＢＬＫ１を示す。ブロックＢＬＫ０とブロックＢＬＫ１は、Ｙ方向に配列される。

ブロックＢＬＫ０及びＢＬＫ１の各々は、前述したように、ストリングユニットＳＵ０〜ＳＵ７を有する。ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、ＳＵ６、すなわちストリングユニットＳＵｅのセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、ＳＧＤ６、及びワード線ＷＬｅ（不図示）の引き出しは、フックアップ領域２００ｅに設けられる。コンタクトプラグＣＰ１ｅの各々は、セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、ＳＧＤ６を上層配線（不図示）にそれぞれ接続するものである。

ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、ＳＵ７、すなわちストリングユニットＳＵｏのセレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、ＳＧＤ７、及びワード線ＷＬｏ（不図示）の引き出しは、フックアップ領域２００ｏに設けられる。コンタクトプラグＣＰ１ｏの各々は、セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、ＳＧＤ７を上層配線（不図示）にそれぞれ接続するものである。

ストリングユニットＳＵは、複数のメモリトレンチＭＳＴ、複数のメモリピラーＭＰ、複数のセレクトゲート線ＳＧＤ、及び複数のワード線ＷＬ（不図示）を有する。メモリトレンチＭＳＴの各々はＸ方向に延伸し、複数のメモリトレンチＭＳＴはＹ方向に所定間隔で配列される。メモリトレンチＭＳＴは、絶縁領域であり、例えば、シリコン酸化層を含む。

複数のメモリピラーＭＰは、メモリトレンチＭＳＴ上に、Ｘ方向に所定間隔で配列される。隣接する２つのメモリトレンチＭＳＴを第１メモリトレンチ及び第２メモリトレンチとすると、第１メモリトレンチ上に配列されるメモリピラーＭＰに対して、第２メモリトレンチ上に配列されるメモリピラーＭＰは、半ピッチずれた位置にそれぞれ配列される。言い換えると、複数のメモリピラーＭＰは、Ｘ方向及びＹ方向に千鳥状に配列される。

隣接するメモリトレンチＭＳＴ間には、導電層２０が設けられる。導電層２０は、後述する導電層２０−０〜２０−１５を含む。導電層２０は、フックアップ領域２００ｅあるいは２００ｏで接続されており、セレクトゲート線ＳＧＤに相当する。セレクトゲート線ＳＧＤ及びワード線ＷＬのレイアウトについては後で詳述する。

フックアップ領域２００ｅ及び２００ｏには、メモリトレンチＭＳＴ上に領域ＳＴＨ１が設けられる。領域ＳＴＨ１は、Ｙ方向に配列されたメモリトレンチＭＳＴに１つ置きに配列される。領域ＳＴＨ１は、後述する導電層（ワード線及びセレクトゲート線）のリプレース工程にて用いられた孔に、絶縁材料が埋め込まれた領域である。領域ＳＴＨ１は、例えば、シリコン酸化層などの絶縁層である。

フックアップ領域２００ｅ及び２００ｏには、また、メモリトレンチＭＳＴ上及び導電層２０上に領域ＳＴＨ２が設けられる。領域ＳＴＨ２は、Ｙ方向に千鳥状に配列される。領域ＳＴＨ２は、後述する導電層（ワード線及びセレクトゲート線）のリプレース工程にて用いられた孔に、絶縁材料が埋め込まれた領域であると共に、導電層２０を１つ置きにセレクトゲート線ＳＧＤｅとＳＧＤｏとに絶縁分離する領域である。領域ＳＴＨ２は、絶縁層であり、例えば、シリコン酸化層を含む。

なお、フックアップ領域２００ｅ及び２００ｏには、積層された複数のワード線の各々に接続されるコンタクトプラグが設けられるが、ここでは省略している。

１．２．１．２ メモリセルアレイの断面構造
次に、メモリセルアレイ１０内のブロックＢＬＫの断面構造について説明する。図５は、ブロックＢＬＫのＹ方向に沿った断面図である。なお、導電層間及び導電層上の絶縁層は省略している。

図５に示すように、半導体基板（例えば、ｐ型ウェル領域）２３の上方には、導電層２２が設けられる。導電層２２は、セレクトゲート線ＳＧＳｅ及びＳＧＳｏとして機能する。導電層２２の上方には、８層の導電層２１が、Ｚ方向に沿って積層される。各導電層２１は、導電層２１−０〜２１−１５を含み、ワード線ＷＬｅ０〜ＷＬｅ７あるいはＷＬｏ０〜ＷＬｏ７として機能する。

導電層２１の上方には、導電層２０が設けられる。導電層２０は、導電層２０−０〜２０−１５を含み、セレクトゲート線ＳＧＤ０〜ＳＧＤ７として機能する。導電層２０及び２１の平面レイアウトについては後述する。

導電層２０から半導体基板２３に達するように、メモリトレンチＭＳＴとメモリピラーＭＰとがＹ方向に交互に設けられる。前述の通り、メモリトレンチＭＳＴは絶縁層である。半導体基板２３内に設けられた領域に電圧を印加するためのコンタクトプラグ等が、メモリトレンチＭＳＴ内に設けられてもよい。例えば、セレクトトランジスタＳＴ２のソースを上層配線（不図示）に接続するためのコンタクトプラグが設けられてもよい。

導電層２２は、メモリトレンチＭＳＴまたはメモリピラーＭＰを挟んで配置され、交互にセレクトゲート線ＳＧＳｅまたはＳＧＳｏとして機能する。同様に、導電層２１は、メモリトレンチＭＳＴまたはメモリピラーＭＰを挟んで配置され、交互にワード線ＷＬｅまたはＷＬｏとして機能する。

また、Ｙ方向で隣り合うブロックＢＬＫ間にも、メモリトレンチＭＳＴが設けられる。このメモリトレンチＭＳＴ内に、半導体基板２３内に設けられた領域に電圧を印加するためのコンタクトプラグ等が設けられてもよい。例えば、セレクトトランジスタＳＴ２のソースを上層配線に接続するためのコンタクトプラグが設けられてもよい。

メモリピラーＭＰ上には、コンタクトプラグ２４が設けられる。さらに、コンタクトプラグ２４上には、導電層２５がＹ方向に沿って設けられる。導電層２５は、ビット線ＢＬとして機能する。

また以下に、ブロックＢＬＫのＸ方向に沿った断面について説明する。

図６は、ブロックＢＬＫのＸ方向に沿った断面図であり、一例として図４におけるセレクトゲート線ＳＧＤ０に沿い、かつメモリピラーＭＰを通過する領域の断面構造を示す。なお、導電層間及び導電層上の絶縁層は省略している。

半導体基板２３上方には、図５を用いて説明したように、導電層２２、２１、及び２０が順に設けられている。また、メモリアレイ領域１００については、図５を用いて説明した通りである。

図６に示すように、フックアップ領域２００ｅでは、導電層２０〜２２が、例えば階段状に引き出されている。すなわち、ＸＹ面で見た時にフックアップ領域２００ｅにおいて、導電層２０〜２２の各々は、上層の導電層と重ならないテラス部分を有する。このテラス部分上に、コンタクトプラグ２６が設けられる。さらに、コンタクトプラグ２６は、導電層２７に接続される。コンタクトプラグ２６及び導電層２７は、例えば、タングステン（Ｗ）などの金属を含む。

導電層２７によって、偶数のセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、及びＳＧＤ６、偶数のワード線ＷＬｅ、及び偶数のセレクトゲート線ＳＧＳｅとして機能する導電層２０〜２２が、ロウデコーダ１１に電気的に接続される。

他方、フックアップ領域２００ｏでは、同様に、導電層２０〜２２が、例えば階段状に引き出されている。すなわち、ＸＹ面で見た時に、フックアップ領域２００ｏにおいて、導電層２０〜２２の各々は、上層の導電層と重ならないテラス部分を有する。このテラス部分上に、コンタクトプラグ２８が設けられる。さらに、コンタクトプラグ２８は、導電層２９に接続される。コンタクトプラグ２８及び導電層２９は、例えば、タングステン（Ｗ）などの金属を含む。

導電層２９によって、奇数のセレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、及びＳＧＤ７、奇数のワード線ＷＬｏ及び奇数のセレクトゲート線ＳＧＳｏとして機能する導電層２０〜２２が、ロウデコーダ１１に電気的に接続される。

１．２．１．３ メモリピラーＭＰの断面構造
次に、メモリピラーＭＰ及びメモリセルトランジスタＭＴの構造及び等価回路について説明する。図７は、メモリピラーＭＰのＸＹ面に沿った断面図である。図８は、メモリピラーＭＰのＹＺ面に沿った断面図である。図７及び図８の各々は、特に２つのメモリセルトランジスタＭＴが設けられる領域について示している。

図７及び図８に示すように、メモリピラーＭＰは、絶縁層３０、半導体層３１、及び絶縁層３２乃至３４を含む。ワード線ＷＬｅ及びＷＬｏは導電層２１を含む。

絶縁層３０、半導体層３１、及び絶縁層３２乃至３４の各々は、Ｚ方向に沿って延伸するように設けられる。絶縁層３０は、例えば、シリコン酸化層である。半導体層３１は、絶縁層３０の側面を囲むように設けられる。半導体層３１は、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層３１は、例えば、多結晶シリコン層である。

絶縁層３２は、半導体層３１の側面を囲むように設けられる。絶縁層３２は、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層３２は、例えば、シリコン酸化層とシリコン窒化層の積層構造を有している。絶縁層３３は、絶縁層３２の側面を囲むように設けられる。絶縁層３３は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３３は、例えば、シリコン窒化層である。絶縁層３４は、絶縁層３３の側面を囲むように設けられる。絶縁層３４は、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３４は、例えば、シリコン酸化層である。メモリピラーＭＰ部を除くメモリトレンチＭＳＴ内には、例えば、シリコン酸化層などの絶縁層が埋め込まれている。

上述の構成により、導電層２１の各層において、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられる。セレクトトランジスタＳＴ１及びＳＴ２も同様の構成を有する。

また、以下にメモリピラーＭＰの等価回路について説明する。図９は、メモリピラーＭＰの等価回路図である。図示するように、１本のメモリピラーＭＰに、２つのＮＡＮＤストリングＮＳｅ及びＮＳｏが形成されている。すなわち、１本のメモリピラーＭＰに２つずつ設けられたセレクトトランジスタＳＴ１は互いに異なるセレクトゲート線ＳＧＤに接続され、メモリセルトランジスタＭＴ０〜ＭＴ７は、互いに異なるワード線ＷＬｏ及びＷＬｅに接続される。さらに、セレクトトランジスタＳＴ２も、互いに異なるセレクトゲート線ＳＧＳｅ及びＳＧＳｏに接続される。

メモリピラーＭＰ内の２つのＮＡＮＤストリングＮＳｅ及びＮＳｏは、同一のビット線ＢＬに接続され、さらに同一のソース線ＳＬに接続される。そして、メモリピラーＭＰに設けられる２つのＮＡＮＤストリングＮＳｅ及びＮＳｏは、バックゲート（半導体層３１）を共通にする。

１．２．１．４ メモリアレイ領域及びフックアップ領域におけるブロック境界部の構成
次に、第１実施形態に係るメモリアレイ領域におけるブロックＢＬＫの境界部の構成を、ブロックＢＬＫ０とブロックＢＬＫ１との境界部を一例として説明する。その他のブロックＢＬＫ間の境界部の構成も、これらブロックＢＬＫ０とＢＬＫ１間の境界部と同様である。

先ず、ブロックＢＬＫ０及びＢＬＫ１におけるセレクトゲート線ＳＧＤの構成を説明する。図１０は、ブロックＢＬＫ０及びＢＬＫ１に配置されるメモリピラーＭＰと、メモリピラーＭＰに接続されるセレクトゲート線ＳＧＤ０〜ＳＧＤ７の平面レイアウトである。

図１０に示すように、ブロックＢＬＫ０とブロックＢＬＫ１とが互いに隣接してＹ方向に配置される。ブロックＢＬＫ０及びＢＬＫ１の各々は、複数のメモリピラーＭＰと、セレクトゲート線ＳＧＤ０〜ＳＧＤ７を有する。複数のメモリピラーＭＰは、Ｘ方向及びＹ方向に千鳥状に配列される。セレクトゲート線ＳＧＤ０〜ＳＧＤ７は、Ｘ方向に延伸し、かつＹ方向に配列される。

以下に、ブロックＢＬＫ０及びＢＬＫ１の各々の構成を説明する。

図１０に示すように、Ｘ方向に延伸する１６個の導電層２０−０〜２０−１５が、Ｙ方向に沿って配列されている。導電層２０−０と２０−２とは、Ｘ方向の一端で互いに電気的に接続され、セレクトゲート線ＳＧＤ０として機能する。導電層２０−１と２０−３とは、Ｘ方向の他端で互いに電気的に接続され、セレクトゲート線ＳＧＤ１として機能する。同様に、導電層２０−４と２０−６とは、Ｘ方向の一端で互いに電気的に接続され、セレクトゲート線ＳＧＤ２として機能する。導電層２０−５と２０−７とは、Ｘ方向の他端で互いに電気的に接続され、セレクトゲート線ＳＧＤ３として機能する。導電層２０−８と２０−１０とは、Ｘ方向の一端で互いに電気的に接続され、セレクトゲート線ＳＧＤ４として機能する。導電層２０−９と２０−１１とは、Ｘ方向の他端で互いに電気的に接続され、セレクトゲート線ＳＧＤ５として機能する。導電層２０−１２と２０−１４とは、Ｘ方向の一端で互いに電気的に接続され、セレクトゲート線ＳＧＤ６として機能する。導電層２０−１３と２０−１５とは、Ｘ方向の他端で互いに電気的に接続され、セレクトゲート線ＳＧＤ７として機能する。セレクトゲート線ＳＧＤ０〜ＳＧＤ７の各々は、フックアップ領域においてコンタクトプラグを介して上層配線（不図示）に接続され、さらにロウデコーダ１１に接続される。

ブロックＢＬＫ０（あるいはＢＬＫ１）内において、Ｙ方向に隣り合う導電層２０は、メモリトレンチＭＳＴによって離隔されている。メモリトレンチＭＳＴは、例えば、絶縁材料が、半導体基板面から導電層２０が設けられた層まで埋め込まれた領域である。

また、Ｙ方向に隣り合う導電層２０間のメモリトレンチＭＳＴには、複数のメモリピラーＭＰがＸ方向に所定間隔で配列される。メモリピラーＭＰの各々は、メモリトレンチＭＳＴ及び導電層をＺ方向に沿って延伸している。具体的には、複数のメモリピラーＭＰが、導電層２０−０と２０−１との間、導電層２０−１と２０−２との間、導電層２０−２と２０−３との間、以下同様に、導電層２０−１４と２０−１５との間まで設けられる。メモリピラーＭＰは、メモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１及びＳＴ２を有する柱状体である。メモリピラーＭＰの詳細については後述する。

以下に、ブロックＢＬＫ０とブロックＢＬＫ１との境界部の構成を説明する。

図１０に示すように、ブロックＢＬＫ０とブロックＢＬＫ１とが隣接してＹ方向に配列される。ブロックＢＬＫ０とブロックＢＬＫ１との境界部には、ブロックＢＬＫ０内に導電層２０−１５が配置され、ブロックＢＬＫ１内に導電層２０−０が配置される。これら導電層２０−１５と２０−０との間には、メモリトレンチＭＳＴが配置される。さらに、複数のメモリピラーＭＰａが、導電層２０−１５と２０−０との間のメモリトレンチＭＳＴに、Ｘ方向に所定間隔で配列される。メモリピラーＭＰａは、他のメモリピラーＭＰと同等のものである。

ブロックＢＬＫ０の導電層２０−１５（すなわち、セレクトゲート線ＳＧＤ７）とメモリピラーＭＰａとが交差する部分が、ブロックＢＬＫ０内のセレクトトランジスタとして動作する。また、ブロックＢＬＫ１の導電層２０−０（すなわち、セレクトゲート線ＳＧＤ０）とメモリピラーＭＰａとが交差する部分が、ブロックＢＬＫ１内のセレクトトランジスタとして動作する。

次に、ブロックＢＬＫ０及びＢＬＫ１におけるワード線ＷＬの構成を説明する。図１１は、ブロックＢＬＫ０及びＢＬＫ１に配置されるメモリピラーＭＰと、メモリピラーＭＰに接続されるワード線ＷＬｅ７及びＷＬｏ７の平面レイアウトである。ここでは、ワード線ＷＬｅ７及びＷＬｏ７を一例として示す。ワード線ＷＬｅ７及びＷＬｏ７は、セレクトゲート線ＳＧＤ０〜ＳＧＤ７よりも下層に設けられる。ワード線ＷＬｅ７の下層に、ワード線ＷＬｅ６〜ＷＬｅ０が設けられ、ワード線ＷＬｏ７の下層に、ワード線ＷＬｏ６〜ＷＬｏ０が設けられる。ワード線ＷＬｅ６〜ＷＬｅ０の各々の構成はＷＬｅ７と同様であり、ワード線ＷＬｏ６〜ＷＬｏ０の各々の構成はＷＬｏ７と同様である。

図１１に示すように、ブロックＢＬＫ０及びＢＬＫ１の各々は、複数のメモリピラーＭＰと、ワード線ＷＬｅ７及びＷＬｏ７を有する。ワード線ＷＬｅ７は、導電層２１−０、２１−２、２１−４、２１−６、２１−８、２１−１０、２１−１２、及び２１−１４を含む。ワード線ＷＬｏ７は、導電層２１−１、２１−３、２１−５、２１−７、２１−９、２１−１１、２１−１３、及び２１−１５を含む。導電層２１−０〜２１−１５の各々は、Ｘ方向に延伸し、かつＹ方向に交互に配列される。以降、導電層２１と記した場合、導電層２１−０〜２１−１５の各々を示すものとする。

Ｘ方向に延伸する１６個の導電層２１−０〜２１−１５が、Ｙ方向に沿って交互に配列されている。導電層２１−０、２１−２、２１−４、２１−６、２１−８、２１−１０、２１−１２、及び２１−１４は、Ｘ方向の一端で互いに電気的に接続され、ワード線ＷＬｅ７として機能する。導電層２１−１、２１−３、２１−５、２１−７、２１−９、２１−１１、２１−１３、及び２１−１５は、Ｘ方向の他端で互いに電気的に接続され、ワード線ＷＬｏ７として機能する。ワード線ＷＬｅ７及びＷＬｏ７の各々は、フックアップ領域においてコンタクトプラグを介して上層配線（不図示）に接続され、さらにロウデコーダ１１に接続される。

ワード線ＷＬｅ７の下層に、ワード線ＷＬｅ６〜ＷＬｅ０が順に設けられ、ワード線ＷＬｏ７の下層に、ワード線ＷＬｏ６〜ＷＬｏ０が順に設けられる。ワード線ＷＬｅ６〜ＷＬｅ０の構成はＷＬｅ７と同様であり、ワード線ＷＬｏ６〜ＷＬｏ０の構成はＷＬｏ７と同様である。

ブロックＢＬＫ０（あるいはＢＬＫ１）内において、Ｙ方向に隣り合う導電層２１は、メモリトレンチＭＳＴによって離隔されている。

また、Ｙ方向に隣り合う導電層２１間のメモリトレンチＭＳＴには、複数のメモリピラーＭＰがＸ方向に所定間隔で配列される。具体的には、複数のメモリピラーＭＰが、導電層２１−０と２１−１との間、導電層２１−１と２１−２との間、導電層２１−２と２１−３との間、以下同様に、導電層２１−１４と２１−１５との間まで設けられる。

以下に、ブロックＢＬＫ０とブロックＢＬＫ１との境界部の構成を説明する。

図１１に示すように、ブロックＢＬＫ０とブロックＢＬＫ１との境界部において、ブロックＢＬＫ０内に導電層２１−１５が配置され、ブロックＢＬＫ１内に導電層２１−０が配置されている。導電層２１−１５と導電層２１−０との間には、メモリトレンチＭＳＴが配置される。さらに、複数のメモリピラーＭＰａが、導電層２１−１５と導電層２１−０との間のメモリトレンチＭＳＴに、Ｘ方向に所定間隔で配列される。

導電層２１−１５（すなわち、ワード線ＷＬｏ７）とメモリピラーＭＰａとが交差する部分が、ブロックＢＬＫ０内のメモリセルトランジスタとして動作する。また、導電層２１−０（すなわち、ワード線ＷＬｅ７）とメモリピラーＭＰａとが交差する部分が、ブロックＢＬＫ１内のメモリセルトランジスタとして動作する。

１．３ 第１実施形態の効果
第１実施形態によれば、動作信頼性を向上できる半導体記憶装置を提供可能である。さらに、ブロックＢＬＫ０とブロックＢＬＫ１との境界部において、使用できないメモリセルあるいはワード線が存在しないため、メモリセルの有効使用率を低下させることがない。

前述したように、第１実施形態では、ブロックＢＬＫ０とブロックＢＬＫ１との境界部に、ブロックＢＬＫ０のセレクトゲート線ＳＧＤ７と、ブロックＢＬＫ１のセレクトゲート線ＳＧＤ０とが配置され、さらに、これらセレクトゲート線ＳＧＤ７及びＳＧＤ０の下層に、ブロックＢＬＫ０のワード線ＷＬｏ７と、ブロックＢＬＫ１のワード線ＷＬｅ７とが配置される。そして、前記セレクトゲート線ＳＧＤ７とセレクトゲート線ＳＧＤ０との間、及び前記ワード線ＷＬｏ７とワード線ＷＬｅ７との間に、メモリピラーＭＰａがＸ方向に配列される。ワード線ＷＬｏ７とメモリピラーＭＰａとが交差する部分が、ブロックＢＬＫ０のストリングユニットＳＵ７が含むメモリセルトランジスタとして機能する。ワード線ＷＬｅ７とメモリピラーＭＰａとが交差する部分が、ブロックＢＬＫ１のストリングユニットＳＵ０が含むメモリセルトランジスタとして機能する。

上述の構成を有する第１実施形態によれば、ブロックＢＬＫの境界部に、使用不可のあるいはダミーのメモリセルまたはワード線を配置していないため、メモリセルの配置を高密度化できる。

２．第２実施形態
次に、第２実施形態の半導体記憶装置について説明する。第２実施形態では、ブロックＢＬＫの境界部に、これらブロックＢＬＫの書き込み、読み出しあるいは消去動作時に使用しないワード線を配置し、このワード線に接続されたメモリセルをダミーメモリセルとする。第２実施形態では、第１実施形態と異なる点について主に説明する。説明しないその他の構成については、第１実施形態と同様である。

２．１ メモリアレイ領域及びフックアップ領域におけるブロック境界部の構成
第１実施形態と同様に、ブロックＢＬＫの境界部の構成を、ブロックＢＬＫ０とブロックＢＬＫ１との境界部を一例として説明する。その他のブロックＢＬＫ間の境界部の構成も、これらブロックＢＬＫ０とＢＬＫ１間の境界部と同様である。

先ず、ブロックＢＬＫ０及びＢＬＫ１におけるセレクトゲート線ＳＧＤの構成を説明する。図１２は、ブロックＢＬＫ０及びＢＬＫ１に配置されるメモリピラーＭＰと、メモリピラーＭＰに接続されるセレクトゲート線ＳＧＤ０〜ＳＧＤ７の平面レイアウトである。

ブロックＢＬＫ０及びＢＬＫ１の各々の構成は、第１実施形態と同様である。Ｘ方向に延伸する１６個の導電層２０−０〜２０−１５が、Ｙ方向に沿って配列されている。導電層２０−０と２０−２、２０−４と２０−６、２０−８と２０−１０、及び２０−１２と２０−１４は、それぞれＸ方向の一端で電気的に接続され、セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、及びＳＧＤ６としてそれぞれ機能する。導電層２０−１と２０−３、２０−５と２０−７、２０−９と２０−１１、及び２０−１３と２０−１５は、それぞれＸ方向の他端で電気的に接続され、セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、及びＳＧＤ７としてそれぞれ機能する。

ブロックＢＬＫ０（あるいはＢＬＫ１）内において、Ｙ方向に隣り合う導電層２０は、メモリトレンチＭＳＴによって離隔されている。さらに、複数のメモリピラーＭＰが、Ｙ方向に隣り合う導電層２０間の複数のメモリトレンチＭＳＴに、Ｘ方向及びＹ方向に千鳥状に配列される。

以下に、ブロックＢＬＫ０とブロックＢＬＫ１との境界部の構成を説明する。

図１２に示すように、ブロックＢＬＫ０とブロックＢＬＫ１とが隣接してＹ方向に配列される。ブロックＢＬＫ０とブロックＢＬＫ１との境界部には、ブロックＢＬＫ０内に導電層２０−１５が配置され、ブロックＢＬＫ１内に導電層２０−０が配置される。これら導電層２０−１５と導電層２０−０との間には、ダミー導電層２０−ａが設けられる。ダミー導電層２０−ａは、フックアップ領域でコンタクトプラグ及び上層配線（不図示）に電気的に接続される。さらに、複数のメモリピラーＭＰが、導電層２０−１５とダミー導電層２０−ａとの間、及び導電層２０−０とダミー導電層２０−ａとの間に配列される。言い換えると、ブロックＢＬＫ０とブロックＢＬＫ１との境界部において、ブロックＢＬＫ０内のメモリピラーＭＰとブロックＢＬＫ１内のメモリピラーＭＰとの間にダミー導電層２０−ａが配置される。ダミー導電層２０−ａは、フックアップ領域おいてコンタクトプラグを介して上層配線に接続される。書き込み及び読み出し動作時には、ダミー導電層２０−ａに、非選択のブロックＢＬＫのセレクトゲート線に印加されるのと同一の電圧（例えば、０Ｖ）が印加される。消去動作時には、ダミー導電層２０−ａに、非選択のブロックＢＬＫのセレクトゲート線に印加されるのと同一の電圧が印加される。

導電層２０−１５とダミー導電層２０−ａとの間に配置されたメモリピラーＭＰと、導電層２０−１５（すなわち、セレクトゲート線ＳＧＤ７）とが交差する部分が、ブロックＢＬＫ０内のセレクトトランジスタとして動作する。他方、導電層２０−１５とダミー導電層２０−ａとの間のメモリピラーＭＰと、ダミー導電層２０−ａとが交差する部分が、使用されないセレクトトランジスタである。ダミーメモリセルとは、書き込み、読み出しあるいは消去動作に使用されないメモリセルであり、書き込み、読み出しあるいは消去動作時に、書き込み、読み出しあるいは消去のための電圧が印加されないメモリセルである。

同様に、導電層２０−０とダミー導電層２０−ａとの間に配置されたメモリピラーＭＰと、導電層２０−０（すなわち、セレクトゲート線ＳＧＤ０）とが交差する部分が、ブロックＢＬＫ１内のセレクトトランジスタとして動作する。他方、導電層２０−０とダミー導電層２０−ａとの間のメモリピラーＭＰと、ダミー導電層２０−ａとが交差する部分が、使用されないセレクトトランジスタである。

次に、ブロックＢＬＫ０及びＢＬＫ１におけるワード線ＷＬの構成を説明する。図１３は、ブロックＢＬＫ０及びＢＬＫ１に配置されたメモリピラーＭＰと、メモリピラーＭＰに接続されるワード線ＷＬｅ７及びＷＬｏ７の平面レイアウトである。

ブロックＢＬＫ０及びブロックＢＬＫ１の各々におけるメモリピラーＭＰ、ワード線ＷＬｅ７及びＷＬｏ７、及びメモリトレンチＭＳＴの構成は、第１実施形態と同様であり、これは第３実施形態以降も同様である。

以下に、ブロックＢＬＫ０とブロックＢＬＫ１との境界部の構成を説明する。

図１３に示すように、ブロックＢＬＫ０とブロックＢＬＫ１とが隣接してＹ方向に配列される。ブロックＢＬＫ０とブロックＢＬＫ１との境界部には、ブロックＢＬＫ０内に導電層２１−１５が配置され、ブロックＢＬＫ１内に導電層２１−０が配置されている。これら導電層２１−１５と２１−０との間には、ダミー導電層２１−ａが設けられる。ダミー導電層２１−ａは、フックアップ領域でコンタクトプラグ及び上層配線（不図示）に電気的に接続されている。

導電層２１−１５とダミー導電層２１−ａとの間、及び導電層２１−０とダミー導電層２１−ａとの間には、メモリトレンチＭＳＴが配置される。さらに、複数のメモリピラーＭＰが、導電層２１−１５とダミー導電層２１−ａとの間、及び導電層２１−０とダミー導電層２１−ａとの間に配列される。言い換えると、ブロックＢＬＫ０とブロックＢＬＫ１との境界部において、ブロックＢＬＫ０内のメモリピラーＭＰとブロックＢＬＫ１内のメモリピラーＭＰとの間にダミー導電層２１−ａが配置される。ダミー導電層２１−ａは、フックアップ領域においてコンタクトプラグを介して上層配線（不図示）に接続されており、ワード線ＷＬａとして機能する。

ブロックＢＬＫ０の導電層２１−１５とダミー導電層２１−ａとの間に配置されたメモリピラーＭＰと、導電層２１−１５とが交差する部分が、ブロックＢＬＫ０内のメモリセルトランジスタとして動作する。他方、ブロックＢＬＫ０の導電層２１−１５とダミー導電層２１−ａとの間のメモリピラーＭＰと、ダミー導電層２１−ａとが交差する部分が、使用されないダミーメモリセルである。

ブロックＢＬＫ１の導電層２１−０とダミー導電層２１−ａとの間に配置されたメモリピラーＭＰと、導電層２１−０とが交差する部分が、ブロックＢＬＫ１内のメモリセルトランジスタとして動作する。他方、ブロックＢＬＫ１の導電層２１−０とダミー導電層２１−ａとの間のメモリピラーＭＰと、ダミー導電層２１−ａとが交差する部分が、使用されないダミーメモリセルである。その他の構成は、第１実施形態と同様である。

２．３ 第２実施形態の効果
第２実施形態によれば、動作信頼性を向上できる半導体記憶装置を提供可能である。

前述したように、ブロックＢＬＫ０とブロックＢＬＫ１との境界部において、ブロックＢＬＫ０のワード線ＷＬｏ７（導電層２１−１５）と、ブロックＢＬＫ１のワード線ＷＬｅ７（導電層２１−０）との間に、ワード線ＷＬａ（ダミー導電層２１−ａ）が配置される。ワード線ＷＬｏ７とワード線ＷＬａ間のメモリピラーＭＰと、ワード線ＷＬｏ７とが交差する部分が、ブロックＢＬＫ０内のメモリセルトランジスタとして動作する。

ワード線ＷＬｅ７とワード線ＷＬａ間のメモリピラーＭＰと、ワード線ＷＬｅ７とが交差する部分が、ブロックＢＬＫ１内のメモリセルトランジスタとして動作する。他方、ワード線ＷＬｅ７とワード線ＷＬａ間のメモリピラーＭＰと、ワード線ＷＬａとが交差する部分は、使用されないダミーメモリセルである。ワード線ＷＬａは、コンタクトプラグを介して上層配線に接続され、さらにロウデコーダ１１に接続される。

ワード線ＷＬａ（ダミー導電層２１−ａ）には、書き込み及び読み出し動作時に、非選択のブロックＢＬＫのワード線ＷＬに印加されるのと同一の電圧（例えば、０Ｖ）が印加され、消去動作時に、非選択のブロックＢＬＫのワード線ＷＬに印加されるのと同一の電圧が印加される。例えば、ブロックＢＬＫ０（あるいはＢＬＫ１）に対する消去動作時において、ブロックＢＬＫ０内のメモリセルトランジスタの半導体層に２４Ｖが印加されているとき、ワード線ＷＬａには０Ｖが印加される。

このように、ワード線ＷＬａの電位を制御することにより、ブロックＢＬＫ１（あるいはＢＬＫ０）内のワード線ＷＬａに接続されたメモリピラーＭＰａのメモリセルトランジスタが、書き込み、読み出し及び消去動作時に受けるディスターブを無くすことができる。すなわち、書き込み、読み出し及び消去動作時に、ブロックＢＬＫの境界部に配置されたメモリセルトランジスタに生じる、隣接するブロックＢＬＫからのディスターブを無くすことができる。この結果、第２実施形態によれば、半導体記憶装置における動作信頼性を向上させることが可能である。

３．第３実施形態
次に、第３実施形態の半導体記憶装置について説明する。第３実施形態では、ブロックＢＬＫの境界部に、これらブロックＢＬＫの書き込み、読み出し及び消去動作時に使用しない２本のワード線を配置し、これらのワード線に接続されたメモリセルをダミーメモリセルとする。第３実施形態では、第１実施形態と異なる点について主に説明する。説明しないその他の構成については、第１実施形態と同様である。

３．１ メモリアレイ領域及びフックアップ領域におけるブロック境界部の構成
第１実施形態と同様に、ブロックＢＬＫの境界部の構成を、ブロックＢＬＫ０とブロックＢＬＫ１との境界部を一例として説明する。その他のブロックＢＬＫ間の境界部の構成も、これらブロックＢＬＫ０とＢＬＫ１間の境界部と同様である。

先ず、ブロックＢＬＫ０及びＢＬＫ１におけるセレクトゲート線ＳＧＤの構成を説明する。図１４は、ブロックＢＬＫ０及びＢＬＫ１に配置されたメモリピラーＭＰと、メモリピラーＭＰに接続されるセレクトゲート線ＳＧＤ０〜ＳＧＤ７の平面レイアウトである。

ブロックＢＬＫ０及びＢＬＫ１の各々におけるメモリピラーＭＰ、導電層２０−０〜２０−１５、及びメモリトレンチＭＳＴの構成は、前述した第１実施形態と同様である。

以下に、ブロックＢＬＫ０とブロックＢＬＫ１との境界部の構成を説明する。

図１４に示すように、ブロックＢＬＫ０とブロックＢＬＫ１とが隣接してＹ方向に配列される。ブロックＢＬＫ０とブロックＢＬＫ１との境界部には、ブロックＢＬＫ０内に導電層２０−１５が配置され、ブロックＢＬＫ１内に導電層２０−０が配置される。ブロックＢＬＫ０とブロックＢＬＫ１との間、すなわち導電層２０−１５と導電層２０−０との間には、ダミー導電層２０−ｂ及び２０−ｃが設けられる。ダミー導電層２０−ｂ及び２０−ｃの各々は、Ｘ方向に伸び、かつＹ方向に配列されている。各ダミー導電層２０−ｂ及び２０−ｃは、フックアップ領域でコンタクトプラグを介して上層配線に電気的に接続される。書き込み及び読み出し動作時には、ダミー導電層２０−ｂ及び２０−ｃに、非選択のブロックＢＬＫのセレクトゲート線に印加されるのと同一の電圧（例えば、０Ｖ）が印加される。消去動作時には、ダミー導電層２０−ｂ及び２０−ｃに、非選択のブロックＢＬＫのセレクトゲート線に印加されるのと同一の電圧が印加される。

導電層２０−１５と２０−ｂとの間、導電層２０−ｂと２０−ｃとの間、及び導電層２０−ｃと２０−０との間には、メモリトレンチＭＳＴが配置される。複数のメモリピラーＭＰが、導電層２０−１５と２０−ｂとの間、及び導電層２０−ｃと２０−０との間のメモリトレンチＭＳＴに、Ｘ方向に所定間隔で配列される。さらに、複数のダミーメモリピラーＭＰｂが、ダミー導電層２０−ｂと２０−ｃとの間のメモリトレンチＭＳＴに、Ｘ方向に所定間隔で配列される。ダミーメモリピラーＭＰｂは、書き込み、読み出し及び消去動作に使用されないメモリセルトランジスタ及びセレクトトランジスタを有する。メモリピラーＭＰの各々は、メモリピラーＭＰの上方に配置され、かつＹ方向に延伸するビット線ＢＬにそれぞれ電気的に接続されている。しかし、ダミーメモリピラーＭＰｂの各々は、ダミーメモリピラーＭＰｂの上方に配置され、かつＹ方向に延伸するビット線ＢＬに電気的に接続されていない。

ブロックＢＬＫ０の導電層２０−１５とダミー導電層２０−ｂとの間に配置されたメモリピラーＭＰと、導電層２０−１５とが交差する部分が、ブロックＢＬＫ０内のセレクトトランジスタとして動作する。他方、ブロックＢＬＫ０の導電層２０−１５とダミー導電層２０−ｂとの間のメモリピラーＭＰと、ダミー導電層２０−ｂとが交差する部分が、使用されないダミーセレクトトランジスタである。

ブロックＢＬＫ１の導電層２０−０とダミー導電層２０−ｃとの間に配置されたメモリピラーＭＰと、導電層２０−０とが交差する部分が、ブロックＢＬＫ１内のセレクトトランジスタとして動作する。他方、導電層２０−０とダミー導電層２０−ｃとの間のメモリピラーＭＰと、ダミー導電層２０−ｃとが交差する部分が、使用されないダミーセレクトトランジスタである。

さらに、ダミー導電層２０−ｂと２０−ｃとの間に配置されたダミーメモリピラーＭＰｂと、ダミー導電層２０−ｂ及び２０−ｃとが交差する部分が、使用されないダミーセレクトトランジスタジスタである。

次に、ブロックＢＬＫ０及びＢＬＫ１におけるワード線ＷＬの構成を説明する。図１５は、ブロックＢＬＫ０及びＢＬＫ１に配置されたメモリピラーＭＰと、メモリピラーＭＰに接続されるワード線ＷＬｅ７及びＷＬｏ７の平面レイアウトである。

ブロックＢＬＫ０及びブロックＢＬＫ１の各々におけるメモリピラーＭＰ、ブロックＢＬＫの境界部以外のワード線ＷＬｅ７及びＷＬｏ７、及びメモリトレンチＭＳＴの構成は、第１実施形態と同様である。

以下に、ブロックＢＬＫ０とブロックＢＬＫ１との境界部の構成を説明する。

図１５に示すように、ブロックＢＬＫ０とブロックＢＬＫ１とが隣接してＹ方向に配列される。ブロックＢＬＫ０とブロックＢＬＫ１との境界部には、ブロックＢＬＫ０内に導電層２１−１５が配置され、ブロックＢＬＫ１内に導電層２１−０が配置される。これら導電層２１−１５と２１−０との間には、ダミー導電層２１−ｂ及び２１−ｃがＹ方向に配列される。

ダミー導電層２１−ｂは、Ｘ方向に延伸し、Ｘ方向の一端でブロックＢＬＫ０内の導電層２１−１４（ワード線ＷＬｅ７）に電気的に接続される。ダミー導電層２１−ｃは、Ｘ方向に延伸し、Ｘ方向の他端でブロックＢＬＫ１内の導電層２１−１（ワード線ＷＬｏ７）に電気的に接続される。

導電層２１−１５と２１−ｂとの間、導電層２１−ｂと２１−ｃとの間、及び導電層２１−ｃと２１−０との間には、メモリトレンチＭＳＴが配置される。複数のメモリピラーＭＰが、導電層２１−１５と２１−ｂとの間、及び導電層２１−０と２１−ｃとの間のメモリトレンチＭＳＴに、Ｘ方向に所定間隔で配列される。さらに、複数のダミーメモリピラーＭＰｂが、ダミー導電層２１−ｂと２１−ｃとの間のメモリトレンチＭＳＴに、Ｘ方向に所定間隔で配列される。

ブロックＢＬＫ０の導電層２１−１５とダミー導電層２１−ｂとの間に配置されたメモリピラーＭＰと、導電層２１−１５とが交差する部分が、ブロックＢＬＫ０内のメモリセルトランジスタとして動作する。他方、ブロックＢＬＫ０の導電層２１−１５とダミー導電層２１−ｂとの間のメモリピラーＭＰと、ダミー導電層２１−ｂとが交差する部分が、使用されないダミーメモリセルである。

ブロックＢＬＫ１の導電層２１−０とダミー導電層２１−ｃとの間に配置されたメモリピラーＭＰと、導電層２１−０とが交差する部分が、ブロックＢＬＫ１内のメモリセルトランジスタとして動作する。他方、導電層２１−０とダミー導電層２１−ｃとの間に配置されたメモリピラーＭＰと、ダミー導電層２１−ｃとが交差する部分が、使用されないダミーメモリセルである。

さらに、ダミー導電層２１−ｂと２１−ｃとの間に配置されたダミーメモリピラーＭＰｂと、ダミー導電層２１−ｂ及び２１−ｃとが交差する部分が、使用されないダミーメモリセルである。その他の構成は、第１実施形態と同様である。

３．３ 第３実施形態の効果
第３実施形態によれば、動作信頼性を向上できる半導体記憶装置を提供可能である。

前述したように、ブロックＢＬＫ０とブロックＢＬＫ１との境界部において、ブロックＢＬＫ０のワード線ＷＬｏ７（導電層２１−１５）と、ブロックＢＬＫ１のワード線ＷＬｅ７（導電層２１−０）との間に、ダミー導電層２１−ｂ及び２１−ｃが配列される。ダミー導電層２１−ｂはブロックＢＬＫ０のワード線ＷＬｅ７に接続され、ダミー導電層２１−ｃはブロックＢＬＫ１のワード線ＷＬｏ７に接続される。

ワード線ＷＬｏ７とダミー導電層２１−ｂ間のメモリピラーＭＰと、ワード線ＷＬｏ７とが交差する部分が、ブロックＢＬＫ０内のメモリセルトランジスタとして動作する。ワード線ＷＬｅ７とダミー導電層２１−ｃ間のメモリピラーＭＰと、ワード線ＷＬｅ７とが交差する部分が、ブロックＢＬＫ１内のメモリセルトランジスタとして動作する。他方、ダミー導電層２１−ｂ及び２１−ｃに接続されたダミーメモリピラーＭＰｂのメモリセルトランジスタは、使用されないダミーメモリセルである。

ダミー導電層２１−ｂと２１−ｃ間のメモリピラーＭＰｂには、ブロックＢＬＫ０（あるいは、ＢＬＫ１）に対する書き込み、読み出し及び消去動作時に、動作対象のワード線に印加されるべき電圧が印加される。このため、ダミー導電層２１−ｂ（あるいは、２１−ｃ）に接続されたメモリピラーＭＰｂのメモリセルトランジスタには、書き込み、読み出し及び消去動作時にディスターブが生じる。しかし、ダミーメモリピラーＭＰｂのメモリセルトランジスタは、使用されないダミーメモリセルであるため、書き込み、読み出し及び消去動作時にディスターブが生じても問題にはならない。

以上説明したように第３実施形態では、書き込み、読み出し及び消去動作時に、ブロックＢＬＫの境界部に配置されたメモリセルトランジスタに生じる、隣接するブロックＢＬＫのワード線ＷＬからのディスターブを無くすことができる。これにより、第３実施形態によれば、半導体記憶装置における動作信頼性を向上させることが可能である。

さらに、第３実施形態では、２本のダミーワード線を近接するブロックＢＬＫのワード線とそれぞれ共通化できるため、第２実施形態と比べて、半導体記憶装置１が実装されるチップサイズを縮小することができる。

４．第４実施形態
次に、第４実施形態の半導体記憶装置について説明する。第４実施形態では、ブロックＢＬＫの境界部に配置されたメモリピラーをダミーメモリピラーとする。すなわち、ブロックＢＬＫの境界部に設けられたメモリセルトランジスタをダミーメモリセルとする。第４実施形態では、第１実施形態と異なる点について主に説明する。説明しないその他の構成については、第１実施形態と同様である。

４．１ メモリアレイ領域及びフックアップ領域におけるブロック境界部の構成
ブロックＢＬＫの境界部の構成を、ブロックＢＬＫ０とブロックＢＬＫ１との境界部、及びブロックＢＬＫ１とブロックＢＬＫ２との境界部を一例として説明する。その他のブロックＢＬＫ間の境界部の構成も、これらブロックＢＬＫ０とＢＬＫ１間、及びブロックＢＬＫ１とＢＬＫ２間の境界部の繰り返しとなる。

先ず、ブロックＢＬＫ０及びＢＬＫ１におけるセレクトゲート線ＳＧＤの構成を説明する。図１６は、ブロックＢＬＫ０及びＢＬＫ１に配置されたメモリピラーＭＰと、メモリピラーＭＰに接続されるセレクトゲート線ＳＧＤ０〜ＳＧＤ７の平面レイアウトである。

ブロックＢＬＫ０及びＢＬＫ１の各々におけるメモリピラーＭＰ、導電層２０−０〜２０−１５、及びメモリトレンチＭＳＴの構成は、前述した第１実施形態と同様である。

以下に、ブロックＢＬＫ０とブロックＢＬＫ１との境界部の構成を説明する。

図１６に示すように、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２が隣接してＹ方向に順に配列される。ブロックＢＬＫ０とブロックＢＬＫ１との境界部には、ブロックＢＬＫ０の導電層２０−１５と、ブロックＢＬＫ１の導電層２０−０が配置される。

導電層２０−１５と２０−０との間には、メモリトレンチＭＳＴが配置される。複数のダミーメモリピラーＭＰｂが、導電層２０−１５と２０−０との間のメモリトレンチＭＳＴに、Ｘ方向に所定間隔で配列される。

ここで、ブロックＢＬＫ０の導電層２０−１５とダミーメモリピラーＭＰｂとが交差する部分は、ダミーのセレクトトランジスタである。このため、セレクトゲート線ＳＧＤ７に接続されたセレクトトランジスタの数は、その他のセレクトゲート線ＳＧＤに接続されたセレクトトランジスタの数に比べて、Ｘ方向の一列分のトランジスタの数（ここでは、４個のトランジスタ）だけ少なくなる。言い換えると、ストリングユニットＳＵ７が有するセレクトトランジスタの数は、その他のストリングユニットＳＵが有するセレクトトランジスタの数に比べて、Ｘ方向の一列分のトランジスタの数だけ少なくなる。

そこで、これらのセレクトトランジスタを補うために、ブロックＢＬＫ０の導電層２０−０のＹ方向に導電層２０−ｄが設けられ、導電層２０−０と導電層２０−ｄとの間にメモリピラーＭＰが配列される。導電層２０−ｄとメモリピラーＭＰとが交差する部分に、Ｘ方向の一列分のセレクトトランジスタが設けられる。さらに、セレクトゲート線ＳＧＤ７と導電層２０−ｄとが、例えば、コンタクトプラグを介して上層配線Ｗ１により電気的に接続される。これにより、導電層２０−ｄとメモリピラーＭＰとが交差する部分に設けられたセレクトトランジスタが、セレクトゲート線ＳＧＤ７が有するセレクトトランジスタとして用いられる。

以下に、ブロックＢＬＫ１とブロックＢＬＫ２との境界部の構成を説明する。

図１６に示すように、ブロックＢＬＫ１とブロックＢＬＫ２とが隣接してＹ方向に配置される。ブロックＢＬＫ１とブロックＢＬＫ２との境界部には、ブロックＢＬＫ１内に導電層２０−１５が配置され、ブロックＢＬＫ２内に導電層２０−０が配置される。導電層２０−１５と導電層２０−０との間には、Ｘ方向に延伸する導電層２０−ｅ及び導電層２０−ｄが設けられる。

導電層２０−１５と２０−ｅとの間、導電層２０−０と２０−ｄとの間、及び導電層２０−ｅと２０−ｄとの間には、メモリトレンチＭＳＴが配置される。複数のメモリピラーＭＰが、導電層２０−１５と２０−ｅとの間、導電層２０−０と２０−ｄとの間、及び導電層２０−ｅと２０−ｄとの間のメモリトレンチＭＳＴに、Ｘ方向に所定間隔で配列される。

ここで、上述したように、ブロックＢＬＫ１の導電層２０−０とダミーメモリピラーＭＰｂとが交差する部分はダミーのセレクトトランジスタである。このため、ブロックＢＬＫ１のセレクトゲート線ＳＧＤ０が有するセレクトトランジスタの数は、その他のセレクトゲート線ＳＧＤが有するセレクトトランジスタの数に比べて、Ｘ方向の一列分のトランジスタの数（ここでは、４個のトランジスタ）だけ少なくなる。

そこで、これらのセレクトトランジスタを補うために、ブロックＢＬＫ１の導電層２０−１５のＹ方向に導電層２０−ｅが設けられ、導電層２０−１５と導電層２０−ｅとの間にメモリピラーＭＰが配列される。Ｘ方向の一列分のセレクトトランジスタが、導電層２０−ｅとメモリピラーＭＰとが交差する部分に設けられる。さらに、セレクトゲート線ＳＧＤ０と導電層２０−ｅとが、例えば、コンタクトプラグを介して上層配線Ｗ２により電気的に接続される。これにより、導電層２０−ｅとメモリピラーＭＰとが交差する部分に設けられたセレクトトランジスタが、セレクトゲート線ＳＧＤ０が有するセレクトトランジスタとして用いられる。

なお、メモリピラーＭＰの各々は、メモリピラーＭＰの上方に配置され、かつＹ方向に延伸するビット線ＢＬにそれぞれ電気的に接続されている。しかし、ダミーメモリピラーＭＰｂの各々は、ダミーメモリピラーＭＰｂの上方に配置され、かつＹ方向に延伸するビット線ＢＬに電気的に接続されていない。

次に、ブロックＢＬＫ０及びＢＬＫ１におけるワード線ＷＬの構成を説明する。図１７は、ブロックＢＬＫ０及びＢＬＫ１に配置されたメモリピラーＭＰと、メモリピラーＭＰに接続されるワード線ＷＬｅ７及びＷＬｏ７の平面レイアウトである。

ブロックＢＬＫ０及びブロックＢＬＫ１の各々におけるメモリピラーＭＰ、ブロックＢＬＫの境界部以外のワード線ＷＬｅ７及びＷＬｏ７、及びメモリトレンチＭＳＴの構成は、第１実施形態と同様である。

以下に、ブロックＢＬＫ０とブロックＢＬＫ１との境界部の構成を説明する。

図１７に示すように、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２が隣接してＹ方向に順に配列される。ブロックＢＬＫ０とブロックＢＬＫ１との境界部には、ブロックＢＬＫ０の導電層２１−１５と、ブロックＢＬＫ１の導電層２１−０が配置される。

導電層２１−１５と２１−０との間には、メモリトレンチＭＳＴが配置される。複数のダミーメモリピラーＭＰｂが、導電層２１−１５と２１−０との間のメモリトレンチＭＳＴに、Ｘ方向に所定間隔で配列される。

ここで、ブロックＢＬＫ０の導電層２１−１５とダミーメモリピラーＭＰｂとが交差する部分は、ダミーのメモリセルトランジスタである。このため、ブロックＢＬＫ０のワード線ＷＬｏ７が有する動作可能なメモリセルトランジスタの数は、Ｘ方向の一列分のメモリピラーが有するメモリセルトランジスタの数だけ少ない。すなわち、ストリングユニットＳＵ７が有する動作可能なメモリセルトランジスタの数が、他のストリングユニットＳＵが有する動作可能なメモリセルトランジスタの数と比べて少ない。

そこで、これらのメモリセルトランジスタを補うために、ブロックＢＬＫ０の導電層２１−０のＹ方向に、Ｘ方向に延伸する導電層２１−ｄが設けられる。導電層２１−ｄは、Ｘ方向の他端で導電層２１−１、２１−３、２１−５、…、２１−１５と電気的に接続され、ワード線ＷＬｏ７として機能する。メモリピラーＭＰが、導電層２１−０と導電層２１−ｄとの間に配列される。

導電層２１−ｄとメモリピラーＭＰとが交差する部分に、Ｘ方向の一列分のメモリセルトランジスタが設けられる。これらメモリセルトランジスタが、ストリングユニットＳＵ７が有する動作可能なメモリセルトランジスタとして用いられる。

以下に、ブロックＢＬＫ１とブロックＢＬＫ２との境界部の構成を説明する。

図１７に示すように、ブロックＢＬＫ１とブロックＢＬＫ２とが隣接してＹ方向に配置される。ブロックＢＬＫ１とブロックＢＬＫ２との境界部には、ブロックＢＬＫ１の導電層２１−１５と、ブロックＢＬＫ２の導電層２１−０が配置される。導電層２１−１５と導電層２１−０との間には、Ｘ方向に延伸する導電層２１−ｅ及び導電層２１−ｄが設けられる。

導電層２１−１５と２１−ｅとの間、導電層２１−０と２１−ｄとの間、及び導電層２１−ｅと２１−ｄとの間には、メモリトレンチＭＳＴが配置される。複数のメモリピラーＭＰが、導電層２１−１５と２１−ｅとの間、導電層２１−０と２１−ｄとの間、導電層２１−ｅと２１−ｄとの間のメモリトレンチＭＳＴに、Ｘ方向に所定間隔で配列される。

ここで、ブロックＢＬＫ１の導電層２１−０とダミーメモリピラーＭＰｂとが交差する部分は、ダミーのメモリセルトランジスタである。このため、ブロックＢＬＫ１のワード線ＷＬｅ７が有する動作可能なメモリセルトランジスタの数は、Ｘ方向の一列分のメモリピラーが有するメモリセルトランジスタの数だけ少ない。すなわち、ストリングユニットＳＵ０が有する動作可能なメモリセルトランジスタの数が、他のストリングユニットＳＵが有する動作可能なメモリセルトランジスタの数と比べて少ない。

そこで、これらのメモリセルトランジスタを補うために、ブロックＢＬＫ１の導電層２１−１５のＹ方向に、Ｘ方向に延伸する導電層２１−ｅが設けられる。導電層２１−ｅは、Ｘ方向の一端で導電層２１−０、２１−２、２１−４、…、２１−１４と電気的に接続され、ワード線ＷＬｅ７として機能する。導電層２１−１５と導電層２１−ｅとの間にメモリピラーＭＰが配列される。

導電層２１−ｅとメモリピラーＭＰとが交差する部分に、Ｘ方向の一列分のメモリセルトランジスタが設けられる。これらメモリセルトランジスタが、ストリングユニットＳＵ０が有する動作可能なメモリセルトランジスタとして用いられる。その他の構成は、第１実施形態と同様である。

さらに、ブロックＢＬＫ２の導電層２１−０と導電層２１−ｅとの間に導電層２１−ｄが設けられる。導電層２１−０と導電層２１−ｄとの間に、メモリピラーＭＰが配列される。導電層２１−ｄとメモリピラーＭＰとが交差する部分に、Ｘ方向の一列分のメモリセルトランジスタが設けられる。これらメモリセルトランジスタは、ブロックＢＬＫ２の導電層２１−１５（ストリングユニットＳＵ７）に設けられるメモリセルトランジスタの不足分を補うために用いられる。

４．２ 第４実施形態の効果
第４実施形態によれば、動作信頼性を向上できる半導体記憶装置を提供可能である。

前述したように、ブロックＢＬＫ０とブロックＢＬＫ１との境界部において、ブロックＢＬＫ０の導電層２１−１５とブロックＢＬＫ１の導電層２１−０との間に、ダミーメモリピラーＭＰｂが配置される。ダミーメモリピラーＭＰｂは、コンタクトプラグなどにより上層配線（ビット線）に接続されていない。

ブロックＢＬＫ０内において導電層２１−１５と導電層２１−１４間のメモリピラーＭＰの導電層２１−１５と交差する部分は、動作可能なメモリセルトランジスタである、すなわち、書き込み、読み出し、及び消去動作に使用されるメモリセルトランジスタである。これに対し、導電層２１−１５とダミーメモリピラーＭＰｂとが交差する部分は、書き込み、読み出し、及び消去動作に使用されないダミーメモリセルである。

ブロックＢＬＫ１内において導電層２１−０と導電層２１−１間のメモリピラーＭＰの導電層２１−０とが交差する部分は、書き込み、読み出し、及び消去動作に使用されるメモリセルトランジスタである。これに対し、導電層２１−０とダミーメモリピラーＭＰｂとが交差する部分は、書き込み、読み出し、及び消去動作に使用されないダミーメモリセルである。

上述した構成では、例えば、ブロックＢＬＫ０のストリングユニットＳＵ７に対して書き込み動作が行われた場合、導電層２１−１５に書き込み動作による書き込み電圧が印加される。この場合、書き込み電圧は、ブロック境界部に配置され、導電層２１−１５に接続されたダミーメモリピラーＭＰｂにも印加される。しかし、ブロック境界部に配置されたダミーメモリピラーＭＰｂは、使用されないダミーメモリセルを有している。書き込み、読み出し、及び消去動作時に、ディスターブが生じる箇所にダミーメモリセルを配置しているため、ディスターブが生じても問題とはならない。

同様に、ブロックＢＬＫ１のストリングユニットＳＵ０に対して書き込み動作が行われた場合、導電層２１−０に書き込み電圧が印加される。この場合、書き込み電圧は、ブロック境界部に配置され、導電層２１−０に接続されたダミーメモリピラーＭＰｂにも印加される。しかし、ブロック境界部に配置されたダミーメモリピラーＭＰｂは、使用されないダミーメモリセルを有している。このため、書き込み動作時に、ダミーメモリセルにディスターブが生じても問題とはならない。

以上説明したように第４実施形態では、書き込み、読み出し及び消去動作時に、ブロックＢＬＫの境界部に配置されたメモリセルトランジスタに生じる、隣接するブロックＢＬＫのワード線ＷＬからのディスターブを無くすことができる。これにより、第４実施形態によれば、半導体記憶装置における動作信頼性を向上させることができる。

さらに、第４実施形態では、第２及び第３実施形態のように、ブロックＢＬＫの境界部にダミーのワード線を配置していないため、メモリセルの配置を高密度化することができる。

５．第５実施形態
次に、第５実施形態の半導体記憶装置について説明する。前述の第４実施形態では、ブロックＢＬＫの境界部にダミーメモリピラーＭＰｂを配置したが、第５実施形態ではブロックＢＬＫの境界部にダミーメモリピラーＭＰｂを配置せず、メモリトレンチＭＳＴのみを配置する。

５．１ メモリアレイ領域及びフックアップ領域におけるブロック境界部の構成
第４実施形態と同様に、ブロックＢＬＫの境界部の構成を、ブロックＢＬＫ０とブロックＢＬＫ１との境界部、及びブロックＢＬＫ１とブロックＢＬＫ２との境界部を一例として説明する。その他のブロックＢＬＫ間の境界部の構成も、これらブロックＢＬＫ０とＢＬＫ１間、及びブロックＢＬＫ１とＢＬＫ２間の境界部の繰り返しとなる。

先ず、ブロックＢＬＫ０及びＢＬＫ１におけるセレクトゲート線ＳＧＤの構成を説明する。図１８は、ブロックＢＬＫ０及びＢＬＫ１に配置されたメモリピラーＭＰと、メモリピラーＭＰに接続されるセレクトゲート線ＳＧＤ０〜ＳＧＤ７の平面レイアウトである。

ブロックＢＬＫ０及びＢＬＫ１の各々におけるメモリピラーＭＰ、導電層２０−０〜２０−１５、及びメモリトレンチＭＳＴの構成は、前述した第１実施形態と同様である。

以下に、ブロックＢＬＫ０とブロックＢＬＫ１との境界部の構成を説明する。

図１８に示すように、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２が隣接してＹ方向に順に配列される。ブロックＢＬＫ０とブロックＢＬＫ１との境界部には、ブロックＢＬＫ０の導電層２０−１５と、ブロックＢＬＫ１の導電層２０−０が配置される。

導電層２０−１５と２０−０との間には、メモリトレンチＭＳＴが配置される。前述の第４実施形態では、複数のダミーメモリピラーＭＰｂが、導電層２０−１５と２０−０との間のメモリトレンチＭＳＴに配列されたが、第５実施形態では、ダミーメモリピラーあるいはメモリピラーは配列されていない。

ここで、ブロックＢＬＫ０の導電層２０−１５とブロックＢＬＫ１の導電層２０−０との間にメモリピラーＭＰが設けられていないため、ストリングユニットＳＵ７が有するセレクトトランジスタの数は、その他のストリングユニットＳＵが有するセレクトトランジスタの数に比べて、Ｘ方向の一列分のトランジスタの数だけ少なくなる。

そこで、これらのセレクトトランジスタを補うために、ブロックＢＬＫ０の導電層２０−０のＹ方向に導電層２０−ｄが設けられ、導電層２０−０と導電層２０−ｄとの間にメモリピラーＭＰが配列される。導電層２０−ｄとメモリピラーＭＰとが交差する部分に、Ｘ方向の一列分のセレクトトランジスタが設けられる。さらに、セレクトゲート線ＳＧＤ７と導電層２０−ｄとが、例えば、コンタクトプラグを介して上層配線Ｗ１により電気的に接続される。これにより、導電層２０−ｄとメモリピラーＭＰとが交差する部分に設けられたセレクトトランジスタが、セレクトゲート線ＳＧＤ７が有するセレクトトランジスタとして用いられる。

以下に、ブロックＢＬＫ１とブロックＢＬＫ２との境界部の構成を説明する。

図１８に示すように、ブロックＢＬＫ１とブロックＢＬＫ２とが隣接してＹ方向に配置される。ブロックＢＬＫ１とブロックＢＬＫ２との境界部には、ブロックＢＬＫ１内に導電層２０−１５が配置され、ブロックＢＬＫ２内に導電層２０−０が配置される。導電層２０−１５と導電層２０−０との間には、Ｘ方向に延伸する導電層２０−ｅ及び導電層２０−ｄが設けられる。導電層２０−１５と２０−ｅとの間、導電層２０−０と２０−ｄとの間、及び導電層２０−ｅと２０−ｄとの間には、メモリトレンチＭＳＴが配置される。

ここで、上述したように、ブロックＢＬＫ０の導電層２０−１５とブロックＢＬＫ１の導電層２０−０との間にメモリピラーＭＰが設けられていないため、ブロックＢＬＫ１のセレクトゲート線ＳＧＤ０が有するセレクトトランジスタの数は、その他のセレクトゲート線ＳＧＤが有するセレクトトランジスタの数に比べて、Ｘ方向の一列分のトランジスタの数だけ少なくなる。

そこで、これらのセレクトトランジスタを補うために、ブロックＢＬＫ１の導電層２０−１５のＹ方向に導電層２０−ｅが設けられ、導電層２０−１５と導電層２０−ｅとの間にメモリピラーＭＰが配列される。Ｘ方向の一列分のセレクトトランジスタが、導電層２０−ｅとメモリピラーＭＰとが交差する部分に設けられる。さらに、セレクトゲート線ＳＧＤ０と導電層２０−ｅとが、例えば、コンタクトプラグを介して上層配線Ｗ２により電気的に接続される。これにより、導電層２０−ｅとメモリピラーＭＰとが交差する部分に設けられたセレクトトランジスタが、セレクトゲート線ＳＧＤ０が有するセレクトトランジスタとして用いられる。

次に、ブロックＢＬＫ０及びＢＬＫ１におけるワード線ＷＬの構成を説明する。図１９は、ブロックＢＬＫ０及びＢＬＫ１に配置されたメモリピラーＭＰと、メモリピラーＭＰに接続されるワード線ＷＬｅ７及びＷＬｏ７の平面レイアウトである。

ブロックＢＬＫ０及びブロックＢＬＫ１の各々におけるメモリピラーＭＰ、ブロックＢＬＫの境界部以外のワード線ＷＬｅ７及びＷＬｏ７、及びメモリトレンチＭＳＴの構成は、第１実施形態と同様である。

以下に、ブロックＢＬＫ０とブロックＢＬＫ１との境界部の構成を説明する。

図１９に示すように、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２が隣接してＹ方向に順に配列される。ブロックＢＬＫ０とブロックＢＬＫ１との境界部には、ブロックＢＬＫ０の導電層２１−１５と、ブロックＢＬＫ１の導電層２１−０が配置される。導電層２１−１５と２１−０との間には、メモリトレンチＭＳＴが配置される。

導電層２１−１５と２１−０との間には、メモリトレンチＭＳＴが配置される。前述の第４実施形態では、複数のダミーメモリピラーＭＰｂが、導電層２１−１５と２１−０との間のメモリトレンチＭＳＴに配列されたが、第５実施形態では、ダミーメモリピラーＭＰｂあるいはメモリピラーＭＰは配列されていない。

ここで、ブロックＢＬＫ０の導電層２１−１５とブロックＢＬＫ１の導電層２１−０との間にメモリピラーＭＰが設けられていないため、ブロックＢＬＫ０のワード線ＷＬｏ７が有する動作可能なメモリセルトランジスタの数は、Ｘ方向の一列分のメモリピラーが有するメモリセルトランジスタの数だけ少ない。すなわち、ストリングユニットＳＵ７が有する動作可能なメモリセルトランジスタの数が、他のストリングユニットＳＵが有する動作可能なメモリセルトランジスタの数と比べて少ない。

そこで、これらのメモリセルトランジスタを補うために、ブロックＢＬＫ０の導電層２１−０のＹ方向に、Ｘ方向に延伸する導電層２１−ｄが設けられる。導電層２１−ｄは、Ｘ方向の他端で導電層２１−１、２１−３、２１−５、…、２１−１５と電気的に接続され、ワード線ＷＬｏ７として機能する。メモリピラーＭＰが、導電層２１−０と導電層２１−ｄとの間に配列される。

導電層２１−ｄとメモリピラーＭＰとが交差する部分に、Ｘ方向の一列分のメモリセルトランジスタが設けられる。これらメモリセルトランジスタが、ストリングユニットＳＵ７が有する動作可能なメモリセルトランジスタとして用いられる。

以下に、ブロックＢＬＫ１とブロックＢＬＫ２との境界部の構成を説明する。

図１９に示すように、ブロックＢＬＫ１とブロックＢＬＫ２とが隣接してＹ方向に配置される。ブロックＢＬＫ１とブロックＢＬＫ２との境界部には、ブロックＢＬＫ１の導電層２１−１５と、ブロックＢＬＫ２の導電層２１−０が配置される。導電層２１−１５と導電層２１−０との間には、Ｘ方向に延伸する導電層２１−ｅ及び導電層２１−ｄが設けられる。

導電層２１−１５と２１−ｅとの間、導電層２１−０と２１−ｄとの間、及び導電層２１−ｅと２１−ｄとの間には、メモリトレンチＭＳＴが配置される。

ここで、ブロックＢＬＫ０の導電層２１−１５とブロックＢＬＫ１の導電層２１−０との間にメモリピラーＭＰが設けられていないため、ブロックＢＬＫ１のワード線ＷＬｅ７が有する動作可能なメモリセルトランジスタの数は、Ｘ方向の一列分のメモリピラーが有するメモリセルトランジスタの数だけ少ない。すなわち、ストリングユニットＳＵ０が有する動作可能なメモリセルトランジスタの数が、他のストリングユニットＳＵが有する動作可能なメモリセルトランジスタの数と比べて少ない。

そこで、これらのメモリセルトランジスタを補うために、ブロックＢＬＫ１の導電層２１−１５のＹ方向に、Ｘ方向に延伸する導電層２１−ｅが設けられる。導電層２１−ｅは、Ｘ方向の一端で導電層２１−０、２１−２、２１−４、…、２１−１４と電気的に接続され、ワード線ＷＬｅ７として機能する。メモリピラーＭＰが、導電層２１−１５と導電層２１−ｅとの間に配列される。

導電層２１−ｅとメモリピラーＭＰとが交差する部分に、Ｘ方向の一列分のメモリセルトランジスタが設けられる。これらメモリセルトランジスタが、ストリングユニットＳＵ０が有する動作可能なメモリセルトランジスタとして用いられる。その他の構成は、第１実施形態と同様である。

さらに、ブロックＢＬＫ２の導電層２１−０と導電層２１−ｅとの間に導電層２１−ｄが設けられる。導電層２１−０と導電層２１−ｄとの間に、メモリピラーＭＰが配列される。導電層２１−ｄとメモリピラーＭＰとが交差する部分に、Ｘ方向の一列分のメモリセルトランジスタが設けられる。これらメモリセルトランジスタは、ブロックＢＬＫ２の導電層２１−１５（ストリングユニットＳＵ７）に設けられるメモリセルトランジスタの不足分を補うために用いられる。

５．２ 第５実施形態の効果
第５実施形態によれば、動作信頼性を向上できる半導体記憶装置を提供可能である。

前述したように、ブロックＢＬＫの境界部において、ブロックＢＬＫ０の導電層２１−１５とブロックＢＬＫ１の導電層２１−０との間、及び導電層２１−ｅと導電層２１−ｄとの間にメモリピラーＭＰは設けられず、メモリトレンチＭＳＴだけが設けられている。メモリトレンチＭＳＴは絶縁領域であり、導電層２１−１５と２１−０間、及び導電層２１−ｅと２１−ｄ間を絶縁分離している。すなわち、第５実施形態は、前述した第４実施形態において、ブロックＢＬＫ０の導電層２１−１５とブロックＢＬＫ１の導電層２１−０間、ブロックＢＬＫ１とＢＬＫ２の境界部における導電層２１−ｅと２１−ｄ間に配置されたメモリピラーＭＰを削除した構成を有している。

上述した構成では、第４実施形態と同様に、例えば、ブロックＢＬＫ０のストリングユニットＳＵ７に対して書き込み、読み出し及び消去動作が行われた場合、導電層２１−１５に各動作で規定されたそれぞれの電圧が印加される。この場合、ブロック境界部の導電層２１−１５と導電層２１−１０との間にはメモリピラーＭＰが配置されていないため、書き込み、読み出し及び消去動作時にメモリセルトランジスタにディスターブが生じることはない、すなわち各動作で規定されたそれぞれの電圧よってブロック境界部近傍のメモリセルトランジスタにディスターブが生じることはない。

同様に、ブロックＢＬＫ１のストリングユニットＳＵ０に対して書き込み、読み出し及び消去動作が行われた場合、導電層２１−０に各動作で規定されたそれぞれの電圧が印加される。この場合、ブロック境界部の導電層２１−１５と導電層２１−１０との間にはメモリピラーＭＰが配置されていないため、書き込み、読み出し及び消去動作時にメモリセルトランジスタにディスターブが生じることはない、すなわち隣接するメモリセルへの書き込み、読み出し及び消去動作よってブロック境界部近傍のメモリセルトランジスタにディスターブが生じることはない。

以上説明したように第５実施形態では、書き込み、読み出し及び消去動作時に、ブロックＢＬＫの境界部に配置されたメモリセルトランジスタに生じるディスターブを低減することができる。これにより、第５実施形態によれば、半導体記憶装置における動作信頼性を向上させることができる。

さらに、第５実施形態では、第２及び第３実施形態のように、ブロックＢＬＫの境界部にダミーのワード線を配置していないため、メモリセルの配置を高密度化することができる。

６．その他変形例等
前記実施形態は、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、メモリピラーＭＰを有するその他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…ドライバ、１３…センスアンプ、１４…アドレスレジスタ、１５…コマンドレジスタ、１６…入出力回路、１７…シーケンサ、２０，２０−０〜２０−１５…導電層、２０−ａ〜２０−ｅ…導電層、２１，２１−０〜２１−１５…導電層、２２…導電層、２３…半導体基板、２４…コンタクトプラグ、２５…導電層、２６…コンタクトプラグ、２７…導電層、２８…コンタクトプラグ、２９…導電層、３０…絶縁層、３１…半導体層、３２〜３４…絶縁層、１００…メモリアレイ領域、２００ｅ，２００ｏ…フックアップ領域、１０１…領域、ＢＬ，ＢＬ０〜ＢＬ（ｍ−１）…ビット線、ＢＬＫ，ＢＬＫ０〜ＢＬＫｎ…ブロック、ＭＰ，ＭＰａ…メモリピラー、ＭＰｂ…ダミーメモリピラー、ＭＳＴ…メモリトレンチ、ＭＴ，ＭＴｅ０〜ＭＴｅ７，ＭＴｏ０〜ＭＴｏ７…メモリセルトランジスタ、ＳＧＤ，ＳＧＤ０〜ＳＧＤ７…セレクトゲート線、ＳＧＳ，ＳＧＳｅ，ＳＧＳｏ…セレクトゲート線、ＳＬ…ソース線、ＳＴ１，ＳＴ２…セレクトトランジスタ、ＳＵ，ＳＵ０〜ＳＵ７…ストリングユニット、ＷＬ，ＷＬｅ０〜ＷＬｅ７，ＷＬｏ０〜ＷＬｏ７…ワード線。

Claims (14)

1. 複数のメモリセルトランジスタを含む第１ブロック及び第２ブロックを備え、前記第１ブロックと前記第２ブロックとが第１方向に隣接して配列された半導体記憶装置において、
   前記第１ブロック及び第２ブロックの各々は、
   前記第１方向と交差する第２方向に延伸し、前記第１方向に配列された複数の第１導電層と、
   前記第１導電層間に設けられ、前記第１方向及び前記第２方向と交差する第３方向に延伸する複数の第１絶縁層と、
   前記第１絶縁層を挟む２つの前記第１導電層に跨るように設けられ、前記第３方向に延伸し、前記第２方向に配列された複数の第１ピラーと、
   前記第１ピラーと前記第１導電層との間に設けられた複数の第１トランジスタと、
   を具備し、
   前記第１方向において、前記第１ブロックの一端に設けられた前記第１導電層は、前記第１ブロックの他端に設けられた前記第１導電層に電気的に接続されている半導体記憶装置。
2. 前記第１ブロックと前記第２ブロックとの境界部において、
   前記第１ブロックの前記第１方向における一端の前記第１導電層と、前記第１ブロックの一端の前記第１導電層に隣接する前記第２ブロックの前記第１導電層との間に設けられ、前記第３方向に延伸する第２絶縁層をさらに具備する請求項１に記載の半導体記憶装置。
3. 前記複数の第１ピラーのそれぞれに接続され、前記第１方向に延伸する複数のビット線と、
   前記第１ブロックと前記第２ブロックとの境界部において、
   前記第１ブロックの一端の前記第１導電層と、前記第１ブロックの一端の前記第１導電層に隣接する前記第２ブロックの前記第１導電層との間に設けられ、前記第３方向に延伸する第２絶縁層と、
   前記第２絶縁層を挟む２つの前記第１導電層に跨るように設けられ、前記第３方向に延伸し、前記第２方向に配列され、一端が前記ビット線とは接続されない複数の第２ピラーと、
   をさらに具備する請求項１に記載の半導体記憶装置。
4. 前記第２方向に延伸し、前記第１導電層の間に設けられ、前記第１方向に配列された複数の第２導電層と、
   前記第１ピラーと前記第２導電層との間に設けられた第２トランジスタと、
   を有する請求項１に記載の半導体記憶装置。
5. 複数のメモリセルトランジスタを含む第１ブロック及び第２ブロックを備え、前記第１ブロックと前記第２ブロックとが第１方向に隣接して配列された半導体記憶装置において、
   前記第１ブロック及び第２ブロックの各々は、
   前記第１方向と交差する第２方向に延伸し、前記第１方向に配列された複数の第１導電層と、
   前記第１導電層間に設けられ、前記第１方向及び前記第２方向と交差する第３方向に延伸する複数の第１絶縁層と、
   前記第１絶縁層を挟む２つの前記第１導電層に跨るように設けられ、前記第３方向に延伸し、前記メモリセルトランジスタを有する第１ピラーと、
   前記第１ブロックと前記第２ブロックの境界部において、前記第１ブロックの前記第１導電層と前記第２ブロックの前記第１導電層との間に、前記第１方向に配列された第２及び第３導電層と、
   を具備し、
   前記第２導電層は前記第１ブロックの前記第１導電層に接続され、前記第３導電層は前記第２ブロックの前記第１導電層に接続されている半導体記憶装置。
6. 前記第２導電層と前記第３導電層との間に設けられ、前記第３方向に延伸する第２絶縁層と、
   前記第２絶縁層を挟む前記第２及び第３導電層に跨るように設けられ、前記第３方向に延伸し、メモリセルトランジスタを有する第２ピラーと、
   をさらに具備する請求項５に記載の半導体記憶装置。
7. 複数のメモリセルトランジスタを含む第１ブロック及び第２ブロックを備え、前記第１ブロックと前記第２ブロックとが第１方向に隣接して配列された半導体記憶装置において、
   前記第１ブロック及び第２ブロックの各々は、
   前記第１方向と交差する第２方向に延伸し、前記第１方向に配列された複数の第１導電層と、
   前記第１導電層間に設けられ、前記第１方向及び前記第２方向と交差する第３方向に延伸する複数の第１絶縁層と、
   前記第１絶縁層を挟む２つの前記第１導電層に跨るように設けられ、前記第３方向に延伸し、前記メモリセルトランジスタを有する第１ピラーと、
   前記第１ブロックと前記第２ブロックの境界部において、前記第１ブロックの前記第１導電層と前記第２ブロックの前記第１導電層との間に設けられた第２導電層と、
   を具備し、
   前記第２導電層は、前記第１ブロックの前記第１導電層及び前記第２ブロックの前記第１導電層と異なる電位に制御される半導体記憶装置。
8. 前記第１ブロック及び前記第２ブロックの各々は、前記メモリセルトランジスタが保持するデータを消去する際の消去単位である請求項１乃至７のいずれかに記載の半導体記憶装置。
9. 前記複数の第１トランジスタは、前記第３方向に沿って設けられた前記複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの一端に接続されたセレクトトランジスタとを有し、
   前記第１導電層は、前記セレクトトランジスタのゲートに接続される請求項１乃至３のいずれかに記載の半導体記憶装置。
10. 前記第１ピラーは、前記第３方向に沿って設けられた前記複数のメモリセルトランジスタを有し、
    前記前記第１導電層は、前記メモリセルトランジスタのゲートに接続される請求項５乃至７のいずれかに記載の半導体記憶装置。
11. ２つの前記第１導電層は、１つの前記第１導電層を間に挟み、前記第２方向の一端あるいは他端のいずれか一方で接続される請求項１乃至１０のいずれかに記載の半導体記憶装置。
12. 前記第１ブロックの前記第１方向の一端に設けられた前記第１導電層と交差する第１ピラーが有するメモリセルトランジスタと、前記第１ブロックの前記第１方向の他端に設けられた前記第１導電層と交差する第１ピラーが有するメモリセルトランジスタとを合わせて、書き込み単位あるいは読み出し単位の少なくともいずれかであるページが構成される請求項１乃至３のいずれかに記載の半導体記憶装置。
13. 前記第２ピラーの一端あるいは他端の少なくともいずれか一方は、配線層に電気的に接続されていない請求項３または６に記載の半導体記憶装置。
14. 前記第２ピラーが有する前記メモリセルトランジスタは、書き込み動作に使用されないトランジスタである請求項３または６に記載の半導体記憶装置。