TWI761094B - 半導體記憶裝置 - Google Patents

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Abstract

實施方式提供一種很好地動作之半導體記憶裝置。 實施方式之半導體記憶裝置包含：複數個第1導電層，其等沿第1方向排列；複數個第2導電層，其等於第1方向排列；第1半導體層，其設置於複數個第1導電層與複數個第2導電層之間；電荷儲存層，其包含設置於複數個第1導電層與第1半導體層之間之第1部分、及設置於複數個第2導電層與第1半導體層之間之第2部分；第1配線，其電性連接於第1半導體層；及第1、第2電晶體，其等連接於第1、第2導電層。又，該半導體記憶裝置於抹除動作中，對複數個第1導電層之至少一部分供給第1電壓，對第1配線供給大於第1電壓之抹除電壓，對複數個第2電晶體之至少一部分供給使第2電晶體成為斷開狀態之第1信號電壓。

Description

半導體記憶裝置
以下所記載之實施方式係關於一種半導體記憶裝置。
已知一種半導體記憶裝置，其具備基板、沿與該基板之表面交叉之方向積層之複數個閘極電極、與該等複數個閘極電極相對向之半導體層、及設置於閘極電極與半導體層之間之閘極絕緣層。閘極絕緣層例如具備氮化矽(Si 3N 4)等絕緣性電荷儲存層及浮動閘極等導電性電荷儲存層等能記憶資料之記憶體部。
實施方式提供一種很好地動作之半導體記憶裝置。
一實施方式之半導體記憶裝置包含：複數個第1導電層，其等於第1方向排列；複數個第2導電層，其等在與第1方向交叉之第2方向上與複數個第1導電層分隔而配置，且於第1方向排列；第1半導體層，其設置於複數個第1導電層與複數個第2導電層之間，於第1方向上延伸，且與複數個第1導電層及複數個第2導電層相對向；電荷儲存層，其包含設置於複數個第1導電層與第1半導體層之間之第1部分、及設置於複數個第2導電層與第1半導體層之間之第2部分；第1配線，其電性連接於第1半導體層；複數根電壓供給線，其等對複數個第1導電層及複數個第2導電層中之至少一者供給電壓；複數條第1電流路徑，其等係複數個第1導電層與複數根電壓供給線之間之電流路徑，且分別包含第1電晶體；及複數條第2電流路徑，其等係複數個第2導電層與複數根電壓供給線之間之電流路徑，且分別包含第2電晶體。又，該半導體記憶裝置構成為能執行：第1抹除動作，其對複數個第1導電層之至少一部分供給第1電壓，對第1配線供給大於第1電壓之抹除電壓，於與複數個第2導電層之至少一部分對應之第2電流路徑上，對至少一個第2電晶體之閘極電極供給使第2電晶體成為斷開狀態之第1信號電壓。
一實施方式之半導體記憶裝置包含：複數個第1導電層，其等於第1方向排列；複數個第2導電層，其等在與第1方向交叉之第2方向上與複數個第1導電層分隔而配置，且於第1方向排列；第1半導體層，其設置於複數個第1導電層與複數個第2導電層之間，於第1方向上延伸，且與複數個第1導電層及複數個第2導電層相對向；電荷儲存層，其包含設置於複數個第1導電層與第1半導體層之間之第1部分、及設置於複數個第2導電層與第1半導體層之間之第2部分；及第1配線，其電性連接於第1半導體層。又，該半導體記憶裝置構成為能執行第1抹除動作、第2抹除動作及第1編程動作，上述第1抹除動作係：對複數個第1導電層之至少一部分供給第1電壓，對複數個第2導電層之至少一部分供給大於第1電壓之第2電壓，對第1配線供給大於第1電壓之抹除電壓；上述第2抹除動作係：對複數個第2導電層之至少一部分供給第1電壓，對複數個第1導電層之至少一部分供給第2電壓，對第1配線供給抹除電壓；上述第1編程動作係：對複數個第1導電層中之一個供給大於第1電壓之第1編程電壓，對複數個第1導電層之其他至少一部分供給大於第1電壓且小於第1編程電壓之寫入通過電壓。又，該半導體記憶裝置於執行第1抹除動作後且執行第2抹除動作前，對複數個第1導電層之至少一部分執行第1編程動作。
其次，參照圖式，對實施方式之半導體記憶裝置進行詳細說明。再者，以下實施方式終歸只是一例，表述時並不帶有限定本發明之意圖。又，以下圖式係模式化圖，為了便於說明，有時會省略一部分構成等。又，對於複數個實施方式中共通之部分，有時會標註相同之符號，並省略說明。
又，本說明書中，提及「半導體記憶裝置」之情形時，有時表示記憶體裸片，有時表示記憶體晶片、記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制器裸片之記憶體系統。進而，有時表示智慧型手機、平板型終端、個人電腦等包含主機電腦之構成。
又，本說明書中，表述為第1構成「電性連接於」第2構成之情形時，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，將3個電晶體串聯連接之情形時，即便第2個電晶體為斷開狀態，第1個電晶體亦「電性連接於」第3個電晶體。
又，本說明書中，表述為第1構成「連接於」第2構成與第3構成「之間」之情形時，有時表示的是，第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成。
又，本說明書中，表述為電路等「使」2根配線等「導通」之情形時，例如表示的是，該電路等包含電晶體等，該電晶體等設置於2根配線之間之電流路徑，且該電晶體等成為接通(ON)狀態。
又，本說明書中，將與基板之上表面平行之特定方向稱為X方向，將與基板之上表面平行且與X方向垂直之方向稱為Y方向，將與基板之上表面垂直之方向稱為Z方向。
又，本說明書中，有時將沿著特定面之方向稱為第1方向，將沿著該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中之任一者對應，亦可不與其對應。
又，本說明書中，「上」或「下」等表達係以基板為基準。例如，將沿著上述Z方向遠離基板之方向稱為上，將沿著Z方向靠近基板之方向稱為下。又，關於某構成，提及下表面或下端之情形時，表示的是該構成之基板側之面或端部，提及上表面或上端之情形時，表示的是該構成之與基板呈相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
[第1實施方式] [構成] 圖1係表示第1實施方式之半導體記憶裝置之一部分構成之模式化方塊圖。圖2及圖3係表示該半導體記憶裝置之一部分構成之模式化等效電路圖。
如圖1所示，本實施方式之半導體記憶裝置具備記憶單元陣列MCA、及控制記憶單元陣列MCA之周邊電路PC。
記憶單元陣列MCA具備複數個記憶體塊BLK。記憶體塊BLK具備複數個串單元SU。例如，如圖2所示，串單元SU具備複數個記憶體單元MU。該等複數個記憶體單元MU分別具備電性獨立之2個記憶體串MSa、MSb。該等記憶體串MSa、MSb之一端分別連接於汲極側選擇電晶體STD，且經由其等連接於共通之位元線BL。記憶體串MSa、MSb之另一端連接於共通之源極側選擇電晶體STS，且經由其連接於共通之源極線SL。
記憶體串MSa、MSb分別具備串聯連接之複數個記憶單元MC。記憶單元MC係具備半導體層、閘極絕緣層及閘極電極之電場效應型電晶體。半導體層作為通道區域發揮作用。閘極絕緣層具備能記憶資料之電荷儲存層。記憶單元MC之閾值電壓根據電荷儲存層中之電荷量而變化。與記憶體串MSa對應之複數個記憶單元MC之閘極電極分別連接於字元線WLa。又，與記憶體串MSb對應之複數個記憶單元MC之閘極電極分別連接於字元線WLb。字元線WLa、WLb分別連接於記憶體塊BLK中之所有記憶體單元MU。
選擇電晶體(STD、STS)係具備半導體層、閘極絕緣層及閘極電極之電場效應型電晶體。半導體層作為通道區域發揮作用。汲極側選擇電晶體STD之閘極電極連接於汲極側選擇閘極線SGD。汲極側選擇閘極線SGD連接於串單元SU中之所有記憶體單元MU。源極側選擇電晶體STS之閘極電極連接於源極側選擇閘極線SGS。源極側選擇閘極線SGS連接於記憶體塊BLK中之所有記憶體單元MU。
例如，如圖1所示，周邊電路PC具備：連接於記憶單元陣列MCA之列解碼器RDa、RDb；連接於記憶單元陣列MCA之感測放大器模組SAM；以及連接於列解碼器RDa、RDb及感測放大器模組SAM之電壓產生電路VG。又，周邊電路PC具備未圖示之定序器、位址暫存器、狀態暫存器等。
例如，如圖3所示，列解碼器RDa具備塊解碼器BLKDa、字元線解碼器WLDa及驅動器電路DRVa。
塊解碼器BLKDa具備與記憶單元陣列MCA中之複數個記憶體塊BLK對應而設之複數個塊解碼單元blkda。塊解碼單元blkda具備與記憶體塊BLK中之複數根字元線WLa對應而設之複數個電晶體T BLK。電晶體T BLK例如為電場效應型NMOS(N-Channel Metal Oxide Semiconductor，N通道金氧半導體)電晶體。電晶體T BLK之汲極電極連接於字元線WLa。電晶體T BLK之源極電極連接於配線CG。配線CG連接於塊解碼器BLKDa中之所有塊解碼單元blkda。電晶體T BLK之閘極電極連接於信號供給線BLKSEL。信號供給線BLKSEL與所有塊解碼單元blkda對應而設置有複數根。又，信號供給線BLKSEL連接於塊解碼單元blkda中之所有電晶體T BLK。
於讀出動作、寫入程序等中，例如，與未圖示之位址暫存器中之塊位址對應之一根信號供給線BLKSEL成為“H”狀態，其他信號供給線BLKSEL成為“L”狀態。例如，向一根信號供給線BLKSEL供給大小為正之特定驅動電壓，向其他信號供給線BLKSEL供給接地電壓V SS等。藉此，與該塊位址對應之一個記憶體塊BLK中之所有字元線WLa與所有配線CG導通。又，其他記憶體塊BLK中之所有字元線WLa成為浮動狀態。
字元線解碼器WLDa具備與記憶體串MSa中之複數個記憶單元MC對應而設之複數個字元線解碼單元wlda。圖示之例中，字元線解碼單元wlda具備2個電晶體T WL。電晶體T WL例如為電場效應型NMOS電晶體。電晶體T WL之汲極電極連接於配線CG。電晶體T WL之源極電極連接於配線CG S或配線CG U。電晶體T WL之閘極電極連接於信號供給線WLSEL S或信號供給線WLSEL U。信號供給線WLSEL S與所有字元線解碼單元wlda中所含之一電晶體T WL對應而設置有複數根。信號供給線WLSEL U與所有字元線解碼單元wlda中所含之另一電晶體T WL對應而設置有複數根。
於讀出動作、寫入程序等中，例如，與一個字元線解碼單元wlda對應之信號供給線WLSEL S成為“H”狀態，與其對應之WLSEL U成為“L”狀態，其中一個字元線解碼單元wlda與未圖示之位址暫存器中之頁位址對應。又，與其他字元線解碼單元wlda對應之信號供給線WLSEL S成為“L”狀態，與其對應之WLSEL U成為“H”狀態。又，向配線CG S供給與選擇字元線WL對應之電壓。又，向配線CG U供給與非選擇字元線WL對應之電壓。藉此，向與上述頁位址對應之一根字元線WLa供給與選擇字元線WL對應之電壓。又，向其他字元線WLa供給與非選擇字元線WL對應之電壓。再者，未圖示之位址暫存器中之頁位址與字元線WLb對應而非與字元線WLa對應之情形時，有時亦會向所有字元線WLa供給與非選擇字元線WL對應之電壓。
驅動器電路DRVa例如具備與配線CG S及配線CG U對應而設之2個驅動器單元drva。驅動器單元drva具備複數個電晶體T DRV。電晶體T DRV例如為電場效應型NMOS電晶體。電晶體T DRV之汲極電極連接於配線CG S或配線CG U。電晶體T DRV之源極電極連接於電壓供給線L VG或電壓供給線L P。電壓供給線L VG連接於電壓產生電路VG之複數個輸出端子中之一個。電壓供給線L P連接於要被供給接地電壓V SS之接合墊電極P。電晶體T DRV之閘極電極連接於信號供給線VSEL。
於讀出動作、寫入程序等中，例如，與一個驅動器單元drva對應之複數根信號供給線VSEL中之任一根成為“H”狀態，其他信號供給線VSEL成為“L”狀態。
列解碼器RDb之構成與列解碼器RDa大致相同。但列解碼器RDb中之電晶體T BLK、T WL、T DRV、配線CG、CG S、CG U等係電性連接於字元線WLb，而非電性連接於字元線WLa。
例如，如圖3所示，電壓產生電路VG具備複數個電壓產生單元vg。電壓產生單元vg於讀出動作、寫入程序等中，產生特定大小之電壓，並經由上述電壓供給線L VG將其輸出。電壓產生單元vg例如可為充電泵電路等升壓電路，亦可為調節器等降壓電路。
感測放大器模組SAM(圖1)具備與複數根位元線BL(圖2)對應而設且未圖示之複數個感測放大器單元。感測放大器單元包含：感測電晶體，其具備電性連接於位元線BL之閘極電極；複數個資料閂鎖電路，其等連接於感測電晶體之汲極電極；及電壓調整電路，其根據該等複數個資料閂鎖電路中之一者之資料，調整位元線BL之電壓。
其次，參照圖4～圖9，對本實施方式之半導體記憶裝置之構成例進行說明。圖4係表示本實施方式之半導體記憶裝置之構成之模式化俯視圖。圖5及圖6係將圖4所示之構造之A所示之部分及A´所示之部分放大表示之模式化俯視圖。但圖6中省略了圖5所示之構造之一部分。圖7係將圖4所示之構造之一部分放大表示之模式化俯視圖。圖8係表示本實施方式之半導體記憶裝置之構成之模式化立體圖。圖9係將圖5及圖6之B所示之部分放大表示之模式化俯視圖。
如圖4所示，本實施方式之半導體記憶裝置具備半導體基板100。圖示之例中，於半導體基板100設置有沿X方向排列之2個記憶單元陣列區域R MCA。於與記憶單元陣列區域R MCA沿X方向排列之位置，設置有連接區域R HU、及較其距記憶單元陣列區域R MCA遠之列解碼器區域R RD。又，於半導體基板100之Y方向之端部設置有周邊電路區域R PC。
半導體基板100例如為包含p型雜質之單晶矽(Si)等半導體基板。於半導體基板之上表面，設置有包含n型雜質之n型井、及包含p型雜質之p型井。再者，於半導體基板100之表面，例如設置有構成周邊電路PC(圖1)之至少一部分之電晶體或配線等。
記憶單元陣列區域R MCA具備沿Y方向排列之複數個記憶體塊BLK。例如，如圖5所示，記憶體塊BLK具備沿Y方向排列之複數個串單元SU。
例如，如圖8所示，串單元SU具備沿Y方向排列之複數個積層體構造LS、及設置於該等複數個積層體構造LS之間之溝槽構造AT。積層體構造LS具備沿Z方向積層之複數個導電層110。溝槽構造AT具備沿X方向排列之複數個記憶體串構造MSS。各記憶體串構造MSS具備沿Z方向延伸之大致有底圓筒狀之半導體層120、設置於積層體構造LS與半導體層120之間之閘極絕緣層130、及設置於半導體層120中心部分之氧化矽(SiO 2)等絕緣層140。又，於沿X方向排列之複數個記憶體串構造MSS之間設置有氧化矽(SiO 2)等絕緣層150。
導電層110係沿X方向延伸之大致板狀之導電層，例如為氮化鈦(TiN)與鎢(W)之積層膜、或注入有雜質之多晶矽(Si)等導電層。一部分導電層110分別作為字元線WLa或字元線WLb、及記憶單元MC(圖1)之閘極電極發揮作用。又，位於其上方之一部分導電層110作為汲極側選擇閘極線SGD及汲極側選擇電晶體STD(圖1)之閘極電極發揮作用。
於複數個導電層110之下方，例如設置有包含與導電層110相同之材料之導電層111。導電層111作為源極側選擇閘極線SGS及源極側選擇電晶體STS(圖1)之閘極電極發揮作用。
於複數個導電層110之間、最下層之導電層110與導電層111之間、及導電層111與半導體基板100之間，設置有氧化矽(SiO 2)等絕緣層101。
再者，圖9之例中，導電層110之與閘極絕緣層130之接觸面113沿著以絕緣層140之中心軸為中心之大致圓狀之區域(例如，圓狀、橢圓狀、長圓狀或其他形狀之區域)之外周，形成為曲線狀。又，導電層110之與絕緣層150之接觸面114形成為沿X方向延伸之直線狀。
以下，沿Y方向排列之複數個積層體構造LS中，自Y方向之一側數起第偶數個或第奇數個積層體構造LS中所含之複數個導電層110有時被稱為導電層110a。又，其以外之積層體構造LS中所含之複數個導電層110有時被稱為導電層110b。
導電層110a作為記憶體串MSa中所含之記憶單元MC之閘極電極及字元線WLa、或記憶體串MSa中所含之汲極側選擇電晶體STD之閘極電極等發揮作用。如圖6所示，於特定XY剖面中，沿Y方向排列之複數個導電層110a中，包含於一個記憶體塊BLK之導電層110a之X方向之一端部(圖6之左端部)共通連接。上述複數個導電層110a例如作為一根字元線WLa等發揮作用。又，如圖5所示，於特定XY剖面中，沿Y方向排列之複數個導電層110a中，包含於一個串單元SU之導電層110a之X方向之一端部(圖5之左端部)共通連接。上述複數個導電層110a例如作為一個汲極側選擇閘極線SGD等發揮作用。
導電層110b作為記憶體串MSb中所含之記憶單元MC之閘極電極及字元線WLb、或記憶體串MSb中所含之汲極側選擇電晶體STD之閘極電極等發揮作用。如圖6所示，於特定XY剖面中，沿Y方向排列之複數個導電層110b中，包含於一個記憶體塊BLK之導電層110b之X方向之另一端部(圖6之右端部)共通連接。上述複數個導電層110b例如作為一根字元線WLb等發揮作用。又，如圖5所示，於特定XY剖面中，沿Y方向排列之複數個導電層110b中，包含於一個串單元SU之導電層110b之X方向之另一端部(圖5之右端部)共通連接。上述複數個導電層110b例如作為一個汲極側選擇閘極線SGD等發揮作用。
半導體層120(圖8)例如為無摻雜之多晶矽(Si)等半導體層。如上所述，半導體層120具有大致有底圓筒狀之形狀。半導體層120作為記憶體串MSa、MSb(圖1)中所含之複數個記憶單元MC及汲極側選擇電晶體STD之通道區域發揮作用。
於半導體層120之下端，連接有半導體層121(圖8)。半導體層121與於Y方向上相鄰之2個導電層111相對向。半導體層121係單晶矽(Si)等半導體層，作為源極側選擇電晶體STS(圖1)之通道區域發揮作用。於半導體層121與導電層111之間設置有氧化矽(SiO 2)等絕緣層123。
再者，圖8之例中，半導體基板100作為源極線SL(圖1)之一部分發揮作用，半導體層120經由半導體層121及半導體基板100電性連接於周邊電路PC。然而，上述構成只是例示，具體構成可適當調整。例如，亦可省略半導體層121，而於記憶體塊BLK之下方或上方設置作為源極線SL(圖1)之一部分發揮作用之配線等，經由該配線等將半導體層120與周邊電路PC電性連接。
閘極絕緣層130具有大致圓筒狀之形狀，沿著半導體層120之外周面於Z方向上延伸。閘極絕緣層130具備氧化矽(SiO 2)等隧道絕緣層131、氮化矽(SiN)等電荷儲存層132、及氧化矽(SiO 2)等阻擋絕緣層133，其等自半導體層120側起一直設置至導電層110側。
例如，如圖5所示，連接區域R HU具備複數個接點CC、及設置於該等複數個接點CC附近之支持構造HR。複數個接點CC分別連接於導電層110。支持構造HR分別貫通沿Z方向積層之複數個導電層110。支持構造HR例如可為氧化矽(SiO 2)等絕緣層。
例如，如圖7所示，列解碼器區域R RD具備沿Y方向排列之複數個電晶體排CTr。本實施方式中，電晶體排CTr之Y方向上之排列週期與記憶體塊BLK之Y方向上之排列週期相等。該等複數個電晶體排CTr分別具備沿X方向排列之複數個電晶體Tr。該等複數個電晶體Tr例如為將半導體基板100之表面用作通道區域、源極區域及汲極區域之電場效應型電晶體。該等複數個電晶體Tr分別經由接點CC連接於導電層110。該等複數個電晶體Tr分別作為參照圖3所說明之電晶體T BLK發揮作用。電晶體排CTr中所含之電晶體Tr之數量例如與記憶體塊BLK中沿Z方向積層之導電層110a之數量、或導電層110b之數量相等。
[記憶單元MC之閾值電壓] 其次，參照圖10，對記憶單元MC之閾值電壓進行說明。
如上所述，記憶單元陣列MCA具備複數個記憶單元MC。對該等複數個記憶單元MC執行了寫入程序之情形時，該等記憶單元MC之閾值電壓會被控制為複數種狀態。
圖10係用以說明記錄複數位元資料之記憶單元MC之閾值電壓之模式化柱狀圖。橫軸表示字元線WL之電壓，縱軸表示記憶單元MC之數量。
圖10中圖示出了3個記憶單元MC之閾值電壓分佈。例如，被控制為Er狀態之記憶單元MC之閾值電壓大於讀出阻斷電壓V BB，小於讀出電壓V CGAR。再者，Er狀態之閾值分佈中所含之最小閾值電壓之大小大致等於驗證電壓V VFYEP之大小。又，被控制為A狀態之記憶單元MC之閾值電壓大於讀出電壓V CGAR，小於讀出電壓V CGBR。再者，A狀態之閾值分佈中所含之最小閾值電壓之大小大致等於驗證電壓V VFYA之大小。又，被控制為B狀態之記憶單元MC之閾值電壓大於讀出電壓V CGBR。再者，B狀態之閾值分佈中所含之最小閾值電壓之大小大致等於驗證電壓V VFYB之大小。又，所有記憶單元MC之閾值電壓小於讀出通過電壓V READ。
對該等閾值分佈分別分配1位元或複數位元資料。
例如對記憶單元MC分配3位元資料之情形時，記憶單元MC之閾值電壓被控制為屬於2 3＝8種閾值分佈中之任一種。又，對該等8種閾值分佈分配“0，0，0”、“0，0，1”、“0，1，0”、“0，1，1”、“1，0，0”、“1，0，1”、“1，1，0”、“1，1，1”中之任一種資料。
又，例如對記憶單元MC分配1位元資料之情形時，記憶單元MC之閾值電壓被控制為屬於2 1＝2種閾值分佈中之任一種。又，對該等2種閾值分佈分配“0”、“1”中之任一種資料。
[讀出動作] 其次，參照圖11，對本實施方式之半導體記憶裝置之讀出動作進行說明。圖11係用以說明該讀出動作之模式化剖視圖。再者，本實施方式之讀出動作係對包含於指定記憶體塊BLK中之指定串單元SU且連接於指定字元線WLa或字元線WLb之所有記憶單元MC統一執行的。以下，有時將包含上述複數個記憶單元MC之構成稱為頁。圖11中說明對與記憶體串MSa對應之頁執行讀出動作之例。
如圖11所示，於讀出動作中，向作為選擇字元線WL發揮作用之導電層110a供給讀出電壓V CGXR(圖10之讀出電壓V CGAR、V CGBR或其他讀出電壓)，向作為非選擇字元線WL發揮作用之導電層110a供給讀出通過電壓V READ，向作為汲極側選擇閘極線SGD發揮作用之導電層110a供給電壓V SG。又，向於Y方向上與選擇字元線WL相鄰之導電層110b供給讀出阻斷電壓V BB，向其他作為非選擇字元線WL發揮作用之導電層110b供給讀出通過電壓V READ，向作為汲極側選擇閘極線SGD發揮作用之導電層110b供給接地電壓V SS。又，向作為源極側選擇閘極線SGS發揮作用之導電層111供給電壓V SG，向半導體基板100供給源極電壓V SRC。
再者，電壓V SG係使汲極側選擇電晶體STD及源極側選擇電晶體STS成為接通狀態之程度之電壓，大於接地電壓V SS。源極電壓V SRC係大小與接地電壓V SS相同之程度之電壓，大於接地電壓V SS。
藉此，於半導體層120，形成使位元線BL與選擇記憶單元MC之通道區域導通之電子通道、及使源極線SL與選擇記憶單元MC之通道區域導通之電子通道。又，根據選擇記憶單元MC之電荷儲存層132中儲存之電荷量，選擇記憶單元MC成為接通狀態或斷開狀態。周邊電路PC(圖1)例如藉由檢測位元線BL之電壓高低、或流向位元線BL之電流大小，而判定記憶單元MC中記錄之資料。
再者，圖11中，向複數個導電層110b中之一個供給讀出阻斷電壓V BB，向其他作為非選擇字元線WL發揮作用之導電層110b供給讀出通過電壓V READ。然而，上述方法只是例示，具體方法可適當調整。例如，亦可向作為字元線WL發揮作用之所有導電層110b供給讀出阻斷電壓V BB。
[寫入程序] 其次，參照圖12～圖14，對本實施方式之半導體記憶裝置之寫入程序進行說明。圖12係用以說明該寫入程序之模式化流程圖。圖13及圖14係用以說明該寫入程序之模式化剖視圖。再者，本實施方式之寫入程序係對指定頁內之記憶單元MC統一執行的。圖13及圖14中說明對與記憶體串MSa對應之頁執行寫入程序之例。
於步驟S101(圖12)中，將循環次數n W設定為1。循環次數n W記錄於暫存器等中。
於步驟S102中，執行編程動作。
編程動作時，例如，向與複數個選擇記憶單元MC中要調整閾值電壓之選擇記憶單元MC連接之位元線BL(圖1)供給源極電壓V SRC，向與複數個選擇記憶單元MC中不要調整閾值電壓之選擇記憶單元MC連接之位元線BL供給電壓V DD。
又，如圖13所示，向作為選擇字元線WL發揮作用之導電層110a供給編程電壓V PGM，向作為非選擇字元線WL發揮作用之導電層110a、110b供給寫入通過電壓V PASS，向作為汲極側選擇閘極線SGD發揮作用之導電層110a、110b供給電壓V SGD，向作為源極側選擇閘極線SGS發揮作用之導電層111供給接地電壓V SS。
編程電壓V PGM係使選擇記憶單元MC之電荷儲存層132儲存電子之程度之電壓，大於上述讀出通過電壓V READ。寫入通過電壓V PASS係不管記憶單元MC中記錄之資料如何，皆使記憶單元MC成為接通狀態之程度之電壓，等於或大於上述讀出通過電壓V READ，小於編程電壓V PGM。電壓V SGD係於向位元線BL供給源極電壓V SRC之情形時使汲極側選擇電晶體STD成為接通狀態，於向位元線BL供給特定驅動電壓之情形時使汲極側選擇電晶體STD成為斷開狀態之程度之電壓。電壓V SGD大於接地電壓V SS，小於上述電壓V SG。
藉此，於半導體層120，形成使位元線BL與選擇記憶單元MC之通道區域導通之電子通道。又，選擇記憶單元MC之通道區域之電子穿過隧道絕緣層131儲存至電荷儲存層132中。
於步驟S103(圖12)中，執行驗證動作。
如圖14所示，驗證動作之執行基本上與讀出動作相同。只不過，於驗證動作中，向作為選擇字元線WL發揮作用之導電層110a供給的是驗證電壓V VFYX(圖10之驗證電壓V VFYA 、V VFYB或其他驗證電壓)，而非讀出電壓V CGXR。
於步驟S104(圖12)中，對驗證動作之結果進行判定。例如，驗證動作中被檢測為接通狀態之記憶單元MC之比率為一定數值以上之情形時，判定驗證失敗(FAIL)，並進入步驟S105。另一方面，驗證動作中被檢測為接通狀態之記憶單元MC之比率未達一定數值之情形時，判定驗證通過(PASS)，並進入步驟S107。
於步驟S105中，對循環次數n W是否已達特定次數N W進行判定。未達之情形時進入步驟S106。已達之情形時進入步驟S108。
於步驟S106中，使循環次數n W加上1，並進入步驟S102。又，於步驟S106中，例如，使編程電壓V PGM加上特定電壓ΔV。例如，使輸出編程電壓V PGM之電壓產生單元vg(圖3)之輸出電壓增大電壓ΔV。
於步驟S107中，向未圖示之狀態暫存器中儲存表示寫入程序已正常結束之狀態資料，並結束寫入程序。
於步驟S108中，向未圖示之狀態暫存器中儲存表示寫入程序未正常結束之狀態資料，並結束寫入程序。
[單面抹除程序] 其次，參照圖15～圖17，對本實施方式之半導體記憶裝置之單面抹除程序進行說明。圖15係用以說明該單面抹除程序之模式化流程圖。圖16及圖17係用以說明該單面抹除程序之模式化剖視圖。再者，本實施方式之單面抹除程序係對包含於指定記憶體塊BLK且對應於記憶體串MSa之所有記憶單元MC、或對應於記憶體串MSb之所有記憶單元MC統一執行的。以下，有時將包含上述複數個記憶單元MC之構成稱為子塊。圖16及圖17中說明對與記憶體串MSa對應之子塊執行單面抹除程序之例。
於步驟S201(圖15)中，將循環次數n E設定為1。循環次數n E記錄於暫存器等中。
於步驟S202中，執行單面抹除動作。
單面抹除動作時，如圖16所示，向作為字元線WL發揮作用之導電層110a供給接地電壓V SS，將作為汲極側選擇閘極線SGD發揮作用之導電層110a設為浮動狀態。又，將作為字元線WL及汲極側選擇閘極線SGD發揮作用之導電層110b設為浮動狀態。又，將作為源極側選擇閘極線SGS發揮作用之導電層111設為浮動狀態，向半導體基板100供給抹除電壓V ERA。
抹除電壓V ERA係將電子自選擇記憶單元MC之電荷儲存層132牽引出來之程度之電壓，等於或大於上述編程電壓V PGM。
藉此，於半導體層120，形成使源極線SL與記憶體串MSa內之記憶單元MC之通道區域導通之電洞通道。又，記憶體串MSa內之記憶單元MC之電荷儲存層132之電子被向記憶單元MC之通道區域牽引。
再者，將導電層110a、110b設為浮動狀態之方法可適當調整。
例如，圖16之例中，將所有導電層110b設為浮動狀態。上述情形時，例如，可考慮：於用以向導電層110b供給電壓之所有電流路徑上，將設置於電流路徑之複數個電晶體中之至少一個設為斷開狀態。例如，圖3之例中，用以向作為字元線WLb發揮作用之導電層110b供給電壓之所有電流路徑係導電層110b與電壓產生電路VG(圖3)之間之所有電流路徑、及導電層110b與被供給接地電壓V SS之接合墊電極P(圖3)之間之所有電流路徑。
此處，連接於信號供給線BLKSEL之複數個電晶體T BLK設置於用以向作為字元線WLb發揮作用之導電層110b供給電壓之所有電流路徑。因此，為了於用以向導電層110b供給電壓之所有電流路徑上，將設置於電流路徑之複數個電晶體中之至少一個設為斷開狀態，例如，可將列解碼器RDb中之與該導電層110b對應之信號供給線BLKSEL(圖3)設為“L”狀態。
又，例如，連接於複數根信號供給線WLSEL S及複數根信號供給線WLSEL U之複數個電晶體T WL設置於用以向作為字元線WLb發揮作用之導電層110b供給電壓之所有電流路徑。因此，為了於用以向導電層110b供給電壓之所有電流路徑上，將設置於電流路徑之複數個電晶體中之至少一個設為斷開狀態，例如，可將列解碼器RDb中之所有信號供給線WLSEL S及信號供給線WLSEL U設為“L”狀態。
又，例如，連接於複數根信號供給線VSEL之複數個電晶體T DRV設置於用以向作為字元線WLb發揮作用之導電層110b供給電壓之所有電流路徑。因此，為了於用以向導電層110b供給電壓之所有電流路徑上，將設置於電流路徑之複數個電晶體中之至少一個設為斷開狀態，例如，可將列解碼器RDb中之所有信號供給線VSEL設為“L”狀態。
又，例如，圖16之例中，向作為字元線WLa發揮作用之導電層110a供給接地電壓V SS，將作為汲極側選擇閘極線SGD發揮作用之導電層110a設為浮動狀態。上述情形時，例如，可考慮使作為字元線WLa發揮作用之導電層110a與電壓產生電路VG導通。又，可考慮：於作為汲極側選擇閘極線SGD發揮作用之導電層110a與電壓產生電路VG(圖3)之間之所有電流路徑、及作為汲極側選擇閘極線SGD發揮作用之導電層110a與被供給接地電壓V SS之接合墊電極P(圖3)之間之所有電流路徑上，將設置於電流路徑之複數個電晶體中之至少一個設為斷開狀態。
於步驟S203(圖15)中，執行單面抹除驗證動作。
單面抹除驗證動作時，如圖17所示，向作為字元線WL發揮作用之導電層110a供給驗證電壓V VFYe，向作為汲極側選擇閘極線SGD發揮作用之導電層110a供給電壓V SG。又，向作為字元線WL發揮作用之導電層110b供給讀出阻斷電壓V BB，向作為汲極側選擇閘極線SGD發揮作用之導電層110b供給接地電壓V SS。又，向作為源極側選擇閘極線SGS發揮作用之導電層111供給電壓V SG，向半導體基板100供給源極電壓V SRC。
驗證電壓V VFYe大於驗證電壓V VFYEP(圖10)，小於讀出電壓V CGAR(圖10)。驗證電壓V VFYe之大小例如亦可大致等於參照圖10所說明之Er狀態之閾值分佈中所含之最大閾值電壓之大小。又，驗證電壓V VFYe例如亦可小於接地電壓V SS。
於步驟S204(圖15)中，對單面抹除驗證動作之結果進行判定。例如，單面抹除驗證動作中被檢測為斷開狀態之記憶單元MC之比率為一定數值以上之情形時，判定單面抹除驗證失敗，並進入步驟S205。另一方面，單面抹除驗證動作中被檢測為斷開狀態之記憶單元MC之比率未達一定數值之情形時，判定單面抹除驗證通過，並進入步驟S207。
於步驟S205中，對循環次數n E是否已達特定次數N E進行判定。未達之情形時進入步驟S206。已達之情形時進入步驟S208。
於步驟S206中，使循環次數n E加上1，並進入步驟S202。又，於步驟S206中，例如，使抹除電壓V ERA加上特定電壓ΔV。
於步驟S207中，向未圖示之狀態暫存器中儲存表示抹除程序已正常結束之狀態資料，並結束抹除程序。
於步驟S208中，向未圖示之狀態暫存器中儲存表示抹除程序未正常結束之狀態資料，並結束抹除程序。
[EP寫入程序] 如上所述，例如對記憶體串MSa中之選擇記憶單元MC執行讀出動作(圖11)、驗證動作(圖14)或單面抹除驗證動作(圖17)之情形時，藉由檢測位元線BL之電壓高低、或流向位元線BL之電流大小，而檢測選擇記憶單元MC是接通狀態還是斷開狀態。
此處，如參照圖8所說明，本實施方式之半導體層120具備大致圓筒狀之形狀。又，半導體層120之與導電層110a之對向部分作為記憶體串MSa中之記憶單元MC及汲極側選擇電晶體STD之通道區域發揮作用。又，半導體層120之與導電層110b之對向部分作為記憶體串MSb中之記憶單元MC及汲極側選擇電晶體STD之通道區域發揮作用。
上述構造中，例如，若與選擇記憶單元MC對應於同一個半導體層120，且與其設置於同一高度位置之非選擇記憶單元MC(以下，有時稱為「背面記憶單元MC」)成為接通狀態，則無論選擇記憶單元MC是接通狀態還是斷開狀態，位元線BL與源極線SL皆經由背面記憶單元MC而導通，從而電流流向位元線BL。因此，將無法很好地檢測選擇記憶單元MC之閾值電壓。故而，執行讀出動作(圖11)、驗證動作(圖14)及單面抹除驗證動作(圖17)之情形時，較理想為將背面記憶單元MC設為斷開狀態。
因此，於本實施方式，讀出動作(圖11)、驗證動作(圖14)及單面抹除驗證動作(圖17)中，向背面記憶單元MC之閘極電極供給的是讀出阻斷電壓V BB。
然而，例如，有時會如圖18所示，剛執行完單面抹除程序後，一部分記憶單元MC之閾值電壓變得小於讀出阻斷電壓V BB。上述狀態下，存在無法將背面記憶單元MC設為斷開狀態之情形時。
因此，本實施方式之半導體記憶裝置中，於對與記憶體串MSa、MSb中之一者對應之子塊執行單面抹除程序後，且對與另一者對應之子塊執行讀出動作、寫入程序或單面抹除程序前，對已執行過單面抹除程序之子塊執行EP寫入程序。藉此，例如，如圖19所示，將已執行過單面抹除程序之記憶單元MC之閾值電壓控制在大於讀出阻斷電壓V BB且小於讀出電壓V CGAR之範圍內。
其次，參照圖20～圖22，對本實施方式之半導體記憶裝置之EP寫入程序進行說明。圖20係用以說明該EP寫入程序之模式化流程圖。圖21及圖22係用以說明該EP寫入程序之模式化剖視圖。再者，本實施方式之EP寫入程序係對指定頁內之記憶單元MC統一執行的。又，EP寫入程序係於對與記憶體串MSa、MSb中之一者對應之子塊執行單面抹除程序後，且對與另一者對應之子塊執行讀出動作、寫入程序或單面抹除程序前，對已執行過單面抹除程序之子塊中之所有頁執行的。圖21及圖22中說明對記憶體串MSa中所含之特定記憶單元MC執行EP寫入程序之例。
於步驟S301(圖20)中，將循環次數n EP設定為1。循環次數n EP記錄於暫存器等中。
於步驟S302中，執行EP編程動作。
EP編程動作時，例如，向位元線BL(圖1)供給源極電壓V SRC。
又，如圖21所示，向作為選擇字元線WL發揮作用之導電層110a供給編程電壓V PGMEP，向作為非選擇字元線WL發揮作用之導電層110a、110b供給寫入通過電壓V PASS，向作為汲極側選擇閘極線SGD發揮作用之導電層110a、110b供給電壓V SG，向作為源極側選擇閘極線SGS發揮作用之導電層111供給接地電壓V SS。
編程電壓V PGMEP例如可具有與編程電壓V PGM相同程度之大小，亦可小於編程電壓V PGM。
於步驟S303(圖20)中，執行EP驗證動作。
如圖22所示，EP驗證動作之執行基本上與讀出動作相同。只不過，於EP驗證動作中，向作為選擇字元線WL發揮作用之導電層110a供給的是驗證電壓V VFYEP，而非讀出電壓V CGXR。
於步驟S304(圖20)中，對EP驗證動作之結果進行判定。例如，EP驗證動作中被檢測為接通狀態之記憶單元MC之比率為一定數值以上之情形時，判定EP驗證失敗，並進入步驟S305。另一方面，EP驗證動作中被檢測為接通狀態之記憶單元MC之比率未達一定數值之情形時，判定EP驗證通過，並進入步驟S307。
於步驟S305中，對循環次數n EP是否已達特定次數N EP進行判定。未達之情形時進入步驟S306。已達之情形時進入步驟S308。
於步驟S306中，使循環次數n EP加上1，並進入步驟S302。又，於步驟S306中，例如，使編程電壓V PGMEP加上特定電壓ΔV。
於步驟S307中，向未圖示之狀態暫存器中儲存表示寫入程序已正常結束之狀態資料，並結束寫入程序。
於步驟S308中，向未圖示之狀態暫存器中儲存表示寫入程序未正常結束之狀態資料，並結束寫入程序。
[第1比較例] 其次，參照圖23，對第1比較例之半導體記憶裝置進行說明。圖23係用以說明第1比較例之半導體記憶裝置之模式化立體圖。
第1比較例之半導體記憶裝置具備沿Z方向積層之複數個導電層210、沿Z方向延伸之大致有底圓筒狀之半導體層220、及設置於複數個導電層210與半導體層220之間之閘極絕緣層130。又，於複數個導電層210之間設置有氧化矽(SiO 2)等絕緣層201。
導電層210與導電層110不同，具備複數個貫通孔。又，該等複數個貫通孔之內周面分別隔著閘極絕緣層130與半導體層220之外周面相對向。
[第2比較例] 其次，參照圖24及圖25，對第2比較例之半導體記憶裝置進行說明。圖24係用以說明第2比較例之半導體記憶裝置之雙面抹除程序之模式化流程圖。圖25係用以說明該雙面抹除程序之模式化剖視圖。
第2比較例之半導體記憶裝置與第1實施方式之半導體記憶裝置同樣地，具備參照圖5～圖9所說明之構成。只不過，第2比較例之半導體記憶裝置係構成為能執行雙面抹除程序，而非單面抹除程序。
雙面抹除程序係對指定記憶體塊BLK內之所有記憶單元MC統一執行的。
與單面抹除程序同樣地，執行步驟S201(圖24)。
於步驟S402中，執行雙面抹除動作。
雙面抹除動作時，如圖25所示，向作為字元線WL發揮作用之導電層110a、110b供給接地電壓V SS，將作為汲極側選擇閘極線SGD發揮作用之導電層110a、110b設為浮動狀態。又，將作為源極側選擇閘極線SGS發揮作用之導電層111設為浮動狀態，向半導體基板100供給抹除電壓V ERA。
於步驟S203中，例如，對與記憶體串MSa對應之子塊執行單面抹除驗證動作。
於步驟S403中，例如，對與記憶體串MSb對應之子塊執行單面抹除驗證動作。
與單面抹除程序同樣地，執行步驟S204～步驟S208。
[第3比較例] 其次，參照圖26～圖28，對第3比較例之半導體記憶裝置進行說明。圖26係用以說明第3比較例之半導體記憶裝置之雙面EP寫入程序之模式化流程圖。圖27及圖28係用以說明該雙面EP寫入程序之模式化剖視圖。
第3比較例之半導體記憶裝置與第1實施方式之半導體記憶裝置同樣地，具備參照圖5～圖9所說明之構成。只不過，第3比較例之半導體記憶裝置係構成為能執行第2比較例之雙面抹除程序，而非單面抹除程序。又，第3比較例之半導體記憶裝置係構成為能執行雙面EP寫入程序。
雙面EP寫入程序係對指定記憶體塊BLK內之所有記憶單元MC統一執行的。
與第1實施方式之EP寫入程序同樣地，執行步驟S301(圖26)。
於步驟S502中，執行雙面EP編程動作。
雙面EP編程動作時，例如，向位元線BL(圖1)供給源極電壓V SRC。
又，雙面EP編程動作時，如圖27所示，將自下方數起第k(k為自然數)個導電層110a、及自下方數起第k個導電層110b作為選擇字元線WL，而向該等導電層110a、110b供給編程電壓V PGMEP。又，向作為非選擇字元線WL發揮作用之導電層110a、110b供給寫入通過電壓V PASS，向作為汲極側選擇閘極線SGD發揮作用之導電層110a、110b供給電壓V SG，向作為源極側選擇閘極線SGS發揮作用之導電層111供給接地電壓V SS。
於步驟S503(圖26)中，執行雙面EP驗證動作。
雙面EP驗證動作時，如圖28所示，將自下方數起第k個導電層110a、及自下方數起第k個導電層110b作為選擇字元線WL，而向該等導電層110a、110b供給驗證電壓V VFYEP。又，向作為非選擇字元線WL發揮作用之導電層110a、110b供給讀出通過電壓V READ，向作為汲極側選擇閘極線SGD發揮作用之導電層110a、110b供給電壓V SG，向作為源極側選擇閘極線SGS發揮作用之導電層111供給電壓V SG，向半導體基板100供給源極電壓V SRC。
[電晶體排CTr之面積] 第1比較例之半導體記憶裝置中，例如，如圖23所示，於XY平面中，一個導電層210與一個半導體層220相對向。上述構成中，對應於一個半導體層220形成一個記憶體串。另一方面，第2比較例之半導體記憶裝置中，例如，如圖8所示，於XY平面中，兩個導電層110與一個半導體層120相對向。上述構成中，對應於一個半導體層120形成兩個記憶體串MSa、MSb。因此，圖8所示之構成相較圖23所示之構成而言，能使記憶單元陣列MCA高集成化。
此處，圖29中圖示出了第1比較例之半導體記憶裝置之4個記憶體塊BLK_A～BLK_D、及與該等4個記憶體塊BLK_A～BLK_D對應而設之4個電晶體排CTr_A～CTr_D。圖29之例中，電晶體排CTr之Y方向上之排列週期為記憶體塊BLK之Y方向上之排列週期之2倍。
圖30中圖示出了第2比較例之半導體記憶裝置之4個記憶體塊BLK_A～BLK_D、及與該等4個記憶體塊BLK_A～BLK_D對應而設之4個電晶體排CTr_A～CTr_D。此處，如上所述，第2比較例之半導體記憶裝置具備參照圖5～圖9所說明之構成。此處，參照圖5～圖9所說明之構成中，需要把用以將導電層110a與電壓產生電路VG連接之電晶體排CTr相對於記憶體塊BLK_A～BLK_D配置於X方向之一側，把用以將導電層110b與電壓產生電路VG連接之電晶體排CTr相對於記憶體塊BLK_A～BLK_D配置於X方向之另一側。因此，例如，如圖30所示，相較圖29所示之構造而言，電晶體排CTr_A～CTr_D之X方向上之面積為其2倍。
為了削減電晶體排CTr_A～CTr_D之面積，例如，如圖31所示，可考慮將一個記憶體塊BLK之Y方向寬度設為第1比較例之記憶體塊BLK之Y方向寬度之2倍。
[頁尺寸與塊尺寸之比] 第2比較例之記憶體塊BLK與第1比較例之記憶體塊BLK之Y方向寬度大致相等之情形時，第2比較例之記憶體塊BLK中所含之記憶單元MC之數量為第1比較例之記憶體塊BLK中所含之記憶單元MC之數量之2倍左右。
又，採用圖31所示之構造以削減電晶體排CTr_A～CTr_D之面積之情形時，記憶體塊BLK之Y方向寬度為圖30所示之構造之2倍左右。因此，記憶體塊BLK中所含之記憶單元MC之數量為第1比較例之記憶體塊BLK中所含之記憶單元MC之數量之4倍左右。
此處，如上所述，第2比較例之半導體記憶裝置中，對指定記憶體塊BLK中所含之所有記憶單元MC統一執行雙面抹除程序。上述情形時，讀出動作、寫入程序之執行單位即頁中所含之記憶單元MC之數量(以下，有時稱為「頁尺寸」)與抹除程序之執行單位即記憶體塊BLK中所含之記憶單元MC之數量(以下，有時稱為「塊尺寸」)之比相較第1比較例而言，亦為其4倍。上述情形時，有垃圾收集時所需之寫入程序之執行次數大幅增大等原因導致半導體記憶裝置之壽命縮短之虞。
此處，第1實施方式之半導體記憶裝置係構成為能執行單面抹除程序。此處，單面抹除程序之執行單位即子塊中所含之記憶單元MC之數量為記憶體塊BLK中所含之記憶單元MC之數量之一半。因此，能抑制上述問題。
[讀出動作等中之背面記憶單元MC之漏電流] 如參照圖24及圖25所說明，第2比較例之雙面抹除程序中，於步驟S402中執行雙面抹除動作，於步驟S203中對與記憶體串MSa對應之子塊執行單面抹除驗證動作(圖17)，於步驟S403中對與記憶體串MSb對應之子塊執行單面抹除驗證動作(圖17)。
根據上述方法，例如，記憶體塊BLK中之所有記憶單元MC之閾值電壓大於讀出阻斷電壓V BB之情形時，能很好地使記憶體塊BLK中之所有記憶單元MC之閾值電壓為小於驗證電壓V VFYe之電壓。
然而，例如，一旦記憶體塊BLK中之任一記憶單元MC之閾值電壓小於讀出阻斷電壓V BB，便無法使上述記憶單元MC獲得作為背面記憶單元MC之記憶單元MC之閾值電壓。因此，即便上述記憶單元MC之閾值電壓大於驗證電壓V VFYe，有時亦會判定驗證通過，從而成為一部分記憶單元MC之閾值電壓大於讀出電壓V CGAR等電壓之狀態。因此，存在發生誤寫入狀態之情形時。
此處，第3比較例之半導體記憶裝置中，例如，執行參照圖26～圖28所說明之雙面EP寫入程序。根據上述方法，能使2個選擇記憶單元MC之閾值電壓確實大於讀出阻斷電壓V BB。然而，例如該等2個選擇記憶單元MC之閾值電壓相差較大之情形時，一選擇記憶單元MC之閾值電壓有時會大於讀出電壓V CGAR等電壓。因此，存在發生誤寫入狀態之情形時。
此處，第1實施方式之半導體記憶裝置中，如上所述，於對與記憶體串MSa、MSb中之一者對應之子塊執行單面抹除程序後，且對與另一者對應之子塊執行單面抹除程序前，對已執行過單面抹除程序之子塊中之所有頁執行EP寫入程序。因此，能使與記憶體串MSa、MSb中之至少一者對應之子塊中所含之所有記憶單元MC之閾值電壓始終呈大於讀出阻斷電壓V BB之狀態。故而，能抑制上述誤寫入狀態之發生，從而很好地控制記憶單元MC之閾值電壓。
[第2實施方式] 其次，參照圖32及圖33，對第2實施方式之半導體記憶裝置進行說明。圖32係用以說明第2實施方式之雙面抹除程序之模式化流程圖。圖33係用以說明第2實施方式之雙面抹除程序之模式化剖視圖。
第2實施方式之半導體記憶裝置之構成基本上與第1實施方式之半導體記憶裝置相同。只不過，第2實施方式之半導體記憶裝置係構成為能執行第2實施方式之雙面抹除程序。
於本實施方式之雙面抹除程序之步驟S601中，例如，對與記憶體串MSa、MSb中之一者對應之子塊執行預編程動作。
預編程動作時，例如，向位元線BL(圖1)供給源極電壓V SRC。
又，如圖33所示，向作為字元線WL發揮作用之導電層110b供給編程電壓V PGMP，向作為汲極側選擇閘極線SGD發揮作用之導電層110b供給電壓V SG。又，向作為字元線WL發揮作用之導電層110a供給寫入通過電壓V PASS，向作為汲極側選擇閘極線SGD發揮作用之導電層110a供給電壓V SG。又，向作為源極側選擇閘極線SGS發揮作用之導電層111供給接地電壓V SS。
編程電壓V PGMP例如可具有與編程電壓V PGM相同程度之大小，亦可小於編程電壓V PGM。
例如，圖34中表示出了與記憶體串MSb對應之子塊中包含具有小於讀出阻斷電壓V BB之閾值電壓之記憶單元MC之柱狀圖。上述情形時，藉由步驟S601之預編程動作，例如，如圖35所示，與記憶體串MSb對應之子塊內之所有記憶單元MC之閾值電壓被控制為大於讀出阻斷電壓V BB之大小。
於步驟S602中，例如，對與記憶體串MSa、MSb中之另一者對應之子塊執行參照圖15～圖17所說明之單面抹除程序。
藉此，例如，如圖36所示，與記憶體串MSa對應之子塊中之所有記憶單元MC之閾值電壓被控制為小於讀出電壓V CGAR等之大小。再者，於步驟S602之單面抹除程序中，執行單面抹除驗證動作(圖17)。此處，如上所述，與記憶體串MSb對應之子塊內之所有記憶單元MC之閾值電壓被控制為大於讀出阻斷電壓V BB之大小。因此，單面抹除驗證動作(圖17)得以很好地執行。
於步驟S603中，例如，對與記憶體串MSa、MSb中之另一者對應之子塊內之所有頁執行參照圖20～圖22所說明之EP寫入程序。
藉此，例如，如圖37所示，與記憶體串MSa對應之子塊中之所有記憶單元MC之閾值電壓被控制為小於讀出電壓V CGAR等且大於讀出阻斷電壓V BB之大小。再者，於步驟S603之EP寫入程序中，執行EP驗證動作(圖22)。此處，如上所述，與記憶體串MSb對應之子塊內之所有記憶單元MC之閾值電壓被控制為大於讀出阻斷電壓V BB之大小。因此，EP驗證動作(圖22)得以很好地執行。
於步驟S604中，例如，對與記憶體串MSa、MSb中之一者對應之子塊執行參照圖15～圖17所說明之單面抹除程序。
藉此，例如，如圖38所示，與記憶體串MSb對應之子塊中之所有記憶單元MC之閾值電壓被控制為小於讀出電壓V CGAR等之大小。再者，於步驟S604之單面抹除程序中，執行單面抹除驗證動作(圖17)。此處，如上所述，與記憶體串MSa對應之子塊內之所有記憶單元MC之閾值電壓被控制為大於讀出阻斷電壓V BB之大小。因此，單面抹除驗證動作(圖17)得以很好地執行。
於步驟S605中，例如，對與記憶體串MSa、MSb中之一者對應之子塊內之所有頁執行參照圖20～圖22所說明之EP寫入程序。其後，結束雙面抹除程序。
藉此，例如，如圖39所示，與記憶體串MSb對應之子塊中之所有記憶單元MC之閾值電壓被控制為小於讀出電壓V CGAR等且大於讀出阻斷電壓V BB之大小。再者，於步驟S605之EP寫入程序中，執行EP驗證動作(圖22)。此處，如上所述，與記憶體串MSa對應之子塊內之所有記憶單元MC之閾值電壓被控制為大於讀出阻斷電壓V BB之大小。因此，EP驗證動作(圖22)得以很好地執行。
再者，第2實施方式之半導體記憶裝置例如亦可構成為能單獨執行參照圖15～圖17所說明之單面抹除程序。又，第2實施方式之半導體記憶裝置例如亦可構成為能單獨執行參照圖20～圖22所說明之EP寫入程序。
又，本實施方式之雙面抹除程序之具體執行方法可適當調整。例如，已執行完參照圖32～圖39所說明之雙面抹除程序之情形時等，可想到記憶體塊BLK中之所有記憶單元MC之閾值電壓大於讀出阻斷電壓V BB。上述情形時，例如，亦可省略步驟S601。
[第3實施方式] 其次，參照圖40及圖41，對第3實施方式之半導體記憶裝置進行說明。圖40係用以說明第3實施方式之雙面抹除程序之模式化流程圖。圖41係用以說明第3實施方式之寫入程序之模式化流程圖。
第3實施方式之半導體記憶裝置之構成基本上與第2實施方式之半導體記憶裝置相同。只不過，第3實施方式之半導體記憶裝置係構成為能執行第3實施方式之雙面抹除程序及第3實施方式之寫入程序。
如圖40所示，本實施方式之雙面抹除程序之執行基本上與第2實施方式之雙面抹除程序相同。只不過，於本實施方式之雙面抹除程序中不執行步驟S605。
如圖41所示，本實施方式中，例如，對與自下方數起第k個導電層110a或自下方數起第k個導電層110b對應之頁執行寫入程序時，於步驟S701中，對與自下方數起第k個導電層110b對應之頁執行EP寫入程序。又，於該寫入程序之步驟S702中，對與自下方數起第k個導電層110a或自下方數起第k個導電層110b對應之頁執行第1實施方式之寫入程序(圖12～圖14)。
[其他實施方式] 以上，對第1實施方式～第3實施方式之半導體記憶裝置進行了例示。然而，以上態樣終歸只是例示，具體態樣等可適當調整。
例如，參照圖16所說明之單面抹除動作中，將導電層110a及導電層110b之一部分設為浮動狀態。然而，上述方法終歸只是例示，單面抹除動作之具體執行方法可適當調整。例如，對與字元線WLa對應之子塊執行之單面抹除動作中，亦可向作為字元線WL發揮作用之導電層110b供給抹除電壓V ERA或其他電壓。又，亦可向作為汲極側選擇閘極線SGD發揮作用之導電層110a、110b、及作為源極側選擇閘極線SGS發揮作用之導電層111供給固定電壓。
又，例如，參照圖3所說明之電路等構成可適當調整。例如，圖3中表示出了於字元線WLa與電壓產生電路VG之間之電流路徑上設置有複數個NMOS電晶體之例。然而，上述構成終歸只是例示，具體構成可適當調整。例如，亦可於字元線WLa、WLb與電壓產生電路VG之間之電流路徑上設置有一個或複數個PMOS(P-Channel Metal Oxide Semiconductor，P通道金氧半導體)電晶體。又，上述說明中，對將NMOS電晶體之閘極電極之信號設為“H”狀態以使NMOS電晶體成為接通狀態，且將NMOS電晶體之閘極電極之信號設為“L”狀態以使NMOS電晶體成為斷開狀態進行了說明。然而，於字元線WLa、WLb與電壓產生電路VG之間之電流路徑上設置有一個或複數個PMOS電晶體之情形時，亦可將NMOS電晶體之閘極電極之信號設為“L”狀態以使PMOS電晶體成為接通狀態，且將NMOS電晶體之閘極電極之信號設為“H”狀態以使PMOS電晶體成為斷開狀態。
[其他] 對本發明之若干個實施方式進行了說明，但該等實施方式只是作為示例提出的，並未意圖限定發明之範圍。該等新穎之實施方式可採用其他不同實施方式加以實施，且可於不脫離發明之主旨之範圍內，進行各種省略、替換、變更。該等實施方式及其變形包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其等同之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2020-154336號(申請日期：2020年9月15日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
100:半導體基板 110:導電層 120:半導體層 130:閘極絕緣層 131:隧道絕緣層 132:電荷儲存層 133:阻擋絕緣層 140:絕緣層 150:絕緣層
圖1係第1實施方式之半導體記憶裝置之模式化方塊圖。 圖2係該半導體記憶裝置之模式化等效電路圖。 圖3係該半導體記憶裝置之模式化等效電路圖。 圖4係該半導體記憶裝置之模式化俯視圖。 圖5係該半導體記憶裝置之模式化俯視圖。 圖6係該半導體記憶裝置之模式化俯視圖。 圖7係該半導體記憶裝置之模式化俯視圖。 圖8係該半導體記憶裝置之模式化立體圖。 圖9係該半導體記憶裝置之模式化俯視圖。 圖10係用以說明記憶單元MC之閾值電壓之模式化柱狀圖。 圖11係用以說明該半導體記憶裝置之讀出動作之模式化剖視圖。 圖12係用以說明該半導體記憶裝置之寫入程序之模式化流程圖。 圖13係用以說明該半導體記憶裝置之寫入程序之模式化剖視圖。 圖14係用以說明該半導體記憶裝置之寫入程序之模式化剖視圖。 圖15係用以說明該半導體記憶裝置之單面抹除程序之模式化流程圖。 圖16係用以說明該半導體記憶裝置之單面抹除程序之模式化剖視圖。 圖17係用以說明該半導體記憶裝置之單面抹除程序之模式化剖視圖。 圖18係用以說明記憶單元MC之閾值電壓之模式化柱狀圖。 圖19係用以說明記憶單元MC之閾值電壓之模式化柱狀圖。 圖20係用以說明該半導體記憶裝置之EP寫入程序之模式化流程圖。 圖21係用以說明該半導體記憶裝置之EP寫入程序之模式化剖視圖。 圖22係用以說明該半導體記憶裝置之EP寫入程序之模式化剖視圖。 圖23係第1比較例之半導體記憶裝置之模式化立體圖。 圖24係用以說明第2比較例之半導體記憶裝置之雙面抹除程序之模式化流程圖。 圖25係用以說明第2比較例之半導體記憶裝置之雙面抹除程序之模式化剖視圖。 圖26係用以說明第3比較例之半導體記憶裝置之雙面EP寫入程序之模式化流程圖。 圖27係用以說明第3比較例之半導體記憶裝置之雙面EP寫入程序之模式化剖視圖。 圖28係用以說明第3比較例之半導體記憶裝置之雙面EP寫入程序之模式化剖視圖。 圖29係用以說明電晶體之配置之模式化俯視圖。 圖30係用以說明電晶體之配置之模式化俯視圖。 圖31係用以說明電晶體之配置之模式化俯視圖。 圖32係用以說明第2實施方式之半導體記憶裝置之雙面抹除程序之模式化流程圖。 圖33係用以說明第2實施方式之半導體記憶裝置之雙面抹除程序之模式化剖視圖。 圖34係用以說明記憶單元MC之閾值電壓之模式化柱狀圖。 圖35係用以說明記憶單元MC之閾值電壓之模式化柱狀圖。 圖36係用以說明記憶單元MC之閾值電壓之模式化柱狀圖。 圖37係用以說明記憶單元MC之閾值電壓之模式化柱狀圖。 圖38係用以說明記憶單元MC之閾值電壓之模式化柱狀圖。 圖39係用以說明記憶單元MC之閾值電壓之模式化柱狀圖。 圖40係用以說明第3實施方式之半導體記憶裝置之雙面抹除程序之模式化流程圖。 圖41係用以說明第3實施方式之半導體記憶裝置之寫入程序之模式化流程圖。

Claims (11)

  1. 一種半導體記憶裝置，其包含： 複數個第1導電層，其等於第1方向排列； 複數個第2導電層，其等在與上述第1方向交叉之第2方向上與上述複數個第1導電層分隔而配置，且於上述第1方向排列； 第1半導體層，其設置於上述複數個第1導電層與上述複數個第2導電層之間，於上述第1方向上延伸，且與上述複數個第1導電層及上述複數個第2導電層相對向； 電荷儲存層，其包含設置於上述複數個第1導電層與上述第1半導體層之間之第1部分、及設置於上述複數個第2導電層與上述第1半導體層之間之第2部分； 第1配線，其電性連接於上述第1半導體層； 複數根電壓供給線，其等對上述複數個第1導電層及上述複數個第2導電層中之至少一者供給電壓； 複數條第1電流路徑，其等係上述複數個第1導電層與上述複數根電壓供給線之間之電流路徑，且分別包含第1電晶體；及 複數條第2電流路徑，其等係上述複數個第2導電層與上述複數根電壓供給線之間之電流路徑，且分別包含第2電晶體； 且該半導體記憶裝置構成為能執行： 第1抹除動作，其對上述複數個第1導電層之至少一部分供給第1電壓，對上述第1配線供給大於上述第1電壓之抹除電壓，於與上述複數個第2導電層之至少一部分對應之上述第2電流路徑上，對至少一個上述第2電晶體之閘極電極供給使上述第2電晶體成為斷開狀態之第1信號電壓。
  2. 如請求項1之半導體記憶裝置，其構成為能執行： 第2抹除動作，其對上述複數個第2導電層之至少一部分供給上述第1電壓，對上述第1配線供給上述抹除電壓，於與上述複數個第1導電層之至少一部分對應之上述第1電流路徑上，對至少一個上述第1電晶體之閘極電極供給使上述第1電晶體成為斷開狀態之第2信號電壓。
  3. 如請求項2之半導體記憶裝置，其構成為能執行： 第1編程動作，其對上述複數個第1導電層中之一個供給大於上述第1電壓之第1編程電壓，對上述複數個第1導電層之其它至少一部分供給大於上述第1電壓且小於上述第1編程電壓之寫入通過電壓；且 於執行上述第1抹除動作後且執行上述第2抹除動作前，對上述複數個第1導電層之至少一部分執行上述第1編程動作。
  4. 一種半導體記憶裝置，其包含： 複數個第1導電層，其等於第1方向排列； 複數個第2導電層，其等在與上述第1方向交叉之第2方向上與上述複數個第1導電層分隔而配置，且於上述第1方向排列； 第1半導體層，其設置於上述複數個第1導電層與上述複數個第2導電層之間，於上述第1方向上延伸，且與上述複數個第1導電層及上述複數個第2導電層相對向； 電荷儲存層，其包含：設置於上述複數個第1導電層與上述第1半導體層之間之第1部分、及設置於上述複數個第2導電層與上述第1半導體層之間之第2部分；及 第1配線，其電性連接於上述第1半導體層；且 該半導體記憶裝置構成為能執行第1抹除動作、第2抹除動作及第1編程動作， 上述第1抹除動作係：對上述複數個第1導電層之至少一部分供給第1電壓，對上述複數個第2導電層之至少一部分供給大於上述第1電壓之第2電壓，對上述第1配線供給大於上述第1電壓之抹除電壓； 上述第2抹除動作係：對上述複數個第2導電層之至少一部分供給上述第1電壓，對上述複數個第1導電層之至少一部分供給上述第2電壓，對上述第1配線供給上述抹除電壓； 上述第1編程動作係：對上述複數個第1導電層中之一個供給大於上述第1電壓之第1編程電壓，對上述複數個第1導電層之其它至少一部分供給大於上述第1電壓且小於上述第1編程電壓之寫入通過電壓； 於執行上述第1抹除動作後且執行上述第2抹除動作前，對上述複數個第1導電層之至少一部分執行上述第1編程動作。
  5. 如請求項4之半導體記憶裝置，其中上述第2電壓與上述抹除電壓相等。
  6. 如請求項3至5中任一項之半導體記憶裝置，其構成為能執行： 第1驗證動作及第2驗證動作， 上述第1驗證動作係：對上述複數個第1導電層之至少一部分供給小於上述寫入通過電壓之第1驗證電壓，對上述複數個第2導電層之至少一部分供給小於上述第1電壓之第3電壓； 上述第2驗證動作係：對上述複數個第1導電層中之一個供給大於上述第3電壓且小於上述第1電壓之第2驗證電壓，對上述複數個第1導電層之其它至少一部分供給大於上述第1電壓且小於上述第1編程電壓之讀出通過電壓，對上述複數個第2導電層中之至少一個供給上述第3電壓；且 於執行上述第1抹除動作後且執行上述第1編程動作前，執行上述第1驗證動作， 於執行上述第1編程動作後且執行上述第2抹除動作前，執行上述第2驗證動作。
  7. 如請求項6之半導體記憶裝置，其中 交替執行複數次上述第1抹除動作及上述第1驗證動作，且 交替執行複數次上述第1編程動作及上述第2驗證動作。
  8. 如請求項3至5中任一項之半導體記憶裝置，其構成為能執行： 第2編程動作，其對上述複數個第2導電層中之一個供給大於上述寫入通過電壓之第2編程電壓，對上述複數個第2導電層之其它至少一部分供給上述寫入通過電壓；且 於執行上述第2抹除動作後，對上述複數個第2導電層之至少一部分執行上述第2編程動作。
  9. 如請求項8之半導體記憶裝置，其構成為能執行： 第3驗證動作及第4驗證動作， 上述第3驗證動作係：對上述複數個第2導電層之至少一部分供給小於上述寫入通過電壓之第3驗證電壓，對上述複數個第1導電層之至少一部分供給小於上述第1電壓之第3電壓； 上述第4驗證動作係：對上述複數個第2導電層中之一個供給大於上述第3電壓且小於上述第1電壓之第4驗證電壓，對上述複數個第2導電層之其它至少一部分供給大於上述第1電壓且小於上述第2編程電壓之讀出通過電壓，對上述複數個第1導電層中之至少一個供給上述第3電壓；且 於執行上述第2抹除動作後且執行上述第2編程動作前，執行上述第3驗證動作， 於執行上述第2編程動作後，執行上述第4驗證動作。
  10. 如請求項9之半導體記憶裝置，其中 交替執行複數次上述第2抹除動作及上述第3驗證動作，且 交替執行複數次上述第2編程動作及上述第4驗證動作。
  11. 如請求項3至5中任一項之半導體記憶裝置，其構成為能執行： 第3編程動作，其對上述複數個第2導電層之至少一部分供給大於上述寫入通過電壓之第3編程電壓；且 於執行上述第1抹除動作前，執行上述第3編程動作。
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