TWI603460B - 三維半導體元件 - Google Patents

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Description

三維半導體元件
本發明是有關於一種三維半導體元件，且特別是有關於一種位元線和/或串列選擇線(SSL)設置於記憶體陣列下方的三維半導體元件。
非揮發性記憶體元件在設計上有一個很大的特性是，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行含記憶胞之記憶體平面的堆疊以達到具有更高儲存容量的記憶體結構。例如已有一些多層薄膜電晶體堆疊之反及閘(NAND)型快閃記憶體結構被提出。相關業者已經提出各種不同結構的三維記憶體元件，例如具單閘極(Single-Gate)之記憶胞、雙閘極(double gate)之記憶胞，和環繞式閘極(surrounding gate)之記憶胞等三維記憶體元件。
相關設計者無不期望可以建構出一三維記憶體結構，不僅具有許多層堆疊平面(記憶體層)而達到更高的儲存容量，更具有優異的電子特性(例如具有良好的資料保存可靠性和操作速度)，使記憶體結構可以被穩定和快速的如進行抹除和編程等 操作。一般而言，三維NAND型快閃記憶體的頁(Page)尺寸係與位元線數目成比例。但是，三維記憶體陣列於一區塊(block)中所對應的位元線密度越高，相鄰位元線之間的訊號干擾也越嚴重。
本發明係有關於一種三維半導體元件，其位元線和/或串列選擇線(SSL)設置於記憶體陣列下方，根據實施例之三維半導體元件之設計，相鄰位元線之間的訊號干擾可大幅減少。
根據實施例，係提出一種三維半導體元件，包括複數層記憶體層，垂直堆疊於一基板上方且該些記憶體層相互平行；一上方選擇層位於該些記憶體層上方，和一下方選擇層位於基板上方；複數條串列垂直於記憶體層和基板，且串列係電性連接至對應之上方選擇層和下方選擇層；以及複數條位元線(bit lines)相互平行地位於基板上方，且位元線係位於記憶體層的下方。
根據實施例，再提出一種三維半導體元件，包括複數層記憶體層，垂直堆疊於一基板上方且該些記憶體層相互平行；一上方選擇層位於該些記憶體層上方；一下方選擇層位於基板上方和該些記憶體層下方；以及複數條串列垂直於記憶體層和基板，且該些串列係電性連接至對應之上方選擇層和下方選擇層。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
10‧‧‧基板
11‧‧‧記憶體層、上部記憶體層
112、152、312‧‧‧導電層
114、314‧‧‧絕緣層
12‧‧‧上方選擇層
13‧‧‧下方選擇層
131、132‧‧‧串列選擇線
SSLU1、SSLU2‧‧‧上部串列選擇線
SSLB1、SSLB2‧‧‧底部串列選擇線
13D‧‧‧串列選擇線元件
33DU‧‧‧底部串列選擇閘極
15‧‧‧串列
15U‧‧‧上部串列
15B‧‧‧底部串列
151‧‧‧通道層
153‧‧‧閘極氧化物
17G‧‧‧接地接觸
21‧‧‧週邊元件
22、22’‧‧‧底部導孔
31‧‧‧底部記憶體層
d1‧‧‧第一直徑
d2‧‧‧第二直徑
BL、BL1~BL8‧‧‧位元線
GSL‧‧‧接地選擇線
GSLU‧‧‧上部接地選擇線
GSLB‧‧‧底部接地選擇線
GND‧‧‧接地平面
GNDU‧‧‧上部接地平面
GNDB‧‧‧底部接地平面
Cground‧‧‧接地導孔
pBL‧‧‧位元線間距
I/O‧‧‧輸入/輸出接墊
ArrayB‧‧‧底部記憶體陣列
ArrayU‧‧‧上部記憶體陣列
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
第1圖係為本揭露第一實施例之一三維半導體元件的簡單立體圖。
第2A圖係為本揭露第一實施例之一三維半導體元件的部分結構之上視圖。
第2B圖為沿著第2A圖之剖面線2B-2B所繪示之三維半導體元件之剖面示意圖。
第2C圖為沿著第2A圖之剖面線2C-2C所繪示之三維半導體元件之剖面示意圖。
第3A圖為本揭露第一實施例之一具有週邊元件於記憶胞陣列下方的三維半導體元件於一xz平面之剖面示意圖。
第3B圖為本揭露第一實施例之一具有週邊元件於記憶胞陣列下方的三維半導體元件於一yz平面之剖面示意圖。
第4圖為一傳統三維半導體元件於一yz平面之剖面示意圖，其中位元線位於記憶胞陣列上方，週邊元件位於記憶胞陣列下方。
第5A和5B圖分別為本揭露第一實施例之具有多個平面的一三維半導體元件之簡單立體圖，其中位元線/週邊元件係位於記憶胞陣列下方。
第6圖係為本揭露第二實施例之一三維半導體元件的簡單立體圖。
第7A-1圖和第7A-2圖係分別為本揭露第二實施例之一三維半導體元件的上部記憶體陣列和底部記憶體陣列的上視圖。
第7B圖為沿著第7A-1/7A-2圖之剖面線7B-7B所繪示之三維半導體元件之剖面示意圖。
第7C圖為沿著第7A-1/7A-2圖之剖面線7C-7C所繪示之三維半導體元件之剖面示意圖。
第8A和8B圖係為本揭露第二實施例之三維半導體元件的兩種等效電路圖。
本揭露之實施例係提出一種三維半導體元件，特別是一種位元線和/或串列選擇線(SSL)設置於記憶體陣列下方的三維半導體元件。根據實施例之設計，位元線的間距(BL pitch)可以放寬，因而擴大了製程窗口，減少相鄰位元線之間的訊號干擾以及簡化了三維半導體元件之製造方法。
本揭露可應用於多種不同記憶胞陣列態樣之三維半導體元件，例如是垂直通道式(vertical-channel，VC)之三維半導體元件。以下係提出兩組實施例，並參照所附圖式敘述本揭露之相關結構，然本揭露並不僅限於此。實施例中相同或類似之元件係以相同或類似的標號標示。需注意的是，本揭露並非顯示出所有可能的實施例。未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。
再者，說明書與請求項中所使用的序數例如“第一”、“第二”、“第三”等之用詞，以修飾請求項之元件，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同 命名的請求元件能作出清楚區分。
<第一實施例>
第1圖係為本揭露第一實施例之一三維半導體元件的簡單立體圖。請參照第1圖和第2A~2C圖。第2A圖係為本揭露第一實施例之一三維半導體元件的部分結構之上視圖。第2B圖為沿著第2A圖之剖面線2B-2B所繪示之三維半導體元件之剖面示意圖。第2C圖為沿著第2A圖之剖面線2C-2C所繪示之三維半導體元件之剖面示意圖。再者，第2A圖呈現三維半導體元件的xy平面，第2B圖呈現三維半導體元件的xz平面，和第2C圖呈現三維半導體元件的yz平面。第一實施例中，係以一垂直通道式(VC)三維半導體元件為例作說明。值得注意的是，圖式中係省略非相關元件的結構細節以利清楚閱讀圖式與說明本揭露。
實施例中，一三維半導體元件(具有垂直通道式三維記憶體陣列)包括多層記憶體層(memory layers)11垂直堆疊於一基板10上方，一上方選擇層(upper selection layer)12位於記憶體層11上方，一下方選擇層(lower selection layer)13位於基板10上方，多條串列(strings)15垂直於記憶體層11和基板10，以及多條位元線(bit lines)BL1-BL8相互平行地位於基板10上方，其中實施例的該些位元線BL1-BL8係位於記憶體層11的下方。於第一實施例中，位元線BL1-BL8係位於下方選擇層13和基板10之間。
記憶體層11係相互平行，且記憶體層11包括交錯疊置的第一導電層112(例如字元線(WL))與絕緣層114於基板10上(如沿第三方向D3即z方向疊置)。多條串列15係電性連接至 上方選擇層12和下方選擇層13。再者，實施例中係以各串列15包括一通道層151(如ONO層)包圍一導電層152為例做說明，但本揭露並不僅限於此。於第一實施例中，位於記憶體層11上方的上方選擇層12係為一接地選擇層(ground selection layer)GSL，形成於記憶體層11下方和位元線BL1-BL8上方的下方選擇層13包括複數條相互平行的串列選擇線(string selection lines，SSL)(例如一個區塊(block)中有n條串列選擇線，n2)，例如圖式中之串列選擇線131和132。三維半導體元件更包括一接地平面(ground plane)GND位於接地選擇層GSL上，且串列15係藉由接地接觸(ground contacts)17G而分別電性連接至接地平面GND(如第2B圖所示)。
第一實施例中，串列選擇線131和132係沿第一方向D1(i.e.x-方向)延伸，位元線BL1-BL8係沿第二方向D2(i.e.y-方向)延伸，第一方向D1不同於(例如垂直於)第二方向D2(第1圖)。
再者，複數個記憶胞(cells)係分別由串列15、串列選擇線(如131和132)和位元線(如BL1-BL8)定義，且這些記憶胞係排列為複數列(rows)及複數行(columns)。一實施例中，同一行的記憶胞係電性連接至相同位元線和不同的串列選擇線。例如，位於第八行的記憶胞係電性連接至位元線BL1但分別電性連接至串列選擇線131和132，如第2C圖所示。而串列15則電性連接至相應的串列選擇線(如第2A和2C圖中所示之串列選擇線131和132)。
再者，串列15電性連接至相應的位元線(如 BL1-BL8)。例如，如第2A和2B圖所示，第四列的串列15(第2A圖)係分別電性連接至位元線BL1、BL3、BL5和BL7。各串列15係受對應之串列選擇線元件(SSL device)13D所控制，其中串列選擇線元件13D之結構例如是由串列15末端之多晶矽側壁旁的閘極氧化物153而定義出相應之一串列選擇閘極(string select gate)。
另外，一實施例中，串列15的截面尺寸例如是大於串列選擇線元件13D之截面尺寸。如第2C圖所示，串列15之截面尺寸係具有平行於第二方向D2(i.e.y-方向)的第一直徑d1，串列選擇線元件13D之截面尺寸係係具有平行於第二方向D2(i.e.y-方向)的第二直徑d2，且第一直徑d1大於第二直徑d2。一實施例中，第一直徑d1相對第二直徑d2之比值d1/d2係大於1.2小於等於3，亦即3d1/d2>1.2。一實施例中，第一直徑d1與第二直徑d2之差值(d1-d2)係大於等於20nm小於等於80nm，亦即80nm(d1-d2)>20nm。實施例中，第一直徑d1的大小例如是大於80nm小於140nm(亦即140nm>d1>80nm)。
實際應用時，週邊元件(periphery devices)可形成於記憶胞陣列之下方以節省原先被週邊元件所占據的周圍空間。根據實施例之設計，位於記憶胞陣列下方的位元線(例如位於記憶體層11和串列選擇線131和132之下)可使週邊元件和記憶胞之間的連接變得更容易且可靠度更高。請參照第3A圖和第3B圖。第3A圖為本揭露第一實施例之一具有週邊元件於記憶胞陣列下方的三維半導體元件於一xz平面之剖面示意圖。第3B圖為本揭露第一實施例之一具有週邊元件於記憶胞陣列下方的三維半導體元件於一yz平面之剖面示意圖。於一應用例中，第一實施例之一 三維半導體元件更包括週邊元件21(例如感測放大器(sense amplifiers)、x-解碼器(x-decoders)和/或週邊電路包括頁緩衝(page buffers))形成於基板10上且在位元線(如BL1-BL8)下方，其中位元線(如BL1-BL8)係經由底部導孔(bottom contacts)22電性連接至相應的週邊元件21。當然，對應一個平面的記憶胞之位元線數目可以超過8條，可視實際應用的需求、成本限制和/或元件性能而定。如第3A圖和第3B圖所示，下方選擇層之串列選擇線(例如131和132)係位於週邊元件21上方，位元線(例如BL1-BL8)位於串列選擇線(例如131和132)和週邊元件21之間。第4圖為一傳統三維半導體元件於一yz平面之剖面示意圖，其中位元線位於記憶胞陣列上方，週邊元件位於記憶胞陣列下方。比較如第4圖所示之傳統三維半導體元件和如第3A、3B圖所示實施例之三維半導體元件，位元線位於記憶胞陣列上方的傳統三維半導體元件(第4圖)需要額外的金屬層(例如導孔22，)和/或需要更多的面積來進行位元線和週邊元件之間的連接。除此之外，為連接頁緩衝/位元線而形成大量的深度導孔(deep contacts)對於製程來說亦是一大挑戰。須注意的是，圖示中省略一些結構細節以提高圖示之可讀性以及使實施例之三維半導體元件的結構設計更清楚；例如，接地平面GND的連接並未繪示。對第3A、3B圖所示之實施例三維半導體元件而言，接地平面GND也需要深度導孔作連接，但是實施例三維半導體元件所需建構之深度導孔的數量比起傳統三維半導體元件(第4圖)所需建構之深度導孔的數量要少得很多。
再者，於一實際應用例中，實施例之一三維半導體元件(例如一三維NAND記憶體晶片)可被分割成N個平面(ex： N4)，且各平面可具有數個區塊(blocks)，其中三維半導體元件可能在一區塊中有數條串列選擇線(SSLs in a block)。第5A和5B圖分別為本揭露第一實施例之具有多個平面的一三維半導體元件之簡單立體圖，其中位元線/週邊元件係位於記憶胞陣列下方。在第5A和5B圖中，一三維半導體元件具有四個陣列平面，其中是以一平面包括一區塊和一區塊包括兩條串列選擇線為例作說明。如僅一列或兩列的記憶胞對應一條串列選擇線，則位元線間距(BL pitch)可以放寬。於一實施例中，三維半導體元件之位元線間距，pBL，例如是在80nm到200nm範圍之間(i.e.200nm≧p≧80nm)。
第5B圖之結構與第5A圖之結構相同，除了輸入/輸出接墊(input/output pads)I/O的佈置。第5A圖中，輸入/輸出接墊I/O係根據位元線的延伸方向設置(ex：排列成平行於x-方向的一直線)。第5B圖中，輸入/輸出接墊I/O係根據串列選擇線(/字元線)的延伸方向設置(ex：排列成平行於y-方向的一直線)。注意的是，第1-3B圖與第5A-5B圖中相同之元件係沿用相同元件標號，且相關元件之結構細節係如前所述，在此不再重複贅述。
類似的，各個平面的位元線(例如BL1-BL8)和串列選擇線131和132係位於記憶體層11之下方(i.e.串列選擇線位於記憶體陣列下方和位於位元線上方)，而各個平面的週邊元件21(例如感測放大器、x-解碼器和/或週邊電路包括頁緩衝)係位於位元線下方(i.e.位於基板10和位元線(例如BL1-BL8)之間)。各個平面的位元線係電性連接至相應的週邊元件21。如第5A-5B圖所示，各個平面有其自有的週邊元件21(例如頁緩衝)於位元線下 方，因而可增加資料傳輸速率而無須佔據基板10過多的面積。
<第二實施例>
第二實施例與第一實施例之三維半導體元件結構相似，除了記憶體陣列的數目和安排不同。第一實施例中，位元線和串列選擇線(SSLs)係位於一單一組記憶體陣列下方，其中位元線係鄰近基板10。第二實施例中，多組記憶體陣列例如一上部記憶體陣列(upper memory array)和底部記憶體陣列(bottom memory array)分別位於位元線上方和位元線下方。
第6圖係為本揭露第二實施例之一三維半導體元件的簡單立體圖。請參照第6圖和第7A-1、7A-2、7B和7C圖。第7A-1圖和第7A-2圖係分別為本揭露第二實施例之一三維半導體元件的上部記憶體陣列和底部記憶體陣列的上視圖。第7B圖為沿著第7A-1/7A-2圖之剖面線7B-7B所繪示之三維半導體元件之剖面示意圖。第7C圖為沿著第7A-1/7A-2圖之剖面線7C-7C所繪示之三維半導體元件之剖面示意圖。再者，第7A-1/7A-2圖呈現三維半導體元件的xy平面，第7B圖呈現三維半導體元件的xz平面，和第7C圖呈現三維半導體元件的yz平面。第二實施例中係以一垂直通道式(VC)三維半導體元件為例作說明。第二實施例中，上部記憶體層11和底部記憶體層31係沿第三方向D3(i.e.z-方向)堆疊設置，上部串列選擇線(例如SSLU1和SSLU2)與底部串列選擇線(例如SSLB1和SSLB2)相互平行並沿第一方向D1(i.e.x-方向)延伸，位元線如BL1-BL8則沿第二方向D2(i.e.y-方向)延伸，其中第一方向D1係不同於(例如垂直於)第二方向D2(第6圖)。
須注意的是，圖示中省略一些結構細節以提高圖示之可讀性以及使實施例之三維半導體元件的結構設計更清楚，且第一實施例與第二實施例中相同或相似之元件係沿用相同或相似的元件標號。第6-7C圖之相關元件及結構細節請參照第一實施例之敘述，在此不再重複贅述。
第二實施例中，位於位元線BL1-BL8上方的部份(i.e.例如上部記憶體陣列ArrayU、上部串列15U、上部接地選擇線GSLU、上部接地平面GNDU以及上部串列選擇線SSLU1和SSLU2)可被視為第一實施例之結構。位元線上方與下方的結構配置係對位元線做鏡向配置。如第6-7C圖所示，位於位元線BL1-BL8下方的部份包括底部串列選擇線SSLB1和SSLB2、底部記憶體陣列ArrayB、底部串列15B、位於底部記憶體陣列下方之底部接地選擇線GSLB、以及位於底部接地選擇線GSLB下方之底部接地平面GNDB。因此第二實施例之結構可視為一陣列-位元線-陣列之結構(array-BL-array(ABA)structure)。再者，上部串列選擇線(例如SSLU1和SSLU2)和底部串列選擇線(例如SSLB1和SSLB2)係分別耦接至位元線(例如BL1-BL8)。
一實施例中，底部記憶體陣列ArrayB包括複數層底部記憶體層(bottom memory layers)31垂直堆疊且該些底部記憶體層相互平行。底部記憶體層31包括交錯疊置的導電層312(例如字元線(WL))與絕緣層314。再者，底部記憶體陣列ArrayB更包括底部串列(bottom strings)15B垂直於底部記憶體層31和基板10，且底部串列15B係電性連接至位元線。類似的，底部串列15B係電性連接至相應的底部串列選擇線(如SSLB1和SSLB2)，且底部 串列15B係由各底部串列15B末端的底部串列選擇閘極33DU所控制。再者，週邊元件21(例如感測放大器、x-解碼器和/或週邊電路包括頁緩衝)係位於位元線(例如BL1-BL8)下方，並位於基板10和底部接地平面GNDB之間，如第6-7C圖所示，其中位元線(例如BL1-BL8)係經由底部導孔(bottom contacts)22電性連接至相應的週邊元件21。再者，上部接地平面GNDU和底部接地平面GNDB係由接地導孔Cground而連接。
第8A和8B圖係為本揭露第二實施例之三維半導體元件的兩種等效電路圖。如第6圖所示之位於位元線/串列選擇線下方的週邊元件例如字元線解碼器(word line decoder)和頁緩衝亦繪示於第8A和8B圖。第8A圖和第8B圖的等效電路圖相同，除了字元線的設置。第8A圖中，上部字元線(i.e.導電層112)和底部字元線(i.e.導電層312)係相互連接。第8B圖中，下部字元線(i.e.導電層112)和底部字元線(i.e.導電層312)係相隔開來而獨立控制。而第8A和8B圖中之等效電路，位於位元線(例如BL1-BL8)下方的底部接地選擇層GSLB和位於位元線上方的上方選擇層之上部接地選擇層GSLU係隔開且獨立控制的(未連接)。於實際應用中，若上部字元線與底部字元線使用相同的局部字元線驅動器(local WL driver)，即字元線連接，則對製造成本有助益。若上部字元線與底部字元線使用不同的局部字元線驅動器(separated WL driver)，則對元件操作的可靠度有助益。
第二實施例之三維半導體元件的等效電路和操作方法係類似於傳統的三維NAND元件。以下係以第8A圖為例，根據由上部串列選擇線SSLU2和字元線WLN所定義的上部記憶陣列 之記憶胞，提出其中一種程式化方法(programming method)做說明。其施加於各層或各部件之偏壓與順序如下：(1)接地平面GND之偏壓=0，所有接地選擇線GSLs之偏壓=0，所有字元線WLs之偏壓=5V，所有串列選擇線SSLs之偏壓=Vcc，所有位元線BLs之偏壓=Vcc；然後關閉所有串列選擇線SSLs，所有位元線BLs係充電且浮動(floated)至Vcc-Vt；(2)選擇的位元線BLs之偏壓=0，未選擇的位元線BLs之偏壓=Vcc，開啟上部串列選擇線SSLU2，所有字元線WLs之偏壓=5V，而使上部串列選擇線SSLU2的所有選擇的位元線BLs接地，而其他未選擇的位元線BLs則仍維持在Vcc-Vt之偏壓；(3)選擇的字元線WL之偏壓=VPGM，未選擇的字元線WL之偏壓=Vpass，其中選擇之記憶胞可以用FN穿隧而進行程式化(programmed by Fowler-Nordheim Tunneling)，未選擇之記憶胞可以自我升壓(self-boosting)而抑制。再者，上部記憶體陣列和底部記憶體陣列位於相同區塊，兩者可以在相同時間進行抹除。
須注意的是，上述實施例所揭露之元件和記憶胞陣列之內容，其所繪示之細部結構和說明僅為敘述之用，而本揭露並不僅限制在實施例之結構。因此，相關領域之技藝者可知，上述實施例所提出之構造和設計皆可根據應用之實際需求而做適當修飾和調整。根據上述實施例所揭露之三維半導體元件結構，位元線/串列選擇線係位於記憶體陣列的下方，位元線的間距(BL pitch)可以放寬(例如是200nm≧pBL≧80nm)，因而擴大了製程窗口，減少相鄰位元線之間的訊號干擾，並簡化了三維半導體元件之製造方法。再者，於週邊元件(periphery devices)設置於記憶體 陣列下方的應用例中，實施例之設計可使週邊元件和位元線之間的連接變得更容易，且結構中只需要少數的深度導孔(deep contacts)，因而簡化了三維半導體元件之製法，也提高了元件圖案的可靠度。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧基板
11‧‧‧記憶體層
112‧‧‧導電層
12‧‧‧上方選擇層
13‧‧‧下方選擇層
131、132‧‧‧串列選擇線
BL‧‧‧位元線
GND‧‧‧接地平面
pBL‧‧‧位元線間距
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向

Claims (22)

  1. 一種三維半導體元件，包括：複數層記憶體層(memory layers)，垂直堆疊於一基板上方且該些記憶體層相互平行；一上方選擇層(upper selection layer)位於該些記憶體層上方，和一下方選擇層(lower selection layer)位於該基板上方；複數條串列(strings)垂直於該些記憶體層和該基板，且該些串列係電性連接至對應之該上方選擇層和該下方選擇層；複數條位元線(bit lines)，相互平行地位於該基板上方，且該些位元線係位於該些記憶體層的下方；以及複數個週邊元件(periphery devices)形成於該基板上，其中該些位元線係位於該些週邊元件和該些記憶體層之間。
  2. 如申請專利範圍第1項所述之三維半導體元件，其中該些位元線係位於該下方選擇層和該基板之間。
  3. 如申請專利範圍第1項所述之三維半導體元件，其中該下方選擇層係形成於該些記憶體層的下方，且該下方選擇層包括複數條相互平行的串列選擇線(string selection lines，SSL)，該些位元線係位於該些串列選擇線的下方。
  4. 如申請專利範圍第3項所述之三維半導體元件，其中位於該些記憶體層上方的該上方選擇層係為一接地選擇層(ground selection layer，GSL)，該三維半導體元件更包括一接地平面(ground plane，GND)位於該接地選擇層上，該些串列係分別電性連接至該接地平面。
  5. 如申請專利範圍第4項所述之三維半導體元件，其中該些 串列係沿第一方向延伸，該些位元線係沿第二方向延伸，該第一方向垂直於該第二方向。
  6. 如申請專利範圍第1項所述之三維半導體元件，其中該些週邊元件位於該些位元線下方，且該些位元線電性連接至該些週邊元件。
  7. 如申請專利範圍第6項所述之三維半導體元件，其中位於該些記憶體層下方的該下方選擇層係包括複數條相互平行的串列選擇線(string selection lines，SSL)，該些位元線係位於該些串列選擇線與該些週邊元件之間。
  8. 如申請專利範圍第6項所述之三維半導體元件，其中位於該些記憶體層下方的該下方選擇層係包括：複數條上部串列選擇線(upper string selection lines，SSLU)位於該些位元線上；以及複數條底部串列選擇線(bottom string selection lines，SSLB)位於該些位元線下方，其中該些上部串列選擇線和該些底部串列選擇線係分別耦接至該些位元線。
  9. 如申請專利範圍第8項所述之三維半導體元件，更包括一底部陣列(bottom array portion)於該些位元線和該些週邊元件之間，其中該底部陣列包括：複數層底部記憶體層(bottom memory layers)垂直堆疊且該些底部記憶體層相互平行；一底部接地選擇層(bottom ground selection layer，GSLB)於該些底部記憶體層下方；和 複數條底部串列(bottom strings)垂直於該些底部記憶體層和該基板，且該些底部串列係電性連接至該些位元線；其中位於該些位元線下方的該底部接地選擇層(GSLB)和位於該些位元線上方的該上方選擇層之一上部接地選擇層(GSLU)係隔開且獨立控制的(separated and independently controlled)。
  10. 如申請專利範圍第9項所述之三維半導體元件，其中該些底部串列選擇線(SSLB)位於該些底部記憶體層和該些位元線之間。
  11. 如申請專利範圍第1項所述之三維半導體元件，其中該些位元線之位元線間距(BL pitch)係在80nm到200nm範圍之間(200nm≧pBL≧80nm)。
  12. 一種三維半導體元件，包括：複數層記憶體層(memory layers)，垂直堆疊於一基板上方且該些記憶體層相互平行；一上方選擇層(upper selection layer)位於該些記憶體層上方；一下方選擇層(lower selection layer)位於該基板上方和該些記憶體層下方；複數條串列(strings)垂直於該些記憶體層和該基板，且該些串列係電性連接至對應之該上方選擇層和該下方選擇層；複數條位元線(bit lines)，相互平行地且位於該些記憶體層的下方；以及複數個週邊元件(periphery devices)，其中該些位元線係位於該些週邊元件和該些記憶體層之間。
  13. 如申請專利範圍第12項所述之三維半導體元件，其中該 些位元線係位於該下方選擇層和該基板之間。
  14. 如申請專利範圍第13項所述之三維半導體元件，其中位於該些記憶體層下方的該下方選擇層包括複數條相互平行的串列選擇線(string selection lines，SSL)，該些位元線係位於該些串列選擇線的下方。
  15. 如申請專利範圍第14項所述之三維半導體元件，其中位於該些記憶體層上方的該上方選擇層係為一接地選擇層(ground selection layer，GSL)，該三維半導體元件更包括一接地平面(ground plane，GND)位於該接地選擇層上，該些串列係分別電性連接至該接地平面。
  16. 如申請專利範圍第15項所述之三維半導體元件，其中該些串列係沿第一方向延伸，該些位元線係沿第二方向延伸，該第一方向垂直於該第二方向。
  17. 如申請專利範圍第13項所述之三維半導體元件，其中該些週邊元件形成於該基板上且位於該些位元線下方，且該些位元線電性連接至該些週邊元件。
  18. 如申請專利範圍第17項所述之三維半導體元件，其中位於該些記憶體層下方的該下方選擇層係包括複數條相互平行的串列選擇線(string selection lines，SSL)，該些位元線係位於該些串列選擇線與該些週邊元件之間。
  19. 如申請專利範圍第17項所述之三維半導體元件，其中位於該些記憶體層下方的該下方選擇層係包括：複數條上部串列選擇線(upper string selection lines，SSLU)位於該些位元線上；以及 複數條底部串列選擇線(bottom string selection lines，SSLB)位於該些位元線下方，其中該些上部串列選擇線和該些底部串列選擇線係分別耦接至該些位元線。
  20. 如申請專利範圍第19項所述之三維半導體元件，更包括一底部陣列(bottom array portion)於該些位元線和該些週邊元件之間，其中該底部陣列包括：複數層底部記憶體層(bottom memory layers)垂直堆疊且該些底部記憶體層相互平行；一底部接地選擇層(bottom ground selection layer，GSLB)於該些底部記憶體層下方；和複數條底部串列(bottom strings)垂直於該些底部記憶體層和該基板，且該些底部串列係電性連接至該些位元線；其中位於該些位元線下方的該底部接地選擇層(GSLB)和位於該些位元線上方的該上方選擇層之一上部接地選擇層(GSLU)係隔開且獨立控制的(separated and independently controlled)。
  21. 如申請專利範圍第20項所述之三維半導體元件，其中該些底部串列選擇線(SSLB)位於該些底部記憶體層和該些位元線之間。
  22. 如申請專利範圍第13項所述之三維半導體元件，其中該些位元線之位元線間距(BL pitch)係在80nm到200nm範圍之間(200nm≧pBL≧80nm)。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923492B2 (en) * 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
US10854618B2 (en) * 2017-09-28 2020-12-01 Taiwan Semiconductor Manufacturing Company Ltd. Memory device and method of forming the same
CN108878441B (zh) * 2018-07-12 2020-10-09 长江存储科技有限责任公司 一种三维半导体存储器及其制备方法
KR102611809B1 (ko) 2018-09-13 2023-12-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 새로운 3d nand 메모리 소자 및 그 형성 방법
KR102612197B1 (ko) 2019-01-11 2023-12-12 삼성전자주식회사 반도체 장치
KR102637645B1 (ko) * 2019-05-17 2024-02-19 삼성전자주식회사 반도체 장치
KR20210035465A (ko) 2019-09-24 2021-04-01 삼성전자주식회사 실리사이드를 갖는 스트링 선택 라인 게이트 전극을 포함하는 3차원 메모리 소자
KR20210154829A (ko) * 2019-11-05 2021-12-21 양쯔 메모리 테크놀로지스 씨오., 엘티디. 본딩된 3차원 메모리 디바이스 및 그 형성 방법들
US20230066753A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Electronic devices including vertical strings of memory cells, and related memory devices, systems and methods
US11974422B2 (en) * 2021-11-04 2024-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140192584A1 (en) * 2013-01-07 2014-07-10 SK Hynix Inc. Semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101487524B1 (ko) * 2008-08-27 2015-01-29 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
US8237213B2 (en) * 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
US9065044B2 (en) * 2010-12-14 2015-06-23 Sandisk 3D Llc Three dimensional non-volatile storage with connected word lines
US8835990B2 (en) * 2011-08-12 2014-09-16 Winbond Electronics Corp. 3D memory array
KR20130076461A (ko) * 2011-12-28 2013-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8587998B2 (en) * 2012-01-06 2013-11-19 Macronix International Co., Ltd. 3D memory array with read bit line shielding
CN103208302B (zh) * 2012-01-17 2015-07-15 旺宏电子股份有限公司 一种存储装置及选取该存储装置中区域位线的方法
US9536611B2 (en) * 2013-03-13 2017-01-03 Macronix International Co., Ltd. 3D NAND memory using two separate SSL structures in an interlaced configuration for one bit line
KR20150091687A (ko) * 2014-02-03 2015-08-12 에스케이하이닉스 주식회사 반도체 장치
CN105448927B (zh) * 2014-09-26 2018-07-06 旺宏电子股份有限公司 三维半导体元件

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140192584A1 (en) * 2013-01-07 2014-07-10 SK Hynix Inc. Semiconductor device

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US10103164B2 (en) 2018-10-16
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