JP2020150233A - 半導体記憶装置 - Google Patents

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卓由 掛川
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正樹 近藤
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裕 竹田
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Abstract

【課題】半導体記憶装置の動作特性を改善する。【解決手段】実施形態の半導体記憶装置は、基板と、第１導電体層ＳＬと、複数の第２導電体層ＷＬと、第１ピラーＭＰと、を含む。第１導電体層ＳＬは、基板の上方に設けられ、第１のＮ型半導体領域ＮＲと第１のＰ型半導体領域ＰＲとを含む。複数の第２導電体層ＷＬは、第１導電体層ＳＬの上方で、互いが第１方向に離れて積層されて設けられる。第１ピラーＭＰは、第１半導体層３１と第１絶縁体層３３とを含む。第１半導体層３１は、第１方向に沿って複数の第２導電体層ＷＬを貫通して設けられ、第１のＮ型半導体領域ＮＲと第１のＰ型半導体領域ＰＲとのそれぞれと接触している。第１絶縁体層３３は、第１半導体層３１と複数の第２導電体層ＷＬとの間に設けられる。【選択図】図９

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１８／００４０７４２号明細書
半導体記憶装置の動作特性を改善する。
実施形態の半導体記憶装置は、基板と、第１導電体層と、複数の第２導電体層と、第１ピラーと、を含む。第１導電体層は、基板の上方に設けられ、第１のＮ型半導体領域と第１のＰ型半導体領域とを含む。複数の第２導電体層は、第１導電体層の上方で、互いが第１方向に離れて積層されて設けられる。第１ピラーは、第１半導体層と第１絶縁体層とを含む。第１半導体層は、第１方向に沿って複数の第２導電体層を貫通して設けられ、第１のＮ型半導体領域と第１のＰ型半導体領域とのそれぞれと接触している。第１絶縁体層は、第１半導体層と複数の第２導電体層との間に設けられる。
第１実施形態に係る半導体記憶装置の構成例を示すブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態の変形例に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの詳細な平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面構造の一例を示す、図５のＶI−ＶI線に沿った断面図。 第１実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す、図６のＶIＩ−ＶIＩ線に沿った断面図。 第１実施形態に係る半導体記憶装置の読み出し動作における電子の挙動の一例を示す模式図。 第１実施形態に係る半導体記憶装置の消去動作における正孔の挙動の一例を示す模式図。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図。 第２実施形態に係る半導体記憶装置の備えるメモリピラーの断面構造の一例を示す断面図。 第２実施形態に係る半導体記憶装置の備えるメモリピラーの断面構造の一例を示す、図１１のＸIＩ−ＸIＩ線に沿った断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の読み出し動作における電子及び正孔の挙動の一例を示す模式図。 第２実施形態に係る半導体記憶装置の消去動作における正孔の挙動の一例を示す模式図。 第２実施形態に係る半導体記憶装置の読み出し動作における電子及び正孔の挙動の一例を示す模式図。 第２実施形態の第１変形例に係る半導体記憶装置の備えるメモリピラーの断面構造の一例を示す断面図。 第２実施形態の第１変形例に係る半導体記憶装置の備えるメモリピラーの断面構造の一例を示す、図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿った断面図。 第２実施形態の第２変形例に係る半導体記憶装置の備えるメモリピラーの断面構造の一例を示す断面図。 第２実施形態の第３変形例に係る半導体記憶装置の備えるメモリピラーの断面構造の一例を示す断面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置１について説明する。
［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−１−２］メモリセルアレイ１０の回路構成
図２は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
［１−１−３］メモリセルアレイ１０の構造
以下に、第１実施形態におけるメモリセルアレイ１０の構造の一例について説明する。
尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。本明細書では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
（メモリセルアレイ１０の平面レイアウト）
図３は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の平面レイアウトの一例であり、メモリセルアレイ１０の一部の領域を抽出して示している。図３に示すように、メモリセルアレイ１０は、例えば複数のＮ型半導体領域ＮＲと、複数のＰ型半導体領域ＰＲと、コンタクトＬＩとを含んでいる。
Ｎ型半導体領域ＮＲは、Ｎ型不純物が拡散した半導体の領域である。Ｎ型半導体領域ＮＲには、例えばリン（Ｐ）又はヒ素（Ａｓ）がドープされる。Ｐ型半導体領域ＰＲは、Ｐ型不純物が拡散した半導体の領域である。Ｐ型半導体領域ＰＲには、例えばボロン（Ｂ）等がドープされる。例えば、Ｎ型半導体領域ＮＲ及びＰ型半導体領域ＰＲのそれぞれは、Ｘ方向に延伸して設けられ、Ｎ型半導体領域ＮＲ及びＰ型半導体領域ＰＲは、Ｙ方向において交互に配置される。言い換えると、Ｎ型半導体領域ＮＲ及びＰ型半導体領域ＰＲは、ストライプ状に配置される。
コンタクトＬＩは、複数のＮ型半導体領域ＮＲと複数のＰ型半導体領域ＰＲとのそれぞれと電気的に接続される。コンタクトＬＩは、例えばＹ方向に延伸した板状に設けられ、交互に配置されたＮ型半導体領域ＮＲ及びＰ型半導体領域ＰＲのＸ方向における一端領域に配置される。Ｎ型半導体領域ＮＲ及びＰ型半導体領域ＰＲのそれぞれには、２つ以上のコンタクトＬＩが接続されても良い。
図４は、第１実施形態の変形例に係る半導体記憶装置１の備えるメモリセルアレイ１０の平面レイアウトの一例であり、メモリセルアレイ１０の一部の領域を抽出して示している。図４に示すように、メモリセルアレイ１０は、櫛状のＮ型半導体領域ＮＲと、櫛状のＰ型半導体領域ＰＲと、コンタクトＬＩＮ及びＬＩＰとを含んでいても良い。
具体的には、第１実施形態の変形例では、Ｎ型半導体領域ＮＲ及びＰ型半導体領域ＰＲの櫛状部分において、図３と同様にストライプ状に配置されたＮ型半導体領域ＮＲ及びＰ型半導体領域ＰＲが形成される。そして、Ｎ型半導体領域ＮＲの櫛状部分は、Ｘ方向の一方側においてＹ方向に延伸した接続領域と連続的に設けられ、Ｐ型半導体領域ＰＲの櫛状部分は、Ｘ方向の他方側においてＹ方向に延伸した接続領域と連続的に設けられる。
コンタクトＬＩＮは、Ｎ型半導体領域ＮＲの接続領域と重なるように配置され、Ｎ型半導体領域ＮＲに電気的に接続される。コンタクトＬＩＰは、Ｐ型半導体領域ＰＲの接続領域と重なるように配置され、Ｐ型半導体領域ＰＲに電気的に接続される。コンタクトＬＩＮ及びＬＩＰは、共通に制御されても良いし、独立に制御されても良い。つまり、第１実施形態の変形例では、ドライバモジュール１４がＮ型半導体領域ＮＲ及びＰ型半導体領域ＰＲのそれぞれに異なる電圧を印加することも可能である。
尚、第１実施形態及び第１実施形態の変形例において、コンタクトＬＩ、ＬＩＮ及びＬＩＰのそれぞれの形状は、板状でなくても良い。コンタクトＬＩ、ＬＩＮ及びＬＩＰのそれぞれが複数の柱状のコンタクトによって構成されても良い。
図５は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のより詳細な平面レイアウトの一例であり、１つのストリングユニットＳＵに対応する領域を抽出して示している。図５に示すように、メモリセルアレイ１０は、例えば複数のスリットＳＬＴと、複数のメモリピラーＭＰと、複数のコンタクトＣＶと、複数のビット線ＢＬとをさらに含んでいる。
複数のスリットＳＬＴは、それぞれがＸ方向に延伸し、Ｙ方向に配列している。スリットＳＬＴは、絶縁体を含み、例えばワード線ＷＬに対応する配線層と、選択ゲート線ＳＧＤに対応する配線層と、選択ゲート線ＳＧＳに対応する配線層とのそれぞれを分割する。
メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、例えば隣り合うスリットＳＬＴ間の領域において、４列の千鳥状に配置される。また、各メモリピラーＭＰは、Ｙ方向に隣り合うＮ型半導体領域ＮＲ及びＰ型半導体領域ＰＲのそれぞれと重なって配置される。
本例において、Ｙ方向に隣り合う２本のメモリピラーＭＰは、互いに異なるＮ型半導体領域ＮＲ及びＰ型半導体領域ＰＲと重なっている。Ｘ方向とＹ方向にそれぞれずれて且つ隣り合う２本のメモリピラーＭＰは、Ｎ型半導体領域ＮＲ及びＰ型半導体領域ＰＲの一方を共有し、他方を共有していない。尚、各メモリピラーＭＰは、少なくとも隣り合うＮ型半導体領域ＮＲ及びＰ型半導体領域ＰＲのそれぞれと重なって配置されていれば良い。
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において各メモリピラーＭＰには、２本のビット線ＢＬが重なって配置される。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰは、コンタクトＣＶを介して対応するビット線ＢＬと電気的に接続される。
以上で説明した第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の平面レイアウトでは、スリットＳＬＴによって区切られた領域が、１つのストリングユニットＳＵに対応している。そして、メモリセルアレイ１０には、例えば図５に示されたレイアウトがＹ方向に繰り返し配置される。
尚、隣り合うスリットＳＬＴ間におけるメモリピラーの個数及び配置は、図５を用いて説明した構成に限定されず、適宜変更され得る。隣り合うスリットＳＬＴ間には、選択ゲート線ＳＧＤを分割するスリットが設けられても良い。隣り合うスリットＳＬＴ間において選択ゲート線ＳＧＤが分割された場合には、隣り合うスリットＳＬＴ間に複数のストリングユニットＳＵが設けられる。
（メモリセルアレイ１０の断面構造）
図６は、図５のＶＩ−ＶＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の断面構造の一例を示している。図６に示すように、メモリセルアレイ１０は、例えば絶縁体層２１と、導電体層２２と、複数のＮ型半導体層２３と、複数のＰ型半導体層２４と、導電体層２５〜２８とをさらに含んでいる。
具体的には、半導体基板２０上に、絶縁体層２１が設けられる。図示が省略されているが、絶縁体層２１の内部には、センスアンプモジュール１６等の回路が設けられる。絶縁体層２１上に、導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、例えばタングステン（Ｗ）を含んでいる。尚、導電体層２２は、半導体で構成されても良いし、省略されても良い。
導電体層２２上に、複数のＮ型半導体層２３と、複数のＰ型半導体層２４とが設けられる。言い換えると、導電体層２２上に半導体層が設けられ、導電体層２２上の半導体層には、Ｎ型不純物がドープされた複数のＮ型半導体層２３と、Ｐ型不純物がドープされたＰ型半導体層２４とが含まれている。Ｎ型半導体層２３は、例えばリン（Ｐ）又はヒ素（Ａｓ）を含んでいる。Ｐ型半導体層２４は、例えばボロン（Ｂ）を含んでいる。
Ｎ型半導体層２３は、Ｎ型半導体領域ＮＲに対応し、Ｐ型半導体層２４は、Ｐ型半導体領域ＰＲに対応している。つまり、Ｎ型半導体層２３とＰ型半導体層２４とは、Ｙ方向において交互に設けられる。また、Ｎ型半導体層２３の上面とＰ型半導体層２４の上面とは揃っている。第１実施形態では、導電体層２２とＮ型半導体層２３とＰ型半導体層２４との組が、ソース線ＳＬとして使用される。
複数のＮ型半導体層２３と複数のＰ型半導体層２４との上方に、絶縁体層を介して導電体層２５が設けられる。導電体層２５は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２５は、例えばタングステン（Ｗ）を含んでいる。
導電体層２５の上方に、絶縁体層と導電体層２６とが交互に積層される。導電体層２６は、例えばＸＹ平面に沿って広がった板状に形成される。例えば、積層された複数の導電体層２６は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層２６は、例えばタングステン（Ｗ）を含んでいる。
最上層の導電体層２６の上方に、絶縁体層を介して導電体層２７が設けられる。導電体層２７は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層２７は、例えばタングステン（Ｗ）を含んでいる。
導電体層２７の上方に、絶縁体層を介して導電体層２８が設けられる。例えば導電体層２８は、Ｙ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２８は、Ｘ方向に沿って配列している。導電体層２８は、例えば銅（Ｃｕ）を含んでいる。
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、導電体層２５〜２７を貫通している。また、メモリピラーＭＰの各々は、例えばコア部材３０、半導体層３１、トンネル絶縁膜３２、絶縁膜３３、及びブロック絶縁膜３４を含んでいる。
コア部材３０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材３０の上端は、導電体層２７よりも上層に含まれ、コア部材３０の下端は、導電体層２５よりも下層に含まれる。半導体層３１は、例えばコア部材３０の周囲を覆っている。半導体層３１の底部は、隣り合うＮ型半導体層２３及びＰ型半導体層２４のそれぞれと接触している。トンネル絶縁膜３２は、半導体層３１の側面を覆っている。絶縁膜３３は、トンネル絶縁膜３２の側面を覆っている。ブロック絶縁膜３４は、絶縁膜３３の側面を覆っている。
コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。半導体層３１は、例えばシリコンを含んでいる。トンネル絶縁膜３２及びブロック絶縁膜３４のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜３３は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
メモリピラーＭＰ内の半導体層３１の上面には、柱状のコンタクトＣＶが設けられる。図示された領域には、２本のメモリピラーＭＰのうち、１本のメモリピラーＭＰに対応するコンタクトＣＶが表示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
コンタクトＣＶの上面には、１個の導電体層２８、すなわち１本のビット線ＢＬが接触している。１個の導電体層２８には、例えば隣り合うスリットＳＬＴによって区切られた空間のそれぞれにおいて、１本のコンタクトＣＶが接続される。
スリットＳＬＴは、例えばＸＺ平面に沿って広がった板状に形成され、導電体層２５〜２７を分割している。スリットＳＬＴの上端は、導電体層２７と導電体層２８との間の層に含まれ、スリットＳＬＴの下端は、導電体層２５よりも下層に含まれている。スリットＳＬＴは、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
図７は、図６のＶＩＩ−ＶＩＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図７は、半導体基板２０の表面に平行且つ導電体層２６を含む層における、メモリピラーＭＰの断面構造を示している。図７に示すように、導電体層２６を含む層では、例えばコア部材３０は、メモリピラーＭＰの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲っている。トンネル絶縁膜３２は、半導体層３１の側面を囲っている。絶縁膜３３は、トンネル絶縁膜３２の側面を囲っている。ブロック絶縁膜３４は、絶縁膜３３の側面を囲っている。導電体層２６は、ブロック絶縁膜３４の側面を囲っている。
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２５とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２６とが交差する部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２７とが交差する部分が、選択トランジスタＳＴ１として機能する。つまり、半導体層３１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして使用される。絶縁膜３３は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。これにより、メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
尚、以上で説明したメモリセルアレイ１０の構造はあくまで一例であり、メモリセルアレイ１０はその他の構造を有していても良い。例えば、導電体層２６の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体層２５が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体層２５と異なる導電体が使用されても良い。選択ゲート線ＳＧＤには、複数層に設けられた複数の導電体層２７が割り当てられても良い。メモリピラーＭＰと導電体層２８との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。例えば、スリットＳＬＴに酸化シリコンが埋め込まれる前に、スリットＳＬＴの側壁として窒化シリコン（ＳｉＮ）が形成されても良い。
［１−２］半導体記憶装置１の動作
以下に、第１実施形態に係る半導体記憶装置1の読み出し動作及び消去動作について順に説明する。動作の説明では、図６に示された１本のメモリピラーＭＰに対応する部分が抽出され、ある時刻においてソース線ＳＬ、ビット線ＢＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳのそれぞれに印加される電圧と、メモリピラーＭＰ内を通過する電子又は正孔の挙動との一例が示された図面が使用される。
尚、以下の説明における各動作では、ビット線ＢＬの電圧はセンスアンプモジュール１６によって制御され、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳのそれぞれの電圧はロウデコーダモジュール１５によって制御され、ソース線ＳＬの電圧はドライバモジュール１４によって制御されるものと仮定する。また、読み出し動作において、選択されたワード線ＷＬのことを選択ワード線と呼び、非選択のワード線ＷＬのことを非選択ワード線と呼ぶ。選択ワード線に接続されたメモリセルトランジスタＭＴのことを選択メモリセルと呼ぶ。各配線に印加される電圧については、適宜参照符号のみで記載する。
（読み出し動作について）
図８は、第１実施形態に係る半導体記憶装置１の読み出し動作における電子の挙動の一例を示している。図８に示すように、読み出し動作では、例えばビット線ＢＬに電圧ＶＢＬが印加され、ソース線ＳＬに電圧ＶＳＳが印加され、選択ゲート線ＳＧＤ及びＳＧＳのそれぞれに電圧ＶＳＧが印加され、選択ワード線ＷＬに読み出し電圧ＶＣＧが印加され、非選択ワード線ＷＬに読み出しパス電圧ＶＲＥＡＤが印加される。
ＶＳＳは、接地電圧であり、例えば０Ｖである。ＶＢＬは、ＶＳＳよりも高い。ＶＳＧは、ＶＳＳよりも高く、読み出し動作において、ＶＳＧが印加された選択トランジスタＳＴ１及びＳＴ２のそれぞれがオン状態になる電圧である。ＶＣＧは、メモリセルトランジスタＭＴの閾値電圧を調べるための電圧である。ＶＲＥＡＤは、ＶＣＧよりも高く、ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴが記憶するデータに依らずにオン状態になる電圧である。
読み出し動作において上述した各電圧が印加されると、選択ゲート線ＳＧＤに接続された選択トランジスタＳＴ１と、選択ゲート線ＳＧＳに接続された選択トランジスタＳＴ２と、非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴとのそれぞれがオン状態になる。選択ワード線ＷＬに接続された選択メモリセルは、記憶するデータに基づいてオン状態又はオフ状態になる。図８には、選択メモリセルがオン状態である場合の一例が示されている。
選択メモリセルがオン状態である場合、ソース線ＳＬ及びビット線ＢＬ間において、ＮＡＮＤストリングＮＳのチャネル（メモリピラーＭＰ内の半導体層３１）を介した電流が流れる。具体的には、ソース線ＳＬのＮ型半導体領域ＮＲに含まれた電子（ｅ−）が、半導体層３１を介して、ソース線ＳＬよりも電圧の高いビット線ＢＬに向かって移動する。つまり、第１実施形態に係る半導体記憶装置１の読み出し動作では、ＮＡＮＤストリングＮＳを流れる電子が、Ｎ型半導体領域ＮＲ（Ｎ型半導体層２３）から供給される。
ビット線ＢＬの電圧が選択メモリセルの状態に基づいて変化すると、センスアンプモジュール１６が、ビット線ＢＬの電圧に基づいてメモリセルトランジスタＭＴの閾値電圧を判定する。以上のように、第１実施形態に係る半導体記憶装置１は、選択メモリセルに記憶されたデータを読み出すことが出来る。
（消去動作について）
図９は、第１実施形態に係る半導体記憶装置１の消去動作における正孔の挙動の一例を示している。図９に示すように、消去動作では、例えばビット線ＢＬ並びに選択ゲート線ＳＧＤ及びＳＧＳのそれぞれがフローティング状態にされ、ソース線ＳＬに消去電圧ＶＥＲＡが印加され、ワード線ＷＬに電圧ＶＳＳが印加される。ＶＥＲＡは、ＶＳＳよりも高く、消去動作で使用される高電圧である。
消去動作において上述したように各電圧が印加されると、ソース線ＳＬの電圧に基づいて、チャネル（半導体層３１）の電圧が上昇し、チャネルの電圧上昇に応じてビット線ＢＬ並びに選択ゲート線ＳＧＤ及びＳＧＳのそれぞれの電圧が上昇する。チャネルの電圧が上昇すると、ソース線ＳＬのＰ型半導体領域ＰＲからチャネル内に正孔（ｈ＋）が移動する。つまり、第１実施形態に係る半導体記憶装置１の消去動作では、正孔が、Ｐ型半導体領域ＰＲ（Ｐ型半導体層２４）からＮＡＮＤストリングＮＳのチャネルに供給される。
また、消去動作では、ワード線ＷＬにＶＳＳが印加されているため、メモリセルトランジスタＭＴの制御ゲート−チャネル間で電圧差が生じる。言い換えると、高いチャネル電圧と低いワード線ＷＬ電圧との間で電圧の勾配が形成される。すると、チャネル内の正孔が、電荷蓄積層（絶縁膜３３）に注入され、書き込まれたデータに基づいて電荷蓄積層に保持された電子と、注入された正孔との再結合が発生する。その結果、メモリセルトランジスタＭＴの閾値電圧が低下する。以上のように、第１実施形態に係る半導体記憶装置１は、メモリセルトランジスタＭＴに記憶されたデータを消去することが出来る。
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１の消去特性を改善することが出来る。以下に、第１実施形態に係る半導体記憶装置１の詳細な効果について説明する。
メモリセルが三次元に積層された半導体記憶装置では、例えば半導体基板の上方にソース線ＳＬ、選択ゲート線ＳＧＳ、ワード線ＷＬ、選択ゲート線ＳＧＤを含む積層配線構造が設けられる。そして、メモリピラーＭＰが、ソース線ＳＬの上方の積層配線構造を貫通して設けられ、最下層に配置されたソース線ＳＬに電気的に接続される。半導体基板の上方にメモリセルアレイが設けられた構造を有する半導体記憶装置では、例えばソース線ＳＬが半導体層を含む導電体層によって構成される。
また、半導体記憶装置は、例えばメモリピラーＭＰ内のチャネルに電子電流を流すことによって読み出し動作を実行する。読み出し動作に電子電流が使用される場合、メモリピラーＭＰ内のチャネルに電子を供給するため、例えばソース線ＳＬとしてリン等のＮ型不純物がドープされた半導体層が使用される。一方で、Ｎ型不純物がドープされた半導体層がソース線ＳＬとして使用された場合、消去動作時にソース線ＳＬからメモリピラーＭＰ内のチャネルに正孔を注入することが出来なくなる。
この対策としては、消去動作時にＧＩＤＬ（Gate-Induced-Drain-Leakage）を使用することが考えられる。消去動作時にＧＩＤＬが使用される場合、例えばソース線ＳＬに消去電圧ＶＥＲＡが印加され、メモリピラーＭＰの下部に高電界領域が形成される。すると、例えば選択トランジスタＳＴ２の近傍においてＧＩＤＬによる正孔が発生し、メモリピラーＭＰ内のチャネルに正孔が注入される。
しかしながら、ＧＩＤＬによって発生する正孔は、ソース線ＳＬとして使用される半導体層における不純物拡散のばらつきの影響が大きい。また、ＧＩＤＬによる正孔の発生量のばらつきによって、消去動作時における正孔が不足し、メモリセルトランジスタＭＴの閾値電圧の低下量が小さくなる可能性がある。このため、ＧＩＤＬを用いた消去動作では、消去特性を安定させることが困難である。
そこで、第１実施形態に係る半導体記憶装置１は、ソース線ＳＬとして使用される半導体層において、ストライプ状に配置されたＮ型半導体領域ＮＲ及びＰ型半導体領域ＰＲを備えている。そして、各メモリピラーＭＰ内の半導体層３１（チャネル）の底部が、Ｎ型半導体領域ＮＲ及びＰ型半導体領域ＰＲのそれぞれと接続される。
その結果、第１実施形態に係る半導体記憶装置１では、読み出し動作時にＮ型半導体領域ＮＲ（半導体層２３）がチャネルに電子を供給し、消去動作時にＰ型半導体領域ＰＲ（半導体層２４）がチャネルに正孔を供給することが出来る。つまり、第１実施形態に係る半導体記憶装置１におけるソース線ＳＬの構造は、読み出し動作で使用される電子と、消去動作で使用される正孔との両方を発生させることが出来る。
また、第１実施形態に係る半導体記憶装置１の消去動作における正孔の供給量は、Ｐ型半導体領域ＰＲ内の正孔が使用されることから、ＧＩＤＬを使用した場合よりも安定している。従って、第１実施形態に係る半導体記憶装置１は、消去動作時の正孔不足による消去特性の劣化を抑制することが出来、消去特性を改善することが出来る。
［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、第１実施形態と同様のＮ型半導体領域ＮＲ及びＰ型半導体領域ＰＲを有し、各メモリピラーＭＰ内に２つのＮＡＮＤストリングＮＳが設けられる。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
［２−１］半導体記憶装置１の構成
［２−１−１］メモリセルアレイ１０の回路構成
図１０は、第２実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた２つのストリングユニットＳＵ０及びＳＵ１を抽出して示している。図１０に示すように、各ストリングユニットＳＵは、複数のメモリグループＭＧを含んでいる。
メモリグループＭＧの各々は、２つのＮＡＮＤストリングＮＳａ及びＮＳｂを含んでいる。ＮＡＮＤストリングＮＳａは、例えばメモリセルトランジスタＭＴａ０〜ＭＴａ７、並びに選択トランジスタＳＴａ１及びＳＴａ２を含んでいる。ＮＡＮＤストリングＮＳｂは、例えばメモリセルトランジスタＭＴｂ０〜ＭＴｂ７、並びに選択トランジスタＳＴｂ１及びＳＴｂ２を含んでいる。
メモリセルトランジスタＭＴａ及びＭＴｂのそれぞれは、メモリセルトランジスタＭＴと同様に機能する。選択トランジスタＳＴａ１及びＳＴｂ１のそれぞれは、選択トランジスタＳＴ１と同様に機能する。選択トランジスタＳＴａ２及びＳＴｂ２のそれぞれは、選択トランジスタＳＴ２と同様に機能する。同じメモリグループＭＧに含まれた選択トランジスタＳＴａ１及びＳＴｂ１のそれぞれのドレインは、同じビット線ＢＬに接続される。
各ＮＡＮＤストリングＮＳａにおいて、メモリセルトランジスタＭＴａ０〜ＭＴａ７は、直列接続される。選択トランジスタＳＴａ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴａ１のソースは、直列接続されたメモリセルトランジスタＭＴａ０〜ＭＴａ７の一端に接続される。選択トランジスタＳＴａ２のドレインは、直列接続されたメモリセルトランジスタＭＴａ０〜ＭＴａ７の他端に接続される。選択トランジスタＳＴａ２のソースは、ソース線ＳＬに接続される。
各ＮＡＮＤストリングＮＳｂにおいて、メモリセルトランジスタＭＴｂ０〜ＭＴｂ７は、直列接続される。選択トランジスタＳＴｂ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴｂ１のソースは、直列接続されたメモリセルトランジスタＭＴｂ０〜ＭＴｂ７の一端に接続される。選択トランジスタＳＴｂ２のドレインは、直列接続されたメモリセルトランジスタＭＴｂ０〜ＭＴｂ７の他端に接続される。選択トランジスタＳＴｂ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴａ０〜ＭＴａ７の制御ゲートは、それぞれワード線ＷＬａ０〜ＷＬａ７に共通接続される。ストリングユニットＳＵ０及びＳＵ１内の選択トランジスタＳＴａ１のゲートは、それぞれ選択ゲート線ＳＧＤａ０及びＳＧＤａ１に共通接続される。選択トランジスタＳＴａ２のゲートは、選択ゲート線ＳＧＳａに共通接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴｂ０〜ＭＴｂ７の制御ゲートは、それぞれワード線ＷＬｂ０〜ＷＬｂ７に共通接続される。ストリングユニットＳＵ０及びＳＵ１内の選択トランジスタＳＴｂ１のゲートは、それぞれ選択ゲート線ＳＧＤｂ０及びＳＧＤｂ１に共通接続される。選択トランジスタＳＴｂ２のゲートは、選択ゲート線ＳＧＳｂに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳａ及びＮＳｂによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。また、ワード線ＷＬａ及びＷＬｂ、選択ゲート線ＳＧＤａ及びＳＧＤｂ、並びに選択ゲート線ＳＧＳａ及びＳＧＳｂのそれぞれは、ロウデコーダモジュール１５によって独立に制御される。
［２−１−２］メモリセルアレイ１０の構造
以下に、図１１及び図１２を用いて、第２実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の構造の一例について説明する。図１１は、半導体基板２０の表面と平行且つワード線ＷＬａ及びＷＬｂを含む断面におけるメモリピラーＭＰの構造の一例を示している。図１２は、図１１のＸＩＩ−ＸＩＩ線に沿った断面図であり、半導体基板２０の表面と鉛直且つ積層配線構造を含む断面におけるメモリピラーＭＰの構造の一例を示している。図１１及び図１２に示すように、メモリセルアレイ１０は、分割層４０、並びに導電体層２５ａ、２５ｂ、２６ａ、２６ｂ、２７ａ及び２７ｂを含んでいる。
分割層４０は、例えばＸ方向に延伸して設けられ、Ｘ方向に沿って配列された複数の絶縁領域を含んでいる。分割層４０は、積層されたワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤを分割している。ワード線ＷＬに対応する導電体層２６は、分割層４０によって導電体層２６ａ及び２６ｂに分離される。選択ゲート線ＳＧＳに対応する導電体層２５は、分割層４０によって導電体層２５ａ及び２５ｂに分離される。選択ゲート線ＳＧＤに対応する導電体層２７は、分割層４０によって導電体層２７ａ及び２７ｂに分離される。
例えば、導電体層２５ａ、２５ｂ、２６ａ、２６ｂ、２７ａ及び２７ｂのそれぞれは、Ｘ方向に延伸したライン状に設けられる。そして、導電体層２５ａの上方に、絶縁体層を介して複数の導電体層２６ａが配置される。最上層の導電体層２６ａの上方に、絶縁体層を介して導電体層２７ａが配置される。同様に、導電体層２５ｂの上方に、絶縁体層を介して複数の導電体層２６ｂが配置される。最上層の導電体層２６ｂの上方に、絶縁体層を介して導電体層２７ｂが配置される。導電体層２６ａ及び２６ｂは、それぞれワード線ＷＬａ及びＷＬｂに対応している。導電体層２５ａ及び２５ｂは、それぞれ選択ゲート線ＳＧＳａ及びＳＧＳｂに対応している。導電体層２７ａ及び２７ｂは、それぞれ選択ゲート線ＳＧＤａ及びＳＧＤｂに対応している。
また、分割層４０は、Ｘ方向に隣り合う絶縁領域間において、メモリピラーＭＰによって貫通（分断）された部分を有している。分割層４０を貫通したメモリピラーＭＰは、隣り合う導電体層２６ａ及び２６ｂのそれぞれと、隣り合う導電体層２５ａ及び２５ｂのそれぞれと、及び隣り合う導電体層２７ａ及び２７ｂのそれぞれと対向している。第２実施形態におけるメモリピラーＭＰは、平面視において例えば四角形である。また、第２実施形態におけるメモリピラーＭＰは、コア部材３０、半導体層３１、トンネル絶縁膜３２、絶縁膜３３ａ及び３３ｂ、並びにブロック絶縁膜３４ａ及び３４ｂを含んでいる。
コア部材３０は、Ｚ方向に延伸して設けられ、メモリピラーＭＰの中央部に設けられる。半導体層３１は、コア部材３０の周囲を覆っている。トンネル絶縁膜３２は、半導体層３１の側面を覆っている。また、トンネル絶縁膜３２は、Ｘ方向において分割層４０に接触している。絶縁膜３３ａ及びブロック絶縁膜３４ａは、トンネル絶縁膜３２と、導電体層２５ａ、２６ａ及び２７ａのそれぞれとの間にそれぞれ設けられる。絶縁膜３３ｂ及びブロック絶縁膜３４ｂは、トンネル絶縁膜３２と、導電体層２５ｂ、２６ｂ及び２７ｂのそれぞれとの間にそれぞれ設けられる。絶縁膜３３ａ及び３３ｂのそれぞれは、トンネル絶縁膜３２に接触している。また、絶縁膜３３ａ及び３３ｂは、トンネル絶縁膜３２に接触している部分を除いて、それぞれブロック絶縁膜３４ａ及び３４ｂに覆われている。ブロック絶縁膜３４ａは、導電体層２５ａ、２６ａ又は２７ａに接触している。ブロック絶縁膜３４ｂは、導電体層２５ｂ、２６ｂ又は２７ｂに接触している。
第２実施形態において、Ｎ型半導体領域ＮＲ及びＰ型半導体領域ＰＲは、第１実施形態と同様にＹ方向において交互に配置される。一方で、Ｎ型半導体領域ＮＲは、例えば導電体層２６ａ及び２６ｂと分割層４０の一部と重なって設けられ、Ｐ型半導体領域ＰＲは、例えば分割層４０の直下且つ分割層４０と平行に設けられる。このため、第２実施形態では、Ｎ型半導体領域ＮＲ及びＰ型半導体領域ＰＲが交互に配置される領域において、例えばＰ型半導体領域ＰＲのＹ方向における幅が、Ｎ型半導体領域ＮＲのＹ方向における幅よりも狭くなる。メモリピラーＭＰ内の半導体層３１は、Ｙ方向に隣り合うＮ型半導体層２３と、これらのＮ型半導体層２３間のＰ型半導体層２４とのそれぞれに接触している。そして、第２実施形態におけるＮ型半導体領域ＮＲ及びＰ型半導体領域ＰＲは、第１実施形態の変形例と同様に、独立に制御可能に構成される。
また、第２実施形態において、各メモリピラーＭＰ内の半導体層３１の上面には、第１実施形態と同様に柱状のコンタクトＣＶが設けられる。そして、コンタクトＣＶの上面には、１個の導電体層２８、すなわち１本のビット線ＢＬが接触している。
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２６ａ（ワード線ＷＬａ）との対向部分がメモリセルトランジスタＭＴａとして機能し、メモリピラーＭＰと導電体層２６ｂ（ワード線ＷＬｂ）との対向部分がメモリセルトランジスタＭＴｂとして機能する。同様に、メモリピラーＭＰと導電体層２５ａ（選択ゲート線ＳＧＳａ）との対向部分が選択トランジスタＳＴａ２として機能し、メモリピラーＭＰと導電体層２５ｂ（選択ゲート線ＳＧＳｂ）との対向部分が選択トランジスタＳＴｂ２として機能する。メモリピラーＭＰと導電体層２７ａ（選択ゲート線ＳＧＤａ）との対向部分が選択トランジスタＳＴａ１として機能し、メモリピラーＭＰと導電体層２７ｂ（選択ゲート線ＳＧＤｂ）との対向部分が選択トランジスタＳＴｂ１として機能する。
つまり、第２実施形態に係る半導体記憶装置１では、メモリセルトランジスタＭＴａ及びＭＴｂは、それぞれ絶縁膜３３ａ及び３３ｂを電荷蓄積層として使用している。メモリセルトランジスタＭＴａ及びＭＴｂ、並びに選択トランジスタＳＴａ１、ＳＴｂ１、ＳＴａ２及びＳＴｂ２は、半導体層３１（チャネル）を共有している。Ｚ方向に並んだ選択トランジスタＳＴａ１及びＳＴａ２並びにメモリセルトランジスタＭＴａ０〜ＭＴａ７の組が、ＮＡＮＤストリングＮＳａに対応している。Ｚ方向に並んだ選択トランジスタＳＴｂ１及びＳＴｂ２並びにメモリセルトランジスタＭＴｂ０〜ＭＴｂ７の組が、ＮＡＮＤストリングＮＳｂに対応している。
また、半導体基板２０の表面と平行な方向（例えばＹ方向）において、メモリセルトランジスタＭＴａ０〜ＭＴａ７並びに選択トランジスタＳＴａ１及びＳＴａ２は、それぞれメモリセルトランジスタＭＴｂ０〜ＭＴｂ７並びに選択トランジスタＳＴｂ１及びＳＴｂ２と対向している。言い換えると、メモリセルトランジスタＭＴａ０〜ＭＴａ７並びに選択トランジスタＳＴａ１及びＳＴａ２は、それぞれメモリセルトランジスタＭＴｂ０〜ＭＴｂ７並びに選択トランジスタＳＴｂ１及びＳＴｂ２と、分割層４０によって分割された領域を介して隣り合っている。第２実施形態に係る半導体記憶装置１のその他の構成は、例えば第１実施形態と同様のため、説明を省略する。
［２−２］半導体記憶装置１の製造方法
以下に、第２実施形態に係る半導体記憶装置１における、メモリセルアレイ１０内の積層配線構造の形成に関する一連の製造工程の一例について説明する。図１３〜図２３のそれぞれは、第２実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示している。図１３〜図２３のそれぞれの下側は、図１２に対応する領域の断面に対応し、図１３〜図２３のそれぞれの上側は、各図面内のＡ１−Ａ２線に沿った断面に対応している。
まず、図１３に示すように、積層配線に対応する複数の犠牲部材５２が積層される。具体的には、半導体基板２０上に、センスアンプモジュール１６に対応する回路を含む絶縁体層２１が形成される。絶縁体層２１上に、導電体層２２及び半導体層５０が順に積層される。半導体層５０上に、絶縁体層５１及び犠牲部材５２が交互に積層される。最上層の犠牲部材５２上に、絶縁体層５３が形成される。半導体層５０は、例えばリン又はヒ素がドープされたＮ型のポリシリコンである。犠牲部材５２は、例えば窒化シリコン（ＳｉＮ）である。
次に、図１４に示すように、分割層４０に対応するスリットＤＩＶが形成される。具体的には、まずフォトリソグラフィ等によって、分割層４０に対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、スリットＤＩＶが形成される。本工程においてスリットＤＩＶは、絶縁体層５１及び５３並びに複数の犠牲部材５２を分断し、スリットＤＩＶの底部において半導体層５０の一部が露出する。各犠牲部材５２は、スリットＤＩＶによって犠牲部材５２ａ及び５２ｂに分かれる。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
次に、スリットＤＩＶを利用したイオン注入処理によって、Ｎ型半導体領域ＮＲ及びＰ型半導体領域ＰＲが形成される。具体的には、まず図１５に示すように、スリットＤＩＶの側面及び底面に絶縁膜５４が形成される。それから、絶縁膜５４を介したイオン注入処理が実行され、スリットＤＩＶの底部に位置する半導体層５０にイオンが注入される。このイオン注入処理によって半導体層５０に注入されるイオンとしては、例えばボロン（Ｂ）が使用される。これにより、図１６に示すように、スリットＤＩＶの底部にＰ型半導体層２４、すなわちＰ型半導体領域ＰＲが形成される。そして、本工程において半導体層５０内でイオンが注入されない領域が、Ｎ型半導体層２３、すなわちＮ型半導体領域ＮＲに対応している。本工程で形成された絶縁膜５４は、イオン注入処理が実行された後に除去される。その後、スリットＤＩＶ内に絶縁膜が埋め込まれ、例えばＣＭＰ（Chemical Mechanical Polishing）によって上面が平坦化される。これにより、図１７に示すように、スリットＤＩＶ内に分割層４０が形成される。
次に、図１８に示すように、メモリピラーＭＰに対応するメモリホールＭＨが形成される。具体的には、まずフォトリソグラフィ等によって、メモリピラーＭＰに対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、メモリホールＭＨが形成される。本工程においてメモリホールＭＨは、分割層４０を貫通する。そして、メモリホールＭＨの側面では、分割層４０を介して隣り合う犠牲部材５２ａ及び５２ｂのそれぞれの側面が露出し、メモリホールＭＨの底部では、隣り合うＮ型半導体層２３と、これらのＮ型半導体層２３間のＰ型半導体層２４とのそれぞれの一部が露出する。本工程における異方性エッチングは、例えばＲＩＥである。尚、本工程のエッチングでは、絶縁体層５１及び５３並びに犠牲部材５２ａ及び５２ｂのそれぞれの一部が除去されても良い。
次に、メモリホールＭＨを利用したウェットエッチングが実行され、メモリホールＭＨの側面において露出した犠牲部材５２ａ及び５２ｂのそれぞれの一部が除去される。これにより、図１９に示すように、メモリホールＭＨの側面が、犠牲部材５２ａ及び５２ｂが除去された部分においてリセスされた形状に加工される。以下では、本工程で犠牲部材５２ａ及び５２ｂが除去された部分のことをリセス部と呼ぶ。
次に、メモリホールＭＨを利用して、メモリピラーＭＰが形成される。具体的には、まず図２０に示すように、ブロック絶縁膜３４及び絶縁膜３３が順に形成される。本工程においてブロック絶縁膜３４は、リセス部が埋まらないように形成され、絶縁膜３３は、リセス部が埋まるように形成される。それから、図２１に示すように、メモリホールＭＨ内でリセス部を除いた部分に形成された絶縁膜３３及びブロック絶縁膜３４が除去される。これにより、犠牲部材５２ａに接するブロック絶縁膜３４ａ及び絶縁膜３３ａの組と、犠牲部材５２ｂに接するブロック絶縁膜３４ｂ及び絶縁膜３３ｂの組とが形成される。
その後、メモリホールＭＨの側面及び底面と、絶縁体層５３の上面とに、トンネル絶縁膜３２、半導体層３１、及びコア部材３０が順に形成され、メモリホールＭＨ内がコア部材３０によって埋め込まれる。本工程において、半導体層３１を形成する前にメモリホールＭＨの底面におけるトンネル絶縁膜３２は除去され、半導体層３１は、メモリホールＭＨの底部に露出したＮ型半導体層２３及びＰ型半導体層２４のそれぞれに接触するように形成される。そして、メモリホールＭＨ上部に形成されたコア部材３０の一部が除去され、その空間に半導体材料（半導体層３１）が埋め込まれる。本工程において絶縁体層５３よりも上層に残存するトンネル絶縁膜３２、及び半導体層３１は、例えばＣＭＰによって除去される。これにより、図２２に示すように、メモリホールＭＨ内にメモリピラーＭＰに対応する構造体が形成される。
次に、積層配線の置換処理が実行される。具体的には、まず側面で犠牲部材５２ａ及び５２ｂのそれぞれが露出するスリット又はホールが形成される。そして、当該スリット又はホールを介したエッチングによって、犠牲部材５２ａ及び５２ｂが除去される。それから、犠牲部材５２ａ及び５２ｂが除去された空間のそれぞれに導電体が埋め込まれ、スリット又はホール内に形成された導電体が除去される。これにより、図２３に示すように、導電体層２５ａ、２５ｂ、２６ａ、２６ｂ、２７ａ及び２７ｂが形成される。尚、導電体層２５ａ、２５ｂ、２６ａ、２６ｂ、２７ａ及び２７ｂが形成された後に、本工程で形成されたスリット又はホール内は、例えば絶縁体によって埋め込まれる。
以上で説明した第２実施形態に係る半導体記憶装置１の製造工程によって、メモリピラーＭＰと、ソース線ＳＬに対応するＮ型半導体領域ＮＲ及びＰ型半導体領域ＰＲと、メモリピラーＭＰに接続されるワード線ＷＬａ及びＷＬｂ並びに選択ゲート線ＳＧＳａ、ＳＧＳｂ、ＳＧＤａ及びＳＧＤｂとのそれぞれが形成される。
尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良い。第２実施形態に係る半導体記憶装置１では、導電体層２２を形成する工程が省略されても良い。この場合、絶縁体層２１が形成された後に、絶縁体層２１上に半導体層５０が形成される。その他の製造工程については上記説明と同様である。
［２−３］半導体記憶装置１の動作
以下に、第２実施形態に係る半導体記憶装置1の読み出し動作及び消去動作について順に説明する。動作の説明では、図１２に示された１本のメモリピラーＭＰに対応する部分が抽出され、ある時刻においてソース線ＳＬ、ビット線ＢＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳのそれぞれに印加される電圧と、メモリピラーＭＰ内を通過する電子又は正孔の挙動との一例が示された図面が使用される。
尚、以下の説明における各動作では、ワード線ＷＬａ及びＷＬｂ並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＳａ及びＳＧＳｂのそれぞれの電圧はロウデコーダモジュール１５によって制御されるものと仮定する。選択されたメモリセルトランジスタＭＴを含むＮＡＮＤストリングＮＳａ又はＮＳｂのことを選択ストリングと呼び、選択されたメモリセルトランジスタＭＴを含まないＮＡＮＤストリングＮＳａ又はＮＳｂのことを非選択ストリングと呼ぶ。
（読み出し動作について）
図２４は、第２実施形態に係る半導体記憶装置１の読み出し動作における電子及び正孔の挙動の一例を示している。図２４に示された一例では、ＮＡＮＤストリングＮＳａ内のメモリセルトランジスタＭＴが選択されている。図２４に示すように、読み出し動作では、例えばビット線ＢＬに電圧ＶＢＬが印加され、Ｎ型半導体領域ＮＲに電圧ＶＳＳが印加され、Ｐ型半導体領域ＰＲに電圧ＶＨＩが印加される。選択ストリングに対応する選択ゲート線ＳＧＤａ、選択ゲート線ＳＧＳａ、選択ワード線ＷＬａ、及び非選択ワード線ＷＬａには、それぞれＶＳＧ、ＶＳＧ、ＶＣＧ、及びＶＲＥＡＤが印加される。非選択ストリングに対応する選択ゲート線ＳＧＤｂ、選択ゲート線ＳＧＳｂ、ワード線ＷＬｂには、それぞれＶＳＳ、ＶＢＣ、及びＶＢＣが印加される。ＶＨＩは、例えばＶＳＳよりも高く、読み出し動作時において非選択ストリングに正孔を供給することが可能な電圧である。ＶＢＣは、ＶＳＳよりも低く、例えば負電圧である。
読み出し動作において上述した各電圧が印加されると、選択ストリング内の各トランジスタは、ＮＭＯＳトランジスタとして動作する。選択ストリング内において、選択ゲート線ＳＧＤａに接続された選択トランジスタＳＴａ１と、選択ゲート線ＳＧＳａに接続された選択トランジスタＳＴａ２と、非選択ワード線ＷＬａに接続されたメモリセルトランジスタＭＴａとのそれぞれがオン状態になり、選択ワード線ＷＬａに接続された選択メモリセルは、記憶するデータに基づいてオン状態又はオフ状態になる。図２４には、選択メモリセル（メモリセルトランジスタＭＴａ４）がオン状態である場合の一例が示されている。
選択メモリセルがオン状態である場合、ソース線ＳＬのＮ型半導体領域ＮＲ及びビット線ＢＬ間において、ＮＡＮＤストリングＮＳａのチャネル（メモリピラーＭＰ内の半導体層３１）を介した電流が流れる。具体的には、ソース線ＳＬのＮ型半導体領域ＮＲに含まれた電子（ｅ−）が、選択ストリング内の半導体層３１を介してＮ型半導体領域ＮＲよりも電圧の高いビット線ＢＬに向かって移動する。
一方で、読み出し動作において上述した各電圧が印加されると、非選択ストリング内の各トランジスタは、ＰＭＯＳトランジスタとして動作する。非選択ストリング内において、選択ゲート線ＳＧＤｂに接続された選択トランジスタＳＴｂ１はオフ状態になり、選択ゲート線ＳＧＳｂに接続された選択トランジスタＳＴｂ２と、ワード線ＷＬｂに接続されたメモリセルトランジスタＭＴｂとのそれぞれがオン状態になる。
すると、Ｐ型半導体領域ＰＲと非選択ストリングのチャネルとの間で電圧の勾配が形成されているため、ソース線ＳＬのＰ型半導体領域ＰＲから、ＮＡＮＤストリングＮＳｂのチャネル内に正孔（ｈ＋）が移動する。つまり、第２実施形態に係る半導体記憶装置１の読み出し動作では、正孔が、Ｐ型半導体領域ＰＲ（Ｐ型半導体層２４）から非選択ストリングＮＳに供給される。そして、ＶＢＣは例えば負の電圧であるため、非選択ストリングのチャネル内の正孔は、メモリセルトランジスタＭＴｂの近傍に集まる。
第２実施形態に係る半導体記憶装置１の読み出し動作では、以上のように選択ストリング及び非選択ストリングが動作する。そして、ビット線ＢＬの電圧が選択メモリセルの状態に基づいて変化すると、センスアンプモジュール１６が、ビット線ＢＬの電圧に基づいてメモリセルトランジスタＭＴの閾値電圧を判定する。以上のように、第２実施形態に係る半導体記憶装置１は、選択メモリセルに記憶されたデータを読み出すことが出来る。
（消去動作について）
図２５は、第２実施形態に係る半導体記憶装置１の消去動作における正孔の挙動の一例を示している。図２５に示すように、消去動作では、例えばビット線ＢＬ並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＳａ及びＳＧＳｂのそれぞれがフローティング状態にされ、ソース線ＳＬに消去電圧ＶＥＲＡが印加され、各ワード線ＷＬａ及びＷＬｂに電圧ＶＳＳが印加される。
消去動作において上述した各電圧が印加されると、ソース線ＳＬの電圧に基づいて、チャネル（半導体層３１）の電圧が上昇し、チャネルの電圧上昇に応じてビット線ＢＬ並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＳａ及びＳＧＳｂのそれぞれの電圧が上昇する。チャネルの電圧が上昇すると、ソース線ＳＬのＰ型半導体領域ＰＲからチャネル内に正孔（ｈ＋）が移動する。つまり、第２実施形態に係る半導体記憶装置１の消去動作では、正孔が、Ｐ型半導体領域ＰＲ（Ｐ型半導体層２４）からＮＡＮＤストリングＮＳａ及びＮＳｂのそれぞれのチャネルに供給される。
また、消去動作では、各ワード線ＷＬａ及びＷＬｂにＶＳＳが印加されているため、メモリセルトランジスタＭＴａ及びＭＴｂのそれぞれの制御ゲート−チャネル間で電圧差が生じる。言い換えると、第１実施形態と同様に、高いチャネル電圧と低いワード線ＷＬ電圧との間で電圧の勾配が形成される。すると、チャネル内の正孔が電荷蓄積層（絶縁膜３３ａ及び３３ｂ）に注入され、書き込まれたデータに基づいて電荷蓄積層に保持された電子と、注入された正孔との再結合が発生する。その結果、メモリセルトランジスタＭＴａ及びＭＴｂのそれぞれの閾値電圧が低下する。以上のように、第２実施形態に係る半導体記憶装置１は、メモリセルトランジスタＭＴａ及びＭＴｂのそれぞれに記憶されたデータを消去することが出来る。
［２−４］第２実施形態の効果
以上で説明した第２実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１における誤読み出しの発生を抑制することが出来る。以下に、第２実施形態に係る半導体記憶装置１の詳細な効果について説明する。
メモリセルが三次元に積層された半導体記憶装置において、記憶密度を向上させるためには、メモリピラーＭＰを平面視において分割して動作させることが考えられる。例えば、メモリピラーＭＰの電荷蓄積層がＹ方向に分割され、分割されたメモリピラーＭＰの一方及び他方にそれぞれ対応するようにワード線ＷＬが分割されると、メモリピラーＭＰ内に２つのＮＡＮＤストリングＮＳａ及びＮＳｂが形成される。
このような半導体記憶装置の読み出し動作では、例えばメモリピラーＭＰ内に、読み出し対象のメモリセルトランジスタＭＴ（選択メモリセル）を含む選択ストリングと、選択メモリセルを含まない非選択ストリングとが含まれる。また、メモリピラーＭＰに含まれた選択ストリングと非選択ストリングとは、共通のビット線ＢＬに接続される。
この場合、選択メモリセルのデータを正しく読み出すために、非選択ストリングにおけるソース線ＳＬ及びビット線ＢＬ間の電流経路が遮断される。例えば、非選択ストリングにおける電流経路は、非選択ストリング内の選択トランジスタＳＴ１及びＳＴ２をオフ状態にすることによって遮断することが出来る。これにより、半導体記憶装置は、選択ストリングのみに電流を流すことが出来、選択メモリセルに対する読み出し動作を実行することが出来る。
以上で説明した半導体記憶装置の読み出し動作では、選択メモリセルと対向するメモリセルトランジスタＭＴ（以下、背面メモリセルと呼ぶ）との干渉効果によって誤読み出しが発生することも考えられる。具体的には、背面メモリセルが保持するデータに応じて背面メモリセルの電荷蓄積層（絶縁膜３３ｂ）において電界が生じる。そして、背面メモリセルにおける電界により選択メモリセルの見かけ上の閾値電圧が変化することによって、誤読み出しが発生する可能性がある。
そこで、第２実施形態に係る半導体記憶装置１は、メモリピラーＭＰが分割された構造において、第１実施形態と同様にメモリピラーＭＰの底部がＮ型半導体領域ＮＲ及びＰ型半導体領域ＰＲのそれぞれに接続された構造を有し、Ｎ型半導体領域ＮＲ及びＰ型半導体領域ＰＲが独立に制御可能に構成される。そして、第２実施形態に係る半導体記憶装置１は、読み出し動作において、Ｐ型半導体領域ＰＲに例えば正電圧を印加し、選択メモリセルと対向する背面メモリセルに接続されたワード線に例えば負電圧を印加する。
図２６は、第２実施形態に係る半導体記憶装置１の読み出し動作における電子及び正孔の挙動の一例を示している。また、図２６には、選択メモリセル及び非選択メモリセルを含むメモリピラーＭＰの断面構造が抽出され、メモリセルトランジスタＭＴａが選択され、メモリセルトランジスタＭＴｂが非選択である場合の一例が示されている。
図２６に示すように、第２実施形態に係る半導体記憶装置１の読み出し動作では、選択ワード線ＷＬａには読み出し電圧ＶＣＧが印加され、非選択ワード線ＷＬｂには例えばＶＳＳよりも低い電圧であるＶＢＣが印加され、Ｎ型半導体領域ＮＲにＶＳＳが印加され、Ｐ型半導体領域ＰＲにＶＨＩが印加される。
すると、メモリセルトランジスタＭＴａのチャネル、すなわち選択ストリングに対応するチャネル領域には、Ｎ型半導体領域ＮＲから供給された電子による電子電流が流れる。一方で、メモリセルトランジスタＭＴｂのチャネル、すなわち非選択ストリングに対応するチャネル領域には、Ｐ型半導体領域ＰＲから供給された正孔が引き寄せられる。つまり、選択メモリセルのチャネルと、背面メモリセルの電荷蓄積層との間に、Ｐ型半導体領域ＰＲから供給された正孔が集まった状態が形成される。
これにより、第２実施形態に係る半導体記憶装置１は、読み出し動作時における背面メモリセルの電界を、背面メモリセルのチャネル部分に集まった正孔によって遮蔽することが出来る。その結果、第２実施形態に係る半導体記憶装置１は、読み出し動作における背面メモリセル（非選択ストリング）の影響を抑制することが出来、誤読み出しの発生を抑制することが出来る。
尚、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、Ｐ型半導体領域ＰＲから発生した正孔を用いた消去動作を実行することも出来る。つまり、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、消去動作時の正孔不足による消去特性の劣化を抑制することが出来、消去特性を改善することが出来る。
［２−５］第２実施形態の変形例
以上で説明した第２実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの構造は、その他の構造であっても良い。以下に、第２実施形態の第１〜第３変形例におけるメモリピラーＭＰの構造について順に説明する。
（第２実施形態の第１変形例）
まず、図２７及び図２８を用いて、第２実施形態の第１変形例に係る半導体記憶装置１におけるメモリピラーＭＰの構造の一例について説明する。図２７及び図２８は、それぞれ図１１及び図１２と同様の領域を示している。図２７及び図２８に示すように、第２実施形態の第１変形例におけるメモリピラーＭＰは、ＮＡＮＤストリングＮＳａ及びＮＳｂ内のトランジスタで絶縁膜３３が共有された構造を有している。
具体的には、各メモリピラーＭＰにおいて、絶縁膜３３は、トンネル絶縁膜３２の側面を覆っている。言い換えると、絶縁膜３３は、Ｚ方向に延伸した筒状に設けられる。つまり、絶縁膜３３（電荷蓄積層）がＮＡＮＤストリングＮＳａ及びＮＳｂ内で連続的に設けられている。このような場合においても、第２実施形態の第１変形例に係る半導体記憶装置１は、メモリピラーＭＰ内で対向するメモリセルトランジスタＭＴａ及びＭＴｂ間で異なるデータを記憶することが出来、第２実施形態と同様に動作することが出来る。
（第２実施形態の第２変形例）
次に、図２９を用いて、第２実施形態の第２変形例に係る半導体記憶装置１におけるメモリピラーＭＰの構造の一例について説明する。図２９は、図１１と同様の領域を示している。図２９に示すように、第２実施形態の第２変形例におけるメモリピラーＭＰは、平面視において楕円状に設けられる。そして、ＮＡＮＤストリングＮＳａ及びＮＳｂ内のトランジスタで絶縁膜３３及びブロック絶縁膜３４が共有された構造を有している。
具体的には、各メモリピラーＭＰにおいて、絶縁膜３３は、トンネル絶縁膜３２の側面を覆っている。ブロック絶縁膜３４は、絶縁膜３３の側面を覆っている。第２実施形態の第２変形例におけるメモリピラーＭＰの図１２に対応する領域における断面構造は、例えば第２実施形態の第１変形例と、ブロック絶縁膜３４がＺ方向に延伸した形状を有する点を除いて同様である。このような場合においても、第２実施形態の第２変形例に係る半導体記憶装置１は、メモリピラーＭＰ内で対向するメモリセルトランジスタＭＴａ及びＭＴｂ間で異なるデータを記憶することが出来、第２実施形態と同様に動作することが出来る。
（第２実施形態の第３変形例）
次に、図３０を用いて、第２実施形態の第３変形例に係る半導体記憶装置１におけるメモリピラーＭＰの構造の一例について説明する。図３０は、図１１と同様の領域を示している。図３０に示すように、第２実施形態の第３変形例におけるメモリピラーＭＰは、平面視において楕円状に設けられる。そして、ＮＡＮＤストリングＮＳａ及びＮＳｂ内のトランジスタでトンネル絶縁膜３２、絶縁膜３３及びブロック絶縁膜３４が分離された構造を有している。具体的には、メモリピラーＭＰは、コア部材３０、半導体層３１、トンネル絶縁膜３２ａ及び３２ｂ、絶縁膜３３ａ及び３３ｂ、並びにブロック絶縁膜３４ａ及び３４ｂを含んでいる。
コア部材３０は、Ｚ方向に延伸して設けられ、メモリピラーＭＰの中央部に設けられる。半導体層３１は、コア部材３０の周囲を覆っている。また、半導体層３１は、Ｘ方向において分割層４０に接触している。ワード線ＷＬａ及びＷＬｂを含む断面において、トンネル絶縁膜３２ａ、絶縁膜３３ａ、及びブロック絶縁膜３４ａは、半導体層３１と、導電体層２６ａとの間に設けられる。トンネル絶縁膜３２ｂ、絶縁膜３３ｂ、及びブロック絶縁膜３４ｂは、半導体層３１と、導電体層２６ｂとの間に設けられる。トンネル絶縁膜３２ａは、絶縁膜３３ａ及び半導体層３１に挟まれている。ブロック絶縁膜３４ａは、導電体層２６ａ及び絶縁膜３３ａに挟まれている。トンネル絶縁膜３２ｂは、絶縁膜３３ｂ及び半導体層３１に挟まれている。ブロック絶縁膜３４ｂは、導電体層２６ｂ及び絶縁膜３３ｂに挟まれている。
選択ゲート線ＳＧＤａ及びＳＧＤｂを含む断面におけるメモリピラーＭＰの構造と、選択ゲート線ＳＧＳａ及びＳＧＳｂを含む断面におけるメモリピラーＭＰの構造とは、ワード線ＷＬａ及びＷＬｂを含む断面におけるメモリピラーＭＰの構造と同様のため、説明を省略する。第２実施形態の第３変形例におけるメモリピラーＭＰの図１２に対応する領域における断面構造は、例えばトンネル絶縁膜３２がＺ方向においてＮＡＮＤストリングＮＳａ及びＮＳｂ内のトランジスタ毎に分離された構造を有する点を除いて第２実施形態と同様である。このような場合においても、第２実施形態の第３変形例に係る半導体記憶装置１は、メモリピラーＭＰ内で対向するメモリセルトランジスタＭＴａ及びＭＴｂ間で異なるデータを記憶することが出来、第２実施形態と同様に動作することが出来る。
［３］その他の変形例等
実施形態の半導体記憶装置は、基板と、第１導電体層と、複数の第２導電体層と、第１ピラーと、を含む。第１導電体層は、基板の上方に設けられ、第１のＮ型半導体領域と第１のＰ型半導体領域とを含む。複数の第２導電体層は、第１導電体層の上方で、互いが第１方向に離れて積層されて設けられる。第１ピラーは、第１半導体層と第１絶縁体層とを含む。第１半導体層は、第１方向に沿って複数の第２導電体層を貫通して設けられ、第１のＮ型半導体領域と第１のＰ型半導体領域とのそれぞれと接触している。第１絶縁体層は、第１半導体層と複数の第２導電体層との間に設けられる。これにより、半導体記憶装置１の消去特性を改善することが出来る。
上記実施形態では、メモリセルトランジスタＭＴの電荷蓄積層が絶縁膜である場合について例示したが、第１実施形態、第２実施形態、及び第２実施形態の第３変形例のそれぞれは、電荷蓄積層として半導体や金属のような導電体が使用されても良い。つまり、第１実施形態、第２実施形態、及び第２実施形態の第３変形例に係る半導体記憶装置１のそれぞれは、絶縁膜３３が導電体に置き換えられたフローティングゲート型のメモリセルトランジスタＭＴを備えていても良い。上記実施形態及び変形例におけるメモリセルトランジスタＭＴの構成は、メモリピラーＭＰ内の電荷蓄積層の構造に応じて設計される。例えば、各メモリピラーＭＰにおいて、電荷蓄積層がＹ方向及びＺ方向の両方向でメモリセルトランジスタＭＴ毎に分離されている場合は、電荷蓄積層として絶縁膜及び導電体のいずれも使用することが出来る。電荷蓄積層として使用される導電体は、半導体、金属、及び絶縁体のうち２種類以上を用いた積層構造を有していても良い。一方で、各メモリピラーＭＰにおいて、電荷蓄積層がＹ方向及びＺ方向の両方向でメモリセルトランジスタＭＴ毎に分離されていない場合は、電荷蓄積層として絶縁膜が使用される。尚、電荷蓄積層がＹ方向及びＺ方向でメモリセルトランジスタＭＴ毎に分離されているか否かに依らず、トンネル絶縁膜及びブロック絶縁膜のそれぞれは、メモリピラーＭＰにおけるＮＡＮＤストリングＮＳａ及びＮＳｂ内のトランジスタで共有されていても分離されていても良く、また、メモリピラーＭＰ内でＺ方向に延伸していてもメモリセルトランジスタＭＴ毎に分離されていても良い。
上記実施形態において、Ｎ型半導体層２３にドープされたＮ型不純物（例えばリン又はヒ素）の濃度は、例えば１０１９（atoms/cm3）以上である。同様に、Ｐ型半導体層２４にドープされたＰ型不純物（例えばボロン）の濃度は、例えば１０１９（atoms/cm3）以上である。Ｐ型半導体層２４がＮ型半導体層２３に対応する半導体層５０へのイオン注入によって形成される場合、Ｐ型半導体層２４におけるＰ型不純物の濃度は、Ｐ型半導体層２４におけるＮ型不純物の濃度よりも高く設計される。また、Ｎ型半導体層２３とＰ型半導体層２４とは隣接しているため、製造工程の熱処理によって、Ｎ型半導体層２３及びＰ型半導体層２４間で互いに不純物が拡散する可能性がある。このため、Ｎ型半導体層２３及びＰ型半導体層２４の境界は明確になっていなくても良く、隣接するＮ型半導体層２３及びＰ型半導体層２４の境界部分では、不純物の濃度勾配が形成され得る。
第２実施形態では、Ｎ型半導体層２３及びＰ型半導体層２４が第１実施形態と同様にＹ方向において交互に配置された場合について例示したが、Ｎ型半導体層２３及びＰ型半導体層２４の配置はこれに限定されない。半導体記憶装置１の読み出し動作において、Ｎ型半導体領域ＮＲ及びＰ型半導体領域ＰＲが独立に制御可能であって、メモリピラーＭＰにおける２つのＮＡＮＤストリングＮＳａ及びＮＳｂの一方のチャネルにＮ型半導体領域ＮＲから電子が移動し、他方のチャネルにＰ型半導体領域ＰＲから正孔が移動出来る構造であれば、Ｎ型半導体層２３及びＰ型半導体層２４は全く異なる配置にされても良い。
また、第２実施形態では、平面視におけるメモリピラーＭＰの形状が四角形である場合について例示したが、平面視におけるメモリピラーＭＰの形状は完全な四角形でなくても良い。例えば、平面視においてメモリピラーＭＰの角は円弧状に形成されていても良いし、側面部分が丸みを帯びていても良い。
上記実施形態において、メモリセルアレイ１０の構造はその他の構造であっても良い。例えば、メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造であっても良い。また、メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造であっても良い。スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
上記実施形態において、メモリセルアレイ１０は、ワード線ＷＬ０及び選択ゲート線ＳＧＳ間と、ワード線ＷＬ７及び選択ゲート線ＳＧＤ間とのそれぞれに、１本以上のダミーワード線を有していても良い。ダミーワード線が設けられる場合、メモリセルトランジスタＭＴ０及び選択トランジスタＳＴ２間と、メモリセルトランジスタＭＴ７及び選択トランジスタＳＴ１間とのそれぞれには、ダミーワード線の本数に対応してダミートランジスタが設けられる。ダミートランジスタは、メモリセルトランジスタＭＴと同様の構造を有し、データの記憶に使用されないトランジスタである。メモリピラーＭＰがＺ方向に２本以上連結される場合、ピラーの連結部分の近傍のメモリセルトランジスタＭＴがダミートランジスタとして使用されても良い。
上記実施形態では、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１は、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。
上記実施形態で説明に使用した図面では、メモリピラーＭＰの外径が層位置に応じて変化しない場合が例示されているが、これに限定されない。例えば、メモリピラーＭＰは、テーパー形状や逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、スリットＳＬＴがテーパー形状や逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。“外径”は、半導体基板２０の表面と平行な断面における、構成要素の直径のことを示している。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１…絶縁体層、２２、２５〜２８…導電体層、２３、２４、３１…半導体層、３０…コア部材、３２…トンネル絶縁膜、３３…絶縁膜、３４…ブロック絶縁膜、ＣＶ…コンタクト、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…選択ゲート線

Claims (5)

  1. 基板と、
    前記基板の上方に設けられ、第１のＮ型半導体領域と第１のＰ型半導体領域とを含む第１導電体層と、
    前記第１導電体層の上方で、互いが第１方向に離れて積層された複数の第２導電体層と、
    前記第１方向に沿って前記複数の第２導電体層を貫通し、前記第１のＮ型半導体領域と前記第１のＰ型半導体領域とのそれぞれと接触した第１半導体層と、前記第１半導体層と前記複数の第２導電体層との間に設けられた第１絶縁体層と、を含む第１ピラーと、
    を備える、半導体記憶装置。
  2. 消去動作を実行するコントローラをさらに備え、
    前記コントローラは、前記消去動作時に、前記第１導電体層に消去電圧を印加し且つ前記複数の第２導電体層のそれぞれに前記消去電圧よりも低い電圧を印加し、前記第１のＰ型半導体領域から前記第１半導体層に正孔が供給される、
    請求項１に記載の半導体記憶装置。
  3. 前記第１方向に沿って前記複数の第２導電体層を貫通した第２半導体層と、前記第２半導体層と前記複数の第２導電体層との間に設けられた第２絶縁体層と、を含み、前記第１ピラーと隣り合う第２ピラーと、
    前記第１方向に沿って前記複数の第２導電体層を貫通した第３半導体層と、前記第３半導体層と前記複数の第２導電体層との間に設けられた第３絶縁体層と、を含み、前記第１ピラーと前記第２ピラーとのそれぞれと隣り合う第３ピラーと、
    をさらに備え、
    前記第１導電体層は、第２のＮ型半導体領域と第２のＰ型半導体領域とをさらに含み、
    前記第１のＮ型半導体領域と前記第２のＮ型半導体領域と前記第１のＰ型半導体領域と前記第２のＰ型半導体領域とのそれぞれは、前記第１方向と交差する第２方向に沿って延伸して設けられ、
    前記第１のＮ型半導体領域と前記第２のＮ型半導体領域との間に前記第１のＰ型半導体領域が配置され、前記第１のＰ型半導体領域と前記第２のＰ型半導体領域との間に前記第２のＮ型半導体領域が配置され、
    前記第２半導体層は、前記第１のＰ型半導体領域と前記第２のＮ型半導体領域とのそれぞれと接触し、前記第３半導体層は、前記第２のＮ型半導体領域と前記第２のＰ型半導体領域とのそれぞれと接触する、
    請求項１に記載の半導体記憶装置。
  4. 基板と、
    前記基板の上方に設けられ、第１のＮ型半導体領域と、第２のＮ型半導体領域と、前記第１のＮ型半導体領域と前記第２のＮ型半導体領域との間の第１のＰ型半導体領域とを含む第１導電体層と、
    前記第１のＮ型半導体領域の上方で、互いが第１方向に離れて積層された第２導電体層及び第３導電体層と、
    前記第２のＮ型半導体領域の上方で、前記第２導電体層及び前記第３導電体層と互いに離隔しつつ同じ層にそれぞれ設けられた第４導電体層及び第５導電体層と、
    前記第２導電体層と前記第４導電体層との間且つ前記第３導電体層と前記第５導電体層との間に、前記第１方向と交差する第２方向に沿って設けられた複数の絶縁領域と、
    前記第１方向に沿って延伸し且つ前記複数の絶縁領域間に設けられ、前記第１のＮ型半導体領域と前記第２のＮ型半導体領域と前記第１のＰ型半導体領域とのそれぞれと接触した第１半導体層と、前記第１半導体層と前記第２乃至第５導電体層との間に設けられた第１絶縁体層と、を含む第１ピラーと、
    を備える、半導体記憶装置。
  5. 読み出し動作を実行するコントローラをさらに備え、
    前記第１ピラーと前記第２導電体層との対向部分と、前記第１ピラーと前記第３導電体層との対向部分と、前記第１ピラーと前記第４導電体層との対向部分と、前記第１ピラーと前記第５導電体層との対向部分とのそれぞれは、それぞれ第１乃至第４メモリセルトランジスタとして機能し、
    前記コントローラは、前記第１メモリセルトランジスタを選択した読み出し動作時に、前記第１導電体層内の前記第１のＮ型半導体領域と前記第２のＮ型半導体領域とのそれぞれに第１電圧を印加し、前記第１導電体層内の前記第１のＰ型半導体領域に前記第１電圧よりも高い第２電圧を印加し、前記第２導電体層に読み出し電圧を印加し、前記第３導電体層に前記読み出し電圧よりも高い読み出しパス電圧を印加し、前記第４導電体層及び前記第５導電体層に前記第１電圧よりも低い電圧を印加する、
    請求項４に記載の半導体記憶装置。
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