KR102577145B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 교대로 적층된 층간 절연막들 및 도전 패턴들; 상기 층간 절연막들 및 상기 도전 패턴들을 관통하는 채널막; 상기 채널막과 상기 도전 패턴들 사이에 각각 배치된 셀 블로킹 절연막들; 상기 채널막과 상기 층간 절연막들 사이에 각각 배치되고, 상기 셀 블로킹 절연막들 보다 상기 채널막의 측벽을 향해 더 돌출된 더미 블로킹 절연막들; 및 상기 채널막의 측벽을 둘러싸도록 연장되고, 상기 셀 블로킹 절연막들 및 상기 더미 블로킹 절연막들에 의해 정의된 요철 구조 상에 형성된 데이터 저장막을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명의 실시 예들은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 소자를 포함할 수 있다. 메모리 소자는 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 채널막을 통해 직렬로 연결된 메모리 셀들을 포함한다.
반도체 장치의 고집적화를 위해, 3차원으로 배열된 메모리 셀들을 채널막을 통해 직렬 연결한 3차원 셀 스트링 구조가 제안된 바 있다. 이러한 3차원 셀 스트링을 갖는 3차원 반도체 메모리 소자의 동작 신뢰성 향상을 위해 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 실시 예는 3차원 반도체 메모리 소자의 동작 신뢰성을 개선할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 교대로 적층된 층간 절연막들 및 도전 패턴들; 상기 층간 절연막들 및 상기 도전 패턴들을 관통하는 채널막; 상기 채널막과 상기 도전 패턴들 사이에 각각 배치된 셀 블로킹 절연막들; 상기 채널막과 상기 층간 절연막들 사이에 각각 배치되고, 상기 셀 블로킹 절연막들 보다 상기 채널막의 측벽을 향해 더 돌출된 더미 블로킹 절연막들; 및 상기 채널막의 측벽을 둘러싸도록 연장되고, 상기 셀 블로킹 절연막들 및 상기 더미 블로킹 절연막들에 의해 정의된 요철 구조 상에 형성된 데이터 저장막을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 연장 방향을 따라 교대로 배치된 제1 부분 및 제2 부분을 포함하는 채널막; 상기 제2 부분을 둘러싸는 도전 패턴; 상기 도전 패턴과 상기 제2 부분 사이에 배치된 셀 블로킹 절연막; 및 상기 셀 블로킹 절연막과 상기 제2 부분 사이에 배치되고, 상기 채널막의 외벽을 따라 연장되고, 상기 도전 패턴을 향하여 돌출된 데이터 저장막을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 물질막들 및 제2 물질막을 교대로 적층하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 홀을 형성하는 단계; 상기 제2 물질막들의 측벽들 상에 배치된 셀 블로킹 절연막들 및 상기 제1 물질막들의 측벽들 상에 배치되고 상기 셀 블로킹 절연막들보다 상기 홀을 향해 돌출된 측벽을 갖는 더미 블로킹 절연막들을 형성하는 단계; 및 상기 셀 블로킹 절연막들 및 상기 더미 블로킹 절연막들의 측벽들을 따라 데이터 저장막을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예는 데이터 저장막을 도전 패턴의 측벽을 향해 돌출시킴으로써, 3차원 반도체 메모리 소자의 채널막과 도전 패턴의 교차부에 전계를 집중시키고, 전계의 분산을 줄일 수 있다. 그 결과, 본 발명의 실시 예는 채널막 연장 방향을 따라 이웃한 셀 들간 전하 이동을 최소화하고, 3차원 반도체 메모리 소자의 동작 신뢰성을 향상시키고, 셀의 문턱 전압 분포를 좁힐 수 있다.
도 1a 내지 도 1c는 본 발명의 실시 예들에 따른 반도체 장치들을 설명하기 위한 사시도들이다.
도 2a 내지 도 5b는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 채널막의 상단 일부 영역을 도시한 단면도들이다.
도 7a 및 도 7b는 본 발명의 효과를 설명하기 위한 비교 예를 도시한 단면도들이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1c는 본 발명의 실시 예들에 따른 반도체 장치들을 설명하기 위한 사시도들이다. 도 1a 내지 도 1c에서 층간 절연막들은 도시하지 않았다.
본 발명의 실시 예들에 따른 반도체 장치는 메모리 셀 어레이 영역에 형성된 메모리 블록들을 포함할 수 있으며, 메모리 블록들 각각은 다수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 다양한 구조로 형성될 수 있으며, 반도체 장치의 고집적화를 위해 3차원 구조로 형성될 수 있다.
도 1a를 참조하면, 메모리 블록들 각각은 U 타입의 셀 스트링(UCST)을 포함할 수 있다. U 타입의 셀 스트링(UCST)은 U 타입의 채널막(CH), 채널막(CH)을 둘러싸며 이격되어 적층된 도전 패턴들(CP_S, CP_D), 및 도전 패턴들(CP_S, CP_D) 하부에 배치되어 채널막(CH)을 둘러싸는 파이프 게이트(PG)를 포함할 수 있다.
채널막(CH)은 파이프 게이트(PG) 내부에 매립된 파이프 채널막(P_CH)과, 파이프 채널막(P_CH)으로부터 연장된 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)을 포함할 수 있다. 채널막(CH)은 U자형 홀의 중심 영역을 채우는 코어 절연막을 둘러싸며 튜브형으로 형성되거나, U자형 홀의 중심 영역을 완전히 채우는 매립형으로 형성될 수 있다.
채널막(CH)은 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 전기적으로 연결될 수 있다. 비트 라인(BL)과 공통 소스 라인(CSL)은 서로 다른 층에 배치되며, 서로 이격된다. 예를 들어, 공통 소스 라인(CSL)은 비트 라인(BL) 하부에 배치될 수 있다. 비트 라인(BL)은 드레인 사이드 채널막(D_CH)의 상단에 전기적으로 연결되고, 제1 방향(I)에 교차하는 제2 방향(Ⅱ)을 따라 연장될 수 있다. 비트 라인(BL)과 드레인 사이드 채널막(D_CH) 사이에 콘택 플러그가 형성될 수 있다. 공통 소스 라인(CSL)은 소스 사이드 채널막(S_CH)의 상단에 전기적으로 연결될 수 있다. 공통 소스 라인(CSL)과 소스 사이드 채널막(S_CH) 사이에 콘택 플러그가 형성될 수 있다.
파이프 게이트(PG)는 비트 라인(BL), 공통 소스 라인(CSL), 및 도전 패턴들(CP_S, CP_D) 하부에 배치되고, 파이프 채널막(P_CH)을 둘러싸도록 형성될 수 있다.
도전 패턴들(CP_S, CP_D)은 슬릿(SI)에 의해 분리된 소스 사이드 도전 패턴들(CP_S) 및 드레인 사이드 도전 패턴들(CP_D)을 포함할 수 있다. 소스 사이드 도전 패턴들(CP_S) 및 드레인 사이드 도전 패턴들(CP_D)은 비트 라인(BL)과 공통 소스 라인(CSL) 하부에 배치될 수 있다.
소스 사이드 도전 패턴들(CP_S)은 소스 사이드 채널막(S_CH)을 따라 순차로 적층된 소스 사이드 워드 라인들(WL_S) 및 소스 셀렉트 라인(SSL)을 포함할 수 있다. 소스 사이드 워드 라인들은(WL_S)은 공통 소스 라인(CSL)과 파이프 게이트(PG) 사이에 배치될 수 있다. 소스 셀렉트 라인(SSL)은 공통 소스 라인(CSL)과 소스 사이드 워드 라인들(WL_S) 사이에 배치될 수 있다. 공통 소스 라인(CSL)과 소스 사이드 워드 라인들(WL_S) 사이에 배치된 소스 셀렉트 라인(SSL)의 적층 수는 한 층 또는 2층 이상일 수 있다.
드레인 사이드 도전 패턴들(CP_D)은 드레인 사이드 채널막(D_CH)을 따라 순차로 적층된 드레인 사이드 워드 라인들(WL_D) 및 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 드레인 사이드 워드 라인들은(WL_D)은 비트라인(BL)과 파이프 게이트(PG) 사이에 배치될 수 있다. 드레인 셀렉트 라인(DSL)은 비트라인(BL)과 드레인 사이드 워드 라인들(WL_D) 사이에 배치될 수 있다. 비트라인(BL)과 드레인 사이드 워드 라인들(WL_D) 사이에 배치된 드레인 셀렉트 라인(DSL)의 적층 수는 한 층 또는 2층 이상일 수 있다.
소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH) 각각은 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 연장된 평면에 수직한 제3 방향(Ⅲ)을 따라 연장될 수 있다. 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH) 각각은 요철 구조로 형성될 수 있다.
소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH) 각각은 제3 방향(Ⅲ)을 따라 교대로 배치된 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)의 폭은 제1 부분(P1)의 폭보다 넓게 형성될 수 있다. 제2 부분(P2)의 측벽은 제1 부분(P1)의 측벽보다 도전 패턴(CP_S 및 CP_D 중 어느 하나)을 향해 돌출될 수 있다. 이러한 구조의 제1 부분(P1) 및 제2 부분(P2)을 포함하는 소스 사이드 채널막(S_CH) 또는 드레인 사이드 채널막(D_CH)은 요철 구조로 형성될 수 있다.
제2 부분(P2)은 도전 패턴(CP_S 및 CP_D 중 어느 하나)으로 둘러싸일 수 있다. 제2 부분(P2)과 그를 둘러싸는 도전 패턴(CP_S 및 CP_D 중 어느 하나) 사이에 제1 셀 블로킹 절연막(BI)이 배치될 수 있다.
제1 부분(P1)은 제1 셀 블로킹 절연막(BI)에 의해 둘러싸이지 않고 제1 셀 블로킹 절연막(BI)에 비중첩될 수 있다. 제1 부분(P1)은 제2 부분(P2)으로부터 상부 방향 또는 하부 방향으로 연장되고, 제1 셀 블로킹 절연막(BI)보다 제3 방향(Ⅲ)으로 돌출될 수 있다.
제1 셀 블로킹 절연막(BI)은 전하를 차단할 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 셀 블로킹 절연막(BI)은 산화막을 포함할 수 있다.
제1 셀 블로킹 절연막(BI)과 제2 부분(P2) 사이에 다층막(ML)이 배치될 수 있다. 다층막(ML)은 제1 부분(P1) 및 파이프 채널막(P_CH)을 둘러싸도록 채널막(CH)의 외벽 형상을 따라 연장될 수 있다. 다층막(ML)은 제1 셀 블로킹 절연막(BI)의 측벽을 향해 또는 도전 패턴들(CP_S, CP_D)을 향해 돌출될 수 있다. 다층막(ML)은 데이터 저장막 및 터널 절연막을 포함할 수 있다. 데이터 저장막 및 터널 절연막 각각은 제1 셀 블로킹 절연막(BI)의 측벽 또는 도전 패턴들(CP_S, CP_D)을 향해 돌출될 수 있다. 데이터 저장막은 채널막(CH)의 외벽 형상을 따라 형성되며, 제1 셀 블로킹 절연막(BI)에 접촉되는 부분을 포함할 수 있다. 터널 절연막은 데이터 저장막과 채널막(CH) 사이에 배치될 수 있다.
도면에 도시되진 않았으나, 제1 셀 블로킹 절연막(BI)에 접한 도전 패턴들(CP_S, CP_D) 각각의 측벽과 도전 패턴들(CP_S, CP_D) 각각의 상부면 및 하부면을 따라 제2 셀 블로킹 절연막이 더 형성될 수 있다. 이 경우, 제2 셀 블로킹 절연막은 슬릿(SI)에 의해 분리되어, C자형 단면을 가질 수 있다.
도면에 도시되진 않았으나, 제1 부분(P1)은 층간 절연막으로 둘러싸일 수 있으며, 층간 절연막과 제1 부분(P1) 사이에 더미 블로킹 절연막이 더 형성될 수 있다.
상술한 제2 셀 블로킹 절연막, 층간 절연막 및 더미 블로킹 절연막에 대한 구체적인 구조는 도 5b를 참조하여 후술한다.
도 1a에서 상술한 구조에 따르면, 소스 사이드 메모리 셀들은 소스 사이드 채널막(S_CH)과 소스 사이드 워드 라인들(WL_S)의 교차부들에 형성되고, 드레인 사이드 메모리 셀들은 드레인 사이드 채널막(D_CH)과 드레인 사이드 워드 라인들(WL_D)의 교차부들에 형성된다. 소스 셀렉트 트랜지스터는 소스 사이드 채널막(S_CH)과 소스 셀렉트 라인(SSL)의 교차부에 형성되고, 드레인 셀렉트 트랜지스터는 드레인 사이드 채널막(D_CH)과 드레인 셀렉트 라인(DSL)의 교차부에 형성된다. 파이프 트랜지스터는 파이프 채널막(P_CH)과 파이프 게이트(PG)의 교차부에 형성된다. 하나의 채널막(CH)을 따라 배열된 소스 셀렉트 트랜지스터, 소스 사이드 메모리 셀들, 파이프 트랜지스터, 드레인 사이드 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 채널막(CH)을 통해 직렬로 연결될 수 있다. 이로써, 채널막(CH)을 통해 연결된 소스 셀렉트 트랜지스터, 소스 사이드 메모리 셀들, 파이프 트랜지스터, 드레인 사이드 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 U 타입의 셀 스트링(UCST)을 정의한다. 소스 사이드 워드 라인들(WL_S)은 소스 사이드 메모리 셀들의 게이트들에 신호를 전송하고, 드레인 사이드 워드 라인들(WL_D)은 드레인 사이드 메모리 셀들의 게이트들에 신호를 전송하고, 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 파이프 게이트(PG)는 파이프 트랜지스터의 게이트에 신호를 전송할 수 있다.
채널막(CH)은 상술한 U타입 이외에도 W 타입 등 다양한 형태로 형성될 수 있다. 채널막(CH)의 구조에 따라 메모리 셀들의 배열이 다양하게 변경될 수 있으며, 이에 따라 메모리 스트링 구조가 다양한 형태로 형성될 수 있다.
도 1b 및 도 1c를 참조하면, 메모리 블록들 각각은 스트레이트 타입의 셀 스트링(SCST)을 포함할 수 있다. 스트레이트 타입의 셀 스트링(SCST)은 스트레이트 타입의 채널막(CH) 및 채널막(CH)을 둘러싸며 이격되어 적층된 도전 패턴들(CP)을 포함할 수 있다.
채널막(CH)은 소스막(SL)과 비트 라인(BL)에 전기적으로 연결될 수 있다. 채널막(CH)은 도전 패턴들(CP)을 관통하는 홀 내부에 형성된다. 채널막(CH)은 홀의 중심영역에 배치된 코어 절연막을 둘러싸는 튜브형으로 형성되거나, 홀의 중심영역을 완전히 채우는 매립형으로 형성될 수 있다.
비트 라인(BL)은 채널막(CH)의 상단에 전기적으로 연결되고, 제2 방향(Ⅱ)을 따라 연장될 수 있다. 도전 패턴들(CP)은 슬릿(SI)에 의해 분리될 수 있다. 도전 패턴들(CP)은 채널막(CH)을 따라 순차로 적층된 하부 셀렉트 라인(LSL), 워드 라인들(WL), 및 상부 셀렉트 라인(USL)을 포함할 수 있다. 하부 셀렉트 라인(LSL)은 워드 라인들(WL)과 소스막(SL) 사이에 배치될 수 있다. 워드 라인들(WL)과 소스막(SL) 사이에 적층된 하부 셀렉트 라인(LSL)의 적층 수는 한 층 또는 2층 이상일 수 있다. 상부 셀렉트 라인(USL)은 워드 라인들(WL)과 비트 라인(BL) 사이에 배치될 수 있다. 워드 라인들(WL)과 비트 라인(BL) 사이에 적층된 상부 셀렉트 라인(USL)의 적층 수는 한 층 또는 2층 이상일 수 있다. 하부 셀렉트 라인(LSL) 및 상부 셀렉트 라인(LSL, USL) 중 어느 하나는 워드 라인들(WL)보다 더 작은 단위로 분리될 수 있다. 예를 들어, 워드 라인들(WL) 각각은 2열 이상의 채널막(CH)을 둘러싸도록 형성될 수 있고, 상부 셀렉트 라인(USL)은 1열의 채널막(CH)을 둘러싸도록 형성될 수 있다. 이 경우, 상부 셀렉트 라인(USL)은 슬릿(SI) 뿐 아니라, 상부 슬릿(USI)에 의해서도 분리되어 워드 라인들(WL)보다 좁게 형성될 수 있다.
채널막(CH)은 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 연장된 평면에 수직한 제3 방향(Ⅲ)을 따라 연장될 수 있다. 채널막(CH)은 요철 구조로 형성될 수 있다.
보다 구체적으로, 채널막(CH)은 제3 방향(Ⅲ)을 따라 교대로 배치된 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)의 폭은 제1 부분(P1)의 폭보다 넓게 형성될 수 있다. 제2 부분(P2)의 측벽은 제1 부분(P1)의 측벽보다 도전 패턴(CP 중 어느 하나)을 향해 돌출될 수 있다. 이러한 제1 부분(P1) 및 제2 부분(P2)을 포함하는 채널막(CH)은 요철 구조로 형성될 수 있다.
제2 부분(P2)은 제1 셀 블로킹 절연막(BI)으로 둘러싸일 수 있다. 제2 부분(P2)은 도전 패턴들(CP) 중 어느 하나로 둘러싸일 수 있다. 도전 패턴들(CP)과 그에 대응하는 제2 부분(P2) 사이에 제1 셀 블로킹 절연막(BI)이 배치될 수 있다.
제1 부분(P1)은 제1 셀 블로킹 절연막(BI)에 의해 둘러싸이지 않고 제1 셀 블로킹 절연막(BI)에 비중첩될 수 있다. 제1 부분(P1)은 제2 부분(P2)으로부터 상부 방향 또는 하부 방향으로 연장되고, 제1 셀 블로킹 절연막(BI)보다 제3 방향(Ⅲ)으로 돌출될 수 있다.
제1 셀 블로킹 절연막(BI)은 전하를 차단할 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 셀 블로킹 절연막(BI)은 산화막을 포함할 수 있다.
제1 셀 블로킹 절연막(BI)과 제2 부분(P2) 사이에 다층막(ML 또는 ML1)이 배치될 수 있다. 다층막(ML 또는 ML1)은 제1 부분(P1)을 둘러싸도록 채널막(CH)의 외벽 형상을 따라 연장될 수 있다. 다층막(ML 또는 ML1)은 제1 셀 블로킹 절연막(BI)의 측벽 또는 도전 패턴들(CP)을 향해 돌출될 수 있다. 다층막(ML 또는 ML1)은 데이터 저장막 및 터널 절연막을 포함할 수 있다. 데이터 저장막 및 터널 절연막 각각은 제1 셀 블로킹 절연막(BI)의 측벽 또는 도전 패턴들(CP)을 향해 돌출될 수 있다. 데이터 저장막은 채널막(CH)의 외벽 형상을 따라 형성되며, 제1 셀 블로킹 절연막(BI)에 접촉되는 부분을 포함할 수 있다. 터널 절연막은 데이터 저장막과 채널막(CH) 사이에 배치될 수 있다.
도면에 도시되진 않았으나, 제1 셀 블로킹 절연막(BI)에 접한 도전 패턴들(CP) 각각의 측벽과 도전 패턴들(CP) 각각의 상부면 및 하부면을 따라 제2 셀 블로킹 절연막이 더 형성될 수 있다. 이 경우, 제2 셀 블로킹 절연막은 슬릿(SI) 및 상부 슬릿(USI)에 의해 분리되어, C자형 단면을 가질 수 있다.
도면에 도시되진 않았으나, 제1 부분(P1)은 층간 절연막으로 둘러싸일 수 있으며, 층간 절연막과 제1 부분(P1) 사이에 더미 블로킹 절연막이 더 형성될 수 있다.
상술한 제2 셀 블로킹 절연막, 층간 절연막 및 더미 블로킹 절연막에 대한 구체적인 구조는 도 5b를 참조하여 후술한다.
도 1b에 도시된 바와 같이, 채널막(CH)의 상면은 비트 라인(BL)에 연결되고, 채널막(CH)의 하면은 소스막(SL)에 연결될 수 있다. 채널막(CH)은 소스막(SL)의 상면에 접하여 비트 라인(BL)을 향해 연장될 수 있다. 소스막(SL)은 불순물이 주입된 반도체 기판의 일부이거나, 반도체 기판 상에 형성된 도프트 실리콘막일 수 있다.
도 1c에 도시된 바와 같이, 채널막(CH)의 상면은 비트 라인(BL)에 연결되고, 채널막(CH)의 하단 일부는 소스막(SL) 내부로 연장될 수 있다. 다시 말해, 채널막(CH)의 하단은 소스막(SL)의 일부를 관통할 수 있다. 소스막(SL)은 제1 소스막(SL1) 및 제1 소스막(SL1) 상부의 제2 소스막(SL2)을 포함할 수 있다. 제1 소스막(SL1)은 채널막(CH)의 하단을 둘러싸며 형성될 수 있다. 제2 소스막(SL2)은 채널막(CH)의 측벽에 접촉되어 채널막(CH)을 에워쌀 수 있다. 채널막(CH)과 제1 소스막(SL1) 사이에 하부 다층막(ML2)이 배치될 수 있다. 하부 다층막(ML2)은 채널막(CH)의 하단 형상을 따라 형성될 수 있다. 하부 다층막(ML2)은 다층막(ML1)과 동일한 물질막들을 포함할 수 있다. 보다 구체적으로 하부 다층막(ML2)은 터널 절연막 및 데이터 저장막을 포함할 수 있다. 하부 다층막(ML2)은 제2 소스막(SL2)을 통해 다층막(ML1)으로부터 분리될 수 있다.
도 1b 및 도 1c에서 상술한 구조에 따르면, 메모리 셀들은 채널막(CH)과 워드 라인들(WL)의 교차부들에 형성되고, 하부 셀렉트 트랜지스터는 채널막(CH)과 하부 셀렉트 라인(LSL)의 교차부에 형성되고, 상부 셀렉트 트랜지스터는 채널막(CH)과 상부 셀렉트 라인(USL)의 교차부에 형성된다. 하나의 채널막(CH)을 따라 일렬로 배열된 하부 셀렉트 트랜지스터, 메모리 셀들, 및 상부 셀렉트 트랜지스터는 채널막(CH)을 통해 직렬로 연결되어 스트레이트 타입의 셀 스트링(SCST)을 정의한다. 워드 라인들(WL)은 메모리 셀들의 게이트들에 신호를 전송하고, 하부 셀렉트 라인(LSL)은 하부 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 상부 셀렉트 라인(USL)은 상부 셀렉트 트랜지스터의 게이트에 신호를 전송할 수 있다.
도 1a 내지 도 1c에서 상술한 반도체 장치들은 제3 방향(Ⅲ)을 따라 연장되고 교대로 배치된 제1 부분(P1) 및 제2 부분(P2)을 포함하는 채널막(CH), 채널막(CH)의 제2 부분(P2)을 둘러싸는 제1 셀 블로킹 절연막(BI) 및 제1 셀 블로킹 절연막(BI)의 측벽을 향해 돌출된 구조로 형성된 데이터 저장막을 포함하는 다층막(ML 또는 ML1)을 갖는 3차원 셀 스트링 구조를 포함하고 있다. 이와 같이 본 발명의 실시 예는 데이터 저장막을 제1 셀 블로킹 절연막(BI)의 측벽을 향해 돌출시킴으로써, 3차원 반도체 메모리 장치의 프로그램 동작, 소거 동작, 또는 독출 동작 시 전계를 채널막(CH)에 인접한 도전 패턴들(CP_S, CP_D, CP) 중 어느 하나에 집중시키고, 전계의 분산을 줄일 수 있다.
이하, 도 2a 내지 도 5b를 참조하여 제1 셀 블로킹 절연막(BI)의 측벽을 향해 돌출된 구조의 데이터 저장막을 포함하는 반도체 장치의 제조방법에 대해 설명한다.
도 2a 내지 도 5b는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 2a 및 도 2b는 적층체를 관통하는 홀의 내벽에 언더컷 영역을 정의하는 공정을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 하부 구조(미도시) 상에 제1 물질막들(101A) 및 제2 물질막들(103A)을 교대로 적층하여 적층체를 형성한다.
하부 구조는 형성하고자 하는 셀 스트링의 구조에 따라 다양하게 변경될 수 있다. 예를 들어, 도 1a에서 상술한 셀 스트링을 형성하고자 하는 경우, 하부 구조는 파이프 희생막으로 채워진 트렌치를 갖는 파이프 게이트를 포함할 수 있다. 도 1b에서 상술한 셀 스트링을 형성하고자 하는 경우, 하부 구조는 불순물이 도핑된 소스막을 포함할 수 있다. 도 1c에서 상술한 셀 스트링을 형성하고자 하는 경우, 하부 구조는 제1 소스막 및 소스 희생막의 적층 구조를 포함할 수 있다.
제1 물질막들(101A)은 층간 절연막들이 배치될 영역에 형성되고, 제2 물질막들(103A)은 도전 패턴들이 배치될 영역에 형성될 수 있다.
제2 물질막들(103A)은 제1 물질막들(101A)과 다른 물질로 형성된다. 예를 들어, 제1 물질막들(101A)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(103A)은 제1 물질막들(101A)에 대한 식각 선택비를 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(101A)은 실리콘 산화막 등의 산화막으로 형성되고, 제2 물질막들(103A)은 실리콘 질화막등의 질화막으로 형성될 수 있다. 제1 및 제2 물질막들(101A, 103A)이 모두 절연물로 형성되는 경우, 홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
이어서, 제1 물질막들(101A)과 제2 물질막들(103A)을 식각하여, 적층체를 관통하는 홀들(H)을 형성한다.
도 2b를 참조하면, 홀들(H)을 통해 적층체의 제1 물질막들(101A)만의 측벽들의 물성을 선택적으로 변화시켜 제1 물질막들(101A)의 측벽들 상에 제3 물질막들(101B)을 형성한다. 제3 물질막들(101B)은 제1 물질막들(101A)의 물성이 변화된 변성부분과 변성부분으로부터 성장된 성장부분을 포함하여, 제2 물질막들(103A)의 측벽들보다 홀들(H) 내부를 향해 돌출된 측벽들을 가질 수 있다. 제3 물질막들(101B)은 제2 물질막들(103A)과 동일한 물성을 가질 수 있다.
상술한 제3 물질막들(101B)은 실리콘 산화막으로 형성된 제1 물질막들(101A)만을 선택적으로 질화시킴으로 형성될 수 있다. 제1 물질막들(101A)을 선택적으로 질화시키기 위한 공정은 질화 가스를 이용한 플라즈마 분해 또는 열 분해 공정을 통해 실시될 수 있다. 질화 가스는 질소를 포함할 수 있다. 예를 들면, 질화 가스는 NH3, N2, N2O 및 NO 가스 중 적어도 어느 하나를 포함할 수 있다. 질화 가스의 질소 원소는 플라즈마 분해 또는 열 분해 공정을 통해 라디칼화되어 제1 물질막들(101A)을 질화시킬 수 있으며, 그 결과 Si3N4의 제3 물질막들(101B)이 생성될 수 있다. 질화 가스는 H2, Ar 및 He 중 적어도 어느 하나를 더 포함할 수 있다.
제3 물질막들(101B)의 측벽들은 질화 공정에 의해 제2 물질막들(103A)의 측벽보다 돌출되게 형성될 수 있다. 이로써, 홀들(H) 각각의 내벽에 언더컷 영역들(UC)이 정의될 수 있다. 제3 물질막들(101B)은 제1 두께(D1)로 형성될 수 있다.
도 3은 언더컷 영역들이 잔류할 수 있도록 제1 셀 블로킹 절연막을 형성하는 공정을 설명하기 위한 단면도이다.
도 3을 참조하면, 제1 물질막들(101A)의 측벽들 상에 배치된 더미 블로킹 절연막들(101C)과 제2 물질막들(103A)의 측벽들 상에 제1 셀 블로킹 절연막들(103B)을 형성한다. 더미 블로킹 절연막들(101C)과 제1 셀 블로킹 절연막들(103B)은 산화 공정을 통해 동시에 형성될 수 있다.
더미 블로킹 절연막들(101C)은 제3 물질막들(도 2b의 101B)이 산화된 부분과 제3 물질막들(101B)의 산화된 부분으로부터 성장된 성장 부분을 포함하여 제2 두께(D2)로 형성될 수 있다. 제1 셀 블로킹 절연막들(103B)은 제2 물질막들(103A)의 측벽들이 산화된 부분과, 제2 물질막들(103A)의 측벽들이 산화된 부분으로부터 성장된 성장 부분을 포함하여 제3 두께(D3)로 형성될 수 있다. 제3 물질막들(101B)이 제2 물질막들(103A)과 동일한 물성으로 형성된 경우, 이들의 산화된 부분 두께들은 서로 유사하게 제어될 수 있으며, 산화된 부분들로부터 성장된 부분들의 두께들은 서로 유사하게 제어될 수 있다. 즉, 제2 두께(D2)와 제3 두께(D3)가 유사하게 제어될 수 있다. 이에 따라, 더미 블로킹 절연막들(101C)의 측벽들은 제1 셀 블로킹 절연막들(103B)의 측벽들보다 홀들(H)의 내부를 향해 돌출될 수 있다. 그 결과, 도 2b에서 상술한 언더컷 영역들(UC)은 산화 공정 이후에도 잔류될 수 있으며, 더미 블로킹 절연막들(101C) 및 제1 셀 블로킹 절연막들(103B)에 의해 요철구조가 정의될 수 있다.
도 4는 요철 구조를 갖는 다층막 및 채널막을 형성하는 공정을 설명하기 위한 단면도이다.
도 4를 참조하면, 언더컷 영역들에 의해 요철 구조를 갖는 홀들(H) 각각의 내벽 상에 다층막(ML)을 형성한다. 다층막(ML)을 형성하는 공정은 제1 셀 블로킹 절연막들(103B) 및 더미 블로킹 절연막들(101C)의 측벽들을 따라 데이터 저장막(121)을 형성하는 단계, 및 데이터 저장막(121) 상에 터널 절연막(123)을 형성하는 단계를 포함할 수 있다. 터널 절연막(123)은 실리콘 산화막으로 형성될 수 있고, 데이터 저장막(121)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다.
이어서, 다층막(ML) 상에 채널막(CH)을 형성할 수 있다. 채널막(CH)은 다양한 구조로 형성될 수 있다. 채널막(CH)의 구조에 대해서는 도 6a 및 도 6b를 참조하여 후술하기로 한다.
채널막(CH)은 제1 물질막들(101A) 및 제2 물질막들(103A)이 적층된 방향을 따라 교대로 배치된 제1 부분들(P1) 및 제2 부분들(P2)을 포함할 수 있다. 제1 부분들(P1)은 층간 절연막들로서 정의되는 제1 물질막들(101A)로 둘러싸인다. 층간 절연막들로서 정의되는 제1 물질막들(101A)은 도 2b에서 상술한 질화 공정 및 도 3에서 상술한 산화 공정에 의해 변화되지 않고 잔류하는 제1 물질막들(101A)의 일부이다. 제1 부분들(P1)은 더미 블로킹 절연막들(103B)로 둘러싸인다. 층간 절연막들로서 정의되는 제1 물질막들(101A) 각각은 더미 블로킹 절연막들(103B) 중 어느 하나를 사이에 두고 제1 부분들(P1) 중 어느 하나를 둘러싼다. 즉, 층간 절연막들로서 정의되는 제1 물질막들(101A)은 더미 블로킹 절연막들(103B)을 둘러싼다.
제2 부분들(P2)은 언더컷 영역들 내부로 연장될 수 있다. 이에 따라, 제2 부분들(P2)의 측벽들은 제1 부분들(P1)의 측벽들보다 데이터 저장막(121)을 향해 더 돌출될 수 있으며, 제2 부분들(P2) 각각의 폭은 제1 부분들(P1) 각각의 폭보다 넓게 형성될 수 있다. 이로써, 채널막(CH)은 더미 블로킹 절연막들(101C)보다 제1 셀 블로킹 절연막들(103B)을 향해 더 돌출된 측벽을 가진 요철 구조로 형성될 수 있다.
본 발명의 실시 예에 따르면, 더미 블로킹 절연막들(101C)의 측벽들은 제1 셀 블로킹 절연막들(103B)의 측벽들에 비해 데이터 저장막(121), 터널 절연막(123) 또는 채널막(CH)을 향해 더 돌출된 구조를 갖는다.
도 5a 및 도 5b는 서로 이웃한 층간 절연막들 사이에 도전 패턴을 형성하는 공정을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 제1 물질막들(101A) 및 제2 물질막들(103A)을 식각하여 이들을 관통하는 슬릿(131)을 채널막들(CH) 사이에 형성한다.
도 5b를 참조하면, 슬릿(131)을 통해 제2 물질막들(도 5a의 103A)을 도전 패턴들(143)로 대체할 수 있다. 이하, 제2 물질막들(103A)을 도전 패턴들(143)로 대체하는 공정에 대해 보다 구체적으로 설명한다.
먼저, 슬릿(131)을 통해 제2 물질막들(103A)을 선택적으로 제거할 수 있다. 이때, 제2 물질막들(103A)과 다른 물성으로 변성된 제1 셀 블로킹 절연막들(103B)이 식각 정지막 역할을 할 수 있다. 이에 따라, 제1 셀 블로킹 절연막들(103B)을 통해 제2 물질막들(103A)의 제거 공정으로부터 데이터 저장막(121)의 손실을 방지할 수 있다. 제2 물질막들(103A)을 제거함으로써, 제1 셀 블로킹 절연막들(103B)을 노출하는 개구부들이 형성될 수 있다.
이어서, 개구부들 각각의 표면을 따라 제2 셀 블로킹 절연막들(141)을 더 형성할 수 있다. 제2 셀 블로킹 절연막들(141)은 제1 셀 블로킹 절연막들(103B)의 전하 차단 역할을 보완하기 위해 형성될 수 있다. 제2 셀 블로킹 절연막들(141)은 실리콘 산화막으로 형성될 수 있다. 제2 셀 블로킹 절연막들(141)의 형성 공정은 경우에 따라 생략될 수 있다.
이 후, 개구부들 내부를 도전 패턴들(143)로 채울 수 있다. 도전 패턴들(143)은 슬릿(131)에 의해 분리 될 수 있다. 도전 패턴들(143)을 형성한 후, 슬릿(131) 내부를 슬릿 절연막(145)으로 채울 수 있다.
상술한 바와 같은 공정을 통해 층간 절연막들로서 잔류된 제1 물질막들(101A) 및 도전 패턴들(143)의 교대 적층 구조를 형성할 수 있으며, 도전 패턴들(143)과 채널막(CH)의 교차부들에 메모리 셀들과 셀렉트 트랜지스터들을 형성할 수 있다.
도 6a 및 도 6b는 본 발명의 실시 예들에 따른 채널막의 상단 일부 영역을 도시한 단면도들이다.
도 6a 및 도 6b를 참조하면, 본 발명의 실시 예들에 따른 채널막(CH)은 채널막(CH)의 연장방향을 따라 교대로 배치된 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)의 폭(W2)은 제1 부분(P1)의 폭(W1)보다 넓게 형성될 수 있다.
채널막(CH)은 도 6a에 도시된 바와 같이, 채널막(CH)의 표면으로부터 중심 영역까지 채우는 반도체막(125A)을 포함할 수 있다.
채널막(CH)은 도 6b에 도시된 바와 같이, 채널막(CH)의 표면을 따라 튜브형으로 형성된 반도체막(125B) 및 튜브형 반도체막(125B)의 중심 영역을 채우는 코어 절연막(127)을 포함할 수 있다. 코어 절연막(127)의 높이는 튜브형 반도체막(125B)의 높이보다 낮게 형성될 수 있다. 코어 절연막(127)의 상부에 캡핑 도전막(129)이 더 형성되고, 캡핑 도전막(129)은 튜브형 반도체막(125B)의 상단에서 튜브형 반도체막(125B)의 중심 영역을 채울 수 있다.
상기에서 반도체막들(125A, 125B)은 언도프트 실리콘막 또는 도프트 실리콘막일 수 있다. 캡핑 도전막(129)은 튜브형 반도체막(125B)에 비해 높은 농도의 불순물을 포함하는 도프트 실리콘막일 수 있다. 캡핑 도전막(129)은 트랜지스터의 접합 영역(junction regions)으로 이용될 수 있다.
도 7a 및 도 7b는 본 발명의 효과를 설명하기 위한 비교 예를 도시한 단면도들이다. 보다 구체적으로, 도 7a 및 도 7b는 비교예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 도 2a에서 상술한 바와 같이 제1 물질막들(201A) 및 제2 물질막들(203A)을 교대로 적층한 후, 이들을 관통하는 홀들(H)을 형성한다.
이 후, 도 2b에서 상술한 공정을 진행하지 않고, 산화 공정을 실시하여 제2 물질막들(203A)의 측벽들 상에 제1 셀 블로킹 절연막들(203B)을 형성할 수 있다. 이 경우, 제1 셀 블로킹 절연막들(203B)이 제1 물질막들(201A)에 비해 홀들(H) 내부를 향해 돌출된다. 이에 따라, 언더 컷 영역들(UC)은 도 3에서 상술한 바와 다르게, 제1 물질막들(201A) 측벽에 정의된다.
도 7b를 참조하면, 언더 컷 영역들을 포함하여 요철구조를 갖는 홀들(H) 각각의 표면을 따라 데이터 저장막(221) 및 터널 절연막(223)을 형성한다. 이로써, 다층막(ML)이 형성된다. 이 후, 다층막(ML) 상에 채널막(CH)을 형성한다.
이어서, 제1 물질막들(201A) 및 제2 물질막들(도 7a의 203A)을 관통하는 슬릿(231)을 형성하고, 슬릿(231)을 통해 제2 물질막들(203A)을 도전 패턴들(243)로 대체할 수 있다. 제2 물질막들(203A)을 제거한 후, 도전 패턴들(243)을 형성하기 전, 제2 물질막들(203A)이 제거된 영역들의 표면들을 따라 제2 셀 블로킹 절연막(241)을 더 형성할 수 있다.
이 후, 슬릿(231)을 슬릿 절연막(245)으로 채울 수 있다.
상술한 비교 예에서와 같이 공정을 진행하는 경우, 데이터 저장막(221)은 도전 패턴들(243) 각각의 상부 및 하부에 배치된 층간 절연막용 제1 물질막들(201A)을 향하여 돌출된 구조로 형성될 수 있다. 이 경우, 반도체 장치의 동작 시 전계가 분산되어, 채널막(CH)의 연장방향을 따라 이웃한 셀들간 간섭 현상이 심화될 수 있다. 이에 비해 본 발명의 실시 예들은 데이터 저장막을 도전 패턴들을 향하여 돌출된 구조로 형성시킴으로써, 반도체 장치의 동작시 전계를 도전 패턴들에 연결된 셀 영역들 각각의 중심 영역에 집중시킬 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1a, 도 1b, 도 1c, 도 5b, 도 6a 및 도 6b에서 상술한 구조를 포함할 수 있으며, 도 2a 내지 도 5b에서 상술한 공정을 이용하여 형성될 수 있다. 보다 구체적으로, 메모리 소자(1120)는 요철 구조의 데이터 저장막을 포함할 수 있다. 요철 구조의 데이터 저장막은 층간 절연막들을 향하는 제1 측벽 및 도전 패턴들을 향하는 제2 측벽을 포함하고, 제2 측벽이 제1 측벽보다 도전 패턴들의 측부를 향해 더 돌출된 구조로 형성될 수 있다. 또한 메모리 소자(1120)는 데이터 저장막의 제2 측벽을 감싸고 데이터 저장막의 제1 측벽에 중첩되지 않도록 형성된 셀 블로킹 절연막을 포함할 수 있다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 8을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
CH: 채널막 P1: 제1 부분
P2: 제2 부분 BI, 103B, 141: 셀 블로킹 절연막
121: 데이터 저장막 123: 터널 절연막
CP_D, CP_S, CP, 143: 도전 패턴 101C: 더미 블로킹 절연막
101A: 제1 물질막 103A: 제2 물질막
101B: 제3 물질막 H: 홀
SI, USI, 133: 슬릿

Claims (20)

  1. 교대로 적층된 층간 절연막들 및 도전 패턴들;
    상기 층간 절연막들 및 상기 도전 패턴들을 관통하는 채널막;
    상기 채널막과 상기 도전 패턴들 사이에 각각 배치된 셀 블로킹 절연막들;
    상기 채널막과 상기 층간 절연막들 사이에 각각 배치되고, 상기 셀 블로킹 절연막들 보다 상기 채널막의 측벽을 향해 더 돌출된 더미 블로킹 절연막들; 및
    상기 채널막의 측벽을 둘러싸도록 연장되고, 상기 셀 블로킹 절연막들 및 상기 더미 블로킹 절연막들에 의해 정의된 요철 구조 상에 형성된 데이터 저장막을 포함하고,
    상기 더미 블로킹 절연막들 각각은 상기 셀 블로킹 절연막들에 중첩된 제1 영역 및 상기 제1 영역과 상기 채널막 사이에서 상기 셀 블로킹 절연막들에 중첩되지 않는 제2 영역을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 채널막은 상기 셀 블로킹 절연막들의 측벽들을 향해 돌출된 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 데이터 저장막과 상기 채널막 사이에 배치된 터널 절연막을 더 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 터널 절연막은 상기 셀 블로킹 절연막들의 측벽들을 향해 돌출된 반도체 장치.
  5. 연장 방향을 따라 교대로 배치된 제1 부분 및 제2 부분을 포함하는 채널막;
    상기 제1 부분을 둘러싸는 층간 절연막;
    상기 제2 부분을 둘러싸는 도전 패턴;
    상기 도전 패턴과 상기 제2 부분 사이에 배치된 셀 블로킹 절연막;
    상기 셀 블로킹 절연막과 상기 제2 부분 사이에 배치되고, 상기 도전 패턴을 향하여 돌출된 데이터 저장막; 및
    상기 층간 절연막과 상기 데이터 저장막 사이에 배치되고, 상기 셀 블로킹 절연막에 비해 상기 채널막을 향해 돌출된 더미 블로킹 절연막을 포함하고,
    상기 채널막의 외벽은 상기 제1 부분에 대응하는 오목부와 상기 제2 부분에 대응하는 돌출부를 포함하고,
    상기 데이터 저장막은 상기 채널막의 상기 외벽에 형성된 상기 오목부의 모서리를 덮도록 상기 채널막의 상기 제1 부분의 측벽 상으로 연속되어 연장되고,
    상기 더미 블로킹 절연막은 상기 셀 블로킹 절연막에 중첩된 제1 영역 및 상기 제1 영역과 상기 채널막 사이에서 상기 셀 블로킹 절연막에 중첩되지 않는 제2 영역을 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제2 부분의 폭은 상기 제1 부분의 폭 보다 넓은 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제2 부분은 상기 제1 부분보다 상기 데이터 저장막을 향해 더 돌출된 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 데이터 저장막과 상기 채널막 사이에 배치되고, 상기 셀 블로킹 절연막을 향해 돌출된 터널 절연막을 더 포함하는 반도체 장치.
  9. 삭제
  10. 제1 물질막들 및 제2 물질막을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 홀을 형성하는 단계;
    상기 제2 물질막들의 측벽들 상에 배치된 셀 블로킹 절연막들 및 상기 제1 물질막들의 측벽들 상에 배치되고 상기 셀 블로킹 절연막들보다 상기 홀을 향해 돌출된 측벽을 갖는 더미 블로킹 절연막들을 형성하는 단계; 및
    상기 셀 블로킹 절연막들 및 상기 더미 블로킹 절연막들의 측벽들을 따라 데이터 저장막을 형성하는 단계를 포함하고,
    상기 셀 블로킹 절연막들 및 상기 더미 블로킹 절연막들을 형성하는 단계는,
    상기 제1 물질막들의 측벽들 상에, 상기 제2 물질막들의 측벽들보다 상기 홀을 향해 돌출된 측벽을 갖는 제3 물질막들을 형성하는 단계; 및
    상기 제2 물질막들 각각의 측벽 일부 및 상기 제3 물질막들 각각을 산화시키는 단계를 포함하는 반도체 장치의 제조방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제3 물질막들은 상기 제2 물질막들과 동일한 물성을 갖는 반도체 장치의 제조방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제3 물질막들을 형성하는 단계는 상기 홀을 통해 상기 제1 물질막들을 선택적으로 질화시키는 단계를 포함하는 반도체 장치의 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제1 물질막들을 선택적으로 질화시키는 단계에서 질화물이 성장되는 반도체 장치의 제조방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제1 물질막들을 선택적으로 질화시키는 단계는 NH3, N2, N2O 및 NO 가스 중 적어도 어느 하나를 포함하는 질화 가스를 이용한 플라즈마 분해 또는 열 분해 공정을 통해 실시되는 반도체 장치의 제조방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 질화 가스는 H2, Ar 및 He 중 적어도 어느 하나를 더 포함하는 반도체 장치의 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제1 물질막들은 산화막으로 형성되고,
    상기 제2 물질막들은 질화막으로 형성되는 반도체 장치의 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 데이터 저장막 상에 터널 절연막을 형성하는 단계; 및
    상기 터널 절연막 상에 채널막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 터널 절연막은 상기 셀 블로킹 절연막들 및 상기 더미 블로킹 절연막들의 측벽들 형상을 따라 형성되는 반도체 장치의 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 채널막은 상기 더미 블로킹 절연막들보다 상기 셀 블로킹 절연막들을 향해 더 돌출된 측벽을 갖도록 형성되는 반도체 장치의 제조방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 제2 물질막들을 제거하여 상기 셀 블로킹 절연막들 및 상기 더미 블로킹 절연막들을 노출시키는 단계; 및
    상기 제2 물질막들이 제거된 영역을 도전 패턴들로 채우는 단계를 더 포함하는 반도체 장치의 제조방법.
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