JP2012119013A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、選択された第1のサブブロックにおいては、ビット線及びソース線に第1電圧を印加する一方、ワード線には第1電圧よりも小さい第2電圧を印加する。ドレイン側選択ゲート線、及びソース側選択ゲート線には、第1電圧よりも所定の値だけ低い第3電圧を印加する。非選択とされた第2のサブブロックにおいては、ドレイン側選択ゲート線、及びソース側選択ゲート線には、第1電圧と略同一の第4電圧を印加する。
【選択図】図6
Description
複数の前記メモリストリングの各々は、基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する柱状半導体層と、前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、前記電荷蓄積層を介して前記柱状部の側面を取り囲むように形成され、前記メモリトランジスタのゲート及び前記ワード線として機能するワード線導電層とを備える。1本の前記ドレイン側選択ゲート線及び1本の前記ソース側選択ゲート線に共通に接続される複数のドレイン側選択トランジスタ及び複数のソース側選択トランジスタに接続される複数の前記メモリストリングは、サブブロックを構成する。制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、選択された第1のサブブロックにおいては、ビット線及びソース線に第1電圧を印加する一方、ワード線には第1電圧よりも小さい第2電圧を印加する。そして、ドレイン側選択ゲート線、及びソース側選択ゲート線には、第1電圧よりも所定の値だけ低い第3電圧を印加して消去動作を行う。一方、選択されたサブブロックと同一のメモリブロック中に存在し非選択とされた第2のサブブロックにおいては、ドレイン側選択ゲート線、及びソース側選択ゲート線には、第1電圧と略同一の第4電圧を印加して消去動作を行わない。。
先ず、図1を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図1は、第1の実施の形態に係る不揮発性半導体記憶装置の回路図である。
ロウデコーダ2A、2Bは、メモリセルアレイAR1の左側、右側にそれぞれ配置され、制御回路AR2からのアドレス信号に従い、ワード線WL、選択ゲート線SGD、SGS及びバックゲート線BGを駆動する。カラムデコーダ4は、制御回路AR4から供給されるアドレス信号に従い、書き込み及び読み出しを行うアドレスを選択する。センスアンプ回路3は、読み出し動作時において、メモリセルに記憶されているデータを判定する。また、制御回路AR2からカラムデコーダを介して供給されるアドレス信号に従い、ビット線BL及びソース線SLを駆動する。
制御回路AR2は、ワード線WL、選択ゲート線SGD、SGS及びバックゲート線BLを駆動するドライバ201、ビット線BL、ソース線SLを駆動するドライバ202、電源電圧を所定の昇圧電圧まで昇圧させるチャージポンプ回路203、及びアドレスデコーダ204を備えている。
制御回路AR2は、メモリトランジスタMTrにデータを書き込む動作、メモリトランジスタMTrのデータを消去する消去動作、及びメモリトランジスタMTrからデータを読み出す動作を実行する。書き込み動作、読み出し動作の際、選択メモリストリングMSに印加される電圧は、従来の積層型フラッシュメモリと略同様である。
メモリセルアレイAR1は、図3Aに示すように、複数のビット線BL、及び複数のメモリブロックMBを有する。ビット線BLは、ロウ方向に所定ピッチをもって配列されカラム方向を長手方向として延びるストライプ状に形成されている。メモリブロックMBは、所定ピッチをもってカラム方向に繰り返し設けられている。
なお、図3Bでは、ビット線BL方向に並ぶ2つのメモリストリングMSが同じワード線配線層31a〜31dに共通接続される例を示したが、図3Cに示すように、ビット線BL方向に並ぶメモリストリングMSが、メモリストリングMS毎に互いに分断されたワード線配線層31a〜31dに接続されるような構成も採用可能である。
次に、第2の実施の形態に係る不揮発性半導体装置について説明する。
図10は、第2の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。図11は、第2の実施の形態に係る不揮発性半導体装置のメモリセルアレイAR1の概略斜視図である。なお、第1の実施の形態と同様の構成については同一の符号を付し、以下ではその詳細な説明は省略する。
サブブロックSB1中の選択ゲート線SGD2、SGS2は、SGD21、SGS21と称し、サブブロックSB1中の選択ゲート線SGD1、SGS1は、SGD11、SGS11と称する。同様にサブブロックSB2中の選択ゲート線SGD2、SGS2は、SGD22、SGS22と称し、サブブロックSB2中の選択ゲート線SGD1、SGS1は、SGD12、SGS12と称する。
なお、図16A、図16Bに示すように、選択ゲート線SGD11、SGS11に与える電圧を、選択ゲート線SGD21、SGS22と同様に電圧Vera−ΔVとしてもよい。
この回路構成によれば、NMOSトランジスタ112のソースに発生する電圧Vmidは、電圧Vera’とほぼ同じタイミングで立ち上がる。そして、この電圧Vmidが所望の電圧に達したかどうかの判定を、分割抵抗113,114と差動増幅器115で行う。電圧Vmidが所望の電圧に達すると、差動増幅器115は出力信号bEN2を”H”に切り替える。これにより、レベルシフタ111の出力信号Voutは”L”となり、NMOSトランジスタ112が非導通状態(OFF)に切り替わる。逆に、電圧Vmidが所望の電圧未満に低下すると、レベルシフタ111の出力信号Voutは”H”となり、NMOSトランジスタ112は導通状態(ON)に切り替わる。このような動作が繰り返されることにより、電圧Vmidが一定値に維持される。
図17Bに、本実施の形態で利用されるロウデコーダ2Aの一例を示す。図9Bとの相違点は、選択ゲート線SGD11、SGD12に電圧Vmidを供給するための転送トランジスタ112cが設けられていることである。選択ゲート線SGD11、SGD12はメモリストリングMSの選択/非選択を制御する必要がないので、非選択時に必要になる転送トランジスタ112bに相当するプルダウントランジスタを設ける必要はない。
次に、第3の実施の形態に係る不揮発性半導体装置について説明する。
図18Aは、第3の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。この第3実施の形態は、第2の実施の形態と同様に、メモリユニットMUが、第2選択トランジスタSDTr2、SSTr2に加え、ドレイン側選択トランジスタSDTr1、SSTr1を備えている。ただし、この第3の実施の形態では、各ブロック内で第1ドレイン側選択ゲート線SGD1、及び第1ソース側選択ゲート線SGS1が、いずれも複数のサブブロックSB間で共通接続されており、この点において第2の実施の形態と異なっている。その他の構成や、各種動作は上記の実施の形態と略同様である。図15A、図15Bに示すような電圧を印加することにより、上記の別の実施の形態と同様の消去動作を行うことができる。
図18Bに、本実施の形態で利用されるロウデコーダ2Aの一例を示す。図17Bとの相違点は、選択ゲート線SGD11、SGD12に電圧Vmidを供給するための転送トランジスタ112cが1つだけ設けられていることである。
次に、第4の実施の形態に係る不揮発性半導体装置について説明する。
図19Aは、第4の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図であり、図19Bはその変形例である。また、図20はメモリセルアレイAR1の概略斜視図である。この第4の実施の形態は、第1の実施の形態と同様に、ドレイン側選択トランジスタSDTr、ソース側選択トランジスタSSTrは、1つのメモリユニットMUにおいて各1個ずつ設けられている。ただし、この第4の実施の形態では、ドレイン側選択トランジスタSDTr又はソース側選択トランジスタSSTrとメモリトランジスタMTrとの間にダミーメモリトランジスタDMSS、DMDSが設けられている点で、第1の実施の形態と異なっている。ダミートランジスタDMSS、DMDSは、メモリストリングMSの一部を構成し、通常のメモリトランジスタMTrと同様の構造を有しているが、データ記憶用には用いられず、その閾値電圧は一定値(例えば常に消去レベル)に維持されている。
同様に、ダミートランジスタDMDSは、メモリ半導体層34の柱状部34aの周囲に形成されたメモリゲート絶縁層33と、及び柱状部34aの周囲にメモリゲート絶縁層33を挟んで設けられたダミーワード線導電層31eとを備えている。ダミーワード線導電層31eは、ダミーワード線DWLDとして機能する。
すなわち、図19Aの構成の場合には、図15A、16Aに示されたような電圧を各部に印加すればよい。図19Bの構成のようにダミーワード線DWLD、及びDWLSが複数のサブブロックSB間で共通接続されている構成の場合には、図16Aに示されたような電圧を各部に印加すればよい。
次に、第5の実施の形態に係る不揮発性半導体装置について説明する。
装置の構成は第2の実施の形態と略同様であるので、説明は省略する。
消去動作も、各部に最終的に印加される電圧は第2の実施の形態と同様である。ただし、この実施の形態では、図22Aに示すように、各部の電圧を例えば電圧Vera、Vera−ΔV等に上昇させる前に電圧Vmidに上昇させ、その後目標電圧Vera、Vera−ΔVに上昇させる点で、第2の実施の形態と異なっている。
なお、図22Bに示すように、選択ゲート線SGD11、SGS11に最終的に与える電圧は、電圧Vera−ΔVの代わりに、電圧Vmidとしてもよい。
次に、第6の実施の形態に係る不揮発性半導体装置について、図24〜図25を参照して説明する。図24は、第6の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。図25、図26は、それぞれ第6の実施の形態に係る不揮発性半導体装置のメモリセルアレイAR1の概略斜視図及び断面図である。なお、第1、第2の実施の形態と同様の構成については同一の符号を付し、以下ではその詳細な説明は省略する。図25、図26では、メモリセルアレイの構造を一部省略して図示しているが、メモリセルアレイの構造は、前述の実施の形態と同様である。
選択サブブロックSB1、非選択サブブロックSB2のいずれにおいても、第1ドレイン側選択トランジスタSGD1(SGD11、SGD12)、第1ソース側選択トランジスタSGS1(SGS11,SGS12)には、電圧Vmid1が与えられる一方、第1ドレイン側選択トランジスタSGD1’(SGD11’、SGD12’)、第1ソース側選択トランジスタSGS1’ (SGS11’、SGS12’)には、この電圧Vmid1よりも小さい電圧Vmid2(<Vmid1)が与えられる(図28参照)。これにより、小さな配線ピッチで隣接する複数の配線間で印加される電圧の差違が、上述の実施形態と比べても更に小さくなるので、GIDL電流が発生する虞を小さくすることができる。
なお、上記の説明では、第1ドレイン側選択トランジスタSDTr1、第1ソース側選択トランジスタSSTr1がそれぞれ2個(SDTr1とSDTr1’、SSTr1とSSTr1’)存在する場合の構成及び動作を具体的に説明した。しかし、第1ドレイン側選択トランジスタSDTr1、及び第1ソース側選択トランジスタSSTr1の個数は2個である必要はなく、3個以上の数であってもよい。ビット線BLに近い側からn個の第1ドレイン側選択トランジスタSDTr1(1)、SDTr1(2)、・・・、SDTr1(n)が存在する場合、選択トランジスタSDTr1(1)のゲートSGD1(1)に印加される電圧Vmid1に印加される電圧を一番大きな値とし、以後、ビット線BLから遠い選択トランジスタSDTrほど、そのゲートに印加される電圧Vmidを小さい値にする(Vmid1>Vmid2>・・・>Vmidi)。なお、選択サブブロックの第1ドレイン側選択トランジスタ及び第1ソース側選択トランジスタのゲートに印加する電圧を、Vmid1、Vmid2、・・・Vmidnに代えて、第2の実施の形態の変形例(図16A)の如く電圧Vera−ΔVに設定してもよい。
次に、第7の実施の形態に係る不揮発性半導体装置について、図30〜図33を参照して説明する。図30は、第7の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。図31は、第7の実施の形態に係る不揮発性半導体装置のメモリセルアレイAR1の概略斜視図である。なお、第1、第2の実施の形態と同様の構成については同一の符号を付し、以下ではその詳細な説明は省略する。
更に、ダミートランジスタDMDS、DMSSの個数は2個である必要はなく、3個以降の数であってもよいのは、第6の実施の形態における選択トランジスタSDTr1、SSTr1と同様である。この時、ビット線BLに近い側のダミートランジスタDMDS、DMSSほど、そのゲートに印加される電圧Vmidを大きくし、遠いほど小さくするのは、第6の実施の形態と同様である。また、これらの消去動作のため、図29に示すチャージポンプ回路を利用することができる。
また、上記の実施の形態では、選択トランジスタSDTr、SSTrは、メモリトランジスタMTrとは異なり、電荷蓄積膜33bを有さず、例えばシリコン酸化膜の1層膜からなるゲート絶縁膜を有するトランジスタとして構成されているが、本発明はこれに限定されるものではない。選択トランジスタSDTr、SSTrは、メモリトランジスタと同様に、ブロック絶縁層33a、電荷蓄積層33b、及びトンネル絶縁層33cの3層構造を備えたメモリゲート絶縁層33を有するものとすることもできる。
Claims (11)
- 複数のメモリブロックを有するメモリセルアレイと、
前記複数のメモリブロックの各々にマトリクス状に配置されそれぞれ電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる複数のメモリストリングと、
前記メモリストリングの第1の端部に一端が接続されるドレイン側選択トランジスタと、
前記メモリストリングの第2の端部に一端が接続されるソース側選択トランジスタと、
前記複数のメモリブロックの1つに配置される複数の前記メモリストリングに共通に接続されるように配置される複数のワード線と、
それぞれ第1方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、
前記ソース側選択トランジスタの他端に接続されるソース線と、
前記第1方向とは直交する第2方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるドレイン側選択ゲート線と、
前記第2方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第2方向を長手方向として配設されるソース側選択ゲート線と、
複数の前記メモリブロックに対して印加する電圧を制御する制御回路と
を備え、
複数の前記メモリストリングの各々は、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する柱状半導体層と、
前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、
前記電荷蓄積層を介して前記柱状部の側面を取り囲むように形成され、前記メモリトランジスタのゲート及び前記ワード線として機能するワード線導電層とを備え、
1本の前記ドレイン側選択ゲート線及び1本の前記ソース側選択ゲート線に共通に接続される複数のドレイン側選択トランジスタ及び複数のソース側選択トランジスタに接続される複数の前記メモリストリングは、1つのサブブロックを構成し、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
選択された第1のサブブロックにおいては、
前記ビット線及び前記ソース線に第1電圧を印加する一方、前記ワード線には前記第1電圧よりも小さい第2電圧を印加し、
前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線には、前記第1電圧よりも所定の値だけ低い第3電圧を印加して消去動作を行い、
選択されたサブブロックと同一のメモリブロック中に存在し非選択とされた第2のサブブロックにおいては、
前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線には、前記第1電圧と略同一の第4電圧を印加して消去動作を行わない
ことを特徴とする不揮発性半導体記憶装置。 - 前記ドレイン側選択トランジスタは、第1ドレイン側選択トランジスタと、前記第1ドレイン側選択トランジスタと直列に接続され、その一端が前記ビット線に接続された第2ドレイン側選択トランジスタとを含み、
前記ソース側選択トランジスタは、第1ソース側選択トランジスタと、前記第1ソース側選択トランジスタと直列に接続され、その一端が前記ソース線に接続された第2ソース側選択トランジスタとを含み、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記第1のサブブロックにおいては、前記第2ドレイン側選択トランジスタのゲートが接続された第2ドレイン側選択ゲート線、及び前記第2ソース側選択トランジスタのゲートが接続された第2ソース側選択ゲート線に前記第3電圧を印加する一方、前記第1ドレイン側選択トランジスタのゲートが接続された第1ドレイン側選択ゲート線、及び前記第1ソース側選択トランジスタのゲートが接続された第1ソース側選択ゲート線には前記第4電圧と前記第2電圧との略中間の第5電圧を印加し、
前記第2のサブブロックにおいては、前記第2ドレイン側選択ゲート線、及び前記第2ソース側選択ゲート線には前記第4電圧を印加する一方、前記第1ドレイン側選択ゲート線、及び前記第1ソース側選択ゲート線には前記第5電圧を印加する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 複数のサブブロックの各々の前記第1ドレイン側選択ゲート線、及び前記第1ソース側選択ゲート線は、他のサブブロック中の前記第1ドレイン側選択ゲート線、及び前記第1ソース側選択ゲート線に共通接続されている請求項2記載の不揮発性半導体記憶装置。
- 複数の前記第1ドレイン側選択トランジスタが直列に、1つの前記第2ドレイン側選択トランジスタに接続されると共に、複数の前記第1ソース側選択トランジスタが直列に、1つの前記第2ソース側選択トランジスタに接続され、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記ビット線に近い側にある前記第1ドレイン側選択トランジスタほど、それよりも前記ビット線から遠い側にある前記第1ドレイン側選択トランジスタに比べ、そのゲートに印加される電圧が大きい値に設定され、
前記ソース線に近い側にある前記第1ソース側選択トランジスタほど、それよりも前記ソース線から遠い側にある前記第1ソース側選択トランジスタに比べ、そのゲートに印加される電圧が大きい値に設定される
ことを特徴とする請求項3記載の不揮発性半導体記憶装置。 - 前記ドレイン側選択トランジスタは、前記メモリストリングの第1の端部に接続される前記第1ドレイン側選択トランジスタと、前記第1ドレイン側選択トランジスタと直列に接続された第2ドレイン側選択トランジスタとを含み、
前記ソース側選択トランジスタは、前記メモリストリングの第2の端部に接続される前記第1ソース側選択トランジスタと、前記第1ソース側選択トランジスタと直列に接続された第2ソース側選択トランジスタとを含み、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記第1のサブブロックにおいては、前記第1ドレイン側選択トランジスタのゲートが接続された第1ドレイン側選択ゲート線、前記第2ドレイン側選択トランジスタのゲートが接続された第2ドレイン側選択ゲート線、前記第1ソース側選択トランジスタのゲートが接続された第1ソース側選択ゲート線、及び前記第2ソース側選択トランジスタのゲートが接続された第2ソース側選択ゲート線に前記第3電圧を印加し、
前記第2のサブブロックにおいては、前記第2ドレイン側選択ゲート線、及び前記第2ソース側選択ゲート線には前記第4電圧を印加する一方、前記第1ドレイン側選択ゲート線、及び前記第1ソース側選択ゲート線には前記第5電圧を印加する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 複数の前記第1ドレイン側選択トランジスタが、1つの前記第2ドレイン側選択トランジスタに対し直列接続されると共に、複数の前記第1ソース側選択トランジスタが、1つの前記第2ソース側選択トランジスタに対し直列接続され、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記ビット線に近い側にある前記第1ドレイン側選択トランジスタほど、それよりも前記ビット線から遠い側にある前記第1ドレイン側選択トランジスタに比べ、そのゲートに印加される前記第5電圧が大きい値に設定され、
前記ソース線に近い側にある前記第1ソース側選択トランジスタほど、それよりも前記ソース線から遠い側にある前記第1ソース側選択トランジスタに比べ、そのゲートに印加される前記第5電圧が大きい値に設定される
ことを特徴とする請求項5記載の不揮発性半導体記憶装置。 - 前記メモリストリングは、前記ドレイン側選択トランジスタと接続されデータ記憶には用いられない第1ダミートランジスタと、前記ソース側選択トランジスタと接続されデータ記憶には用いられない第2ダミートランジスタと
を備え、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記第1のサブブロックにおいては、前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線に前記第3電圧を印加する一方、前記第1ダミートランジスタのゲートが接続された第1ダミーワード線、及び前記第2ダミートランジスタのゲートが接続された第2ダミーワード線には前記第4電圧と前記第2電圧との略中間の第5電圧を印加し、
前記第2のサブブロックにおいては、前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線には前記第4電圧を印加する一方、前記第1ダミーワード線、及び第2ダミーワード線には前記第5電圧を印加する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 -
前記メモリストリングは、
前記メモリトランジスタと直列に接続されデータ記憶には用いられない第3ダミートランジスタと、
前記第3ダミートランジスタと直列に接続されると共に、その一端が前記ドレイン側選択トランジスタに接続されデータ記憶には用いられない第4ダミートランジスタと、
前記メモリトランジスタと直列に接続されデータ記憶には用いられない第5ダミートランジスタと、
前記第5ダミートランジスタと直列に接続され、その一端が前記ソース側選択トランジスタに接続されデータ記憶には用いられない第6ダミートランジスタと
を含み、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記第1のサブブロックにおいては、前記第4ダミートランジスタのゲートが接続された第4ダミーワード線、及び前記第6ダミートランジスタのゲートが接続された第6ダミーワード線に前記第3電圧を印加する一方、前記第3ダミートランジスタのゲートが接続された第3ダミーワード線、及び前記第5ダミートランジスタのゲートが接続された第5ダミーワード線には前記第4電圧と前記第2電圧との略中間の第5電圧を印加し、
前記第2のサブブロックにおいては、前記第4ダミーワード線、及び前記第6ダミーワード線には前記第4電圧を印加する一方、前記第3ダミーワード線、及び前記第5ダミーワード線には前記第5電圧を印加する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 複数の前記第3ダミートランジスタが直列に、1つの前記第4ダミートランジスタに接続されると共に、複数の前記第5ダミートランジスタが直列に、1つの前記第6ダミートランジスタに接続され、
前記制御回路は、前記メモリブロック中の少なくとも1つのサブブロックを選択的に消去する消去動作を実行する際、
前記ビット線に近い側にある前記第3ダミートランジスタほど、それよりも前記ビット線から遠い側にある前記第3ダミートランジスタに比べ、そのゲートに印加される電圧が大きい値に設定され、
前記ソース線に近い側にある前記第5ダミートランジスタほど、それよりも前記ソース線から遠い側にある前記第5ダミートランジスタに比べ、そのゲートに印加される電圧が大きい値に設定される
ことを特徴とする請求項8記載の不揮発性半導体記憶装置。 - 複数のサブブロックの各々の前記第1ダミーワード線、及び前記第2ダミーワード線は、他のサブブロック中の前記第1ダミーワード線、及び前記第2ダミーワード線に共通接続されている請求項7記載の不揮発性半導体記憶装置。
- 前記ドレイン側選択ゲート線又は前記ソース側選択ゲート線と前記ワード線との間の距離は、前記ワード線間の距離に比べ大きくされている請求項1記載の不揮発性半導体記憶装置。
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