JP2018157208A - 半導体メモリ - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 378
- 230000015654 memory Effects 0.000 claims abstract description 427
- 238000003860 storage Methods 0.000 claims abstract description 136
- 239000000463 material Substances 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 26
- 125000004430 oxygen atom Chemical group O* 0.000 claims description 5
- 238000009413 insulation Methods 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 477
- 238000002347 injection Methods 0.000 description 78
- 239000007924 injection Substances 0.000 description 78
- 238000009825 accumulation Methods 0.000 description 34
- 238000010586 diagram Methods 0.000 description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 230000006870 function Effects 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- SDDGNMXIOGQCCH-UHFFFAOYSA-N 3-fluoro-n,n-dimethylaniline Chemical compound CN(C)C1=CC=CC(F)=C1 SDDGNMXIOGQCCH-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910006404 SnO 2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 230000002779 inactivation Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- CWQXQMHSOZUFJS-UHFFFAOYSA-N molybdenum disulfide Chemical compound S=[Mo]=S CWQXQMHSOZUFJS-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- -1 transition metal sulfide Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/02—Structural aspects of erasable programmable read-only memories
- G11C2216/06—Floating gate cells in which the floating gate consists of multiple isolated silicon islands, e.g. nanocrystals
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
-
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
- H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
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- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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Abstract
Description
加している。それに伴いメモリデバイスの大容量化、ビットコストの低減が求められてい
る。
メモリである。現状では、全ての要求を満たすメモリデバイスは存在せず、用途によって
適したメモリデバイスが、ユーザーに提供されている。
第1の端子に接続されたソース線と、前記第2のセレクトトランジスタの第2の端子に接続されたビット線と、を含み、前記第1のメモリセルは、前記酸化物半導体層内に、第1の電荷格納層を含み、前記第2のメモリセルは、前記酸化物半導体層内に、第2の電荷格納層を含む。
図1乃至図23を参照して、実施形態の半導体メモリについて、説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の実施形態において、区別化のために数字/英字が参照符号の末尾に付された構成要素(例えば、ワード線WLやビット線BL、各種の電圧及び信号など)が相互に区別されない場合、末尾の数字/英字が省略された表記が用いられる。
図1乃至図10を参照して、第1の実施形態の半導体メモリについて、説明する。
図1乃至図6Fを参照して、本実施形態の半導体メモリの基本例について、説明する。
図1及び図2を用いて、本実施形態の半導体メモリの基本例の構造について、説明する。
図1に示されるように、本実施形態の半導体メモリは、複数のメモリセルを含む。ある個数のメモリセルMCが、制御単位(選択単位)としてのメモリセルストリングMS内に、設けられている。
カットオフトランジスタXGは、2つのメモリセルMC間に設けられている。半導体基板90上方において、カットオフトランジスタXGとメモリセルMCとが、Y方向において交互に並んでいる。
セレクトトランジスタSG1,SG2は、メモリセルストリングMSの選択素子として用いられる。
ビット線BLは、メモリセルストリングMSのビット線側のセレクトトランジスタSG2のソース/ドレイン領域69Bに、ビット線コンタクト89Bを介して、接続されている。
注入線ILは、メモリセルMCの電荷格納層CSに対する電荷の注入、及び、メモリセルMCの電荷格納層CSからの電荷の放出の制御のために用いられる配線(制御線)である。
図2に示されるように、ソース線SLは、メモリセルストリングの一端のセレクトトランジスタSG1の端子(ソース/ドレイン)に、接続されている。ビット線BLは、メモリセルストリングMSの他端のセレクトトランジスタSG2の端子(ソース/ドレイン)に、接続されている。
カットオフトランジスタXGのゲートは、対応するカットオフゲート線XLに接続されている。
メモリセルMCの電荷格納層CSは、カットオフトランジスタXGのソース/ドレインに接続されている。電荷格納層CSは、カットオフトランジスタXGのソース/ドレイン(及びチャネル領域)を介して、注入線ILに接続されている。
図3及び図4を用いて、本実施形態の半導体メモリの動作の原理について説明する。
図3において、グラフの横軸は、メモリセル(トランジスタ)のゲート電圧に対応し、グラフの縦軸は、メモリセルのドレイン電流に対応している。
ゲート電圧が電圧値Vaである場合、蓄積状態の電荷格納層を有するメモリセルMCは、オフしている。この場合におけるドレイン電流の電流値は、実質的にゼロである。
スされる。選択セルMCのオン/オフに応じた電流の発生の有無、又は、ソース線電流の電流値と参照値との比較結果に基づいて、選択セル内のデータが、判別される。
これによって、選択セルからデータが読み出される。
図4は、本実施形態の半導体メモリにおけるメモリセルMCのデータ保持状態におけるバンドギャップ状態を示す模式図である。図4において、メモリセルMCとカットオフトランジスタXGとの位置関係に基づいて電荷格納層CSに用いられる酸化物半導体の伝導帯下端のエネルギーEcと価電子帯上端のエネルギーEvのバンドエネルギーの状態が示される。
例えば、注入線ILに、0Vが印加されている。
これによって、酸化物半導体層61内の全体に、電子が誘起される。
電荷格納層CSが空乏状態に設定される場合、電荷格納層CS内の電荷を排出するために、電圧値Voffの書き込み電圧が、メモリセルMC1の制御ゲート電極に、印加される。例えば、電圧値Voffは、0Vである。0Vの電圧が、メモリセルMC1の制御ゲート電極に印加された場合、電荷格納層CS内の電荷(電子)は、排除される。
これによって、メモリセルMC1の電荷格納層CSは、空乏状態999に設定される。
メモリセルMC3の電荷格納層CSが、蓄積状態に設定される場合、電圧値Vonが、制御ゲート電極WL3に印加される。
メモリセルMC3の電荷格納層CSは、蓄積状態になる。メモリセルMC4の電荷格納層CSは、空乏状態になる。
例えば、本実施形態の半導体メモリにおいて、ワード線WLの電位がある電位に固定された状態で、注入線ILの電位が書き込むべきデータに応じて変化されることで、メモリセルMCに所定のデータを書きこむことができる。
図7乃至図10を参照して、本実施形態の半導体メモリの具体例について、説明する。
図7は、本実施形態の半導体メモリの構成例を示すブロック図である。
図7に示されるように、本実施形態の半導体メモリ1は、ホストデバイス9に電気的に接続されている。ホストデバイス9は、例えば、メモリコントローラ又はプロセッサ(例えば、CPU)などである。
ホストデバイス9は、半導体メモリ1の読み出し動作時において、読み出しコマンドに対するレスポンスとして、半導体メモリ1から読み出されたデータを、受信する。
メモリセルアレイ10は、複数のビット線BL、複数のソース線SL、複数のワード線WL及び複数のカットオフゲート線XLを含む。これらの配線に、メモリセルストリングMSが接続されている。
例えば、入出力回路15は、データ、コマンド、信号及びアドレスを一時的に保持可能なラッチ回路を含んでいる。
図8において、図示の簡略化のため、メモリセルアレイ内のm個のメモリセルストリングのうち、3個のメモリセルストリングが、図示されている。mは、2以上の自然数である。
図9及び図10を用いて、本実施形態の半導体メモリ(シーケンシャルアクセスメモリ)におけるメモリセルアレイの構造例について、説明する。
ここで、本実施形態の半導体メモリ(例えば、シーケンシャルアクセスメモリ)の動作例について、説明する。
本実施形態のシーケンシャルアクセスメモリの書き込み動作時において、ホストデバイス9は、書き込みコマンド、各種の制御信号、データの書き込み対象を示すアドレス、及び、メモリセルに書き込むべきデータ(以下では、書き込みデータとよぶ)が、シーケンシャルアクセスメモリ1に転送する。例えば、1ページ分のデータが、メモリ1に供給される。
本実施形態のシーケンシャルアクセスメモリにおいて、書き込み動作が完了した後、選択ストリングの動作は、データ保持動作となる。
このように、本実施形態のシーケンシャルメモリにおいて、メモリセルMCのデータの保持状態が、継続される。
本実施形態のシーケンシャルアクセスメモリの読み出し動作時において、ホストデバイス9は、読み出しコマンド、各種の制御信号、及び、データの読み出し対象を示すアドレスを、シーケンシャルアクセスメモリ1に転送する。
酸化物半導体層の電荷格納層を有するメモリセルを含む半導体メモリにおいて、書き込み動作時におけるワード線WLの印加電圧、又は、注入線ILの電位を制御することによって、メモリセルMCは、2ビット以上のデータを記憶できる。
第1の実施形態の半導体メモリは、酸化物半導体層が電荷格納層に用いられたメモリセルを含むメモリ(例えば、シーケンシャルアクセスメモリ)である。
本実施形態の半導体メモリは、酸化物半導体層の層面に沿った電荷の移動によって、電荷格納層内に電荷が格納される。
以上のように、本実施形態の半導体メモリは、高い性能を有する半導体メモリを提供できる。
図11乃至図14Eを参照して、第2の実施形態の半導体メモリについて、説明する。
図11に示されるように、酸化物半導体層61の両端に、注入線ILA,ILBが設けられてもよい。2つの注入線ILA,ILBの電位は、互いに独立に制御される。
図12に示されるように、第1の注入線ILAは、電荷格納層CSを介して直列接続された複数のカットオフトランジスタXGの一端に、接続されている。第2の注入線ILBは、電荷格納層CSを介して直列接続された複数のカットオフトランジスタXGの他端に、接続されている。
注入線ILA,ILBとメモリセルMCの電荷格納層との電気的な接続は、カットオフトランジスタXGによって、制御される。
図13A乃至図13Eの書き込み動作は、図5A乃至図5Fで説明された書き込み動作のように、図11及び図12の半導体メモリにおける酸化物半導体層61の初期状態が蓄積状態に設定された場合における動作例を示している。
これによって、メモリセルMC1の電荷格納層は、空乏化し、メモリセルMC2の電荷格納層は、蓄積状態を維持する。
これによって、メモリセルMC1,MC2は、注入線IL1,IL2から電気的に分離される。
図14A乃至図14Eの書き込み動作は、図6A乃至図6Fで説明された書き込み動作のように、図11及び図12のシーケンシャルアクセスメモリにおける酸化物半導体層61の初期状態が空乏状態に設定された場合における動作例を示している。
たカットオフトランジスタXG5が、オン状態に設定される。ゲート電極XL5の下方に、チャネルが形成され、カットオフトランジスタXG5のチャネル領域は、蓄積状態995になる。
オン状態のカットオフトランジスタXG3のチャネル領域は、メモリセルMC3の電荷格納層CSに電気的に接続される。トランジスタXG3がオンされた状態で、電圧値VoffがメモリセルMC4のゲート電極WL4に、印加される。これによって、電子が、メモリセルMC4の電荷格納層CSからカットオフトランジスタXG3のチャネル領域へ、転送される。
オフ状態のカットオフトランジスタXG1〜XG5によって、各メモリセルMC1〜MC4の電荷格納層CSは、メモリセルMC1〜MC4毎に電気的に分離される。
これによって、メモリセルMC1,MC2,MC3,MC4は、データ保持状態に設定される。
図15乃至図18を参照して、第3の実施形態の半導体メモリについて、説明する。
図15は、本実施形態の半導体メモリのメモリセルストリングの構造を示す断面図である。図16は、本実施形態の半導体メモリのメモリセルストリングの構造を示す上面図である。
図15に示されるように、メモリセルストリングMSは、基板表面に対してほぼ垂直方向に積層された複数のメモリセルMCを、含んでいてもよい。この場合において、メモリセルアレイは、3次元構造を有する。
カットオフトランジスタXGは、ピラーPLRと導電層81Aとの交差位置に設けられている。
例えば、導電層80A,81Aは、X方向に延在する。導電層85A,86Aは、Y方向に延在する。
この場合において、図16に示されるように、ピラーPLRは、Z方向を中心軸として同心円状に配置された複数の層(膜)を含む。この場合、導電層WL(及び導電層XG)とピラーPLRの中心部(軸部)70との間に、複数の層71,60A,61A,62Aが設けられている。
半導体層71の材料は、多結晶シリコン(Si)、多結晶ゲルマニウム(Ge)、多結晶シリコンゲルマニウム(SiGe)、及び、2次元半導体材料(例えば、MoS2又はWSe2)、酸化物半導体(例えば、InGaZnO、InZnO、ZnO等)などから選択される。尚、シリコンとゲルマニウムとの積層膜が、半導体層71に用いられてもよい。
例えば、絶縁層60Aの材料は、酸化シリコン、酸窒化シリコン、高誘電率材料(例えば、酸化アルミニウム、酸化ハフニウム、又は、酸化ジルコニウム)などから選択される。絶縁層60Aは、これらの材料の混合物膜、又は、積層膜でもよい。
絶縁層62Aの材料は、絶縁層60Aの材料と同じでもよい。絶縁層62Aの膜厚は、絶縁層60Aの膜厚と同程度に設定される。但し、絶縁層62Aの材料は、絶縁層60Aの材料と異なる材料でもよい。また、絶縁層62Aの膜厚は、絶縁層60Aの膜厚と異なる材料でもよい。
半導体層71は、ソース線コンタクト89Aを介して、ソース線SLに接続されている。
酸化物半導体層61AのZ方向における上部は、注入線ILに接触する。
また、ソース線SLが、注入線ILとしての機能を有していてもよい。ソース線SLが、注入線ILとしての機能する場合、注入線ILは、形成されない。ソース線SLが、酸化物半導体層61Aに直接接触する。
酸化物半導体層61Aは、電荷格納層CSとして用いられる。
半導体層71は、メモリセルMCのチャネル領域として用いられる。絶縁層60Aは、トランジスタMCのゲート絶縁膜として用いられる。絶縁層62Aは、導電層(ゲート電極)81Aと酸化物半導体層(電荷格納層)61Aとを分離するためのブロック絶縁膜として用いられる。
て、寄生的なチャネル領域として機能する可能性がある。トランジスタXGZの寄生チャ
ネルを抑制する場合、トランジスタXGZのゲート電極81Aに、負電圧が印加される。
絶縁層95の開口部から導電層(ビット線)85Aの上面までの領域において、ピラーPLRの構成部材のうち、絶縁層70,60A及び半導体層71が、設けられている。
尚、酸化物半導体層61Aを含まないセレクトトランジスタSG2は、以下のように、形成される。
この結果として、セレクトトランジスタSG2Zにおいて、導電層83Aと半導体層71との間に、酸化物半導体層61A及び絶縁層62Aは、形成されない。
図17を用いて、本実施形態の半導体メモリのメモリセルアレイの回路構成について説明する。
図17は、3次元構造のメモリセルアレイの回路構成を示す等価回路図である。図17において、図示の簡略化のために、メモリセルアレイ内のm×nのメモリセルストリングのうち、2×2のメモリセルストリングが示されている。
例えば、Y方向に配列されたメモリセルMCZは、互いに異なるワード線に接続されている。
線SLに接続されている。
み出し動作は、2次元構造のメモリセルアレイ内にメモリセルに対する動作と実質的に同
じ動作によって、実行される。
図18を用いて、本実施形態の半導体メモリの変形例について、説明する。
図18に示されるように、酸化物半導体層61Aは、セレクトトランジスタSG2Xのゲート電極83Aと半導体層71との間に設けられていてもよい。
第3の実施形態の半導体メモリは、3次元構造のメモリセルアレイを有する。
さらに、本実施形態の半導体メモリは、メモリセルアレイの3次元構造化によって、メモリの記憶密度を向上できる。
図19を参照して、第4の実施形態の半導体メモリについて、説明する。
この結果として、本実施形態の半導体メモリにおいて、メモリセルMCのデータリテンション特性は、向上する。
図20を参照して、第5の実施形態の半導体メモリについて、説明する。
例えば、高誘電率絶縁層68の材料は、酸化ハフニウム、酸化アルミニウム、及び、酸化タンタルなどの中から選択される少なくとも1つの材料である。高誘電率絶縁層68の材料は、ハフニウム、アルミニウム及びタンタルなどのうち少なくとも2つの元素を含む酸化物(二元又は三元酸化物)でもよい。
この結果として、本実施形態の半導体メモリにおいて、カットオフトランジスタXGのオフリークの低減によって、メモリセルMCのデータリテンション特性は、向上する。
図21乃至図23を参照して、第6の実施形態の半導体メモリについて、説明する。
電荷トラップ層66は、注入された電荷を、トラップ準位内に保持する。
電荷トラップ層66は、所定の電圧がカットオフトランジスタXGに印加されるまで、電荷の保持を継続できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Claims (15)
- 半導体層と、
前記半導体層上のゲート絶縁膜上に配置された第1のゲート電極を有する第1のセレクトトランジスタと、
前記ゲート絶縁膜上に配置された第2のゲート電極を有する第2のセレクトトランジスタと、
前記ゲート絶縁膜を介して前記第1及び第2のセレクトトランジスタの間の前記半導体層上方に配置された酸化物半導体層と、
第1の絶縁層を介して前記酸化物半導体層上方に配置された第1のメモリセルの第1の制御ゲート電極及び第2のメモリセルの第2の制御ゲート電極と、
前記第1の制御ゲート電極と前記第2の制御ゲート電極との間において、前記第1の絶縁層を介して前記酸化物半導体層上方に配置された第1のトランジスタの第3のゲート電極と、
前記酸化物半導体層の第1の端部と前記第2の制御ゲート電極との間において、前記第1の絶縁層を介して前記酸化物半導体層上方に配置された第2のトランジスタの第4のゲート電極と、
前記酸化物半導体層の前記第1の端部に接続された第1の配線と、
前記第1のセレクトトランジスタの第1の端子に接続されたソース線と、
前記第2のセレクトトランジスタの第2の端子に接続されたビット線と、
を具備し、
前記第1のメモリセルは、前記酸化物半導体層内に、第1の電荷格納層を含み、
前記第2のメモリセルは、前記酸化物半導体層内に、第2の電荷格納層を含む、
半導体メモリ。 - 前記第1のトランジスタのチャネル領域、及び、前記第2のトランジスタのチャネル領域は、前記酸化物半導体層内に配置されている、
請求項1に記載の半導体メモリ。 - 前記第1のメモリセルの第1のソース/ドレイン領域、及び、前記第2のメモリセルの第2のソース/ドレイン領域は、前記半導体層内に配置され、
前記第3のゲート電極は、前記第1のソース/ドレイン領域の上方に配置され、
前記第4のゲート電極は、前記第2のソース/ドレイン領域の上方に配置されている、
請求項1又は2に記載の半導体メモリ。 - 前記酸化物半導体層の第2の端部と前記第1の制御ゲート電極との間に配置された第3のトランジスタの第5のゲート電極と、
前記酸化物半導体層の前記第2の端部に接続された第2の配線と、
をさらに具備する請求項1乃至3のいずれか1項に記載の半導体メモリ。 - 前記第3のゲート電極は、p型半導体を含み、
前記第1及び第2の制御ゲート電極は、前記p型半導体と異なる材料を含む、
請求項1乃至4のいずれかに1項に記載の半導体メモリ。 - 前記第3のゲート電極と前記第1の絶縁層との間に設けられた酸化物層を、
をさらに具備し、
前記酸化物層の酸素原子の数密度は、前記第1の絶縁層の酸素原子の数密度より大きい、
請求項1乃至4のいずれか1項に記載の半導体メモリ。 - 前記第3のゲート電極と前記第1の絶縁層との間に設けられた第2の絶縁層と、
前記第1の絶縁層と前記第2の絶縁層との間の設けられた電荷トラップ層と、
をさらに具備する請求項1乃至4のいずれか1項に記載の半導体メモリ。 - 基板上に配置され、第1の方向に延在し、酸化物半導体層を含むピラーと、
前記第1の方向に沿って前記基板上に配置され、前記ピラーの側面に対向する第1乃至第5の導電層と、
前記第1の導電層と前記ピラーとの交差部に配置されたセレクトトランジスタと、
前記第2の導電層と前記ピラーとの交差部に配置された第1のメモリセルと、
前記第3の導電層と前記ピラーとの交差部に配置された第1のトランジスタと、
前記第4の導電層と前記ピラーとの交差部に配置された第2のメモリセルと、
前記第5の導電層と前記ピラーとの交差部に配置された第2のトランジスタと、
前記ピラーの前記第1の方向における第1の端部に接続されたビット線と、
前記ピラーの前記第1の方向における第2の端部に接続されたソース線と、
前記酸化物半導体層に接続された配線と、
を具備し、
前記第1のメモリセルは、前記酸化物半導体層内に、第1の電荷格納層を含み、
前記第2のメモリセルは、前記酸化物半導体層内に、第2の電荷格納層を含む、
半導体メモリ。 - 前記第1のトランジスタは、第1のチャネル領域を、前記酸化物半導体層内に含み、
前記第2のトランジスタは、第2のチャネル領域を、前記酸化物半導体層内に含む、
請求項8に記載の半導体メモリ。 - 前記ピラーは、前記第1の方向に延在する半導体層を含み、
前記酸化物半導体層は、前記第2乃至第5の導電層と前記半導体層との間に配置され、
前記第1のメモリセル、前記第2のメモリセル、及び、前記セレクトトランジスタは、前記半導体層内に、チャネル領域を含む、
請求項8又は9に記載の半導体メモリ。 - 前記第1の導電層と前記第2の導電層との間に配置された第6の導電層と、
前記第6の導電層と前記ピラーとの交差部に配置された第3のトランジスタと、
をさらに具備し、
前記酸化物半導体層は、前記第1の導電層と前記半導体層との間、及び、前記第6の導電層と前記半導体層との間に配置されている、
請求項10に記載の半導体メモリ。 - 前記配線は、前記第5の導電層と前記ソース線との間に配置されている、
請求項8乃至11のいずれか1項に記載の半導体メモリ。 - 前記第3及び第5の導電層は、p型半導体を含み、
前記第2及び第4の導電層は、前記p型半導体と異なる材料を含む、
請求項8乃至12のいずれかに1項に記載の半導体メモリ。 - 前記第3及び第5の導電層と前記ピラーとの間に設けられた第1の絶縁層と、
前記第3及び第5の導電層と前記第1の絶縁層との間に設けられ、前記第1の絶縁層とは異なる酸素原子の数密度を有する酸化物層と、
をさらに具備する請求項8乃至12のいずれか1項に記載の半導体メモリ。 - 前記第3及び第5の導電層と前記前記ピラーとの間に設けられた第1の絶縁層と、
前記第3及び第5の導電層と前記第1の絶縁層との間に設けられた第2の絶縁層と、
前記第1の絶縁層と前記第2の絶縁層との間の設けられた電荷トラップ層と、
をさらに具備する請求項8乃至12のいずれか1項に記載の半導体メモリ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW107124205A TWI690062B (zh) | 2017-03-16 | 2018-07-13 | 半導體記憶體 |
US16/041,577 US10497712B2 (en) | 2017-03-16 | 2018-07-20 | Semiconductor memory |
JP2021193249A JP7242818B2 (ja) | 2017-03-16 | 2021-11-29 | 半導体メモリ |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017051388 | 2017-03-16 | ||
JP2017051388 | 2017-03-16 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021193249A Division JP7242818B2 (ja) | 2017-03-16 | 2021-11-29 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018157208A true JP2018157208A (ja) | 2018-10-04 |
JP7080681B2 JP7080681B2 (ja) | 2022-06-06 |
Family
ID=63014132
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018047198A Active JP7080681B2 (ja) | 2017-03-16 | 2018-03-14 | 半導体メモリ |
JP2021193249A Active JP7242818B2 (ja) | 2017-03-16 | 2021-11-29 | 半導体メモリ |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021193249A Active JP7242818B2 (ja) | 2017-03-16 | 2021-11-29 | 半導体メモリ |
Country Status (3)
Country | Link |
---|---|
US (1) | US10043808B1 (ja) |
JP (2) | JP7080681B2 (ja) |
TW (2) | TWI648825B (ja) |
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TWI690062B (zh) | 2020-04-01 |
JP7242818B2 (ja) | 2023-03-20 |
TWI648825B (zh) | 2019-01-21 |
JP2022016698A (ja) | 2022-01-21 |
TW201939725A (zh) | 2019-10-01 |
TW201836072A (zh) | 2018-10-01 |
US10043808B1 (en) | 2018-08-07 |
JP7080681B2 (ja) | 2022-06-06 |
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A711 | Notification of change in applicant |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R151 | Written notification of patent or utility model registration |
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