JP2021019083A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体記憶装置の消費電力を抑制する。【解決手段】実施形態の半導体記憶装置は、第１乃至第３絶縁領域ＭＴと、第４絶縁領域ＤＩＶと、第１及び第２ピラーＭＰと、を含む。複数の第１絶縁領域ＭＴは、第１方向と交差する第２方向に沿って設けられる。第１ピラーＭＰは、第１方向に沿って第２導電体層ＳＧＢ０を貫通し且つ複数の第１絶縁領域ＭＴ間に設けられる。複数の第２絶縁領域ＭＴは、第２方向に沿って設けられる。第２ピラーＭＰは、第１方向に沿って第７導電体層ＳＧＢ１を貫通し且つ複数の第２絶縁領域ＭＴ間に設けられる。第３絶縁領域ＭＴは、第１絶縁領域ＭＴと第２絶縁領域ＭＴとの間に、第２方向に沿って設けられる。第４絶縁領域ＤＩＶは、平面視において第３絶縁領域ＭＴと離隔し、且つ第２導電体層ＳＧＢ０と第７導電体層ＳＧＢ１との間に設けられる。【選択図】図４

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
国際公開第２０１６／１３５８４９号
半導体記憶装置の消費電力を抑制する。
実施形態の半導体記憶装置は、基板と、第１乃至第１１導電体層と、第１乃至第４絶縁領域と、第１及び第２ピラーと、を含む。第１導電体層は、基板の上方に設けられる。第２導電体層は、第１導電体層の上方に設けられる。第３導電体層及び第４導電体層は、第２導電体層の上方で、互いが第１方向に離れて積層される。第５導電体層及び第６導電体層は、第２導電体層の上方で、第３導電体層及び第４導電体層と互いに離隔しつつ同じ層にそれぞれ設けられる。複数の第１絶縁領域は、第３導電体層と第５導電体層との間、且つ第４導電体層と第６導電体層との間に、第１方向と交差する第２方向に沿って設けられる。第１ピラーは、第１方向に沿って前記第２導電体層を貫通し且つ複数の第１絶縁領域間に設けられ、第１半導体層と第１絶縁体層とを含む。第１半導体層は、第１導電体層と接触している。第１絶縁体層は、第１半導体層と第２乃至第６導電体層との間に設けられる。第７導電体層は、第１導電体層の上方で、第２導電体層と互いに離隔しつつ同じ層に設けられる。第８導電体層及び第９導電体層は、第７導電体層の上方で、互いが第１方向に離れて積層される。第１０導電体層及び第１１導電体層は、第７導電体層の上方で、第８導電体層及び第９導電体層と互いに離隔しつつ同じ層にそれぞれ設けられる。複数の第２絶縁領域は、第８導電体層と第１０導電体層との間且つ第９導電体層と第１１導電体層との間に、第２方向に沿って設けられる。第２ピラーは、第１方向に沿って前記第７導電体層を貫通し且つ複数の第２絶縁領域間に設けられ、第２半導体層と第２絶縁体層とを含む。第２半導体層は、第１導電体層と接触している。第２絶縁体層は、第２半導体層と第７乃至第１１導電体層との間に設けられる。第３絶縁領域は、第３乃至第６導電体層と第８乃至第１１導電体層との間に、第２方向に沿って設けられる。第４絶縁領域は、平面視において第３絶縁領域と離隔し、且つ第２導電体層と第７導電体層との間に設けられる。
実施形態に係る半導体記憶装置の構成例を示すブロック図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの断面構造の一例を示す、図５のＶＩ−ＶＩ線に沿った断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの断面構造の一例を示す、図５のＶＩＩ−ＶＩＩ線に沿った断面図。 実施形態に係る半導体記憶装置における製造途中のメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置における製造途中のメモリセルアレイの断面構造の一例を示す、図８のＩＸ−ＩＸ線に沿った平面図。 実施形態の変形例に係る半導体記憶装置が備えるメモリセルアレイの断面構造の一例を示す断面図。
以下に、実施形態について図面を参照して説明する。実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同様に、参照符号を構成する数字の後の文字は、同じ数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字又は数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字又は数字のみを含んだ参照符号により参照される。
［１］実施形態
以下に、実施形態に係る半導体記憶装置１について説明する。
［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−１−２］メモリセルアレイ１０の回路構成
図２は、実施形態におけるメモリセルアレイ１０の回路構成の一例を示している。各ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含み、同じブロックＢＬＫに含まれた２つのストリングユニットＳＵ０及びＳＵ１が図２に示されている。
図２に示すように、各ストリングユニットＳＵは、複数のメモリグループＭＧを含んでいる。複数のメモリグループＭＧは、それぞれビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）に関連付けられ、各々が２つのＮＡＮＤストリングＮＳａ及びＮＳｂと選択トランジスタＳＴＢとを含んでいる。ＮＡＮＤストリングＮＳａは、メモリセルトランジスタＭＣａ０〜ＭＣａ７並びに選択トランジスタＳＴａ１及びＳＴａ２を含んでいる。ＮＡＮＤストリングＮＳｂは、メモリセルトランジスタＭＣｂ０〜ＭＣｂ７並びに選択トランジスタＳＴｂ１及びＳＴｂ２を含んでいる。
選択トランジスタＳＴＢは、ストリングユニットＳＵの選択に使用される。選択トランジスタＳＴａ１及びＳＴｂ１並びに選択トランジスタＳＴａ２及びＳＴｂ２のそれぞれは、ストリングユニットＳＵ及びＮＡＮＤストリングＮＳのそれぞれの選択に使用される。メモリセルトランジスタＭＣａ及びＭＣｂのそれぞれは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。以下に、１つのメモリグループＭＧに着目して、メモリグループＭＧ内の素子の具体的な接続状態の一例について説明する。
ＮＡＮＤストリングＮＳａにおいて、メモリセルトランジスタＭＣａ０〜ＭＣａ７は、直列接続される。選択トランジスタＳＴａ１のソースは、直列接続されたメモリセルトランジスタＭＣａ０〜ＭＣａ７の一端に接続される。直列接続されたメモリセルトランジスタＭＣａ０〜ＭＣａ７の他端は、選択トランジスタＳＴａ２のドレインに接続される。
ＮＡＮＤストリングＮＳｂにおいて、メモリセルトランジスタＭＣｂ０〜ＭＣｂ７は、直列接続される。選択トランジスタＳＴｂ１のソースは、直列接続されたメモリセルトランジスタＭＣｂ０〜ＭＣｂ７の一端に接続される。直列接続されたメモリセルトランジスタＭＣｂ０〜ＭＣｂ７の他端は、選択トランジスタＳＴｂ２のドレインに接続される。
選択トランジスタＳＴａ１及びＳＴｂ１のそれぞれのドレインは、当該メモリグループＭＧに関連付けられたビット線ＢＬに共通接続される。選択トランジスタＳＴａ２及びＳＴｂ２のそれぞれのソースは、選択トランジスタＳＴＢのドレインに共通接続される。選択トランジスタＳＴＢのソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫに含まれた複数の選択トランジスタＳＴａ１のそれぞれのゲートは、ストリングユニットＳＵ毎に共通の選択ゲート線ＳＧＤａに接続される。具体的には、ストリングユニットＳＵ０に含まれた選択トランジスタＳＴａ１は、選択ゲート線ＳＧＤａ０に共通接続される。ストリングユニットＳＵ１に含まれた選択トランジスタＳＴａ１は、選択ゲート線ＳＧＤａ１に共通接続される。同様に、図示されないストリングユニットＳＵ２及びＳＵ３に含まれた選択トランジスタＳＴａ１は、それぞれ選択ゲート線ＳＧＤａ２及びＳＧＤａ３に共通接続される。
同一のブロックＢＬＫに含まれた複数の選択トランジスタＳＴｂ１のそれぞれのゲートは、ストリングユニットＳＵ毎に共通の選択ゲート線ＳＧＤｂに接続される。具体的には、ストリングユニットＳＵ０に含まれた選択トランジスタＳＴｂ１は、選択ゲート線ＳＧＤｂ０に共通接続される。ストリングユニットＳＵ１に含まれた選択トランジスタＳＴａ１は、選択ゲート線ＳＧＤｂ１に共通接続される。同様に、図示されないストリングユニットＳＵ２及びＳＵ３に含まれた選択トランジスタＳＴｂ１は、それぞれ選択ゲート線ＳＧＤｂ２及びＳＧＤｂ３に共通接続される。
同一のブロックＢＬＫに含まれたメモリセルトランジスタＭＣａ０〜ＭＣａ７のそれぞれの制御ゲートは、それぞれワード線ＷＬａ０〜ＷＬａ７に共通接続される。同一のブロックＢＬＫに含まれたメモリセルトランジスタＭＣｂ０〜ＭＣｂ７のそれぞれの制御ゲートは、それぞれワード線ＷＬｂ０〜ＷＬｂ７に共通接続される。
同一のブロックＢＬＫに含まれた複数の選択トランジスタＳＴａ２のそれぞれのゲートは、選択ゲート線ＳＧＳａに共通接続される。同一のブロックＢＬＫに含まれた複数の選択トランジスタＳＴｂ２のそれぞれのゲートは、選択ゲート線ＳＧＳｂに共通接続される。同一のブロックＢＬＫに含まれた複数の選択トランジスタＳＴＢのそれぞれのゲートは、選択ゲート線ＳＧＢに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、例えば同一のカラムアドレスが割り当てられたメモリグループＭＧ（ＮＡＮＤストリングＮＳａ及びＮＳｂの組）によって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。選択ゲート線ＳＧＢは、ブロックＢＬＫ毎に設けられる。ワード線ＷＬａ及びＷＬｂ、選択ゲート線ＳＧＤａ及びＳＧＤｂ、並びに選択ゲート線ＳＧＳａ、ＳＧＳｂ及びＳＧＢのそれぞれは、独立に制御され得る。
尚、以上の説明では、選択ゲート線ＳＧＤａ０〜ＳＧＤａ３並びにＳＧＤｂ０〜ＳＧＤｂ３が互いに独立している場合について例示したが、選択ゲート線ＳＧＤは隣り合うストリングユニットＳＵ間で共有される場合がある。この場合、選択ゲート線ＳＧＤに対応する１本の配線には、例えば選択ゲート線ＳＧＤａ０〜ＳＧＤａ３並びにＳＧＤｂ０〜ＳＧＤｂ３のうち２種類の選択ゲート線ＳＧＤの機能が割り当てられても良い。また、１種類の選択ゲート線ＳＧＤの機能が、２本以上の配線に割り当てられても良い。
［１−１−３］メモリセルアレイ１０の構造
以下に、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板３０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
（メモリセルアレイ１０の平面レイアウト）
図３は、実施形態におけるメモリセルアレイ１０の平面レイアウトの一例を、選択ゲート線ＳＧＤａ及びＳＧＤｂに注目して示している。図３には、順に並んだ３つのブロックＢＬＫ０〜ＢＬＫ３に対応する領域が抽出されている。図３に示すように、メモリセルアレイ１０の領域は、セル領域ＣＡ並びにリプレース領域ＲＡ１及びＲＡ２を含んでいる。また、メモリセルアレイ１０は、複数のメモリトレンチＭＴ、複数のメモリピラーＭＰ、及び複数のリプレースホールＳＴＨを含んでいる。
セル領域ＣＡ並びにリプレース領域ＲＡ１及びＲＡ２のそれぞれは、Ｙ方向に延伸した領域である。セル領域ＣＡは、リプレース領域ＲＡ１及びＲＡ２によってＸ方向に挟まれている。選択ゲート線ＳＧＤａ及びＳＧＤｂのそれぞれは、Ｘ方向に沿って延伸した部分を有し、セル領域ＣＡ並びにリプレース領域ＲＡ１及びＲＡ２を横切っている。選択ゲート線ＳＧＤａ及びＳＧＤｂは、Ｙ方向において交互に配置される。
各メモリトレンチＭＴは、隣り合う選択ゲート線ＳＧＤａ及びＳＧＤｂ間に配置される。メモリトレンチＭＴは、Ｘ方向に沿って延伸した部分を有し、Ｙ方向において隣り合う配線層間を分離している。メモリトレンチＭＴには、例えば絶縁体が埋め込まれる。
各メモリピラーＭＰは、メモリグループＭＧとして機能し、セル領域ＣＡ内で１本のメモリトレンチＭＴと重なって配置される。そして、各メモリピラーＭＰは、重なったメモリトレンチＭＴを分断し、分断したメモリトレンチＭＴと隣り合う選択ゲート線ＳＧＤａ及びＳＧＤｂのそれぞれと接触している。メモリピラーＭＰと選択ゲート線ＳＧＤａとの対向部分は、選択トランジスタＳＴａ１として機能する。メモリピラーＭＰと選択ゲート線ＳＧＤｂとの対向部分は、選択トランジスタＳＴｂ１として機能する。
各メモリピラーＭＰには、少なくとも１本のビット線ＢＬが重なって設けられ、１本のビット線ＢＬが電気的に接続される。各ブロックＢＬＫに対応する領域において、複数のメモリピラーＭＰは、例えば４列の千鳥状に配置される。そして、隣り合うブロックＢＬＫの境界部分には、メモリピラーＭＰが重なっていないメモリトレンチＭＴが配置される。言い換えると、メモリセルアレイ１０は、メモリピラーＭＰが重なっていないメモリトレンチＭＴにより区切られることによって、ブロックＢＬＫ単位に分割される。
各リプレースホールＳＴＨは、積層配線の形成時に使用される。例えば、複数のリプレースホールＳＴＨは、リプレース領域ＲＡ１において偶数番目に並んだメモリトレンチＭＴと重なって配置されたリプレースホールＳＴＨと、リプレース領域ＲＡ２において奇数番目に並んだメモリトレンチＭＴと重なって配置されたリプレースホールＳＴＨとを含んでいる。各リプレースホールＳＴＨは、重なったメモリトレンチＭＴを分断し、分断したメモリトレンチＭＴと隣り合う選択ゲート線ＳＧＤａ及びＳＧＤｂのそれぞれと接触している。リプレースホールＳＴＨには、例えば絶縁体が埋め込まれている。
図４は、実施形態におけるメモリセルアレイ１０の平面レイアウトの一例を、選択ゲート線ＳＧＢに注目して示している。図４には、図３と同様の領域が抽出されている。図４に示すように、メモリセルアレイ１０は、複数のスリットＤＩＶをさらに含んでいる。
各選択ゲート線ＳＧＢは、Ｘ方向に沿って延伸した部分を有し、セル領域ＣＡ並びにリプレース領域ＲＡ１及びＲＡ２を横切っている。選択ゲート線ＳＧＢには、複数のメモリピラーＭＰと複数のリプレースホールＳＴＨとが貫通している。メモリピラーＭＰと選択ゲート線ＳＧＢとの対向部分は、選択トランジスタＳＴＢとして機能する。
スリットＤＩＶは、Ｘ方向に沿って延伸した部分を有し、Ｙ方向において隣り合う選択ゲート線ＳＧＢ間を分離している。言い換えると、隣り合うブロックＢＬＫ内で隣り合う選択ゲート線ＳＧＢ間には、スリットＤＩＶが配置される。さらに言い換えると、選択ゲート線ＳＧＢとスリットＤＩＶとは、Ｙ方向において交互に配置される。スリットＤＩＶには、例えば絶縁体が埋め込まれている。
また、実施形態におけるメモリセルアレイ１０では、メモリピラーＭＰ、メモリトレンチＭＴ、及びリプレースホールＳＴＨのそれぞれと、スリットＤＩＶとが離れて設けられる。つまり、スリットＤＩＶは、隣り合うブロックＢＬＫの境界部分に配置されたメモリトレンチＭＴを基準として、一方のブロックＢＬＫ側に寄って配置される。言い換えると、スリットＤＩＶは、隣り合うブロックＢＬＫのうち一方のブロックＢＬＫ内で端部に配置された選択ゲート線ＳＧＤやワード線ＷＬと重なって配置される。各スリットＤＩＶは、選択ゲート線ＳＧＢの抵抗値が一定になるように、同様の方向にずれて配置されることが好ましい。この場合、各ブロックＢＬＫ内の積層配線（選択ゲート線ＳＧＤやワード線ＷＬ等）には、例えば１本ずつスリットＤＩＶが重なって設けられる。
図５は、実施形態におけるメモリセルアレイ１０の平面レイアウトの一例を、ワード線ＷＬａ及びＷＬｂに注目して示している。図５には、ブロックＢＬＫ０及びＢＬＫ１の境界部分のメモリトレンチＭＴとリプレースホールＳＴＨとを含む領域が抽出されている。図５に示すように、メモリピラーＭＰは、コア部材２０、半導体層２１、トンネル絶縁膜２２、絶縁膜２３、及びブロック絶縁膜２４を含んでいる。
ワード線ＷＬａ及びＷＬｂのそれぞれは、Ｘ方向に沿って延伸した部分を有し、セル領域ＣＡ並びにリプレース領域ＲＡ１及びＲＡ２を横切っている。ワード線ＷＬａ及びＷＬｂはＹ方向において交互に配置され、ワード線ＷＬａ及びＷＬｂ間にはメモリトレンチＭＴが配置される。つまり、ワード線ＷＬａ及びＷＬｂのそれぞれは、メモリピラーＭＰとリプレースホールＳＴＨとのそれぞれと接触した部分を有している。
また、ワード線ＷＬａ及びＷＬｂのそれぞれは、ブロックＢＬＫ毎に端部が電気的に接続された構造を有している。例えば、ブロックＢＬＫ内のワード線ＷＬは、ワード線ＷＬを櫛形に設けることによって電気的に接続される。これに限定されず、ブロックＢＬＫ内のワード線ＷＬは、ライン状のワード線ＷＬの組を異なる配線層を介して接続することによって電気的に接続されても良い。
メモリピラーＭＰ内のコア部材２０は、メモリピラーＭＰの中央部に設けられる。半導体層２１は、コア部材２０の周囲を囲っている。トンネル絶縁膜２２は、半導体層２１の周囲を囲っている。絶縁膜２３は、トンネル絶縁膜２２の周囲を囲っている。ブロック絶縁膜２４は、絶縁膜２３の周囲を囲っている。また、ブロック絶縁膜２４は、隣り合うワード線ＷＬａ及びＷＬｂと、当該隣り合うワード線ＷＬａ及びＷＬｂ間のメモリトレンチＭＴとのそれぞれと接触している。
メモリピラーＭＰとワード線ＷＬａとの対向部分は、メモリセルトランジスタＭＣａとして機能する。メモリピラーＭＰとワード線ＷＬｂとの対向部分は、メモリセルトランジスタＭＣｂとして機能する。例えば、コア部材２０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。半導体層２１は、例えばシリコン（Ｓｉ）を含んでいる。トンネル絶縁膜２２及びブロック絶縁膜２４のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜２３は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
（メモリセルアレイ１０の断面構造）
図６は、図５のＶＩ−ＶＩ線に沿った断面図であり、ブロックＢＬＫ０及びＢＬＫ１の境界部分のメモリトレンチＭＴとメモリピラーＭＰとを含むメモリセルアレイ１０の断面構造の一例を示している。図６に示すように、メモリセルアレイ１０は、例えば導電体層３１、３２、３３ａ、３３ｂ、３４ａ、３４ｂ、３５ａ、３５ｂ及び３６、絶縁体層４０〜４５、並びに絶縁体５０及び５１、並びに複数のコンタクトＣＶを含んでいる。以下に、メモリセルアレイ１０の詳細な断面構造について、下層から順に説明する。
半導体基板３０上に、絶縁体層４０を介して導電体層３１が設けられる。図示が省略されているが、絶縁体層４０の内部には、例えばセンスアンプモジュール１６等の回路が設けられる。導電体層３１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層３１は、例えばリン（Ｐ）がドープされたシリコン（Ｓｉ）を含んでいる。導電体層３１は、複数種類の半導体層を含んでいても良いし、金属の層を含んでいても良い。
導電体層３１上に、絶縁体層４１を介して導電体層３２が設けられる。導電体層３２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＢとして使用される。また、導電体層３２は、半導体記憶装置１の製造時におけるエッチングストッパーとしても使用される。導電体層３２は、例えばリン（Ｐ）がドープされたシリコン（Ｓｉ）を含んでいる。
導電体層３２上に、絶縁体層４２を介して導電体層３３が設けられる。導電体層３３は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層３３は、例えばタングステン（Ｗ）を含んでいる。
導電体層３３上に、絶縁体層４３と導電体層３４とが交互に積層される。導電体層３４は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層３４は、半導体基板３０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層３４は、例えばタングステン（Ｗ）を含んでいる。
最上層の導電体層３４上に、絶縁体層４４を介して導電体層３５が設けられる。導電体層３５は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層３５は、例えばタングステン（Ｗ）を含んでいる。
導電体層３５上に、絶縁体層４５を介して導電体層３６が設けられる。導電体層３６は、例えばＹ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示されない領域において複数の導電体層３６は、Ｘ方向に沿って配列している。導電体層３６は、例えば銅（Ｃｕ）を含んでいる。
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、導電体層３２〜３５並びに絶縁体層４１〜４４を貫通している。メモリピラーＭＰ内のコア部材２０は、Ｚ方向に沿って延伸して設けられる。コア部材２０の上端は、導電体層３５よりも上層に含まれる。コア部材２０の下端は、導電体層３１が形成された層内に含まれる。半導体層２１は、コア部材２０の周囲を覆っている。トンネル絶縁膜２２は、半導体層２１の側面及び底面を覆っている。絶縁膜２３は、トンネル絶縁膜２２の側面及び底面を覆っている。ブロック絶縁膜２４は、絶縁膜２３の側面及び底面を覆っている。導電体層３１は、メモリピラーＭＰの側面を介して半導体層２１と接触している。
メモリピラーＭＰ内の半導体層２１上には、柱状のコンタクトＣＶが設けられる。コンタクトＣＶ上には、１個の導電体層３６（ビット線ＢＬ）が接触している。同じカラムアドレスに関連付けられたメモリグループＭＧに対応するメモリピラーＭＰは、コンタクトＣＶを介して共通の導電体層３６に接続される。
メモリトレンチＭＴは、導電体層３３〜３５並びに絶縁体層４２〜４４を分断している。そして、メモリトレンチＭＴ内には、絶縁体５０が埋め込まれている。絶縁体５０の上端は、絶縁体層４５と接触している。絶縁体５０の下端は、導電体層３２と接触している。メモリトレンチＭＴには、複数種類の材料が埋め込まれていても良く。少なくとも隣り合う導電体層間を絶縁出来ていれば良い。
これにより、導電体層３３は、選択ゲート線ＳＧＳａ及びＳＧＳｂにそれぞれ対応する導電体層３３ａ及び３３ｂに分離される。導電体層３４は、ワード線ＷＬａ及びＷＬｂにそれぞれ対応する導電体層３４ａ及び３４ｂに分離される。導電体層３５は、選択ゲート線ＳＧＤａ及びＳＧＤｂにそれぞれ対応する導電体層３５ａ及び３５ｂに分離される。
スリットＤＩＶは、導電体層３２を分断している。そして、スリットＤＩＶには、絶縁体５１が埋め込まれている。絶縁体５１の上端は、絶縁体層４２と接触している。絶縁体５１の下端は、絶縁体層４１と接触している。また、スリットＤＩＶは、メモリピラーＭＰとメモリトレンチＭＴとのそれぞれと離れている。尚、絶縁体５１と絶縁体層４２とは、一体で形成されても良い。スリットＤＩＶには、複数種類の材料が埋め込まれていても良く。少なくとも隣り合う導電体層間を絶縁出来ていれば良い。
これにより、導電体層３２は、ブロックＢＬＫ毎に分離される。具体的には、ブロックＢＬＫ０の選択ゲート線ＳＧＢ０に対応する導電体層３２と、ブロックＢＬＫ１の選択ゲート線ＳＧＢ１に対応する導電体層３２との間が、スリットＤＩＶによって分離される。他のブロックＢＬＫ間の導電体層３２も同様に、スリットＤＩＶによって分離される。
図７は、図５のＶＩＩ−ＶＩＩ線に沿った断面図であり、ブロックＢＬＫの境界部分から離れたメモリトレンチＭＴとリプレースホールＳＴＨとを含むメモリセルアレイ１０の断面構造の一例を示している。図７に示すように、メモリセルアレイ１０は、絶縁体５２をさらに含んでいる。
リプレースホールＳＴＨは、メモリトレンチＭＴ（絶縁体５０）を分断し、導電体層３２及び絶縁体層４１を貫通している。そして、リプレースホールＳＴＨ内には、絶縁体５２が埋め込まれている。絶縁体５２の上端は、絶縁体層４５と接触している。絶縁体５２の下端は、導電体層３１と接触している。また、リプレースホールＳＴＨは、図示されない領域において、導電体層３３ａ、３３ｂ、３４ａ、３４ｂ、３５ａ及び３５ｂ並びに絶縁体層４２〜４４のそれぞれと接触している。つまり、隣り合う導電体層３３ａ及び３３ｂ間と、隣り合う導電体層３４ａ及び３４ｂ間と、隣り合う導電体層３５ａ及び３５ｂ間とのそれぞれは、メモリトレンチＭＴ内の絶縁体５０と、当該絶縁体５０を分断するスリットＤＩＶ及びメモリピラーＭＰとの組によって、電気的に絶縁されている。
以上で説明した実施形態に係る半導体記憶装置１において、メモリセルトランジスタＭＣａ及びＭＣｂは、絶縁膜２３を電荷蓄積層として使用している。メモリセルトランジスタＭＣａ及びＭＣｂ、並びに選択トランジスタＳＴａ１、ＳＴｂ１、ＳＴａ２、ＳＴｂ２及びＳＴＢは、チャネル（半導体層２１）を共有している。Ｚ方向に並んだ選択トランジスタＳＴａ１及びＳＴａ２並びにメモリセルトランジスタＭＣａ０〜ＭＣａ７の組が、ＮＡＮＤストリングＮＳａに対応している。Ｚ方向に並んだ選択トランジスタＳＴｂ１及びＳＴｂ２並びにメモリセルトランジスタＭＣｂ０〜ＭＣｂ７の組が、ＮＡＮＤストリングＮＳｂに対応している。
また、半導体基板３０の表面と平行な方向（例えばＹ方向）において、メモリセルトランジスタＭＣａ０〜ＭＣａ７並びに選択トランジスタＳＴａ１及びＳＴａ２は、それぞれメモリセルトランジスタＭＣｂ０〜ＭＣｂ７並びに選択トランジスタＳＴｂ１及びＳＴｂ２と対向している。言い換えると、メモリセルトランジスタＭＣａ０〜ＭＣａ７並びに選択トランジスタＳＴａ１及びＳＴａ２は、それぞれメモリセルトランジスタＭＣｂ０〜ＭＣｂ７並びに選択トランジスタＳＴｂ１及びＳＴｂ２と、メモリトレンチＭＴによって分割された領域を介して隣り合っている。
［１−２］実施形態の効果
以上で説明した実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１の消費電力を抑制することが出来る。以下に、実施形態に係る半導体記憶装置１の詳細な効果について説明する。
メモリセルが三次元に積層された半導体記憶装置において、記憶密度を向上させるためには、メモリピラーＭＰを２つの領域で分割して動作させることが考えられる。例えば、半導体記憶装置は、メモリピラーＭＰと接触し且つ２つに分割されたワード線ＷＬ等の積層配線を独立に制御することによって、１本のメモリピラーＭＰを２本のＮＡＮＤストリングＮＳａ及びＮＳｂとして機能させることが出来る。
このような半導体記憶装置では、メモリセルトランジスタＭＣや積層配線を分割するために、メモリトレンチＭＴが形成される。そして、メモリトレンチＭＴが形成される場合にはスリットを介した置換処理を実行することが出来なくなるため、リプレースホールＳＴＨを用いた置換処理が実行される。リプレースホールＳＴＨを介した置換処理が使用される場合、メモリトレンチＭＴによってブロックＢＬＫの境界が形成される。このため、メモリトレンチＭＴの配置には様々な制約が存在する。
ここで、分割された積層配線の形成方法について簡潔に説明する。分割された積層配線の形成には、まず犠牲部材ＳＭと絶縁体層とが交互に積層される。次に、積層された犠牲部材ＳＭを分割するようにメモリトレンチＭＴが形成され、メモリトレンチＭＴの内部が絶縁体で埋め込まれる。そして、メモリトレンチＭＴと重なるようにメモリピラーＭＰが形成される。この時点における製造途中のメモリセルアレイ１０の構造の一例が、図８及び図９に示されている。図８は、実施形態に係る半導体記憶装置１における製造途中のメモリセルアレイ１０の平面レイアウトの一例を、ワード線ＷＬが形成される配線層に注目して示している。図９は、図８のＩＸ−ＩＸ線に沿った断面図である。
図８に示すように、例えばメモリトレンチＭＴは、リプレースホールＳＴＨが形成される領域において分離して形成される。このため、積層された犠牲部材ＳＭは、メモリトレンチＭＴが分離した部分において連続的に設けられる。この犠牲部材ＳＭが連続的に設けられた部分に対応する傾き防止部ＩＢＰは、メモリトレンチＭＴ形成時において積層構造の倒壊を抑制することが出来る。そして、傾き防止部ＩＢＰ内の犠牲部材ＳＭは、リプレースホールＳＴＨの形成により除去される。これにより、積層された犠牲部材ＳＭが、ワード線ＷＬａ及びＷＬｂ等の配線に対応して分離される。
犠牲部材ＳＭを分離させるためには、傾き防止部ＩＢＰの近傍のメモリトレンチＭＴとリプレースホールＳＴＨの一部とを重ねて配置することが好ましい。しかしながら、メモリトレンチＭＴとリプレースホールＳＴＨとの重なり部分ＯＰは、リプレースホールＳＴＨの加工時においてオーバーエッチングの恐れがある。言い換えると、リプレースホールＳＴＨの加工において、重なり部分ＯＰが原因の加工段差が形成される恐れがある。
例えば、半導体記憶装置１においてソース線ＳＬは、ワード線ＷＬ等と同様にリプレースホールＳＴＨを介した置換処理によって形成される。このため、リプレースホールＳＴＨ形成前においてソース線ＳＬに対応する部分には、図９に示すように、例えば半導体層６０、保護層６１、犠牲部材６２、保護層６３、及び半導体層６４が積層される。
ソース線ＳＬの置換処理では、まずリプレースホールＳＴＨを介して保護層６１及び６３並びに犠牲部材６２と、メモリピラーＭＰ側面のブロック絶縁膜２４、絶縁膜２３及びトンネル絶縁膜２２の一部とが除去される。そして、犠牲部材６２等が除去された空間に半導体が埋め込まれることにより、ソース線ＳＬに対応する導電体層３１が形成される。
ソース線ＳＬの置換処理において、リプレースホールＳＴＨの底部は、犠牲部材６２で止めることが好ましい。しかしながら、メモリトレンチＭＴが導電体層３２を分断していると仮定すると、重なり部分ＯＰにおいてオーバーエッチングが発生して、リプレースホールＳＴＨが保護層６１まで貫通する場合がある。このような場合に、ソース線ＳＬに対応する積層構造が、犠牲部材６２や保護層６１及び６３を除去する工程において意図しない形状に加工され、ソース線ＳＬのショート不良等の要因になる恐れがある。
従って、メモリトレンチＭＴの底部は、深穴や深溝の加工時のエッチングストッパーとして使用される導電体層３２で止めておくことが好ましい。メモリトレンチＭＴが導電体層３２で止められた場合、選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬがブロックＢＬＫ毎に分断される一方で、ブロックＢＬＫ間の選択ゲート線ＳＧＢが一体で形成される。その結果、選択トランジスタＳＴＢをブロックＢＬＫ毎に制御することが出来なくなり、選択ゲート線ＳＧＢの駆動に伴う消費電力が増加する恐れがある。
これに対して、実施形態に係る半導体記憶装置１では、犠牲部材ＳＭを積層する前に、スリットＤＩＶによって導電体層３２を分断している。スリットＤＩＶは、メモリトレンチＭＴ、リプレースホールＳＴＨ、及びメモリピラーＭＰのそれぞれと重ならないように配置され、スリットＤＩＶには、例えば酸化膜が埋め込まれる。
これにより、実施形態に係る半導体記憶装置１は、メモリトレンチＭＴ、リプレースホールＳＴＨ、及びメモリピラーＭＰの加工前のエッチングストッパー（導電体層３２）を残し、且つ選択ゲート線ＳＧＢをブロックＢＬＫ毎に分離することが出来る。その結果、実施形態に係る半導体記憶装置１は、選択ゲート線ＳＧＢをブロックＢＬＫ毎に制御することが出来、消費電力を抑制することが出来る。また、実施形態に係る半導体記憶装置１は、メモリトレンチＭＴ、リプレースホールＳＴＨ、及びメモリピラーＭＰの加工において導電体層３２をエッチングストッパーとして使用することが出来るため、ソース線ＳＬ起因の不良の発生を抑制することが出来る。
［２］その他の変形例等
実施形態では、メモリピラーＭＰ内の半導体層２１がメモリピラーＭＰの側面を介して導電体層３１（ソース線ＳＬ）と電気的に接続される場合について例示したが、これに限定されない。例えば、半導体記憶装置１は、メモリピラーＭＰ内の半導体層２１とソース線ＳＬとが、メモリピラーＭＰの底部を介して接続されても良い。
図１０は、実施形態の変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の断面構造の一例であり、図６と同様の領域を示している。図１０に示すように、実施形態の変形例に係る半導体記憶装置１では、メモリピラーＭＰの底部に設けられたブロック絶縁膜２４、絶縁膜２３、及びトンネル絶縁膜２２のそれぞれの一部が除去される。そして、メモリピラーＭＰ内の半導体層２１が、メモリピラーＭＰの底部において導電体層３１と接触している。このような場合においても、実施形態と同様にスリットＤＩＶを設けることによって、実施形態と同様の効果を得ることが出来る。
実施形態では、隣り合うブロックＢＬＫの選択ゲート線ＳＧＢが１本のスリットＤＩＶによって分断される場合について例示したが、隣り合うブロックＢＬＫの選択ゲート線ＳＧＢは、２本以上のスリットＤＩＶによって分断されても良い。このように、スリットＤＩＶは、少なくとも隣り合うブロックＢＬＫの選択ゲート線ＳＧＢを分離し、且つ平面視においてメモリピラーＭＰ、リプレースホールＳＴＨ、及びメモリトレンチＭＴと離れていれば良く、任意の本数で形成され得る。
実施形態では、メモリセルトランジスタＭＣの電荷蓄積層が絶縁膜である場合について例示したが、半導体や金属のような導電体が電荷蓄積層として使用されても良い。つまり、半導体記憶装置１は、絶縁膜２３が導電体に置き換えられたフローティングゲート型のメモリセルトランジスタＭＣを備えていても良い。メモリセルトランジスタＭＣの構成は、メモリピラーＭＰ内の電荷蓄積層の構造に応じて設計される。
例えば、各メモリピラーＭＰにおいて、電荷蓄積層がＹ方向及びＺ方向の両方向でメモリセルトランジスタＭＣ毎に分離されている場合は、電荷蓄積層として絶縁膜及び導電体のいずれも使用することが出来る。電荷蓄積層として使用される導電体は、半導体、金属、及び絶縁体のうち２種類以上を用いた積層構造を有していても良い。一方で、各メモリピラーＭＰにおいて、電荷蓄積層がＹ方向及びＺ方向の両方向でメモリセルトランジスタＭＣ毎に分離されていない場合は、電荷蓄積層として絶縁膜が使用される。
尚、同一のメモリグループＭＧに対応するトンネル絶縁膜及びブロック絶縁膜のそれぞれは、電荷蓄積層がＹ方向及びＺ方向でメモリセルトランジスタＭＣ毎に分離されているか否かに依らず、ＮＡＮＤストリングＮＳａ及びＮＳｂ内のトランジスタで共有されていても分離されていても良い。また、同一のメモリグループＭＧに対応するトンネル絶縁膜及びブロック絶縁膜のそれぞれは、メモリピラーＭＰ内でＺ方向に延伸している場合に、メモリセルトランジスタＭＣ毎に分離されていても良い。
実施形態において、メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造であっても良い。また、メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造であっても良い。メモリピラーＭＰの配置は４列の千鳥状に限定されず、任意の配置にされ得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
実施形態において、メモリセルアレイ１０は、ワード線ＷＬ０及び選択ゲート線ＳＧＳ間と、ワード線ＷＬ７及び選択ゲート線ＳＧＤ間とのそれぞれに、１本以上のダミーワード線を有していても良い。ダミーワード線が設けられる場合、メモリセルトランジスタＭＣ０及び選択トランジスタＳＴ２間と、メモリセルトランジスタＭＣ７及び選択トランジスタＳＴ１間とのそれぞれには、ダミーワード線の本数に対応してダミートランジスタが設けられる。ダミートランジスタは、メモリセルトランジスタＭＣと同様の構造を有し、データの記憶に使用されないトランジスタである。メモリピラーＭＰがＺ方向に２本以上連結される場合、ピラーの連結部分の近傍のメモリセルトランジスタＭＣがダミートランジスタとして使用されても良い。
上記実施形態では、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１は、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。
上記実施形態で説明に使用した図面では、メモリピラーＭＰの外径が層位置に応じて変化しない場合が例示されているが、これに限定されない。例えば、メモリピラーＭＰは、テーパー形状や逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、リプレースホールＳＴＨがテーパー形状や逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…コア部材、２１…半導体層、２２…トンネル絶縁膜、２３…絶縁膜、２４…ブロック絶縁膜、３０…半導体基板、３１〜３６…導電体層、４０〜４５…絶縁体層、５０〜５２…絶縁体、６０…半導体層、６１，６３…保護層、ＳＭ，６２…犠牲部材、６４…半導体層、ＣＡ…セル領域、ＲＡ…リプレース領域、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ，ＳＧＢ…選択ゲート線、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＧ…メモリグループ、ＮＳ…ＮＡＮＤストリング、ＭＣ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ

Claims (8)

  1. 基板と、
    前記基板の上方に設けられた第１導電体層と、
    前記第１導電体層の上方に設けられた第２導電体層と、
    前記第２導電体層の上方で、互いが第１方向に離れて積層された第３導電体層及び第４導電体層と、
    前記第２導電体層の上方で、前記第３導電体層及び前記第４導電体層と互いに離隔しつつ同じ層にそれぞれ設けられた第５導電体層及び第６導電体層と、
    前記第３導電体層と前記第５導電体層との間、且つ前記第４導電体層と前記第６導電体層との間に、前記第１方向と交差する第２方向に沿って設けられた複数の第１絶縁領域と、
    前記第１方向に沿って前記第２導電体層を貫通し且つ前記複数の第１絶縁領域間に設けられ、前記第１導電体層と接触した第１半導体層と、前記第１半導体層と前記第２乃至第６導電体層との間に設けられた第１絶縁体層と、を含む第１ピラーと、
    前記第１導電体層の上方で、前記第２導電体層と互いに離隔しつつ同じ層に設けられた第７導電体層と、
    前記第７導電体層の上方で、互いが前記第１方向に離れて積層された第８導電体層及び第９導電体層と、
    前記第７導電体層の上方で、前記第８導電体層及び前記第９導電体層と互いに離隔しつつ同じ層にそれぞれ設けられた第１０導電体層及び第１１導電体層と、
    前記第８導電体層と前記第１０導電体層との間且つ前記第９導電体層と前記第１１導電体層との間に、前記第２方向に沿って設けられた複数の第２絶縁領域と、
    前記第１方向に沿って前記第７導電体層を貫通し且つ前記複数の第２絶縁領域間に設けられ、前記第１導電体層と接触した第２半導体層と、前記第２半導体層と前記第７乃至第１１導電体層との間に設けられた第２絶縁体層と、を含む第２ピラーと、
    前記第３乃至第６導電体層と前記第８乃至第１１導電体層との間に、前記第２方向に沿って設けられた第３絶縁領域と、
    平面視において前記第３絶縁領域と離隔し、且つ前記第２導電体層と前記第７導電体層との間に設けられた第４絶縁領域と、
    を備える、半導体記憶装置。
  2. 前記第４絶縁領域は、平面視において前記第１ピラー及び前記第２ピラーの間に設けられている、
    請求項１に記載の半導体記憶装置。
  3. 前記第３絶縁領域において前記第１方向に沿って延伸し、且つ前記第２導電体層及び前記第７導電体層のいずれかを貫通して設けられ、前記第３乃至第６導電体層と前記第８乃至第１１導電体層との間の第３絶縁体層を含む第３ピラーと、
    をさらに備え、
    前記第４絶縁領域は、平面視において前記第３絶縁領域と前記第１方向及び前記第２方向に交差する第３方向に離れている、
    請求項１に記載の半導体記憶装置。
  4. 前記第３絶縁領域は、平面視において前記第２導電体層及び前記第７導電体層のいずれかと重なっている、
    請求項１に記載の半導体記憶装置。
  5. 前記第１半導体層は、前記第１ピラーの側面を介して前記第２導電体層と接触し、
    前記第２半導体層は、前記第２ピラーの側面を介して前記第７導電体層と接触する、
    請求項１に記載の半導体記憶装置。
  6. 前記第１ピラーと前記第３導電体層との間と、前記第１ピラーと前記第４導電体層との間と、前記第１ピラーと前記第５導電体層との間と、前記第１ピラーと前記第６導電体層との間には、それぞれ第１乃至第４メモリセルトランジスタとして機能し、
    前記第２ピラーと前記第８導電体層との間と、前記第２ピラーと前記第９導電体層との間と、前記第２ピラーと前記第１０導電体層との間と、前記第２ピラーと前記第１１導電体層との間には、それぞれ第５乃至第８メモリセルトランジスタとして機能する、
    請求項１に記載の半導体記憶装置。
  7. 前記第３乃至第６導電体層と前記第８乃至第１１導電体層とのそれぞれは、前記第２方向に沿って延伸して設けられている、
    請求項１に記載の半導体記憶装置。
  8. 前記第３乃至第６導電体層と前記第８乃至第１１導電体層との上方に設けられた第１２導電体層と、
    前記第１半導体層と前記第１２導電体層との間の第１コンタクトと、
    前記第２半導体層と前記第１２導電体層との間の第２コンタクトと、
    をさらに備え、
    前記第１導電体層は、ソース線として使用され、
    前記第２導電体層及び前記第７導電体層のそれぞれは、選択ゲート線として使用され、
    前記第３乃至第６導電体層と前記第８乃至第１１導電体層とのそれぞれは、ワード線として使用され、
    前記第１２導電体層は、ビット線として使用される、
    請求項１に記載の半導体記憶装置。
JP2019133747A 2019-07-19 2019-07-19 半導体記憶装置 Pending JP2021019083A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023021752A1 (ja) * 2021-08-18 2023-02-23 キオクシア株式会社 メモリシステム
US11978501B2 (en) 2022-02-10 2024-05-07 Kioxia Corporation Semiconductor memory device and method

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210097557A (ko) * 2020-01-30 2021-08-09 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
JP2023141966A (ja) * 2022-03-24 2023-10-05 キオクシア株式会社 記憶装置
JP2023177534A (ja) * 2022-06-02 2023-12-14 キオクシア株式会社 メモリデバイス

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192569A (ja) * 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR20130095499A (ko) * 2012-02-20 2013-08-28 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
US9666594B2 (en) * 2014-09-05 2017-05-30 Sandisk Technologies Llc Multi-charge region memory cells for a vertical NAND device
US10134750B2 (en) * 2014-12-30 2018-11-20 Toshiba Memory Corporation Stacked type semiconductor memory device and method for manufacturing the same
CN107548520B (zh) 2015-02-24 2021-05-25 东芝存储器株式会社 半导体存储装置及其制造方法
KR20160109971A (ko) * 2015-03-11 2016-09-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP6542149B2 (ja) 2016-03-18 2019-07-10 東芝メモリ株式会社 半導体記憶装置
KR102607833B1 (ko) * 2016-05-23 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2018164070A (ja) * 2017-03-27 2018-10-18 東芝メモリ株式会社 半導体記憶装置
JP2019050069A (ja) 2017-09-08 2019-03-28 東芝メモリ株式会社 記憶装置の制御方法
JP2019057592A (ja) * 2017-09-20 2019-04-11 東芝メモリ株式会社 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023021752A1 (ja) * 2021-08-18 2023-02-23 キオクシア株式会社 メモリシステム
US11978501B2 (en) 2022-02-10 2024-05-07 Kioxia Corporation Semiconductor memory device and method

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