JP2021019083A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2021019083A JP2021019083A JP2019133747A JP2019133747A JP2021019083A JP 2021019083 A JP2021019083 A JP 2021019083A JP 2019133747 A JP2019133747 A JP 2019133747A JP 2019133747 A JP2019133747 A JP 2019133747A JP 2021019083 A JP2021019083 A JP 2021019083A
- Authority
- JP
- Japan
- Prior art keywords
- conductor layer
- layer
- conductor
- pillar
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】半導体記憶装置の消費電力を抑制する。【解決手段】実施形態の半導体記憶装置は、第1乃至第3絶縁領域MTと、第4絶縁領域DIVと、第1及び第2ピラーMPと、を含む。複数の第1絶縁領域MTは、第1方向と交差する第2方向に沿って設けられる。第1ピラーMPは、第1方向に沿って第2導電体層SGB0を貫通し且つ複数の第1絶縁領域MT間に設けられる。複数の第2絶縁領域MTは、第2方向に沿って設けられる。第2ピラーMPは、第1方向に沿って第7導電体層SGB1を貫通し且つ複数の第2絶縁領域MT間に設けられる。第3絶縁領域MTは、第1絶縁領域MTと第2絶縁領域MTとの間に、第2方向に沿って設けられる。第4絶縁領域DIVは、平面視において第3絶縁領域MTと離隔し、且つ第2導電体層SGB0と第7導電体層SGB1との間に設けられる。【選択図】図4
Description
実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なNAND型フラッシュメモリが知られている。
半導体記憶装置の消費電力を抑制する。
実施形態の半導体記憶装置は、基板と、第1乃至第11導電体層と、第1乃至第4絶縁領域と、第1及び第2ピラーと、を含む。第1導電体層は、基板の上方に設けられる。第2導電体層は、第1導電体層の上方に設けられる。第3導電体層及び第4導電体層は、第2導電体層の上方で、互いが第1方向に離れて積層される。第5導電体層及び第6導電体層は、第2導電体層の上方で、第3導電体層及び第4導電体層と互いに離隔しつつ同じ層にそれぞれ設けられる。複数の第1絶縁領域は、第3導電体層と第5導電体層との間、且つ第4導電体層と第6導電体層との間に、第1方向と交差する第2方向に沿って設けられる。第1ピラーは、第1方向に沿って前記第2導電体層を貫通し且つ複数の第1絶縁領域間に設けられ、第1半導体層と第1絶縁体層とを含む。第1半導体層は、第1導電体層と接触している。第1絶縁体層は、第1半導体層と第2乃至第6導電体層との間に設けられる。第7導電体層は、第1導電体層の上方で、第2導電体層と互いに離隔しつつ同じ層に設けられる。第8導電体層及び第9導電体層は、第7導電体層の上方で、互いが第1方向に離れて積層される。第10導電体層及び第11導電体層は、第7導電体層の上方で、第8導電体層及び第9導電体層と互いに離隔しつつ同じ層にそれぞれ設けられる。複数の第2絶縁領域は、第8導電体層と第10導電体層との間且つ第9導電体層と第11導電体層との間に、第2方向に沿って設けられる。第2ピラーは、第1方向に沿って前記第7導電体層を貫通し且つ複数の第2絶縁領域間に設けられ、第2半導体層と第2絶縁体層とを含む。第2半導体層は、第1導電体層と接触している。第2絶縁体層は、第2半導体層と第7乃至第11導電体層との間に設けられる。第3絶縁領域は、第3乃至第6導電体層と第8乃至第11導電体層との間に、第2方向に沿って設けられる。第4絶縁領域は、平面視において第3絶縁領域と離隔し、且つ第2導電体層と第7導電体層との間に設けられる。
以下に、実施形態について図面を参照して説明する。実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同様に、参照符号を構成する数字の後の文字は、同じ数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字又は数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字又は数字のみを含んだ参照符号により参照される。
[1]実施形態
以下に、実施形態に係る半導体記憶装置1について説明する。
以下に、実施形態に係る半導体記憶装置1について説明する。
[1−1]半導体記憶装置1の構成
[1−1−1]半導体記憶装置1の全体構成
図1は、実施形態に係る半導体記憶装置1の構成例を示している。半導体記憶装置1は、データを不揮発に記憶することが可能なNAND型フラッシュメモリであり、外部のメモリコントローラ2によって制御可能である。
[1−1−1]半導体記憶装置1の全体構成
図1は、実施形態に係る半導体記憶装置1の構成例を示している。半導体記憶装置1は、データを不揮発に記憶することが可能なNAND型フラッシュメモリであり、外部のメモリコントローラ2によって制御可能である。
図1に示すように、半導体記憶装置1は、例えばメモリセルアレイ10、コマンドレジスタ11、アドレスレジスタ12、シーケンサ13、ドライバモジュール14、ロウデコーダモジュール15、並びにセンスアンプモジュール16を備えている。
メモリセルアレイ10は、複数のブロックBLK0〜BLKn(nは1以上の整数)を含んでいる。ブロックBLKは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ10には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば1本のビット線と1本のワード線とに関連付けられている。メモリセルアレイ10の詳細な構成については後述する。
コマンドレジスタ11は、半導体記憶装置1がメモリコントローラ2から受信したコマンドCMDを保持する。コマンドCMDは、例えばシーケンサ13に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ12は、半導体記憶装置1がメモリコントローラ2から受信したアドレス情報ADDを保持する。アドレス情報ADDは、例えばブロックアドレスBAd、ページアドレスPAd、及びカラムアドレスCAdを含んでいる。例えば、ブロックアドレスBAd、ページアドレスPAd、及びカラムアドレスCAdは、それぞれブロックBLK、ワード線、及びビット線の選択に使用される。
シーケンサ13は、半導体記憶装置1全体の動作を制御する。例えば、シーケンサ13は、コマンドレジスタ11に保持されたコマンドCMDに基づいてドライバモジュール14、ロウデコーダモジュール15、及びセンスアンプモジュール16等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール14は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール14は、例えばアドレスレジスタ12に保持されたページアドレスPAdに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール15は、アドレスレジスタ12に保持されたブロックアドレスBAdに基づいて、対応するメモリセルアレイ10内の1つのブロックBLKを選択する。そして、ロウデコーダモジュール15は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックBLK内の選択されたワード線に転送する。
センスアンプモジュール16は、書き込み動作において、メモリコントローラ2から受信した書き込みデータDATに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール16は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータDATとしてメモリコントローラ2に転送する。
以上で説明した半導体記憶装置1及びメモリコントローラ2は、それらの組み合わせにより1つの半導体装置を構成しても良い。このような半導体装置としては、例えばSDTMカードのようなメモリカードや、SSD(solid state drive)等が挙げられる。
[1−1−2]メモリセルアレイ10の回路構成
図2は、実施形態におけるメモリセルアレイ10の回路構成の一例を示している。各ブロックBLKは、例えば4つのストリングユニットSU0〜SU3を含み、同じブロックBLKに含まれた2つのストリングユニットSU0及びSU1が図2に示されている。
図2は、実施形態におけるメモリセルアレイ10の回路構成の一例を示している。各ブロックBLKは、例えば4つのストリングユニットSU0〜SU3を含み、同じブロックBLKに含まれた2つのストリングユニットSU0及びSU1が図2に示されている。
図2に示すように、各ストリングユニットSUは、複数のメモリグループMGを含んでいる。複数のメモリグループMGは、それぞれビット線BL0〜BLm(mは1以上の整数)に関連付けられ、各々が2つのNANDストリングNSa及びNSbと選択トランジスタSTBとを含んでいる。NANDストリングNSaは、メモリセルトランジスタMCa0〜MCa7並びに選択トランジスタSTa1及びSTa2を含んでいる。NANDストリングNSbは、メモリセルトランジスタMCb0〜MCb7並びに選択トランジスタSTb1及びSTb2を含んでいる。
選択トランジスタSTBは、ストリングユニットSUの選択に使用される。選択トランジスタSTa1及びSTb1並びに選択トランジスタSTa2及びSTb2のそれぞれは、ストリングユニットSU及びNANDストリングNSのそれぞれの選択に使用される。メモリセルトランジスタMCa及びMCbのそれぞれは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。以下に、1つのメモリグループMGに着目して、メモリグループMG内の素子の具体的な接続状態の一例について説明する。
NANDストリングNSaにおいて、メモリセルトランジスタMCa0〜MCa7は、直列接続される。選択トランジスタSTa1のソースは、直列接続されたメモリセルトランジスタMCa0〜MCa7の一端に接続される。直列接続されたメモリセルトランジスタMCa0〜MCa7の他端は、選択トランジスタSTa2のドレインに接続される。
NANDストリングNSbにおいて、メモリセルトランジスタMCb0〜MCb7は、直列接続される。選択トランジスタSTb1のソースは、直列接続されたメモリセルトランジスタMCb0〜MCb7の一端に接続される。直列接続されたメモリセルトランジスタMCb0〜MCb7の他端は、選択トランジスタSTb2のドレインに接続される。
選択トランジスタSTa1及びSTb1のそれぞれのドレインは、当該メモリグループMGに関連付けられたビット線BLに共通接続される。選択トランジスタSTa2及びSTb2のそれぞれのソースは、選択トランジスタSTBのドレインに共通接続される。選択トランジスタSTBのソースは、ソース線SLに接続される。
同一のブロックBLKに含まれた複数の選択トランジスタSTa1のそれぞれのゲートは、ストリングユニットSU毎に共通の選択ゲート線SGDaに接続される。具体的には、ストリングユニットSU0に含まれた選択トランジスタSTa1は、選択ゲート線SGDa0に共通接続される。ストリングユニットSU1に含まれた選択トランジスタSTa1は、選択ゲート線SGDa1に共通接続される。同様に、図示されないストリングユニットSU2及びSU3に含まれた選択トランジスタSTa1は、それぞれ選択ゲート線SGDa2及びSGDa3に共通接続される。
同一のブロックBLKに含まれた複数の選択トランジスタSTb1のそれぞれのゲートは、ストリングユニットSU毎に共通の選択ゲート線SGDbに接続される。具体的には、ストリングユニットSU0に含まれた選択トランジスタSTb1は、選択ゲート線SGDb0に共通接続される。ストリングユニットSU1に含まれた選択トランジスタSTa1は、選択ゲート線SGDb1に共通接続される。同様に、図示されないストリングユニットSU2及びSU3に含まれた選択トランジスタSTb1は、それぞれ選択ゲート線SGDb2及びSGDb3に共通接続される。
同一のブロックBLKに含まれたメモリセルトランジスタMCa0〜MCa7のそれぞれの制御ゲートは、それぞれワード線WLa0〜WLa7に共通接続される。同一のブロックBLKに含まれたメモリセルトランジスタMCb0〜MCb7のそれぞれの制御ゲートは、それぞれワード線WLb0〜WLb7に共通接続される。
同一のブロックBLKに含まれた複数の選択トランジスタSTa2のそれぞれのゲートは、選択ゲート線SGSaに共通接続される。同一のブロックBLKに含まれた複数の選択トランジスタSTb2のそれぞれのゲートは、選択ゲート線SGSbに共通接続される。同一のブロックBLKに含まれた複数の選択トランジスタSTBのそれぞれのゲートは、選択ゲート線SGBに共通接続される。
以上で説明したメモリセルアレイ10の回路構成において、ビット線BLは、例えば同一のカラムアドレスが割り当てられたメモリグループMG(NANDストリングNSa及びNSbの組)によって共有される。ソース線SLは、例えば複数のブロックBLK間で共有される。選択ゲート線SGBは、ブロックBLK毎に設けられる。ワード線WLa及びWLb、選択ゲート線SGDa及びSGDb、並びに選択ゲート線SGSa、SGSb及びSGBのそれぞれは、独立に制御され得る。
尚、以上の説明では、選択ゲート線SGDa0〜SGDa3並びにSGDb0〜SGDb3が互いに独立している場合について例示したが、選択ゲート線SGDは隣り合うストリングユニットSU間で共有される場合がある。この場合、選択ゲート線SGDに対応する1本の配線には、例えば選択ゲート線SGDa0〜SGDa3並びにSGDb0〜SGDb3のうち2種類の選択ゲート線SGDの機能が割り当てられても良い。また、1種類の選択ゲート線SGDの機能が、2本以上の配線に割り当てられても良い。
[1−1−3]メモリセルアレイ10の構造
以下に、実施形態に係る半導体記憶装置1が備えるメモリセルアレイ10の構造の一例について説明する。尚、以下で参照される図面において、X方向はワード線WLの延伸方向に対応し、Y方向はビット線BLの延伸方向に対応し、Z方向は半導体記憶装置1の形成に使用される半導体基板30の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
以下に、実施形態に係る半導体記憶装置1が備えるメモリセルアレイ10の構造の一例について説明する。尚、以下で参照される図面において、X方向はワード線WLの延伸方向に対応し、Y方向はビット線BLの延伸方向に対応し、Z方向は半導体記憶装置1の形成に使用される半導体基板30の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
(メモリセルアレイ10の平面レイアウト)
図3は、実施形態におけるメモリセルアレイ10の平面レイアウトの一例を、選択ゲート線SGDa及びSGDbに注目して示している。図3には、順に並んだ3つのブロックBLK0〜BLK3に対応する領域が抽出されている。図3に示すように、メモリセルアレイ10の領域は、セル領域CA並びにリプレース領域RA1及びRA2を含んでいる。また、メモリセルアレイ10は、複数のメモリトレンチMT、複数のメモリピラーMP、及び複数のリプレースホールSTHを含んでいる。
図3は、実施形態におけるメモリセルアレイ10の平面レイアウトの一例を、選択ゲート線SGDa及びSGDbに注目して示している。図3には、順に並んだ3つのブロックBLK0〜BLK3に対応する領域が抽出されている。図3に示すように、メモリセルアレイ10の領域は、セル領域CA並びにリプレース領域RA1及びRA2を含んでいる。また、メモリセルアレイ10は、複数のメモリトレンチMT、複数のメモリピラーMP、及び複数のリプレースホールSTHを含んでいる。
セル領域CA並びにリプレース領域RA1及びRA2のそれぞれは、Y方向に延伸した領域である。セル領域CAは、リプレース領域RA1及びRA2によってX方向に挟まれている。選択ゲート線SGDa及びSGDbのそれぞれは、X方向に沿って延伸した部分を有し、セル領域CA並びにリプレース領域RA1及びRA2を横切っている。選択ゲート線SGDa及びSGDbは、Y方向において交互に配置される。
各メモリトレンチMTは、隣り合う選択ゲート線SGDa及びSGDb間に配置される。メモリトレンチMTは、X方向に沿って延伸した部分を有し、Y方向において隣り合う配線層間を分離している。メモリトレンチMTには、例えば絶縁体が埋め込まれる。
各メモリピラーMPは、メモリグループMGとして機能し、セル領域CA内で1本のメモリトレンチMTと重なって配置される。そして、各メモリピラーMPは、重なったメモリトレンチMTを分断し、分断したメモリトレンチMTと隣り合う選択ゲート線SGDa及びSGDbのそれぞれと接触している。メモリピラーMPと選択ゲート線SGDaとの対向部分は、選択トランジスタSTa1として機能する。メモリピラーMPと選択ゲート線SGDbとの対向部分は、選択トランジスタSTb1として機能する。
各メモリピラーMPには、少なくとも1本のビット線BLが重なって設けられ、1本のビット線BLが電気的に接続される。各ブロックBLKに対応する領域において、複数のメモリピラーMPは、例えば4列の千鳥状に配置される。そして、隣り合うブロックBLKの境界部分には、メモリピラーMPが重なっていないメモリトレンチMTが配置される。言い換えると、メモリセルアレイ10は、メモリピラーMPが重なっていないメモリトレンチMTにより区切られることによって、ブロックBLK単位に分割される。
各リプレースホールSTHは、積層配線の形成時に使用される。例えば、複数のリプレースホールSTHは、リプレース領域RA1において偶数番目に並んだメモリトレンチMTと重なって配置されたリプレースホールSTHと、リプレース領域RA2において奇数番目に並んだメモリトレンチMTと重なって配置されたリプレースホールSTHとを含んでいる。各リプレースホールSTHは、重なったメモリトレンチMTを分断し、分断したメモリトレンチMTと隣り合う選択ゲート線SGDa及びSGDbのそれぞれと接触している。リプレースホールSTHには、例えば絶縁体が埋め込まれている。
図4は、実施形態におけるメモリセルアレイ10の平面レイアウトの一例を、選択ゲート線SGBに注目して示している。図4には、図3と同様の領域が抽出されている。図4に示すように、メモリセルアレイ10は、複数のスリットDIVをさらに含んでいる。
各選択ゲート線SGBは、X方向に沿って延伸した部分を有し、セル領域CA並びにリプレース領域RA1及びRA2を横切っている。選択ゲート線SGBには、複数のメモリピラーMPと複数のリプレースホールSTHとが貫通している。メモリピラーMPと選択ゲート線SGBとの対向部分は、選択トランジスタSTBとして機能する。
スリットDIVは、X方向に沿って延伸した部分を有し、Y方向において隣り合う選択ゲート線SGB間を分離している。言い換えると、隣り合うブロックBLK内で隣り合う選択ゲート線SGB間には、スリットDIVが配置される。さらに言い換えると、選択ゲート線SGBとスリットDIVとは、Y方向において交互に配置される。スリットDIVには、例えば絶縁体が埋め込まれている。
また、実施形態におけるメモリセルアレイ10では、メモリピラーMP、メモリトレンチMT、及びリプレースホールSTHのそれぞれと、スリットDIVとが離れて設けられる。つまり、スリットDIVは、隣り合うブロックBLKの境界部分に配置されたメモリトレンチMTを基準として、一方のブロックBLK側に寄って配置される。言い換えると、スリットDIVは、隣り合うブロックBLKのうち一方のブロックBLK内で端部に配置された選択ゲート線SGDやワード線WLと重なって配置される。各スリットDIVは、選択ゲート線SGBの抵抗値が一定になるように、同様の方向にずれて配置されることが好ましい。この場合、各ブロックBLK内の積層配線(選択ゲート線SGDやワード線WL等)には、例えば1本ずつスリットDIVが重なって設けられる。
図5は、実施形態におけるメモリセルアレイ10の平面レイアウトの一例を、ワード線WLa及びWLbに注目して示している。図5には、ブロックBLK0及びBLK1の境界部分のメモリトレンチMTとリプレースホールSTHとを含む領域が抽出されている。図5に示すように、メモリピラーMPは、コア部材20、半導体層21、トンネル絶縁膜22、絶縁膜23、及びブロック絶縁膜24を含んでいる。
ワード線WLa及びWLbのそれぞれは、X方向に沿って延伸した部分を有し、セル領域CA並びにリプレース領域RA1及びRA2を横切っている。ワード線WLa及びWLbはY方向において交互に配置され、ワード線WLa及びWLb間にはメモリトレンチMTが配置される。つまり、ワード線WLa及びWLbのそれぞれは、メモリピラーMPとリプレースホールSTHとのそれぞれと接触した部分を有している。
また、ワード線WLa及びWLbのそれぞれは、ブロックBLK毎に端部が電気的に接続された構造を有している。例えば、ブロックBLK内のワード線WLは、ワード線WLを櫛形に設けることによって電気的に接続される。これに限定されず、ブロックBLK内のワード線WLは、ライン状のワード線WLの組を異なる配線層を介して接続することによって電気的に接続されても良い。
メモリピラーMP内のコア部材20は、メモリピラーMPの中央部に設けられる。半導体層21は、コア部材20の周囲を囲っている。トンネル絶縁膜22は、半導体層21の周囲を囲っている。絶縁膜23は、トンネル絶縁膜22の周囲を囲っている。ブロック絶縁膜24は、絶縁膜23の周囲を囲っている。また、ブロック絶縁膜24は、隣り合うワード線WLa及びWLbと、当該隣り合うワード線WLa及びWLb間のメモリトレンチMTとのそれぞれと接触している。
メモリピラーMPとワード線WLaとの対向部分は、メモリセルトランジスタMCaとして機能する。メモリピラーMPとワード線WLbとの対向部分は、メモリセルトランジスタMCbとして機能する。例えば、コア部材20は、例えば酸化シリコン(SiO2)等の絶縁体を含んでいる。半導体層21は、例えばシリコン(Si)を含んでいる。トンネル絶縁膜22及びブロック絶縁膜24のそれぞれは、例えば酸化シリコン(SiO2)を含んでいる。絶縁膜23は、例えば窒化シリコン(SiN)を含んでいる。
(メモリセルアレイ10の断面構造)
図6は、図5のVI−VI線に沿った断面図であり、ブロックBLK0及びBLK1の境界部分のメモリトレンチMTとメモリピラーMPとを含むメモリセルアレイ10の断面構造の一例を示している。図6に示すように、メモリセルアレイ10は、例えば導電体層31、32、33a、33b、34a、34b、35a、35b及び36、絶縁体層40〜45、並びに絶縁体50及び51、並びに複数のコンタクトCVを含んでいる。以下に、メモリセルアレイ10の詳細な断面構造について、下層から順に説明する。
図6は、図5のVI−VI線に沿った断面図であり、ブロックBLK0及びBLK1の境界部分のメモリトレンチMTとメモリピラーMPとを含むメモリセルアレイ10の断面構造の一例を示している。図6に示すように、メモリセルアレイ10は、例えば導電体層31、32、33a、33b、34a、34b、35a、35b及び36、絶縁体層40〜45、並びに絶縁体50及び51、並びに複数のコンタクトCVを含んでいる。以下に、メモリセルアレイ10の詳細な断面構造について、下層から順に説明する。
半導体基板30上に、絶縁体層40を介して導電体層31が設けられる。図示が省略されているが、絶縁体層40の内部には、例えばセンスアンプモジュール16等の回路が設けられる。導電体層31は、例えばXY平面に沿って広がった板状に形成され、ソース線SLとして使用される。導電体層31は、例えばリン(P)がドープされたシリコン(Si)を含んでいる。導電体層31は、複数種類の半導体層を含んでいても良いし、金属の層を含んでいても良い。
導電体層31上に、絶縁体層41を介して導電体層32が設けられる。導電体層32は、例えばXY平面に沿って広がった板状に形成され、選択ゲート線SGBとして使用される。また、導電体層32は、半導体記憶装置1の製造時におけるエッチングストッパーとしても使用される。導電体層32は、例えばリン(P)がドープされたシリコン(Si)を含んでいる。
導電体層32上に、絶縁体層42を介して導電体層33が設けられる。導電体層33は、例えばXY平面に沿って広がった板状に形成され、選択ゲート線SGSとして使用される。導電体層33は、例えばタングステン(W)を含んでいる。
導電体層33上に、絶縁体層43と導電体層34とが交互に積層される。導電体層34は、例えばXY平面に沿って広がった板状に形成される。積層された複数の導電体層34は、半導体基板30側から順に、それぞれワード線WL0〜WL7として使用される。導電体層34は、例えばタングステン(W)を含んでいる。
最上層の導電体層34上に、絶縁体層44を介して導電体層35が設けられる。導電体層35は、例えばXY平面に沿って広がった板状に形成され、選択ゲート線SGDとして使用される。導電体層35は、例えばタングステン(W)を含んでいる。
導電体層35上に、絶縁体層45を介して導電体層36が設けられる。導電体層36は、例えばY方向に沿って延伸したライン状に形成され、ビット線BLとして使用される。つまり、図示されない領域において複数の導電体層36は、X方向に沿って配列している。導電体層36は、例えば銅(Cu)を含んでいる。
メモリピラーMPの各々は、Z方向に沿って延伸して設けられ、導電体層32〜35並びに絶縁体層41〜44を貫通している。メモリピラーMP内のコア部材20は、Z方向に沿って延伸して設けられる。コア部材20の上端は、導電体層35よりも上層に含まれる。コア部材20の下端は、導電体層31が形成された層内に含まれる。半導体層21は、コア部材20の周囲を覆っている。トンネル絶縁膜22は、半導体層21の側面及び底面を覆っている。絶縁膜23は、トンネル絶縁膜22の側面及び底面を覆っている。ブロック絶縁膜24は、絶縁膜23の側面及び底面を覆っている。導電体層31は、メモリピラーMPの側面を介して半導体層21と接触している。
メモリピラーMP内の半導体層21上には、柱状のコンタクトCVが設けられる。コンタクトCV上には、1個の導電体層36(ビット線BL)が接触している。同じカラムアドレスに関連付けられたメモリグループMGに対応するメモリピラーMPは、コンタクトCVを介して共通の導電体層36に接続される。
メモリトレンチMTは、導電体層33〜35並びに絶縁体層42〜44を分断している。そして、メモリトレンチMT内には、絶縁体50が埋め込まれている。絶縁体50の上端は、絶縁体層45と接触している。絶縁体50の下端は、導電体層32と接触している。メモリトレンチMTには、複数種類の材料が埋め込まれていても良く。少なくとも隣り合う導電体層間を絶縁出来ていれば良い。
これにより、導電体層33は、選択ゲート線SGSa及びSGSbにそれぞれ対応する導電体層33a及び33bに分離される。導電体層34は、ワード線WLa及びWLbにそれぞれ対応する導電体層34a及び34bに分離される。導電体層35は、選択ゲート線SGDa及びSGDbにそれぞれ対応する導電体層35a及び35bに分離される。
スリットDIVは、導電体層32を分断している。そして、スリットDIVには、絶縁体51が埋め込まれている。絶縁体51の上端は、絶縁体層42と接触している。絶縁体51の下端は、絶縁体層41と接触している。また、スリットDIVは、メモリピラーMPとメモリトレンチMTとのそれぞれと離れている。尚、絶縁体51と絶縁体層42とは、一体で形成されても良い。スリットDIVには、複数種類の材料が埋め込まれていても良く。少なくとも隣り合う導電体層間を絶縁出来ていれば良い。
これにより、導電体層32は、ブロックBLK毎に分離される。具体的には、ブロックBLK0の選択ゲート線SGB0に対応する導電体層32と、ブロックBLK1の選択ゲート線SGB1に対応する導電体層32との間が、スリットDIVによって分離される。他のブロックBLK間の導電体層32も同様に、スリットDIVによって分離される。
図7は、図5のVII−VII線に沿った断面図であり、ブロックBLKの境界部分から離れたメモリトレンチMTとリプレースホールSTHとを含むメモリセルアレイ10の断面構造の一例を示している。図7に示すように、メモリセルアレイ10は、絶縁体52をさらに含んでいる。
リプレースホールSTHは、メモリトレンチMT(絶縁体50)を分断し、導電体層32及び絶縁体層41を貫通している。そして、リプレースホールSTH内には、絶縁体52が埋め込まれている。絶縁体52の上端は、絶縁体層45と接触している。絶縁体52の下端は、導電体層31と接触している。また、リプレースホールSTHは、図示されない領域において、導電体層33a、33b、34a、34b、35a及び35b並びに絶縁体層42〜44のそれぞれと接触している。つまり、隣り合う導電体層33a及び33b間と、隣り合う導電体層34a及び34b間と、隣り合う導電体層35a及び35b間とのそれぞれは、メモリトレンチMT内の絶縁体50と、当該絶縁体50を分断するスリットDIV及びメモリピラーMPとの組によって、電気的に絶縁されている。
以上で説明した実施形態に係る半導体記憶装置1において、メモリセルトランジスタMCa及びMCbは、絶縁膜23を電荷蓄積層として使用している。メモリセルトランジスタMCa及びMCb、並びに選択トランジスタSTa1、STb1、STa2、STb2及びSTBは、チャネル(半導体層21)を共有している。Z方向に並んだ選択トランジスタSTa1及びSTa2並びにメモリセルトランジスタMCa0〜MCa7の組が、NANDストリングNSaに対応している。Z方向に並んだ選択トランジスタSTb1及びSTb2並びにメモリセルトランジスタMCb0〜MCb7の組が、NANDストリングNSbに対応している。
また、半導体基板30の表面と平行な方向(例えばY方向)において、メモリセルトランジスタMCa0〜MCa7並びに選択トランジスタSTa1及びSTa2は、それぞれメモリセルトランジスタMCb0〜MCb7並びに選択トランジスタSTb1及びSTb2と対向している。言い換えると、メモリセルトランジスタMCa0〜MCa7並びに選択トランジスタSTa1及びSTa2は、それぞれメモリセルトランジスタMCb0〜MCb7並びに選択トランジスタSTb1及びSTb2と、メモリトレンチMTによって分割された領域を介して隣り合っている。
[1−2]実施形態の効果
以上で説明した実施形態に係る半導体記憶装置1に依れば、半導体記憶装置1の消費電力を抑制することが出来る。以下に、実施形態に係る半導体記憶装置1の詳細な効果について説明する。
以上で説明した実施形態に係る半導体記憶装置1に依れば、半導体記憶装置1の消費電力を抑制することが出来る。以下に、実施形態に係る半導体記憶装置1の詳細な効果について説明する。
メモリセルが三次元に積層された半導体記憶装置において、記憶密度を向上させるためには、メモリピラーMPを2つの領域で分割して動作させることが考えられる。例えば、半導体記憶装置は、メモリピラーMPと接触し且つ2つに分割されたワード線WL等の積層配線を独立に制御することによって、1本のメモリピラーMPを2本のNANDストリングNSa及びNSbとして機能させることが出来る。
このような半導体記憶装置では、メモリセルトランジスタMCや積層配線を分割するために、メモリトレンチMTが形成される。そして、メモリトレンチMTが形成される場合にはスリットを介した置換処理を実行することが出来なくなるため、リプレースホールSTHを用いた置換処理が実行される。リプレースホールSTHを介した置換処理が使用される場合、メモリトレンチMTによってブロックBLKの境界が形成される。このため、メモリトレンチMTの配置には様々な制約が存在する。
ここで、分割された積層配線の形成方法について簡潔に説明する。分割された積層配線の形成には、まず犠牲部材SMと絶縁体層とが交互に積層される。次に、積層された犠牲部材SMを分割するようにメモリトレンチMTが形成され、メモリトレンチMTの内部が絶縁体で埋め込まれる。そして、メモリトレンチMTと重なるようにメモリピラーMPが形成される。この時点における製造途中のメモリセルアレイ10の構造の一例が、図8及び図9に示されている。図8は、実施形態に係る半導体記憶装置1における製造途中のメモリセルアレイ10の平面レイアウトの一例を、ワード線WLが形成される配線層に注目して示している。図9は、図8のIX−IX線に沿った断面図である。
図8に示すように、例えばメモリトレンチMTは、リプレースホールSTHが形成される領域において分離して形成される。このため、積層された犠牲部材SMは、メモリトレンチMTが分離した部分において連続的に設けられる。この犠牲部材SMが連続的に設けられた部分に対応する傾き防止部IBPは、メモリトレンチMT形成時において積層構造の倒壊を抑制することが出来る。そして、傾き防止部IBP内の犠牲部材SMは、リプレースホールSTHの形成により除去される。これにより、積層された犠牲部材SMが、ワード線WLa及びWLb等の配線に対応して分離される。
犠牲部材SMを分離させるためには、傾き防止部IBPの近傍のメモリトレンチMTとリプレースホールSTHの一部とを重ねて配置することが好ましい。しかしながら、メモリトレンチMTとリプレースホールSTHとの重なり部分OPは、リプレースホールSTHの加工時においてオーバーエッチングの恐れがある。言い換えると、リプレースホールSTHの加工において、重なり部分OPが原因の加工段差が形成される恐れがある。
例えば、半導体記憶装置1においてソース線SLは、ワード線WL等と同様にリプレースホールSTHを介した置換処理によって形成される。このため、リプレースホールSTH形成前においてソース線SLに対応する部分には、図9に示すように、例えば半導体層60、保護層61、犠牲部材62、保護層63、及び半導体層64が積層される。
ソース線SLの置換処理では、まずリプレースホールSTHを介して保護層61及び63並びに犠牲部材62と、メモリピラーMP側面のブロック絶縁膜24、絶縁膜23及びトンネル絶縁膜22の一部とが除去される。そして、犠牲部材62等が除去された空間に半導体が埋め込まれることにより、ソース線SLに対応する導電体層31が形成される。
ソース線SLの置換処理において、リプレースホールSTHの底部は、犠牲部材62で止めることが好ましい。しかしながら、メモリトレンチMTが導電体層32を分断していると仮定すると、重なり部分OPにおいてオーバーエッチングが発生して、リプレースホールSTHが保護層61まで貫通する場合がある。このような場合に、ソース線SLに対応する積層構造が、犠牲部材62や保護層61及び63を除去する工程において意図しない形状に加工され、ソース線SLのショート不良等の要因になる恐れがある。
従って、メモリトレンチMTの底部は、深穴や深溝の加工時のエッチングストッパーとして使用される導電体層32で止めておくことが好ましい。メモリトレンチMTが導電体層32で止められた場合、選択ゲート線SGD及びSGS並びにワード線WLがブロックBLK毎に分断される一方で、ブロックBLK間の選択ゲート線SGBが一体で形成される。その結果、選択トランジスタSTBをブロックBLK毎に制御することが出来なくなり、選択ゲート線SGBの駆動に伴う消費電力が増加する恐れがある。
これに対して、実施形態に係る半導体記憶装置1では、犠牲部材SMを積層する前に、スリットDIVによって導電体層32を分断している。スリットDIVは、メモリトレンチMT、リプレースホールSTH、及びメモリピラーMPのそれぞれと重ならないように配置され、スリットDIVには、例えば酸化膜が埋め込まれる。
これにより、実施形態に係る半導体記憶装置1は、メモリトレンチMT、リプレースホールSTH、及びメモリピラーMPの加工前のエッチングストッパー(導電体層32)を残し、且つ選択ゲート線SGBをブロックBLK毎に分離することが出来る。その結果、実施形態に係る半導体記憶装置1は、選択ゲート線SGBをブロックBLK毎に制御することが出来、消費電力を抑制することが出来る。また、実施形態に係る半導体記憶装置1は、メモリトレンチMT、リプレースホールSTH、及びメモリピラーMPの加工において導電体層32をエッチングストッパーとして使用することが出来るため、ソース線SL起因の不良の発生を抑制することが出来る。
[2]その他の変形例等
実施形態では、メモリピラーMP内の半導体層21がメモリピラーMPの側面を介して導電体層31(ソース線SL)と電気的に接続される場合について例示したが、これに限定されない。例えば、半導体記憶装置1は、メモリピラーMP内の半導体層21とソース線SLとが、メモリピラーMPの底部を介して接続されても良い。
実施形態では、メモリピラーMP内の半導体層21がメモリピラーMPの側面を介して導電体層31(ソース線SL)と電気的に接続される場合について例示したが、これに限定されない。例えば、半導体記憶装置1は、メモリピラーMP内の半導体層21とソース線SLとが、メモリピラーMPの底部を介して接続されても良い。
図10は、実施形態の変形例に係る半導体記憶装置1が備えるメモリセルアレイ10の断面構造の一例であり、図6と同様の領域を示している。図10に示すように、実施形態の変形例に係る半導体記憶装置1では、メモリピラーMPの底部に設けられたブロック絶縁膜24、絶縁膜23、及びトンネル絶縁膜22のそれぞれの一部が除去される。そして、メモリピラーMP内の半導体層21が、メモリピラーMPの底部において導電体層31と接触している。このような場合においても、実施形態と同様にスリットDIVを設けることによって、実施形態と同様の効果を得ることが出来る。
実施形態では、隣り合うブロックBLKの選択ゲート線SGBが1本のスリットDIVによって分断される場合について例示したが、隣り合うブロックBLKの選択ゲート線SGBは、2本以上のスリットDIVによって分断されても良い。このように、スリットDIVは、少なくとも隣り合うブロックBLKの選択ゲート線SGBを分離し、且つ平面視においてメモリピラーMP、リプレースホールSTH、及びメモリトレンチMTと離れていれば良く、任意の本数で形成され得る。
実施形態では、メモリセルトランジスタMCの電荷蓄積層が絶縁膜である場合について例示したが、半導体や金属のような導電体が電荷蓄積層として使用されても良い。つまり、半導体記憶装置1は、絶縁膜23が導電体に置き換えられたフローティングゲート型のメモリセルトランジスタMCを備えていても良い。メモリセルトランジスタMCの構成は、メモリピラーMP内の電荷蓄積層の構造に応じて設計される。
例えば、各メモリピラーMPにおいて、電荷蓄積層がY方向及びZ方向の両方向でメモリセルトランジスタMC毎に分離されている場合は、電荷蓄積層として絶縁膜及び導電体のいずれも使用することが出来る。電荷蓄積層として使用される導電体は、半導体、金属、及び絶縁体のうち2種類以上を用いた積層構造を有していても良い。一方で、各メモリピラーMPにおいて、電荷蓄積層がY方向及びZ方向の両方向でメモリセルトランジスタMC毎に分離されていない場合は、電荷蓄積層として絶縁膜が使用される。
尚、同一のメモリグループMGに対応するトンネル絶縁膜及びブロック絶縁膜のそれぞれは、電荷蓄積層がY方向及びZ方向でメモリセルトランジスタMC毎に分離されているか否かに依らず、NANDストリングNSa及びNSb内のトランジスタで共有されていても分離されていても良い。また、同一のメモリグループMGに対応するトンネル絶縁膜及びブロック絶縁膜のそれぞれは、メモリピラーMP内でZ方向に延伸している場合に、メモリセルトランジスタMC毎に分離されていても良い。
実施形態において、メモリピラーMPは、複数のピラーがZ方向に2本以上連結された構造であっても良い。また、メモリピラーMPは、選択ゲート線SGDに対応するピラーと、ワード線WLに対応するピラーとが連結された構造であっても良い。メモリピラーMPの配置は4列の千鳥状に限定されず、任意の配置にされ得る。各メモリピラーMPと重なるビット線BLの本数は、任意の本数に設計され得る。
実施形態において、メモリセルアレイ10は、ワード線WL0及び選択ゲート線SGS間と、ワード線WL7及び選択ゲート線SGD間とのそれぞれに、1本以上のダミーワード線を有していても良い。ダミーワード線が設けられる場合、メモリセルトランジスタMC0及び選択トランジスタST2間と、メモリセルトランジスタMC7及び選択トランジスタST1間とのそれぞれには、ダミーワード線の本数に対応してダミートランジスタが設けられる。ダミートランジスタは、メモリセルトランジスタMCと同様の構造を有し、データの記憶に使用されないトランジスタである。メモリピラーMPがZ方向に2本以上連結される場合、ピラーの連結部分の近傍のメモリセルトランジスタMCがダミートランジスタとして使用されても良い。
上記実施形態では、半導体記憶装置1がメモリセルアレイ10下にセンスアンプモジュール16等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置1は、センスアンプモジュール16等が設けられたチップと、メモリセルアレイ10が設けられたチップとが貼り合わされた構造であっても良い。
上記実施形態で説明に使用した図面では、メモリピラーMPの外径が層位置に応じて変化しない場合が例示されているが、これに限定されない。例えば、メモリピラーMPは、テーパー形状や逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、リプレースホールSTHがテーパー形状や逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置1の製造工程において形成されたホール内に設けられた構造体であることを示している。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…半導体記憶装置、2…メモリコントローラ、10…メモリセルアレイ、11…コマンドレジスタ、12…アドレスレジスタ、13…シーケンサ、14…ドライバモジュール、15…ロウデコーダモジュール、16…センスアンプモジュール、20…コア部材、21…半導体層、22…トンネル絶縁膜、23…絶縁膜、24…ブロック絶縁膜、30…半導体基板、31〜36…導電体層、40〜45…絶縁体層、50〜52…絶縁体、60…半導体層、61,63…保護層、SM,62…犠牲部材、64…半導体層、CA…セル領域、RA…リプレース領域、BL…ビット線、WL…ワード線、SGD,SGS,SGB…選択ゲート線、BLK…ブロック、SU…ストリングユニット、MG…メモリグループ、NS…NANDストリング、MC…メモリセルトランジスタ、ST1,ST2…選択トランジスタ
Claims (8)
- 基板と、
前記基板の上方に設けられた第1導電体層と、
前記第1導電体層の上方に設けられた第2導電体層と、
前記第2導電体層の上方で、互いが第1方向に離れて積層された第3導電体層及び第4導電体層と、
前記第2導電体層の上方で、前記第3導電体層及び前記第4導電体層と互いに離隔しつつ同じ層にそれぞれ設けられた第5導電体層及び第6導電体層と、
前記第3導電体層と前記第5導電体層との間、且つ前記第4導電体層と前記第6導電体層との間に、前記第1方向と交差する第2方向に沿って設けられた複数の第1絶縁領域と、
前記第1方向に沿って前記第2導電体層を貫通し且つ前記複数の第1絶縁領域間に設けられ、前記第1導電体層と接触した第1半導体層と、前記第1半導体層と前記第2乃至第6導電体層との間に設けられた第1絶縁体層と、を含む第1ピラーと、
前記第1導電体層の上方で、前記第2導電体層と互いに離隔しつつ同じ層に設けられた第7導電体層と、
前記第7導電体層の上方で、互いが前記第1方向に離れて積層された第8導電体層及び第9導電体層と、
前記第7導電体層の上方で、前記第8導電体層及び前記第9導電体層と互いに離隔しつつ同じ層にそれぞれ設けられた第10導電体層及び第11導電体層と、
前記第8導電体層と前記第10導電体層との間且つ前記第9導電体層と前記第11導電体層との間に、前記第2方向に沿って設けられた複数の第2絶縁領域と、
前記第1方向に沿って前記第7導電体層を貫通し且つ前記複数の第2絶縁領域間に設けられ、前記第1導電体層と接触した第2半導体層と、前記第2半導体層と前記第7乃至第11導電体層との間に設けられた第2絶縁体層と、を含む第2ピラーと、
前記第3乃至第6導電体層と前記第8乃至第11導電体層との間に、前記第2方向に沿って設けられた第3絶縁領域と、
平面視において前記第3絶縁領域と離隔し、且つ前記第2導電体層と前記第7導電体層との間に設けられた第4絶縁領域と、
を備える、半導体記憶装置。 - 前記第4絶縁領域は、平面視において前記第1ピラー及び前記第2ピラーの間に設けられている、
請求項1に記載の半導体記憶装置。 - 前記第3絶縁領域において前記第1方向に沿って延伸し、且つ前記第2導電体層及び前記第7導電体層のいずれかを貫通して設けられ、前記第3乃至第6導電体層と前記第8乃至第11導電体層との間の第3絶縁体層を含む第3ピラーと、
をさらに備え、
前記第4絶縁領域は、平面視において前記第3絶縁領域と前記第1方向及び前記第2方向に交差する第3方向に離れている、
請求項1に記載の半導体記憶装置。 - 前記第3絶縁領域は、平面視において前記第2導電体層及び前記第7導電体層のいずれかと重なっている、
請求項1に記載の半導体記憶装置。 - 前記第1半導体層は、前記第1ピラーの側面を介して前記第2導電体層と接触し、
前記第2半導体層は、前記第2ピラーの側面を介して前記第7導電体層と接触する、
請求項1に記載の半導体記憶装置。 - 前記第1ピラーと前記第3導電体層との間と、前記第1ピラーと前記第4導電体層との間と、前記第1ピラーと前記第5導電体層との間と、前記第1ピラーと前記第6導電体層との間には、それぞれ第1乃至第4メモリセルトランジスタとして機能し、
前記第2ピラーと前記第8導電体層との間と、前記第2ピラーと前記第9導電体層との間と、前記第2ピラーと前記第10導電体層との間と、前記第2ピラーと前記第11導電体層との間には、それぞれ第5乃至第8メモリセルトランジスタとして機能する、
請求項1に記載の半導体記憶装置。 - 前記第3乃至第6導電体層と前記第8乃至第11導電体層とのそれぞれは、前記第2方向に沿って延伸して設けられている、
請求項1に記載の半導体記憶装置。 - 前記第3乃至第6導電体層と前記第8乃至第11導電体層との上方に設けられた第12導電体層と、
前記第1半導体層と前記第12導電体層との間の第1コンタクトと、
前記第2半導体層と前記第12導電体層との間の第2コンタクトと、
をさらに備え、
前記第1導電体層は、ソース線として使用され、
前記第2導電体層及び前記第7導電体層のそれぞれは、選択ゲート線として使用され、
前記第3乃至第6導電体層と前記第8乃至第11導電体層とのそれぞれは、ワード線として使用され、
前記第12導電体層は、ビット線として使用される、
請求項1に記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019133747A JP2021019083A (ja) | 2019-07-19 | 2019-07-19 | 半導体記憶装置 |
TW109101063A TWI723737B (zh) | 2019-07-19 | 2020-01-13 | 半導體記憶裝置 |
CN202010091048.3A CN112242401B (zh) | 2019-07-19 | 2020-02-13 | 半导体存储装置 |
US16/801,336 US11289505B2 (en) | 2019-07-19 | 2020-02-26 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019133747A JP2021019083A (ja) | 2019-07-19 | 2019-07-19 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2021019083A true JP2021019083A (ja) | 2021-02-15 |
Family
ID=74170393
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019133747A Pending JP2021019083A (ja) | 2019-07-19 | 2019-07-19 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11289505B2 (ja) |
JP (1) | JP2021019083A (ja) |
CN (1) | CN112242401B (ja) |
TW (1) | TWI723737B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023021752A1 (ja) * | 2021-08-18 | 2023-02-23 | キオクシア株式会社 | メモリシステム |
US11978501B2 (en) | 2022-02-10 | 2024-05-07 | Kioxia Corporation | Semiconductor memory device and method |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20210097557A (ko) * | 2020-01-30 | 2021-08-09 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 제조 방법 |
JP2023141966A (ja) * | 2022-03-24 | 2023-10-05 | キオクシア株式会社 | 記憶装置 |
JP2023177534A (ja) * | 2022-06-02 | 2023-12-14 | キオクシア株式会社 | メモリデバイス |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010192569A (ja) * | 2009-02-17 | 2010-09-02 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
KR20130095499A (ko) * | 2012-02-20 | 2013-08-28 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 |
US9666594B2 (en) * | 2014-09-05 | 2017-05-30 | Sandisk Technologies Llc | Multi-charge region memory cells for a vertical NAND device |
US10134750B2 (en) * | 2014-12-30 | 2018-11-20 | Toshiba Memory Corporation | Stacked type semiconductor memory device and method for manufacturing the same |
CN107548520B (zh) | 2015-02-24 | 2021-05-25 | 东芝存储器株式会社 | 半导体存储装置及其制造方法 |
KR20160109971A (ko) * | 2015-03-11 | 2016-09-21 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
JP6542149B2 (ja) | 2016-03-18 | 2019-07-10 | 東芝メモリ株式会社 | 半導体記憶装置 |
KR102607833B1 (ko) * | 2016-05-23 | 2023-11-30 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
JP2018164070A (ja) * | 2017-03-27 | 2018-10-18 | 東芝メモリ株式会社 | 半導体記憶装置 |
JP2019050069A (ja) | 2017-09-08 | 2019-03-28 | 東芝メモリ株式会社 | 記憶装置の制御方法 |
JP2019057592A (ja) * | 2017-09-20 | 2019-04-11 | 東芝メモリ株式会社 | 半導体記憶装置 |
-
2019
- 2019-07-19 JP JP2019133747A patent/JP2021019083A/ja active Pending
-
2020
- 2020-01-13 TW TW109101063A patent/TWI723737B/zh active
- 2020-02-13 CN CN202010091048.3A patent/CN112242401B/zh active Active
- 2020-02-26 US US16/801,336 patent/US11289505B2/en active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023021752A1 (ja) * | 2021-08-18 | 2023-02-23 | キオクシア株式会社 | メモリシステム |
US11978501B2 (en) | 2022-02-10 | 2024-05-07 | Kioxia Corporation | Semiconductor memory device and method |
Also Published As
Publication number | Publication date |
---|---|
CN112242401A (zh) | 2021-01-19 |
CN112242401B (zh) | 2023-10-27 |
US20210020655A1 (en) | 2021-01-21 |
TWI723737B (zh) | 2021-04-01 |
TW202105379A (zh) | 2021-02-01 |
US11289505B2 (en) | 2022-03-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11282782B2 (en) | Semiconductor memory device | |
TWI707458B (zh) | 半導體記憶體裝置 | |
JP2019212689A (ja) | 半導体メモリ | |
JP2021019083A (ja) | 半導体記憶装置 | |
JP2020107673A (ja) | 半導体記憶装置 | |
US20200251490A1 (en) | Semiconductor memory device | |
JP2020031149A (ja) | 半導体メモリ及び半導体メモリの製造方法 | |
JP2021040028A (ja) | 半導体記憶装置、及び半導体記憶装置の製造方法 | |
JP2020145218A (ja) | 半導体記憶装置及び半導体記憶装置の製造方法 | |
JP2020155624A (ja) | 半導体記憶装置 | |
JP2021150295A (ja) | 半導体記憶装置 | |
JP2021034522A (ja) | 半導体記憶装置 | |
JP2020150073A (ja) | 半導体記憶装置 | |
JP2020136535A (ja) | 半導体記憶装置及び半導体記憶装置の製造方法 | |
JP2021141102A (ja) | 半導体記憶装置 | |
JP2021034651A (ja) | 半導体記憶装置 | |
JP2021048189A (ja) | 半導体記憶装置 | |
CN113270417B (zh) | 半导体存储装置 | |
US11239161B2 (en) | Semiconductor memory device | |
TWI714211B (zh) | 半導體記憶裝置 | |
JP2020150233A (ja) | 半導体記憶装置 | |
WO2021181607A1 (ja) | 半導体記憶装置 | |
JP2022050076A (ja) | 半導体記憶装置及びその製造方法 | |
JP2020126888A (ja) | 半導体記憶装置 | |
TWI796928B (zh) | 半導體記憶裝置 |