JP2023132769A - 半導体記憶装置 - Google Patents

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Abstract

【課題】コンタクトの突き抜けを防止しつつ、引出領域のサイズの増加を抑制する。【解決手段】実施形態の半導体記憶装置は、第１方向に互いに離れて並ぶ複数の導電体層と、ここで、複数の導電体層の各々は、第１部分、及び上層の導電体層と重ならないように設けられかつ第１部分よりも第１方向に厚い第２部分を含み、第２方向に延び複数の導電体層のうちの第１導電体層ＷＬ２の第２部分、及び第２導電体層ＷＬ３の第２部分に接する第１絶縁体部ＳＬＴｏと、第２方向に延び第１絶縁体部とともに第３方向に、第１導電体層の第２部分、第２導電体層の第２部分、及び複数の導電体層のうちの第３導電体層ＷＬ４の第２部分を挟み、第３導電体層の第２部分に接する第２絶縁体部ＳＬＴｅと、を備え、第２導電体層の第２部分は、第１導電体層の第２部分と第２方向に並ぶ第１サブ部分ＴＷＬ３ｂ、及び第１導電体層の第２部分と第３導電体層の第２部分との間に設けられる第２サブ部分ＴＷＬ３ａを有する。【選択図】図７

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。このＮＡＮＤ型フラッシュメモリのような半導体記憶装置においては、高集積化、及び大容量化のために３次元のメモリ構造が採用される。
米国特許第１０６５８２３０号明細書 特開２０１９－１２１７６９号公報
コンタクトの突き抜けを防止しつつ、引出領域のサイズの増加を抑制する。
実施形態の半導体記憶装置は、第１方向に互いに離れて並ぶ複数の導電体層と、ここで、上記複数の導電体層の各々は、第１部分、及び上層の導電体層と重ならないように設けられ、かつ上記第１部分よりも上記第１方向に厚い第２部分を含む、上記第１方向と交差する第２方向に延び、上記複数の導電体層のうちの第１導電体層の上記第２部分、及び上記複数の導電体層のうちの第２導電体層の上記第２部分に接する第１絶縁体部と、上記第２方向に延び、上記第１絶縁体部とともに上記第１方向及び上記第２方向と交差する第３方向に、上記第１導電体層の上記第２部分、上記第２導電体層の上記第２部分、及び上記複数の導電体層のうちの第３導電体層の上記第２部分を挟み、上記第３導電体層の上記第２部分に接する第２絶縁体部と、を備え、上記第２導電体層の上記第２部分は、上記第１導電体層の上記第２部分と上記第２方向に並ぶ第１サブ部分、及び上記第１導電体層の上記第２部分と上記第３導電体層の上記第２部分との間に設けられる第２サブ部分を有する。
実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリピラーの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域、及びその近傍における平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＩＸ－ＩＸ線に沿った断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＸ－Ｘ線に沿った断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＸＩ－ＸＩ線に沿った断面図。 実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。 第１変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域、及びその近傍における平面レイアウトの一例を示す平面図。 第１変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図３０のＸＸＸＩ－ＸＸＸＩ線に沿った断面図。 第２変形例に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第２変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域、及びその近傍における平面レイアウトの一例を示す平面図。 第２変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図３３のＸＸＸＩＶ－ＸＸＸＩＶ線に沿った断面図。 第２変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図３３のＸＸＸＶ－ＸＸＸＶ線に沿った断面図。 第２変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図３３のＸＸＸＶＩ－ＸＸＸＶＩ線に沿った断面図。 第２変形例に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図。 第２変形例に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図。 第２変形例に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図。 第２変形例に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための平面図。 第３変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域、及びその近傍における平面レイアウトの一例を示す平面図。 第３変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図４１のＸＬＩＩ－ＸＬＩＩ線に沿った断面図。 第３変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図４１のＸＬＩＩＩ－ＸＬＩＩＩ線に沿った断面図。
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
１． 実施形態
１．１ 構成
１．１．１ メモリシステム
メモリシステムの構成について、図１を用いて説明する。図１は、実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
メモリシステム３は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、及びＳＳＤ（solid state drive）である。メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を含む。メモリシステム３は、図示しない外部のホスト機器に接続可能に構成される。
メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、ホスト機器からの要求に基づいて、半導体記憶装置１を制御する。具体的には、例えば、メモリコントローラ２は、ホスト機器から書込みを要求されたデータを半導体記憶装置１に書き込む。また、メモリコントローラ２は、ホスト機器から読出しを要求されたデータを半導体記憶装置１から読み出してホスト機器に送信する。
半導体記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、データを不揮発に記憶する。
半導体記憶装置１とメモリコントローラ２との通信は、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
１．１．２ 半導体記憶装置
引き続き、図１に示すブロック図を参照して、半導体記憶装置１の内部構成について説明する。半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備える。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合である。ブロックＢＬＫは、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。１つのメモリセルは、例えば１本のビット線と１本のワード線とに関連付けられる。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書込み動作、及び消去動作等を実行させる命令を含む。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばページアドレスＰＡ、ブロックアドレスＢＡ、及びカラムアドレスＣＡを含む。例えば、ページアドレスＰＡ、ブロックアドレスＢＡ、及びカラムアドレスＣＡは、それぞれワード線、ブロックＢＬＫ、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等の動作を制御する。これにより、読出し動作、書込み動作、及び消去動作等が実行される。
ドライバモジュール１４は、読出し動作、書込み動作、及び消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書込み動作において、メモリコントローラ２から受信した書込みデータＤＡＴをメモリセルアレイ１０に転送する。また、センスアンプモジュール１６は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータの判定を実行する。センスアンプモジュール１６は、当該判定の結果を読出しデータＤＡＴとしてメモリコントローラ２に転送する。
１．１．３ メモリセルアレイの回路構成
メモリセルアレイ１０の回路構成の一例について、図２を用いて説明する。図２は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫが示される。図２に示す例では、ブロックＢＬＫは、５つのストリングユニットＳＵ０～ＳＵ４を含む。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ１０、並びに選択トランジスタＳＴＤ及びＳＴＳを含む。メモリセルトランジスタＭＴ０～ＭＴ１０の各々は、制御ゲート及び電荷蓄積膜を含む。メモリセルトランジスタＭＴ０～ＭＴ１０の各々は、データを不揮発に保持する。選択トランジスタＳＴＤ及びＳＴＳは、各種動作時におけるストリングユニットＳＵの選択に使用される。なお、以下の説明において、ビット線ＢＬ０～ＢＬｍを区別しない場合には、ビット線ＢＬ０～ＢＬｍの各々を、単にビット線ＢＬと呼ぶ。また、メモリセルトランジスタＭＴ０～ＭＴ１０を区別しない場合には、メモリセルトランジスタＭＴ０～ＭＴ１０の各々を、単にメモリセルトランジスタＭＴと呼ぶ。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ１０は、直列に接続される。選択トランジスタＳＴＤの第１端は、当該選択トランジスタＳＴＤに関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴＤの第２端は、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ１０の一端に接続される。選択トランジスタＳＴＳの第１端は、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ１０の他端に接続される。選択トランジスタＳＴＳの第２端は、ソース線ＳＲＣに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ１０の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ１０に接続される。ストリングユニットＳＵ０～ＳＵ４内の選択トランジスタＳＴＤのゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。これに対して、複数の選択トランジスタＳＴＳのゲートは、選択ゲート線ＳＧＳに共通接続される。しかしながら、これに限られるものではなく、複数の選択トランジスタＳＴＳのゲートは、それぞれストリングユニットＳＵ毎に異なる複数の選択ゲート線に接続されてもよい。なお、以下の説明において、ワード線ＷＬ０～ＷＬ１０を区別しない場合には、ワード線ＷＬ０～ＷＬ１０の各々を、単にワード線ＷＬと呼ぶ。
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ１０は、それぞれブロックＢＬＫ毎に設けられる。ソース線ＳＲＣは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶する複数のメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
なお、メモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴＤ及びＳＴＳの個数は、それぞれ任意の個数に設計され得る。
１．１．４ メモリセルアレイの構造
以下に、メモリセルアレイ１０の構造の一例について説明する。なお、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応する。Ｙ方向はビット線ＢＬの延伸方向に対応する。Ｚ方向は半導体記憶装置１の形成に使用される半導体基板の表面に対する鉛直方向に対応する。平面図には、図を見易くするためにハッチングが適宜付加される。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連しない。断面図には、図を見易くするために、構成の図示が適宜省略される。各図面に示された構成は、適宜簡略化されて示される。
１．１．４．１ メモリセルアレイの全体構成
メモリセルアレイ１０の全体の平面構造について、図３を用いて説明する。図３は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図である。図３では、４つのブロックＢＬＫ０～ＢＬＫ３に対応する領域が示される。
メモリセルアレイ１０は、積層配線構造、並びに複数の部材ＳＬＴ及びＳＨＥを含む。積層配線構造は、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの積層数に応じてＺ方向に沿って積層される構造である。積層配線構造は、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬを含む。なお、以下の説明において、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬを総称して、積層配線とも呼ぶ。
積層配線構造は、例えばＸ方向において、メモリ領域ＭＡ及び引出領域ＨＡに分割される。
メモリ領域ＭＡは、実質的にデータが記憶される領域である。
引出領域ＨＡは、積層配線とロウデコーダモジュール１５等との接続に用いられる領域である。
各部材ＳＬＴは、Ｘ方向に延びる。各部材ＳＬＴは、積層配線構造をメモリ領域ＭＡ及び引出領域ＨＡにわたってＸ方向に横切る。各部材ＳＬＴは、例えば内部に絶縁体や板状のコンタクトが埋め込まれた構造を有する。各部材ＳＬＴは、当該部材ＳＬＴを介して隣り合う積層配線を分断する。複数の部材ＳＬＴによって区切られた領域は、それぞれ１つのブロックＢＬＫに対応する。なお、以下の説明において、ブロックＢＬＫ０～ＢＬＫ３のうちＹ方向に沿ったブロックＢＬＫ０側の端をＹ方向における一端と呼ぶ。また、ブロックＢＬＫ０～ＢＬＫ３のうちＹ方向に沿ったブロックＢＬＫ３側の端をＹ方向における他端と呼ぶ。
複数の部材ＳＬＴのうち、偶数番号のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ２）のＹ方向における一端側に接する部材ＳＬＴのことを、部材ＳＬＴｅと呼ぶ。また、奇数番号のブロックＢＬＫ（ＢＬＫ１、ＢＬＫ３）のＹ方向における一端側に接する部材ＳＬＴのことを、部材ＳＬＴｏと呼ぶ。つまり、メモリセルアレイ１０には、部材ＳＬＴｅ及びＳＬＴｏの組が、Ｙ方向に複数並ぶ。
各部材ＳＨＥは、Ｘ方向に延びる。実施形態では、隣り合う部材ＳＬＴの間に、それぞれ４つの部材ＳＨＥが設けられる場合が説明される。各部材ＳＨＥは、積層配線構造をメモリ領域ＭＡにわたってＸ方向に横切る。各部材ＳＨＥは、例えば絶縁体が埋め込まれた構造を有する。各部材ＳＨＥは、例えば当該部材ＳＨＥを介して隣り合う選択ゲート線ＳＧＤを分断する。複数の部材ＳＬＴ及びＳＨＥによって区切られた領域は、それぞれ１つのストリングユニットＳＵに対応する。
メモリセルアレイ１０では、例えば図３に示される平面レイアウトが、Ｙ方向に繰返し配置される。
なお、メモリセルアレイ１０の平面レイアウトは、以上で説明されたレイアウトに限定されない。例えば、隣り合う部材ＳＬＴの間に配置される部材ＳＨＥの数は、ストリングユニットＳＵの数に応じて、任意の数に設計され得る。
１．１．４．２ メモリ領域
メモリセルアレイ１０のメモリ領域ＭＡにおける構造について説明する。
（平面構造）
メモリセルアレイ１０のメモリ領域ＭＡにおける平面構造について、図４を用いて説明する。図４は、実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図である。図４では、１つのブロックＢＬＫ、すなわちストリングユニットＳＵ０～ＳＵ４を含む領域が示される。
メモリ領域ＭＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含む。また、各部材ＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。
各メモリピラーＭＰは、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つの部材ＳＬＴの間の領域において、例えば２４列の千鳥状に配置される。そして、例えば、Ｙ方向における一端側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとに、それぞれ１つの部材ＳＨＥが重なる。
複数のビット線ＢＬは、それぞれがＹ方向に延び、Ｘ方向に並ぶ。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置される。図４の例では、各ビット線ＢＬが、ストリングユニットＳＵ毎に、２つのメモリピラーＭＰと重なるように配置される。メモリピラーＭＰと重なる複数のビット線ＢＬのうち１つのビット線ＢＬと、当該メモリピラーＭＰとの間は、コンタクトＣＶを介して電気的に接続される。
例えば、部材ＳＨＥと重なるメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合う部材ＳＬＴ間におけるメモリピラーＭＰや部材ＳＨＥ等の個数及び配置は、図４を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。
コンタクトＬＩは、Ｘ方向に延伸して設けられた部分を有する導電体である。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。コンタクトＬＩは、スペーサＳＰによって挟まれる。コンタクトＬＩと、当該コンタクトＬＩとＹ方向に隣り合う積層配線との間は、スペーサＳＰによって電気的に分離される。これにより、コンタクトＬＩと当該コンタクトＬＩとＹ方向に隣り合う積層配線とは、互いに絶縁される。
（断面構造）
メモリセルアレイ１０のメモリ領域ＭＡにおける断面構造について、図５を用いて説明する。図５は、実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図である。図５に示すように、メモリセルアレイ１０は、半導体基板２０、導電体層２１～２５、及び絶縁体層３０～３４をさらに含む。
半導体基板２０上には、絶縁体層３０が設けられる。絶縁体層３０は、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路（図示せず）を含む。なお、本明細書では、半導体基板２０に対してメモリセルアレイ１０が設けられる方向を上方向とする。
絶縁体層３０上に、導電体層２１が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２１は、ソース線ＳＲＣとして使用される。導電体層２１は、例えばリンがドープされたシリコンを含む。
導電体層２１の上に、絶縁体層３１が設けられる。絶縁体層３１の上に、導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばタングステンを含む。
導電体層２２の上に、１１層の絶縁体層３２、及び１１層の導電体層２３が、絶縁体層３２、導電体層２３、絶縁体層３２、…、絶縁体層３２、及び導電体層２３の順に交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ１０として使用される。導電体層２３は、例えばタングステンを含む。
最上層の導電体層２３の上に、絶縁体層３３が設けられる。絶縁体層３３の上に、導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２４は、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステンを含む。
導電体層２４の上に、絶縁体層３４が設けられる。絶縁体層３４の上に、導電体層２５が設けられる。導電体層２５は、例えばＹ方向に延伸したライン状に形成される。導電体層２５は、ビット線ＢＬとして使用される。導電体層２５は、例えば銅を含む。
各メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられる。各メモリピラーＭＰは、絶縁体層３１及び３３、複数の絶縁体層３２、導電体層２２及び２４、並びに複数の導電体層２３を貫通する。各メモリピラーＭＰの底部は、導電体層２１に接する。各メモリピラーＭＰと導電体層２２とが交差した部分は、選択トランジスタＳＴＳとして機能する。各メモリピラーＭＰと１つの導電体層２３とが交差した部分は、１つのメモリセルトランジスタＭＴとして機能する。各メモリピラーＭＰと導電体層２４とが交差した部分は、選択トランジスタＳＴＤとして機能する。
また、各メモリピラーＭＰは、例えばコア部材４０、半導体層４１、積層膜４２を含む。コア部材４０は、Ｚ方向に沿って延伸して設けられる。コア部材４０の上端は、例えば導電体層２４よりも上層に含まれる。コア部材４０の下端は、例えば導電体層２１と同じ高さに達する。半導体層４１は、コア部材４０の周囲を覆う。メモリピラーＭＰの下部において、半導体層４１の一部が、導電体層２１に接する。積層膜４２は、半導体層４１と導電体層２１とが接する部分を除いて、半導体層４１の側面及び底面を覆う。コア部材４０は、例えば酸化シリコン等の絶縁体を含む。半導体層４１は、例えばシリコンを含む。
メモリピラーＭＰ内の半導体層４１の上面上に、柱状のコンタクトＣＶが設けられる。図示された領域には、６つのメモリピラーＭＰのうち、２つのメモリピラーＭＰにそれぞれ対応する２つのコンタクトＣＶが示される。メモリ領域ＭＡにおいて、部材ＳＨＥと重ならない、かつコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
コンタクトＣＶの上面は、１つの導電体層２５に接する。すなわち、コンタクトＣＶの上面は、１つのビット線ＢＬに接する。１つの導電体層２５には、複数の部材ＳＬＴ及びＳＨＥによって区切られた空間において、それぞれ１つのコンタクトＣＶが接続される。
各部材ＳＬＴは、例えばＸＺ平面に沿って設けられた部分を有する。各部材ＳＬＴは、導電体層２２～２４を分割する。各部材ＳＬＴ内のコンタクトＬＩは、当該部材ＳＬＴに沿って設けられる。コンタクトＬＩの上端は、導電体層２４と導電体層２５との間に位置する。コンタクトＬＩの下端は、導電体層２１と接する。コンタクトＬＩは、例えばソース線ＳＲＣの一部として使用される。スペーサＳＰは、コンタクトＬＩと導電体層２２～２４との間に設けられる。
各部材ＳＨＥは、例えばＸＺ平面に沿って設けられた部分を有する。各部材ＳＨＥは、導電体層２４を分割する。各部材ＳＨＥの上端は、導電体層２４と導電体層２５との間に位置する。各部材ＳＨＥの下端は、最上層の導電体層２３と導電体層２４との間に位置する。部材ＳＨＥは、例えば酸化シリコン等の絶縁体を含む。部材ＳＨＥの上端と部材ＳＬＴの上端とは、揃っていてもよいし、揃っていなくてもよい。また、部材ＳＨＥの上端とメモリピラーＭＰの上端とは、揃っていてもよいし、揃っていなくてもよい。
メモリピラーＭＰの断面構造について、図６を用いて説明する。図６は、実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリピラーの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図である。
積層膜４２は、例えばトンネル絶縁膜４３、電荷蓄積膜４４、及びブロック絶縁膜４５を含む。
導電体層２３を含む断面において、コア部材４０は、メモリピラーＭＰの中央部に設けられる。半導体層４１は、コア部材４０の側面を囲む。トンネル絶縁膜４３は、半導体層４１の側面を囲む。電荷蓄積膜４４は、トンネル絶縁膜４３の側面を囲む。ブロック絶縁膜４５は、電荷蓄積膜４４の側面を囲む。導電体層２３は、ブロック絶縁膜４５の側面を囲む。トンネル絶縁膜４３及びブロック絶縁膜４５の各々は、例えば酸化シリコンを含む。電荷蓄積膜４４は、例えば電荷の蓄積が可能な絶縁体を含む。当該絶縁体は、例えば窒化シリコンである。
上述したメモリピラーＭＰにおいて、半導体層４１は、メモリセルトランジスタＭＴ０～ＭＴ１０、並びに選択トランジスタＳＴＤ及びＳＴＳの電流経路として機能する。半導体記憶装置１は、メモリセルトランジスタＭＴ０～ＭＴ１０、並びに選択トランジスタＳＴＤ及びＳＴＳをオン状態にすることによって、ビット線ＢＬとソース線ＳＲＣとの間でメモリピラーＭＰに電流を流す。
１．１．４．３ 引出領域
メモリセルアレイ１０の引出領域ＨＡにおける平面構造について説明する。
（平面構造）
メモリセルアレイ１０の引出領域ＨＡにおける平面構造について、図７を用いて説明する。図７は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域、及びその近傍における平面レイアウトの一例を示す平面図である。図７では、メモリセルアレイ１０のうち、ブロックＢＬＫ０及びＢＬＫ１のそれぞれの引出領域ＨＡにおける平面構造が示される。また、図７には、引出領域ＨＡの近傍におけるメモリ領域ＭＡの構造も示される。
引出領域ＨＡにおいて、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬ０～ＷＬ１０は、それぞれ上層の導電体層と重ならないテラス部分ＴＳＧＳ、ＴＳＧＤ、及びＴＷＬ０～ＴＷＬ１０を有する。また、メモリセルアレイ１０は、複数のコンタクトＣＣを含む。なお、以下の説明において、テラス部分ＴＳＧＳ、ＴＳＧＤ、及びＴＷＬ０～ＴＷＬ１０を区別しない場合には、テラス部分ＴＳＧＳ、ＴＳＧＤ、及びＴＷＬ０～ＴＷＬ１０の各々を、単にテラス部分Ｔと呼ぶ。
テラス部分Ｔの形状は、階段（ｓｔｅｐ）、段丘（ｔｅｒｒａｃｅ）、畦石（ｒｉｍｓｔｏｎｅ）等と類似する。実施形態では、各ブロックＢＬＫにおいて、選択ゲート線ＳＧＳの端部、及びワード線ＷＬ０～ＷＬ１０の端部が、Ｘ方向に３段の段差を有し、かつＹ方向に１段の段差を有する階段状に設けられる場合が示される。
各ブロックＢＬＫにおいて、テラス部分ＴＳＧＳ、ＴＷＬ０、及びＴＷＬ１を含む部分、テラス部分ＴＷＬ２～ＴＷＬ４を含む部分、テラス部分ＴＷＬ５～ＴＷＬ７を含む部分、並びにテラス部分ＴＷＬ８～ＴＷＬ１０を含む部分が、Ｘ方向に沿ってこの順に並ぶ。
テラス部分ＴＷＬ０は、第１部分ＴＷＬ０ａ、及び第１部分ＴＷＬ０ａに接続される第２部分ＴＷＬ０ｂを含む。テラス部分ＴＷＬ３は、第１部分ＴＷＬ３ａ、及び第１部分ＴＷＬ３ａに接続される第２部分ＴＷＬ３ｂを含む。テラス部分ＴＷＬ６は、第１部分ＴＷＬ６ａ、及び第１部分ＴＷＬ６ａに接続される第２部分ＴＷＬ６ｂを含む。テラス部分ＴＷＬ９は、第１部分ＴＷＬ９ａ、及び第１部分ＴＷＬ９ａに接続される第２部分ＴＷＬ９ｂを含む。なお、以下の説明において、各テラス部分Ｔが複数の部分を含む場合において、当該複数の部分を区別しない場合には、単にテラス部分Ｔと呼ぶ。
テラス部分ＴＳＧＳ、第１部分ＴＷＬ０ａ、及びテラス部分ＴＷＬ１は、Ｙ方向にこの順に並ぶ。テラス部分ＴＷＬ２、第１部分ＴＷＬ３ａ、及びテラス部分ＴＷＬ４は、Ｙ方向にこの順に並ぶ。テラス部分ＴＷＬ５、第１部分ＴＷＬ６ａ、及びテラス部分ＴＷＬ７は、Ｙ方向にこの順に並ぶ。テラス部分ＴＷＬ８、第１部分ＴＷＬ９ａ、及びテラス部分ＴＷＬ１０は、Ｙ方向にこの順に並ぶ。
平面視において、第２部分ＴＷＬ０ｂは、テラス部分ＴＳＧＳ及びＴＷＬ２によってＸ方向に挟まれる。第２部分ＴＷＬ３ｂは、テラス部分ＴＷＬ２及びＴＷＬ５によってＸ方向に挟まれる。第２部分ＴＷＬ６ｂは、テラス部分ＴＷＬ５及びＴＷＬ８によってＸ方向に挟まれる。第２部分ＴＷＬ９ｂは、テラス部分ＴＷＬ８及びＴＷＬ１０によってＸ方向に挟まれる。
テラス部分ＴＳＧＳ、ＴＷＬ２、ＴＷＬ５、ＴＷＬ８、及びＴＷＬ１０、並びに第２部分ＴＷＬ０ｂ、ＴＷＬ３ｂ、ＴＷＬ６ｂ、及びＴＷＬ９ｂは、部材ＳＬＴｏに接する。
テラス部分ＴＷＬ１、ＴＷＬ４、ＴＷＬ７、及びＴＷＬ１０は、部材ＳＬＴｅに接する。
テラス部分ＴＳＧＳ、ＴＷＬ０～ＴＷＬ１０、及びＴＳＧＤの上面上には、複数のコンタクトＣＣが設けられる。
複数のコンタクトＣＣの各々は、ロウデコーダモジュール１５に電気的に接続される。これにより、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬ０～ＷＬ１０に、それぞれ複数のコンタクトＣＣを介して電圧が印加される。
なお、偶数番号の各ブロックＢＬＫのテラス部分の構造と、奇数番号の各ブロックＢＬＫのテラス部分の構造とは、例えばＸＺ平面に関して対称な構造を有する。
（断面構造）
メモリセルアレイ１０の引出領域ＨＡにおけるＸＺ平面の断面構造について図８を用いて説明する。図８は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。
図７のＶＩＩＩ－ＶＩＩＩ線に沿って、積層配線構造は、テラス部分ＴＳＧＳ、ＴＷＬ２、ＴＷＬ５、ＴＷＬ８、及びＴＷＬ１０、並びに第２部分ＴＷＬ０ｂ、ＴＷＬ３ｂ、ＴＷＬ６ｂ、及びＴＷＬ９ｂを含む階段構造を有する。
上述の階段構造において、導電体層２２、並びにワード線ＷＬ０、ＷＬ２、ＷＬ３、ＷＬ５、ＷＬ６、ＷＬ８、ＷＬ９、及びＷＬ１０に対応する複数の導電体層２３の各々は、Ｚ方向に第１厚さＴｈ１を有する第１導電体部と、第１厚さＴｈ１よりも厚い第２厚さＴｈ２を有する第２導電体部と、を含む。なお、上述の階段構造とは異なる部分（図示せず）において、ワード線ＷＬ１、ＷＬ４、及びＷＬ７に対応する複数の導電体層２３の各々も、Ｚ方向に第１厚さＴｈ１を有する第１導電体部と、第２厚さＴｈ２を有する第２導電体部と、を有する。
テラス部分ＴＷＬ１０は、第２導電体部を含む。テラス部分ＴＳＧＳ、ＴＷＬ２、ＴＷＬ５、及びＴＷＬ８、並びに第２部分ＴＷＬ０ｂ、ＴＷＬ３ｂ、ＴＷＬ６ｂ、及びＴＷＬ９ｂの各々は、第１導電体部の一部であるトレンチ部Ｔｒｅ、及び第２導電体部を含む。各テラス部分Ｔのトレンチ部Ｔｒｅは、第２導電体部と、第１導電体部のうち上層の導電体層と重なる部分と、の間に位置する。
このように、トレンチ部Ｔｒｅの厚さは、第２導電体部より薄く、上層の導電体層と重なる部分と同等である。このため、テラス部分ＴＳＧＳは、ワード線ＷＬ０に対応する導電体層２３の側面からＸ方向に離間する。第２部分ＴＷＬ０ｂは、ワード線ＷＬ１及びＷＬ２のそれぞれに対応する導電体層２３の側面からＸ方向に離間する。テラス部分ＴＷＬ２は、ワード線ＷＬ３に対応する導電体層２３の側面からＸ方向に離間する。第２部分ＴＷＬ３ｂは、ワード線ＷＬ４及びＷＬ５のそれぞれに対応する導電体層２３の側面からＸ方向に離間する。テラス部分ＴＷＬ５は、ワード線ＷＬ６に対応する導電体層２３の側面からＸ方向に離間する。第２部分ＴＷＬ６ｂは、ワード線ＷＬ７及びＷＬ８のそれぞれに対応する導電体層２３の側面からＸ方向に離間する。テラス部分ＴＷＬ８は、ワード線ＷＬ９に対応する導電体層２３の側面からＸ方向に離間する。第２部分ＴＷＬ９ｂは、ワード線ＷＬ１０に対応する導電体層２３の側面からＸ方向に離間する。また、図示しない領域において、テラス部分ＴＷＬ１０は、選択ゲート線ＳＧＤに対応する導電体層２３の側面からＸ方向に離間するように、第１導電体部の一部となるトレンチ部を含んでいてもよい。
複数のコンタクトＣＣの各々は、対応する導電体層２２又は２３の第２導電体部に設けられる。図８に示す断面では、選択ゲート線ＳＧＳ、並びにワード線ＷＬ２、ＷＬ５、及びＷＬ８のそれぞれに対応するコンタクトＣＣが図示される。各コンタクトＣＣの下面は、例えば対応する導電体層２２又は２３の第２導電体部の上面と、当該導電体層２２又は２３の第２導電体部の下面との間に位置する。
メモリセルアレイ１０は、複数のコンタクトＣＣに対応する複数の導電体層２６をさらに含む。複数の導電体層２６の各々は、対応するコンタクトＣＣの上面上に設けられる。これにより、導電体層２２及び２３と、それぞれ関連付けられた導電体層２６との間が、コンタクトＣＣを介して電気的に接続される。複数の導電体層２６は、例えば図５に示される導電体層２５と同じ高さの層に含まれる。複数の導電体層２６は、ロウデコーダモジュール１５に接続される。
複数の導電体層２３の上方には、絶縁体層３４が設けられる。
メモリセルアレイ１０の引出領域ＨＡにおけるＸＺ平面の断面構造について図９を用いてさらに説明する。図９は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＩＸ－ＩＸ線に沿った断面図である。
図７のＩＸ－ＩＸ線に沿って、積層配線構造は、第１部分ＴＷＬ０ａ、ＴＷＬ３ａ、ＴＷＬ６ａ、及びＴＷＬ９ａ、並びにテラス部分ＴＷＬ１０を含む階段構造を有する。
上述の階段構造において、第１部分ＴＷＬ０ａ、ＴＷＬ３ａ、ＴＷＬ６ａ、及びＴＷＬ９ａの各々は、第１導電体部の一部であるトレンチ部Ｔｒｅ、及び第２導電体部を含む。テラス部分ＴＷＬ１０は、第２導電体部を含む。
このような構成によって、第１部分ＴＷＬ０ａは、ワード線ＷＬ１～ＷＬ３のそれぞれに対応する導電体層２３の側面からＸ方向に離間する。第１部分ＴＷＬ３ａは、ワード線ＷＬ４～ＷＬ６のそれぞれに対応する導電体層２３の側面からＸ方向に離間する。第１部分ＴＷＬ６ａは、ワード線ＷＬ７～ＷＬ９のそれぞれに対応する導電体層２３の側面からＸ方向に離間する。第１部分ＴＷＬ９ａは、ワード線ＷＬ１０に対応する導電体層２３の側面からＸ方向に離間する。
なお、テラス部分ＴＷＬ１、ＴＷＬ４、ＴＷＬ７、及びＴＷＬ１０を含むＸＺ平面における積層配線構造の階段構造は、高さが異なることを除き、図９において第１部分ＴＷＬ０ａ、ＴＷＬ３ａ、ＴＷＬ６ａ、及びＴＷＬ９ａを含む積層配線構造の階段構造と同様の構造である。
メモリセルアレイ１０の引出領域ＨＡにおけるＹＺ平面の断面構造について図１０を用いて説明する。図１０は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＸ－Ｘ線に沿った断面図である。
図７のＸ－Ｘ線に沿って、積層配線構造は、テラス部分ＴＳＧＳ及びＴＷＬ１、並びに第１部分ＴＷＬ０ａを含む階段構造を有する。
上述の階段構造において、テラス部分ＴＳＧＳ及び第１部分ＴＷＬ０ａは、第２導電体部及びトレンチ部Ｔｒｅを含む。テラス部分ＴＷＬ１は、第２導電体部を含む。
このような構成によって、テラス部分ＴＳＧＳは、ワード線ＷＬ０に対応する導電体層２３の側面からＹ方向に離間する。第１部分ＴＷＬ０ａは、ワード線ＷＬ１に対応する導電体層２３の側面からＹ方向に離間する。
第１部分ＴＷＬ０ａは、テラス部分ＴＳＧＳ及びＴＷＬ１にＹ方向に挟まれて、部材ＳＬＴｏ及びＳＬＴｅから離間する。
なお、テラス部分ＴＷＬ２及びＴＷＬ４、並びに第１部分ＴＷＬ３ａを含むＹＺ断面における積層配線構造の階段構造と、テラス部分ＴＷＬ５及びＴＷＬ７、並びに第１部分ＴＷＬ６ａを含むＹＺ断面における積層配線構造の階段構造と、テラス部分ＴＷＬ８及びＴＷＬ１０、並びに第１部分ＴＷＬ９ａを含むＹＺ断面における積層配線構造の階段構造とは、それぞれ高さが異なることを除き、図１０に示す階段構造と同様の構造である。
メモリセルアレイ１０の引出領域ＨＡにおけるＹＺ平面の断面構造について図１１を用いてさらに説明する。図１１は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＸＩ－ＸＩ線に沿った断面図である。
図７のＸＩ－ＸＩ線に沿って、積層配線構造は、テラス部分ＴＷＬ１、第１部分ＴＷＬ０ａ、及び第２部分ＴＷＬ０ｂを含む階段構造を有する。
上述の階段構造において、第１部分ＴＷＬ０ａは第２導電体部及びトレンチ部Ｔｒｅを含む。テラス部分ＴＷＬ１及び第２部分ＴＷＬ０ｂは第２導電体部を含む。
テラス部分ＴＷＬ０のうちの第２部分ＴＷＬ０ｂが、部材ＳＬＴｏに接する。
なお、テラス部分ＴＷＬ４、第１部分ＴＷＬ３ａ、及び第２部分ＴＷＬ３ｂを含むＹＺ断面における積層配線構造の階段構造と、テラス部分ＴＷＬ７、第１部分ＴＷＬ６ａ、及び第２部分ＴＷＬ６ｂを含むＹＺ断面における積層配線構造の階段構造と、テラス部分ＴＷＬ１０、第１部分ＴＷＬ９ａ、及び第２部分ＴＷＬ９ｂを含むＹＺ断面における積層配線構造の階段構造とは、それぞれ高さが異なることを除き、図１１に示す階段構造と同様の構造である。
１．２ 半導体記憶装置の製造方法
半導体記憶装置１の製造方法について、図１２～図２９を用いて説明する。図１２は、実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャートである。図１３～２９は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の製造途中の構造の一例を示す平面図又は断面図である。図１４、図１５、図１８、図２１、図２３、及び図２５に示す平面図は、図７に対応する領域を示す。図１３、図１６、図１９、図２２、及び図２４に示す断面図は、図８に対応する領域を示す。図１７、図２０、図２６、及び図２８に示す断面図は、図１０に対応する領域を示す。図２７及び図２９に示す断面図は、図１１に対応する領域を示す。
以下に、図１２を適宜参照して、半導体記憶装置１の製造工程の一例について説明する。図１２に示すように、半導体記憶装置１の製造工程では、Ｓ１００～Ｓ１１１の処理が順に実行される。
まず、犠牲部材と絶縁体層とが交互に積層される（Ｓ１００）。
より具体的には、図１３に示すように、半導体基板２０の上に、ロウデコーダモジュール１５等に対応する回路（図示せず）を含む絶縁体層３０が形成される。絶縁体層３０の上には、導電体層２１及び絶縁体層３１が順に形成される。絶縁体層３１の上には、１１層の犠牲部材５０、及び１１層の絶縁体層３２が、犠牲部材５０、絶縁体層３２、犠牲部材５０、・・・、犠牲部材５０、絶縁体層３２の順に形成される。最上層の絶縁体層３２の上には、２層の犠牲部材５０、及び１層の絶縁体層３３が、犠牲部材５０、絶縁体層３３、及び犠牲部材５０の順に積層される。なお、図１３に示された複数の犠牲部材５０は、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ１０、又は選択ゲート線ＳＧＤに関連付けられる。なお、以下の説明において、交互に積層された犠牲部材５０と絶縁体層３１～３３とを含む構造を、単に積層構造と呼ぶ。
そして、引出領域ＨＡにおいて、上述のように積層された積層構造のうち１層の犠牲部材５０の部分、及び絶縁体層３３が除去される。これにより、図１４に示すように、引出領域ＨＡとメモリ領域ＭＡとの境界近傍において、少なくとも１層の犠牲部材５０による段差Ｓが形成される。
そして、図１５に示すように、マスクＭ１が形成される（Ｓ１０１）。マスクＭ１はエッチング部ＥＰ１を含む。エッチング部ＥＰ１は、例えばリソグラフィ処理によって形成される。エッチング部ＥＰ１は、ブロックＢＬＫ０及びＢＬＫ１それぞれのテラス部分ＴＳＧＳ、ＴＷＬ０、ＴＷＬ２、ＴＷＬ３、ＴＷＬ５、ＴＷＬ６、ＴＷＬ８、及びＴＷＬ９が形成される予定の領域を含む。
それから、マスクＭ１を用いた異方性のエッチング処理が実行される（Ｓ１０２）。
より具体的には、マスクＭ１を用いた異方性のエッチング処理により、エッチング部ＥＰ１において、１層の犠牲部材５０、及び１層の絶縁体層３２が除去される。これにより、図１６及び図１７に示すように、１層の犠牲部材５０による段差が形成される。Ｓ１０２の処理が完了した後に、マスクＭ１は除去される。
次に、図１８に示すように、マスクＭ２が形成される（Ｓ１０３）。マスクＭ２はエッチング部ＥＰ２、ＥＰ３、ＥＰ４、及びＥＰ５を含む。エッチング部ＥＰ２、ＥＰ３、ＥＰ４、及びＥＰ５は、例えばリソグラフィ処理によって形成される。エッチング部ＥＰ２は、ブロックＢＬＫ０及びＢＬＫ１それぞれのテラス部分ＴＳＧＳが形成される領域を含む。エッチング部ＥＰ３は、ブロックＢＬＫ０及びＢＬＫ１それぞれのテラス部分ＴＷＬ２が形成される領域を含む。エッチング部ＥＰ４は、ブロックＢＬＫ０及びＢＬＫ１それぞれのテラス部分ＴＷＬ５が形成される領域を含む。エッチング部ＥＰ５は、ブロックＢＬＫ０及びＢＬＫ１それぞれのテラス部分ＴＷＬ８が形成される領域を含む。
そして、マスクＭ２を用いた異方性のエッチング処理が実行される（Ｓ１０４）。
より具体的には、マスクＭ２を用いた異方性のエッチング処理により、エッチング部ＥＰ２、ＥＰ３、ＥＰ４、及びＥＰ５において、１層の犠牲部材５０、及び１層の絶縁体層３２が除去される。これにより、図１９及び図２０に示すように、２層の犠牲部材５０による段差が形成される。Ｓ１０４の処理が完了した後に、マスクＭ２は除去される。
それから、図２１に示すように、マスクＭ３が形成される（Ｓ１０５）。マスクＭ３はエッチング部ＥＰ６を含む。エッチング部ＥＰ６は、例えばリソグラフィ処理によって形成される。エッチング部ＥＰ６は、ブロックＢＬＫ０及びＢＬＫ１それぞれのテラス部分ＴＳＧＳ、ＴＷＬ０、及びＴＷＬ１が形成される予定の領域を含む。
次に、異方性のエッチング処理と、等方性のエッチング処理（スリミング処理）との繰り返しにより、Ｘ方向に沿った積層構造の階段構造が形成される（Ｓ１０６）。
より具体的には、マスクＭ３を用いた異方性のエッチング処理が実行され、３層の犠牲部材５０が除去される。そして、マスクＭ３の等方性のエッチング処理が実行される。これにより、エッチング部ＥＰ６は、図２１の点線（１）で示される部分まで等方的に広がる。点線（１）で示される部分まで広がったエッチング部ＥＰ６は、ブロックＢＬＫ０及びＢＬＫ１それぞれのテラス部分ＴＳＧＳ、及びＴＷＬ０～ＴＷＬ４が形成される予定の領域を含む。それから、マスクＭ３を用いた異方性のエッチング処理が実行される。これにより、点線（１）で示される部分まで広がったエッチング部ＥＰ６において、３層の犠牲部材５０が除去される。そして、マスクＭ３の等方性のエッチング処理が実行される。これにより、エッチング部ＥＰ６は、図２１の点線（２）で示される部分まで等方的に広がる。点線（２）で示される部分まで広がったエッチング部ＥＰ６は、ブロックＢＬＫ０及びＢＬＫ１それぞれのテラス部分ＴＳＧＳ、及びＴＷＬ０～ＴＷＬ７が形成される予定の領域を含む。それから、マスクＭ３を用いた異方性のエッチング処理が実行される。これにより、点線（２）で示される部分まで広がったエッチング部ＥＰ６において、３層の犠牲部材５０が除去される。
Ｓ１０６の処理により、図２２に示すように、積層構造の階段構造が形成される。Ｓ１０６の処理が完了した後に、マスクＭ３は除去される。
そして、犠牲部材の厚膜化処理、及びトレンチ部Ｔｒｅの形成が実行される（Ｓ１０７）。
より具体的には、積層構造の階段構造において、各テラスの上面、及び各ステップの側面を覆うように犠牲部材が設けられる。犠牲部材は、例えば、ＡＬＤ（Atomic Layer Deposition）により形成される。そして、各ステップの側面を覆う犠牲部材が選択的に除去される。当該選択的な除去は、例えばフッ化水素酸を用いたウェットエッチングによって実行される。フッ化水素酸を用いたウェットエッチングにおいて、各ステップの側面を覆う犠牲部材は、各テラスの上面に設けられた犠牲部材よりも除去されやすい。これにより、各ステップの側面を覆う犠牲部材を選択的に除去することができる。Ｓ１０７の工程により、図２３及び図２４に示すように、複数の犠牲部材５１が形成される。複数の犠牲部材５１が形成される領域は、テラス部分Ｔが形成される予定の部分を含む。また、上述のフッ化水素酸を用いたウェットエッチングによって、複数の犠牲部材５１の各々の層毎に切り離すためのトレンチ部Ｔｒｅ’が形成される。トレンチ部Ｔｒｅ’は、例えばトレンチ部Ｔｒｅに対応する各犠牲部材５０の一部分である。
なお、Ｓ１０７の工程における犠牲部材５１の除去、及びトレンチ部Ｔｒｅ’の形成は、ドライエッチングによって実現されてもよい。具体的には、例えば、犠牲部材５１のうち、トレンチ部Ｔｒｅが形成される予定の部分を除く領域にマスクを設けた後に、犠牲部材５１に対する異方性エッチングが実行されてもよい。これにより、階段構造の各ステップの側面を覆う犠牲部材５１を選択的に除去することができる。
次に、複数の犠牲部材５１のテラス部分の上に、絶縁体層３４が形成される。
より具体的には、トレンチ部Ｔｒｅ’が形成された後の積層構造が、絶縁体層３４によって、埋め込まれる。そして、例えばＣＭＰ（Chemical Mechanical Polishing）によって、絶縁体層３４の上面が平坦化される。絶縁体層３４は、例えばＣＶＤ（Chemical Vapor Deposition）によって形成される。
それから、メモリ領域ＭＡにおいて、メモリピラーＭＰが形成される（Ｓ１０８）。
そして、図２５～図２７に示すように、複数のスリットＳＨが形成される（Ｓ１０９）。
具体的には、フォトリソグラフィ等によって、部材ＳＬＴに対応する領域が開口したマスクが形成される。それから、当該マスクを用いた異方性のエッチングによって、例えば絶縁体層３１、３３、及び３４、複数の絶縁体層３２、並びに複数の犠牲部材５０及び犠牲部材５１を分割するスリットＳＨが形成される。
次に、複数の犠牲部材５０及び５１の置換処理が実行され、図２８及び図２９に示すように、積層配線が形成される（Ｓ１１０）。
より具体的には、まず、熱リン酸等によるウェットエッチングによって、スリットＳＨを介して複数の犠牲部材５０及び５１が選択的に除去される。ここで、図２６に示されるように、テラス部分ＴＳＧＳに対応する犠牲部材５１は、部材ＳＬＴｏに対応するスリットＳＨにおいて露出する。また、図２７に示されるように、テラス部分ＴＷＬ０に対応する犠牲部材５１は、部材ＳＬＴｏに対応するスリットＳＨにおいて露出する。また、図２６及び図２７に示されるように、テラス部分ＴＷＬ１に対応する犠牲部材５１は、部材ＳＬＴｅに対応するスリットＳＨにおいて露出する。複数の犠牲部材５０及び５１が除去された積層構造は、残存した複数のメモリピラーＭＰ及び図示しない支持柱等によって維持される。そして、導電体が、スリットＳＨを介して、複数の犠牲部材５０及び５１が除去された空間に埋め込まれる。ここで、例えば複数の犠牲部材５０及び５１が除去された後の空間のうちテラス部分ＴＷＬ１に含まれる第２導電体部に対応する空間には、導電体が、部材ＳＬＴｅに対応するスリットＳＨを介して、直接的に埋め込まれる。本工程における導電体の形成には、例えばＣＶＤが使用される。また、本工程によって、各テラス部分Ｔに含まれるトレンチ部Ｔｒｅが形成される。
その後、スリットＳＨ内部に形成された導電体がエッチバック処理によって除去され、隣り合う積層配線が離間する。これにより、選択ゲート線ＳＧＳとして機能する導電体層２２と、ワード線ＷＬ０～ＷＬ１０としてそれぞれ機能する複数の導電体層２３と、選択ゲート線ＳＧＤとして機能する導電体層２４とがそれぞれ形成される。
そして、スリットＳＨ内に部材ＳＬＴが形成される（Ｓ１１１）。
具体的には、まずスリットＳＨの側面及び底面を覆うように絶縁膜（スペーサＳＰ）が形成される。そして、スリットＳＨの底部に設けられたスペーサＳＰの一部が除去され、スリットＳＨの底部において導電体層２１の一部が露出する。それから、スリットＳＨ内に導電体（コンタクトＬＩ）が形成され、スリットＳＨの外に形成された導電体が例えばＣＭＰによって除去される。この後に、図示しない領域において、Ｙ方向に隣接する部材ＳＬＴ間における部材ＳＨＥに対応する領域に、部材ＳＬＴと平行するように複数の溝が形成される。そして、各溝内に絶縁膜が埋め込まれることによって、導電体層２４をＹ方向に分割する部材ＳＨＥが形成される。
それから、複数のコンタクトＣＣが形成される。
より具体的には、フォトリソグラフィ等によって、コンタクトＣＣに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性エッチングによって、例えばテラス部分Ｔの上方に形成された絶縁体層３４を貫通するコンタクトホールが形成される。コンタクトホールの各々の底部において、対応する導電体層２２～２４が露出する。その後、コンタクトホールが、導電体によって埋め込まれる。積層配線構造の上面に形成された導電体が例えばＣＭＰによって除去されることにより、複数のコンタクトＣＣの各々の上端に対応する面が露出する。
以上の工程により、メモリセルアレイ１０の構造が形成される。
なお、以上で説明した製造工程はあくまで一例であり、これに限定されない。例えば、各製造工程の間にはその他の処理が挿入されてもよいし、一部の工程が省略又は統合されてもよい。また、各製造工程は、可能な範囲で入れ替えられてもよい。例えば、メモリピラーＭＰが形成される工程と、引出領域ＨＡ内の階段構造が形成される工程とは、入れ替えられてもよい。
１．３ 本実施形態に係る効果
実施形態によれば、コンタクトＣＣの突き抜けを防止しつつ、引出領域ＨＡのサイズの増加を抑制することができる。実施形態の効果について、以下に説明する。
実施形態によれば、半導体記憶装置１の製造工程において、複数の犠牲部材５１を含む積層構造の階段構造が形成された後、Ｓ１１０の工程において、複数の犠牲部材５０及び５１は、スリットＳＨを介したウェットエッチングにより除去される。そして、複数の犠牲部材５０及び５１が除去された空間に導電体が埋め込まれることで、導電体層２２及び２４、並びに複数の導電体層２３が形成される。実施形態では、各犠牲部材５１は、例えば図２６及び図２７に示すように、ＹＺ平面においてスリットＳＨに接続される。これにより、各導電体層の第２導電体部の厚さを第１導電体部よりも厚くしつつ、各ブロックＢＬＫにおいてＹ方向に沿って並ぶ３つ以上のテラス部分Ｔを設けることができる。このため、コンタクトＣＣの突き抜けを防止しつつ、引出領域ＨＡのサイズの増加を抑制することができる。
補足すると、複数のコンタクトホールを一括して開口する場合、複数のコンタクトの深さの違いによって、例えば下層側のワード線に対応するコンタクトホールが当該下層側のワード線に達する前に、上層側のワード線に対応するコンタクトホールが当該上層側のワード線を突き抜けてしまう場合がある。このような場合に、コンタクトを介した複数のワード線間のショートが発生する可能性がある。複数のワード線間のショートの発生を抑制するため、コンタクトと接続されるテラス部分におけるワード線の膜厚を厚くすることが望ましい。
しかしながら、例えば各ブロックにおいて、Ｙ方向に並ぶ３つのテラス部分の膜厚を厚く形成しようとしても、３つのテラス部分の中央のテラス部分の全体が厚い導電体に置換されないことがある。より具体的には、中央のテラス部分のうち膜厚が厚い部分が導電体層のうち膜厚が薄い部分のみを介してブロックを区切る部材に接する場合、犠牲部材を導電体に置換する工程において、中央のテラス部分が形成される予定の領域に含まれる犠牲部材（中央の犠牲部材）は導電体に十分に置換され難くなる。
すなわち、このような場合に、製造工程において厚膜化処理により形成された中央の犠牲部材はスリットに直接的に接続されない。これにより、犠牲部材が除去された後の空間に導電体を埋め込む際に、中央のテラス部分のうち膜厚が厚い部分に対応する空間は、導電体層のうち膜厚が薄い部分に対応する空間のみを介して、間接的に置換される。このため、中央のテラス部分のうち膜厚が厚い部分に対応する空間への導電体の埋め込みが完了する前に、導電体層のうち膜厚が薄い部分に対応する空間が導電体によって閉塞してしまうことで、例えば中央のテラス部分が空隙を含んでしまうことがある。したがって、コンタクトの接触不良が発生する可能性がある。これに対し、部材から離間する中央のテラス部分をなくすために、Ｙ方向に並ぶテラス部分の数を減らすことがある。しかしながら、Ｙ方向に並ぶテラス部分の数を減らす場合、各ブロックのＹ方向の幅が変化しない一方で、Ｘ方向に並ぶテラス部分の数が増加することにより、引出領域のサイズが増加してしまう可能性がある。
また、例えば積層配線構造がＹ方向に並ぶ３つのテラス部分を含む場合に、ブロックを区切る２つの部材の間に中央のテラス部分に接する中央部材をさらに設ける構造がとられることがある。これにより、犠牲部材を導電体に置換する工程において、中央の犠牲部材は、中央部材に対応するスリットに直接的に接続される。したがって、テラス部分の膜厚を厚くする場合であっても、犠牲部材の導電体への置換を十分に行い得る。しかしながら、中央部材を設けることにより、階段構造のＹ方向に沿った幅が広くなってしまう傾向がある。このため、引出領域のサイズが増加してしまう可能性がある。
実施形態によれば、例えばＹ方向に沿ってテラス部分ＴＳＧＳ及びＴＷＬ１に挟まれるテラス部分ＴＷＬ０は、図１１に示す断面において、部材ＳＬＴｏに接する。これにより、犠牲部材を導電体に置換する工程において、図２７に示すように、テラス部分ＴＷＬ０が形成される予定の領域に含まれる犠牲部材５１及び犠牲部材５０の部分は、当該犠牲部材５０及び当該犠牲部材５１の部分が直接的に接続されるスリットＳＨを介して置換され得る。これにより、テラス部分ＴＷＬ０が導電体に十分に置換されない部分を含むことを抑制することができる。このため、コンタクトの突き抜けを防止しつつ、引出領域ＨＡのサイズの増加を抑制することができる。
２． 変形例
なお、上述の実施形態は、種々の変形が可能である。
以下に、変形例に係る半導体記憶装置について説明する。
２．１ 第１変形例
上述の実施形態では、各導電体層２２又は２３がトレンチ部Ｔｒｅを有することで、各テラス部分Ｔが互いに離間する場合を示したが、これに限られない。例えばテラス部分ＴＳＧＳ、ＴＷＬ２、ＴＷＬ５、及びＴＷＬ８を含むＸＺ平面の断面図において、１つの導電体層が、当該導電体層の第２部分と当該導電体層の第１導電体部のうち上層の導電体層と重なる部分との間でＸ方向に切り離されることで、当該導電体層に対応するテラス部分ＴとＸ方向に隣接するテラス部分Ｔとが互いに離間してもよい。以下の説明において、第１変形例に係る半導体記憶装置１の構成及び製造方法について、実施形態に係る半導体記憶装置１の構成及び製造方法と異なる点について主に説明する。
半導体記憶装置１の平面レイアウトについて、図３０を用いて説明する。図３０は、第１変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域、及びその近傍における平面レイアウトの一例を示す平面図である。
平面視において、テラス部分ＴＳＧＳは、第１部分ＴＳＧＳａ、及び第１部分ＴＳＧＳａから離間する第２部分ＴＳＧＳｂを含む。テラス部分ＴＷＬ２は、第１部分ＴＷＬ２ａ、及び第１部分ＴＷＬ２ａから離間する第２部分ＴＷＬ２ｂを含む。テラス部分ＴＷＬ５は、第１部分ＴＷＬ５ａ、及び第１部分ＴＷＬ５ａから離間する第２部分ＴＷＬ５ｂを含む。
第２部分ＴＷＬ０ｂは、第１部分ＴＳＧＳａ及び第２部分ＴＳＧＳｂによってＸ方向に挟まれる。第２部分ＴＷＬ３ｂは、第１部分ＴＷＬ２ａ及び第２部分ＴＷＬ２ｂによってＸ方向に挟まれる。第２部分ＴＷＬ６ｂは、第１部分ＴＷＬ５ａ及び第２部分ＴＷＬ５ｂによってＸ方向に挟まれる。
半導体記憶装置１のＸＺ平面の断面構造について、図３１を用いて説明する。図３１は、第１変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図３０のＸＸＸＩ－ＸＸＸＩ線に沿った断面図である。
図３０のＸＸＸＩ－ＸＸＸＩ線に沿って、積層配線構造は、第１部分ＴＳＧＳａ、ＴＷＬ２ａ、及びＴＷＬ５ａ、テラス部分ＴＷＬ８及びＴＷＬ１０、並びに第２部分ＴＳＧＳｂ、ＴＷＬ２ｂ、ＴＷＬ５ｂ、ＴＷＬ０ｂ、ＴＷＬ３ｂ、ＴＷＬ６ｂ、及びＴＷＬ９ｂを含む階段構造を有する。
上述の階段構造において、第１部分ＴＳＧＳａ、ＴＷＬ２ａ、及びＴＷＬ５ａの各々は、対応する導電体層２２又は２３の第２導電体部、及び第１導電体部に含まれるトレンチ部Ｔｒｅを含む。第２部分ＴＳＧＳｂ、ＴＷＬ２ｂ、及びＴＷＬ５ｂの各々は、対応する導電体層２２又は２３の第１導電体部に含まれる。
このような構成によって、第１部分ＴＳＧＳａは、ワード線ＷＬ０に対応する導電体層２３の側面からＸ方向に離間する。第１部分ＴＷＬ２ａは、ワード線ＷＬ３に対応する導電体層２３の側面からＸ方向に離間する。第１部分ＴＷＬ５ａは、ワード線ＷＬ６に対応する導電体層２３の側面からＸ方向に離間する。
第２部分ＴＳＧＳｂは、第２部分ＴＷＬ０ｂと第１部分ＴＷＬ２ａとの間に設けられる。すなわち、第２部分ＴＳＧＳｂ上において、ワード線ＷＬ０に対応する導電体層２３はＸ方向に切り離されている。これにより、第２部分ＴＷＬ０ｂは、第２部分ＴＳＧＳｂによって、ワード線ＷＬ１及びＷＬ２のそれぞれに対応する導電体層２３からＸ方向に離間する。第２部分ＴＷＬ２ｂは、第２部分ＴＷＬ３ｂと第１部分ＴＷＬ５ａとの間に設けられる。すなわち、第２部分ＴＷＬ２ｂ上において、ワード線ＷＬ３に対応する導電体層２３はＸ方向に切り離されている。これにより、第２部分ＴＷＬ３ｂは、第２部分ＴＷＬ２ｂによって、ワード線ＷＬ４及びＷＬ５のそれぞれに対応する導電体層２３からＸ方向に離間する。第２部分ＴＷＬ５ｂは、第２部分ＴＷＬ６ｂとテラス部分ＴＷＬ８との間に設けられる。すなわち、第２部分ＴＷＬ５ｂ上において、ワード線ＷＬ６に対応する導電体層２３はＸ方向に切り離されている。これにより、第２部分ＴＷＬ６ｂは、第２部分ＴＷＬ５ｂによって、ワード線ＷＬ７及びＷＬ８のそれぞれに対応する導電体層２３からＸ方向に離間する。
なお、第１変形例に係る半導体記憶装置１の製造方法は、例えば、マスクＭ１及びＭ２に対するマスクＭ３のＸ方向の位置が相対的に異なることを除き、実施形態に係る半導体記憶装置１の製造方法と実質的に同等であるため、その説明を省略する。
第１変形例によっても、実施形態と同等の効果が奏される。
２．２ 第２変形例
上述の実施形態及び第１変形例では、各ブロックＢＬＫにおいて、選択ゲート線ＳＧＳの端部、及びワード線ＷＬ０～ＷＬ１０の端部が、Ｙ方向に並ぶ３つのテラス部分Ｔを有する階段状に設けられる例を示したが、これに限られない。例えば、各ブロックＢＬＫにおいて、選択ゲート線ＳＧＳの端部、及びワード線ＷＬ０～ＷＬ１０の端部が、Ｙ方向に並ぶ４つのテラス部分Ｔを有する階段状に設けられてもよい。
以下では、第２変形例に係る半導体記憶装置の構成及び製造方法について、実施形態及び第１変形例に係る半導体記憶装置の構成及び製造方法と異なる点について主に説明する。
２．２．１ 構成
図３２は、第２変形例に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図である。図３２に示す平面図は、実施形態における図３に示す平面図に相当する。
メモリセルアレイ１０は、部材ＳＴを含む。部材ＳＴは、Ｙ方向における部材ＳＬＴｅ及びＳＬＴｏの間に設けられる。つまり、メモリセルアレイ１０には、部材ＳＬＴｅ、ＳＬＴｏ、及びＳＴを含む複数の組が、Ｙ方向に並ぶ。
各部材ＳＴは、Ｘ方向に延びる。各部材ＳＴは、引出領域ＨＡの部分をＸ方向に横切る。これにより、各部材ＳＴは、引出領域ＨＡ内の積層配線の局所部分をＹ方向に分断する。各部材ＳＴは、例えば内部に絶縁体や板状のコンタクトが埋め込まれた構造を有する。
引出領域ＨＡの平面構造について、図３３を用いて説明する。図３３は、第２変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域、及びその近傍における平面レイアウトの一例を示す平面図である。図３３では、メモリセルアレイ１０のうち、ブロックＢＬＫ０及びＢＬＫ１のそれぞれの引出領域ＨＡにおける平面構造が示される。また、図３３には、引出領域ＨＡの近傍におけるメモリ領域ＭＡの構造も示される。なお、以下の説明において、Ｘ方向に沿った引出領域ＨＡ側の端をＸ方向における一端と呼ぶ。また、Ｘ方向におけるメモリ領域ＭＡ側の端をＸ方向における他端と呼ぶ。
各ブロックＢＬＫにおいて、テラス部分ＴＳＧＳ、ＴＷＬ０、ＴＷＬ１、及びＴＷＬ２を含む部分、テラス部分ＴＷＬ３～ＴＷＬ６を含む部分、並びにテラス部分ＴＷＬ７～ＴＷＬ１０を含む部分が、Ｘ方向に沿ってこの順に並ぶ。
テラス部分ＴＳＧＳ、ＴＷＬ０、ＴＷＬ１、及びＴＷＬ２を含む部分は、Ｙ方向に沿ってこの順に高くなる階段を含む。テラス部分ＴＷＬ３～ＴＷＬ６を含む部分は、Ｙ方向に沿ってこの順に高くなる階段を含む。テラス部分ＴＷＬ７～ＴＷＬ１０を含む部分は、Ｙ方向に沿ってこの順に高くなる階段を含む。
テラス部分ＴＷＬ０は、第１部分ＴＷＬ０ａと、第２部分ＴＷＬ０ｂと、を含む。テラス部分ＴＷＬ１は、第１部分ＴＷＬ１ａと、第２部分ＴＷＬ１ｂと、を含む。テラス部分ＴＷＬ４は、第１部分ＴＷＬ４ａと、第２部分ＴＷＬ４ｂと、を含む。テラス部分ＴＷＬ５は、第１部分ＴＷＬ５ａと、第２部分ＴＷＬ５ｂと、を含む。テラス部分ＴＷＬ８は、第１部分ＴＷＬ８ａと、第２部分ＴＷＬ８ｂと、を含む。テラス部分ＴＷＬ９は、第１部分ＴＷＬ９ａと、第２部分ＴＷＬ９ｂと、を含む。第１部分ＴＷＬ０ａ、ＴＷＬ１ａ、ＴＷＬ４ａ、ＴＷＬ５ａ、ＴＷＬ８ａ、及びＴＷＬ９ａ、並びに第２部分ＴＷＬ０ｂ、ＴＷＬ１ｂ、ＴＷＬ４ｂ、ＴＷＬ５ｂ、ＴＷＬ８ｂ、及びＴＷＬ９ｂは、それぞれ矩形状の領域に設けられる。
第１部分ＴＷＬ０ａ及びＴＷＬ１ａは、Ｘ方向に沿って略同等の長さを有する。第１部分ＴＷＬ４ａ及びＴＷＬ５ａは、Ｘ方向に沿って略同等の長さを有する。第１部分ＴＷＬ８ａ及びＴＷＬ９ａは、Ｘ方向に沿って略同等の長さを有する。なお、第１部分ＴＷＬ０ａ及びＴＷＬ１ａのそれぞれのＸ方向に沿った長さと、第１部分ＴＷＬ４ａ及びＴＷＬ５ａのそれぞれのＸ方向に沿った長さと、第１部分ＴＷＬ８ａ及びＴＷＬ５ａのそれぞれのＸ方向に沿った長さとは、互いに略同等であってもよいし、異なっていてもよい。
例えばブロックＢＬＫ０において、第２部分ＴＷＬ０ｂのＹ方向における他端側の部分は、第１部分ＴＷＬ０ａに接続される。第２部分ＴＷＬ１ｂのＹ方向における一端側の部分は、第１部分ＴＷＬ１ａに接続される。第２部分ＴＷＬ４ｂのＹ方向における他端側の部分は、第１部分ＴＷＬ４ａに接続される。第２部分ＴＷＬ５ｂのＹ方向における一端側の部分は、第１部分ＴＷＬ５ａに接続される。第２部分ＴＷＬ８ｂのＹ方向における他端側の部分は、第１部分ＴＷＬ８ａに接続される。第２部分ＴＷＬ９ｂのＹ方向における一端側の部分は、第１部分ＴＷＬ９ａに接続される。
第２部分ＴＷＬ０ｂは、Ｙ方向において、第１部分ＴＷＬ０ａのＸ方向における一端側の部分と、第１部分ＴＷＬ１ａのＸ方向における一端側の部分との間に設けられる。第２部分ＴＷＬ１ｂは、Ｙ方向において、第１部分ＴＷＬ０ａのＸ方向における他端側の部分と第１部分ＴＷＬ１ａのＸ方向における他端側の部分との間に設けられる。第２部分ＴＷＬ４ｂは、Ｙ方向において、第１部分ＴＷＬ４ａのＸ方向における一端側の部分と、第１部分ＴＷＬ５ａのＸ方向における一端側の部分との間に設けられる。第２部分ＴＷＬ５ｂは、Ｙ方向において、第１部分ＴＷＬ４ａのＸ方向における他端側の部分と、第１部分ＴＷＬ５ａのＸ方向における他端側の部分との間に設けられる。第２部分ＴＷＬ８ｂは、Ｙ方向において、第１部分ＴＷＬ８ａのＸ方向における一端側の部分と、第１部分ＴＷＬ９ａのＸ方向における一端側の部分との間に設けられる。第２部分ＴＷＬ９ｂは、Ｙ方向において、第１部分ＴＷＬ８ａのＸ方向における他端側の部分と、第１部分ＴＷＬ９ａのＸ方向における他端側の部分との間に設けられる。これらの構成により、第２部分ＴＷＬ０ｂ、ＴＷＬ１ｂ、ＴＷＬ４ｂ、ＴＷＬ５ｂ、ＴＷＬ８ｂ、及びＴＷＬ９ｂは、Ｘ方向にこの順に並ぶ。
第２部分ＴＷＬ０ｂ及びＴＷＬ１ｂは、平面視における第１部分ＴＷＬ０ａ及びＴＷＬ１ａによってＹ方向に挟まれる領域において、相補的に配置される。これにより、第２部分ＴＷ０ｂ及びＴＷＬ１ｂは、Ｘ方向に隣り合う。第２部分ＴＷＬ４ｂ及びＴＷＬ５ｂは、平面視における第１部分ＴＷＬ４ａ及びＴＷＬ５ａによってＹ方向に挟まれる領域において、相補的に配置される。これにより、第２部分ＴＷ４ｂ及びＴＷＬ５ｂは、Ｘ方向に隣り合う。第２部分ＴＷＬ８ｂ及びＴＷＬ９ｂは、平面視における第１部分ＴＷＬ８ａ及びＴＷＬ９ａによってＹ方向に挟まれる領域において、相補的に配置される。これにより、第２部分ＴＷ８ｂ及びＴＷＬ９ｂは、Ｘ方向に隣り合う。
テラス部分ＴＳＧＳ、ＴＷＬ３、ＴＷＬ７、及びＴＷＬ１０は、部材ＳＬＴｏに接する。
テラス部分ＴＷＬ２、ＴＷＬ６、及びＴＷＬ１０は、部材ＳＬＴｅに接する。
テラス部分ＴＷＬ０、ＴＷＬ１、ＴＷＬ４、ＴＷＬ５、ＴＷＬ８、及びＴＷＬ９は、部材ＳＴに接する。
なお、偶数番号の各ブロックＢＬＫのテラス部分の構造と、奇数番号の各ブロックＢＬＫのテラス部分の構造とは、例えばＸＺ平面に関して対称な構造を有する。
次に、メモリセルアレイ１０の引出領域ＨＡにおけるＸＺ平面の断面構造について図３４を用いて説明する。図３４は、第２変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図３３のＸＸＸＩＶ－ＸＸＸＩＶ線に沿った断面図である。
図３３のＸＸＸＩＶ－ＸＸＸＩＶ線に沿って、積層配線構造は、第２部分ＴＷＬ０ｂ、ＴＷＬ１ｂ、ＴＷＬ４ｂ、ＴＷＬ５ｂ、ＴＷＬ８ｂ、及びＴＷＬ９ｂ、並びにテラス部分ＴＷＬ１０を含む階段構造を有する。
上述の階段構造において、第２部分ＴＷＬ０ｂ、ＴＷＬ１ｂ、ＴＷＬ４ｂ、ＴＷＬ５ｂ、ＴＷＬ８ｂ、及びＴＷＬ９ｂの各々は、第２導電体部及びトレンチ部Ｔｒｅを含む。テラス部分ＴＷＬ１０は、第２導電体部を含む。
このような構成によって、第２部分ＴＷＬ０ｂは、ワード線ＷＬ１に対応する導電体層２３の側面からＸ方向に離間する。第２部分ＴＷＬ１ｂは、ワード線ＷＬ２～ＷＬ４のそれぞれに対応する導電体層２３の側面からＸ方向に離間する。第２部分ＴＷＬ４ｂは、ワード線ＷＬ５に対応する導電体層２３の側面からＸ方向に離間する。第２部分ＴＷＬ５ｂは、ワード線ＷＬ６～ＷＬ８のそれぞれに対応する導電体層２３の側面からＸ方向に離間する。第２部分ＴＷＬ８ｂは、ワード線ＷＬ９に対応する導電体層２３の側面からＸ方向に離間する。第２部分ＴＷＬ９ｂは、ワード線ＷＬ１０に対応する導電体層２３の側面からＸ方向に離間する。
第２部分ＴＷＬ０ｂのＸ方向に沿った長さＬ１、第２部分ＴＷＬ１ｂのＸ方向に沿った長さＬ２、及び第２部分ＴＷＬ０ｂ及びＴＷＬ１ｂの間に含まれるトレンチ部ＴｒｅのＸ方向に沿った長さＬ３の和は、第１部分ＴＷＬ０ａ及びＴＷＬ１ａのそれぞれのＸ方向に沿った長さＬ４と略同等である（Ｌ１＋Ｌ２＋Ｌ３＝Ｌ４）。なお、以下の説明において、各トレンチ部ＴｒｅのＸ方向に沿った長さＬ３は、トレンチ部Ｔｒｅに依らず略同等であるとする。第２部分ＴＷＬ４ｂのＸ方向に沿った長さ、第２部分ＴＷＬ５ｂのＸ方向に沿った長さ、及び第２部分ＴＷＬ４ｂ及びＴＷＬ５ｂの間に含まれるトレンチ部ＴｒｅのＸ方向に沿った長さの和は、第１部分ＴＷＬ４ａ及びＴＷＬ５ａのそれぞれのＸ方向に沿った長さと略同等である。第２部分ＴＷＬ８ｂのＸ方向に沿った長さ、第２部分ＴＷＬ９ｂのＸ方向に沿った長さ、及び第２部分ＴＷＬ８ｂ及びＴＷＬ９ｂの間に含まれるトレンチ部ＴｒｅのＸ方向に沿った長さの和は、第１部分ＴＷＬ８ａ及びＴＷＬ９ａのそれぞれのＸ方向に沿った長さと略同等である。
なお、テラス部分ＴＳＧＳ、ＴＷＬ３、及びＴＷＬ７を含むＸＺ平面の積層配線構造の階段構造、第１部分ＴＷＬ０ａ、ＴＷＬ４ａ、及びＴＷＬ８ａを含むＸＺ平面の積層配線構造の階段構造、第１部分ＴＷＬ１ａ、ＴＷＬ５ａ、及びＴＷＬ９ａを含むＸＺ平面の積層配線構造の階段構造、並びにテラス部分ＴＷＬ２、ＴＷＬ６、及びＴＷＬ１０を含むＸＺ平面の積層配線構造の階段構造は、段差が異なることを除き、例えば図９において第１部分ＴＷＬ０ａ、ＴＷＬ３ａ、及びＴＷＬ６ａを含む積層配線構造の階段構造と同様の構造である。
メモリセルアレイ１０の引出領域ＨＡにおけるＹＺ平面の断面構造について図３５を用いて説明する。図３５は、第２変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図３３のＸＸＸＶ－ＸＸＸＶ線に沿った断面図である。
図３３のＸＸＸＶ－ＸＸＸＶ線に沿って、積層配線構造は、テラス部分ＴＳＧＳ及びＴＷＬ２、第１部分ＴＷＬ０ａ及びＴＷＬ１ａ、並びに第２部分ＴＷＬ０ｂを含む階段構造を有する。
上述の階段構造において、テラス部分ＴＳＧＳ、第１部分ＴＷＬ１ａ、及び第２部分ＴＷＬ０ｂの各々は、第２導電体部及びトレンチ部Ｔｒｅを含む。テラス部分ＴＷＬ２及び第１部分ＴＷＬ０ａは第２導電体部を含む。
第２部分ＴＷＬ０ｂは、部材ＳＴによって、Ｙ方向に分断される。第２部分ＴＷＬ０ｂのＹ方向に分断された各部分は、部材ＳＴのＹ方向に沿った両側においてそれぞれ部材ＳＴに接する。
部材ＳＴ及びＳＬＴｏの間において、テラス部分ＴＳＧＳは、ワード線ＷＬ０に対応する導電体層２３の側面からＹ方向に離間する。
部材ＳＴ及びＳＬＴｅの間において、第２部分ＴＷＬ０ｂは、ワード線ＷＬ１に対応する導電体層２３の側面からＹ方向に離間する。第１部分ＴＷＬ１ａは、ワード線ＷＬ２に対応する導電体層２３の側面からＹ方向に離間する。
なお、テラス部分ＴＷＬ３及びＴＷＬ６、第１部分ＴＷＬ４ａ及びＴＷＬ５ａ、並びに第２部分ＴＷＬ４ｂを含むＹＺ平面の積層配線構造の階段構造と、テラス部分ＴＷＬ７及びＴＷＬ１０、第１部分ＴＷＬ８ａ及びＴＷＬ９ａ、並びに第２部分ＴＷＬ８ｂを含むＹＺ平面の積層配線構造の階段構造とは、それぞれ高さが異なることを除き、図３５に示す積層配線構造の階段構造と同様の構造である。
メモリセルアレイ１０の引出領域ＨＡにおけるＹＺ平面の断面構造について図３６を用いてさらに説明する。図３６は、第２変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図３３のＸＸＸＶＩ－ＸＸＸＶＩ線に沿った断面図である。
図３３のＸＸＸＶＩ－ＸＸＸＶＩ線に沿って、積層配線構造は、テラス部分ＴＳＧＳ及びＴＷＬ２、第１部分ＴＷＬ０ａ及びＴＷＬ１ａ、並びに第２部分ＴＷＬ１ｂを含む階段構造を有する。
上述の階段構造において、テラス部分ＴＳＧＳ、並びに第１部分ＴＷＬ０ａ及びＴＷＬ１ａは、第２導電体部及びトレンチ部Ｔｒｅを含む。テラス部分ＴＷＬ２及び第２部分ＴＷＬ０ｂは第２導電体部を含む。
第２部分ＴＷＬ１ｂは、部材ＳＴによって、Ｙ方向に分断される。第２部分ＴＷＬ１ｂのＹ方向に分断された各部分は、部材ＳＴのＹ方向に沿った両側においてそれぞれ部材ＳＴに接する。
部材ＳＴ及びＳＬＴｏの間において、第１部分ＴＷＬ０ａは、ワード線ＷＬ１に対応する導電体層２３の側面からＹ方向に離間する。テラス部分ＴＳＧＳは、図３５におけるテラス部分ＴＳＧＳと同等に、ワード線ＷＬ０に対応する導電体層２３の側面からＹ方向に離間する。
部材ＳＴ及びＳＬＴｅの間において、第１部分ＴＷＬ１ａは、図３５における第１部分ＴＷＬ１ａと同等に、ワード線ＷＬ２に対応する導電体層２３の側面からＹ方向に離間する。
なお、テラス部分ＴＷＬ３及びＴＷＬ６、第１部分ＴＷＬ４ａ及びＴＷＬ５ａ、並びに第２部分ＴＷＬ５ｂを含むＹＺ平面の積層配線構造の階段構造と、テラス部分ＴＷＬ７及びＴＷＬ１０、第１部分ＴＷＬ８ａ及びＴＷＬ９ａ、並びに第２部分ＴＷＬ９ｂを含むＹＺ平面の積層配線構造の階段構造は、それぞれ高さが異なることを除き、図３６に示す構造階段と同様の構造である。
２．２．２ 製造方法
次に、第２変形例に係る半導体記憶装置１の製造方法について、図３７～図４０を用いて説明する。図３７～図４０は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の製造途中の構造の一例を示す平面図である。図３７～図４０に示す平面図は、図３３に対応する領域を示す。以下では、積層構造の階段構造を形成する工程（すなわち、実施形態におけるＳ１０１～Ｓ１０６に対応する工程）について主に説明する。
まず、図３７に示すように、マスクＭ１’が形成される。マスクＭ１’はエッチング部ＥＰ１’を含む。エッチング部ＥＰ１’は、例えばリソグラフィ処理によって形成される。エッチング部ＥＰ１’は、ブロックＢＬＫ０及びＢＬＫ１それぞれのテラス部分ＴＳＧＳ、ＴＷＬ０、ＴＷＬ１、ＴＷＬ３、ＴＷＬ４、ＴＷＬ５、ＴＷＬ７、ＴＷＬ８、及びＴＷＬ９が形成される予定の領域を含む。
そして、マスクＭ１’を用いた異方性のエッチング処理が実行される。当該エッチング処理が完了した後に、マスクＭ１’は除去される。
それから、図３８に示すように、マスクＭ２’が形成される。マスクＭ２’はエッチング部ＥＰ２’を含む。エッチング部ＥＰ２’は、例えばリソグラフィ処理によって形成される。エッチング部ＥＰ２’は、ブロックＢＬＫ０及びＢＬＫ１それぞれのテラス部分ＴＳＧＳ、ＴＷＬ０、ＴＷＬ３、ＴＷＬ４、ＴＷＬ７、及びＴＷＬ８が形成される予定の領域を含む。
次に、マスクＭ２’を用いた異方性のエッチング処理が実行される。当該エッチング処理が完了した後に、マスクＭ２’は除去される。
そして、図３９に示すように、マスクＭ３’が形成される。マスクＭ３’はエッチング部ＥＰ３’を含む。エッチング部ＥＰ３’は、例えばリソグラフィ処理によって形成される。エッチング部ＥＰ３’は、ブロックＢＬＫ０及びＢＬＫ１それぞれのテラス部分ＴＳＧＳ、ＴＷＬ３、及びＴＷＬ７が形成される予定の領域を含む。
それから、マスクＭ３’を用いた異方性のエッチング処理が実行される。当該エッチング処理が完了した後に、マスクＭ３’は除去される。
次に、図４０に示すように、マスクＭ４’が形成される。マスクＭ４’はエッチング部ＥＰ４’を含む。エッチング部ＥＰ４’は、例えばリソグラフィ処理によって形成される。エッチング部ＥＰ４’は、ブロックＢＬＫ０及びＢＬＫ１それぞれのテラス部分ＴＳＧＳ、ＴＷＬ０、ＴＷＬ１、及びＴＷＬ２が形成される予定の領域を含む。
そして、異方性のエッチング処理と、等方性のエッチング処理（スリミング処理）との繰り返しにより、Ｘ方向に沿った積層構造の階段構造が形成される。
より具体的には、マスクＭ４’を用いた異方性のエッチング処理が実行され、４層の犠牲部材５０が除去される。そして、マスクＭ４’の等方性のエッチング処理が実行される。これにより、エッチング部ＥＰ４’は、図４０の点線（１’）で示される部分まで等方的に広がる。点線（１’）で示される部分まで広がったエッチング部ＥＰ４’は、ブロックＢＬＫ０及びＢＬＫ１それぞれのテラス部分ＴＳＧＳ、及びＴＷＬ０～ＴＷＬ６が形成される予定の領域を含む。それから、マスクＭ４’を用いた異方性のエッチング処理が実行される。これにより、点線（１’）で示される部分まで広がったエッチング部ＥＰ４’において、４層の犠牲部材５０が除去される。マスクＭ４’を用いたこれらのエッチング処理が完了した後に、マスクＭ４’は除去される。
以上の工程により、第２変形例における積層構造の階段構造が形成される。
第２変形例では、Ｓ１０９に対応する工程において、フォトリソグラフィ等によって、部材ＳＬＴ及びＳＴに対応する領域が開口したマスクが形成される。これにより、部材ＳＬＴ及びＳＴに関連付けられるスリットＳＨが形成される。
なお、その他の工程は、実施形態に係る半導体記憶装置１の製造方法と実質的に同等の工程により実行することができる。
以上のような製造方法によって、第２変形例に係る半導体記憶装置１が製造される。
第２変形例によっても、実施形態及び第１変形例と同等の効果が奏される。
補足すると、各ブロックにおいて積層配線構造がＹ方向に並ぶ４つのテラス部分を有する場合に、当該４つのテラス部分のうち中央の２つのテラス部分が導電体に置換されない部分を含むことを抑制するために、当該中央の２つのテラス部分のどちらにも接する中央部材を設ける手法がとられる。しかしながら、加工精度に依存して、中央部材を、当該中央の２つのテラス部分のどちらにも接するように設けることが困難となる場合がある。これにより、中央部材は、中央の２つのテラス部分のうち一方のテラス部分から離間してしまう。このため、テラス部分が導電体に置換されない部分を含むことを抑制することが困難になる可能性がある。
第２変形例によれば、図３３に示すように、例えばテラス部分ＴＷＬ０及びＴＷＬ１は、それぞれＸ方向にこの順に並ぶ第２部分ＴＷＬ０ｂ及びＴＷＬ１ｂを含む。このような構成により、各々が矩形状を有する中央の２つのテラス部分がＹ方向に並ぶ場合と比べて、部材ＳＴのＹ方向の位置のマージンを確保することができる。すなわち、第２部分ＴＷＬ０ｂ及びＴＷＬ１ｂがＹ方向に幅を有するため、各々が矩形状を有する中央の２つのテラス部分がＹ方向に並ぶ場合と比べて、テラス部分ＴＷＬ０及びＴＷＬ１のそれぞれと、部材ＳＴとを接触させることが容易である。これにより、テラス部分Ｔが導電体に置換されない部分を含むことを抑制することができる。したがって、コンタクトＣＣの突き抜けを防止しつつ、引出領域ＨＡのサイズの増加を抑制することができる。
２．３ 第３変形例
上述の第２変形例では、各導電体層２２又は２３がトレンチ部Ｔｒｅを有することで、各テラス部分Ｔが互いに離間する場合を示したが、これに限られない。例えばテラス部分ＴＷＬ０、ＴＷＬ１、ＴＷＬ４、ＴＷＬ５、ＴＷＬ８、ＴＷＬ９、及びＴＷＬ１０を含むＸＺ平面の断面図において、１つの導電体層が、当該導電体層の第２部分と当該導電体層の第１導電体部のうち上層の導電体層と重なる部分との間でＸ方向に切り離されることで、当該導電体層に対応するテラス部分ＴとＸ方向に隣接するテラス部分Ｔとが互いに離間してもよい。以下の説明において、第３変形例に係る半導体記憶装置１の構成及び製造方法について、第２変形例に係る半導体記憶装置１の構成及び製造方法と異なる点について主に説明する。
半導体記憶装置１の平面レイアウトについて、図４１を用いて説明する。図４１は、第３変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域、及びその近傍における平面レイアウトの一例を示す平面図である。
テラス部分ＴＷＬ０は、第１部分ＴＷＬ０ａ及び第２部分ＴＷＬ０ｂに加えて、第３部分ＴＷＬ０ｃを含む。テラス部分ＴＷＬ４は、第１部分ＴＷＬ０４ａ及び第２部分ＴＷＬ４ｂに加えて、第３部分ＴＷＬ４ｃを含む。第３部分ＴＷＬ０ｃ及びＴＷＬ４ｃは、それぞれ矩形状の領域に設けられる。
例えばブロックＢＬＫ０において、第３部分ＴＷＬ０ｃのＹ方向における他端側の部分は、第１部分ＴＷＬ０ａに接続される。第３部分ＴＷＬ４ｃのＹ方向における他端側の部分は、第１部分ＴＷＬ４ａに接続される。
第３変形例において、第２部分ＴＷＬ１ｂは、Ｙ方向において、第１部分ＴＷＬ０ａのＸ方向における一端側の部分と他端側の部分とに挟まれる中央部分と、第１部分ＴＷＬ１ａのＸ方向における一端側の部分と他端側の部分とに挟まれる中央部分と、の間に設けられる。第２部分ＴＷＬ５ｂは、Ｙ方向において、第１部分ＴＷＬ４ａのＸ方向における一端側の部分と他端側の部分とに挟まれる中央部分と、第１部分ＴＷＬ５ａのＸ方向における一端側の部分と他端側の部分とに挟まれる中央部分と、の間に設けられる。
第３部分ＴＷＬ０ｃは、Ｙ方向において、第１部分ＴＷＬ０ａのＸ方向における他端側の部分と、第１部分ＴＷＬ１ａのＸ方向における他端側の部分との間に設けられる。第３部分ＴＷＬ４ｃは、Ｙ方向において、第１部分ＴＷＬ４ａのＸ方向における他端側の部分と、第１部分ＴＷＬ５ａのＸ方向における他端側の部分との間に設けられる。
これらの構成により、第２部分ＴＷＬ０ｂ及びＴＷＬ１ｂ、第３部分ＴＷＬ０ｃ、第２部分ＴＷＬ４ｂ及びＴＷＬ５ｂ、並びに第３部分ＴＷＬ４ｃは、Ｘ方向にこの順に並ぶ。
第２部分ＴＷＬ０ｂ及び第３部分ＴＷＬ０ｃと、第２部分ＴＷＬ１ｂとは、平面視における第１部分ＴＷＬ０ａ及びＴＷＬ１ａによってＹ方向に挟まれる領域において、相補的に配置される。これにより、第２部分ＴＷＬ１ｂは、第２部分ＴＷＬ０ｂ及び第３部分ＴＷＬ０ｃのそれぞれと、Ｘ方向に隣り合う。第２部分ＴＷＬ４ｂ及び第３部分ＴＷＬ４ｃと、第２部分ＴＷＬ５ｂとは、平面視における第１部分ＴＷＬ４ａ及びＴＷＬ５ａによってＹ方向に挟まれる領域において、相補的に配置される。これにより、第２部分ＴＷＬ５ｂは、第２部分ＴＷＬ４ｂ及び第３部分ＴＷＬ４ｃのそれぞれと、Ｘ方向に隣り合う。
半導体記憶装置１のＸＺ平面の断面構造について、図４２を用いて説明する。図４２は、第３変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図４１のＸＬＩＩ－ＸＬＩＩ線に沿った断面図である。
図４１のＸＬＩＩ－ＸＬＩＩ線に沿って、積層配線構造は、第２部分ＴＷＬ０ｂ、ＴＷＬ１ｂ、ＴＷＬ４ｂ、ＴＷＬ５ｂ、ＴＷＬ８ｂ、及びＴＷＬ９ｂ、テラス部分ＴＷＬ１０、並びに第３部分ＴＷＬ０ｃ及びＴＷＬ４ｃを含む階段構造を有する。
上述の階段構造において、第３部分ＴＷＬ０ｃ及びＴＷＬ４ｃは、対応する導電体層２３の第１導電体部に含まれる。
第３部分ＴＷＬ０ｃは、第２部分ＴＷＬ１ｂと第２部分ＴＷＬ４ｂとの間に設けられる。すなわち、第３部分ＴＷＬ０ｃ上において、ワード線ＷＬ１に対応する導電体層２３はＸ方向に切り離されている。これにより、第２部分ＴＷＬ１ｂは、第３部分ＴＷＬ０ｃによって、ワード線ＷＬ２～ＷＬ４のそれぞれに対応する導電体層２３からＸ方向に離間する。第３部分ＴＷＬ４ｃは、第２部分ＴＷＬ５ｂと第２部分ＴＷＬ８ｂとの間に設けられる。すなわち、第３部分ＴＷＬ４ｃ上において、ワード線ＷＬ５に対応する導電体層２３はＸ方向に切り離されている。これにより、第２部分ＴＷＬ５ｂは、第３部分ＴＷＬ４ｃによって、ワード線ＷＬ６～ＷＬ８のそれぞれに対応する導電体層２３からＸ方向に離間する。
第２部分ＴＷＬ０ｂのＸ方向に沿った長さＬ１、第２部分ＴＷＬ１ｂのＸ方向に沿った長さＬ２、及び第３部分ＴＷＬ０ｃのＸ方向に沿った長さＬ５の和は、第１部分ＴＷＬ０ａ及びＴＷＬ１ａのそれぞれのＸ方向に沿った長さＬ４と略同等である（Ｌ１＋Ｌ２＋Ｌ５＝Ｌ４）。第２部分ＴＷＬ４ｂのＸ方向に沿った長さ、第２部分ＴＷＬ５ｂのＸ方向に沿った長さ、及び第３部分ＴＷＬ４ｃのＸ方向に沿った長さの和は、第１部分ＴＷＬ４ａ及びＴＷＬ５ａのそれぞれのＸ方向に沿った長さと略同等である。
半導体記憶装置１のＹＺ平面の断面構造について、図４３を用いて説明する。図４３は、第３変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図４１のＸＬＩＩＩ－ＸＬＩＩＩ線に沿った断面図である。
図４１のＸＬＩＩＩ－ＸＬＩＩＩ線に沿って、積層配線構造は、テラス部分ＴＳＧＳ及びＴＷＬ２、第１部分ＴＷＬ０ａ及びＴＷＬ１ａ、並びに第３部分ＴＷＬ０ｃを含む階段構造を有する。
上述の階段構造において、第３部分ＴＷＬ０ｃは、第１導電体部に含まれる。
第３部分ＴＷＬ０ｃは、部材ＳＴによって、Ｙ方向に分断される。第３部分ＴＷＬ０ｃのＹ方向に分断された各部分は、部材ＳＴのＹ方向に沿った両側においてそれぞれ部材ＳＴに接する。
図４３に示す構造は、第２部分ＴＷＬ０ｂの代わりに第３部分ＴＷＬ０ｃを含むことを除き、図３５に示す構造と同等である。
なお、テラス部分ＴＷＬ３及びＴＷＬ６、第１部分ＴＷＬ４ａ及びＴＷＬ５ａ、並びに第３部分ＴＷＬ４ｃを含むＹＺ平面の積層配線構造の階段構造は、高さが異なることを除き、図４３に示す階段構造と同様の構造である。
また、第３変形例に係る半導体記憶装置１の製造方法は、例えば、マスクＭ１’～Ｍ３’に対するマスクＭ４’のＸ方向の位置が相対的に異なることを除き、第２変形例に係る半導体記憶装置１の製造方法と実質的に同等であるため、その説明を省略する。
第３変形例によっても、実施形態、第１変形例、及び第２変形例と同等の効果が奏される。
３． その他の実施形態
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体記憶装置、２…メモリコントローラ、３…メモリシステム、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１～２６…導電体層、３０～３４…絶縁体層、４０…コア部材、４１…半導体層、４２…積層膜、４３…トンネル絶縁膜、４４…電荷蓄積膜、４５…ブロック絶縁膜、５０、５１…犠牲部材、Ｍ１～Ｍ３、Ｍ１’～Ｍ４’…マスク、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＭＴ…メモリセルトランジスタ、ＳＴＤ、ＳＴＳ…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＳ、ＳＧＤ…選択ゲート線、ＭＡ…メモリ領域、ＨＡ…引出領域、ＳＬＴ、ＳＴ、ＳＨＥ…部材。

Claims (5)

  1. 第１方向に互いに離れて並ぶ複数の導電体層と、ここで、前記複数の導電体層の各々は、第１部分、及び上層の導電体層と重ならないように設けられ、かつ前記第１部分よりも前記第１方向に厚い第２部分を含む、
    前記第１方向と交差する第２方向に延び、前記複数の導電体層のうちの第１導電体層の前記第２部分、及び前記複数の導電体層のうちの第２導電体層の前記第２部分に接する第１絶縁体部と、
    前記第２方向に延び、前記第１絶縁体部とともに前記第１方向及び前記第２方向と交差する第３方向に、前記第１導電体層の前記第２部分、前記第２導電体層の前記第２部分、及び前記複数の導電体層のうちの第３導電体層の前記第２部分を挟み、前記第３導電体層の前記第２部分に接する第２絶縁体部と、
    を備え、
    前記第２導電体層の前記第２部分は、前記第１導電体層の前記第２部分と前記第２方向に並ぶ第１サブ部分、及び前記第１導電体層の前記第２部分と前記第３導電体層の前記第２部分との間に設けられる第２サブ部分を有する、
    半導体記憶装置。
  2. 前記第２導電体層の前記第１サブ部分は、前記第１絶縁体部と接する、
    請求項１記載の半導体記憶装置。
  3. 前記第１導電体層の前記第１部分は、上層の導電体層と重ならないように設けられる第１サブ部分を有し、
    前記第１導電体層の前記第２部分、及び前記第１導電体層の前記第１サブ部分は、前記第２導電体層の前記第１サブ部分を前記第２方向に挟む、
    請求項１記載の半導体記憶装置。
  4. 第１方向に互いに離れて並ぶ複数の導電体層と、ここで、前記複数の導電体層の各々は、第１部分と、上層の導電体層と重ならないように設けられ、かつ前記第１部分よりも前記第１方向に厚い第２部分を含む、
    前記第１方向と交差する第２方向に延び、前記複数の導電体層のうちの第１導電体層の前記第２部分、及び前記複数の導電体層のうちの第２導電体層の前記第２部分に接する第１絶縁体部と、
    を備え、
    前記第１導電体層の前記第２部分、及び前記第２導電体層の前記第２部分は、それぞれ前記第１方向及び前記第２方向と交差する第３方向に並ぶ第１サブ部分及び第２サブ部分を有し、
    前記第１導電体層の前記第２サブ部分は、前記第３方向における、前記第１導電体層の前記第１サブ部分のうちの第３サブ部分と、前記第２導電体層の前記第１サブ部分のうちの第３サブ部分との間に設けられ、前記第１絶縁体部を前記第３方向に挟んで、前記第１絶縁体部とそれぞれ接する２つの部分を含み、
    前記第２導電体層の前記第２サブ部分は、前記第３方向における、前記第１導電体層の前記第１サブ部分のうちの前記第３サブ部分と異なる第４サブ部分と、前記第２導電体層の前記第１サブ部分のうちの前記第３サブ部分と異なる第４サブ部分との間に設けられ、前記第１絶縁体部を前記第３方向に挟んで、前記第１絶縁体部とそれぞれ接する２つの部分を含む、
    半導体記憶装置。
  5. 前記第１導電体層の前記第１部分は、上層の導電体層と重ならないように設けられ、前記第１導電体層の前記第１サブ部分と前記第３方向に並ぶ第５サブ部分を有し、
    前記第１導電体層の前記第５サブ部分は、前記第３方向における、前記第１導電体層の前記第１サブ部分のうちの前記第３サブ部分及び前記第４サブ部分と異なる第６サブ部分と、前記第２導電体層の前記第１サブ部分のうちの前記第３サブ部分及び前記第４サブ部分と異なる第５サブ部分との間に設けられ、前記第１絶縁体部を前記第３方向に挟んで、前記第１絶縁体部とそれぞれ接する２つの部分を含み、
    前記第１導電体層の前記第４サブ部分は、前記第２方向において前記第１導電体層の前記第３サブ部分、及び前記第１導電体層の前記第６サブ部分に挟まれ、
    前記第２導電体層の前記第４サブ部分は、前記第２方向において前記第２導電体層の前記第３サブ部分、及び前記第２導電体層の前記第５サブ部分に挟まれる、
    請求項４記載の半導体記憶装置。
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