JP2008182158A - 半導体装置 - Google Patents
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Abstract
【課題】サイドゲート効果を抑制すること。
【解決手段】本発明は、基板10上に設けられ化合物半導体からなるP型半導体層12と、P型半導体層12上に設けられた化合物半導体層21と、化合物半導体層21に設けられ素子分離領域28を介し隣接する複数の活性領域27と、活性領域27の間あるいは活性領域27の間の領域に隣接した素子分離領域28においてP型半導体層12と接続される接続部32と、隣接する活性領域27それぞれに設けられた複数のFET40、42であって、複数のFETのうち少なくとも1つのFET42のソース電極22は活性領域27以外において接続部32の電位と接続されている複数のFETと、を具備する半導体装置である。
【選択図】図1
【解決手段】本発明は、基板10上に設けられ化合物半導体からなるP型半導体層12と、P型半導体層12上に設けられた化合物半導体層21と、化合物半導体層21に設けられ素子分離領域28を介し隣接する複数の活性領域27と、活性領域27の間あるいは活性領域27の間の領域に隣接した素子分離領域28においてP型半導体層12と接続される接続部32と、隣接する活性領域27それぞれに設けられた複数のFET40、42であって、複数のFETのうち少なくとも1つのFET42のソース電極22は活性領域27以外において接続部32の電位と接続されている複数のFETと、を具備する半導体装置である。
【選択図】図1
Description
本発明は半導体装置に関し、特に、基板上に設けられたP型半導体層とP型半導体層に接続する接続部とを有する半導体装置に関する。
化合物半導体を用いたFET(Field Effect Transistor)は、高周波数、高出力用途のMMIC(Microwave Monolithic Integrated Circuit)等に用いられている。化合物半導体を用いたFETにおいて、FETに近接する電極に負電位を印加すると、FETのドレイン電流が減少し閾値電圧が正側にシフトする現象が生じる。このような現象をサイドゲート効果という。
特許文献1には、基板上にP型半導体層を設けた化合物半導体FETが開示されている。特許文献1によれば、ドレイン耐圧を向上させることができる。
特開2005−72378号公報
特許文献1のように基板上にP型半導体層を設けることにより、サイドゲート効果が大きくなってしまう。本発明は、上記課題に鑑みサイドゲート効果を抑制することを目的とする。
上記課題を解決するため、本発明は、基板上に設けられ化合物半導体からなるP型半導体層と、前記P型半導体層上に設けられた化合物半導体層と、前記化合物半導体層に設けられ素子分離領域を介し隣接する複数の活性領域と、前記活性領域の間あるいは前記活性領域の間の領域に隣接した前記素子分離領域において前記P型半導体層と接続される接続部と、前記隣接する活性領域それぞれに設けられた複数のFETであって、前記複数のFETのうち少なくとも1つのFETのソース電極は前記活性領域以外において前記接続部の電位と接続されている前記複数のFETと、具備することを特徴とする半導体装置である。本発明によれば、素子分離領域下のP型半導体層をFETのソース電極の電位とすることにより、サイドゲート効果を抑制することができる。
上記構成において、前記接続部の電位はグランド電位である構成とすることができる。この構成によれば、サイドゲート効果を一層抑制することができる。
上記構成において、前記P型半導体層は前記基板に接して設けられている構成とすることができる。この構成によれば、基板と基板上の半導体層との界面を介したリーク電流を抑制することができる。
上記構成において、前記素子分離領域は、イオン注入により形成されてなる構成とすることができる。
上記構成において、前記接続部は前記FETと前記電極との間に設けられている構成とすることができる。この構成によれば、サイドゲート効果をより抑制することができる。
上記構成において、前記接続部は前記基板に設けられたバイアホールである構成とすることができる。この構成によれば、基板側からP型半導体層に接続することができる。
上記構成において、前記接続部は前記FETを囲むように設けられている構成とすることができる。この構成によれば、サイドゲート効果を一層抑制することができる。
上記構成において、前記接続部は前記FETのソース電極と電気的に接続されている構成とすることができる。また、上記構成において、前記接続部は、前記基板平面に対しL字状またはコの字状に配置されている構成とすることができる。
上記構成において、前記FETはMESFET又はHEMTである構成とすることができる。また、上記構成において、前記基板は、GaAs、SiC、サファイア又はGaNのいずれかからなる構成とすることができる。
本発明によれば、素子分離領域下のP型半導体層をFETのソースとほぼ同電位とすることにより、サイドゲート効果を抑制することができる。
以下、本発明の実施例を図面を参照に説明する。
図1及び図2を用い実施例1に係る半導体装置について説明する。図1は実施例1に係る半導体装置の断面模式図、図2は平面模式図である。図1のように、膜厚が約75μmのGaAs(砒化ガリウム)半絶縁性基板10上にMg(マグネシウム)をドープしたP型AlGaAs(砒化アルミニウムガリウム)層12(P型半導体層)が設けられている。P型AlGaAs層12はドープ濃度は約2×1017cm−3であり膜厚は約10nmである。P型AlGaAs層12上に膜厚が約600nmのアンドープのバッファ層14が設けられている。バッファ層14はGaAs層やAlGaAs層により形成されている。バッファ層14上にInGaAs(砒化インジウムガリウム)チャネル層16が設けられている。チャネル層16上にSiをドープしたN型AlGaAs電子供給層18が設けられている。チャネル層16及び電子供給層18は電子等のキャリアが主に伝導する活性層20である。また、バッファ層14、チャネル層16および電子供給層18は、P型半導体層上に設けられた化合物半導体層21を構成する。
図1及び図2のように、電子供給層18上にオーミック電極としてソース電極22及びドレイン電極24とゲート電極26とが設けられている。ゲートパッド25はゲート電極26を配線層(不図示)に接続するためのパッドである。1組のソース電極22、ゲート電極26及びドレイン電極24はそれぞれ第1FET40及び第2FET42を構成している。第1FET40及び第2FET42の周囲の活性層20は素子分離領域28により不活性化されている。これにより、化合物半導体層21には、素子分離領域28を介し隣接する複数の活性領域27が構成され、隣接する活性領域27に、それぞれ第1FET40及び第2FET42が設けられる。このようにして、第1FET40及び第2FET42の活性層20は素子分離領域28により電気的に分離される。
素子分離領域28はB(ボロン)をイオン注入した領域である。活性領域27の間の素子分離領域28には側壁が裏面金属層30で覆われたバイアホール32(接続部)が形成されている。図2のように、第1FET40及び第2FET42のソース電極22は、それぞれ、第1FET40及び第2FET42が形成されている活性領域27以外(つまり、素子分離領域28)に設けられているバイアホール32に接続される。ソース電極22は、バイアホール32により裏面金属層30と電気的に接続されている。パッド34及びパッド23は、それぞれバイアホール32及びバイアホール21を受けるパッドである。このように、第1FET40及び第2FET42のソース電極22は活性領域27以外でバイアホール32の電位と接続されている。すなわち、ソース電極22は活性領域27以外で、バイアホール22、裏面金属層30を介しバイアホール32と接続されている。なお、ソース電極22はバイアホール21、裏面金属層30を介しバイアホール32に接続されていなくともよい。例えば、化合物半導体層21上に設けられた配線、パッド34を介しバイアホール32に接続されていてもよい。
図3は比較例1の断面模式図である。図4は比較例1及び比較例2の平面模式図である。比較例1は、実施例1に対しバイアホール32及びパッド34が設けられていない。図5は比較例2の断面図である。比較例2は比較例1に対しP型AlGaAs層12が設けられておらず、基板10上に直接バッファ層14が設けられている。比較例1はP型AlGaAs層12を設けることにより比較例2に対し、基板10とバッファ層14との界面を介したリーク電流を抑制し、かつピンチオフ特性を向上させることができる。
比較例1及び比較例2において、第1FET40と第2FET42との間の素子分離領域28の幅Lが25μmの場合、第1FET40のドレイン電極24にサイドゲート電圧Vsgを印加したときの第2FET42のドレイン電流を測定した。図6は比較例1及び比較例2のVsg=0Vのドレイン電流で規格化したドレイン電流をサイドゲート電圧に対し示した図である。すなわち、第2FET42をサイドゲート効果を受けるFET、第1FET40のドレイン電極をサイドゲート電圧を印加する電極とした。比較例1は比較例2に対しサイドゲート効果が大きくなっている。これは、図3及び図4の矢印のようにP型AlGaAs層12を介し第1FET40のドレイン電極24に印加されたサイドゲート電圧が第2FET42のゲート電極26下のチャネル層16に影響し、サイドゲート効果が大きくなったものと考えられる。
図6の実線は実施例1のサイドゲート効果をシミュレーションした結果である。シミュレーションでは、第1FET40と第2FET42との間の素子分離領域28下のP型AlGaAs層12が第2FET42のソース電極22と同じ電位に固定されていると仮定している。実施例1ではサイドゲート効果はほとんど生じていない。実施例1ではP型AlGaAs層12が第2FET42のソース電極22と同じ電位に固定されているため、図2の矢印のように、サイドゲート電圧がP型AlGaAs層12を介し第2FET42に影響することができない。よって、サイドゲート効果を抑制することができる。
接続部として、側壁を裏面金属層30で被覆されたバイアホール32を例に説明したが、接続部は、素子分離領域28のP型AlGaAs層12に接続し、素子分離領域28のP型AlGaAs層12を第2FET42のソース電極22と接続するためのものであればよい。つまり、素子分離領域28のP型AlGaAs層12を第2FET42のソース電極22と同電位とするためのものであればよい。よって、接続部は、P型AlGaAs層12に基板10側から接続されていなくとも、化合物半導体層21側から接続されていてもよい。このように、ソース電極22をP型AlGaAs層12に接続する接続部の電位とすることにより、サイドゲート効果を抑制することができる。
また、少なくともサイドゲート効果を受ける第2FET42のソース電極22がバイアホール32と電気的に接続していればよい。第2FET42のソース電極22は、バイアホール32の電位(つまりP型AlGaAs層12の電位)に接続されていればよいが、バイアホール32の電位はグランド電位であることが好ましい。
特許文献1に係るFETは、ソース電極が活性領域内で裏面金属層にバイアホールで接続されている。このように、ソース電極が活性領域内で裏面金属層と接続される場合、バイアホールを用いFETから発生する熱を裏面金属層に放出することができる。また、ソース電極と裏面金属層間のインダクタンスを低減することができる。一方、FETの発熱やソース電極と裏面金属層間のインダクタンスが比較的重要でない場合、活性領域内でソース電極を裏面金属層と接続するとチップ面積が増大してしまう。実施例1によれば、活性領域27以外のバイアホール21においてソース電極22を裏面金属層34に接続しているため、チップ面積を縮小させることができる。
また、サイドゲート電圧を印加する電極として第1FET40のドレイン電極24の例であったが、第2FET42の活性層20と電気的に分離されている活性層20上に設けられた電極でもよい。比較例1及び比較例2の第1FET40の代わりに例えば活性層20上にドレイン電極24のみを形成した場合も図6と同様のサイドゲート効果が生じる。一方、実施例1の第1FET40の代わりに例えば活性層20上にドレイン電極24のみを形成した場合も図6と同様にサイドゲート効果を抑制することができる。
P型AlGaAs層12と基板10との間に別の半導体層が設けられていてもサイドゲート効果を抑制することができる。しかしながら、P型AlGaAs層12は基板10に接して設けられていることが好ましい。これにより、基板10とその上の半導体層との界面を介したリーク電流を抑制することができる。
実施例1において、P型半導体層としてP型AlGaAs層12を例に説明したが、P型半導体層はGaAs層等の化合物半導体からなればよい。しかしながら、P型半導体層は第1FET40及び第2FET42のチャネル層16よりバンドギャップの大きいことが好ましい。これにより、第1FET40及び第2FET42のピンチオフ特性をより改善することができる。
図7のように、バイアホール32は第1FET40と第2FET42との間の領域36の両側に設けてもよい。この場合も、サイドゲート電圧が第2FET42に及ぼす影響の一部は図7の矢印のように、バイアホール32で抑制することができる。このように、バイアホール32は、図2のように活性領域27の間あるいは図7のように活性領域27の間の領域36に隣接した素子分離領域28において、P型AiGaAs層12と接続されていればよい。しかしながら、図2のように、バイアホール32は第1FET40(つまりサイドゲートを印加する電極)と第2FET42との間に設けられていることが好ましい。バイアホール32は図2のように、複数設けられていてもよいし、1つでもよい。
また、図示しないが、バイアホール32は、第2FET42のソース電極22と半導体装置の外部において接続されてもよい。または、図2のように、バイアホール32は、第2FET42のソース電極22と半導体装置内において接続されていてもよい。素子分離領域28は、実施例1のようにイオン注入法を用い不活性化した領域を形成する以外にも、素子分離領域28をエッシングしてメサ構造にしてもよい。
図8から図10を用い実施例2及びその変形例について説明する。図8のように、実施例2において、バイアホール32aは第1FET40と第2FET42との間に連続的に設けられている。その他の構成は実施例1の図2と同じであり説明を省略する。
図9のように、実施例2の変形例1はFET51から53が設けられている。バイアホール32bはFET52とFET51及びFET53との間に基板10平面に対しコの字状(C字状)に設けられている。図10のように、実施例2の変形例2はFET61から69が設けられている。バイアホール32cは、FET61とFET62及びFET64との間に基板10平面に対しL字状に設けられている。FET63、67及び69の周囲にもL字状のバイアホール32cが設けられている。なお、図9及び図10にはバイアホール32bまたは32c用のパッドは図示していない。
図8から図10のように、バイアホール32aから32cはFETに印加される電圧が隣接するFETに印加される電圧より負に印加される場合、これらのFETの間(つまりサイドゲートを印加する電極と第2FET42との間)に連続的に設けられることが好ましい。これにより、よりサイドゲート効果を抑制することができる。例えば、図10の配置においては、FET62、64、65、66及び68に対し、FET61、63、67及び69が負電位となる場合のサイドゲートを抑制することができる。
実施例1および実施例2並びにその変形例においては、素子分離領域28を介し隣接する複数の活性領域27が設けられ、複数のFETが隣接する活性領域27それぞれに設けられている。複数のFETのうち少なくとも1つのFET(サイドゲート効果を受けるFET)のソース電極22は活性領域27以外においてP型AlGaAs層12と接続するバイアホール32の電位に接続されている。これにより、サイドゲート効果を抑制することができる。
図11及び図12を用い実施例3及び変形例について説明する。図11のように、実施例3はFET40のソース電極22とバイアホール32dのパッド44が一体として設けられており、バイアホール32dはFET42aの周囲を囲んでいる。ゲートパッド25及びドレイン電極24には配線層(不図示)が接続されている。
図12のように、実施例3の変形例は、マルチフィンガ構造を有するFETの例である。ソース電極22、ゲート電極26、ドレイン電極24、ゲート電極26の順に連続して複数設けられている。ゲート電極26はゲートパッド25aに接続され、ゲートパッド25aは配線層(不図示)に接続されている。各ドレイン電極24は配線層(不図示)に接続されている。ソース電極22はパッド44と接続し一体に形成されている。バイアホール32eはFET42bの周囲を囲むように設けられている。
図11及び図12のように、バイアホール32d及び32eはサイドゲート効果を受けるFET42a及び42bの周囲を囲むように設けられることが好ましい。これにより、サイドゲート効果を一層抑制することができる。なお、実施例3とその変形例は、バイアホール32d又は32e用のパッド44がソース電極22と一体に形成されている例であったが、パッド44はソース電極22とは別に設けられていてもよい。また、バイアホールがサイドゲート電圧を印加する電極の周囲を囲むように設けられていてもよい。つまり、バイアホールは、サイドゲート効果を受けるFET及びサイドゲート電圧を印加する電極の少なくとも一方の周囲を囲むように設けられていればよい。
実施例1及び実施例2において、FETは実施例3の変形例のようにマルチフィンガ構造を有していても良い。
実施例1から実施例3において、第1FET40、第2FET42、FET42a及びFET42b等のFETはチャネル層16及び電子供給層18を有するHEMT(High Electron Mobility Transistor)の例であったが、MES(Metal Semiconductor)FETであってもよい。
また、基板10は、GaAs基板以外に、SiC、サファイアまたはGaNからなる基板であってもよい。半導体層はGaAs、AlGaAs、InGaAs以外に、GaN、AlGaN、InGaN,InGaP等の化合物半導体層であってもよい。
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10 基板
12 P型AlGaAs層
14 バッファ層
16 チャネル層
18 電子供給層
20 活性層
22 ソース電極
24 ドレイン電極
26 ゲート電極
27 活性領域
28 素子分離領域
30 裏面金属層
32 バイアホール
34 パッド
36 活性領域間の領域
40 第1FET
42 第2FET
12 P型AlGaAs層
14 バッファ層
16 チャネル層
18 電子供給層
20 活性層
22 ソース電極
24 ドレイン電極
26 ゲート電極
27 活性領域
28 素子分離領域
30 裏面金属層
32 バイアホール
34 パッド
36 活性領域間の領域
40 第1FET
42 第2FET
Claims (10)
- 基板上に設けられ化合物半導体からなるP型半導体層と、
前記P型半導体層上に設けられた化合物半導体層と、
前記化合物半導体層に設けられ素子分離領域を介し隣接する複数の活性領域と、
前記活性領域の間あるいは前記活性領域の間の領域に隣接した前記素子分離領域において前記P型半導体層と接続される接続部と、
前記隣接する活性領域それぞれに設けられた複数のFETであって、前記複数のFETのうち少なくとも1つのFETのソース電極は前記活性領域以外において前記接続部の電位と接続されている前記複数のFETと、
を具備することを特徴とする半導体装置。 - 前記接続部の電位はグランド電位であることを特徴とする請求項1記載の半導体装置。
- 前記P型半導体層は前記基板に接して設けられていることを特徴とする請求項1記載の半導体装置。
- 前記素子分離領域は、イオン注入により形成されてなることを特徴とする請求項1記載の半導体装置。
- 前記接続部は前記基板に設けられたバイアホールであることを特徴とする請求項1記載の半導体装置。
- 前記接続部は前記FETを囲むように設けられていることを特徴とする請求項1記載の半導体装置。
- 前記接続部は前記FETのソース電極と電気的に接続されていることを特徴とする請求項1記載の半導体装置。
- 前記接続部は、前記基板平面に対しL字状またはコの字状に配置されていることを特徴とする請求項1記載の半導体装置。
- 前記FETはMESFET又はHEMTであることを特徴とする請求項1から8のいずれか一項記載の半導体装置。
- 前記基板は、GaAs、SiC、サファイア又はGaNのいずれかからなることを特徴とする請求項1から9のいずれか一項記載の半導体装置。
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2008
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