JP2009026975A - 半導体装置 - Google Patents

Abstract

【課題】縦方向リーク電流を抑制する半導体装置を提供する。
【解決手段】基板と、基板の上に設けられた第１導電型のＧａＮ層と、ＧａＮ層の上に設けられたＩｎ_ＸＡｌ_ＹＧａ_{１−Ｘ−Ｙ}Ｎ（４．６６Ｘ≦Ｙ≦４．６６Ｘ＋０．４１、Ｘ＋Ｙ≦１）からなるバリア層と、バリア層の上に設けられたＧａＮからなるチャネル層と、チャネル層の上に設けられ、チャネル層よりもバンドギャップが大きい窒化物半導体からなる電子供給層と、電子供給層の表面に接して設けられたソース電極と、電子供給層の表面に接して設けられたドレイン電極と、電子供給層の上におけるソース電極とドレイン電極との間に設けられたゲート電極とを備えた。
【選択図】図１

Description

本発明は、半導体装置に関し、特に特に窒化物半導体のヘテロ接合構造を用いた半導体装置に関する。

窒化ガリウム（ＧａＮ）系半導体材料は、絶縁破壊電界が大きく、かつ電子の飽和ドリフト速度が大きいという特長を持っており、この材料系を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、高耐圧・低損失パワー素子、あるいは高耐圧・高周波素子として注目されている。特に、ＡｌＧａＮとＧａＮのヘテロ構造をＭＯＣＶＤ（metal organic chemical vapor deposition）法、ＭＢＥ（molecular beam epitaxy）法等の気相成長法でＳｉＣ、サファイア、Ｓｉ等の基板上にエピタキシャル成長させ、ＡｌＧａＮ／ＧａＮヘテロ界面の２次元電子ガスをチャネルとして用いる高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）は、優れた電子輸送特性を持っており、研究開発が活発に進められている。例えば、特許文献１参照。

ＧａＮ系ＨＥＭＴをその一応用分野であるスイッチング電源用パワー素子として用いる場合、オン／オフ切り替え時に基板の電位が大きく変動することを防ぐために導電性基板を使用し、ソース電極に接続することがある。このような素子においては、オフ時にドレイン電極と基板との間の縦方向にスイッチング動作電圧が印加され、その縦方向電圧により基板とドレイン電極との間に縦方向リーク電流が生じてしまう問題がある。
特開２００２−０５７１５８号公報

本発明は、縦方向リーク電流を抑制する半導体装置を提供する。

本発明の一態様によれば、基板と、前記基板の上に設けられた第１導電型のＧａＮ層と、前記ＧａＮ層の上に設けられたＩｎ_ＸＡｌ_ＹＧａ_{１−Ｘ−Ｙ}Ｎ（４．６６Ｘ≦Ｙ≦４．６６Ｘ＋０．４１、Ｘ＋Ｙ≦１）からなるバリア層と、前記バリア層の上に設けられたＧａＮからなるチャネル層と、前記チャネル層の上に設けられ、前記チャネル層よりもバンドギャップが大きい窒化物半導体からなる電子供給層と、前記電子供給層の表面に接して設けられたソース電極と、前記電子供給層の表面に接して設けられたドレイン電極と、前記電子供給層の上における前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、を備えたことを特徴とする半導体装置が提供される。

本発明によれば、縦方向リーク電流を抑制する半導体装置が提供される。

以下、図面を参照し、本発明の実施形態について説明する。以下の実施形態では、半導体装置としてＧａＮ系ＨＥＭＴ（High Electron Mobility Transistor）を一例に挙げて説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の要部断面を示す模式図である。

導電性基板（例えばｎ型シリコン基板）２の主面上には、バッファ層（例えばｎ型ＡｌＮ／ｎ型ＡｌＧａＮからなる）３が設けられている。基板２の主面の反対側の面には裏面電極１が設けられている。

バッファ層３の上にはｎ型ＧａＮ層４が設けられ、ｎ型ＧａＮ層４の上にはバリア層５が設けられている。バリア層５の上には、チャネル層６と電子供給層７とのヘテロ接合構造が設けられている。

バリア層５は、Ｉｎ_ＸＡｌ_ＹＧａ_{１−Ｘ−Ｙ}Ｎからなり、ここでＩｎの組成比Ｘ、Ａｌの組成比Ｙは、４．６６Ｘ≦Ｙ≦４．６６Ｘ＋０．４１およびＸ＋Ｙ≦１を満足する。具体的には、本実施形態では、Ｉｎ_０．０５Ａｌ_０．５Ｇａ_０．４５Ｎをバリア層５として用いている。

チャネル層６は、例えば不純物が添加されていないノンドープのＧａＮからなり、電子供給層７は、チャネル層６のＧａＮよりもバンドギャップが大きい例えばノンドープのＡｌ_０．２Ｇａ_０．８Ｎからなる。

電子供給層７の表面上には、ソース電極８とドレイン電極９とが互いに離間して設けられている。ソース電極８及びドレイン電極９は、電子供給層７の表面にオーミック接触している。

ソース電極８とドレイン電極９との間における電子供給層７上には、絶縁膜（例えばシリコン窒化膜）１１を介してゲート電極１０が設けられている。なお、絶縁膜１１を設けずに、ゲート電極１０を電子供給層７の表面にショットキー接触させた構造であってもよい。ゲート電極１０に加える電圧を制御することで、その下の電子供給層７とチャネル層６とのヘテロ接合界面における２次元電子ガス濃度が増減し、ソース電極８とドレイン電極９間に流れる主電流が変化する。

以下、本実施形態に係る半導体装置の製造方法について説明する。

まず、例えば、８００〜１２００℃程度の温度のｎ型シリコン基板１上に、ＭＯＣＶＤ（metal organic chemical vapor deposition）法によって、ｎ型ＡｌＮ／ｎ型ＡｌＧａＮ系材料からなるバッファ層３、ｎ型ＧａＮ層４、Ｉｎ_０．０５Ａｌ_０．５Ｇａ_０．４５Ｎからなるバリア層５、ノンドープＧａＮからなるチャネル層６、Ａｌ_０．２Ｇａ_０．８Ｎからなる電子供給層７を連続的にエピタキシャル成長する。

例えば、ｎ型ＧａＮ層４の厚さは５００（ｎｍ）、バリア層５の厚さは１００（ｎｍ）、チャネル層６の厚さは２（μｍ）、電子供給層７の厚さは３０（ｎｍ）とする。また、ｎ型ＧａＮ層４のドナー濃度は、１×１０^１８（ｃｍ^−３）である。

次に、前述の工程までで得られたウェーハ表面全面に、例えば、ＰＥＣＶＤ（Plasma Enhanced chemical vapor deposition）法で、絶縁膜１１としてシリコン窒化膜を１０（ｎｍ）程堆積した後、フォトリソグラフィーおよびドライエッチングにより絶縁膜１１に開口を形成し、その開口を介して電子供給層７の表面に接するソース電極８およびドレイン電極９を形成する。その後、絶縁膜１１上にゲート電極１０を形成する。

ｎ型シリコン基板２は、その裏面に形成された裏面電極１および配線等を介してソース電極８と電気的に接続され、その基板２の上に設けられたバッファ層３及びｎ型ＧａＮ層４もｎ型にドーピングされている。したがって、基板１、バッファ層３およびｎ型ＧａＮ層４の電位がソース電位またはソース電位に近い電位に固定され、本実施形態に係る半導体装置を例えばスイッチング電源用パワー素子として用いた場合におけるオン・オフ切り替え時に、基板１、バッファ層３およびｎ型ＧａＮ層４の電位が大きく変動することを防げる。また、オフ状態ではドレイン電極９と基板１との間の縦方向にスイッチング動作電圧が印加されるが、その際、バッファ層３はｎ型にドーピングされているため、比較的欠陥密度の高いバッファ層３に電界がかかることを防げる。

ｎ型ＧａＮ層４と、ノンドープＧａＮからなるチャネル層５との間には、ＧａＮよりもバンドギャップが大きいＩｎＡｌＧａＮからなるバリア層５が設けられ、ＧａＮとＩｎＡｌＧａＮとのヘテロ界面の伝導帯不連続により、オフ状態のときに縦方向電界による基板１からドレイン電極９への電子電流を防げる。

ここで、バリア層５に用いるＩｎＡｌＧａＮの組成比を、Ｉｎ_０．０５Ａｌ_０．５Ｇａ_０．４５Ｎとすることで、ＩｎＡｌＧａＮとＧａＮとの格子定数差が０．６％と小さくでき、バリア層５上下界面付近の結晶欠陥密度が非常に低くなる。そのため、チャネル層６とバリア層５との界面近傍の電子トラップ濃度が低減でき、高電圧印加時のオン抵抗増加現象（電流コラプス）を十分に低減することができる。

Ｉｎ_０．０５Ａｌ_０．５Ｇａ_０．４５ＮとＧａＮとのヘテロ界面の伝導帯不連続は０．７（ｅＶ）程度であるが、バリア層５はＧａＮとの格子定数差が小さいために比較的厚く、例えば１００（ｎｍ）の厚さで形成でき、且つバリア層７のＡｌ組成Ｙが、Ｙ≧０．５と大きいため、バリア層７の大きな自発分極によるバックバリアが生じ、ドレイン電極９に大きな正バイアスが印加されたオフ状態においてドレイン電極９とその下の縦方向へのリーク電流を十分防ぐことができる。

すなわち、本実施形態によれば、高電圧印加時のオン抵抗増加現象（電流コラプス）を十分に低減でき、且つオフ状態における縦方向リーク電流を防いで、良好なスイッチング特性を有する半導体装置を提供できる。

［第２の実施形態］
図２は、本発明の第２の実施形態に係る半導体装置の要部断面を示す模式図である。

導電性基板（例えばｎ型シリコン基板）２の主面上には、バッファ層（例えばＡｌＮ／ＡｌＧａＮからなる）１３が設けられている。基板２の主面の反対側の面には裏面電極１が設けられている。

バッファ層１３の上にはｎ型ＧａＮ層１４が設けられ、ｎ型ＧａＮ層１４の上にはバリア層１５が設けられている。バリア層１５の上には、チャネル層１６と電子供給層１７とのヘテロ接合構造が設けられている。

バリア層１５は、Ｉｎ_ＸＡｌ_ＹＧａ_{１−Ｘ−Ｙ}Ｎからなり、ここでＩｎの組成比Ｘ、Ａｌの組成比Ｙは、４．６６Ｘ≦Ｙ≦４．６６Ｘ＋０．４１およびＸ＋Ｙ≦１を満足する。具体的には、本実施形態では、Ｉｎ_０．１Ａｌ_０．８Ｇａ_０．１Ｎをバリア層１５として用いている。

チャネル層１６は、例えば不純物が添加されていないノンドープのＧａＮからなり、電子供給層１７は、チャネル層６のＧａＮよりもバンドギャップが大きい例えばｎ型のＡｌ_０．２５Ｇａ_０．７５Ｎからなる。

電子供給層１７の表面上には、ソース電極８とドレイン電極９とが互いに離間して設けられている。ソース電極８及びドレイン電極９は、電子供給層７の表面にオーミック接触している。

ソース電極８とドレイン電極９との間における電子供給層７上には、絶縁膜（例えばシリコン窒化膜）１１を介してゲート電極１０が設けられている。なお、絶縁膜１１を設けずに、ゲート電極１０を電子供給層７の表面にショットキー接触させた構造であってもよい。ゲート電極１０に加える電圧を制御することで、その下の電子供給層１７とチャネル層１６とのヘテロ接合界面における２次元電子ガス濃度が増減し、ソース電極８とドレイン電極９間に流れる主電流が変化する。

ｎ型シリコン基板２は、その裏面に形成された裏面電極１および配線等を介してソース電極８と電気的に接続されている。さらに、本実施形態では、ｎ型ＧａＮ層１４上のバリア層１５、チャネル層１６および電子供給層１７の一部が例えばドライエッチングにより除去されて開口部が形成され、その開口部を介して、ソース電極８の一部が、開口部の底部に露出するｎ型ＧａＮ層１４の表面に接している。この接触はオーミック性を有しており、ｎ型ＧａＮ層１４はソース電極８と同電位に保たれている。

例えば、ｎ型ＧａＮ層１４の厚さは５００（ｎｍ）、バリア層１５の厚さは５０（ｎｍ）、チャネル層１６の厚さは３（μｍ）、電子供給層１７の厚さは２５（ｎｍ）である。また、ｎ型ＧａＮ層１４のドナー濃度は、２×１０^１８（ｃｍ^−３）である。

本実施形態におけるバッファ層１３はドーピングされていないが、基板２及びｎ型ＧａＮ層１４は共にソース電極８に接続されているため、バッファ層１３を挟む上下の層は同電位になるため、比較的欠陥密度の高いバッファ層１３にはスイッチング動作時に電界がかからない。

ｎ型ＧａＮ層１４と、ノンドープＧａＮからなるチャネル層１５との間には、ＧａＮよりもバンドギャップが大きいＩｎＡｌＧａＮからなるバリア層１５が設けられ、ＧａＮとＩｎＡｌＧａＮとのヘテロ界面の伝導帯不連続により、オフ状態のときに縦方向電界による基板１からドレイン電極９への電子電流を防げる。

ここで、バリア層１５に用いるＩｎＡｌＧａＮの組成比を、Ｉｎ_０．１Ａｌ_０．８Ｇａ_０．１Ｎとすることで、ＩｎＡｌＧａＮとＧａＮとの格子定数差が０．８％と小さくでき、バリア層１５上下界面付近の結晶欠陥密度が非常に低くなる。そのため、チャネル層１６とバリア層１５との界面近傍の電子トラップ濃度が低減でき、高電圧印加時のオン抵抗増加現象（電流コラプス）を十分に低減することができる。

また、本実施形態では、Ｉｎ_０．１Ａｌ_０．８Ｇａ_０．１ＮとＧａＮとのヘテロ界面の伝導帯不連続は１．２８（ｅＶ）であり、上記第１の実施形態に比べて大きいため、バリア層１５の厚さは第１の実施形態に比べて薄い５０（ｎｍ）であるが、ドレイン電極９に大きな正バイアスが印加されたオフ状態においてドレイン電極９とその下の縦方向へのリーク電流を十分防ぐことができる。さらに、第１の実施形態と同様、バリア層１７のＡｌ組成Ｙが、Ｙ≧０．５と大きいため、バリア層１７の大きな自発分極によるバックバリアが生じ、このことによってもオフ時の縦方向リーク電流を防ぐことができる。

すなわち、本実施形態においても、高電圧印加時のオン抵抗増加現象（電流コラプス）を十分に低減でき、且つオフ状態における縦方向リーク電流を防いで、良好なスイッチング特性を有する半導体装置を提供できる。

バリア層として用いられるＩｎ_ＸＡｌ_ＹＧａ_{１−Ｘ−Ｙ}Ｎの組成比は、上記実施形態で挙げたものに限定されず、４．６６Ｘ≦Ｙ≦４．６６Ｘ＋０．４１、およびＸ＋Ｙ≦１を満足すれば、ＩｎＡｌＧａＮとＧａＮとの格子定数差を１％以内に抑えて、電子に対する障壁として機能するのに十分な厚さ（数十ｎｍ）にバリア層を形成しても、バリア層とその上下のＧａＮとのそれぞれのヘテロ界面での結晶欠陥を抑制することができる。

図３は、バリア層におけるＩｎの組成比Ｘ（横軸）と、Ａｌの組成比Ｙ（縦軸）との関係を示す。

ＸとＹが、Ｙ＝４．６６Ｘの関係にあれば、Ｉｎ_ＸＡｌ_ＹＧａ_{１−Ｘ−Ｙ}ＮとＧａＮとの格子定数差が０％となり、Ｙ＝４．６６Ｘ＋０．４１の関係にあれば、ＧａＮの格子定数に対してＩｎ_ＸＡｌ_ＹＧａ_{１−Ｘ−Ｙ}Ｎの格子定数が１％小さくなる。ＧａＮの格子定数に対してＩｎ_ＸＡｌ_ＹＧａ_{１−Ｘ−Ｙ}Ｎの格子定数が１％大きくなっても、バリア層を電子に対する障壁として機能させることが実質期待できず、したがって、縦方向リーク電流を防ぐ機能を有するバリア層を、ＧａＮとの格子定数差を小さくして形成するには、４．６６Ｘ≦Ｙ≦４．６６Ｘ＋０．４１を満たす、すなわち図３におけるＹ＝４．６６Ｘの直線とＹ＝４．６６Ｘ＋０．４１の直線との間の範囲のＸ、Ｙにする必要がある。なお、Ｘ＋Ｙ＝１は、ＸとＹの組成比の和が１以下になることによる制約条件である。

−１％≦ＧａＮに対するＡｌＧａＮの格子定数差≦０％は、
３．１５７オングストローム≦ＡｌＧａＮのａ軸の格子定数≦ＧａＮのａ軸の格子定数（＝３．１８９）と表すことができる。

また、縦方向リーク電流の防止効果を高めるには、Ｙ≧０．５が望ましく、この条件を上記条件に加えたものは、図３において４本の直線、Ｘ＋Ｙ＝１、Ｙ＝４．６６Ｘ＋０．４１、Ｙ＝４．６６Ｘ、およびＹ＝０．５で囲まれた四角形の範囲となる。

また、現状、窒化物半導体にとってｐ型よりもｎ型の方が作りやすいことから、上記実施形態では第１導電型をｎ型としたが、ｐ型であってもよい。

本発明の第１の実施形態に係る半導体装置の要部断面を示す模式図。 本発明の第２の実施形態に係る半導体装置の要部断面を示す模式図。 本発明の実施形態に係る半導体装置のバリア層におけるＩｎの組成比ＸとＡｌの組成比Ｙとの関係を示す模式図。

符号の説明

２…基板、３，１３…バッファ層、４，１４…ｎ型ＧａＮ層、５，１５…バリア層、６，１６…チャネル層、７，１７…電子供給層、８…ソース電極、９…ドレイン電極、１０…ゲート電極

Claims (5)

1. 基板と、
   前記基板の上に設けられた第１導電型のＧａＮ層と、
   前記ＧａＮ層の上に設けられたＩｎ_ＸＡｌ_ＹＧａ_{１−Ｘ−Ｙ}Ｎ（４．６６Ｘ≦Ｙ≦４．６６Ｘ＋０．４１、Ｘ＋Ｙ≦１）からなるバリア層と、
   前記バリア層の上に設けられたＧａＮからなるチャネル層と、
   前記チャネル層の上に設けられ、前記チャネル層よりもバンドギャップが大きい窒化物半導体からなる電子供給層と、
   前記電子供給層の表面に接して設けられたソース電極と、
   前記電子供給層の表面に接して設けられたドレイン電極と、
   前記電子供給層の上における前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
   を備えたことを特徴とする半導体装置。
2. 前記バリア層におけるＡｌ組成比Ｙが、Ｙ≧０．５であることを特徴とする請求項１記載の半導体装置。
3. 前記基板は導電性であり、かつ、前記基板と前記ソース電極とが電気的に接続されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記ソース電極は、前記第１導電型のＧａＮ層にオーミック接触していることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記基板と前記第１導電型のＧａＮ層との間に、窒化物半導体からなるバッファ層が設けられたことを特徴とする請求項４記載の半導体装置。

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