CN108074818B - 半导体器件的制造方法 - Google Patents

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Abstract

本发明涉及半导体器件的制造方法。为了提高半导体器件的性能，提供一种半导体器件的制造方法，包括在形成氢退火之前，移除包括沟槽的内壁的碳化硅衬底的表面上形成的氧化膜的步骤。

Description

半导体器件的制造方法
相关申请的交叉引用
将于2016年11月18日提交的日本专利申请No.2016-225059的公开内容，包括说明书，附图以及摘要，通过引用整体并入本文。
技术领域
本发明涉及一种半导体器件的制造方法且特别地，涉及一种有效应用于例如采用碳化硅衬底的半导体器件的制造方法的技术。
背景技术
日本未审专利申请公布No.2006-108243说明了一种诸如通过臭氧处理在沟槽形成的硅衬底的表面上形成氧化膜且随后在包括氢的气氛下进行退火的技术。
日本未审专利申请公布No.5509520说明了一种对沟槽角部进行圆化以避免电场聚集在沟槽角部的技术。具体地，对于沟槽角部圆化的技术来说，氩(Ar)或硅烷(SiH4)/氩(Ar)用于退火。
发明内容
介电击穿容易发生在具有形成在沟槽中的栅电极的功率晶体管中，因为电场聚集在沟槽角部(边缘部)是。因此执行用于对沟槽角部进行圆化的“圆化退火”以抑制沟槽角部上的电场聚集。但是，由于对采用碳化硅(SiC)的功率晶体管的制造过程引起注意，因此本发明人等最近发现“圆化退火”会增大沟槽的表面粗糙度。在这种情况下，特别地，沟槽的侧壁用作沟道或电子路径，且当沟槽的侧壁上的表面粗糙度增大时，电子迁移率会由于电子散射而退化。特别地，在采用碳化硅的功率晶体管的制造过程中，需要在不增加表面粗糙度的情况下执行“圆化退火”的某些想法。
其他问题和新颖特征将从本说明书以及附图的说明中显而易见。
根据一个实施例的半导体器件的制造方法包括在执行氢退火之前移除形成在包括沟槽的内壁的碳化硅衬底的表面上的绝缘膜的过程。
根据一个实施例，可提高半导体器件的性能。
附图说明
图1A是示意性示出根据实施例的半导体晶圆的外部形状的示意图且图1B是以放大方式示出其一部分的放大图。
图2是示意性示出半导体晶圆的截面的示意图。
图3是示意性示出根据该实施例的SiC功率晶体管的器件结构的截面图。
图4是示出半导体器件的制造过程的截面图。
图5是示出图4之后的半导体器件的制造过程的截面图。
图6是示出图5之后的半导体器件的制造过程的截面图。
图7是示出图6之后的半导体器件的制造过程的截面图。
图8是示出图7之后的半导体器件的制造过程的截面图。
图9是示出图8之后的半导体器件的制造过程的截面图。
图10是示出图9之后的半导体器件的制造过程的截面图。
图11是示出图10之后的半导体器件的制造过程的截面图。
图12是示出图11之后的半导体器件的制造过程的流程图。
图13是示出根据变形例1的半导体器件的制造过程的流程图。
图14是示出根据变形例2的半导体器件的制造过程的流程图。
图15是示出根据变形例3的半导体器件的制造过程的流程图。
具体实施方式
在以下实施例中，为了方便起见，当需要时，将说明分成多个部分或实施例，它们并不彼此无关而是彼此相关，以致一个涵盖另一个的某些或全部变形例，细节，补充说明等等，除非另外明确说明。
此外，在以下实施例中，当涉及元件数目(包括单元数，数值，数量，范围等)时，其不限于特定数目而是可以大于或不大于该特定数目，除非另外明确说明且除非原理上明显限于特定数目。
此外，在以下实施例中，毋容置疑的是组成元素(包括元素步骤)不是必需的，除非另外明确说明且除非原理上明显必需。
同样地，在以下实施例中，当涉及组成元素的形状以及它们的位置关系时，将包括基本上近似或类似于该形状的情况，除非另外明确说明且除非原理上明显不是这样。这同样也适用于上述数值和范围。
在为了说明实施例的所有附图中，相同的数字指定具有相同功能的构件且省略其重复说明。为了容易理解，即使平面图也可采用影线。
名词解释
在本说明书中，“功率晶体管”是指并联耦合(例如，几千至成千上万个单位晶体管并联耦合)以便即使在大于各个单位晶体管的容许电流的情况下也能作为单位晶体管的单位晶体管组(单元晶体管)。例如，当单位晶体管用作开关元件时，“功率晶体管”变成适应比单位晶体管的容许电流更大电流的开关元件。特别地，在本说明书中，名词“功率晶体管”用作例如包括“功率MOSFET”以及“IGBT”的概念的上位概念。
改进的考虑
在作为功率半导体器件之一的功率晶体管中，硅衬底(Si衬底)迄今仍为主流(以下称为Si功率晶体管)。但是，采用碳化硅衬底(以下称为SiC衬底)的功率晶体管(以下称为SiC功率晶体管)与Si功率晶体管相比能确保更高的击穿电压以及更低的损耗。这是因为碳化硅(SiC)具有比硅(Si)更大的带隙且能放大介电击穿电压；因此，即使在减薄漂移层时也能确保击穿电压。简言之，SiC功率晶体管即使在漂移层薄化时也能确保介电击穿电压且薄化的漂移层可降低SiC功率晶体管的导通电阻。因此，具有此优点的SiC功率晶体管适于需要高击穿电压的半导体产品。
这里，对于SiC功率晶体管的器件结构来说，例如存在所谓的沟槽栅型功率晶体管，其在沟槽中通过栅绝缘膜形成栅电极。这种沟槽栅型SiC功率晶体管在半导体芯片的厚度方向(垂直方向)上通过电流，因此提高了集成度。根据该沟槽栅型SiC功率晶体管，可降低导通电阻。
但是，当栅电压被施加至栅电极时，在其中通过栅绝缘膜形成栅电极的沟槽中，与其侧表面相比，电场聚集更容易发生在其边缘部上。这是因为与平面形状的位置(侧表面)相比，电场聚集更容易发生在直角形状的位置(边缘部)中。比通常产生在例如沟槽侧表面的平面位置中的栅绝缘膜的介电电压低的电压的泄露电流产生在沟槽的边缘部中；因此，存在比设计值低的电压击穿栅绝缘膜的担忧。
如上所述，具有形成在沟槽中的栅电极的沟槽栅型功率晶体管经历沟槽的角部(边缘部)上的电场聚集，因此容易导致介电击穿。根据此，执行“圆化退火”以对沟槽的角部进行圆化，以便抑制沟槽角部上的电场聚集。但是关注SiC功率晶体管的制造过程，本发明人等已经发现“圆化退火”会增大沟槽的表面粗糙度。以下将说明细节。
例如，在SiC功率晶体管的制造方法中，首先，在沟槽形成在碳化硅衬底的表面上之后，导电型掺杂剂根据离子注入被引入沟槽的底部。因此，形成引入沟槽的底部的具有导电型掺杂剂的半导体区。这里，半导体区作为用于弛豫沟槽的底部的电场的电场弛豫区；但是为了实际上作为上述电场弛豫区，需要活化引入沟槽的底部的导电型掺杂剂。为此，在碳化硅衬底上执行热处理；但是，用于活化引入碳化硅衬底的导电型掺杂剂的热处理温度高于约1800℃，且因此存在在热处理期间从相同衬底蒸发形成碳化硅衬底的硅的担忧。
考虑到上述情况，在用于活化导电型掺杂剂的热处理之前，包括沟槽内部的碳化硅衬底的前表面和后表面被例如由碳膜制成的耐热膜覆盖。因此，即使执行用于活化导电型掺杂剂的高温热处理时，可避免硅从碳化硅衬底蒸发，因为碳化硅衬底的前表面和后表面被耐热膜覆盖。
在移除耐热膜之后，执行用于对沟槽角部进行圆化的氢退火(“圆化退火”)。但是在通过氧等离子体的灰化处理中执行耐热膜的移除过程；因此，当移除耐热膜时，绝缘膜(氧化膜)形成在包括沟槽的内壁的碳化硅衬底的前表面上。本发明人等已经发现借助形成的绝缘膜执行的氢退火会增大包括沟槽的内壁的碳化硅衬底的表面上的表面粗糙度。这可能是由通过氧等离子体灰化形成绝缘膜的不均匀膜厚度造成的。换言之，在此后的氢退火期间，蒸发了一部分绝缘膜；因为绝缘膜的不均匀膜厚度，因此碳化硅衬底在相同膜的较薄区域中从绝缘膜表面暴露；另一方面，碳化硅衬底未从绝缘膜的较厚区域中的表面暴露。因此，硅容易从碳化硅衬底的表面暴露区域蒸发，而难以从表面未暴露区域蒸发。根据此，硅的蒸发程度取决于碳化硅衬底的表面是否暴露或未暴露而变化，这会增加碳化硅衬底的表面粗糙度。
简言之，在SiC功率晶体管的制造过程中，存在就在执行氢退火(“圆化退火”)之前通过氧等离子体移除耐热膜的过程，这使得包括沟槽的内壁的碳化硅衬底的表面更粗糙。因为覆盖碳化硅衬底的耐热膜需要活化引入沟槽的底部的导电型掺杂剂，因此移除耐热膜的过程应在氢退火之前是必要的。因此，需要某些改进以在不增加碳化硅衬底的表面上的粗糙度的情况下执行氢退火(“圆化退火”)。于是，实施例提供一种在不增加碳化硅衬底的表面上的粗糙度的情况下执行氢退火(“圆化退火”)的方式。以下将说明改进实施例中的技术思路。
半导体晶圆的结构
图1A是示意性示出根据该实施例的半导体晶圆WF的外部形状的示意图，且图1B是以放大的方式示出图1的区域AR的放大图。首先，如图1A中所示，该实施例中的半导体晶圆WF在平面图中具有基本上圆形的形状。如图1B中所示，例如，多个芯片区CR设置在区域AR中，矩阵形(阵列形)的一部分半导体晶圆WF以及相应芯片区CR通过划片区BR分隔。例如作为半导体元件的SiC功率晶体管形成在各个芯片区CR中。另一方面，在划片区BR中，未形成任何半导体元件而是作为独立切割多个芯片区CR的区域。
图2是示意性示出半导体晶圆WF的截面的一部分的示意图。如图2中所示，多个沟槽TR形成在半导体晶圆WF的芯片区CR中。在半导体晶圆WF的划片区BR中，未形成任何沟槽TR且划片区BR的表面是平坦的。
功率晶体管的器件结构
以下将说明形成在各个芯片区CR中的SiC功率晶体管的器件结构。图3是示意性示出该实施例中的SiC功率晶体管的器件结构的截面图。如图3中所示，该实施例中的SiC功率晶体管例如包括包含SiC的碳化硅衬底1S，且由n型半导体层形成的漂移层(外延层)形成在碳化硅衬底1S上。在图3中，漂移层由于与碳化硅衬底1S一体形成，因此在这里未示出。碳化硅衬底1S(包括漂移层)作为功率晶体管的漏区。特别地，漂移层具有确保下述漏区和源区之间的耐压的功能，且在该实施例中，漂移层通过作为具有比硅的带隙更宽的宽带隙半导体的碳化硅(SiC)形成。SiC的介电击穿强度大于硅(Si)的介电击穿强度；因此，根据该实施例，用于确保耐压的漂移层可比利用硅且提高漂移层的掺杂剂浓度的情况更薄。因此，可抑制由于漂移层造成的导通电阻的增大。简言之，根据该实施例，碳化硅衬底1S(包括漂移层)由SiC形成，因此提高了耐压并降低了导通电阻。
如图3中所示，由p型半导体层制成的沟道层CH形成在漂移层中。这种沟道层CH是用于形成反型层(n型半导体层)的区域。由n型半导体区制成的源区SR形成在沟道层CH的表面上。形成贯穿源区SR以及沟道层CH以到达漂移层的沟槽TR且例如由氧化硅膜制成的栅绝缘膜GOX覆盖跨越源区SR的顶面的一部分的沟槽TR的内壁。随后，例如由多晶硅膜制成的栅电极GE形成为通过这种栅绝缘膜GOX而嵌入沟槽TR中，且进一步地，这种栅电极GE具有从源区SR的一部分上的沟槽TR突出的突出部。该实施例中的栅电极GE具有所谓的“T栅结构”。而且，如图3中所示，由p型半导体区制成的电场弛豫区ER形成在沟槽TR的底部中。根据此，本实施例可抑制沟槽TR的底部中的电场聚集。
接着，如图3中所示，相对于接触沟槽TR的源区SR的一端的另一端与到达沟道层CH的凹槽接触并位于这个凹槽的底部中，形成体接触区BC，其由具有高于沟道层CH的掺杂剂浓度的p型半导体区制成。而且，p型半导体层PL形成为接触体接触区BC，沟道层CH以及碳化硅衬底1S(漂移层)。p型半导体层PL不总是必须保持与体接触区BC以及沟道层CH接触；例如，从图3的另一不同截面观察，p型半导体层PL可形成为不与体接触区BC和沟道层CH接触。
如图3中所示，例如由氧化硅膜制成的层间绝缘膜IL形成为覆盖栅电极GE的突出部。随后，源电极SE形成为覆盖这种层间绝缘膜IL，与源区SR和体接触区BC接触。因此，源区SR和体接触区BC通过源电极SE电耦合。体接触区BC具有确保与源电极SE和沟道层CH欧姆接触的功能且通过体接触区BC，源电极SE和沟道层CH电耦合。
因此，相同的电势提供至源区SR和沟道层CH，这可抑制由作为n型半导体区的源区SR，作为p型半导体层的沟道层CH，以及作为n型半导体层的漂移层形成的寄生双极晶体管的导通操作。这是因为在寄生双极晶体管的基极和发射极之间没有电势差，源区SR和沟道层CH以相同电势电耦合；因此，可抑制寄生双极晶体管的导通操作。
通过将阈值电压和阈值电压以上的栅电压施加至栅电极GE，由此根据该实施例组成的沟槽栅型SiC功率晶体管在与沟槽TR的侧表面接触的沟道层CH中形成反型层(n型半导体区)。根据此，源区SR和漂移层(漏区)通过反型层电耦合，且当源区SR和漏区之间存在电势差时，电子从源区SR穿过反型层流至漂移层。换言之，电流从漂移层通过反型层流至源区SR。当阈值电压和阈值电压以上的栅电压被施加至SiC功率晶体管的栅电极GE时，SiC功率晶体管导通。另一方面，当不大于阈值电压的电压被施加至SiC功率晶体管的栅电极GE时，形成在沟道层CH中的反型层消失，以使源区SR和漂移层不导电。因此，SiC功率晶体管截止。如上所述，SiC功率晶体管可通过改变施加至SiC功率晶体管的栅电极GE的栅电压而导通和截止。
这里，用于形成反型层的阈值电压取决于形成在沟槽TR的侧表面上的栅绝缘膜GOX的膜厚度。换言之，形成在面对沟道层CH的沟槽TR侧表面上的栅绝缘膜GOX的一部分具有调节阈值电压的功能且栅绝缘膜GOX的膜厚度确定阈值电压。根据此，形成在面对沟道层CH的沟槽TR侧表面上的栅绝缘膜GOX的膜厚度由用于形成反型层的阈值电压确定。如上所述，形成了根据该实施例的功率晶体管。
在根据该实施例的SiC功率晶体管中，例如，如图3中所示，具有其中形成栅电极GE的沟槽TR的边缘部(角部)成形为略圆形。根据此，该实施例中的功率晶体管可抑制沟槽TR的边缘部附近的电场聚集。因此，该实施例中的功率晶体管可借助低于设计值的电压抑制栅绝缘膜的击穿。
而且，由于考虑到下述半导体器件的制造方法，因此根据该实施例的SiC功率晶体管可降低沟槽TR的内壁的表面粗糙度。具体地，根据该实施例，沟槽TR的内壁的表面粗糙度可形成为0.2nm至0.3nm。这有助于降低形成在沟槽TR的侧壁上的沟道区的表面粗糙度。因此，根据该实施例的SiC功率晶体管可抑制由表面粗糙度(凹凸形状)造成的电子散射，由此抑制电子迁移率的降低。根据该实施例，可提高SiC功率晶体管的性能。
半导体器件的制造方法
该实施例中的SiC功率晶体管(半导体器件)如上组成且以下将参考附图说明其制造方法。
如图4中所示，准备由SiC制成的具有形成了作为n型半导体层的漂移层的碳化硅衬底1S。作为p型半导体层的沟道层CH例如根据光刻技术和离子注入形成在漂移层中。随后，作为n型半导体区的源区SR根据光刻技术和离子注入形成在沟道层CH的表面上。
接着，如图5中所示，根据光刻技术和蚀刻形成贯穿源区SR以到达沟道层CH的凹槽，且例如根据光刻技术和离子注入，作为具有比沟道层CH高的掺杂剂浓度的p型半导体区的体接触区BC形成在凹槽的底表面中。而且，根据光刻技术和离子注入，也形成图5中所示的p型半导体层PL。
此后，硬掩模HM例如根据化学气相沉积(CVD)形成在具有形成了体接触区BC和源区SR的碳化硅衬底1S的表面上。随后，根据光刻技术，图案化这种硬掩模HM，且随后根据借助用作掩模的这种硬掩模HM的蚀刻，形成贯穿源区SR以及沟道层CH并到达漂移层的沟槽TR。
如图6中所示，根据借助用作掩模的硬掩模HM的离子注入，例如由铝为代表的p型掺杂剂(导电型掺杂剂)被引入沟槽TR的底部，以形成电场弛豫区ER。如图7中所示，包含碳的耐热膜HRF形成为掩埋沟槽TR且覆盖碳化硅衬底1S的表面。类似地，包含碳的耐热膜HRF形成在碳化硅衬底1S的后表面上。这种耐热膜HRF例如通过碳膜形成且碳膜例如可根据溅射形成。或者，耐热膜HRF不限于此而是例如可通过烘培处理的抗蚀剂膜形成。
随后，如图8中所示，在碳化硅衬底1S上执行热处理以活化引入沟槽TR的底部的导电型掺杂剂。具体地，碳化硅衬底1S例如在1800℃的温度下加热。根据此，活化引入电场弛豫区ER的导电型掺杂剂。如图8中所示，碳化硅衬底1S的前表面和后表面由耐热膜HRF覆盖；因此可抑制碳化硅衬底1S中包括的硅(Si)的蒸发。
如图9中所示，移除耐热膜HRF。具体地，根据采用氧等离子体的等离子体灰化，移除耐热膜HRF。由于采用了氧等离子体，因此氧化膜OXF形成在包括沟槽TR内壁的碳化硅衬底1S的前表面和后表面上，如图9中所示。这种氧化膜OXF例如由具有5nm和以上的最小膜厚的不平坦膜制成。
如图10中所示，移除形成在包括沟槽TR内壁的碳化硅衬底1S的前表面和后表面上的氧化膜OXF。具体地，根据例如采用氢氟酸的湿法蚀刻移除氧化膜OXF。
随后，如图11中所示，在具有形成了沟槽TR的碳化硅衬底1S上执行氢退火。具体地，例如在包含1400℃至1600℃范围的温度下执行氢退火。因此，SiC的迁移发生在沟槽TR的边缘部(角部)，因此如图11中所示，圆化沟槽TR的边缘部。如上所述，通过氢退火实现“圆化退火”。
此后的过程将基于图12中所示的流程图加以说明。
首先，由氧化膜制成的栅绝缘膜例如根据热氧化方法形成在沟槽的内壁上(S101)。
随后，例如根据CVD，多晶硅膜形成为掩埋沟槽并覆盖栅绝缘膜。随后，根据光刻技术和蚀刻，图案化多晶硅膜。根据此，可形成由多晶硅膜制成的栅电极(S102)。
接着，层间绝缘膜形成为覆盖栅电极(S103)。这种层间绝缘膜例如由氧化硅膜形成。层间绝缘膜根据光刻技术和蚀刻被图案化，因此形成开口部(S104)。这种层间绝缘膜形成为隔离此后描述的栅电极和源电极。
随后，阻挡导体膜(例如TiN膜)例如根据溅射形成在具有形成了开口部的层间绝缘膜的表面上，且金属膜形成在这种阻挡导体膜上。金属膜例如可由铝膜或铝合金膜(AiSi膜)形成(S105)。
随后，根据光刻技术和蚀刻，图案化金属膜和阻挡导体膜。因此，例如可形成源电极(源焊盘)以及栅焊盘(S106)。而且，例如根据溅射，由金属膜制成的漏电极形成在碳化硅衬底1S的后表面上(S107)。如上所述，可制成根据该实施例的SiC功率晶体管(半导体器件)。
该实施例的特征
以下将说明该实施例中的特征点。例如，如图9至11中所示，对于特征点来说，执行氢退火以在移除氧化膜OXF之后圆化沟槽TR的边缘部。根据该实施例，在不增加碳化硅衬底1S的表面粗糙度的情况下，可通过氢退火(“圆化退火”)圆化沟槽TR的边缘部。因此，特别地，在降低形成在沟槽TR的侧壁上的沟道区的表面粗糙度的同时可圆化沟槽TR的边缘部。因此，该实施例可抑制由表面粗糙度(凹凸形状)造成的电子散射，因此抑制了电子迁移率的退化以及沟槽TR的边缘部附近的电场聚集。因此，该实施例可提高SiC功率晶体管的可靠性和性能。
例如，在SiC功率晶体管的制造过程中，在将导电型掺杂剂引入碳化硅衬底1S之后，执行高温下的活化退火以活化引入的该导电型掺杂剂。但是为了活化引入碳化硅衬底1S的该导电型掺杂剂，例如需要1800℃的热处理且热处理分解形成碳化硅衬底1S的碳化硅且可蒸发硅。换言之，例如，需要比活化引入硅衬底的导电型掺杂剂更高的温度下的热处理以活化引入碳化硅衬底1S的导电型掺杂剂。高温下的热处理分解形成碳化硅衬底1S的碳化硅。在采用碳化硅衬底1S的SiC功率晶体管中，因为需要高温下的热处理以活化引入碳化硅衬底1S的导电型掺杂剂，因此存在依照碳化硅的分解而蒸发硅的担忧。
为了抑制由高温热处理中的碳化硅分解造成的硅蒸发，由碳膜制成的耐热膜HRF形成为覆盖碳化硅衬底1S的前表面和后表面，例如如图7中所示。在这种情况下，覆盖碳化硅衬底1S的耐热膜HRF抑制硅的蒸发。在完成高温热处理以活化引入碳化硅衬底1S的导电型掺杂剂之后，耐热膜HRF变得不需要并被移除。这里，例如采用氧等离子体的等离子体灰化用于移除耐热膜HRF。因此，例如如图9中所示，氧化膜OXF形成在移除了耐热膜HRF的碳化硅衬底1S的表面上。
本发明人等已经发现当氧化膜OXF由于耐热膜HRF的移除而位于碳化硅衬底1S的表面上时，后续执行的圆化沟槽TR的边缘部的氢退火会增大沟槽TR内壁的表面粗糙度。对于此点，本发明人等已经认真检验并发现由用于移除耐热膜HRF的氧等离子体造成的形成在碳化硅衬底1S的表面上的氧化膜OXF比天然氧化膜厚得多(例如平均膜厚约为5nm)且氧化膜OXF为厚度不均匀膜。本发明人等已经发现沟槽TR的内壁的表面粗糙度的增大主要由形成在碳化硅衬底1S的表面上的不平坦且比天然氧化膜厚得多的氧化膜OXF造成。根据本发明人等的发现，当具有比天然氧化膜厚得多的膜厚的不平坦氧化膜OXF形成在碳化硅衬底1S的表面上时，氧化膜OXF的一部分在氢退火中蒸发且由于膜厚的不均匀，因此碳化硅衬底1S的表面暴露在氧化膜OXF的薄部中。另一方面，碳化硅衬底1S的表面未暴露在氧化膜OXF的厚部中。因此，硅容易从碳化硅衬底1S的暴露部蒸发；而其难以从其未暴露部蒸发。因此，硅蒸发的程度取决于碳化硅衬底1S的表面是否暴露而改变，这增大了碳化硅衬底1S的表面粗糙度。当借助通过形成的耐热膜HRF的移除产生的不平坦氧化膜OXF执行氢退火时，碳化硅衬底1S的表面粗糙度变得较大。
于是本发明人等基于上述发现已经得出该实施例的特征点；即，借助通过形成的耐热膜HRF的移除产生的不平坦氧化膜OXF的氢退火增大了碳化硅衬底1S的表面粗糙度。通过上述发现，本发明人等已经得出在移除通过耐热膜HRF的移除产生的不平坦氧化膜OXF之后执行用于圆化沟槽TR的边缘部的氢退火的技术思路，例如如图9至11中所示。该实施例中的技术思路为：(1)需要高温下的热处理以活化引入碳化硅衬底1S的导电型掺杂剂，(2)需要耐热膜HRF抑制活化退火中硅的蒸发，(3)形成通过耐热膜HRF的移除产生的不平坦氧化膜OXF。基于上述发现，该实施例的技术思路(特征)将通过这种认识得出：(4)在氢退火中，借助形成的不平坦氧化膜，碳化硅衬底1S的表面粗糙度变大。根据上述技术思路(特征)，能在不增加碳化硅衬底1S的表面粗糙度的情况下通过氢退火圆化沟槽TR的边缘部。此外，能在使沟槽TR的边缘部成形为圆形的同时减小表面粗糙度，特别是形成在沟槽TR的侧表面上的沟道区中。这可抑制由表面粗糙度(凹凸形状)造成的电子散射，电子迁移率的退化以及沟槽TR的边缘部附近的电场聚集。因此，根据该实施例的技术思路(特征)，能提高SiC功率晶体管的可靠性和性能。
特别地，在该实施例中，例如采用氢氟酸的湿法蚀刻用作移除通过耐热膜HRF的移除而产生的不平坦氧化膜OXF的方法。根据该实施例，能在不使蚀刻损伤碳化硅衬底1S的情况下移除不平坦氧化膜OXF。
例如，当借助通过形成的耐热膜HRF的移除产生的氧化膜OXF执行氢退火时，碳化硅衬底1S的表面粗糙度约为1.0nm至1.3nm。相反，当根据该实施例的技术思路的氢退火借助通过从其移除的耐热膜HRF的移除产生的氧化膜OXF执行时，碳化硅衬底1S的表面粗糙度约为0.2nm至0.3nm。如上所述，根据该实施例中的技术思路(特征)；即，在移除通过耐热膜HRF的移除产生的氧化膜OXF之后执行氢退火，发现碳化硅衬底1S的表面粗糙度远小于借助形成的氧化膜OXF执行氢退火的技术。从抑制沟槽TR的边缘部中的电场聚集的观点来看，可降低碳化硅衬底1S的表面粗糙度的该实施例中的上述技术思路(特征)在用于圆化沟槽TR的边缘部的氢退火中非常有用。
变形例1
在该实施例中，例如，利用借助氢氟酸的湿法蚀刻的情况已经描述为移除通过耐热膜HRF的移除产生的不平坦氧化膜OXF的方法。在变形例1中，将描述作为移除上述氧化膜OXF的方法的例如采用干法蚀刻的情况。
图13是用于说明变形例1中用于移除通过耐热膜的移除产生的不平坦氧化膜的过程的流程的流程图。
在图13中，首先，移除形成为覆盖碳化硅衬底的耐热膜(S201)。通过耐热膜的移除产生的不平坦氧化膜形成在碳化硅衬底的表面上。具体地，根据采用氧等离子体的等离子体灰化，移除耐热膜。由于采用氧等离子体，因此不平坦氧化膜形成在包括沟槽的内壁的碳化硅衬底的前表面和后表面上。这种氧化膜的平均膜厚度为5nm和以上。
接着，移除包括沟槽的内壁的碳化硅衬底的前表面和后表面上形成的氧化膜。具体地，例如，根据采用包括SF6,NF3和CF4中一种的蚀刻气体的干法蚀刻，从碳化硅衬底的表面移除氧化膜(S202)。
随后，在具有形成了沟槽的碳化硅衬底上执行氢退火(S203)。具体地，例如在包括1400℃至1600℃的范围内的温度下执行氢退火。因此，SiC的迁移发生在沟槽的边缘部(角部)中，因此圆化沟槽的边缘部。如上所述，通过氢退火实现“圆化退火”。
变形例1也可在不增加碳化硅衬底的表面粗糙度的情况下通过氢退火圆化沟槽的边缘部。而且，变形例1可在使沟槽的边缘部成形为圆形的同时降低形成在沟槽的侧壁上的沟道区的表面粗糙度。根据此，变形例1也可抑制由表面粗糙度(凹凸形状)造成的电子散射，电子迁移率的退化以及沟槽的边缘部附近的电场聚集。根据变形例1，能提高SiC功率晶体管的可靠性和性能。
特别地，在变形例1中，可根据采用包括SF6,NF3和CF4中一种的蚀刻气体的干法蚀刻，通过根据采用氧等离子体的等离子体灰化的耐热膜的移除之后的连续处理移除氧化膜。因此，根据变形例1，在不开放在空气中的情况下，能连续执行耐热膜的移除过程以及氧化膜的移除过程，由此简化制造过程。
变形例2
在变形例2中，将说明作为移除通过耐热膜HRF的移除产生的不平坦氧化膜OXF的方法的用于在较低温度下圆化沟槽的边缘部的采用氢退火(“圆化退火”)的情况。
图14是用于说明根据变形例2的移除通过耐热膜的移除产生的不平坦氧化膜的过程流程的流程图。
在图14中，首先移除形成为覆盖碳化硅衬底的耐热膜(S301)。这里，通过耐热膜的移除产生的不平坦氧化膜形成在碳化硅衬底的表面上。具体地，根据采用氧等离子体的等离子体灰化，移除耐热膜。由于采用氧等离子体，因此不平坦氧化膜形成在包括沟槽的内壁的碳化硅衬底的前表面和后表面上。这种氧化膜的平均膜厚度为5nm和以上。
接着，移除包括沟槽的内壁的碳化硅衬底的前表面和后表面上形成的氧化膜。具体地，根据例如包括1100℃至1300℃范围内的温度下(低温)的氢退火，从碳化硅衬底的表面移除氧化膜(S302)。
此后，在具有形成沟槽的碳化硅衬底上执行高温氢退火(S303)。具体地，例如在包括1400℃至1600℃的范围内执行高温氢退火。因此，SiC的迁移发生在沟槽的边缘部(角部)中，因此圆化沟槽的边缘部。如上所述，通过高温氢退火实现“圆化退火”。在本示例中，通过低温(包括1100℃至1300℃)下的氢退火移除由耐热膜的移除产生的不平坦氧化膜，且随后通过高温(包括1400℃至1600℃)下的氢退火执行用于圆化沟槽的边缘部的“圆化退火”。因此，本变形例2可在用于移除氧化膜的低温氢退火之后的连续过程中根据高温氢退火执行“圆化退火”。因此，根据变形例2，在不开放在空气中的情况下，也能执行移除氧化膜的过程以及后续的圆化沟槽的边缘部的过程，因此简化了SiC功率晶体管的制造过程。
变形例2也可在不增加碳化硅衬底的表面粗糙度的情况下通过高温氢退火圆化沟槽的边缘部。而且，变形例2可使沟槽的边缘部成形为圆形，同时降低形成在沟槽的侧壁上的沟道区的表面粗糙度。根据此，变形例1也可抑制由表面粗糙度(凹凸形状)造成的电子散射，电子迁移率的退化以及沟槽的边缘部附近的电场聚集。根据变形例2，也能提高SiC功率晶体管的可靠性和性能。
变形例3
在变形例3中，将说明作为移除耐热膜的方法的替代采用氧等离子体的等离子体灰化的采用非氧化处理的情况。
图15是用于说明根据变形例3的在耐热膜的移除过程之后执行氢退火的过程流程的流程图。
在图15中，首先，移除形成为覆盖碳化硅衬底的耐热膜(S401)。这里，对于移除耐热膜的方法来说，在变形例3中采用非氧化处理以替代采用氧等离子体的等离子体灰化。具体地，在变形例3中，采用氢等离子体或氮等离子体的等离子体灰化用作移除耐热膜的方法。根据此，在变形例3中，因为未采用氧等离子体，因此即使在执行耐热膜的移除过程时，任何氧化膜也未形成在碳化硅衬底的表面上。
随后，在具有形成沟槽的碳化硅衬底上执行氢退火(S402)。具体地，例如在包括1400℃至1600℃的范围内的温度下执行氢退火。因此，SiC的迁移发生在沟槽的边缘部(角部)中，因此圆化沟槽的边缘部。如上所述，通过氢退火实现“圆化退火”。
如上所述，变形例3采纳采用氢等离子体或氮等离子体的等离子体灰化作为移除耐热膜的过程以替代采用氧等离子体的等离子体灰化。因为变形例3不采用氧等离子体，即使在执行耐热膜的移除过程时，任何氧化膜也未形成在碳化硅衬底的表面上。简言之，变形例3的技术思路的主旨在于避免由耐热膜的移除而本身产生的不平坦氧化膜。考虑到由氧等离子体造成的不平坦氧化膜形成在碳化硅衬底的表面上，在采用利用氧等离子体的等离子体灰化的情况下，对于移除耐热膜的过程来说，变形例3采纳采用氢等离子体或氮等离子体的等离子体灰化。如上所述，变形例3中的技术思路不移除通过执行移除耐热膜的过程而产生的不平坦氧化膜，而是即使在执行移除耐热膜的过程时也避免氧化膜本身的形成。换言之，变形例3中的技术思路不在碳化硅衬底的表面上形成氧化膜，而是关注用于移除耐热膜的过程本身。根据变形例3中的技术思路，未形成氧化膜本身且因此，不需要移除氧化膜的过程。因此，变形例3可简化SiC功率晶体管的制造过程。
变形例3也可在不增加碳化硅衬底的表面粗糙度的情况下通过高温氢退火圆化沟槽的边缘部。而且，变形例3也可使沟槽的边缘部成形为圆形，同时降低形成在沟槽的侧壁上的沟道区的表面粗糙度。根据此，变形例3也可抑制由表面粗糙度(凹凸形状)造成的电子散射，电子迁移率的退化以及沟槽的边缘部附近的电场聚集。根据变形例3，其也能提高SiC功率晶体管的可靠性和性能。
如上所述，已经基于该实施例具体说明了本发明人等提出的本发明；但是，本发明不限于上述实施例，而毋容置疑的是可在不脱离本发明精神的情况下进行各种修改。

Claims (13)

1.一种半导体器件的制造方法，包括如下步骤：
(a)准备碳化硅衬底；
(b)在所述碳化硅衬底的表面上形成沟槽；
(c)将导电型掺杂剂引入所述沟槽的底部；
(d)在所述步骤(c)之后，形成包含碳的耐热膜以掩埋所述沟槽并覆盖所述碳化硅衬底的所述表面；
(e)在所述步骤(d)之后，执行热处理以活化所述导电型掺杂剂；
(f)在所述步骤(e)之后，移除所述耐热膜；
(g)移除通过所述步骤(f)形成在包括所述沟槽的内壁的所述碳化硅衬底的所述表面上的绝缘膜；以及
(h)在所述步骤(g)之后，在形成有所述沟槽的所述碳化硅衬底上执行氢退火。
2.根据权利要求1所述的方法，
其中，在所述步骤(f)中，使用氧等离子体。
3.根据权利要求1所述的方法，
其中，在从1400℃以上至1600℃以下的温度下执行所述氢退火。
4.根据权利要求1所述的方法，
其中，所述绝缘膜的膜厚度为等于或大于5nm。
5.根据权利要求1所述的方法，
其中，所述步骤(g)为湿法蚀刻步骤。
6.根据权利要求5所述的方法，
其中，在所述步骤(g)中，使用氢氟酸。
7.根据权利要求1所述的方法，
其中，所述步骤(g)为干法蚀刻步骤。
8.根据权利要求7所述的方法，
在所述步骤(g)中，使用包含SF6,NF3和CF4之一的蚀刻气体。
9.根据权利要求1所述的方法，
其中，所述步骤(g)是在从1100℃以上至1300℃以下的温度下的氢退火，
其中，所述步骤(h)是在从1400℃以上至1600℃以下的温度下的氢退火。
10.根据权利要求1所述的方法，
其中，在所述步骤(e)中，在所述沟槽的底部中形成电场弛豫区。
11.根据权利要求1所述的方法，
其中，在所述步骤(h)中，圆化所述沟槽的边缘部。
12.根据权利要求1所述的方法，
其中，在所述步骤(c)中引入的所述导电型掺杂剂是p型掺杂剂。
13.根据权利要求12所述的方法，
其中，所述p型掺杂剂是铝。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6731571B2 (ja) * 2016-12-27 2020-07-29 株式会社デンソー ＳｉＣ−ＭＯＳＦＥＴの製造方法
CN109494147B (zh) * 2018-11-13 2020-10-30 中国科学院微电子研究所 基于交流电压下微波等离子体的碳化硅氧化方法
JP7101101B2 (ja) * 2018-11-15 2022-07-14 ルネサスエレクトロニクス株式会社 半導体装置
WO2020175157A1 (ja) * 2019-02-27 2020-09-03 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP7140148B2 (ja) * 2019-02-27 2022-09-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US11158734B2 (en) * 2019-03-29 2021-10-26 Semiconductor Components Industries, Llc Transistor device having a source region segments and body region segments
JP6648852B1 (ja) * 2019-04-26 2020-02-14 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7384750B2 (ja) * 2020-06-10 2023-11-21 株式会社東芝 半導体装置
US11424125B2 (en) * 2021-01-13 2022-08-23 Applied Materials, Inc. Angled ion implant to reduce MOSFET trench sidewall roughness
WO2024095769A1 (ja) * 2022-11-02 2024-05-10 Ａｇｃ株式会社 凹部構造を有する部材を製造する方法および凹部構造を有する部材

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101542739A (zh) * 2006-11-21 2009-09-23 住友电气工业株式会社 碳化硅半导体器件及其制造方法
CN102844868A (zh) * 2010-08-03 2012-12-26 住友电气工业株式会社 用于制造半导体器件的方法
CN105185833A (zh) * 2015-09-25 2015-12-23 国网智能电网研究院 一种隐埋沟道碳化硅沟槽栅MOSFETs器件及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7473929B2 (en) * 2003-07-02 2009-01-06 Panasonic Corporation Semiconductor device and method for fabricating the same
JP4797358B2 (ja) 2004-10-01 2011-10-19 富士電機株式会社 半導体装置の製造方法
US20070015373A1 (en) * 2005-07-13 2007-01-18 General Electric Company Semiconductor device and method of processing a semiconductor substrate
JP5509520B2 (ja) 2006-12-21 2014-06-04 富士電機株式会社 炭化珪素半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101542739A (zh) * 2006-11-21 2009-09-23 住友电气工业株式会社 碳化硅半导体器件及其制造方法
CN102844868A (zh) * 2010-08-03 2012-12-26 住友电气工业株式会社 用于制造半导体器件的方法
CN105185833A (zh) * 2015-09-25 2015-12-23 国网智能电网研究院 一种隐埋沟道碳化硅沟槽栅MOSFETs器件及其制备方法

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