JP2018046255A - 半導体装置 - Google Patents
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Abstract
Description
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、XYZ直交座標系を用いる。コレクタ電極90(90a)からエミッタ電極91(91a)に向かう方向をZ方向とし、Z方向に対して垂直であり相互に直交する2方向をX方向(第1方向)およびY方向とする。
以下の説明において、n++、n+、n、n−及びp++、p+、p、p−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。また、「+」が複数付されている表記は、その数が多くなるほど、不純物濃度が高いことを示している。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて実施することも可能である。
図1は、第1実施形態に係る半導体装置100の一部を表す斜視断面図である。
なお、図1では、エミッタ電極91aおよび電流ゲート電極91bが透過して表されている。
n形バリア領域2は、n++形コレクタ領域1の上に設けられている。
n−形半導体領域3は、n形バリア領域2の上に設けられている。
p形ベース領域5aは、n形バリア領域4aの上に設けられている。
n++形コンタクト領域6aおよびp++形コンタクト領域7aは、p形ベース領域5aの上に選択的に設けられている。
p形アノード領域5bは、n形バリア領域4bの上に設けられている。
p++形コンタクト領域7bは、p形アノード領域5bの上に設けられている。
電流ゲート電極91bは、p++形コンタクト領域7bの上面および一側面と、p形アノード領域5bの一側面と、に接しており、これらの半導体領域と電気的に接続されている。
換言すると、nバリア領域4aおよびp形ベース領域5aは、ゲート電極10aおよび11a、ゲート絶縁層15aおよび16a、絶縁部19aが内部に設けられたトレンチTr1と、ゲート電極10bおよびゲート絶縁層15bが内部に設けられたトレンチTr2と、の間に設けられている。また、nバリア領域4bおよびp形アノード領域5bは、トレンチTr1と、ゲート電極11bおよびゲート絶縁層16bが内部に設けられたトレンチTr3と、の間に設けられている。
半導体装置100では、例えば、図1に表す構造がX方向において繰り返し設けられている。
n++形コレクタ領域1と、n形バリア領域2と、n−形半導体領域3と、n形バリア領域4aおよび4bと、p形ベース領域5aおよび5bと、n++形コンタクト領域6aおよび6bと、p++形コンタクト領域7aおよび7bと、は、半導体材料として、シリコンまたは炭化シリコンを含む。半導体材料としてシリコンが用いられる場合、n形不純物として、ヒ素、リン、またはアンチモンを用いることができ、p形不純物として、ボロンを用いることができる。
ゲート電極10a〜11bは、ポリシリコンなどの導電材料を含む。
ゲート絶縁層15a〜16bおよび絶縁部19aは、酸化シリコンなどの絶縁材料を含む。
コレクタ電極90、エミッタ電極91aおよび電流ゲート電極91bは、アルミニウムなどの金属を含む。
図2は、MOSFETの電流電圧特性を表すシミュレーション結果である。
図3は、IEGT(IGBT)の電流電圧特性を表すシミュレーション結果である。
高耐圧向けに設計されたMOSFETでは、通電時の高抵抗ベース層(n−形半導体領域3に相当)の抵抗をいかに小さくするかということが設計上重要になる。しかし、高抵抗ベース層の厚みや抵抗は、素子の電圧定格を決めた時点でほぼ決まってしまう。キャリアが電子だけのユニポーラデバイス(MOSFET)は、電流密度が上がるにつれて空間電荷が増加する。その結果、図2に表されるMOSFETの電流電圧特性のように、流れる電流に上限がある。
これに対して、キャリアが電子と正孔のバイポーラデバイスは、高抵抗ベース層中に生じる電子と正孔のプラズマ状態(伝導度変調)を利用することで、空間電荷の制限が無く、MOSFET(ユニポーラデバイス)よりも桁違いに大きな電流を流すことが可能となる。このことからpinダイオードや、IEGT(IGBT)、サイリスタなどのバイポーラ動作の素子は、MOSFET(ユニポーラデバイス)に比べて格段に大きな電力を制御することができる。
図2と図3は、同じ高抵抗ベース層(厚さ約100μm、n形不純物濃度1.0×1013、1500V設計)において、MOSFETとIEGT(IGBT)の電流電圧特性をシミュレーションした結果である。例えば、ドレイン電圧およびコレクタ電圧が2.0Vのときのドレイン電流およびコレクタ電流を比較すると、IEGTはMOSFETに比べて約1000倍の電流を流す能力があることが分かる。
このため、半導体材料のビルトインポテンシャル以下の電圧利用域では、pinダイオードやIEGT(IGBT)、サイリスタ素子の利点は生かせず、1/10〜1/1000程度の通電特性しか有さないユニポーラのMOSFETもしくは電流駆動のバイポーラトランジスタ(GTRなど)に頼らざるを得ない。シリコンよりもはるかに大きなビルトインポテンシャルが発生する炭化ケイ素(SiC)などのワイドバンドギャップの場合、この問題はさらに深刻であり、MOSFETとIGBTの並列接続でこの問題を解決する応用回路上の試みも報告されている。
図4は、第1実施形態に係る半導体装置の動作原理を表す概念図である。
ダイオードやサイリスタは、電流が流れる方向にビルトインポテンシャル電圧(0.7V)が生じる。これは高抵抗ベース中に深いキャリアプラズマを蓄積・維持するためのポテンシャルであり、避けることができない。しかし、ダイオードやサイリスタの電流方向(アノードカソード間方向)と直角方向(コレクタエミッタ間方向)には、ビルトインポテンシャルは存在しない。もし、主電流に比べて十分少ないアノード・カソード電流によって非常に高い効率で、高抵抗ベース中にサイリスタ並みのキャリアプラズマを発生させると同時に、コレクタ・エミッタ間方向に主電流を流すことが出来れば、サイリスタのビルトイン電圧の問題は解決できる。
本実施形態に係る発明は、次の点で従来のユニポーラMOSFETと大きく異なる。それは、n−形半導体領域3へ少数キャリア(正孔)を注入する為の電流ゲート電極91bを有する点である。さらにその注入電流が、トレンチTr1〜Tr3などの幾何学形状や、n形バリア領域4aおよび4bなどによって得られるIE(Injection Enhanced)効果により、非常に僅かな電流で大きな伝導度変調を生じさせるように設計されている点である。
また、ゲート電極11aおよび11bに負電圧が印加される場合には、p形アノード領域5bに正孔の蓄積層が形成されるとともに、ゲート絶縁層16aおよび16b近傍のn形バリア領域4bに正孔の反転層が形成され、n−形半導体領域3への正孔の注入がさらに促進される。
なお、ここでは、「深い伝導度変調状態」と「プラズマの蓄積」もしくは「過剰キャリアプラズマの蓄積」は同じ意味で使用している。
また、「ビルトインポテンシャル」は、「p形不純物拡散領域とn形不純物拡散領域のフェルミ順位の差」のことで、「pin(もしくはpn)ダイオードの順方向の電流が流れ始める電流の閾値電圧(順方向の電流-電圧波形において電流が立ち上がりはじめる点の電圧)」と同じ意味で使用している。
また、ビルトインポテンシャルが無く、低いコレクタ電圧においても通電可能であるるため、本実施形態に係る発明は、特にワイドバンドギャップ半導体が用いられた半導体装置に対して好適に用いられる。ワイドバンドギャップ半導体は、シリコンよりも大きなビルトインポテンシャルを有するため、バイポーラデバイスに用いられた際には、より大きなドレイン電圧が必要となるためである。このようなワイドバンドギャップ半導体としては、炭化シリコン以外にも、窒化ガリウム(GaN)、酸化ガリウム(Ga2O3)、ダイヤモンドなどが挙げられる。
図5(a)は、第1実施形態に係る半導体装置100の一部を表す断面図である。
図5(b)は、第1実施形態に係る半導体装置と参考例に係る半導体装置における過剰キャリアの濃度を比較するグラフである。
図5(c)は、参考例に係る半導体装置の一部を表す断面図である。
なお、図5(a)では、図1に表す半導体装置100と同様の機能を有する半導体装置が表されている。図5(b)では、図5(a)および(c)の各半導体装置において、Z方向の各位置における過剰キャリアの濃度が表されている。図5(c)では、参考例に係る半導体装置として、GTRの一部が表されている。
これに対して、図5(a)に表すように、本実施形態に係る半導体装置100では、エミッタ電極91a側のトレンチTr1〜Tr3およびn形バリア領域4aおよび4bによるIE効果(エミッタ電極91a側での過剰キャリアの蓄積効果)により、p形アノード領域5bから注入された正孔が、エミッタ電極91aに流れることを抑制し、電流ゲート電極91bからエミッタ電極91aに流れる電流を抑制することができる。すなわち、本実施形態に係る半導体装置では、n−形半導体領域3に過剰キャリアを効率的に蓄積し、p形ベース領域5から注入された正孔の電導度変調への寄与を高めることができる。
このため、図5(b)に表すように、本実施形態に係る半導体装置100と参考例に係る半導体装置では、過剰キャリアの濃度に大きな差が存在する。
図6は、シミュレーションに用いた参考例に係る半導体装置の断面構造である。
図7は、参考例に係る半導体装置のオン状態における正孔の分布を表すシミュレーション結果である。
図8は、本実施形態に係る半導体装置100のオン状態における正孔の分布を表すシミュレーション結果である。
また、図7および図8では、オン状態で、コレクタ電極側に3.0Vの電圧が印加された場合の正孔の分布が示されている。色が白いほど正孔の濃度が高く、黒いほど正孔の濃度が低いことを表している。なお、図8の本実施形態に係る半導体装置のシミュレーション結果では、絶縁部19a(トレンチTr1)下方における正孔の分布が表されている。
図9に表す結果から、GTRは、MOSFETに比べて大きな通電能力を備えるが、本実施形態に係る半導体装置100は、このGTRよりもさらに大きな通電能力を備えていることがわかる。
また、本実施形態によれば、GTRに比べて、低い駆動電流でより多くのキャリアプラズマを蓄積することができ、より大電流を制御することが可能な半導体装置が得られる。
コレクタ電極90に対してエミッタ電極91aに正の電圧が印加された状態で、ゲート電極10aおよび10bに閾値以上の正電圧が印加されると、n++形コンタクト領域6aとn形バリア領域4aとがp形ベース領域5aの反転層で接続される。これにより、エミッタ電極91aからコレクタ電極90へ逆方向の電流が流れる。
この場合(逆電圧)でも、エミッタ電極91aに対して電流ゲート電極91bに、p形アノード領域5bとn形バリア領域4bとの間のビルトインポテンシャル以上の正電圧が印加されると、p形アノード領域5bとn++形コンタクト領域6aで形成されるp−iーnダイオードにバイポーラモードで順方向の電流が流れ、その結果、n−形半導体領域3に深い伝導度変調が起こる。
つまり、エミッタ電極91aに対してコレクタ電極90に負の電圧が印加された場合も、半導体装置100のエミッタ電極91aとコレクタ電極90の間に流れる逆方向に電流は、コレクタ印加電圧が0Vからビルトイン電圧以下でも、半導体装置100のn−形半導体領域3が深い伝導度変調を起こした状態下でのバイポーラモードの動作である。
図10は、シミュレーションに用いた第1実施形態に係る半導体装置100の断面構造である。
図11は、第1実施形態に係る半導体装置100において順方向および逆方向へ通電させた場合のオン状態における正孔の濃度を表すシミュレーション結果である。
図12は、第1実施形態に係る半導体装置100における双方向の通電特性を表すシミュレーション結果である。
また、図11は、図7および図8と同様に、オン状態でコレクタ電極側に3.0Vの電圧が印加された場合の正孔の分布が示されており、色が白いほど正孔の濃度が高く、黒いほど正孔の濃度が低いことを表している。なお、図11(a)は、順方向への通電時の様子を表し、図11(b)は、逆方向への通電時の様子を表している。
また、図12に表す結果から、逆方向に通電させた場合でも、順方向への通電時と同様に、高い通電特性が得られていることがわかる。
さらに、図12に表されるように、コレクタ電圧がビルトイン電圧未満であってもサイリスタと同様の高い通電能力を有するため、順方向通電時および逆方向通電時のいずれにおいても、トライアックのようなスナップバックは生じない。
順方向または逆方向への通電時に、ゲート電極10aおよび10bに印加される電圧が閾値未満になると、p形ベース領域5aの反転層が消滅し、コレクタ電極90とエミッタ電極91aとの間の通電が無くなり、半導体装置100がオフ状態となる。
図14は、第1実施形態に係る半導体装置100の静耐圧波形を表すシミュレーション結果である。
なお、図13および図14は、素子耐圧が1500Vに設計された半導体装置100におけるターンオフ時の様子を表している。図13および図14に表されるように、本実施形態に係る半導体装置100において、ターンオフ時に設計値と同様の耐圧が得られていることがわかる。
また、ターンオフ時に、電流ゲート電極91bの電位をエミッタ電極91aの電位に対して負にして電流を引きぬくことで、より確実に半導体装置100をオフ状態にすることができる。また、ゲート電極10aおよび10bと電流ゲート電極91bのタイミングをずらすことによって、半導体装置のオン状態のときの抵抗とスイッチング特性とのトレードオフの改善が可能である。例えば、ゲート電極10aおよび10bへの印加電圧を変化させる前に、電流ゲート電極91bの電圧をマイナスにして、数μ秒〜数十μ秒後に、ゲート電極10aおよび10bの電圧を低下させてもよい。この方法によれば、導体装置100のn−形半導体領域3の蓄積キャリアが無くなった後に、ゲート電極10aおよび10bを遮断することができ、ユニポーラのMOSFETモードのターンオフ(テイル電流を生じない)時のテイル電流を抑制することが可能である。
また、エミッタ電極91aと電流ゲート電極91b間の過剰キャリアの蓄積量(キャリア濃度のピーク値)は、エミッタ電極91a側のトレンチTr1〜Tr3の形状によるIE効果によって決まる。このIE効果は、トレンチTr1の深さ(〜数10μm)、ゲート電極10aと10b・ゲート電極11aと11bの間隔(10nm〜数μm)、エミッタ電極91aと電流ゲート電極91bの間隔、およびn形バリア領域4aおよび4bにおけるn形不純物濃度などで決まる。IE効果については、例えば、「M.Kitagawa et al, "A 4500 V Injection Enhanced Insulated Gate Bipolar Transistor (IEGT) Operating in a Mode Similar to a Thyristor", IEDM'93 .Technical Digest, pp679-682, 1993」、「M.Kitagawa et al, "Design Criterion and Operation Mechanism for 4.5kV Injection Enhanced Gate Transistor", Jpn. J. Appl. Phys. Vol.37 pp4294-4300, 1998」、「M.Kitagawa et al, "4.5kV Injection Enhanced Gate Transistor: Experimental Verification of the Electrical Characteristics", Jpn. J. Appl. Phys. Vol.36 pp3433-3437, 1997」、および「M.Kitagawa et al, "Study of 4.5 kV MOS-Power Device with Injection-Enhanced Trench Gate Structure", Jpn. J. Appl. Phys. Vol.36 pp1411-1413, 1997」などに記載されている。
図15は、第1実施形態に係る半導体装置100の一部を表す断面図である。
図15に表すように、p形ベース領域5aの幅(X方向における長さ)W1およびp形アノード領域5bの幅W2が狭く、p形ベース領域5aとp形アノード領域5bとの間隔D1が広いほど、IE効果は大きくなる。また、p形ベース領域5aの下面(pn接合面)と絶縁部19aの下端(トレンチTr1の下端)との間のZ方向における厚みTh1、p形アノード領域5bの下面(pn接合面)と絶縁部19aの下端(トレンチTr1の下端)との間のZ方向における厚みTh2が大きく、n形バリア領域4aおよび4bにおけるn形不純物濃度が高いほど、IE効果は大きくなる。
なお、図15に表す例では、幅W1は、ゲート絶縁層10aと10bとの間のX方向における距離と等しく、幅W2は、ゲート絶縁層11aと11bとの間のX方向における距離と等しい。距離D1は、ゲート絶縁層10a、ゲート絶縁層11a、および絶縁部19aを含む、トレンチTr1内に設けられた絶縁部のX方向における長さと等しい。
また、図15に表す例では、n形バリア領域4aとp形ベース領域5aとのX方向における長さが等しく、n形バリア領域4bとp形アノード領域5bとのX方向における長さが等しいが、これらの半導体領域における長さは互いに異なっていてもよい。すなわち、各ゲート電極および各ゲート絶縁層が設けられたトレンチの側壁がテーパ状に形成されていてもよい。この場合、ゲート絶縁層10aの少なくとも一部と、ゲート絶縁層10bの少なくとも一部と、の間のX方向における距離が、1.0μm以下であり、ゲート絶縁層11aの少なくとも一部と、ゲート絶縁層11bの少なくとも一部と、の間のX方向における距離が、1.0μm以下であればよい。
Th1/W1>2 ・・・(1)
Th2/W2>2 ・・・(2)
(Th1×D1)/W1>2μm ・・・(3)
(Th2×D1)/W2>2μm ・・・(4)
式(2)を満たすことで、電流ゲート電極91bからn−形半導体領域3に注入された正孔が、エミッタ電極91aに流れにくくなり、n−形半導体領域3における正孔の過剰キャリア濃度を高めることができる。
式(3)および(4)を満たすことで、n−形半導体領域3からエミッタ電極91aおよび電流ゲート電極91bへの正孔の流出を抑え、n−形半導体領域3における正孔の過剰キャリア濃度を高めることができる。
また、コレクタ電極90とエミッタ電極91aとの間に通電させる場合、エミッタ電極91aと電流ゲート電極91bとの間を流れる電流は小さいことが望ましい。エミッタ電極91aと電流ゲート電極91bとの間のIE効果(n−形半導体領域3に蓄積された正孔がエミッタ電極91aへ流れ難くなること等)で、電流ゲート電極91bから91aへ流れる電流が小さくても、電流流路をトレンチ形状で絞ることで、ゲート電流密度(つまりn−形半導体領域3のエミッタ側の過剰キャリアのピーク濃度)を上げることに成功し、その結果、素子のエミッタ91aとコレクタ90間のオン抵抗が下がり、半導体装置の消費電力を低減することが可能となるためである。
図16は、第1実施形態の第1変形例に係る半導体装置110の一部を表す斜視断面図である。
半導体装置110は、電極20をさらに備える点と、ゲート電極10aおよび10bに代えてゲート電極10が設けられ、ゲート電極11aおよび11bに代えてゲート電極11が設けられている点で、半導体装置100と異なる。
また、n形バリア領域4b、p形アノード領域5b、n++形コンタクト領域6b、およびp++形コンタクト領域7bが、X方向において、ゲート絶縁層16を介してゲート電極11同士の間に位置している。
また、電極20をゲート電極として、ゲート電極10と11と独立に制御することで、
素子のオン電圧や阻止状態の耐圧のみならず、素子のスイッチングスピードと通電能力などとのトレードオフの改善、バイポーラモードでのコレクタ電極90、エミッタ電極91a、および電流ゲート電極91bからn−形半導体領域3へのキャリア(正孔または電子)の実効的な注入効率、およびn−形半導体領域3から各電極へのキャリアの実効的排出効率をコントロールすることが可能である。
図17は、第1実施形態の第2変形例に係る半導体装置120の一部を表す斜視断面図である。
半導体装置120は、ゲート電極の構造およびn++形コンタクト領域6aとp++形コンタクト領域7aの配置について、半導体装置100と差異を有する。
図18は、第1実施形態の第3変形例に係る半導体装置130の一部を表す斜視断面図である。
なお、図18に表す半導体装置130の上面には、Z方向から見た場合の、ゲート電極10および11、電極22、トレンチTr1〜Tr3の外縁が破線で表されている。また、図18では、エミッタ電極91aおよび電流ゲート電極91bが省略されている。
電極22は、絶縁層23を介してn−形半導体領域3中に設けられている。また、電極22は、エミッタ電極91aと電気的に接続されている。
図19は、第1実施形態の第4変形例に係る半導体装置140の一部を表す斜視断面図である。
なお、図19に表す半導体装置140の上面には、Z方向から見た場合の、ゲート電極10および11、トレンチTr1およびTr2の外縁が破線で表されている。また、図19では、エミッタ電極91aおよび電流ゲート電極91bが省略されている。
n形バリア領域4a、p形ベース領域5a、n++形コンタクト領域6a、およびp++形コンタクト領域7aは、ゲート電極10の内側に設けられている。n++形コンタクト領域6aは、例えば、ゲート電極10の内側において環状に設けられ、p++形コンタクト領域7aは、このn++形コンタクト領域6aの内側に設けられている。
n形バリア領域4bおよびp形アノード領域5bは、ゲート電極11の内側に設けられている。p形アノード領域5bの上に、さらにp++形コンタクト領域7bが設けられていてもよい。
図20は、第1実施形態の第5変形例に係る半導体装置150の一部を表す斜視断面図である。
なお、図20に表す半導体装置150の上面には、Z方向から見た場合の、各ゲート電極の外縁が破線で表されている。また、図20では、エミッタ電極91aおよび電流ゲート電極91bが省略されている。
図21および図22は、第1実施形態に係る半導体装置の制御回路の一部を表す回路図である。
なお、図21および図22では、ゲート電極10aおよび10bが、まとめてゲート電極10と表記され。ゲート電極11aおよび11bが、まとめてゲート電極11と表記されている。また、エミッタ電極91aは、グランド電位に接続される。
図23は、第1実施形態の変形例に係る半導体装置160の一部を表す斜視断面図である。
半導体装置160は、ゲート電極11aおよび11bを有していない点で、半導体装置100と異なる。
図24および図25を参照しつつ、第2実施形態に係る半導体装置の一例を説明する。
図24および図25は、第2実施形態に係る半導体装置200の一部を表す斜視断面図である。
なお、図24および図25では、エミッタ電極91aおよび電流ゲート電極91bが透過して表されている。また、図24と図25では、半導体装置200を異なる角度から見たときの様子が表されている。
n形バリア領域4bの上には、p形ベース領域5bが設けられている。p形ベース領域5bの上には、n++形コンタクト領域6bおよびp++形コンタクト領域7bが選択的に設けられている。p形ベース領域5b、n++形コンタクト領域6b、およびp++形コンタクト領域7bは、電流ゲート電極91bと電気的に接続されている。
また、図24および図25では、エミッタ電極91a側に設けられたトレンチTr1〜Tr3やゲート電極10aおよび11aなどが、コレクタ電極90aおよび90b側に設けられたトレンチTr4〜Tr6やゲート電極12aおよび13aなどと、同じ方向に延びているが、これらは互いに異なる方向に延びていてもよい。
トレンチTr4〜Tr6のそれぞれのX方向における長さや、X方向における互いの距離の関係は、例えば、図15を参照しつつ説明したトレンチTr1〜Tr3の関係と同じである。
図26および図27は、第2実施形態に係る半導体装置200の駆動方法の一例を表すフローチャートである。
最初の状態では、エミッタ電極91aおよび電流ゲート電極91b、ゲート電極10〜13、およびコレクタ電極90aおよび90bには、電圧が印加されていない。
図28は、第2実施形態に係る半導体装置200の電流電圧特性の一例を表すグラフである。
図29では、T=0secでゲート電極12a、12b、13a、および13bをターンオフし、T=20μsecでゲート電極10a、10b、11a、および11bをターンオフした際の結果を表している。すなわち、コレクタ電極90側のゲート電極をターンオフすることで、コレクタ電極90からn−形半導体領域3への正孔の注入を停止させ、その後に、エミッタ電極91a側のゲート電極をターンオフすることで、これらの電極からの電子の注入を停止させた場合の結果を表している。
図30は、参考例に係る半導体装置の断面構造と耐圧を表す図である。
より具体的には、図30(a)には、パンチスルー型の半導体装置の断面構造が表され、図30(b)には、ノンパンチスルー型の半導体装置の断面構造が表されている。図30(c)では、図30(a)に表す半導体装置の順方向の耐圧時の各点の電界が破線で表され、図30(b)に表す半導体装置の順方向および逆方向の耐圧時の各点の電界が実線で表されている。
図31は、第2実施形態に係る半導体装置の断面構造と耐圧印加時の素子内部の電界を表す図である。
図31(a)では、半導体装置200の断面構造が模式的に表されている。図31(b)は、順方向の耐圧時の各点の電界を表し、図31(c)は、逆方向の耐圧時の各点の電界を表している。
図30(b)に表す半導体装置において、アノード電極に対してカソード電極に正電圧が印加された場合、図30(c)に表すように、アノード電極側のp形半導体領域とn−形半導体領域との間の主接合Aからn−形半導体領域へ空乏層が広がる。n−形半導体領域の厚みは、空乏層の広がりに対して十分に厚いため、空乏層の広がりはn−形半導体領域中で止まる。
一方で、カソード電極に対してアノード電極に正電圧が印加された場合は、図30(c)に表すように、カソード電極側のp形半導体領域とn−形半導体領域との間の主接合Bからn−形半導体領域へ空乏層が広がり、空乏層の広がりは、n−形半導体領域中で止まる。
このように、図30(b)に表す半導体装置は、順方向および逆方向のいずれにも耐圧を得ることが可能である。ただし、n−形半導体領域3を耐圧時の空乏層の延びよりも厚いノンパンチスルー型の構造であるため、図30(a)に表す半導体装置に比べて、n−形半導体領域が厚く、半導体装置の低損失化が容易ではない。
また、アノード電極90に対してカソード電極91に正電圧が印加された場合、トレンチTr1〜Tr3の底部からn−形半導体領域3へ空乏層が広がる。このとき、トレンチTr1〜Tr3の底部から広がる空乏層は、アノード電極90側のトレンチTr4〜Tr6の底部からn−形半導体領域3へ広がる空乏層によって止められる。
すなわち、本実施形態に係る半導体装置では、トレンチTr1〜Tr6が、主接合AまたはBとしての機能と、空乏層のストッパーとしてのn形フィールドストップ領域として機能と、を印加電圧の方向に応じて変化させている。
ここでは、n−形半導体領域3におけるn形不純物濃度を1.0×1013cm−3、n−形半導体領域3の厚みを108μmとしてシミュレーションを行った。図32から、順方向および逆方向のいずれの耐圧時にも、約1750Vの耐圧が得られていることがわかる。
図33に表すように、本実施形態に係る半導体装置200によれば、ゲート電極10〜13の電圧を制御することで、半導体装置200の動作を、ダイオードや、MOSFET、IEGT、トライアックなどに適宜切り替えることが可能である。
このように、本実施形態に係る半導体装置は、各ゲート電極の制御のみで、従来のほとんどすべてのパワーデバイスの理想的な特性を再現可能である。応用回路によっては大幅な部品点数の削減も期待できる。また、本実施形態に係る半導体装置によれば、従来素子の性能を飛躍的に高める可能性もある。
図34に表す例では、半導体装置200のコレクタ電極90aおよび90bが、別の半導体装置200のエミッタ電極91aと、金属層92を介して直列に接続されている。
上述した通り、本実施形態に係る半導体装置200は、通電方向にビルトインポテンシャルが存在しない。このため、複数の半導体装置200を直列に接続した場合であっても、ビルトインポテンシャルの重畳も発生しない。従って、本実施形態に係る半導体装置は、複数の半導体装置を直列に接続する場合に、特に有利である。
図35は、第2実施形態の変形例に係る半導体装置210の一部を表す斜視断面図である。
半導体装置210は、ゲート電極13aおよび13b、n++形コンタクト領域6dが設けられておらず、n++形コンタクト領域6cと、p++形コンタクト領域7cおよび7dが、共通のコレクタ電極90と接続されている点で、半導体装置200と異なる。また、半導体装置210では、n−形半導体領域3の下に共通のn形バリア領域4cが設けられている。p形ベース領域5cおよび5dは、n形バリア領域4cの下に設けられ、p形ベース領域5cは、ゲート電極12aと12bとの間に位置している。p++形コンタクト領域7dは、p形ベース領域5dの下に設けられている。
図36は、第3実施形態に係る半導体装置300の一部を表す断面図である。
図36に表すように、半導体装置300は、n−形半導体領域30と、p形ベース領域31と、n++形コンタクト領域32と、n形バリア領域33と、p++形コンタクト領域34と、ゲート電極40〜45と、ゲート絶縁層40S〜45Sと、コレクタ電極90と、エミッタ電極91a、91c、および91dと、を有する。
n++形コンタクト領域32は、p形ベース領域31の上に選択的に設けられている。
n形バリア領域33は、n−形半導体領域30の下に設けられている。
p++形コンタクト領域34は、n形バリア領域33の下に選択的に設けられている。
p形ベース領域31、n++形コンタクト領域32、n形バリア領域33、およびp++形コンタクト領域34は、それぞれ、X方向において複数設けられ、Y方向に延びている。
ゲート電極40、42、および44は、それぞれ、X方向において、ゲート絶縁層40S、42S、および44Sを介してp形ベース領域31およびn++形コンタクト領域32と対面している。
ゲート電極41、43、および45は、それぞれ、X方向において、ゲート絶縁層41S、43S、および45Sを介してn形バリア領域33およびp++形コンタクト領域34と対面している。
ゲート電極40〜45は、それぞれ、X方向において複数設けられ、Y方向に延びている。
エミッタ電極91aに対してコレクタ電極90に正の電圧が印加された状態で、ゲート電極40に閾値以上の正電圧が印加されると、ゲート絶縁層40S近傍のp形ベース領域31に電子の反転層が形成される。このとき、ゲート電極41に閾値以上の正電圧を印加してもよい。この場合、ゲート絶縁層41S近傍のn形バリア領域33に電子の蓄積層が形成される。
これにより、半導体装置300は、電子のみをキャリアとするMOSFETとして動作し、コレクタ電極90からエミッタ電極91aへ電流が流れる。
このため、例えば、センス領域SR2で電流が検出された状態で、コレクタ電極90とエミッタ電極91aとの間の電位差を上昇させていき、センス領域SR1で電流が検出されたときに、素子領域CRの動作をMOSFETからIGBTに切り替えることができる。このように、2つのセンス領域を流れる電流を検出して、その検出結果に基づいてMOSFETとIGBTの切り替えを行うことで、より正確なタイミングでMOSFETとIGBTの切り替えを行うことができる。従って、例えば、電位差がビルトインポテンシャル未満のときにゲート電極41の電圧を切り替えてしまい、コレクタ電極90とエミッタ電極91aとの間で通電が行われなくなるといったことを抑制できる。
図37は、第3実施形態の第1変形例に係る半導体装置310の一部を表す断面図である。
半導体装置310は、センス領域SR1およびSR2の構造が半導体装置300と異なる。
電極43および45は、例えば、コレクタ電極90と電気的に接続されている。
また、センス領域SR2のコレクタ電極90側において、電極45同士の間の全面にn++形コンタクト領域35が設けられている。このため、電極45の電圧に拘らず、エミッタ電極91dからn−形半導体領域30へ注入された電子は、n++形コンタクト領域35を通してコレクタ電極90へ流れる。
(第2変形例)
図38は、第3実施形態の第2変形例に係る半導体装置320の一部を表す断面図である。
半導体装置320は、素子領域CRの構造が半導体装置300と異なる。
素子領域CRにおいて、p形ベース領域31の一部の上には、電流ゲート電極91bが設けられ、p形ベース領域31の当該一部は、電流ゲート電極91bと電気的に接続されている。エミッタ電極91aと電流ゲート電極91bは、離間して設けられている。
すなわち、ゲート電極40および41に正電圧が印加され、素子領域CRがMOSFETとして動作する際、エミッタ電極91aに対して電流ゲート電極91bにビルトインポテンシャル以上の正電圧が印加され、電流ゲート電極91bからn−形半導体領域30へ正孔が注入される。
図39は、第3実施形態の第3変形例に係る半導体装置330の一部を表す断面図である。
半導体装置330は、素子領域CRの構造が半導体装置300と異なる。
図40は、第4実施形態に係る半導体装置400の一部を表す断面図である。
半導体装置400は、素子領域CRと、素子領域CRを囲む終端領域TRと、を有する。
図40に表すように、素子領域CRには、例えば、第1実施形態に係る半導体装置100と同様の機能を有する構造が設けられている。
なお、図40に表す例に限らず、本実施形態に係る半導体装置400では、絶縁層54が設けられずに半絶縁層55が、p形半導体領域50、n−形半導体領域3、n形バリア領域2、およびn++形コレクタ領域1の各半導体領域に直接接していてもよい。この場合、絶縁層54を半絶縁層55の上に設けても良い。
図41は、第4実施形態の第1変形例に係る半導体装置410の一部を表す断面図である。
半導体装置410では、素子領域CRに、第2実施形態に係る半導体装置200と同様の機能を有する構造が設けられている。
p形半導体領域50の上には、p++形半導体領域52が設けられ、p++形半導体領域52は、エミッタ電極91aと電気的に接続されている。
n形半導体領域56の下には、n++形半導体領域58が設けられ、n++形半導体領域58は、コレクタ電極90aと電気的に接続されている。
図42は、第4実施形態の第2変形例に係る半導体装置420の一部を表す断面図である。
半導体装置420は、p+形半導体領域51およびn+形半導体領域57がさらに設けられている点で、半導体装置410と異なる。
また、n+形半導体領域57は、n形半導体領域56の上に選択的に設けられている。n++形半導体領域58は、n+形半導体領域57の上に選択的に設けられている。
図43は、第4実施形態の第3変形例に係る半導体装置430の一部を表す断面図である。
半導体装置430では、終端領域TRにおいて、半絶縁層55に代えて、導電部60および絶縁層61が設けられている。導電部60は、絶縁層61を介してn−形半導体領域3中に設けられている。導電部60は、半導体装置430の上面側と下面側の両方に設けられている。また、半導体装置の中央から外周に向かう方向において、複数の導電部60が、互いに離間して設けられている。それぞれの導電部60は、半導体装置430の外周に沿って環状に設けられている。
例えば、エミッタ電極91aに対してコレクタ電極90aに正電圧が印加され、半導体装置430がオフ状態のとき、上面側(コレクタ電極90a側)では、半導体装置の中央側から外周に向かって、各導電部60の電位が徐々に降下していき、下面側(エミッタ電極91a側)では、外周から中央側に向かって、各導電部60の電位が徐々に降下していく。そして、n−形半導体領域3における等電位線は、各導電部60の電位に応じて、広がっていく。このため、終端領域TRにおける電界集中を緩和し、半導体装置の耐圧を向上させることが可能である。
本変形例に係る半導体装置430では、終端領域TRにおける耐圧を保持するためのpn接合が設けられておらず、終端領域TRにおける耐圧は、導電部60によって得ている。そして、この導電部60は、n−形半導体領域3を中心としてZ方向に対称に設けられている。
終端領域TRにpn接合を設け、これにより耐圧を得る場合、Z方向における構造が非対称となるため、パンチスルー型の構造においては、順方向および逆方向のいずれか一方において耐圧を得ることができるが、他方においては耐圧を得ることができない。しかし、本変形例のように、導電部60をn−形半導体領域3を中心としてZ方向に対称に設けることで、耐圧の保持方向に拘らず、終端領域TRにおいて高い耐圧を得ることができる。従って、本変形例に係る半導体装置の終端領域TRの構造は、図43に表すように、パンチスルー型の双方向通電可能な構造が素子領域CRに設けられている場合に、特に有効である。
図44は、シミュレーションに用いた第4実施形態の第3変形例に係る半導体装置430の一部を表す断面図である。
図45は、図44に表す構造における電位分布を表すシミュレーション結果である。
なお、図45では、半導体装置430のZ方向における中心から上方では、色が黒いほど電位が低いことを表し、中心から下方では、色が黒いほど電位が高いことを表している。
また、図45に表す結果から、Z方向において略対称に電位が分布していることもわかる。従って、本変形例によれば、コレクタ電極90とエミッタ電極91aとの間の耐圧の方向に拘らず、半導体装置430の上面、側面、および下面で耐圧を保持することが可能である。
図46は、第4実施形態の第4変形例に係る半導体装置440の一部を表す断面図である。
なお、図46では、素子領域CRに設けられたn−形半導体領域3以外の各半導体領域が省略されている。
半絶縁層55は、終端領域TRの上面、側面、および下面に設けられ、各導電部60と接続されている。また、半絶縁層55の一端は、エミッタ電極91aと接続され、他端は、コレクタ電極90と接続されている。
半絶縁層55は、抵抗性のフィールドプレートとして、終端領域TRにおける導電部60の電位を、終端領域TRの厚み方向において均一に分布させ、耐圧印加時に、終端領域TRの上面および下面における電界集中を抑制する働きがある。
図47は、第4実施形態の第4変形例に係る半導体装置440の一部を表す断面図および各部の電界を表すグラフである。
図47において、断面図の上方には、半導体装置430の上面側(エミッタ電極91a側)における電界強度が表され、下方には、半導体装置430の下面側(コレクタ電極90側)における電界強度が表されている。また、断面図の右側方には、半導体装置430の端面における電界強度が表され、左側方には、半導体装置430の素子領域CRにおける電界強度が表されている。
また、半導体装置440は、Z方向において対称な構造を有するため、このような終端領域TRにおける均一な電位の分布は、半導体装置440の耐圧の方向に拘らず得られる。
図48および図49では、それぞれ、半導体装置440の終端領域TRにおける電位分布が示されている。図48および図49では、図45と同様に、半導体装置440のZ方向における中心から上方では、色が黒いほど電位が低いことを表し、中心から下方では、色が黒いほど電位が高いことを表している。
また、図48と図49では、半導体装置440の側面に設けられた半絶縁層55の厚みが異なる。すなわち、図48に表す半導体装置では、終端領域TRの上面、側面、および下面に設けられた半絶縁層55の厚みが一定である。これに対して、図49に表す半導体装置では、終端領域TRの側面に設けられた半絶縁層55の厚みが、上面および下面に設けられた半絶縁層55の厚みよりも厚い。
図50では、n−形半導体領域3におけるn形不純物濃度を1.0×1013cm−3、n−形半導体領域3のZ方向における厚みを48μmとして700Vの耐圧を保証するように半導体装置を設計した場合の、計算結果の一例が表されている。
図50に表す結果から、耐圧の保持方向に拘らず、700V以上の耐圧が得られていることが分かる。
図51は、第4実施形態の第5変形例に係る半導体装置450の一部を表す断面図である。
なお、図51では、素子領域CRに設けられたn−形半導体領域3以外の各半導体領域が省略されている。
より具体的には、トレンチTr7の深さD1は、素子領域CRの最も終端領域TR側に形成されたトレンチTr8およびTr9の各々の深さD2およびD3よりも深い。
このような構造によれば、半導体装置の耐圧をより一層高めることが可能である。
図52に表すシミュレーションに用いた半導体装置では、終端領域TRに設けられた全てのトレンチTr7が、トレンチTr8およびTr9より深く形成されている。また、終端領域TRの最も素子領域CR側に位置するトレンチTr7が、他のトレンチTr7よりもさらに深く形成されている。
図53は、第5実施形態に係る半導体装置500を表す平面図である。
図54(a)は、図53のA−A’断面図であり、図54(b)は、図53のB−B’断面図である。
図55(a)は、図53のC−C’断面図であり、図55(b)は、図53のD−D’断面図である。
図53〜図55に表すように、半導体装置500は、n++形コンタクト領域70、p++形コレクタ領域71、n形バッファ領域72、n−形半導体領域73、p形ベース領域74、n++形エミッタ領域75、ゲート電極76、ゲート絶縁層77、p形半導体領域78、絶縁層79、コレクタ電極90、エミッタ電極91、およびゲートパッド93を有する。
エミッタ電極91とゲートパッド93は、半導体装置500の上面に、互いに離間して設けられている。
n++形コンタクト領域70は、終端領域TRにおいて、コレクタ電極90の上に設けられている。
p++形コレクタ領域71は、素子領域CRにおいて、コレクタ電極90の上に設けられている。
n++形コンタクト領域70およびp++形コレクタ領域71は、コレクタ電極90と電気的に接続されている。
n形バッファ領域72は、n++形コンタクト領域70およびp++形コレクタ領域71の上に設けられている。
p形ベース領域74は、n−形半導体領域73の上に設けられている。
n++形エミッタ領域75は、p形ベース領域74の上に選択的に設けられている。
ゲート電極76は、n−形半導体領域73およびp形ベース領域74中にゲート絶縁層77を介して設けられている。p形ベース領域74およびn++形エミッタ領域75は、X方向において、ゲート絶縁層77を介してゲート電極76と対面している。
絶縁層79は、n形バッファ領域72の外周上、n−形半導体領域73とp形半導体領域78の周り、およびp形半導体領域78の上に設けられている。
また、エミッタ電極91の一部は、終端領域TRにも位置し、絶縁層79を介してp形半導体領域78の周りに設けられている。
このため、Z方向の各位置においてp形半導体領域78に含まれるp形不純物量は、上方に向かうほど増加し、下方に向かうほど減少している。また、p形半導体領域78同士の間に位置するn−形半導体領域73のn形不純物量は、Z方向の各位置において、上方に向かうほど減少し、下方に向かうほど増加している。
このため、n−形半導体領域73とp形半導体領域78との間の各点における電位は、上方から下方に向かって徐々に低下していく。すなわち、従来では、終端領域TRの面積を大きくし、終端領域TRにおける電界集中を面内方向で緩和していたのに対して、本実施形態に係る半導体装置によれば、p形半導体領域78によって、終端領域TRにおける電界集中を上下方向で緩和させることができる。
従って、本実施形態によれば、半導体装置の終端領域の面積を小さくし、半導体装置を小型化することが可能となる。
また、各半導体領域における不純物濃度については、例えば、SIMS(二次イオン質量分析法)により測定することが可能である。
Claims (16)
- 第1電極と、
前記第1電極の上に設けられ、前記第1電極と電気的に接続された第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられ、前記第1半導体領域よりも第1導電形のキャリア濃度が低い第1導電形の第2半導体領域と、
前記第2半導体領域の上に設けられた第2導電形の第3半導体領域と、
前記第3半導体領域の上に設けられた第1導電形の第4半導体領域と、
前記第4半導体領域の上に設けられ、前記第4半導体領域と電気的に接続された第2電極と、
前記第2半導体領域の上に設けられ、第1方向において前記第3半導体領域と離間した第2導電形の第5半導体領域と、
前記第5半導体領域の上に設けられ、前記第2電極と離間し、前記第5半導体領域と電気的に接続された第3電極と、
前記2半導体領域の上に設けられ、前記第1方向において第1ゲート絶縁層を介して前記第3半導体領域と対面し、前記第3半導体領域と前記第5半導体領域との間に位置する第1ゲート電極と、
を備えた半導体装置。 - 前記第5半導体領域と前記第1ゲート電極との間に設けられ、第2ゲート絶縁層を介して前記第5半導体領域と対面する第2ゲート電極をさらに備えた請求項1記載の半導体装置。
- 前記第3電極には、前記第2電極と異なる電圧が印加される請求項1または2に記載の半導体装置。
- 前記第2半導体領域と前記第3半導体領域との間に設けられ、前記第2半導体領域よりも第1導電形のキャリア濃度が高い第1導電形の第6半導体領域と、
前記第2半導体領域と前記第5半導体領域との間に設けられ、前記第2半導体領域よりも第1導電形のキャリア濃度が高い第1導電形の第7半導体領域と、
を備えた請求項1〜3のいずれか1つに記載の半導体装置。 - 前記第2半導体領域の上に設けられ、前記第1方向において前記第3半導体領域と前記第5半導体領域との間に位置し、前記第1ゲート絶縁層を含む第1絶縁部と、
前記第2半導体領域の上に設けられ、前記第1方向において、前記第1絶縁部との間に前記第3半導体領域が位置する第2絶縁部と、
前記第2半導体領域の上に設けられ、前記第1方向において、前記第1絶縁部との間に前記第5半導体領域が位置する第3絶縁部と、
をさらに備え、
前記第1絶縁部の少なくとも一部と前記第2絶縁部の少なくとも一部との間の前記第1方向における距離は、1.0μm以下であり、
前記第1絶縁部の少なくとも一部と前記第3絶縁部の少なくとも一部との間の前記第1方向における距離は、1.0μm以下である請求項1〜4のいずれか1つに記載の半導体装置。 - 前記第1絶縁部の前記第1方向における長さは、前記第1絶縁部の少なくとも一部と前記第2絶縁部の少なくとも一部との間の前記距離の2倍以上であり、前記第1絶縁部の少なくとも一部と前記第3絶縁部の少なくとも一部との間の前記距離の2倍以上である請求項5記載の半導体装置。
- 第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に選択的に設けられた第1導電形の第3半導体領域と、
前記第3半導体領域の上に設けられ、前記第2半導体領域および前記第3半導体領域と電気的に接続された第1電極と、
前記第1半導体領域の上に設けられ、第1方向において前記第2半導体領域と離間した第2導電形の第4半導体領域と、
前記第4半導体領域の上に選択的に設けられた第1導電形の第5半導体領域と、
前記第5半導体領域の上に設けられ、前記第1電極と離間し、前記第4半導体領域および前記第5半導体領域と電気的に接続された第2電極と、
前記第1半導体領域の上に設けられ、前記第1方向において第1ゲート絶縁層を介して前記第2半導体領域と対面する第1ゲート電極と、
前記第4半導体領域と前記第1ゲート電極との間に設けられ、第2ゲート絶縁層を介して前記第4半導体領域と対面する第2ゲート電極と、
前記第1半導体領域の下に設けられた第2導電形の第6半導体領域と、
前記第6半導体領域の下に選択的に設けられた第1導電形の第7半導体領域と、
前記第7半導体領域の下に設けられ、前記第6半導体領域および前記第7半導体領域と電気的に接続された第3電極と、
前記第1半導体領域の下に設けられ、前記第1方向において第3ゲート絶縁層を介して前記第6半導体領域と対面する第3ゲート電極と、
を備えた半導体装置。 - 前記第1半導体領域の下に設けられ、前記第1方向において前記第6半導体領域と離間した第2導電形の第8半導体領域と、
前記第8半導体領域の下に選択的に設けられた第1導電形の第9半導体領域と、
前記第9半導体領域の下に設けられ、前記第3電極と離間し、前記第8半導体領域および前記第9半導体領域と電気的に接続された第4電極と、
前記第8半導体領域と前記第3ゲート電極との間に設けられ、第4ゲート絶縁層を介して前記第8半導体領域と対面する第4ゲート電極と、
をさらに備えた請求項7記載の半導体装置。 - 前記第2半導体領域の上に設けられ、前記第1方向において、前記第3半導体領域と前記第5半導体領域との間に位置し、前記第1ゲート絶縁層および前記第2ゲート絶縁層を含む第1絶縁部と、
前記第2半導体領域の上に設けられ、前記第1方向において、前記第1絶縁部との間に前記第3半導体領域が位置する第2絶縁部と、
前記第2半導体領域の上に設けられ、前記第1方向において、前記第1絶縁部との間に前記第5半導体領域が位置する第3絶縁部と、
をさらに備え、
前記第1絶縁部の少なくとも一部と前記第2絶縁部の少なくとも一部との間の前記第1方向における距離は、1.0μm以下であり、
前記第1絶縁部の少なくとも一部と前記第3絶縁部の少なくとも一部との間の前記第1方向における距離は、1.0μm以下である請求項7または8に記載の半導体装置。 - 前記第1絶縁部の前記第1方向における長さは、前記第1絶縁部の少なくとも一部と前記第2絶縁部の少なくとも一部との間の前記距離の2倍以上であり、前記第1絶縁部の少なくとも一部と前記第3絶縁部の少なくとも一部との間の前記距離の2倍以上である請求項9記載の半導体装置。
- 前記第1半導体領域と前記第2半導体領域との間に設けられ、前記第1半導体領域よりも第1導電形のキャリア濃度が高い第1導電形の第10半導体領域と、
前記第1半導体領域と前記第6半導体領域との間に設けられ、前記第1半導体領域よりも第1導電形のキャリア濃度が高い第1導電形の第11半導体領域と、
をさらに備えた請求項7〜10のいずれか1つに記載の半導体装置。 - 前記第2半導体領域の上に選択的に設けられ、前記第2半導体領域よりも第2導電形のキャリア濃度が高い第2導電形の第12半導体領域と、
前記第6半導体領域の下に選択的に設けられ、前記第6半導体領域よりも第2導電形のキャリア濃度が高い第2導電形の第13半導体領域と、
をさらに備え、
前記第3半導体領域と前記第12半導体領域は、前記第1方向と交差する第2方向において交互に設けられ、
前記第7半導体領域と前記第13半導体領域は、前記第2方向において交互に設けられた請求項7〜11のいずれか1つに記載の半導体装置。 - 第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、
前記第1半導体領域中および前記第2半導体領域中に第1ゲート絶縁層を介して設けられた複数の第1ゲート電極と、
前記第2半導体領域の上に設けられ、それぞれが、前記複数の第1ゲート電極のそれぞれと前記第1ゲート絶縁層を介して対面する第1導電形の複数の第3半導体領域と、
前記第2半導体領域および前記複数の第3半導体領域の一部の上に設けられ、前記複数の第3半導体領域の一部と電気的に接続された第1電極と、
前記第2半導体領域および前記複数の第3半導体領域の他の一部の上に設けられ、前記第1電極と離間し、前記複数の第3半導体領域の他の一部と電気的に接続された第2電極と、
前記第2半導体領域および前記複数の第3半導体領域のさらに他の一部の上に設けられ、前記第1電極および前記第2電極と離間し、前記複数の第3半導体領域のさらに他の一部と電気的に接続された第3電極と、
前記第1半導体領域の下に設けられ、前記第1半導体領域よりも第1導電形のキャリア濃度が高い第1導電形の第4半導体領域と、
前記第1半導体領域中および前記第4半導体領域中に第2ゲート絶縁層を介して設けられ、前記第1電極の下に位置する第2ゲート電極と、
前記第4半導体領域の下に設けられ、前記第2ゲート絶縁層を介して前記第2ゲート電極と対面する第2導電形の第5半導体領域と、
前記第1半導体領域中および前記第4半導体領域中に第1絶縁層を介して設けられ、前記第2電極の下に位置する第4電極と、
前記第4半導体領域の下に設けられ、前記第1絶縁層を介して前記第4電極と対面する第2導電形の第6半導体領域と、
前記第1半導体領域中および前記第4半導体領域中に第2絶縁層を介して設けられ、前記第3電極の下に位置する第5電極と、
前記第4半導体領域、前記第5半導体領域、および前記第6半導体領域の下に設けられ、前記第4半導体領域、前記第5半導体領域、および前記第6半導体領域と電気的に接続された第6電極と、
を備えた半導体装置。 - 前記第4電極および前記第5電極は、前記第6電極と電気的に接続された請求項13記載の半導体装置。
- 前記第4電極および前記第5電極は、それぞれ、ゲート電極として機能する請求項13記載の半導体装置。
- 前記第2半導体領域の上に設けられ、前記第1電極、前記第2電極、および前記第3電極と離間し、前記第2半導体領域と電気的に接続された第7電極をさらに備えた請求項13〜15のいずれか1つに記載の半導体装置。
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