JP2018046255A - 半導体装置 - Google Patents

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Abstract

【課題】通電能力を向上できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第１導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、第２電極と、第２導電形の第５半導体領域と、第３電極と、第１ゲート電極と、を有する。第３半導体領域は、第２半導体領域の上に設けられている。第４半導体領域は、第３半導体領域の上に設けられている。第２電極は、第４半導体領域の上に設けられている。第５半導体領域は、第２半導体領域の上に設けられ、第１方向において第３半導体領域と離間している。第３電極は、第５半導体領域の上に設けられ、第２電極と離間している。第１ゲート電極は、第１方向において第１ゲート絶縁層を介して第３半導体領域と対面している。第１ゲート電極は、第３半導体領域と第５半導体領域との間に位置している。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
近年、電力制御用の半導体装置として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）や、ＩＧＢＴ（insulated gate bipolar transistor：絶縁ゲートバイポーラトランジスタ）、ＩＥＧＴ（Injection Enhanced Gate Transistor：注入促進型絶縁ゲートトランジスタ）等が用いられている。ＭＯＳＦＥＴは、キャリアとして電子および正孔のどちらか一方を用いるユニポーラ型の半導体装置であるため、通電方向にビルトインポテンシャルが存在しない。このため、ＩＧＢＴやＩＥＧＴなどのバイポーラ型の半導体装置に比べて、低い印加電圧でも通電させることができるものの、その通電能力は、バイポーラ型の半導体装置に劣る。
特開２００８−３００４７４号公報
本発明が解決しようとする課題は、通電能力を向上できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第１導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、第２電極と、第２導電形の第５半導体領域と、第３電極と、第１ゲート電極と、を有する。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第２半導体領域の第１導電形のキャリア濃度は、前記第１半導体領域の第１導電形のキャリア濃度よりも低い。前記第３半導体領域は、前記第２半導体領域の上に設けられている。前記第４半導体領域は、前記第３半導体領域の上に設けられている。前記第２電極は、前記第４半導体領域の上に設けられ、前記第４半導体領域と電気的に接続されている。前記第５半導体領域は、前記第２半導体領域の上に設けられ、第１方向において前記第３半導体領域と離間している。前記第３電極は、前記第５半導体領域の上に設けられ、前記第２電極と離間している。前記第３電極は、前記第５半導体領域と電気的に接続されている。前記第１ゲート電極は、前記２半導体領域の上に設けられている。前記第１ゲート電極は、前記第１方向において第１ゲート絶縁層を介して前記第３半導体領域と対面している。前記第１ゲート電極は、前記第３半導体領域と前記第５半導体領域との間に位置している。
第１実施形態に係る半導体装置の一部を表す斜視断面図である。 ＭＯＳＦＥＴの電流電圧特性を表すシミュレーション結果である。 ＩＥＧＴ（ＩＧＢＴ）の電流電圧特性を表すシミュレーション結果である。 第１実施形態に係る半導体装置の動作原理を表す概念図である。 （ａ）第１実施形態に係る半導体装置の一部を表す断面図である。（ｂ）第１実施形態に係る半導体装置と参考例に係る半導体装置における過剰キャリアの濃度を比較するグラフである。（ｃ）参考例に係る半導体装置の一部を表す断面図である。 シミュレーションに用いた参考例に係る半導体装置の断面構造である。 参考例に係る半導体装置のオン状態における正孔の分布を表すシミュレーション結果である。 本実施形態に係る半導体装置のオン状態における正孔の分布を表すシミュレーション結果である。 第１実施形態に係る半導体装置と参考例に係る半導体装置の通電特性を表すシミュレーション結果である。 シミュレーションに用いた第１実施形態に係る半導体装置の断面構造である。 第１実施形態に係る半導体装置において順方向および逆方向へ通電させた場合のオン状態における正孔の濃度を表すシミュレーション結果である。 第１実施形態に係る半導体装置における双方向の通電特性を表すシミュレーション結果である。 第１実施形態に係る半導体装置のターンオフ時のコレクタ電圧とコレクタ電流の変化を表すシミュレーション結果である。 第１実施形態に係る半導体装置の静耐圧波形を表すシミュレーション結果である。 第１実施形態に係る半導体装置の一部を表す斜視断面図である。 第１実施形態の第１変形例に係る半導体装置の一部を表す斜視断面図である。 第１実施形態の第２変形例に係る半導体装置の一部を表す斜視断面図である。 第１実施形態の第３変形例に係る半導体装置の一部を表す斜視断面図である。 第１実施形態の第４変形例に係る半導体装置の一部を表す斜視断面図である。 第１実施形態の第５変形例に係る半導体装置の一部を表す斜視断面図である。 第１実施形態に係る半導体装置の制御回路の一部を表す回路図である。 第１実施形態に係る半導体装置の制御回路の一部を表す回路図である。 第１実施形態の変形例に係る半導体装置の一部を表す斜視断面図である。 第２実施形態に係る半導体装置の一部を表す斜視断面図である。 第２実施形態に係る半導体装置の一部を表す斜視断面図である。 第２実施形態に係る半導体装置の駆動方法の一例を表すフローチャートである。 第２実施形態に係る半導体装置の駆動方法の一例を表すフローチャートである。 第２実施形態に係る半導体装置の電流電圧特性の一例を表すグラフである。 第２実施形態に係る半導体装置のターンオフ時の波形を表すシミュレーション結果である。 参考例に係る半導体装置の断面構造と耐圧を表す図である。 第２実施形態に係る半導体装置の断面構造と耐圧印加時の素子内部の電界を表す図である。 第２実施形態に係る半導体装置の順方向と逆方向の耐圧波形を表すシミュレーション結果である。 第２実施形態に係る半導体装置で実現可能な動作モードの例を表す図である。 第２実施形態に係る半導体装置の応用例を表す断面図である。 第２実施形態の変形例に係る半導体装置の一部を表す斜視断面図である。 第３実施形態に係る半導体装置の一部を表す断面図である。 第３実施形態の第１変形例に係る半導体装置の一部を表す断面図である。 第３実施形態の第２変形例に係る半導体装置の一部を表す断面図である。 第３実施形態の第３変形例に係る半導体装置の一部を表す断面図である。 第４実施形態に係る半導体装置の一部を表す断面図である。 第４実施形態の第１変形例に係る半導体装置の一部を表す断面図である。 第４実施形態の第２変形例に係る半導体装置の一部を表す断面図である。 第４実施形態の第３変形例に係る半導体装置の一部を表す断面図である。 シミュレーションに用いた第４実施形態の第３変形例に係る半導体装置の一部を表す断面図である。 図４４に表す構造における電位分布を表すシミュレーション結果である。 第４実施形態の第４変形例に係る半導体装置の一部を表す断面図である。 第４実施形態の第４変形例に係る半導体装置の一部を表す断面図および各部の電界を表すグラフである。 第４実施形態の第４変形例に係る半導体装置のシミュレーション結果である。 第４実施形態の第４変形例に係る半導体装置のシミュレーション結果である。 第４実施形態の第４変形例に係る半導体装置の耐圧波形を表すシミュレーション結果である。 第４実施形態の第５変形例に係る半導体装置の一部を表す断面図である。 第４実施形態の第５変形例に係る半導体装置のシミュレーション結果である。 第５実施形態に係る半導体装置を表す平面図である。 （ａ）図５３のＡ−Ａ’断面図である。（ｂ）図５３のＢ−Ｂ’断面図である。 （ａ）図５３のＣ−Ｃ’断面図である。（ｂ）図５３のＤ−Ｄ’断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。コレクタ電極９０（９０ａ）からエミッタ電極９１（９１ａ）に向かう方向をＺ方向とし、Ｚ方向に対して垂直であり相互に直交する２方向をＸ方向（第１方向）およびＹ方向とする。
以下の説明において、ｎ＋＋、ｎ＋、ｎ、ｎ−及びｐ＋＋、ｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。また、「＋」が複数付されている表記は、その数が多くなるほど、不純物濃度が高いことを示している。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて実施することも可能である。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１００の一部を表す斜視断面図である。
なお、図１では、エミッタ電極９１ａおよび電流ゲート電極９１ｂが透過して表されている。
図１に表すように、半導体装置１００は、ｎ＋＋形コレクタ領域１と、ｎ形バリア領域２と、ｎ−形半導体領域３と、ｎ形バリア領域４ａおよび４ｂと、ｐ形ベース領域５ａと、ｐ形アノード領域５ｂと、ｎ＋＋形コンタクト領域６ａおよび６ｂと、ｐ＋＋形コンタクト領域７ａおよび７ｂと、ゲート電極１０ａ、１０ｂ、１１ａ、および１１ｂと、ゲート絶縁層１５ａ、１５ｂ、１６ａ、および１６ｂと、コレクタ電極９０と、エミッタ電極９１ａと、電流ゲート電極９１ｂと、を有する。
半導体装置１００の裏面には、コレクタ電極９０が設けられている。ｎ＋＋形コレクタ領域１は、コレクタ電極９０の上に設けられ、コレクタ電極９０と電気的に接続されている。
ｎ形バリア領域２は、ｎ＋＋形コレクタ領域１の上に設けられている。
ｎ−形半導体領域３は、ｎ形バリア領域２の上に設けられている。
ｎ形バリア領域４ａは、ｎ−形半導体領域３の一部の上に設けられている。
ｐ形ベース領域５ａは、ｎ形バリア領域４ａの上に設けられている。
ｎ＋＋形コンタクト領域６ａおよびｐ＋＋形コンタクト領域７ａは、ｐ形ベース領域５ａの上に選択的に設けられている。
エミッタ電極９１ａは、ｎ＋＋形コンタクト領域６ａの上面および一側面と、ｐ＋＋形コンタクト領域７ａの上面および一側面と、ｐ形ベース領域５ａの一側面と、に接しており、これらの半導体領域と電気的に接続されている。
ゲート電極１０ａおよび１０ｂは、それぞれ、ゲート絶縁層１５ａおよび１５ｂを介してｎ−形半導体領域３の上に設けられている。ゲート電極１０ｂのＺ方向における長さは、ゲート電極１０ａのＺ方向における長さよりも短い。ｎ形バリア領域４ａおよびｐ形ベース領域５ａは、Ｘ方向において、ゲート電極１０ａと１０ｂの間に位置し、ゲート絶縁層１５ａおよび１５ｂを介してゲート電極１０ａおよび１０ｂと対面している。
ｎ形バリア領域４ｂは、ｎ−形半導体領域３の他の一部の上に設けられており、ｎ形バリア領域４ａとＸ方向において離間している。
ｐ形アノード領域５ｂは、ｎ形バリア領域４ｂの上に設けられている。
ｐ＋＋形コンタクト領域７ｂは、ｐ形アノード領域５ｂの上に設けられている。
電流ゲート電極９１ｂは、ｐ＋＋形コンタクト領域７ｂの上面および一側面と、ｐ形アノード領域５ｂの一側面と、に接しており、これらの半導体領域と電気的に接続されている。
ゲート電極１１ａおよび１１ｂは、それぞれ、ゲート絶縁層１６ａおよび１６ｂを介してｎ−形半導体領域３の上に設けられている。ゲート電極１１ｂのＺ方向における長さは、ゲート電極１１ａのＺ方向における長さよりも短い。ｎ形バリア領域４ｂおよびｐ形アノード領域５ｂは、Ｘ方向において、ゲート電極１１ａと１１ｂの間に位置し、ゲート絶縁層１６ａおよび１６ｂを介してゲート電極１１ａおよび１１ｂと対面している。
ゲート電極１０ａおよび１０ｂとエミッタ電極９１ａとの間には、ゲート絶縁層１５ａおよび１５ｂが設けられ、これらの電極は離間している。同様に、ゲート電極１１ａおよび１１ｂと電流ゲート電極９１ｂとの間には、ゲート絶縁層１６ａおよび１６ｂが設けられ、これらのは、離間している。
ゲート電極１０ａは、Ｘ方向において、ｎ形バリア領域４ａおよびｐ形ベース領域５ａと、ゲート電極１１ａと、の間に位置している。ゲート電極１１ａは、Ｘ方向において、ｎ形バリア領域４ｂおよびｐ形アノード領域５ｂと、ゲート電極１０ａと、の間に位置している。ゲート電極１０ａと１１ａとの間には、絶縁部１９ａが設けられ、ゲート電極１０ａと１１ａは、Ｘ方向において離間している。
換言すると、ｎバリア領域４ａおよびｐ形ベース領域５ａは、ゲート電極１０ａおよび１１ａ、ゲート絶縁層１５ａおよび１６ａ、絶縁部１９ａが内部に設けられたトレンチＴｒ１と、ゲート電極１０ｂおよびゲート絶縁層１５ｂが内部に設けられたトレンチＴｒ２と、の間に設けられている。また、ｎバリア領域４ｂおよびｐ形アノード領域５ｂは、トレンチＴｒ１と、ゲート電極１１ｂおよびゲート絶縁層１６ｂが内部に設けられたトレンチＴｒ３と、の間に設けられている。
ｎ形バリア領域４ａおよび４ｂ、ｐ形ベース領域５ａおよびｐ形アノード領域５ｂ、ｐ＋＋形コンタクト領域７ｂ、ゲート電極１０ａ〜１１ｂは、それぞれ、Ｙ方向に延びている。ｎ＋＋形コンタクト領域６ａとｐ＋＋形コンタクト領域７ａとは、ｐ形ベース領域５ａの上において、Ｙ方向に交互に設けられている。
半導体装置１００では、例えば、図１に表す構造がＸ方向において繰り返し設けられている。
次に、各構成要素の材料の一例を説明する。
ｎ＋＋形コレクタ領域１と、ｎ形バリア領域２と、ｎ−形半導体領域３と、ｎ形バリア領域４ａおよび４ｂと、ｐ形ベース領域５ａおよび５ｂと、ｎ＋＋形コンタクト領域６ａおよび６ｂと、ｐ＋＋形コンタクト領域７ａおよび７ｂと、は、半導体材料として、シリコンまたは炭化シリコンを含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができ、ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０ａ〜１１ｂは、ポリシリコンなどの導電材料を含む。
ゲート絶縁層１５ａ〜１６ｂおよび絶縁部１９ａは、酸化シリコンなどの絶縁材料を含む。
コレクタ電極９０、エミッタ電極９１ａおよび電流ゲート電極９１ｂは、アルミニウムなどの金属を含む。
次に、本実施形態に係る半導体装置１００の動作および本実施形態によって解決される課題とその効果について説明する。
図２は、ＭＯＳＦＥＴの電流電圧特性を表すシミュレーション結果である。
図３は、ＩＥＧＴ（ＩＧＢＴ）の電流電圧特性を表すシミュレーション結果である。
高耐圧向けに設計されたＭＯＳＦＥＴでは、通電時の高抵抗ベース層（ｎ−形半導体領域３に相当）の抵抗をいかに小さくするかということが設計上重要になる。しかし、高抵抗ベース層の厚みや抵抗は、素子の電圧定格を決めた時点でほぼ決まってしまう。キャリアが電子だけのユニポーラデバイス（ＭＯＳＦＥＴ）は、電流密度が上がるにつれて空間電荷が増加する。その結果、図２に表されるＭＯＳＦＥＴの電流電圧特性のように、流れる電流に上限がある。
これに対して、キャリアが電子と正孔のバイポーラデバイスは、高抵抗ベース層中に生じる電子と正孔のプラズマ状態(伝導度変調)を利用することで、空間電荷の制限が無く、ＭＯＳＦＥＴ（ユニポーラデバイス）よりも桁違いに大きな電流を流すことが可能となる。このことからｐｉｎダイオードや、ＩＥＧＴ（ＩＧＢＴ）、サイリスタなどのバイポーラ動作の素子は、ＭＯＳＦＥＴ（ユニポーラデバイス）に比べて格段に大きな電力を制御することができる。
図２と図３は、同じ高抵抗ベース層(厚さ約１００μｍ、ｎ形不純物濃度１．０×１０１３、１５００Ｖ設計)において、ＭＯＳＦＥＴとＩＥＧＴ（ＩＧＢＴ）の電流電圧特性をシミュレーションした結果である。例えば、ドレイン電圧およびコレクタ電圧が２．０Ｖのときのドレイン電流およびコレクタ電流を比較すると、ＩＥＧＴはＭＯＳＦＥＴに比べて約１０００倍の電流を流す能力があることが分かる。
しかし、ダイオードやＩＥＧＴ（ＩＧＢＴ）、サイリスタなどの素子は、図３に表されるように、その伝導度変調特性の代償として、コレクタ電圧がビルトインポテンシャル未満では電流が流れないという欠点も有している。なお、ビルトインポテンシャルは、シリコンの（Ｓｉ）場合は約０．７Ｖであり、ワイドバンドギャップ半導体では、それよりも大きな値となる。例えば、炭化シリコン（ＳｉＣ）のビルトインポテンシャルは、３．５Ｖ程度である。
このため、半導体材料のビルトインポテンシャル以下の電圧利用域では、ｐｉｎダイオードやＩＥＧＴ（ＩＧＢＴ）、サイリスタ素子の利点は生かせず、１／１０〜１／１０００程度の通電特性しか有さないユニポーラのＭＯＳＦＥＴもしくは電流駆動のバイポーラトランジスタ（ＧＴＲなど）に頼らざるを得ない。シリコンよりもはるかに大きなビルトインポテンシャルが発生する炭化ケイ素（ＳｉＣ）などのワイドバンドギャップの場合、この問題はさらに深刻であり、ＭＯＳＦＥＴとＩＧＢＴの並列接続でこの問題を解決する応用回路上の試みも報告されている。
ここで、図４を参照しつつ、本実施形態に係る半導体装置の動作原理を説明する。
図４は、第１実施形態に係る半導体装置の動作原理を表す概念図である。
ダイオードやサイリスタは、電流が流れる方向にビルトインポテンシャル電圧（０．７Ｖ）が生じる。これは高抵抗ベース中に深いキャリアプラズマを蓄積・維持するためのポテンシャルであり、避けることができない。しかし、ダイオードやサイリスタの電流方向(アノードカソード間方向)と直角方向（コレクタエミッタ間方向）には、ビルトインポテンシャルは存在しない。もし、主電流に比べて十分少ないアノード・カソード電流によって非常に高い効率で、高抵抗ベース中にサイリスタ並みのキャリアプラズマを発生させると同時に、コレクタ・エミッタ間方向に主電流を流すことが出来れば、サイリスタのビルトイン電圧の問題は解決できる。
次に、図１を参照しつつ、本実施形態に係る半導体装置の具体的な動作について説明する。ゲート電極１０ａおよび１０ｂに閾値以上の正電圧が印加されると、ゲート絶縁層１５ａおよび１５ｂ近傍のｐ形ベース領域５ａに、電子の反転層が形成される。この状態で、エミッタ電極９１ａに対してコレクタ電極９０に正の電圧が印加されると、半導体装置１００に含まれるＭＯＳＦＥＴがオン状態となり、コレクタ電極９０からエミッタ電極９１ａへ順方向の電流が流れる。この状態は通常のユニポーラＭＯＳＦＥＴの動作である。ｎ−形半導体領域３の伝導度変調は生じず、伝導度変調時のバイポーラデバイスのような大きな通電能力は得られない。
本実施形態に係る発明は、次の点で従来のユニポーラＭＯＳＦＥＴと大きく異なる。それは、ｎ−形半導体領域３へ少数キャリア(正孔)を注入する為の電流ゲート電極９１ｂを有する点である。さらにその注入電流が、トレンチＴｒ１〜Ｔｒ３などの幾何学形状や、ｎ形バリア領域４ａおよび４ｂなどによって得られるＩＥ（Injection Enhanced）効果により、非常に僅かな電流で大きな伝導度変調を生じさせるように設計されている点である。
本実施形態に係る発明では、エミッタ電極９１ａに対して電流ゲート電極９１ｂに、ｐ形アノード領域５ｂとｎ形バリア領域４ｂとの間のビルトインポテンシャル以上の正電圧が印加されると、ｐ形アノード領域５ｂとｎ＋＋形コンタクト領域６ａで形成されるｐ−ｉ−ｎダイオードにバイポーラモードで順方向の電流が流れる。この時、ｐ形アノード領域５ｂからｎ−形半導体領域３へ正孔が注入され、同時に、ｎ＋＋形コンタクト領域６ａからｐ形ベース領域５ａのｎ形ＭＯＳＦＥＴチャネルを通り、ｎ−形半導体領域３へ電子が注入される。この時、ｐ形アノード領域５ｂとｎ＋＋形コンタクト領域６ａ間に形成されるｐ−ｉ−ｎダイオードの高抵抗のｉ層に相当するトレンチＴｒ１直下及びトレンチＴｒ１〜Ｔｒ３の間に、前記ｐ−ｉ−ｎダイオードの通電に伴う深い伝導度変調(過剰キャリアプラズマの蓄積)が生じる。このｐ−ｉ−ｎダイオードの通電に伴う深い伝導度変調(過剰キャリアプラズマの蓄積)は、トレンチＴｒ１〜Ｔｒ３の形状に依存したＩＥ効果で増幅される。つまり、ｐ形アノード領域５ｂから注入された正孔がｎ＋＋形コンタクト領域６ａのトレンチ溝幾何学形状で堰き止められ、ｎ＋＋形コンタクト領域６ａから注入された電子がｐ形アノード領域５ｂのトレンチ溝幾何学形状により堰き止められる。その結果、前記ｐ−ｉ−ｎダイオードの高抵抗ｉ層に相当するトレンチＴｒ１直下及びトレンチＴｒ１〜Ｔｒ３の間に、ｎ−形半導体領域３の不純物濃度に比べて１桁から５桁大きな過剰キャリアプラズマの蓄積を生じさせることが可能となる。これにより、半導体装置１００に含まれる高抵抗なｎ−形半導体領域３へのプラズマ蓄積により１桁から５桁低抵抗化している状態である。この時、エミッタ電極９１ａに対するコレクタ電極９０の電位差はまだない、もしくはビルトイン電圧に比べて十分小さな変動である。
さらにこの状態で、エミッタ電極９１ａに対してコレクタ電極９０に正の電圧が印加されると、半導体装置１００のエミッタ電極９１ａとコレクタ電極９０の間に順方向電流が流れる。この時、半導体装置１００のｎ−形半導体領域３は、コレクタ印加電圧が０Ｖからビルトイン電圧以下でも、深い伝導度変調状態を生じたバイポーラモードで動作する。
また、ゲート電極１１ａおよび１１ｂに負電圧が印加される場合には、ｐ形アノード領域５ｂに正孔の蓄積層が形成されるとともに、ゲート絶縁層１６ａおよび１６ｂ近傍のｎ形バリア領域４ｂに正孔の反転層が形成され、ｎ−形半導体領域３への正孔の注入がさらに促進される。
なお、ここでは、「深い伝導度変調状態」と「プラズマの蓄積」もしくは「過剰キャリアプラズマの蓄積」は同じ意味で使用している。
また、「ビルトインポテンシャル」は、「ｐ形不純物拡散領域とｎ形不純物拡散領域のフェルミ順位の差」のことで、「ｐｉｎ（もしくはｐｎ）ダイオードの順方向の電流が流れ始める電流の閾値電圧(順方向の電流-電圧波形において電流が立ち上がりはじめる点の電圧)」と同じ意味で使用している。
このように、本実施形態に係る半導体装置では、ＭＯＳＦＥＴによってエミッタ電極９１ａとコレクタ電極９０との間の通電時に、電流ゲート電極９１ｂからｎ−形半導体領域３へ正孔を注入して、電導度変調を生じさせることができる。すなわち、本実施形態に係る半導体装置では、ユニポーラデバイス同様にエミッタ電極９１ａとコレクタ電極９０との間にビルトインポテンシャルが無いにも拘らず、バイポーラデバイス同様の、ｎ−形半導体領域３での深い伝導度変調で、大きな通電能力と低いオン抵抗を有する。
また、ビルトインポテンシャルが無く、低いコレクタ電圧においても通電可能であるるため、本実施形態に係る発明は、特にワイドバンドギャップ半導体が用いられた半導体装置に対して好適に用いられる。ワイドバンドギャップ半導体は、シリコンよりも大きなビルトインポテンシャルを有するため、バイポーラデバイスに用いられた際には、より大きなドレイン電圧が必要となるためである。このようなワイドバンドギャップ半導体としては、炭化シリコン以外にも、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンドなどが挙げられる。
さらに本実施形態に係る半導体装置は、エミッタ電極９１ａ側のトレンチＴｒ１〜Ｔｒ３やｎ形バリア領域４ａおよび４ｂによる、エミッタ電極９１ａと電流ゲート電極９１ｂとの間で生じるＩＥ効果により、ＧＴＲ(ジャイアントトランジスタ：電力用バイポーラトランジスタ)に比べてより小さな駆動電流(数分の一から数百分の一)で効果的にｎ−形半導体領域３で深い伝導度変調を起こすことができる。つまり、本実施形態に係る半導体装置では、１．０×１０１４〜１．０×１０１８ｃｍ−３程度の、ＧＲＴより沢山のキャリアプラズマを蓄積することができ、より大電流を制御することが可能である。
この点について、図５を用いて詳細に説明する。
図５（ａ）は、第１実施形態に係る半導体装置１００の一部を表す断面図である。
図５（ｂ）は、第１実施形態に係る半導体装置と参考例に係る半導体装置における過剰キャリアの濃度を比較するグラフである。
図５（ｃ）は、参考例に係る半導体装置の一部を表す断面図である。
なお、図５（ａ）では、図１に表す半導体装置１００と同様の機能を有する半導体装置が表されている。図５（ｂ）では、図５（ａ）および（ｃ）の各半導体装置において、Ｚ方向の各位置における過剰キャリアの濃度が表されている。図５（ｃ）では、参考例に係る半導体装置として、ＧＴＲの一部が表されている。
図５（ｃ）に表す参考例に係る半導体装置では、コレクタ電極９０、ｎ＋＋形コレクタ領域１、ｎ形バリア領域２、ｎ−形半導体領域３、ｐ形ベース領域５、ｎ＋＋形コンタクト領域６、ｐ＋＋形コンタクト領域７、エミッタ電極９１ａ、および電流ゲート電極９１ｂが設けられている。図５（ｃ）に表すように、ＧＴＲでは、ｐ＋＋形コンタクト領域７からｐ形ベース領域５へ注入された正孔は、ｐ形ベース領域５からｎ＋＋形半導体領域６へ流れてしまう。すなわち、ｐ形ベース領域５から注入された過剰キャリアが、ｎ−形半導体領域３に蓄積されず、電導度変調への寄与が小さい。
これに対して、図５（ａ）に表すように、本実施形態に係る半導体装置１００では、エミッタ電極９１ａ側のトレンチＴｒ１〜Ｔｒ３およびｎ形バリア領域４ａおよび４ｂによるＩＥ効果（エミッタ電極９１ａ側での過剰キャリアの蓄積効果）により、ｐ形アノード領域５ｂから注入された正孔が、エミッタ電極９１ａに流れることを抑制し、電流ゲート電極９１ｂからエミッタ電極９１ａに流れる電流を抑制することができる。すなわち、本実施形態に係る半導体装置では、ｎ−形半導体領域３に過剰キャリアを効率的に蓄積し、ｐ形ベース領域５から注入された正孔の電導度変調への寄与を高めることができる。
このため、図５（ｂ）に表すように、本実施形態に係る半導体装置１００と参考例に係る半導体装置では、過剰キャリアの濃度に大きな差が存在する。
本実施形態に係る半導体装置１００と参考例に係る半導体装置における過剰キャリアの濃度の違いについて、図６〜図８を参照して、より詳細に説明する。
図６は、シミュレーションに用いた参考例に係る半導体装置の断面構造である。
図７は、参考例に係る半導体装置のオン状態における正孔の分布を表すシミュレーション結果である。
図８は、本実施形態に係る半導体装置１００のオン状態における正孔の分布を表すシミュレーション結果である。
図６には、図５（ｃ）に表したＧＴＲのｎ−形半導体領域３およびｐ形ベース領域５における不純物濃度が表されている。図６では、ｎ−形半導体領域３およびｐ形ベース領域５のそれぞれにおいて、色が白いほど各導電形の不純物濃度が低く、黒いほど不純物濃度が高いことを表している。
また、図７および図８では、オン状態で、コレクタ電極側に３．０Ｖの電圧が印加された場合の正孔の分布が示されている。色が白いほど正孔の濃度が高く、黒いほど正孔の濃度が低いことを表している。なお、図８の本実施形態に係る半導体装置のシミュレーション結果では、絶縁部１９ａ（トレンチＴｒ１）下方における正孔の分布が表されている。
これらのシミュレーションでは、ＧＴＲと半導体装置１００について、ともに１５００Ｖの素子耐圧を得られる設計とした。具体的には、ｎ−形半導体領域３の厚みを１００μｍ、ｎ−形半導体領域３の不純物濃度を１×１０１３ｃｍ−３、セルサイズを１９．２μｍ、半導体装置１００におけるトレンチＴｒ１の深さを６μｍとし、単位セル面積を同一とし、電流ゲインは同じ値に揃えた。
図７に示すように、ＧＴＲでは、ｐｎ接合面近傍における正孔の濃度は、６．４×１０１５ｃｍ−３であった。一方で、図８に示すように、本実施形態に係る半導体装置１００では、絶縁部１９ａ下部における正孔の濃度は、７．１×１０１６ｃｍ−３であり、ＧＴＲに比べて１桁以上大きな値が得られた。
図９は、第１実施形態に係る半導体装置と参考例に係る半導体装置の通電特性を表すシミュレーション結果である。
図９に表す結果から、ＧＴＲは、ＭＯＳＦＥＴに比べて大きな通電能力を備えるが、本実施形態に係る半導体装置１００は、このＧＴＲよりもさらに大きな通電能力を備えていることがわかる。
以上の通り、本実施形態によれば、ＭＯＳＦＥＴなどのユニポーラデバイスよりも桁違いに大きな通電能力を有し、コレクタ電圧がビルトイン電圧未満においても、バイポーラデバイス同様の、ｎ−形半導体領域３での深い伝導度変調で大きな通電能力と低いオン抵抗を備えた半導体装置が得られる。
また、本実施形態によれば、ＧＴＲに比べて、低い駆動電流でより多くのキャリアプラズマを蓄積することができ、より大電流を制御することが可能な半導体装置が得られる。
以上では、コレクタ電極９０からエミッタ電極９１ａへ、順方向に電流を流す場合について説明したが、本実施形態に係る半導体装置１００は、以下で説明するように、エミッタ電極９１ａからコレクタ電極９０へ、逆方向に電流を流すことも可能である。
コレクタ電極９０に対してエミッタ電極９１ａに正の電圧が印加された状態で、ゲート電極１０ａおよび１０ｂに閾値以上の正電圧が印加されると、ｎ＋＋形コンタクト領域６ａとｎ形バリア領域４ａとがｐ形ベース領域５ａの反転層で接続される。これにより、エミッタ電極９１ａからコレクタ電極９０へ逆方向の電流が流れる。
この場合（逆電圧）でも、エミッタ電極９１ａに対して電流ゲート電極９１ｂに、ｐ形アノード領域５ｂとｎ形バリア領域４ｂとの間のビルトインポテンシャル以上の正電圧が印加されると、ｐ形アノード領域５ｂとｎ＋＋形コンタクト領域６ａで形成されるｐ−ｉーｎダイオードにバイポーラモードで順方向の電流が流れ、その結果、ｎ−形半導体領域３に深い伝導度変調が起こる。
つまり、エミッタ電極９１ａに対してコレクタ電極９０に負の電圧が印加された場合も、半導体装置１００のエミッタ電極９１ａとコレクタ電極９０の間に流れる逆方向に電流は、コレクタ印加電圧が０Ｖからビルトイン電圧以下でも、半導体装置１００のｎ−形半導体領域３が深い伝導度変調を起こした状態下でのバイポーラモードの動作である。
ここで、図１０〜図１２を参照しつつ、本実施形態に係る半導体装置の順方向および逆方向への通電特性について、詳細に説明する。
図１０は、シミュレーションに用いた第１実施形態に係る半導体装置１００の断面構造である。
図１１は、第１実施形態に係る半導体装置１００において順方向および逆方向へ通電させた場合のオン状態における正孔の濃度を表すシミュレーション結果である。
図１２は、第１実施形態に係る半導体装置１００における双方向の通電特性を表すシミュレーション結果である。
図１０は、絶縁部１９ａ（トレンチＴｒ１）下方における不純物濃度の分布が表されている。図１０では、色が白いほどｎ形不純物濃度が低く、黒いほどｎ形不純物濃度が高いことを表している。
また、図１１は、図７および図８と同様に、オン状態でコレクタ電極側に３．０Ｖの電圧が印加された場合の正孔の分布が示されており、色が白いほど正孔の濃度が高く、黒いほど正孔の濃度が低いことを表している。なお、図１１（ａ）は、順方向への通電時の様子を表し、図１１（ｂ）は、逆方向への通電時の様子を表している。
図１１に表す結果から、順方向および逆方向のどちらに電流を流した場合でも、絶縁部１９ａ下方の領域において正孔が高い濃度で蓄積されていることがわかる。
また、図１２に表す結果から、逆方向に通電させた場合でも、順方向への通電時と同様に、高い通電特性が得られていることがわかる。
さらに、図１２に表されるように、コレクタ電圧がビルトイン電圧未満であってもサイリスタと同様の高い通電能力を有するため、順方向通電時および逆方向通電時のいずれにおいても、トライアックのようなスナップバックは生じない。
以上の通り、本実施形態に係る半導体装置は、順方向および逆方向のいずれの通電についても、高い通電能力を備える。
順方向または逆方向への通電時に、ゲート電極１０ａおよび１０ｂに印加される電圧が閾値未満になると、ｐ形ベース領域５ａの反転層が消滅し、コレクタ電極９０とエミッタ電極９１ａとの間の通電が無くなり、半導体装置１００がオフ状態となる。
図１３は、第１実施形態に係る半導体装置１００のターンオフ時のコレクタ電圧とコレクタ電流の変化を表すシミュレーション結果である。
図１４は、第１実施形態に係る半導体装置１００の静耐圧波形を表すシミュレーション結果である。
なお、図１３および図１４は、素子耐圧が１５００Ｖに設計された半導体装置１００におけるターンオフ時の様子を表している。図１３および図１４に表されるように、本実施形態に係る半導体装置１００において、ターンオフ時に設計値と同様の耐圧が得られていることがわかる。
また、ターンオフ時に、電流ゲート電極９１ｂの電位をエミッタ電極９１ａの電位に対して負にして電流を引きぬくことで、より確実に半導体装置１００をオフ状態にすることができる。また、ゲート電極１０ａおよび１０ｂと電流ゲート電極９１ｂのタイミングをずらすことによって、半導体装置のオン状態のときの抵抗とスイッチング特性とのトレードオフの改善が可能である。例えば、ゲート電極１０ａおよび１０ｂへの印加電圧を変化させる前に、電流ゲート電極９１ｂの電圧をマイナスにして、数μ秒〜数十μ秒後に、ゲート電極１０ａおよび１０ｂの電圧を低下させてもよい。この方法によれば、導体装置１００のｎ−形半導体領域３の蓄積キャリアが無くなった後に、ゲート電極１０ａおよび１０ｂを遮断することができ、ユニポーラのＭＯＳＦＥＴモードのターンオフ(テイル電流を生じない)時のテイル電流を抑制することが可能である。
以上で説明した本発明の動作原理によれば、エミッタ電極９１ａと電流ゲート電極９１ｂ間の過剰キャリアの蓄積量(キャリア濃度のピーク値)が、ｎ−形半導体領域３中での過剰キャリアの量を決め、ｎ−形半導体領域３中での過剰キャリアの量が、導体装置１００のエミッタ電極９１ａとコレクタ電極９０との間の抵抗を決める。
また、エミッタ電極９１ａと電流ゲート電極９１ｂ間の過剰キャリアの蓄積量(キャリア濃度のピーク値)は、エミッタ電極９１ａ側のトレンチＴｒ１〜Ｔｒ３の形状によるＩＥ効果によって決まる。このIE効果は、トレンチＴｒ１の深さ（〜数１０μｍ）、ゲート電極１０ａと１０ｂ・ゲート電極１１ａと１１ｂの間隔(１０ｎｍ〜数μｍ）、エミッタ電極９１ａと電流ゲート電極９１ｂの間隔、およびｎ形バリア領域４ａおよび４ｂにおけるｎ形不純物濃度などで決まる。ＩＥ効果については、例えば、「M.Kitagawa et al, "A 4500 V Injection Enhanced Insulated Gate Bipolar Transistor (IEGT) Operating in a Mode Similar to a Thyristor", IEDM'93 .Technical Digest, pp679-682, 1993」、「M.Kitagawa et al, "Design Criterion and Operation Mechanism for 4.5kV Injection Enhanced Gate Transistor", Jpn. J. Appl. Phys. Vol.37 pp4294-4300, 1998」、「M.Kitagawa et al, "4.5kV Injection Enhanced Gate Transistor: Experimental Verification of the Electrical Characteristics", Jpn. J. Appl. Phys. Vol.36 pp3433-3437, 1997」、および「M.Kitagawa et al, "Study of 4.5 kV MOS-Power Device with Injection-Enhanced Trench Gate Structure", Jpn. J. Appl. Phys. Vol.36 pp1411-1413, 1997」などに記載されている。
ここで、ＩＥ効果を高めるための寸法関係について、図１５を用いて説明する。
図１５は、第１実施形態に係る半導体装置１００の一部を表す断面図である。
図１５に表すように、ｐ形ベース領域５ａの幅（Ｘ方向における長さ）Ｗ１およびｐ形アノード領域５ｂの幅Ｗ２が狭く、ｐ形ベース領域５ａとｐ形アノード領域５ｂとの間隔Ｄ１が広いほど、ＩＥ効果は大きくなる。また、ｐ形ベース領域５ａの下面（ｐｎ接合面）と絶縁部１９ａの下端（トレンチＴｒ１の下端）との間のＺ方向における厚みＴｈ１、ｐ形アノード領域５ｂの下面（ｐｎ接合面）と絶縁部１９ａの下端（トレンチＴｒ１の下端）との間のＺ方向における厚みＴｈ２が大きく、ｎ形バリア領域４ａおよび４ｂにおけるｎ形不純物濃度が高いほど、ＩＥ効果は大きくなる。
幅Ｗ１およびＷ２は、１．０μｍ以下であることが望ましい。幅Ｗ１および幅Ｗ２を１．０μｍ以下にすることで、オン状態においてｎ−形半導体領域３に蓄積された正孔が、ｐ形ベース領域５ａおよび５ｂへ流れ難くなり、ｎ−形半導体領域３における正孔の濃度を高めることができる。なお、図１に表す例では、ｐ形ベース領域５ａの幅は、ｎ形バリア領域４ａの幅、およびＸ方向におけるゲート絶縁層１５ａと１５ｂとの間の距離と等しい。ｐ形ベース領域５ｂの幅は、ｎ形バリア領域４ｂの幅、およびＸ方向におけるゲート絶縁層１６ａと１６ｂとの間の距離と等しい。
なお、図１５に表す例では、幅Ｗ１は、ゲート絶縁層１０ａと１０ｂとの間のＸ方向における距離と等しく、幅Ｗ２は、ゲート絶縁層１１ａと１１ｂとの間のＸ方向における距離と等しい。距離Ｄ１は、ゲート絶縁層１０ａ、ゲート絶縁層１１ａ、および絶縁部１９ａを含む、トレンチＴｒ１内に設けられた絶縁部のＸ方向における長さと等しい。
また、図１５に表す例では、ｎ形バリア領域４ａとｐ形ベース領域５ａとのＸ方向における長さが等しく、ｎ形バリア領域４ｂとｐ形アノード領域５ｂとのＸ方向における長さが等しいが、これらの半導体領域における長さは互いに異なっていてもよい。すなわち、各ゲート電極および各ゲート絶縁層が設けられたトレンチの側壁がテーパ状に形成されていてもよい。この場合、ゲート絶縁層１０ａの少なくとも一部と、ゲート絶縁層１０ｂの少なくとも一部と、の間のＸ方向における距離が、１．０μｍ以下であり、ゲート絶縁層１１ａの少なくとも一部と、ゲート絶縁層１１ｂの少なくとも一部と、の間のＸ方向における距離が、１．０μｍ以下であればよい。
さらに、Ｗ１、Ｗ２、Ｄ１、Ｔｈ１、およびＴｈ２は、以下の式（１）〜（４）の少なくともいずれかを満たすことが望ましい。
Ｔｈ１／Ｗ１＞２ ・・・（１）
Ｔｈ２／Ｗ２＞２ ・・・（２）
（Ｔｈ１×Ｄ１）／Ｗ１＞２μｍ ・・・（３）
（Ｔｈ２×Ｄ１）／Ｗ２＞２μｍ ・・・（４）
式（１）を満たすことで、エミッタ電極９１ａからｎ−形半導体領域３に注入された電子が、電流ゲート電極９１ｂに流れにくくなり、ｎ−形半導体領域３における電子の過剰キャリア濃度を高めることができる。
式（２）を満たすことで、電流ゲート電極９１ｂからｎ−形半導体領域３に注入された正孔が、エミッタ電極９１ａに流れにくくなり、ｎ−形半導体領域３における正孔の過剰キャリア濃度を高めることができる。
式（３）および（４）を満たすことで、ｎ−形半導体領域３からエミッタ電極９１ａおよび電流ゲート電極９１ｂへの正孔の流出を抑え、ｎ−形半導体領域３における正孔の過剰キャリア濃度を高めることができる。
また、距離Ｄ１は、幅Ｗ１または幅Ｗ２の２倍以上であることが望ましい。より望ましくは、距離Ｄ１は、幅Ｗ１または幅Ｗ２の１０倍以上である。このような構造によれば、半導体装置１００の単位面積あたりのｐ形ベース領域５ａおよび５ｂの面積を小さくし、ｎ−形半導体領域３に蓄積された正孔がｐ形ベース領域５ａおよび５ｂへより流れ難くなる。
さらに、ｎ形バリア領域２におけるｎ形不純物濃度を高くすることで、ＩＥ効果で生じた過剰キャリアがｎ−形半導体領域３からコレクタ電極９０に流れ難くなり、ＩＥ効果をさらに高めることができる。
これらの構造によってＩＥ効果を高めることで、より一層、半導体装置の通電能力を高め、オン抵抗を低減することができる。
また、コレクタ電極９０とエミッタ電極９１ａとの間に通電させる場合、エミッタ電極９１ａと電流ゲート電極９１ｂとの間を流れる電流は小さいことが望ましい。エミッタ電極９１ａと電流ゲート電極９１ｂとの間のＩＥ効果(ｎ−形半導体領域３に蓄積された正孔がエミッタ電極９１ａへ流れ難くなること等)で、電流ゲート電極９１ｂから９１ａへ流れる電流が小さくても、電流流路をトレンチ形状で絞ることで、ゲート電流密度(つまりｎ−形半導体領域３のエミッタ側の過剰キャリアのピーク濃度)を上げることに成功し、その結果、素子のエミッタ９１ａとコレクタ９０間のオン抵抗が下がり、半導体装置の消費電力を低減することが可能となるためである。
（第１変形例）
図１６は、第１実施形態の第１変形例に係る半導体装置１１０の一部を表す斜視断面図である。
半導体装置１１０は、電極２０をさらに備える点と、ゲート電極１０ａおよび１０ｂに代えてゲート電極１０が設けられ、ゲート電極１１ａおよび１１ｂに代えてゲート電極１１が設けられている点で、半導体装置１００と異なる。
半導体装置１１０では、ｎ形バリア領域４ａ、ｐ形ベース領域５ａ、ｎ＋＋形コンタクト領域６ａ、およびｐ＋＋形コンタクト領域７ａが、Ｘ方向において、ゲート絶縁層１５を介してゲート電極１０同士の間に位置している。
また、ｎ形バリア領域４ｂ、ｐ形アノード領域５ｂ、ｎ＋＋形コンタクト領域６ｂ、およびｐ＋＋形コンタクト領域７ｂが、Ｘ方向において、ゲート絶縁層１６を介してゲート電極１１同士の間に位置している。
電極２０は、Ｘ方向において、ゲート電極１０と１１との間に設けられ、これらのゲート電極と離間している。電極２０は、絶縁部１９ａの一部を介して、Ｚ方向においてｎ−形半導体領域３と対面している。また、電極２０は、例えば、エミッタ電極９１ａと電気的に接続されている。
ゲート電極１０と１１との間に、エミッタ電極９１ａと電気的に接続された電極２０が設けられていることで、半導体装置をターンオフした際に、電極２０の下部（トレンチＴｒ１の下端）からもｎ−形半導体領域３へ向けて空乏層が広がる。これにより、半導体装置の耐圧を向上させることが可能となる。あるいは、半導体装置の耐圧が向上した分、ｎ−形半導体領域３におけるｎ形不純物濃度を高め、半導体装置のオン抵抗を低減することが可能となる。
また、電極２０をゲート電極として、ゲート電極１０と１１と独立に制御することで、
素子のオン電圧や阻止状態の耐圧のみならず、素子のスイッチングスピードと通電能力などとのトレードオフの改善、バイポーラモードでのコレクタ電極９０、エミッタ電極９１ａ、および電流ゲート電極９１ｂからｎ−形半導体領域３へのキャリア（正孔または電子）の実効的な注入効率、およびｎ−形半導体領域３から各電極へのキャリアの実効的排出効率をコントロールすることが可能である。
（第２変形例）
図１７は、第１実施形態の第２変形例に係る半導体装置１２０の一部を表す斜視断面図である。
半導体装置１２０は、ゲート電極の構造およびｎ＋＋形コンタクト領域６ａとｐ＋＋形コンタクト領域７ａの配置について、半導体装置１００と差異を有する。
半導体装置１２０では、ｐ形ベース領域５ａの上において、複数のｎ＋＋形コンタクト領域６ａが設けられている。複数のｎ＋＋形コンタクト領域６ａは、それぞれ、Ｘ方向において、ゲート絶縁層１５を介してゲート電極１０と対面している。ｐ＋＋形コンタクト領域７ａは、Ｘ方向においてｎ＋＋形コンタクト領域６ａ同士の間に設けられている。また、ｎ＋＋形コンタクト領域６ａとｐ＋＋形コンタクト領域７ａは、Ｙ方向に延びている。
ｐ形アノード領域５ｂおよびｐ＋＋形コンタクト領域７ｂは、Ｘ方向において、ゲート絶縁層１６を介してゲート電極１１と対面している。ゲート電極１０および１１は、トレンチＴｒ内に設けられている。ゲート電極１０と１１との間には絶縁部１９が設けられ、ゲート電極１０と１１は、Ｘ方向において離間している。
このように、ｎ＋＋形コンタクト領域６ａおよびｐ＋＋形コンタクト領域７ａの配置や、各ゲート電極の形状を変化させた場合であっても、上述したように半導体装置のＩＥ効果を高めることで、ｎ−形半導体領域３で深い伝導度変調を生じさせ、大きな通電能力と低いオン抵抗を実現することが可能である。
（第３変形例）
図１８は、第１実施形態の第３変形例に係る半導体装置１３０の一部を表す斜視断面図である。
なお、図１８に表す半導体装置１３０の上面には、Ｚ方向から見た場合の、ゲート電極１０および１１、電極２２、トレンチＴｒ１〜Ｔｒ３の外縁が破線で表されている。また、図１８では、エミッタ電極９１ａおよび電流ゲート電極９１ｂが省略されている。
半導体装置１３０は、電極２２および絶縁層２３をさらに備える点で、半導体装置１２０と異なる。
電極２２は、絶縁層２３を介してｎ−形半導体領域３中に設けられている。また、電極２２は、エミッタ電極９１ａと電気的に接続されている。
電極２２は、ｐ形ベース領域５ａとｐ形アノード領域５ｂとの間において、Ｘ方向に複数設けられており、それぞれがＹ方向に延びている。また、ｎ−形半導体領域３の電極２２同士の間の領域は、絶縁層２３によって覆われている。
エミッタ電極９１ａは、半導体装置１２０と同様に、ｎ＋＋形コンタクト領域６ａおよびｐ＋＋形コンタクト領域７ａの上に設けられる。エミッタ電極９１ａは、さらに、電極２２の上に設けられていてもよい。電流ゲート電極９１ｂも、半導体装置１２０と同様に、ｐ＋＋形コンタクト領域７ｂの上に設けられる。
複数の電極２２を設け、ｐ形ベース領域５ａとｐ形アノード領域５ｂとの間の距離を長くする（単位面積あたりのｐ形ベース領域５ａとｐ形アノード領域５ｂの面積を減少させる）ことで、オン状態において、ｎ−形半導体領域３から過剰キャリアが排出され難くなる。このため、本変形例によれば、オン状態でのｎ−形半導体領域３における過剰キャリアの蓄積量を増大させ、さらなる半導体装置の通電能力の向上、オン抵抗の低減、および駆動電流の低減が可能となる。
（第４変形例）
図１９は、第１実施形態の第４変形例に係る半導体装置１４０の一部を表す斜視断面図である。
なお、図１９に表す半導体装置１４０の上面には、Ｚ方向から見た場合の、ゲート電極１０および１１、トレンチＴｒ１およびＴｒ２の外縁が破線で表されている。また、図１９では、エミッタ電極９１ａおよび電流ゲート電極９１ｂが省略されている。
半導体装置１４０では、ゲート電極１０および１１が、それぞれ、ゲート絶縁層１５および１６を介してｎ−形半導体領域３中に環状に設けられている。
ｎ形バリア領域４ａ、ｐ形ベース領域５ａ、ｎ＋＋形コンタクト領域６ａ、およびｐ＋＋形コンタクト領域７ａは、ゲート電極１０の内側に設けられている。ｎ＋＋形コンタクト領域６ａは、例えば、ゲート電極１０の内側において環状に設けられ、ｐ＋＋形コンタクト領域７ａは、このｎ＋＋形コンタクト領域６ａの内側に設けられている。
ｎ形バリア領域４ｂおよびｐ形アノード領域５ｂは、ゲート電極１１の内側に設けられている。ｐ形アノード領域５ｂの上に、さらにｐ＋＋形コンタクト領域７ｂが設けられていてもよい。
ｎ＋＋形コンタクト領域６ａおよびｐ＋＋形コンタクト領域７ａの上には、不図示のエミッタ電極９１ａが設けられ、これらの半導体領域と電気的に接続される。また、ｐ形アノード領域５ｂの上には、不図示の電流ゲート電極９１ｂが設けられ、ｐ形アノード領域５ｂと電気的に接続される。
すなわち、本変形例に係る半導体装置では、ＭＯＳＦＥＴとして機能する領域およびｎ−形半導体領域３へ正孔を注入するための領域が、Ｘ方向およびＹ方向において、互いに離間して複数設けられている。本変形例においても、半導体装置１００に比べてＩＥ効果をさらに大きくすることができ、さらなる半導体装置の通電能力の向上、オン抵抗の低減、および駆動電流の低減が可能となる。
（第５変形例）
図２０は、第１実施形態の第５変形例に係る半導体装置１５０の一部を表す斜視断面図である。
なお、図２０に表す半導体装置１５０の上面には、Ｚ方向から見た場合の、各ゲート電極の外縁が破線で表されている。また、図２０では、エミッタ電極９１ａおよび電流ゲート電極９１ｂが省略されている。
半導体装置１５０では、ゲート電極１０および１１が環状に設けられている。ただし、ゲート電極１１がゲート電極１０の内側に設けられ、ｎ形バリア領域４ｂおよびｐ形アノード領域５ｂがゲート電極１１の内側にゲート絶縁層１６を介して設けられている点で、半導体装置１４０と異なる。電流ゲート電極９１ｂは、ｐ形アノード領域５ｂの上に設けられる。
ｎ形バリア領域４ａ、ｐ形ベース領域５ａ、およびｎ＋＋形コンタクト領域６ａは、ゲート電極１０同士の間に、ゲート絶縁層１５を介して設けられている。ｐ形ベース領域５ａの上に、ｐ＋＋形コンタクト領域７ａがさらに設けられていてもよい。エミッタ電極９１ａは、例えば、ｎ形バリア領域４ａ、ｐ形ベース領域５ａ、およびｎ＋＋形コンタクト領域６ａに沿って、電流ゲート電極９１ｂ同士の間に格子状に設けられる。
すなわち、本変形例に係る半導体装置では、ｎ−形半導体領域３へ正孔を注入するための領域が、Ｘ方向およびＹ方向において、互いに離間して複数設けられ、これらの領域の間にＭＯＳＦＥＴとして機能する領域が設けられている。本変形例においても、半導体装置１００に比べてＩＥ効果をさらに大きくすることができ、さらなる半導体装置の通電能力の向上、オン抵抗の低減、および駆動電流の低減が可能となる。
ここで、図２１および図２２を用いて、第１実施形態に係る半導体装置に接続される制御回路の例を説明する。
図２１および図２２は、第１実施形態に係る半導体装置の制御回路の一部を表す回路図である。
なお、図２１および図２２では、ゲート電極１０ａおよび１０ｂが、まとめてゲート電極１０と表記され。ゲート電極１１ａおよび１１ｂが、まとめてゲート電極１１と表記されている。また、エミッタ電極９１ａは、グランド電位に接続される。
図２１（ａ）に表す回路では、電流ゲート電極９１ｂ、ゲート電極１０および１１が、共通の端子Ｔ１に接続されている。また、電流ゲート電極９１ｂと端子Ｔ１との間には、端子Ｔ１への印加電圧を調整して電流ゲート電極９１ｂに印加するための制限抵抗が接続されている。半導体装置１００をターンオンする際には、端子Ｔ１に正電圧が印加される。端子Ｔ１に正電圧が印加されると、ゲート電極１０と向かい合うｐ形ベース領域５ａに反転層が形成される。また、電流ゲート電極９１ｂにビルトインポテンシャル以上の正電圧が印加されることで、ｎ−形半導体領域３に正孔が注入される。
図２１（ａ）に表す回路では、電流ゲート電極９１ｂ、ゲート電極１０および１１の電圧の制御を、１つの端子で行うことができ、半導体装置１００の端子数の増加を抑えることができる。
図２１（ｂ）に表す回路は、ゲート電極１１が、端子Ｔ１に接続されず、エミッタ電極９１ａと同じグランド電位に接続されている点で、図２１（ａ）に表す回路と異なる。このため、図２１（ａ）に表す回路に比べて、ゲート電極１０が接続された配線における容量を低減し、ゲート電極１０のスイッチング速度を向上させることができる。また、ゲート電極１１に正電圧が印加されると、ゲート絶縁層１６ａ近傍のｐ形ベース領域５ｂの正孔が排斥されるが、図２１（ｂ）に表す回路では、この現象が発生しない。このため、図２１（ａ）に表す回路に比べて、ｎ−形半導体領域３への正孔の注入を効率的に行うことができる。
図２１（ｃ）に表す回路では、電流ゲート電極９１ｂが、制限抵抗を介して端子Ｔ１に接続され、ゲート電極１０および１１が、共通の端子Ｔ２に接続されている。このため、電流ゲート電極９１ｂと、ゲート電極１０および１１と、にそれぞれ最適な電圧を印加できる。
図２２（ａ）は、ゲート電極１１が、端子Ｔ２に接続されず、グランド電位に接続されている点で、図２１（ｃ）に表す回路と異なる。図２２（ａ）に表す回路によれば、図２１（ｃ）に表す回路と比較して、スイッチング速度を向上させ、ｎ−形半導体領域３への正孔の注入を効率的に行うことができる。
図２２（ｂ）に表す回路では、制限抵抗に代えて、端子Ｔ１と電流ゲート電極９１ｂとの間に、ダーリントン接続されたトランジスタが設けられている点で、図２１（ａ）に表す回路と異なる。具体的には、ダーリントン接続のコレクタ側は、コレクタ電源Ｖに接続され、ベースに端子Ｔ１が接続され、エミッタ側に電流ゲート電極９１ｂが接続されている。この回路によれば、小さなゲート電流によって、コレクタ電源Ｖから電流ゲート電極９１ｂに大きな電流を流すことができる。すなわち、小さなゲート電流でも、ｎ−形半導体領域３へ多くの正孔を注入することが可能となる。
上述した回路例以外にも、半導体装置に含まれるＭＯＳＦＥＴをターンオンさせ、電流ゲート電極９１ｂからｎ−形半導体領域３へ正孔を注入させることができれば、具体的な回路構成は、適宜変更可能である。
（変形例）
図２３は、第１実施形態の変形例に係る半導体装置１６０の一部を表す斜視断面図である。
半導体装置１６０は、ゲート電極１１ａおよび１１ｂを有していない点で、半導体装置１００と異なる。
ゲート電極１１ａおよび１１ｂが設けられていない場合でも、エミッタ電極９１ａに対して電流ゲート電極９１ｂに、ビルトインポテンシャル以上の電圧が印加されることで、ｎ−形半導体領域３に正孔を注入することが可能である。ただし、上述した通り、ゲート電極１１ａおよび１１ｂに負電圧を印加することで、ｎ−形半導体領域３への正孔の注入を促進し、より一層、半導体装置の通電能力を高め、オン抵抗を低減させることができる。
（第２実施形態）
図２４および図２５を参照しつつ、第２実施形態に係る半導体装置の一例を説明する。
図２４および図２５は、第２実施形態に係る半導体装置２００の一部を表す斜視断面図である。
なお、図２４および図２５では、エミッタ電極９１ａおよび電流ゲート電極９１ｂが透過して表されている。また、図２４と図２５では、半導体装置２００を異なる角度から見たときの様子が表されている。
図２４に表すように、ｎ形バリア領域４ａの上には、半導体装置１００と同様に、ｐ形ベース領域５ａ、ｎ＋＋形コンタクト領域６ａ、ｐ＋＋形コンタクト領域７ａ、およびエミッタ電極９１ａが設けられている。
ｎ形バリア領域４ｂの上には、ｐ形ベース領域５ｂが設けられている。ｐ形ベース領域５ｂの上には、ｎ＋＋形コンタクト領域６ｂおよびｐ＋＋形コンタクト領域７ｂが選択的に設けられている。ｐ形ベース領域５ｂ、ｎ＋＋形コンタクト領域６ｂ、およびｐ＋＋形コンタクト領域７ｂは、電流ゲート電極９１ｂと電気的に接続されている。
ｎバリア領域４ａおよびｐ形ベース領域５ａは、ゲート電極１０ａおよび１１ａ、ゲート絶縁層１５ａおよび１６ａ、絶縁部１９ａが内部に設けられたトレンチＴｒ１と、ゲート電極１０ｂおよびゲート絶縁層１５ｂが内部に設けられたトレンチＴｒ２と、の間に設けられている。また、ｎバリア領域４ｂおよびｐ形アノード領域５ｂは、トレンチＴｒ１と、ゲート電極１１ｂおよびゲート絶縁層１６ｂが内部に設けられたトレンチＴｒ３と、の間に設けられている。
ｎ−形半導体領域３の一部の下には、ｎ形バリア領域４ｃが設けられ、ｎ形バリア領域４ｃの下には、ｐ形ベース領域５ｃが設けられている。ｐ形ベース領域５ｃの下には、ｎ＋＋形コンタクト領域６ｃおよびｐ＋＋形コンタクト領域７ｃが設けられている。コレクタ電極９０ａは、ｎ＋＋形コンタクト領域６ｃの下面および一側面と、ｐ＋＋形コンタクト領域７ｃの下面および一側面と、ｐ形ベース領域５ｃの一側面と、に接しており、これらの半導体領域と電気的に接続されている。
ゲート電極１２ａおよび１２ｂは、それぞれ、ゲート絶縁層１７ａおよび１７ｂを介してｎ−形半導体領域３の上に設けられている。ゲート電極１２ｂのＺ方向における長さは、ゲート電極１２ａのＺ方向における長さよりも短い。ｎ形バリア領域４ｃおよびｐ形ベース領域５ｃは、Ｘ方向において、ゲート電極１２ａと１２ｂの間に位置し、ゲート絶縁層１７ａおよび１７ｂを介してゲート電極１２ａおよび１２ｂと対面している。
図２５に表すように、ｎ形バリア領域４ｄは、ｎ−形半導体領域３の他の一部の下に設けられており、ｎ形バリア領域４ｃとＸ方向において離間している。ｎ形バリア領域４ｄの下側の構造は、例えば、ｎ形バリア領域４ｃの下側の構造と、Ｘ方向において対称である。
すなわち、ｎ形バリア領域４ｄの下にｐ形ベース領域５ｄが設けられ、ｐ形ベース領域５ｄの下にｎ＋＋形コンタクト領域６ｄおよびｐ＋＋形コンタクト領域７ｄが設けられている。そして、コレクタ電極９０ｂが、ｐ形ベース領域５ｄ、ｎ＋＋形コンタクト領域６ｄ、およびｐ＋＋形コンタクト領域７ｄと電気的に接続されている。また、ｎ形バリア領域４ｄおよびｐ形ベース領域５ｄは、それぞれ、Ｘ方向において、ゲート絶縁層１８ａおよび１８ｂを介してゲート電極１３ａおよび１３ｂと対面している。
換言すると、ｎ形バリア領域４ｃおよびｐ形ベース領域５ｃは、ゲート電極１２ａおよび１３ａ、ゲート絶縁層１７ａおよび１８ａ、絶縁部１９ｂが内部に設けられたトレンチＴｒ４と、ゲート電極１２ｂおよびゲート絶縁層１７ｂが内部に設けられたトレンチＴｒ５と、の間に設けられている。また、ｎ形バリア領域４ｄおよびｐ形ベース領域５ｄは、トレンチＴｒ４と、ゲート電極１３ｂおよびゲート絶縁層１８ｂが内部に設けられたトレンチＴｒ６と、の間に設けられている。
ゲート電極１２ａおよび１２ｂとコレクタ電極９０ａとの間には、ゲート絶縁層１７ａおよび１７ｂが設けられ、これらの電極は離間している。同様に、ゲート電極１３ａおよび１３ｂとコレクタ電極９０ｂとの間には、ゲート絶縁層１８ａおよび１８ｂが設けられ、これらの電極は離間している。ゲート電極１２ａと１３ａとの間には、絶縁部１９ｂが設けられ、ゲート電極１２ａと１３ａは、Ｘ方向において離間している。
なお、図２４および図２５では、エミッタ電極９１ａ側に設けられたトレンチＴｒ１〜Ｔｒ３やゲート電極１０ａおよび１１ａなどが、コレクタ電極９０ａおよび９０ｂ側に設けられたＴｒ４〜Ｔｒ６やゲート電極１２ａおよび１３ａなどと、Ｚ方向において並んでいるが、これらの構成要件は、Ｚ方向において並んでいなくてもよい。
また、図２４および図２５では、エミッタ電極９１ａ側に設けられたトレンチＴｒ１〜Ｔｒ３やゲート電極１０ａおよび１１ａなどが、コレクタ電極９０ａおよび９０ｂ側に設けられたトレンチＴｒ４〜Ｔｒ６やゲート電極１２ａおよび１３ａなどと、同じ方向に延びているが、これらは互いに異なる方向に延びていてもよい。
トレンチＴｒ４〜Ｔｒ６のそれぞれのＸ方向における長さや、Ｘ方向における互いの距離の関係は、例えば、図１５を参照しつつ説明したトレンチＴｒ１〜Ｔｒ３の関係と同じである。
次に、第２実施形態に係る半導体装置２００の駆動方法の一例について説明する。
図２６および図２７は、第２実施形態に係る半導体装置２００の駆動方法の一例を表すフローチャートである。
なお、図２６および図２７では、各半導体領域がシリコンから構成されている場合の駆動方法の一例が表されている。また、図２６および図２７では、ゲート電極１０ａおよび１０ｂが、まとめてゲート電極１０と表記されている。同様に、ゲート電極１１ａ、１１ｂ、１２ａ、１２ｂ、１３ａ、および１３ｂは、それぞれ、ゲート電極１１、１２、および１３と表記されている。
まず、図２６を用いて、コレクタ電極９０ａおよび９０ｂからエミッタ電極９１ａへ電流を流す場合について説明する。
最初の状態では、エミッタ電極９１ａおよび電流ゲート電極９１ｂ、ゲート電極１０〜１３、およびコレクタ電極９０ａおよび９０ｂには、電圧が印加されていない。
この状態から、ステップＳ１に表す電圧を、各電極に印加する。エミッタ電極９１ａに対して、電流ゲート電極９１ｂに、ビルトインポテンシャル（０．７Ｖ）以上の正電圧が印加されることで、ｐ＋＋形コンタクト領域７ｂからｎ−形半導体領域３に正孔が注入される。また、ゲート電極１１に負電圧が印加されることで、ｐ形ベース領域５ｂに正孔の蓄積層が形成され、ｎ−形半導体領域３への正孔の注入が促進される。一方で、ゲート電極１０、１２、および１３に正電圧が印加されることで、ｐ形ベース領域５ａ、５ｃ、および５ｄのそれぞれに反転層が形成される。
次に、ステップＳ２に表す電圧を、各電極に印加する。コレクタ電極９０ａおよび９０ｂに正電圧が印加されることで、エミッタ電極９１ａから、コレクタ電極９０ａおよび９０ｂに向けて、電子が流れる。また、コレクタ電極９０ａおよび９０ｂへの正電圧の印加に合わせて、電流ゲート電極９１ｂへの印加電圧を高める。これにより、コレクタ電極９０ａおよび９０ｂと、電流ゲート電極９１ｂと、の間の電位差の増加を抑え、コレクタ電極９０ａおよび９０ｂと、電流ゲート電極９１ｂと、の間で電流が流れ難くなる。
次に、ステップＳ３に表す電圧を、各電極に印加する。ゲート電極１２および１３に負電圧が印加されることで、ｐ形ベース領域５ｃおよび５ｄに正孔の蓄積層が形成され、コレクタ電極９０ａおよび９０ｂからもｎ−形半導体領域３へ正孔が注入される。すなわち、ステップＳ２では、半導体装置２００は、電子のみをキャリアとするユニポーラ型のＭＯＳＦＥＴとして動作していたが、本ステップＳ３では、半導体装置２００の動作が、電子および正孔をキャリアとするバイポーラ型のＩＥＧＴ（ＩＧＢＴ）へ切り替わる。
次に、ステップＳ４に表す電圧を、各電極に印加する。ゲート電極１１に正電圧から負電圧が印加されることで、ｐ形ベース領域５ｂに形成されていた正孔の蓄積層が消滅し、電子の反転層が形成される。また、電流ゲート電極９１ｂの電圧が低下することで、ｐ形ベース領域５ｂの反転層を通って、電流ゲート電極９１ｂからコレクタ電極９０ａおよび９０ｂに電子が流れ始める。すなわち、ステップＳ１〜Ｓ３では、電流ゲート電極９１ｂからｎ−形半導体領域３へ正孔を注入していたのに対して、ステップＳ４では、電流ゲート電極９１ｂからｎ−形半導体領域３へ電子が注入される。
次に、ステップＳ５に表すように、コレクタ電極９０ａおよび９０ｂに印加する電圧を増大させる。これにより、半導体装置２００に流れる電流値が上昇する。このとき、半導体装置２００は、ＩＥＧＴとして動作しているため、大きな通電能力を有する。従って、コレクタ電極９０ａおよび９０ｂにおける電圧を上昇させることで、その電圧の上昇に応じた大きな電流を流すことが可能である。
次に、図２７を用いて、エミッタ電極９１ａからコレクタ電極９０ａおよび９０ｂへ電流を流す場合について説明する。
まず、図２６のステップＳ１と同様の電圧を、各電極に印加する。これにより、ｎ−形半導体領域３へ正孔が注入される。
次に、ステップＳ２に表す電圧を、各電極に印加する。すなわち、コレクタ電極９０ａおよび９０ｂに負電圧を印加する。また、電流ゲート電極９１ｂと、コレクタ電極９０ａおよび９０ｂと、の間の電位差が大きくなりすぎないように、電流ゲート電極９１ｂへの印加電圧を低下させる。コレクタ電極９０ａおよび９０ｂに負電圧が印加されることで、ｐ形ベース領域５ａ、５ｃ、および５ｄの反転層を通って、エミッタ電極９１ａからコレクタ電極９０ａおよび９０ｂへ電流が流れる。
次に、ステップＳ３に表すように、ゲート電極１０に負電圧を印加する。これにより、ｐ形ベース領域５ａに正孔の蓄積層が形成され、エミッタ電極９１ａからｎ−形半導体領域３へ正孔が注入される。このステップによって、半導体装置２００の動作が、ＭＯＳＦＥＴからＩＥＧＴに切り替わる。
次に、ステップＳ４に表す電圧を、各電極に印加する。ゲート電極１１の印加電圧が負電圧から正電圧へ変化することで、ｐ形ベース領域５ｂに形成されていた正孔の蓄積層が消滅し、電子の反転層が形成される。
そして、ステップＳ４、Ｓ５、およびＳ６では、コレクタ電極９０ａおよび９０ｂに印加される負電圧を大きくしていくことで、逆方向に流れる電流を大きくしている。また、電流ゲート電極９１ｂと、コレクタ電極９０ａおよび９０ｂと、の間の電位差が大きくなりすぎないように、コレクタ電極９０ａおよび９０ｂの電圧の変化に合わせて、適宜、電流ゲート電極９１ｂに印加される負電圧を大きくしている。
ここで、図２８を用いて、上述した駆動方法を実行した際の半導体装置２００の電流電圧特性を説明する。
図２８は、第２実施形態に係る半導体装置２００の電流電圧特性の一例を表すグラフである。
図２８において、横軸は、コレクタ電極９０ａおよび９０ｂへ印加された電圧Ｖｃを表す。グラフ中の実線は、コレクタ電極９０ａおよび９０ｂを流れる電流Ｉｃの、電圧Ｖｃに対する変化を表し、破線は、電流ゲート電極９１ｂを流れる電流Ｉｅの、電圧Ｖｃに対する変化を表している。また、グラフの上側には、図２６および図２７に表したステップのうち、各電圧Ｖｃに対応するステップが記載されている。
順方向に電流を流す場合、ステップＳ２では、半導体装置２００がＭＯＳＦＥＴとして動作しているため、電圧Ｖｃが上昇するにつれて、電流Ｉｃも線形に増大する。ステップＳ３で、半導体装置２００の動作がＭＯＳＦＥＴからＩＥＧＴに切り替えられると、その後のステップＳ４およびＳ５では、ステップＳ２に比べて、電圧Ｖｃに対して電流Ｉｃが大きく上昇している。
逆方向に電流を流す場合も同様に、ステップＳ２では、電圧Ｖｃが上昇するにつれて電流Ｉｃも線形に増大する。ステップＳ４以降は、ステップＳ１に比べて、電圧Ｖｃに対して電流Ｉｃが大きく上昇している。
このように本実施形態に係る半導体装置においては、図２８に表す結果から、電流ゲート電極９１ｂからｎ−形半導体領域３への少量の正孔注入によって、通電方向に拘らず、コレクタ電極が０Ｖから±３Ｖの範囲で、サイリスタのような深い伝導度変調での通電特性を得られていることがわかる。
なお、ここでは、ステップＳ２において電流ゲート電極９１ｂからｎ−形半導体領域３へ正孔を注入する場合について説明したが、コレクタ電極９０ａおよび９０ｂのいずれかからｎ−形半導体領域３へ正孔を注入するように、ゲート電極１２または１３を制御してもよい。この場合、コレクタ電極９０ａおよび９０ｂのいずれかには、図２６および図２７に表した各ステップにおいて、電流ゲート電極９１ｂと同じ電圧が印加される。
また、本実施形態に係る半導体装置は、順方向の通電時および逆方向の通電時のいずれにおいても、ｎ−形半導体領域３へ正孔を注入し、ｎ−形半導体領域３で深い伝導度変調を起こしつつ、動作をＭＯＳＦＥＴからＩＥＧＴ（ＩＧＢＴ）へ移行させることができる。このため、双方向に通電可能でありながら、図２８に表されるように、トライアックのようなスナップバックの発生は無い。
図２９は、第２実施形態に係る半導体装置２００のターンオフ時の波形を表すシミュレーション結果である。
図２９では、Ｔ＝０ｓｅｃでゲート電極１２ａ、１２ｂ、１３ａ、および１３ｂをターンオフし、Ｔ＝２０μｓｅｃでゲート電極１０ａ、１０ｂ、１１ａ、および１１ｂをターンオフした際の結果を表している。すなわち、コレクタ電極９０側のゲート電極をターンオフすることで、コレクタ電極９０からｎ−形半導体領域３への正孔の注入を停止させ、その後に、エミッタ電極９１ａ側のゲート電極をターンオフすることで、これらの電極からの電子の注入を停止させた場合の結果を表している。
このように、エミッタ電極９１ａ側とコレクタ電極９０側とでゲート電極をターンオフするタイミングをずらすことで、ｎ−形半導体領域３における過剰キャリアの蓄積量を低下させたうえで半導体装置をターンオフさせることが可能となり、ターンオフ時のスイッチング損失を低減することが可能となる。
あるいは、ターンオフ時には、コレクタ電圧がビルトインポテンシャル以上か未満かに拘らず、動作をＩＥＧＴ（ＩＧＢＴ）からＭＯＳＦＥＴへ移行させてターンオフすることで、テイル電流をさらに小さくすることができる。ただし、実際の高耐圧の半導体装置の場合、ＭＯＳＦＥＴの通電は、ＩＥＧＴに比べて小さいため、ＭＯＳＦＥＴへ移行することで短絡モードとなり、かえって損失が増大する可能性もある。
次に、本実施形態に係る半導体装置の順方向および逆方向における耐圧について、図３０および図３１を参照しつつ、説明する。
図３０は、参考例に係る半導体装置の断面構造と耐圧を表す図である。
より具体的には、図３０（ａ）には、パンチスルー型の半導体装置の断面構造が表され、図３０（ｂ）には、ノンパンチスルー型の半導体装置の断面構造が表されている。図３０（ｃ）では、図３０（ａ）に表す半導体装置の順方向の耐圧時の各点の電界が破線で表され、図３０（ｂ）に表す半導体装置の順方向および逆方向の耐圧時の各点の電界が実線で表されている。
図３１は、第２実施形態に係る半導体装置の断面構造と耐圧印加時の素子内部の電界を表す図である。
図３１（ａ）では、半導体装置２００の断面構造が模式的に表されている。図３１（ｂ）は、順方向の耐圧時の各点の電界を表し、図３１（ｃ）は、逆方向の耐圧時の各点の電界を表している。
図３０（ａ）に表す半導体装置では、カソード電極からアノード電極へ向けて、順に、ｎ＋＋形コンタクト領域、ｎ形半導体領域、ｎ−形半導体領域、ｐ形アノード領域、およびｐ＋＋形コンタクト領域が設けられている。図３０（ａ）に表す半導体装置において、アノード電極に対してカソード電極に正電圧が印加された場合、ｐ形半導体領域とｎ−形半導体領域との間の主接合Ａから空乏層が広がる。この空乏層の広がりは、図３０（ｃ）に表すように、ｎ形半導体領域で止まる。すなわち、図３０（ａ）に表す半導体装置は、空乏層がｎ−形半導体領域の全面に広がるパンチスルー型構造を有する。図３０（ａ）に表すパンチスルー型の構造を有する場合、ｎ−形半導体領域の厚みを薄くできるため半導体装置を小型化することができるものの、構造が上下において非対称であるため、カソード電極に対してアノード電極に正電圧が印加された場合は、耐圧が得られない。
図３０（ｂ）に表す半導体装置では、カソード電極からアノード電極へ向けて、順に、ｐ＋＋形コンタクト領域、ｐ形半導体領域、ｎ−形半導体領域、ｐ形半導体領域、およびｐ＋＋形コンタクト領域が設けられている。
図３０（ｂ）に表す半導体装置において、アノード電極に対してカソード電極に正電圧が印加された場合、図３０（ｃ）に表すように、アノード電極側のｐ形半導体領域とｎ−形半導体領域との間の主接合Ａからｎ−形半導体領域へ空乏層が広がる。ｎ−形半導体領域の厚みは、空乏層の広がりに対して十分に厚いため、空乏層の広がりはｎ−形半導体領域中で止まる。
一方で、カソード電極に対してアノード電極に正電圧が印加された場合は、図３０（ｃ）に表すように、カソード電極側のｐ形半導体領域とｎ−形半導体領域との間の主接合Ｂからｎ−形半導体領域へ空乏層が広がり、空乏層の広がりは、ｎ−形半導体領域中で止まる。
このように、図３０（ｂ）に表す半導体装置は、順方向および逆方向のいずれにも耐圧を得ることが可能である。ただし、ｎ−形半導体領域３を耐圧時の空乏層の延びよりも厚いノンパンチスルー型の構造であるため、図３０（ａ）に表す半導体装置に比べて、ｎ−形半導体領域が厚く、半導体装置の低損失化が容易ではない。
ここで、図３１（ａ）に表すように、本実施形態に係る半導体装置では、カソード電極９１に対してアノード電極９０に正電圧が印加された場合、トレンチＴｒ４〜Ｔｒ６の底部からｎ−形半導体領域３へ空乏層が広がる。このとき、トレンチＴｒ４〜Ｔｒ６の底部から広がる空乏層は、カソード電極９１側のトレンチＴｒ１〜Ｔｒ３の底部からｎ−形半導体領域３へ広がる空乏層によって止められる。
また、アノード電極９０に対してカソード電極９１に正電圧が印加された場合、トレンチＴｒ１〜Ｔｒ３の底部からｎ−形半導体領域３へ空乏層が広がる。このとき、トレンチＴｒ１〜Ｔｒ３の底部から広がる空乏層は、アノード電極９０側のトレンチＴｒ４〜Ｔｒ６の底部からｎ−形半導体領域３へ広がる空乏層によって止められる。
すなわち、本実施形態に係る半導体装置では、トレンチＴｒ１〜Ｔｒ６が、主接合ＡまたはＢとしての機能と、空乏層のストッパーとしてのｎ形フィールドストップ領域として機能と、を印加電圧の方向に応じて変化させている。
この結果、本実施形態に係る半導体装置では、図３１（ｂ）および図３１（ｃ）に表すように、順方向の耐圧時および逆方向の耐圧時のいずれにおいても、空乏層がｎ−形半導体領域３の全面に広がるパンチスルー型を実現することができる。すなわち、本実施形態によれば、双方向の通電が可能でありながら、いずれの方向にもパンチスルー型の耐圧を実現することができ、半導体装置を低損失化することが可能となる。
図３２は、第２実施形態に係る半導体装置２００の順方向と逆方向の耐圧波形を表すシミュレーション結果である。
ここでは、ｎ−形半導体領域３におけるｎ形不純物濃度を１．０×１０１３ｃｍ−３、ｎ−形半導体領域３の厚みを１０８μｍとしてシミュレーションを行った。図３２から、順方向および逆方向のいずれの耐圧時にも、約１７５０Ｖの耐圧が得られていることがわかる。
図３３は、第２実施形態に係る半導体装置２００で実現可能な動作モードの例を表す図である。
図３３に表すように、本実施形態に係る半導体装置２００によれば、ゲート電極１０〜１３の電圧を制御することで、半導体装置２００の動作を、ダイオードや、ＭＯＳＦＥＴ、ＩＥＧＴ、トライアックなどに適宜切り替えることが可能である。
このように、本実施形態に係る半導体装置は、各ゲート電極の制御のみで、従来のほとんどすべてのパワーデバイスの理想的な特性を再現可能である。応用回路によっては大幅な部品点数の削減も期待できる。また、本実施形態に係る半導体装置によれば、従来素子の性能を飛躍的に高める可能性もある。
以上の通り、本実施形態に係る半導体装置では、「ビルトインポテンシャル以下での深い伝導度変調の利用」「ビルトインポテンシャルの無いサイリスタ（ＩＥＧＴ、ＩＧＢＴ）」「ＭＯＳＦＥＴとＩＥＧＴの融合」「サイリスタのような深いバイポーラモードでの完全双方向通電特性」「パンチスルー型設計で順逆阻止耐圧保証」などを同時に複数実現することが可能である。これは、従来のＧＴＲの理想的な特徴である、電流ゲート、バイポーラ動作、かつビルトイン電圧なしと、従来のサイリスタ（ＩＥＧＴ，ＩＧＢＴなども含む）の特徴である大きな通電能力と、の両方の長所を同時に兼ね備えながら、従来の不純物拡散層を用いた半導体装置には実現不可能だった、電力を効率良く制御するために理想的な特長を、従来の限界を超えて実現した電力用半導体装置である。
図３４は、第２実施形態に係る半導体装置の応用例を表す断面図である。
図３４に表す例では、半導体装置２００のコレクタ電極９０ａおよび９０ｂが、別の半導体装置２００のエミッタ電極９１ａと、金属層９２を介して直列に接続されている。
上述した通り、本実施形態に係る半導体装置２００は、通電方向にビルトインポテンシャルが存在しない。このため、複数の半導体装置２００を直列に接続した場合であっても、ビルトインポテンシャルの重畳も発生しない。従って、本実施形態に係る半導体装置は、複数の半導体装置を直列に接続する場合に、特に有利である。
（変形例）
図３５は、第２実施形態の変形例に係る半導体装置２１０の一部を表す斜視断面図である。
半導体装置２１０は、ゲート電極１３ａおよび１３ｂ、ｎ＋＋形コンタクト領域６ｄが設けられておらず、ｎ＋＋形コンタクト領域６ｃと、ｐ＋＋形コンタクト領域７ｃおよび７ｄが、共通のコレクタ電極９０と接続されている点で、半導体装置２００と異なる。また、半導体装置２１０では、ｎ−形半導体領域３の下に共通のｎ形バリア領域４ｃが設けられている。ｐ形ベース領域５ｃおよび５ｄは、ｎ形バリア領域４ｃの下に設けられ、ｐ形ベース領域５ｃは、ゲート電極１２ａと１２ｂとの間に位置している。ｐ＋＋形コンタクト領域７ｄは、ｐ形ベース領域５ｄの下に設けられている。
半導体装置２１０では、ゲート電極１３ａおよび１３ｂが設けられていないため、ＭＯＳＦＥＴ動作の際にコレクタ電極側からの正孔注入は行えないが、図２６および図２７に表す通電動作は、同様に実行可能である。すなわち、ゲート電極１３以外の電圧を、図２６に表すように印加していくことで、コレクタ電極９０からエミッタ電極９１ａへ順方向に電流を流すことが可能である。また、ゲート電極１３以外の電圧を、図２７に表すように印加していくことで、エミッタ電極９１からコレクタ電極９０へ逆方向に電流を流すことが可能である。
（第３実施形態）
図３６は、第３実施形態に係る半導体装置３００の一部を表す断面図である。
図３６に表すように、半導体装置３００は、ｎ−形半導体領域３０と、ｐ形ベース領域３１と、ｎ＋＋形コンタクト領域３２と、ｎ形バリア領域３３と、ｐ＋＋形コンタクト領域３４と、ゲート電極４０〜４５と、ゲート絶縁層４０Ｓ〜４５Ｓと、コレクタ電極９０と、エミッタ電極９１ａ、９１ｃ、および９１ｄと、を有する。
半導体装置３００は、図３６に表すように、素子領域ＣＲ、センス領域ＳＲ１、およびセンス領域ＳＲ２を有する。素子領域ＣＲは、コレクタ電極９０とエミッタ電極９１ａとの間で通電が行われる領域である。センス領域ＳＲ１およびセンス領域ＳＲ２は、それぞれ、エミッタ電極９１ｃおよび９１ｄと、コレクタ電極９０と、の間で通電が行われる領域である。
ｐ形ベース領域３１は、ｎ−形半導体領域３０の上に設けられている。
ｎ＋＋形コンタクト領域３２は、ｐ形ベース領域３１の上に選択的に設けられている。
ｎ形バリア領域３３は、ｎ−形半導体領域３０の下に設けられている。
ｐ＋＋形コンタクト領域３４は、ｎ形バリア領域３３の下に選択的に設けられている。
ｐ形ベース領域３１、ｎ＋＋形コンタクト領域３２、ｎ形バリア領域３３、およびｐ＋＋形コンタクト領域３４は、それぞれ、Ｘ方向において複数設けられ、Ｙ方向に延びている。
ゲート電極４０は、素子領域ＣＲにおいて、ゲート絶縁層４０Ｓを介してｎ−形半導体領域３０中およびｐ形ベース領域３１中に設けられている。ゲート電極４２は、センス領域ＳＲ１において、ゲート絶縁層４２Ｓを介してｎ−形半導体領域３０中およびｐ形ベース領域３１中に設けられている。ゲート電極４４は、センス領域ＳＲ２において、ゲート絶縁層４４Ｓを介してｎ−形半導体領域３０中およびｐ形ベース領域３１中に設けられている。
ゲート電極４０、４２、および４４は、それぞれ、Ｘ方向において、ゲート絶縁層４０Ｓ、４２Ｓ、および４４Ｓを介してｐ形ベース領域３１およびｎ＋＋形コンタクト領域３２と対面している。
エミッタ電極９１ａは、素子領域ＣＲにおいて、ｐ形ベース領域３１およびｎ＋＋形コンタクト領域３２の上に設けられ、これらの半導体領域と電気的に接続されている。エミッタ電極９１ｃは、センス領域ＳＲ１において、ｐ形ベース領域３１およびｎ＋＋形コンタクト領域３２の上に設けられ、これらの半導体領域と電気的に接続されている。エミッタ電極９１ｄは、センス領域ＳＲ２において、ｐ形ベース領域３１およびｎ＋＋形コンタクト領域３２の上に設けられ、これらの半導体領域と電気的に接続されている。
エミッタ電極９１ｃおよび９１ｄには、エミッタ電極９１ａと同様の電圧が印加される。また、エミッタ電極９１ｃおよび９１ｄは、それぞれの電極に流れる電流をモニタできるように、不図示の検出器が接続されている。
ゲート電極４１は、素子領域ＣＲにおいて、ゲート絶縁層４１Ｓを介してｎ−形半導体領域３０中およびｎ形バリア領域３３中に設けられている。ゲート電極４３は、センス領域ＳＲ１において、ゲート絶縁層４３Ｓを介してｎ−形半導体領域３０中およびｎ形バリア領域３３中に設けられている。ゲート電極４５は、センス領域ＳＲ２において、ゲート絶縁層４５Ｓを介してｎ−形半導体領域３０中およびｎ形バリア領域３３中に設けられている。
ゲート電極４１、４３、および４５は、それぞれ、Ｘ方向において、ゲート絶縁層４１Ｓ、４３Ｓ、および４５Ｓを介してｎ形バリア領域３３およびｐ＋＋形コンタクト領域３４と対面している。
コレクタ電極９０は、素子領域ＣＲ、センス領域ＳＲ１、およびセンス領域ＳＲ２において、各領域のｎ形バリア領域３３およびｐ＋＋形コンタクト領域３４と電気的に接続されている。
ゲート電極４０〜４５は、それぞれ、Ｘ方向において複数設けられ、Ｙ方向に延びている。
ここで、半導体装置３００の動作について説明する。
エミッタ電極９１ａに対してコレクタ電極９０に正の電圧が印加された状態で、ゲート電極４０に閾値以上の正電圧が印加されると、ゲート絶縁層４０Ｓ近傍のｐ形ベース領域３１に電子の反転層が形成される。このとき、ゲート電極４１に閾値以上の正電圧を印加してもよい。この場合、ゲート絶縁層４１Ｓ近傍のｎ形バリア領域３３に電子の蓄積層が形成される。
これにより、半導体装置３００は、電子のみをキャリアとするＭＯＳＦＥＴとして動作し、コレクタ電極９０からエミッタ電極９１ａへ電流が流れる。
続けて、コレクタ電極９０への印加電圧を上昇させ、エミッタ電極９１ａに対するコレクタ電極９０への印加電圧がビルトインポテンシャルよりも高くなると、ゲート電極４１に閾値以上の負電圧を印加し、ゲート絶縁層４１Ｓ近傍のｎ形バリア領域３３に正孔の反転層を形成する。これにより、エミッタ電極９１ａからｎ−形半導体領域３０へ電子が注入され、コレクタ電極９０からｎ−形半導体領域３０へ正孔が注入される。すなわち、半導体装置３００の動作が、ＭＯＳＦＥＴから、電子および正孔をキャリアとするＩＧＢＴへ移行する。
一方で、コレクタ電極９０とエミッタ電極９１ａとの間の電位差に拘らず、ゲート電極４２には、閾値以上の正電圧が印加され、ゲート電極４３には、閾値以上の負電圧が印加される。また、ゲート電極４４および４５には、閾値以上の正電圧が印加される。すなわち、素子領域ＣＲにおける動作に拘らず、センス領域ＳＲ１はＩＧＢＴとして動作し、センス領域ＳＲ２はＭＯＳＦＥＴとして動作するように、各ゲート電極に電圧が印加される。
センス領域ＳＲ２は、ＭＯＳＦＥＴとして動作するため、コレクタ電極９０とエミッタ電極９１ｄとの間にビルトインポテンシャルが存在しない。一方で、センス領域ＳＲ１は、ＩＧＢＴとして動作するため、コレクタ電極９０とエミッタ電極９１ｃとの間の電位差が、ビルトインポテンシャル以上にならなければ動作しない。
このため、例えば、センス領域ＳＲ２で電流が検出された状態で、コレクタ電極９０とエミッタ電極９１ａとの間の電位差を上昇させていき、センス領域ＳＲ１で電流が検出されたときに、素子領域ＣＲの動作をＭＯＳＦＥＴからＩＧＢＴに切り替えることができる。このように、２つのセンス領域を流れる電流を検出して、その検出結果に基づいてＭＯＳＦＥＴとＩＧＢＴの切り替えを行うことで、より正確なタイミングでＭＯＳＦＥＴとＩＧＢＴの切り替えを行うことができる。従って、例えば、電位差がビルトインポテンシャル未満のときにゲート電極４１の電圧を切り替えてしまい、コレクタ電極９０とエミッタ電極９１ａとの間で通電が行われなくなるといったことを抑制できる。
なお、図３６に表した素子領域ＣＲは、一例である。本実施形態に係る半導体装置３００の素子領域ＣＲは、適宜変更することが可能である。以下で、本実施形態に係る半導体装置の各変形例について説明する。
（第１変形例）
図３７は、第３実施形態の第１変形例に係る半導体装置３１０の一部を表す断面図である。
半導体装置３１０は、センス領域ＳＲ１およびＳＲ２の構造が半導体装置３００と異なる。
センス領域ＳＲ１において、ｎ−形半導体領域３０の下には、ｎ形バリア領域３３および電極４３が設けられている。電極４３は、Ｘ方向において、絶縁層４３Ｓを介してｎ形バリア領域３３と対面している。電極４３同士の間であって、ｎ形バリア領域３３の下には、全面にｐ＋＋形コンタクト領域３４が設けられている。
センス領域ＳＲ２において、ｎ−形半導体領域３０の下には、ｎ形バリア領域３３および電極４５が設けられている。電極４５は、Ｘ方向において、絶縁層４５Ｓを介してｎ形バリア領域３３と対面している。電極４５同士の間であって、ｎ形バリア領域３３の下には、全面にｎ＋＋形コンタクト領域３５が設けられている。
電極４３および４５は、例えば、コレクタ電極９０と電気的に接続されている。
半導体装置３１０では、センス領域ＳＲ１のコレクタ電極９０側において、電極４３同士の間の全面にｐ＋＋形コンタクト領域３４が設けられている。このため、電極４３の電圧に拘らず、コレクタ電極９０とエミッタ電極９１ｃとの間の電圧がビルトインポテンシャル以上になると、ｐ＋＋形コンタクト領域３４を通して正孔が注入される。
また、センス領域ＳＲ２のコレクタ電極９０側において、電極４５同士の間の全面にｎ＋＋形コンタクト領域３５が設けられている。このため、電極４５の電圧に拘らず、エミッタ電極９１ｄからｎ−形半導体領域３０へ注入された電子は、ｎ＋＋形コンタクト領域３５を通してコレクタ電極９０へ流れる。
このように、ゲート電極４３および４５をコレクタ電極９０に接続した場合であっても、半導体装置３１０の構造によれば、センス領域ＳＲ１におけるＩＧＢＴ動作による電流を検出し、センス領域ＳＲ２においてＭＯＳＦＥＴ動作による電流を検出することが可能である。すなわち、半導体装置３００では、ＭＯＳＦＥＴ動作時とＩＧＢＴ動作時で、ゲート電極４１と４３との間およびゲート電極４１と４５との間に、異なった電圧が印加されていた。しかし、本変形例によれば、そのような制御が不要となり、半導体装置３１０の制御を容易にすることができる。
（第２変形例）
図３８は、第３実施形態の第２変形例に係る半導体装置３２０の一部を表す断面図である。
半導体装置３２０は、素子領域ＣＲの構造が半導体装置３００と異なる。
素子領域ＣＲにおいて、ｐ形ベース領域３１の一部の上には、電流ゲート電極９１ｂが設けられ、ｐ形ベース領域３１の当該一部は、電流ゲート電極９１ｂと電気的に接続されている。エミッタ電極９１ａと電流ゲート電極９１ｂは、離間して設けられている。
電流ゲート電極９１ｂには、第１実施形態および第２実施形態と同様に、エミッタ電極９１ａに対して、ビルトインポテンシャル以上の電圧が印加される。
すなわち、ゲート電極４０および４１に正電圧が印加され、素子領域ＣＲがＭＯＳＦＥＴとして動作する際、エミッタ電極９１ａに対して電流ゲート電極９１ｂにビルトインポテンシャル以上の正電圧が印加され、電流ゲート電極９１ｂからｎ−形半導体領域３０へ正孔が注入される。
すなわち、半導体装置３２０における素子領域ＣＲでは、第２実施形態に係る半導体装置２００と同様に、ＭＯＳＦＥＴとして動作させる際にｎ−形半導体領域３０に正孔を注入し、ｎ−形半導体領域３０で電導度変調を生じさせることで、通電能力を高め、オン抵抗を低減することが可能である。
（第３変形例）
図３９は、第３実施形態の第３変形例に係る半導体装置３３０の一部を表す断面図である。
半導体装置３３０は、素子領域ＣＲの構造が半導体装置３００と異なる。
素子領域ＣＲにおいて、ｐ形ベース領域３１の一部およびｎ＋＋形コンタクト領域３２の一部には、エミッタ電極９１ａが電気的に接続され、ｐ形ベース領域３１の他の一部およびｎ＋＋形コンタクト領域３２の他の一部には、電流ゲート電極９１ｂが電気的に接続されている。エミッタ電極９１ａおよび電流ゲート電極９１ｂは、互いに離間して設けられている。半導体装置の動作時には、電流ゲート電極９１ｂに、エミッタ電極９１ａに対してビルトインポテンシャル以上の電圧が印加される。
また、素子領域ＣＲにおいて、ｎ形バリア領域３３の一部およびｐ＋＋形コンタクト領域３４の一部には、コレクタ電極９０ａが電気的に接続され、ｎ形バリア領域３３の他の一部およびｐ＋＋形コンタクト領域３４の他の一部には、コレクタ電極９０ｂが電気的に接続されている。コレクタ電極９０ａおよび９０ｂは、互いに離間して設けられている。半導体装置の動作時には、コレクタ電極９０ｂに、コレクタ電極９０ａに対してビルトインポテンシャル以上の電圧が印加される。
センス領域ＳＲ１およびＳＲ２では、ｎ形バリア領域３３およびｐ＋＋形コンタクト領域３４は、コレクタ電極９０ｃと電気的に接続されている。コレクタ電極９０ｃは、コレクタ電極９０ａと電気的に接続されている。
ゲート電極４０および４１に正電圧が印加されると、素子領域ＣＲがＭＯＳＦＥＴとして動作する。このとき、コレクタ電極９０ｂおよび電流ゲート電極９１ｂからｎ−形半導体領域３０へ正孔が注入される。本変形例によれば、半導体装置３２０に比べて、ｎ−形半導体領域３０により多くの正孔を注入し、ｎ−形半導体領域３０に蓄積される正孔の濃度を高め、素子領域ＣＲにおける通電能力をさらに高めることができる。
（第４実施形態）
図４０は、第４実施形態に係る半導体装置４００の一部を表す断面図である。
半導体装置４００は、素子領域ＣＲと、素子領域ＣＲを囲む終端領域ＴＲと、を有する。
図４０に表すように、素子領域ＣＲには、例えば、第１実施形態に係る半導体装置１００と同様の機能を有する構造が設けられている。
終端領域ＴＲでは、ｎ−形半導体領域３の上に、ｐ形半導体領域５０が設けられている。ｐ形半導体領域５０の上には、ｐ＋＋形半導体領域５２が選択的に設けられている。エミッタ電極９１ａは、ｐ＋＋形半導体領域５２と電気的に接続されている。
ｎ形バリア領域２の周り、ｎ−形半導体領域３の周り、およびｐ形半導体領域５０の上には、絶縁層５４が設けられている。絶縁層５４の上には、半絶縁層５５が設けられている。半絶縁層５５の一端は、ｐ＋＋形半導体領域５２に接続され、他端は、ｎ＋＋形コレクタ領域１に接続されている。すなわち、半絶縁層５５の一端は、エミッタ電極９１ａと同電位に接続され、他端は、コレクタ電極９０と同電位に接続される。
なお、図４０に表す例に限らず、本実施形態に係る半導体装置４００では、絶縁層５４が設けられずに半絶縁層５５が、ｐ形半導体領域５０、ｎ−形半導体領域３、ｎ形バリア領域２、およびｎ＋＋形コレクタ領域１の各半導体領域に直接接していてもよい。この場合、絶縁層５４を半絶縁層５５の上に設けても良い。
半絶縁層５５の電気抵抗は、ｎ−形半導体領域３などの半導体領域の電気抵抗よりも高く、絶縁層５４の電気抵抗よりも低い。絶縁層５４は、絶縁材料として、例えば、酸化シリコンまたは窒化シリコンなどを含む。半絶縁層５５は、半絶縁材料として、ＳＩｎＳｉＮ(Semi-Insulating Silicon Nitride：窒化アモルファスシリコン）またはＳＩＰＯＳ（Semi-Insulating Polycrystalline Silicon：半絶縁性多結晶シリコン）を含む。
コレクタ電極９０とエミッタ電極９１ａとの間に電位差がある場合、ｎ＋＋形コレクタ領域１とｐ＋＋形半導体領域５２との間で半絶縁層５５を通して微小な電流が流れる。半導体装置４００の耐圧時に、ｎ＋＋形コレクタ領域１とｐ＋＋形半導体領域５２との間の電位差が、半絶縁層５５において徐々に降下していくことで、半導体装置４００の外周に生じる電界強度の偏りを緩和し、半導体装置４００の耐圧を高めることができる。
また、半絶縁層５５がｎ−形半導体領域３の周りにＺ方向に沿って設けられ、ｎ＋＋形コレクタ領域１とｐ＋＋形半導体領域５２との間の半絶縁層５５に沿った距離を長くすることで、半絶縁層５５における電圧降下をより緩やかにし、半導体装置４００の耐圧をさらに高めることができる。
（第１変形例）
図４１は、第４実施形態の第１変形例に係る半導体装置４１０の一部を表す断面図である。
半導体装置４１０では、素子領域ＣＲに、第２実施形態に係る半導体装置２００と同様の機能を有する構造が設けられている。
終端領域ＴＲの素子領域ＣＲ側では、ｎ−形半導体領域３の上に、ｐ形半導体領域５０が設けられ、ｎ−形半導体領域３の下に、ｎ形半導体領域５６が設けられている。
ｐ形半導体領域５０の上には、ｐ＋＋形半導体領域５２が設けられ、ｐ＋＋形半導体領域５２は、エミッタ電極９１ａと電気的に接続されている。
ｎ形半導体領域５６の下には、ｎ＋＋形半導体領域５８が設けられ、ｎ＋＋形半導体領域５８は、コレクタ電極９０ａと電気的に接続されている。
絶縁層５４は、ｐ形半導体領域５０の上面、ｎ−形半導体領域３の側面、およびｎ形半導体領域５６の下面に設けられている。半絶縁層５５は、絶縁層５４の上に設けられている。半絶縁層５５の一端は、ｐ＋＋形半導体領域５２に接続され、他端は、ｎ＋＋形半導体領域５８に接続されている。
本変形例では、終端領域ＴＲにおいて、半絶縁層５５が、半導体装置４１０の上面から下面に亘って連続的に設けられている。このため、ｎ＋＋形半導体領域５８とｐ＋＋形半導体領域５２との間の半絶縁層５５に沿った距離を長くすることができ、終端領域ＴＲにおいて、半導体装置４１０の上面、側面、および下面の各部における電圧降下をさらに小さくすることができる。このため、半導体装置４００に比べて、終端領域ＴＲにおける電界集中をさらに緩和し、半導体装置の耐圧をさらに高めることができる。
（第２変形例）
図４２は、第４実施形態の第２変形例に係る半導体装置４２０の一部を表す断面図である。
半導体装置４２０は、ｐ＋形半導体領域５１およびｎ＋形半導体領域５７がさらに設けられている点で、半導体装置４１０と異なる。
ｐ＋形半導体領域５１は、ｐ形半導体領域５０の上に選択的に設けられている。ｐ＋＋形半導体領域５２は、ｐ＋形半導体領域５１の上に選択的に設けられている。
また、ｎ＋形半導体領域５７は、ｎ形半導体領域５６の上に選択的に設けられている。ｎ＋＋形半導体領域５８は、ｎ＋形半導体領域５７の上に選択的に設けられている。
本変形例においても、半導体装置４１０と同様に、終端領域ＴＲにおける電界集中を緩和し、半導体装置の耐圧を向上させることができる。
（第３変形例）
図４３は、第４実施形態の第３変形例に係る半導体装置４３０の一部を表す断面図である。
半導体装置４３０では、終端領域ＴＲにおいて、半絶縁層５５に代えて、導電部６０および絶縁層６１が設けられている。導電部６０は、絶縁層６１を介してｎ−形半導体領域３中に設けられている。導電部６０は、半導体装置４３０の上面側と下面側の両方に設けられている。また、半導体装置の中央から外周に向かう方向において、複数の導電部６０が、互いに離間して設けられている。それぞれの導電部６０は、半導体装置４３０の外周に沿って環状に設けられている。
または、平面視（Ｚ方向から見た場合）において、ドット状あるいは矩形状の導電部６０を複数設け、これらの導電部６０を、半導体装置４３０の外周に沿って環状に配列させてもよい。この場合、導電部６０同士の間隔は、半導体装置４３０をターンオフした際の空乏層の広がりに合わせて設定される。
導電部６０は、コレクタ電極９０ａやエミッタ電極９１ａなどとは電気的に分離されており、導電部６０の電位は、フローティングである。導電部６０は、それぞれが電気的に互いに分離されて設けられていてもよいし、隣り合う複数の導電部６０が電気的に接続されていてもよい。
例えば、エミッタ電極９１ａに対してコレクタ電極９０ａに正電圧が印加され、半導体装置４３０がオフ状態のとき、上面側（コレクタ電極９０ａ側）では、半導体装置の中央側から外周に向かって、各導電部６０の電位が徐々に降下していき、下面側（エミッタ電極９１ａ側）では、外周から中央側に向かって、各導電部６０の電位が徐々に降下していく。そして、ｎ−形半導体領域３における等電位線は、各導電部６０の電位に応じて、広がっていく。このため、終端領域ＴＲにおける電界集中を緩和し、半導体装置の耐圧を向上させることが可能である。
また、導電部６０が、半導体装置４３０の上面側と下面側の両方に設けられていることで、導電部６０同士の間の電圧降下を小さくし、終端領域ＴＲにおける電界集中をさらに緩和させ、半導体装置の耐圧を向上させることができる。あるいは、半導体装置の耐圧が向上した分、終端領域ＴＲの厚み（半導体装置の中心から外周に向かう方向の寸法）を薄くし、半導体装置を小型化することが可能となる。
また、半導体装置４３０では、素子領域ＣＲにおいて、半導体装置２００と同様の機能を有する構造が設けられている。第２実施形態で説明したように、半導体装置２００は、耐圧の保持方向に拘らず、Ｚ方向において空乏層がｎ−形半導体領域３の全面に広がるパンチスルー型の構造を有する。
本変形例に係る半導体装置４３０では、終端領域ＴＲにおける耐圧を保持するためのｐｎ接合が設けられておらず、終端領域ＴＲにおける耐圧は、導電部６０によって得ている。そして、この導電部６０は、ｎ−形半導体領域３を中心としてＺ方向に対称に設けられている。
終端領域ＴＲにｐｎ接合を設け、これにより耐圧を得る場合、Ｚ方向における構造が非対称となるため、パンチスルー型の構造においては、順方向および逆方向のいずれか一方において耐圧を得ることができるが、他方においては耐圧を得ることができない。しかし、本変形例のように、導電部６０をｎ−形半導体領域３を中心としてＺ方向に対称に設けることで、耐圧の保持方向に拘らず、終端領域ＴＲにおいて高い耐圧を得ることができる。従って、本変形例に係る半導体装置の終端領域ＴＲの構造は、図４３に表すように、パンチスルー型の双方向通電可能な構造が素子領域ＣＲに設けられている場合に、特に有効である。
本変形例に係る半導体装置４３０のシミュレーション結果について、図４４および図４５を参照しつつ説明する。
図４４は、シミュレーションに用いた第４実施形態の第３変形例に係る半導体装置４３０の一部を表す断面図である。
図４５は、図４４に表す構造における電位分布を表すシミュレーション結果である。
なお、図４５では、半導体装置４３０のＺ方向における中心から上方では、色が黒いほど電位が低いことを表し、中心から下方では、色が黒いほど電位が高いことを表している。
図４４に表すように、シミュレーションに用いた半導体装置４３０では、隣り合う複数の導電部６０同士が電気的に接続されている。また、最も素子領域ＣＲ側に設けられた導電部６０が、エミッタ電極９１ａおよびコレクタ電極９０ａと接続されている。
このような構造についてシミュレーションを行った結果、図４５に表すように、半導体装置４３０の上面、側面、および下面に等電位線が広がっており、半導体装置４３０の上面、側面、および下面で耐圧が保持されていることがわかる。また、このように、上面、側面、および下面で耐圧が保持されることで、上面側および下面側の一方の終端領域だけで等電位線を分布させて耐圧を確保する場合に比べて、終端領域の厚み（半導体装置の中心から外周に向かう方向の寸法）を薄くし、半導体装置を小型化することが可能となる。
また、図４５に表す結果から、Ｚ方向において略対称に電位が分布していることもわかる。従って、本変形例によれば、コレクタ電極９０とエミッタ電極９１ａとの間の耐圧の方向に拘らず、半導体装置４３０の上面、側面、および下面で耐圧を保持することが可能である。
（第４変形例）
図４６は、第４実施形態の第４変形例に係る半導体装置４４０の一部を表す断面図である。
なお、図４６では、素子領域ＣＲに設けられたｎ−形半導体領域３以外の各半導体領域が省略されている。
半導体装置４４０は、終端領域ＴＲを覆う半絶縁層５５が設けられている点で、半導体装置４３０と異なる。
半絶縁層５５は、終端領域ＴＲの上面、側面、および下面に設けられ、各導電部６０と接続されている。また、半絶縁層５５の一端は、エミッタ電極９１ａと接続され、他端は、コレクタ電極９０と接続されている。
半絶縁層５５は、抵抗性のフィールドプレートとして、終端領域ＴＲにおける導電部６０の電位を、終端領域ＴＲの厚み方向において均一に分布させ、耐圧印加時に、終端領域ＴＲの上面および下面における電界集中を抑制する働きがある。
本変形例による効果について、図４７を参照しつつ、説明する。
図４７は、第４実施形態の第４変形例に係る半導体装置４４０の一部を表す断面図および各部の電界を表すグラフである。
図４７において、断面図の上方には、半導体装置４３０の上面側（エミッタ電極９１ａ側）における電界強度が表され、下方には、半導体装置４３０の下面側（コレクタ電極９０側）における電界強度が表されている。また、断面図の右側方には、半導体装置４３０の端面における電界強度が表され、左側方には、半導体装置４３０の素子領域ＣＲにおける電界強度が表されている。
半導体装置４４０は、Ｚ方向において対称な構造を有し、かつｎ−形半導体領域３の全面に亘って空乏層が広がるパンチスルー型の構造を有している。このため、図４７の左側方のグラフに示されるように、素子領域ＣＲにおける電界強度は、Ｚ方向においてＥｍａｘでほぼ一定となっている。
終端領域ＴＲでは、半絶縁層５５が設けられていることで、半導体装置４００と同様に、コレクタ電極９０からエミッタ電極９１ａに向けて半絶縁層５５中を電流が流れる。このとき、導電部６０の電位が半絶縁層５５の各部の電位と等しくなることで、終端領域ＴＲにおけるｎ−形半導体領域３中の電位をより均等に分布させることができる。このため、図４７の上方、右側方、および下方のグラフに示されるように、終端領域ＴＲにおける電界強度は、それぞれの面に沿って、Ｅｓでほぼ一定となる。なお、Ｅｓは、Ｅｍａｘよりも小さな値である。
また、半導体装置４４０は、Ｚ方向において対称な構造を有するため、このような終端領域ＴＲにおける均一な電位の分布は、半導体装置４４０の耐圧の方向に拘らず得られる。
このように、本変形例によれば、耐圧の方向に拘らず、終端領域ＴＲにおける電界集中をより一層緩和し、半導体装置の耐圧を高めることができる。あるいは、終端領域ＴＲにおける電界集中が緩和された分、終端領域ＴＲの厚みを小さくし、半導体装置を小型化することが可能である。
図４８および図４９は、第４実施形態の第４変形例に係る半導体装置４４０のシミュレーション結果である。
図４８および図４９では、それぞれ、半導体装置４４０の終端領域ＴＲにおける電位分布が示されている。図４８および図４９では、図４５と同様に、半導体装置４４０のＺ方向における中心から上方では、色が黒いほど電位が低いことを表し、中心から下方では、色が黒いほど電位が高いことを表している。
また、図４８と図４９では、半導体装置４４０の側面に設けられた半絶縁層５５の厚みが異なる。すなわち、図４８に表す半導体装置では、終端領域ＴＲの上面、側面、および下面に設けられた半絶縁層５５の厚みが一定である。これに対して、図４９に表す半導体装置では、終端領域ＴＲの側面に設けられた半絶縁層５５の厚みが、上面および下面に設けられた半絶縁層５５の厚みよりも厚い。
図４８に表すように、半絶縁層５５の厚みが一定である場合、終端領域ＴＲの上面、側面、および下面において、均等に電圧が降下していく。これに対して、図４９に表すように、側面の半絶縁層５５が厚い場合、側面上の半絶縁層５５の電気抵抗が他の部分よりも低くなる。この結果、側面における電圧降下が小さくなり、電界強度が低下する。このため、図４９に表す構成によれば、半導体装置の側面がダイシングなどの加工によって粗く形成されている場合でも、側面における電界強度を低下させ、側面を流れるリーク電流を低減させることが可能となる。
図５０は、第４実施形態の第４変形例に係る半導体装置４４０の耐圧波形を表すシミュレーション結果である。
図５０では、ｎ−形半導体領域３におけるｎ形不純物濃度を１．０×１０１３ｃｍ−３、ｎ−形半導体領域３のＺ方向における厚みを４８μｍとして７００Ｖの耐圧を保証するように半導体装置を設計した場合の、計算結果の一例が表されている。
図５０に表す結果から、耐圧の保持方向に拘らず、７００Ｖ以上の耐圧が得られていることが分かる。
（第５変形例）
図５１は、第４実施形態の第５変形例に係る半導体装置４５０の一部を表す断面図である。
なお、図５１では、素子領域ＣＲに設けられたｎ−形半導体領域３以外の各半導体領域が省略されている。
半導体装置４５０は、導電部６０が設けられたトレンチＴｒ７の深さ（Ｚ方向における寸法）Ｄ１が、ゲート電極１０ｂが設けられたトレンチＴｒ８の深さＤ２、およびゲート電極１２ｂが設けられたトレンチＴｒ９の深さＤ３よりも深い点で、半導体装置４４０と異なる。
より具体的には、トレンチＴｒ７の深さＤ１は、素子領域ＣＲの最も終端領域ＴＲ側に形成されたトレンチＴｒ８およびＴｒ９の各々の深さＤ２およびＤ３よりも深い。
また、これらのトレンチの深さの関係は、例えば、導電部６０、ゲート電極１０ｂ、およびゲート電極１２ｂのそれぞれのＺ方向における寸法の関係に同様に表れる。すなわち、半導体装置４５０では、導電部６０のＺ方向における長さは、ゲート電極１０ｂのＺ方向における長さおよびゲート電極１２ｂのＺ方向における長さよりも長い。
トレンチＴｒ７が、トレンチＴｒ８およびＴｒ９よりも深く設けられていることで、素子領域ＣＲ外周（素子領域ＣＲと終端領域ＴＲの境界領域）における電界集中を緩和し、半導体装置の耐圧をさらに高めることができる。
なお、全てのトレンチＴｒ７が、トレンチＴｒ８およびＴｒ９よりも深く形成されている必要はない。例えば、終端領域ＴＲに形成された複数のトレンチＴｒ７のうち、最も素子領域ＣＲ側に位置するトレンチＴｒ７のみが、トレンチＴｒ８およびＴｒ９よりも深く形成されていてもよい。また、トレンチＴｒ７同士の深さが互いに異なっていてもよい。
また、深さＤ１とＤ２の差ΔＤ１は、トレンチＴｒ８の幅（Ｘ方向における寸法）の１／５倍以上であることが望ましい。同様に、深さＤ１とＤ３の差ΔＤ２は、トレンチＴｒ９の幅の１／５倍以上であることが望ましい。
このような構造によれば、半導体装置の耐圧をより一層高めることが可能である。
図５２は、第４実施形態の第５変形例に係る半導体装置４５０のシミュレーション結果である。
図５２に表すシミュレーションに用いた半導体装置では、終端領域ＴＲに設けられた全てのトレンチＴｒ７が、トレンチＴｒ８およびＴｒ９より深く形成されている。また、終端領域ＴＲの最も素子領域ＣＲ側に位置するトレンチＴｒ７が、他のトレンチＴｒ７よりもさらに深く形成されている。
図５２に表すシミュレーション結果から、終端領域ＴＲの最も素子領域ＣＲ側に位置するトレンチＴｒ７によって等電位線がｎ−形半導体領域３のＺ方向中心側に持ち上げられている様子がわかる。この結果からも、本変形例によれば、素子領域ＣＲ外周における電界集中を緩和し、半導体装置の耐圧を向上できることがわかる。
なお、上述した各例では、素子領域ＣＲに、第１実施形態または第２実施形態に係る半導体装置が設けられている場合について説明したが、本実施形態に係る半導体装置は、これに限られない。例えば、素子領域ＣＲには、ダイオードやＭＯＳＦＥＴ、ＩＧＢＴなどの単一の機能を有する素子が設けられていてもよい。その場合でも、上述した各構成を終端領域ＴＲに設けることで、半導体装置の外周における電界分布の偏りを緩和し、半導体装置の耐圧を高めることができる。
（第５実施形態）
図５３は、第５実施形態に係る半導体装置５００を表す平面図である。
図５４（ａ）は、図５３のＡ−Ａ’断面図であり、図５４（ｂ）は、図５３のＢ−Ｂ’断面図である。
図５５（ａ）は、図５３のＣ−Ｃ’断面図であり、図５５（ｂ）は、図５３のＤ−Ｄ’断面図である。
半導体装置５００は、例えば、ＩＧＢＴである。
図５３〜図５５に表すように、半導体装置５００は、ｎ＋＋形コンタクト領域７０、ｐ＋＋形コレクタ領域７１、ｎ形バッファ領域７２、ｎ−形半導体領域７３、ｐ形ベース領域７４、ｎ＋＋形エミッタ領域７５、ゲート電極７６、ゲート絶縁層７７、ｐ形半導体領域７８、絶縁層７９、コレクタ電極９０、エミッタ電極９１、およびゲートパッド９３を有する。
図５３に表すように、素子領域ＣＲは、終端領域ＴＲに囲まれている。
エミッタ電極９１とゲートパッド９３は、半導体装置５００の上面に、互いに離間して設けられている。
図５４および図５５に表すように、コレクタ電極９０は、半導体装置５００の下面に設けられている。
ｎ＋＋形コンタクト領域７０は、終端領域ＴＲにおいて、コレクタ電極９０の上に設けられている。
ｐ＋＋形コレクタ領域７１は、素子領域ＣＲにおいて、コレクタ電極９０の上に設けられている。
ｎ＋＋形コンタクト領域７０およびｐ＋＋形コレクタ領域７１は、コレクタ電極９０と電気的に接続されている。
ｎ形バッファ領域７２は、ｎ＋＋形コンタクト領域７０およびｐ＋＋形コレクタ領域７１の上に設けられている。
ｎ−形半導体領域７３は、ｎ形バッファ領域７２の上に設けられている。
ｐ形ベース領域７４は、ｎ−形半導体領域７３の上に設けられている。
ｎ＋＋形エミッタ領域７５は、ｐ形ベース領域７４の上に選択的に設けられている。
ゲート電極７６は、ｎ−形半導体領域７３およびｐ形ベース領域７４中にゲート絶縁層７７を介して設けられている。ｐ形ベース領域７４およびｎ＋＋形エミッタ領域７５は、Ｘ方向において、ゲート絶縁層７７を介してゲート電極７６と対面している。
ｐ形ベース領域７４、ｎ＋＋形エミッタ領域７５、およびゲート電極７６は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
ｐ形半導体領域７８は、終端領域ＴＲにおいて、ｎ−形半導体領域７３上に設けられ、ｐ形ベース領域７４、ｎ＋＋形エミッタ領域７５、およびゲート電極７６を囲んでいる。ｐ形半導体領域７８は、ｐ形ベース領域７４よりも深くまで設けられている。
絶縁層７９は、ｎ形バッファ領域７２の外周上、ｎ−形半導体領域７３とｐ形半導体領域７８の周り、およびｐ形半導体領域７８の上に設けられている。
エミッタ電極９１は、ｐ形ベース領域７４およびｎ＋＋形エミッタ領域７５の上に設けられ、これらの半導体領域と電気的に接続されている。ゲート電極７６とエミッタ電極９１との間にはゲート絶縁層７７が設けられ、これらの電極は、電気的に分離されている。
また、エミッタ電極９１の一部は、終端領域ＴＲにも位置し、絶縁層７９を介してｐ形半導体領域７８の周りに設けられている。
図５４（ｂ）および図５５（ｂ）に表すように、ｎ−形半導体領域７３の一部とｐ形半導体領域７８は、半導体装置５００の外周において、周方向に沿って交互に設けられている。また、ｐ形半導体領域７８は、下方に向かうほど、素子領域ＣＲから終端領域ＴＲに向かう方向における長さが減少している。
このため、Ｚ方向の各位置においてｐ形半導体領域７８に含まれるｐ形不純物量は、上方に向かうほど増加し、下方に向かうほど減少している。また、ｐ形半導体領域７８同士の間に位置するｎ−形半導体領域７３のｎ形不純物量は、Ｚ方向の各位置において、上方に向かうほど減少し、下方に向かうほど増加している。
半導体装置５００がターンオフされ、エミッタ電極９１に対してコレクタ電極９０に正電圧が印加されている場合、ｎ−形半導体領域７３とｐ形ベース領域７４とのｐｎ接合面およびｎ−形半導体領域７３とｐ形半導体領域７８とのｐｎ接合面から空乏層が広がる。このとき、ｎ−形半導体領域７３とｐ形半導体領域７８とのｐｎ接合面からは横方向にも空乏層が広がる。
上述したように、ｐ形半導体領域７８に含まれるｐ形不純物量は、下方に向かうほど減少し、ｐ形半導体領域７８同士の間のｎ−形半導体領域７３のｎ形不純物量は、下方に向かうほど減少している。
このため、ｎ−形半導体領域７３とｐ形半導体領域７８との間の各点における電位は、上方から下方に向かって徐々に低下していく。すなわち、従来では、終端領域ＴＲの面積を大きくし、終端領域ＴＲにおける電界集中を面内方向で緩和していたのに対して、本実施形態に係る半導体装置によれば、ｐ形半導体領域７８によって、終端領域ＴＲにおける電界集中を上下方向で緩和させることができる。
従って、本実施形態によれば、半導体装置の終端領域の面積を小さくし、半導体装置を小型化することが可能となる。
なお、上述した各例では、第５実施形態に係る半導体装置がＩＧＢＴである場合について説明したが、第５実施形態に係る半導体装置は、素子領域ＣＲにおいて、ダイオードやＭＯＳＦＥＴなどであってもよい。これらの半導体装置においても、終端領域ＴＲにｐ形半導体領域７８が設けられていることで、半導体装置の外周における電界集中を上下方向において緩和し、半導体装置を小型化することができる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ＋＋形コレクタ領域１、ｎ形バリア領域２、ｎ−形半導体領域３、ｎ形バリア領域４、ｐ形ベース領域５、ｎ＋＋形コンタクト領域６、ｐ＋＋形コンタクト領域７、ゲート電極１０〜１３および４０〜４５、ゲート絶縁層１５〜１８および４０Ｓ〜４５Ｓ、ｎ−形半導体領域３０、ｐ形ベース領域３１、ｎ＋＋形コンタクト領域３２、ｎ形バリア領域３３、ｐ＋＋形コンタクト領域３４、ｎ＋＋形コンタクト領域３５、ｐ形半導体領域５０、ｐ＋形半導体領域５１、ｐ＋＋形半導体領域５２、絶縁層５４、半絶縁層５５、ｎ形半導体領域５６、ｎ＋形半導体領域５７、ｎ＋＋形半導体領域５８、導電部６０、絶縁層６１、ｎ＋＋形コンタクト領域７０、ｐ＋＋形コレクタ領域７１、ｎ形バッファ領域７２、ｎ−形半導体領域７３、ｐ形ベース領域７４、ｎ＋＋形エミッタ領域７５、ゲート電極７６、ゲート絶縁層７７、ｐ形半導体領域７８、絶縁層７９、コレクタ電極９０、エミッタ電極９１、金属層９２、ゲートパッド９３などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１００、１１０、２００、２１０、３００〜３３０、４００〜４３０、５００ 半導体装置、 １ ｎ＋＋形ドレイン領域、 ２ ｎ形バリア領域、 ３ ｎ−形半導体領域、 ４ ｎ形バリア領域、 ５ ｐ形ベース領域、 ６ ｎ＋＋形コンタクト領域、 ７ ｐ＋＋形コンタクト領域、 １０〜１３ ゲート電極、 ３０ ｎ−形半導体領域、 ３１ ｐ形ベース領域、 ３２ ｎ＋＋形コンタクト領域、 ３３ ｎ形バリア領域、 ３４ ｐ＋＋形コンタクト領域、 ３５ ｎ＋＋形コンタクト領域、 ４０〜４５ ゲート電極、 ５０ ｐ形半導体領域、 ５２ ｐ＋＋形半導体領域、 ５５ 半絶縁層、 ５６ ｎ形半導体領域、 ５８ ｎ＋＋形半導体領域、 ６０ 導電部、 ７０ ｎ＋＋形コンタクト領域、 ７１ ｐ＋＋形コレクタ領域、 ７２ ｎ形バッファ領域、 ７３ ｎ−形半導体領域、 ７４ ｐ形ベース領域、 ７５ ｎ＋＋形エミッタ領域、 ７６ ゲート電極、 ７７ ゲート絶縁層、 ７８ ｐ形半導体領域、 ７９ 絶縁層、 ９０ コレクタ電極、 ９１ エミッタ電極、 ９２ 金属層、 ９３ ゲートパッド

Claims (16)

  1. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられ、前記第１半導体領域よりも第１導電形のキャリア濃度が低い第１導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられた第２導電形の第３半導体領域と、
    前記第３半導体領域の上に設けられた第１導電形の第４半導体領域と、
    前記第４半導体領域の上に設けられ、前記第４半導体領域と電気的に接続された第２電極と、
    前記第２半導体領域の上に設けられ、第１方向において前記第３半導体領域と離間した第２導電形の第５半導体領域と、
    前記第５半導体領域の上に設けられ、前記第２電極と離間し、前記第５半導体領域と電気的に接続された第３電極と、
    前記２半導体領域の上に設けられ、前記第１方向において第１ゲート絶縁層を介して前記第３半導体領域と対面し、前記第３半導体領域と前記第５半導体領域との間に位置する第１ゲート電極と、
    を備えた半導体装置。
  2. 前記第５半導体領域と前記第１ゲート電極との間に設けられ、第２ゲート絶縁層を介して前記第５半導体領域と対面する第２ゲート電極をさらに備えた請求項１記載の半導体装置。
  3. 前記第３電極には、前記第２電極と異なる電圧が印加される請求項１または２に記載の半導体装置。
  4. 前記第２半導体領域と前記第３半導体領域との間に設けられ、前記第２半導体領域よりも第１導電形のキャリア濃度が高い第１導電形の第６半導体領域と、
    前記第２半導体領域と前記第５半導体領域との間に設けられ、前記第２半導体領域よりも第１導電形のキャリア濃度が高い第１導電形の第７半導体領域と、
    を備えた請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第２半導体領域の上に設けられ、前記第１方向において前記第３半導体領域と前記第５半導体領域との間に位置し、前記第１ゲート絶縁層を含む第１絶縁部と、
    前記第２半導体領域の上に設けられ、前記第１方向において、前記第１絶縁部との間に前記第３半導体領域が位置する第２絶縁部と、
    前記第２半導体領域の上に設けられ、前記第１方向において、前記第１絶縁部との間に前記第５半導体領域が位置する第３絶縁部と、
    をさらに備え、
    前記第１絶縁部の少なくとも一部と前記第２絶縁部の少なくとも一部との間の前記第１方向における距離は、１．０μｍ以下であり、
    前記第１絶縁部の少なくとも一部と前記第３絶縁部の少なくとも一部との間の前記第１方向における距離は、１．０μｍ以下である請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第１絶縁部の前記第１方向における長さは、前記第１絶縁部の少なくとも一部と前記第２絶縁部の少なくとも一部との間の前記距離の２倍以上であり、前記第１絶縁部の少なくとも一部と前記第３絶縁部の少なくとも一部との間の前記距離の２倍以上である請求項５記載の半導体装置。
  7. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第３半導体領域の上に設けられ、前記第２半導体領域および前記第３半導体領域と電気的に接続された第１電極と、
    前記第１半導体領域の上に設けられ、第１方向において前記第２半導体領域と離間した第２導電形の第４半導体領域と、
    前記第４半導体領域の上に選択的に設けられた第１導電形の第５半導体領域と、
    前記第５半導体領域の上に設けられ、前記第１電極と離間し、前記第４半導体領域および前記第５半導体領域と電気的に接続された第２電極と、
    前記第１半導体領域の上に設けられ、前記第１方向において第１ゲート絶縁層を介して前記第２半導体領域と対面する第１ゲート電極と、
    前記第４半導体領域と前記第１ゲート電極との間に設けられ、第２ゲート絶縁層を介して前記第４半導体領域と対面する第２ゲート電極と、
    前記第１半導体領域の下に設けられた第２導電形の第６半導体領域と、
    前記第６半導体領域の下に選択的に設けられた第１導電形の第７半導体領域と、
    前記第７半導体領域の下に設けられ、前記第６半導体領域および前記第７半導体領域と電気的に接続された第３電極と、
    前記第１半導体領域の下に設けられ、前記第１方向において第３ゲート絶縁層を介して前記第６半導体領域と対面する第３ゲート電極と、
    を備えた半導体装置。
  8. 前記第１半導体領域の下に設けられ、前記第１方向において前記第６半導体領域と離間した第２導電形の第８半導体領域と、
    前記第８半導体領域の下に選択的に設けられた第１導電形の第９半導体領域と、
    前記第９半導体領域の下に設けられ、前記第３電極と離間し、前記第８半導体領域および前記第９半導体領域と電気的に接続された第４電極と、
    前記第８半導体領域と前記第３ゲート電極との間に設けられ、第４ゲート絶縁層を介して前記第８半導体領域と対面する第４ゲート電極と、
    をさらに備えた請求項７記載の半導体装置。
  9. 前記第２半導体領域の上に設けられ、前記第１方向において、前記第３半導体領域と前記第５半導体領域との間に位置し、前記第１ゲート絶縁層および前記第２ゲート絶縁層を含む第１絶縁部と、
    前記第２半導体領域の上に設けられ、前記第１方向において、前記第１絶縁部との間に前記第３半導体領域が位置する第２絶縁部と、
    前記第２半導体領域の上に設けられ、前記第１方向において、前記第１絶縁部との間に前記第５半導体領域が位置する第３絶縁部と、
    をさらに備え、
    前記第１絶縁部の少なくとも一部と前記第２絶縁部の少なくとも一部との間の前記第１方向における距離は、１．０μｍ以下であり、
    前記第１絶縁部の少なくとも一部と前記第３絶縁部の少なくとも一部との間の前記第１方向における距離は、１．０μｍ以下である請求項７または８に記載の半導体装置。
  10. 前記第１絶縁部の前記第１方向における長さは、前記第１絶縁部の少なくとも一部と前記第２絶縁部の少なくとも一部との間の前記距離の２倍以上であり、前記第１絶縁部の少なくとも一部と前記第３絶縁部の少なくとも一部との間の前記距離の２倍以上である請求項９記載の半導体装置。
  11. 前記第１半導体領域と前記第２半導体領域との間に設けられ、前記第１半導体領域よりも第１導電形のキャリア濃度が高い第１導電形の第１０半導体領域と、
    前記第１半導体領域と前記第６半導体領域との間に設けられ、前記第１半導体領域よりも第１導電形のキャリア濃度が高い第１導電形の第１１半導体領域と、
    をさらに備えた請求項７〜１０のいずれか１つに記載の半導体装置。
  12. 前記第２半導体領域の上に選択的に設けられ、前記第２半導体領域よりも第２導電形のキャリア濃度が高い第２導電形の第１２半導体領域と、
    前記第６半導体領域の下に選択的に設けられ、前記第６半導体領域よりも第２導電形のキャリア濃度が高い第２導電形の第１３半導体領域と、
    をさらに備え、
    前記第３半導体領域と前記第１２半導体領域は、前記第１方向と交差する第２方向において交互に設けられ、
    前記第７半導体領域と前記第１３半導体領域は、前記第２方向において交互に設けられた請求項７〜１１のいずれか１つに記載の半導体装置。
  13. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第１半導体領域中および前記第２半導体領域中に第１ゲート絶縁層を介して設けられた複数の第１ゲート電極と、
    前記第２半導体領域の上に設けられ、それぞれが、前記複数の第１ゲート電極のそれぞれと前記第１ゲート絶縁層を介して対面する第１導電形の複数の第３半導体領域と、
    前記第２半導体領域および前記複数の第３半導体領域の一部の上に設けられ、前記複数の第３半導体領域の一部と電気的に接続された第１電極と、
    前記第２半導体領域および前記複数の第３半導体領域の他の一部の上に設けられ、前記第１電極と離間し、前記複数の第３半導体領域の他の一部と電気的に接続された第２電極と、
    前記第２半導体領域および前記複数の第３半導体領域のさらに他の一部の上に設けられ、前記第１電極および前記第２電極と離間し、前記複数の第３半導体領域のさらに他の一部と電気的に接続された第３電極と、
    前記第１半導体領域の下に設けられ、前記第１半導体領域よりも第１導電形のキャリア濃度が高い第１導電形の第４半導体領域と、
    前記第１半導体領域中および前記第４半導体領域中に第２ゲート絶縁層を介して設けられ、前記第１電極の下に位置する第２ゲート電極と、
    前記第４半導体領域の下に設けられ、前記第２ゲート絶縁層を介して前記第２ゲート電極と対面する第２導電形の第５半導体領域と、
    前記第１半導体領域中および前記第４半導体領域中に第１絶縁層を介して設けられ、前記第２電極の下に位置する第４電極と、
    前記第４半導体領域の下に設けられ、前記第１絶縁層を介して前記第４電極と対面する第２導電形の第６半導体領域と、
    前記第１半導体領域中および前記第４半導体領域中に第２絶縁層を介して設けられ、前記第３電極の下に位置する第５電極と、
    前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域の下に設けられ、前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域と電気的に接続された第６電極と、
    を備えた半導体装置。
  14. 前記第４電極および前記第５電極は、前記第６電極と電気的に接続された請求項１３記載の半導体装置。
  15. 前記第４電極および前記第５電極は、それぞれ、ゲート電極として機能する請求項１３記載の半導体装置。
  16. 前記第２半導体領域の上に設けられ、前記第１電極、前記第２電極、および前記第３電極と離間し、前記第２半導体領域と電気的に接続された第７電極をさらに備えた請求項１３〜１５のいずれか１つに記載の半導体装置。
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