JP2010040973A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2010040973A
JP2010040973A JP2008205325A JP2008205325A JP2010040973A JP 2010040973 A JP2010040973 A JP 2010040973A JP 2008205325 A JP2008205325 A JP 2008205325A JP 2008205325 A JP2008205325 A JP 2008205325A JP 2010040973 A JP2010040973 A JP 2010040973A
Authority
JP
Japan
Prior art keywords
region
type
pillar
semiconductor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008205325A
Other languages
English (en)
Inventor
Hiroki Hozumi
宏紀 保積
Yuji Sasaki
有司 佐々木
Shusaku Yanagawa
周作 柳川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2008205325A priority Critical patent/JP2010040973A/ja
Priority to TW098122828A priority patent/TW201007947A/zh
Priority to US12/498,674 priority patent/US8395230B2/en
Priority to KR1020090071834A priority patent/KR20100019345A/ko
Priority to CN200910159262A priority patent/CN101645458A/zh
Publication of JP2010040973A publication Critical patent/JP2010040973A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】簡略なプロセスでスーパージャンクション構造の半導体装置を形成するとともに、素子部の周辺部においても良好に耐圧を確保できるようにする。
【解決手段】素子部３と終端部５をともに、ｐ型エピタキシャル埋込層１２２，１２３とｎ型エピタキシャル層１２４の対（素子セル２）が交互に配列されたスーパージャンクション構造にする。終端部５にはｐ型横型リサーフ領域１３０を設ける。終端部５の各ｐ型エピタキシャル埋込層１２３は、表面部の少なくとも一部にｐ型横型リサーフ領域１３０が存在せずオーバーラップがない状態にする。好ましくは、ｐ型横型リサーフ領域１３０のｐ型エピタキシャル埋込層１２３と対応する位置にｐ型エピタキシャル埋込層１２３のサイズよりも大きな開口部１３２を設ける。
【選択図】図５Ａ

Description

本発明は、半導体装置およびその製造方法に関する。より詳細には、スーパージャンクション（超接合）構造を備えた半導体装置とその製造方法に関する。
近年は、液晶テレビ、プラズマテレビ、有機ＥＬテレビなどに代表されるように電子機器の薄型、軽量化への要求が強くなっている。それに伴い、電源機器への小型化、高性能化への要求も強く、それを受けてパワー半導体素子では、高耐圧化、大電流化、低損失化、高速化、高破壊耐量化などの性能改善が注力されている。たとえば、パワーエレクトロニクス用途としてのスイッチング素子としてパワーＭＯＳＦＥＴが知られている。
ＭＯＳＦＥＴのオン抵抗と耐圧は、その伝導層であるＮ領域の不純物濃度に大きく依存する。オン抵抗を低くするために伝導層の不純物濃度を高くするが、所望の耐圧を確保するには不純物濃度をある値以上高くすることが困難になる。すなわち、ＭＯＳＦＥＴにおいて、ソース領域とドレイン領域とを繋ぐ半導体領域を、一般にドリフト領域（ドリフト層）と呼んでいる。ＭＯＳＦＥＴのオン時に、ドリフト領域は電流経路となり、オフ時には、ドリフト領域とベース領域とで形成されるｐｎ接合から延びる空乏層により、ＭＯＳＦＥＴの耐圧を保持する。
ＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト領域）の電気抵抗に依存する。低オン抵抗化のためには、ドリフト領域の不純物濃度を高くしてドリフト領域の電気抵抗を下げることが考えられる。しかしながら、ドリフト領域の不純物濃度を高くすると、空乏層の延びが不十分となり、耐圧が低下する。つまり、ドリフト領域の不純物濃度を高くすれば低抵抗にできるが、所望の耐圧を確保するために、不純物濃度を高くすることには限界がある。このように、ＭＯＳＦＥＴにおいて、低オン抵抗化と高耐圧化にはトレードオフの関係があり、このトレードオフを改善することが低消費電力素子に求められている。
このトレードオフをブレークスルーする一手法として、マルチリサーフ（MULTI-RESURF）構造やスーパージャンクション（超接合）構造と称される技術（以下、スーパージャンクションで代表記述する）が知られている（特許文献１〜５を参照）。
特開２００２−２８０５５５号公報 特開２００６−００５２７５号公報 特開２００７−０９６３４４号公報 特開２００７−１７３４１８号公報 特開２００７−１１６１９０号公報
特許文献１〜５に示されるように、スーパージャンクション構造のドリフト領域を備えたＭＯＳＦＥＴは、柱状のｐ型半導体領域（Ｐ領域、ｐ型ピラー領域、ｐ型縦型リサーフ層）と柱状のｎ型半導体領域（Ｎ領域、ｎ型ピラー領域、ｎ型縦型リサーフ層）が、半導体基板の表面と平行な方向に交互あるいは島状に周期的に配置された構造を持つ。つまり、ソース電極とドレイン電極を挟むように配置されている半導体層内に、ｐ型ピラー領域とｎ型ｐ型ピラー領域とが交互に横方向に繰り返す縦型リサーフ構造となっている。
これらの半導体領域により形成されるｐｎ接合から延びる空乏層により耐圧を保持する。低オン抵抗のために不純物濃度を高くすることにより、空乏層の延びが小さくなっても、これらの半導体領域の幅を小さくすることで、これらの半導体領域の完全空乏化が可能となる。オン状態では伝導層のＮ領域が電流を流し、オフ状態ではＰ領域とＮ領域が完全に空乏化することで耐圧を確保することができ、ＭＯＳＦＥＴの低オン抵抗化と高耐圧化を同時に達成することができる。
このように、スーパージャンクション構造では、各ｐ型半導体領域の幅と各ｐ型半導体領域の間の各ｎ型半導体領域の幅に依存する。ｐ型半導体領域とｎ型半導体領域の各幅をさらに狭くすれば、ｎ型半導体領域の不純物濃度をさらに高くでき、オン抵抗のさらなる低減と、さらなる高耐圧化を達成できる。このことから分かるように、不純物濃度が耐圧とオン抵抗を決めるポイントとなる。
したがって、好ましい態様としては、耐圧をさらに高めるために、ｐ型半導体領域の不純物とｎ型半導体領域の不純物とのバランス、いわゆるチャージバランスをとることが肝要となる。すなわち、ｐ型半導体領域とｎ型半導体領域に含まれる不純物量を同じにすることで、等価的に不純物濃度がゼロとなって高耐圧が得られる。逆バイアス時（オフ時）には完全空乏化を図り高耐圧を保持しつつ、ゼロバイアス時（オン時）には高濃度でドープされたｎ型半導体領域を通して電流を流すことで、材料限界を超えた低オン抵抗の素子を実現する。
また、スーパージャンクション構造を有する半導体装置において、耐圧やアバランシェ耐量は、半導体装置がアクティブに動作する領域（素子部、素子活性領域部、アクティブ領域部、セル領域部、デバイス本体部などと称される、以下素子部で代表記述する）の構造だけでなく、素子部を囲むように設けられた領域（終端部、素子周辺部、周辺構造部、接合終端領域部などと称される、以下終端部で代表記述する）の構造にも依存する。
素子部と終端部で、空乏層の広がり方が異なると最適の不純物濃度が異なることになり、素子部と終端部で同じ不純物量となるように製造すると、終端部で耐圧が低下し、この箇所に局所的に電界が集中する結果、素子が破壊され、素子全体としては充分な高耐圧が得られないことがある。
また、終端部にスーパージャンクション構造を設けない場合、アバランシェ降伏が起こると、発生した電子と正孔により、終端部の上部と下部の電界が増大し、降伏電流が増加して素子が破壊に至り易い。つまり、アバランシェ耐量が小さい。
このため、スーパージャンクション構造のＭＯＳＦＥＴでは素子部の構造と終端部の構造を、それぞれ適切に設計することも求められる。その解決手法としては、終端部においてもスーパージャンクション構造を形成しつつ対策を採る考え方と、終端部にはスーパージャンクション構造を形成しないで対策を採る考え方の２つに大別され、特許文献２〜５には、前者を採用した終端部の構造について提案されている。
特許文献２に記載の仕組みは、素子部にスーパージャンクション構造を構成し、第１導電型の第１ピラー領域および第２導電型の第２ピラー領域と、素子部のスーパージャンクション構造に隣接し、素子部よりも垂直方向の厚さが薄いスーパージャンクション構造を終端部に構成している。さらに、終端部での耐圧を確保するために、終端部でのｎ型半導体領域の不純物濃度は、素子部のｎ型半導体領域の不純物濃度より薄くしている。たとえば、第１導電型の第３ピラー領域および第２導電型の第４ピラー領域と、終端部のスーパージャンクション構造の最も素子部側の第３または第４ピラー領域上に積層されて、素子部のスーパージャンクション構造の最も終端部側の最外部に不純物濃度が第１および第２ピラー領域よりも低い最外部ピラー領域を付加形成し、第３ピラー領域および第４ピラー領域上に各ピラー領域よりも高い抵抗値を有する第１導電型の高抵抗層を形成している。
特許文献３でも、終端部での耐圧を確保するために、終端部でのｎ型半導体領域の不純物濃度は、素子部のｎ型半導体領域の不純物濃度より薄くしている。たとえば、最外側の第二導電型仕切り領域のイオン注入面積を、その内側の並列ｐｎ層の各領域のイオン注入面積よりも小さく設定し、最外側の第二導電型仕切り領域と、その内側の並列ｐｎ層の各領域の正味の不純物量をほぼ等しくしている。
特許文献４においても同様に終端部には、素子部とは異なるスーパージャンクションを形成している。たとえば、終端部のｎ＋層の主面上にｎ型領域とｐ型領域を並列して設け、ｎ型領域およびｐ型領域の上に高抵抗半導体層を設け、高抵抗半導体層上にｎ型領域とｐ型領域を並列して設けている。第１の主電極（ソース電極）側ではｎ型ピラー領域の不純物量がｐ型ピラー領域の不純物量よりも少なく、第２の主電極（ドレイン電極）側ではｎ型ピラー領域の不純物量がｐ型ピラー領域の不純物量よりも多くなるように、ｎ型ピラー領域とｐ型ピラー領域の内少なくとも一方の不純物量が第１の主電極から第２の主電極に向かう方向で徐々に変化させている。
特許文献５では、ドリフト電流が流れる素子部と、素子部を囲むように設けられた終端部を備える場合に、互いに直交する二方向のうち少なくとも一方向に形成された第２のｎ型ドリフト層および第２のｐ型ドリフト層を終端部に設けている。
一方、スーパージャンクション構造の製作方法として、次の３つの手法が考えられる。
（１）イオンインプランテーションによりｎ型とｐ型の不純物をそれぞれ別個にエピタキシャル層（Epitaxcial Silicon）に導入し、そのエピタキシャル構造を複数回繰り替えし積層して作成する（第１の製法と称する）。つまり、同様のエピタキシャル成長を複数回繰り返すマルチエピタキシャル製法である。
（２）厚いエピタキシャル層にトレンチ溝を形成し、この溝側面に不純物を拡散などの方法により設け、絶縁物質または非伝導物質を埋め込む（第２の製法と称する）。
（３）厚いエピタキシャル層にトレンチ溝を形成し、その溝内を不純物を含んだシリコンエピタキシャルにより埋め込む（第３の製法と称する）。つまり、一旦形成したトレンチ溝をエピタキシャル成長で再度埋め戻す方法（トレンチ形成エピタキシャル埋戻し製法）である。
ここで、第１〜第３の製法を比較した場合、第３の製法は、工程数が少なく集積度の高いスーパージャンクション構造を実現できる可能性があると考えられる。
しかしながら、第３の製法では、トレンチ溝へのエピタキシャル成長の際に欠陥を生じさせない条件とドーピング不純物量のコントロールに課題を持っている。トレンチ溝形成の際に出現する結晶面方位によって、エピタキシャル速度や不純物濃度に差異が生じるため、これらを精度よく制御すると同時に、無欠陥で生産的な条件を求めることが求められる。
加えて、第３の製法でのスーパージャンクション構造の形成において、適切な終端部の構造を得ることのできる仕組みが未だ確立されていないのが実情である。素子部のトレンチ溝と終端部のトレンチ溝の配置について十分な配慮が求められると考えられるが、その仕組みについては確立されていない。
本発明は、上記事情に鑑みてなされたものであり、簡略なプロセスにてスーパージャンクション構造の半導体装置を形成するとともに、素子部の周辺部においても良好に耐圧を確保できる仕組みを提供することを目的とする。
本発明の第１の態様は、素子部およびその周囲の終端部をともに、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に配列されたスーパージャンクション構造にする。加えて、そのスーパージャンクション構造を持つ第２の半導体領域の終端部には第２導電型の横型リサーフ領域を設ける。ここで、終端部における第２のピラー領域のそれぞれは、表面部の少なくとも一部に横型リサーフ領域が存在しないものとする。終端部の第２のピラー領域の表面部の少なくとも一部は、横型リサーフ領域で覆われていない状態（オーバーラップがない状態）とするという意味である。好ましくは、横型リサーフ領域の第２のピラー領域と対応する位置には、第２のピラー領域のサイズよりも大きな開口部を設けて、第２のピラー領域の配列方向においてオーバーラップがない状態にするのがよい。
素子部およびその周囲の終端部をともにスーパージャンクション構造にするという簡略なプロセスにて半導体装置が形成される。空乏層延伸領域として機能する横型リサーフ領域が終端部に存在することにより、ドレイン電圧印加時（オフ時）に空乏化する領域が終端部に伸ばされ電界が集中することがなく、終端部での第２の半導体領域の不純物濃度を高くした状態で耐圧を向上することができる構造になる。素子部の第１のピラー領域の不純物濃度と終端部の第１のピラー領域の不純物濃度を同一にすることができるので、スーパージャンクション構造のプロセス設計は簡略される。
加えて、横型リサーフ領域を形成後であっても、終端部の第２のピラー領域の表面部の少なくとも一部は横型リサーフ領域が存在しないので、横型リサーフ領域と第２のピラー領域とのオーバーラップが少なくなる。オーバーラップによる不純物濃度が濃くなる現象が軽減され、あるいは発生せず、オーバーラップに起因する空乏化条件を満たさなくなる現象が緩和あるいは回避される。
このような第１の態様の構造にするには、素子部およびその周囲の終端部をともに、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に配列されたスーパージャンクション構造の第１導電型の第２の半導体領域を第１導電型の第１の半導体領域上に形成し、素子部の全体と終端部の第２のピラー領域のそれぞれを覆うマスクを使用して、終端部における第２の半導体領域の表面部に横型リサーフ領域を形成すればよい。
本発明の第２の態様は、素子部およびその周囲の終端部をともに、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に配列されたスーパージャンクション構造にする。加えて、第２のピラー領域のそれぞれは、第２の半導体領域に形成された各トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込むことにより形成されており、第１のピラー領域のそれぞれは、第２のピラー領域に挟まれた領域で形成されているものとする。さらに、第２のピラー領域は、第２の半導体領域の素子部と終端部の全面に亘って同一方向に同一深さでストライプ状に配列され、素子部と終端部の同一深さ位置において配列方向の幅および配列ピッチが同一であるものとする。なお、第１の態様と第２の態様を組合せたものとするのが好ましい。
素子部およびその周囲の終端部をともにスーパージャンクション構造にするという簡略なプロセスにて半導体装置が形成される。加えて、デバイス全体（素子部と終端部）についてトレンチ溝形成の際に同一形態（深さ・幅・ピッチが同一）にすることで、結晶面方位と形状（長手方向を持つ長方形ストライプ）が固定されエッチング形状が一定に保たれるし、エピタキシャル成長によるトレンチ溝の埋込みの際にも結晶面方位とトレンチ形状が一定のためエピタキシャル成長条件が安定に保たれる。トレンチ溝とエピタキシャル埋込みで形成するストライプ状のピラー構造と周辺高耐圧領域の構造が安定的に作成可能な構造となる。
このような第２の態様の構造にするには、第１導電型の第１の半導体領域上に第１導電型の第２の半導体領域を形成し、第２の半導体領域の素子部およびその周囲の終端部に同一方向に同一深さでストライプ状にトレンチ溝を形成して第１導電型の第１のピラー領域を形成し、トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込むことにより第２導電型の第２のピラー領域を形成するとよい。
本発明によれば、素子部およびその周囲の終端部をともにスーパージャンクション構造にするという簡略なプロセスにて半導体装置を形成できる。
また、本発明の第１の態様によれば、横型リサーフ領域と第２のピラー領域とのオーバーラップが抑制される。その結果、終端部において安定した高耐圧化を実現することができる。また、本発明の第２の態様によれば、終端部での特性が安定になり、終端部の高耐圧化が図られる。
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
また、以下では、特に断りのない限り、基材としてはシリコンＳｉを使用し、第１導電型をｎ型、第２導電型をｐ型として説明する。また、その不純物濃度を示すのに“ｎ−”、“ｎ”、“ｎ＋”や、“ｐ−”、“ｐ”、“ｐ＋”を用いる。“ｎ”を基準にすると“ｎ＋”はｎ型の不純物濃度が高いことを示し、“ｎ−”はｎ型の不純物濃度が低いことを示し、ｐ型についても同様である。“−”や“＋”の数が多いほど相対的にそれらの方向が強いことを示す。
＜比較例＞
図１〜図１Ａは、本実施形態の半導体装置に対する比較例を説明する図である。ここで図１は、第１比較例の半導体装置１Ｘの概略構造を示す断面図である。図１Ａは、第２比較例の半導体装置１Ｙの概略構造を示す平面図である。
半導体装置１Ｘは、多数の並列ｐｎ構造の素子セルが並列配置された構造を有するパワーＭＯＳＦＥＴである。図１（１）および図１（２）に示すように、半導体装置１Ｘは、比較的不純物濃度の高い第１導電型半導体層の一例であるｎ型高濃度基体１０（ｎ＋型ドレイン層）の表面に、ｎ型高濃度基体１０よりも不純物濃度の低いｎ型エピタキシャル層２０を所定のピッチで備えている。最下層（ｎ型高濃度基体１０側）を除いて各ピッチは概ね同一とされている。
ｎ型エピタキシャル層２０は、ｐ型の半導体領域（ｐ型ピラー領域）とｎ型の半導体領域（ｎ型ピラー領域）の対でなる並列ｐｎ構造の素子セル２が設けられる素子部３（スーパージャンクション素子領域）と、この素子部３を囲むように設けられた終端部５（周辺構造領域）に区分けされる。素子部３では、ｎ型エピタキシャル層２０にｐ型ピラー拡散層２２（ｐ型ドリフト層）とｎ型ピラー拡散層２４（ｎ型ドリフト層）がそれぞれ所定のピラーピッチ（ｎ型エピタキシャル層２０のピッチと同じ）で形成されている。ｐ型ピラー拡散層２２と各ｐ型ピラー拡散層２２により挟まれたｎ型ピラー拡散層２４とにより、スーパージャンクション構造が形成される。ｐ型ピラー拡散層２２とｎ型ピラー拡散層２４はそれぞれ紙面垂直方向に延在するストライプ形状となっている。ｐ型ピラー拡散層２２のｎ型高濃度基体１０側とは反対側の表面近傍には、ｐ型ピラー拡散層２２に接続するように選択的にｐ型ベース領域２６が形成されている。
各ピラー拡散層２２，２４の寸法例としては、降伏電圧Ｖｂ（つまり耐圧）、各ピラー拡散層２２，２４は、深さ（厚さ）Ｄ（＝α・Ｖｂ＾１．２：たとえばα＝０．０２４）［μｍ］、幅Ｗ、不純物濃度Ｃとすると、Ｃ≒７．２×１０＾16・Ｖｂ＾（−０．２）／ｂ［ｃｍ-3］を満たすものとする。つまり、各ピラー拡散層２２，２４の深さＤと幅Ｗは、耐圧（＝降伏電圧Ｖｂ）と不純物濃度Ｃに依存する。５００〜８００Ｖ程度の耐圧が要求される場合、幅Ｗを１〜１０μｍ程度にし、深さＤは３０〜８０μｍ程度で、それに合わせて不純物濃度を設定する。これからも分かるように、ピラー拡散層２２，２４は、幅Ｗが狭く、深さＤが深い（すなわちアスペクト比が大きい）。
図示しないが、ｎ型高濃度基体１０のｎ型エピタキシャル層２０とは反対側の表面には、ｎ型高濃度基体１０と電気的に接続されたドレイン電極（第１の主電極）が形成される。また、ｐ型ベース領域２６の表面部には、ソース電極に接触するコンタクト領域やｎ＋ソース領域が形成される。このｎ＋ソース領域とｐ型ベース領域２６の各表面に接するようにソース電極（第２の主電極）が形成される。またｎ型エピタキシャル層２０のソース電極と同じ表面側において、隣り合うｐ型ベース領域２６に挟まれたｎ型ピラー拡散層２４の表面と前記隣り合うｐ型ベース領域２６およびｎ＋ソース領域の表面にゲート絶縁膜を介してゲート（制御電極）がソース電極に囲まれるように形成される。ｐ型ベース領域２６、ｎ＋ソース領域、ソース電極、ゲート電極も、ｐ型ピラー拡散層２２やｎ型ピラー拡散層２４と同様の方向にストライプ形状に形成される。このような構造により、半導体装置１Ｘは、ゲート絶縁膜直下のｐ型ベース領域２６の表面部をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴを構成する。
ここで、スーパージャンクション構造のパワーＭＯＳＦＥＴでは、半導体装置がアクティブに動作する領域（半導体装置１Ｘの素子部３に相当）の構造と、素子周辺部（半導体装置１Ｘの終端部５に相当）での構造をそれぞれ適切に設計することが肝要となる。。特に終端部５においては素子部３以上に耐圧を高く確保することが求められる。つまり終端部５での耐圧特性が、パワーＭＯＳＦＥＴデバイス特性を決定する要因になり得る。
終端部５においては、オフ状態でドレインに電圧が印加された状態でｐ型ピラー領域（半導体装置１Ｘのｐ型ピラー拡散層２２に相当）とｎ型ピラー領域（半導体装置１Ｘのｎ型ピラー拡散層２４に相当）が完全に空乏化されれば、縦方向の空乏層の厚さに依存して耐圧が決定される。よって、ｎ型ピラー領域の不純物濃度を多くしてオン抵抗を低減することが可能になる。しかし、終端部５では、オフ状態で横方向に空乏層が伸びることを勘案した耐圧の確保が肝要となる。さらに、横方向に延びた空乏層において電界が臨界電界に達しないような工夫をすることも肝要となる。
つまり、電源用途のスイッチＭＯＳＦＥＴ素子を始めとする電力用途の半導体装置においては、たとえば５００Ｖ以上の高耐圧確保にはＰ領域とＮ領域を交互に繰り返し配置し、逆バイアス時に完全空乏化させるマルチリサーフ構造やスーパージャンクション構造が用いられる。この技術をＭＯＳＦＥＴと組み合わせることでスイッチ素子の低オン抵抗と高耐圧化が同時に実現されるが、この素子構造だけでは不十分で、チップの周辺構造（終端構造）がこの素子耐圧以上の耐圧を持つようにレイアウトと構造を工夫することが肝要となる。
その対策の一例として、終端部５に、ガードリング、フィールドプレート、ｐ型横方向リサーフなどを組み合わることが考えられる。たとえば図１Ａに示す第２比較例の半導体装置１Ｙでは、半導体装置１Ｙにガードリングを適用したものである。終端部５における素子部３と終端部５との境界側における表面側に、素子部３の周辺を四方に取り囲むようにガードリング部７が複数（多重に）設けられている。因みに、半導体装置１Ｙの終端部５には、ｐ型ピラー拡散層（ｎ型ドリフト層）もｎ型ピラー拡散層（ｐ型ドリフト層）も形成されておらず、ｎ型半導体層（ｎ型エピタキシャル層２０）が形成されている。このｎ型エピタキシャル層２０の表面部には、素子部３の四方を囲むように、複数のｐ型半導体で形成されたガードリング部７が選択的に形成されている。しかしながら、このようなガードリング構造では、終端部５の面積増加をもたらす。
また、変形例として、終端部５にも素子部３と同様のスーパージャンクション構造を適用し、その表面にガードリング部７を配置することも考えられる。しかしながらこの場合、そのガードリング構造は、ｐ型ピラー拡散層２２やｎ型ピラー拡散層２４（トレンチ溝で形成する場合はトレンチ溝）のストライプ幅や距離の最適化が重要でかつ結晶面方位による依存を考慮する必要性が高く、最適化の障害がある。
また、素子部３の周辺を四方に囲むガードリング部７とストライプ状のスーパージャンクション構造の組合せでは、その組合せに適切な方法が確立されておらず、特にｐ型ピラー拡散層２２とｐ型のガードリング部７が同時に形成される重なり部分の不純物濃度が濃くなってしまう。このことによるデメリット（耐圧の低下、電界バランスの悪化）に対し、設計の際に留意することが肝要となる。
また、図示しないが、終端部５にフィールドプレートや横型リサーフを適用した場合、工程の増加が必至であり、安価でかつ素子構造プロセスとの親和性のよい構造が必要になると考えられる。
ところで、スーパージャンクション構造の製作方法として、３つの手法が考えられる。
（１）イオンインプランテーションによりｎ型とｐ型の不純物をそれぞれ別個にエピタキシャル層（Epitaxcial Silicon）に導入し、そのエピタキシャル構造を複数回繰り替えし積層して作成する第１の製法（マルチエピタキシャル製法）。
（２）厚いエピタキシャル層にトレンチ溝を形成し、この溝側面に不純物を拡散などの方法により設け、絶縁物質または非伝導物質を埋め込む第２の製法。
（３）厚いエピタキシャル層にトレンチ溝を形成し、その溝内を不純物を含んだシリコンエピタキシャルにより埋め込む第３の製法（トレンチ形成エピタキシャル埋戻し製法）。
これらの具現化のためには種々の課題が存在するが、特に下記について記述しておく。先ず、第１の製法については、半導体装置１Ｘを製造するのに適用される。ウェーハ基板（ｎ型高濃度基体１０）上に高抵抗のｎ型エピタキシャル層２０を１０μｍ程度成長させ、ｐ型半導体領域やｎ型半導体領域をイオン注入で形成させた後、さらに高抵抗のｎ型エピタキシャル（ｎ型エピタキシャル層２０）を成長させて、ｐ型半導体領域やｎ型半導体領域を形成する。このようなステップを５〜１０回ほど繰り返してｐ型ピラー拡散層２２とｎ型ピラー拡散層２４を形成する。たとえば、ｎ型エピタキシャル層２０は、複数回（たとえば図１（１）の半導体装置１Ｘ_1では６回）のエピタキシャル成長に分けて形成される。各成長工程により形成される６つのエピタキシャル層２０_1〜２０_6が積層されることにより、ｎ型エピタキシャル層２０が形成される。ｐ型ピラー拡散層２２やｎ型ピラー拡散層２４は、ｎ型エピタキシャル層２０にイオン注入と拡散によって形成した複数の拡散層２２_1〜２２_6，２４_1〜２４_6を深さ方向に結合させることにより形成される。
このため、マルチエピタキシャル製法とも称される第１の製法は、素子部３と終端部５でそれぞれ異なるプロファイルのｎ型半導体領域とｐ型半導体領域を形成することが可能となる。比較的容易に実現されることと、各積層レイヤーに不純物導入量や、パターンの工夫をこらすことで、素子部３および終端部５の不純物プロファイルを自在に作りこむことが容易に実現されるという特徴がある。
ただし、ｐ型ピラー拡散層２２とｎ型ピラー拡散層２４を、シリコン表面から４０μｍ〜８０μｍ程度の深さまで交互に配置することになるので、構造的に複雑であり、イオンインプランテーションおよびエピタキシャル成長の積層回数などの工程作業数が比較的多く製造工程が複雑になってしまう。さらに、縦方向のｐ型およびｎ型の各ピラー拡散層２２，２４を接続するために必要で十分な拡散温度・時間のために、横方向拡散が無視できず、比較的微細化にはさらなる工夫が求められる。逆に、拡散温度・時間を短縮しようとすると、１回当たりのエピタキシャル層厚を薄くする必要があり、これはエピタキシャル層繰返し積層の回数を増やすことに相当するので、図１（２）に示すように、前述の工程作業数のさらなる増加に繋がる（図１（２）の半導体装置１Ｘ_2では８回）。つまり、チップサイズ縮小とウェーハコスト低減はトレードオフの関係にある。
第２の製法については、埋め込む絶縁物質の材料選択が重要であり、その材料の絶縁破壊耐圧や基材であるシリコンＳｉとの界面のケアが必要となる。さらに、埋め込み絶縁物とシリコンＳｉとの熱膨張係数の差は将来の熱処理により発生し得る結晶欠陥発生に影響を与えるので、これを予防することが求められる。
一方、半導体装置１Ｘにおいて、並列ｐｎ構造の素子セル２を形成するに当たり、第３の製法を適用することも考えられる。この場合、ウェーハ基板上に４０μｍ〜８０μｍのｎ型のエピタキシャル層を成長させて、そこにストライプ状にパターンを形成してそのｎ型エピタキシャル層をトレンチ形状にエッチング処理することで深さ方向にｎ型のエピタキシャル層と同程度かそれよりも少し浅い（たとえば３０μｍ〜７０μｍ程度の）トレンチ溝を形成後、このトレンチ溝をｐ型半導体のエピタキシャル成長で再度埋め戻す。このような第３の製法では、工程数が少なく集積度の高いスーパージャンクションを実現し得る可能性がある。
しかしながら、トレンチ溝へのエピタキシャル成長の際に欠陥を生じさせない条件とドーピング不純物量のコントロールに課題を持っている。特に、トレンチ溝形成の際に出現する結晶面方位によって、エピタキシャル速度や不純物濃度に差異が生じるため、これらを精度よく制御すると同時に、無欠陥で生産的な条件を求めることが重要となる。また、素子部３のトレンチ溝と終端部５のトレンチ溝の配置について十分な配慮が求められる。
本実施形態では、第３の製法を採用しつつ、前記の問題点の少なくとも１つを改善することで、従前よりもさらに高耐圧で高アバランシェ耐量が得られるスーパージャンクション型の半導体装置を実現する仕組みにする。特に簡略なプロセスである第３の製法にてスーパージャンクション構造を形成するとともに、前記の問題点の少なくとも１つを改善して良好に耐圧が確保される素子周辺部を実現するための半導体素子構造とその製造方法を実現する。以下、具体的に説明する。
＜第１実施形態＞
図２〜図２Ｂは、第１実施形態の半導体装置１Ａを説明する図である。ここで図２は、半導体装置１Ａの概略構成を模式的に示す図である。図２（１）は半導体装置１ＡのＸＹ平面図であり、図２（２）は図２（１）におけるＡ−Ａ'線のＸＺ断面図である。何れも模式図面であり、この図面寸法に限定されるものではなく、他の実施形態においても同様である。図２Ａは、スーパージャンクション構造に横型リサーフ構造を適用する場合の悪影響を説明する図である。図２Ｂは、第３の製法を適用する場合におけるスーパージャンクション構造のトレンチ溝幅と結晶面方位を変えた場合の悪影響を説明する図である。
第１実施形態の半導体装置１Ａは、比較的不純物濃度の高い第１導電型の第１の半導体領域の一例であるｎ型高濃度基体１１０（ｎ＋型ドレイン層）の表面に、ｎ型高濃度基体１１０よりも不純物濃度の低いｎ型エピタキシャル層１２０（第１導電型の第２の半導体領域）を備えている。図示しないが、ｎ型高濃度基体１１０のｎ型エピタキシャル層１２０とは反対側の表面にはドレイン電極（第１の主電極）が形成される。
ｎ型エピタキシャル層１２０は、ｐ型の半導体領域（ｐ型ピラー領域）とｎ型の半導体領域（ｎ型ピラー領域）の対でなる並列ｐｎ構造の素子セル２が設けられる素子部３（スーパージャンクション素子領域）と、この素子部３を囲むように設けられた終端部５（周辺構造領域）に区分けされる。一例としては、素子部３は数ｍｍ（たとえば２〜５ｍｍ）四方であり、終端部５は数１００μｍである。
素子部３では、スーパージャンクション構造をなす複数のｐ型エピタキシャル埋込層１２２（第２導電型の第２のピラー領域）がトレンチ溝１２１中にエピタキシャル成長で形成され、同様に終端部５においても、スーパージャンクション構造をなす複数のｐ型エピタキシャル埋込層１２３（第２導電型の第２のピラー領域）がトレンチ溝１２１中にエピタキシャル成長で形成されている。つまり、ｐ型エピタキシャル埋込層１２２，１２３は、ｎ型エピタキシャル層１２０のｎ型高濃度基体１１０側からその反対側にかけて、素子部３だけでなく終端部５にも、所定方向に周期的に配置されている。これによりスーパージャンクション構造が形成され、ｐ型エピタキシャル埋込層１２２，１２３はｐ型ドリフト層として機能し、また、ｎ型エピタキシャル層１２０の内、これらｐ型エピタキシャル埋込層１２２，１２３に挟まれた領域部分のｎ型エピタキシャル層１２４（第１導電型の第１のピラー領域）はｎ−型ドリフト層として機能する。
ｎ型エピタキシャル層１２０は全面で同一の不純物濃度にしておくことで、素子部３と終端部５の各ｎ型エピタキシャル層１２４は不純物濃度が同一となるように形成される。また、トレンチ溝１２１を埋め込むときの不純物濃度を素子部３と終端部５で同一になるようにすることで、ｐ型エピタキシャル埋込層１２２，１２３の不純物濃度が同一となるように形成される。
図示を割愛するが、終端部５の周縁には、ｎ型エピタキシャル層１２０のソース電極側の表面部に、チャネルストッパが形成されている（後述する製法の図面を参照）。後述する他の実施形態でも同様である。ｐ型エピタキシャル埋込層１２２のｎ型高濃度基体１１０側とは反対側の表面近傍には、ｐ型エピタキシャル埋込層１２２に接続するように選択的にｐ型ベース領域１２６が形成されている。
図示しないが、ｐ型ベース領域１２６の表面部には、ソース電極に接触するコンタクト領域やｎ＋ソース領域が形成される。このｎ＋ソース領域とｐ型ベース領域１２６の各表面に接するようにソース電極（第２の主電極）が形成される。またｎ型エピタキシャル層１２０のソース電極と同じ表面側において、隣り合うｐ型ベース領域１２６に挟まれたｎ型エピタキシャル層１２４の表面と前記隣り合うｐ型ベース領域１２６およびｎ＋ソース領域の表面にゲート絶縁膜を介してゲート（制御電極）がソース電極に囲まれるように形成される。
全体的には、ｎ型高濃度基体１１０上に形成されたｎ型エピタキシャル層１２０内に、ｐ型エピタキシャル埋込層１２２，１２３とｎ型エピタキシャル層１２４が交互に繰り返し配置されているスーパージャンクション構造を有する半導体装置１Ａである。半導体装置１Ａの下面側のｎ型高濃度基体１１０が高電圧電極（ドレイン電極）となり、ｎ型高濃度基体１１０とは反対側が低電圧電極（ソース電極）となり、この低電圧電極は通常グラウンド電位で使用される。
ｐ型ピラー領域（ｐ型エピタキシャル埋込層１２２，１２３）とｎ型ピラー領域（ｎ型エピタキシャル層１２４）は、その断面構造が、ｐ型の柱状半導体領域とｎ型の柱状半導体領域との対になっている。すなわち、ｎ型ピラー領域をなすｎ型エピタキシャル層１２０内にｐ型エピタキシャル埋込層１２２，１２３がそれぞれ柱状（Ｙ方向に）に配列されている。各ｐ型エピタキシャル埋込層１２２，１２３に挟まれたｎ型の柱状半導体領域であるｎ型エピタキシャル層１２４も柱状で配列されることになる。
一方、ｐ型ピラー領域とｎ型ピラー領域の平面構造は、ｎ型ピラー領域をなすｎ型エピタキシャル層１２０内にｐ型エピタキシャル埋込層１２２，１２３がそれぞれストライプ形状で配列されている。各ｐ型エピタキシャル埋込層１２２，１２３に挟まれたｎ型の柱状半導体領域であるｎ型エピタキシャル層１２４もストライプ形状で配列されることになる。さらに、ｐ型ベース領域１２６、ｎ＋ソース領域、ソース電極、ゲート電極も、ｐ型エピタキシャル埋込層１２２，１２３と同様の方向にストライプ形状に形成される。素子部３では、スーパージャンクション構造の高耐圧構造のピッチ（ｐ型エピタキシャル埋込層１２２，１２４の繰返しピッチ）としては、一般的に１０数μｍ〜数１０μｍ程度である。よって、本例では、スイッチとしてのＦＥＴゲートピッチもスーパージャンクション構造のピッチと合わせる。
このような構造により、半導体装置１Ａは、ゲート絶縁膜直下のｐ型ベース領域１２６の表面部をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴを構成する。すなわち、図２（１）に示したレイアウトでは、スーパージャンクション構造を構成するトレンチ溝とそれを埋め込んだｐ型シリコンエピタキシャル層（ｐ型エピタキシャル埋込層１２２，１２３）は、図中のＹ方向に延伸され並列されたストライプ配置構成になっている。その際に、素子部３の周辺の終端部５に注目すると、この長手方向（Ｙ方向）への延長が素子部３（デバイス本体）のみならず、終端部５まで延伸されていることと、Ｘ方向にも素子部３と略同一ピッチと略同一サイズ（幅・深さ）で並列されていることに特徴を持つ。「幅」は、同じ深さ位置におけるｐ型エピタキシャル埋込層１２２，１２３とｎ型エピタキシャル層１２４が交互に現れる方向（Ｘ方向）に関する幅である。「略同一」とは、数％程度（たとえば５％以下）の差があってもよいことを意味する。なお、ここでは、ｐ型エピタキシャル埋込層１２２やｐ型エピタキシャル埋込層１２３を形成するためのトレンチ溝１２１を略等間隔の溝幅と溝間隔（配列ピッチ）をもって繰り返しているが、このことは必須ではない。ただし、略同一の方がデバイスを均一に形成でき、終端部５での高耐圧化にも寄与する利点がある。
また、半導体装置１Ａは、終端部５のさらなる高耐圧化で特性を安定化させるために、ｐ型空乏層延伸層（空乏層延伸領域）として機能する横型リサーフ（Resurf）構造を組み合わせている。すなわち、終端部５内で、素子部３との境界部のｐ型ベース領域１２６に接続してさらに素子部３を囲むように終端部５に形成された所定の不純物濃度のｐ型横型リサーフ領域１３０を備える。素子部３の周辺の終端部５のみ、ｎ型エピタキシャル層１２０のソース電極面側の表面部に、ｐ型エピタキシャル埋込層１２３（Ｐ型ピラー領域）とｎ型エピタキシャル層１２４（ｎ型ピラー領域）に直交するように、つまり、ドレイン電極面およびソース電極面とは平行方向に、空乏層延伸領域として機能するｐ型横型リサーフ領域１３０（ｐ型半導体領域）を有する。ｐ型横型リサーフ領域１３０を備えることによって、空乏層延伸領域の機能により、オフ時に電界が緩和されるので、安定した高耐圧化が図られる。
ｐ型エピタキシャル埋込層１２３（つまりｐ型ピラー領域）は縦型リサーフでもあるが、空乏層延伸機能を持つ横型リサーフと組み合わせることで、さらなる高耐圧を得ることが可能になる。ただしその際に、ｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０が同時に形成される部分の不純物濃度が濃くなることによるデメリット（耐圧の低下、電界バランスの悪化）を考慮すべきである。すなわち、ｐ型ピラー領域とｐ型横型リサーフ領域の重なる領域は不純物がそれぞれより導入され過剰な（高濃度な）ｐ型となることにより、図２Ａに示す第３比較例（その１）の半導体装置１Ｚ_1のように、空乏化条件を満たさなくなることに繋がり、実際に期待される高耐圧化が得られなくなる。
その解消策として、横型リサーフ領域の形成に当たり、ｐ型ピラーとの重なり（オーバーラップ）を抑制し、終端部５の主要な箇所で空乏化を得るようにする。第１実施形態の半導体装置１Ａでは、ストライプ（ｐ型エピタキシャル埋込層１２３）の分離の部分（ｎ型エピタキシャル層１２４の部分）の表面にｐ型のリサーフ領域をｐ型エピタキシャル埋込層１２３を避けかつほぼ（実質的に）連続するように、選択的に形成する。デバイス製造を簡易にすることを考えた場合、素子部３（セル部）と終端部５を問わず、全てのトレンチ溝１２１を同じ幅、同じピッチ、同じ深さに限定設定することが好ましい。素子部３と終端部５でｎ型エピタキシャル層１２４の不純物濃度を同一にし、また、素子部３と終端部５でｐ型エピタキシャル埋込層１２２，１２３の不純物濃度を同一にすることが好ましい。これらを制約条件としたとき、そのままでは、終端部５の耐圧が十分に高くマージンを取れないことが考えられる。その耐圧対策として、リサーフ領域を組み合わせることが考えられる。ところが、単純にリサーフ領域を組み合わせたのでは、ｐ型エピタキシャル埋込層１２３とのオーバーラップに伴う弊害が起こる。そこで、本実施形態では、Ｐ型トレンチとｐリサーフを重ねることのないパターンを工夫することにより、本プロセスにおける耐圧マージンを確保する仕組みにしている。
「ｐ型エピタキシャル埋込層１２３を避けかつほぼ（実質的に）連続するように」とは、ｐ型エピタキシャル埋込層１２３の少なくとも一部の表面部はｐ型横型リサーフ領域１３０が存在しないように、すなわち、ｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０とのオーバーラップが少なくなるようにと言う意味である。終端部５において、ｐ型エピタキシャル埋込層１２３にできるだけかからないように、ｎ型エピタキシャル層１２０（ｎ型エピタキシャル層１２４）の表面近傍に選択的にｐ型かつ横型のリサーフ領域を設ける趣旨である。
オーバーラップが全く無いない状態でｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０がほぼ（実質的に）連続するのが最適であるが、多少のオーバーラップがあってもよい。ｐ型エピタキシャル埋込層１２３はできるだけｐ型横型リサーフ領域１３０で覆われていない状態とするという趣旨だからである。「ほぼ（実質的に）連続する」とは、平面状態で、横方向のｐ型半導体領域であるｐ型横型リサーフ領域１３０により、空乏層が横方向に広がるように連続すると言う意味である。平面視したとき、ｐ型エピタキシャル埋込層１２３上にｐ型横型リサーフ領域１３０が存在するオーバーラップ部分の面積よりも、ｐ型エピタキシャル埋込層１２３上にｐ型横型リサーフ領域１３０が存在しない領域の面積の方が少ない状態であればよい。たとえば、各ｐ型エピタキシャル埋込層１２３の分離部間に適度な面積のｐ型横型リサーフ領域１３０を配置すればよく、そのときにｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０とが一部において多少重なっていてもよい。
なお、終端部５の各ｐ型エピタキシャル埋込層１２３は、電気的にフローティング状態とせずに、少なくともその一部がｐ型横型リサーフ領域１３０と電気な接続がとられるようにする。ｐ型横型リサーフ領域１３０は、たとえばソース電極と電気的な接続をとることができるように、素子部３における終端部５との境界部分のｐ型ベース領域１２６と接続する。終端部５に設けられたｐ型横型リサーフ領域１３０（空乏層延伸領域）で、ｐ型ピラー領域（ｐ型エピタキシャル埋込層１２３）が電気的に接続されることで、誘導性負荷でのスイッチング動作時に生じるサージ電圧の破壊やアバランシェ破壊や逆方向ダイオードのリカバリー遅延時に発生する正孔電流の伝達が容易になるので、これらの耐量が改善される。
因みに、全てのｐ型エピタキシャル埋込層１２３間にｐ型横型リサーフ領域１３０を配置することは必須ではなく、また、全てのｐ型エピタキシャル埋込層１２３に対してｐ型横型リサーフ領域１３０との電気的な接続をとることは必須ではなく、デバイス周縁側についてはｐ型エピタキシャル埋込層１２３をフローティング状態としておいてもよい。最外周側のｐ型エピタキシャル埋込層１２３を内部のｐ型エピタキシャル埋込層１２３と電気的に切り離す趣旨である。
デバイス周辺部では、内部に比べると、加工ミス（たとえばエッチングクラック）などの欠陥が起こり易い。デバイス周縁のｐ型エピタキシャル埋込層１２３が内部のｐ型エピタキシャル埋込層１２３と電気的に接続されていると、デバイス周縁の加工ミスでｐ型エピタキシャル埋込層１２３が他の部材と電気的に接触してしまうことが懸念されるが、最外周側を内部と電気的に切り離すことでその問題は解消される。
また、デバイス周辺部では、加工ミスが起こり易いだけでなく、トレンチ溝形成と埋込み成長時に、周囲環境が内部と異なることにより、溝形成やエピタキシャル成長が内部と周縁で同一にならず特性差が生じ得る。そのような特性差のあるものも内部のものと全て一体的に電気的に接続してしまうと、内部の良好な特性を活かすことができないが、最外周側を内部と電気的に切り離すことでその問題が解消される。
たとえば、第１の仕組みとして、ｐ型横型リサーフ領域１３０を終端部５内に配置しつつ、ｐ型横型リサーフ領域１３０の全体をｐ型エピタキシャル埋込層１２３の領域外に配置する。ｐ型エピタキシャル埋込層１２３の全ての表面部は、ｐ型横型リサーフ領域１３０が存在しないようにするもので、オーバーラップが一切無い最適な形態である。各ｐ型エピタキシャル埋込層１２３の分離部間にｐ型横型リサーフ領域１３０を配置すればよく、必ずしも終端部５の略全面（ｐ型エピタキシャル埋込層１２３の部分を除く）がｐ型横型リサーフ領域１３０で覆われている必要はない。
トレンチ溝形成パターンを図２に示したような略同一サイズ（幅・深さ）、略同一ピッチのレイアウトにすれば、ｐ型横型リサーフ領域１３０のパターン形成についても、略同一サイズ、略同一ピッチのレイアウト採用で実現可能となる。横型リサーフを適用した場合、工程の増加が避けられないけれども、終端部５においてｐ型層同士のオーバーラップを避けてｐ型横型リサーフ領域１３０を形成することで安定した高耐圧化を実現する方を優先している。
ここで、ｐ型エピタキシャル埋込層１２２，１２３は第３の製法を適用して形成する。すなわち、ｐ型エピタキシャル埋込層１２２，１２３（第２導電型のストライプ状のピラー領域）が、デバイスの全域に亘って略同一サイズ（幅・深さ）と略同一ピッチでかつ一定の方向に形成されており、かつトレンチ溝１２１の形成とｐ型（第２導電型）半導体のエピタキシャル成長によって製作される。このとき、ｐ型エピタキシャル埋込層１２２，１２３は、幅３μｍ以下で、アスペクト比１２以上で形成されるものとする。なお、幅の下限は０μｍと言うことはなく、耐圧Ｖｂ、ｐ型エピタキシャル埋込層１２２，１２３やｎ型エピタキシャル層１２４の不純物濃度Ｃに依存し、一例としては１μｍ程度にする。アスペクト比が１２以上の高アスペクトな溝を「掘る」技術としては、たとえばＩＣＰ（Inductively Coupled Plasma）エッチャやＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）の進展で実現できる。あるいは、異方性エッチングやＬＩＧＡプロセスなどのシリコンディープエッチング技術と言った特別な製法を採用してもよい。
このように、第１実施形態の半導体装置１Ａは、ｐ型エピタキシャル埋込層１２２（半導体Ｐ領域）とｎ型エピタキシャル層１２４（半導体Ｎ領域）を交互に繰り返し配置し、逆バイアス時に完全空乏化する素子で、ｎ型エピタキシャル層１２４（第１導電型のピラー領域）は基体全面を覆う一体で形成され、素子部３のｐ型エピタキシャル埋込層１２２（第２導電型のピラー領域）がストライプ状の溝の繰り返しで形成されるものとする。加えて、素子部３を取り囲む終端部５（周辺領域）に、ｐ型エピタキシャル埋込層１２２と同方向・同様の配置関係のｐ型エピタキシャル埋込層１２３を形成する。
つまり、ｐ型エピタキシャル埋込層１２３を、ｐ型エピタキシャル埋込層１２２のストライプの延長方向と同様に延伸し、ストライプの繰返し方向には離間して配置する。このような構造の形成に当たって、ｎ型領域（ｎ型エピタキシャル層１２４）を第１導電型であるｎ型のエピタキシャル基板（ｎ型エピタキシャル層１２０）で形成し、Ｐ領域（ｐ型エピタキシャル埋込層１２２，１２３）は、ｎ型エピタキシャル層１２０にトレンチ溝を形成後に、ｐ型半導体をエピタキシャル成長によりトレンチ溝を埋め込むことで形成する。このとき、トレンチ幅およびトレンチ開口結晶面方位を一定にする。
このような製法・構成を採用することで、トレンチ溝形成およびｐ型エピタキシャル埋込層１２２，１２３の形成の際に、多種多様なシリコン基板結晶面方位を出すことなく、チップ内（つまり素子部３）およびウェーハ全域（つまり終端部５まで）に亘って、ほぼ同じ結晶面方位とトレンチ開口面積比率が実現される。これにより、製作時に安定したスーパージャンクション構造が得られる。パターン最適化検討が容易になるし、パターン設計が仕様によらず簡便になる。素子部３と同じ構造で終端部５が形成されるため、半導体装置１Ａを、工程数の増加なく、安価な製造工程になる。さらに、半導体装置１Ａを越えてウェーハ全面までｐ型エピタキシャル埋込層１２３のストライプ配置を拡張すれば、デバイス辺縁（半導体装置１Ａにおける終端部５の最外周部）のｐ型エピタキシャル埋込層１２３をチャネルストップに利用すると、チャネルストップを別に形成する必要がない（チャネルストップの削減が可能になる）。
たとえば、図２Ｂに示すように、終端部５のｐ型エピタキシャル埋込層１２３用のトレンチ溝を、素子部３のｐ型エピタキシャル埋込層１２２用のトレンチ溝よりも狭くすることを考える。つまり、矢指ａのように、終端部５でのトレンチ溝開口サイズ（幅）を、素子部３でのトレンチ溝開口サイズ（幅）よりも狭くする。しかしながら、トレンチ溝開口サイズ（幅）が狭いと、一般的にエッチング深さが浅くなり、ｐ型エピタキシャル埋込層１２２の深さ方向の寸法が不安定になる。
また、これとは逆に、終端部５のｐ型エピタキシャル埋込層１２３用のトレンチ溝を、素子部３のｐ型エピタキシャル埋込層１２２用のトレンチ溝よりも広くすることを考える。つまり、矢指ｂのように、終端部５でのトレンチ溝開口サイズ（幅）を、素子部３でのトレンチ溝開口サイズ（幅）よりも広くする。しかしながら、トレンチ溝開口サイズ（幅）が広すぎると、換言すればアスペクト比（深さ／幅）が小さすぎると、後のｐ型エピタキシャル埋込層１２３の形成時にエピタキシャル成長でそのトレンチ溝を埋め込めない問題が起こり得る。
また、図示しないが、終端部５におけるｐ型エピタキシャル埋込層１２３用のトレンチ溝の方向を、素子部３のｐ型エピタキシャル埋込層１２２用のトレンチ溝の方向と異なるようにする（たとえば垂直にする）と、基体（ｎ型高濃度基体１１０）の結晶面方位の影響を受け、後のｐ型エピタキシャル埋込層１２３の形成時にエピタキシャル成長でそのトレンチ溝を埋め込めない問題や、異常成長などの不具合が起こり得る。
これに対して、第１実施形態の半導体装置１Ａでは、ｐ型エピタキシャル埋込層１２２，１２３を幅３μｍ以下でアスペクト比１２以上で形成することにより、この問題が解消され、終端部５での特性が安定になり、結果的に終端部５の高耐圧化が図られる。トレンチ溝形成の際、結晶面方位と形状（長手方向を持つ長方形ストライプ）に固定することでエッチング形状が一定に保たれることや、ｐ型半導体のエピタキシャル成長によるトレンチ溝の埋込みの際、結晶面方位と形状が一定のため、エピタキシャル成長条件が安定に保たれることが寄与するからである。
加えて、本実施形態の半導体装置１Ａは、ストライプ（ｐ型エピタキシャル埋込層１２３）の延伸方向と垂直の方向の繰返しの分離の部分（ｎ型エピタキシャル層１２４の表面）にｐ型横型リサーフ領域１３０を選択的に形成して、ｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０のオーバーラップを避けている。このため、ｐ型のリサーフ構造とｐ型の繰返し周辺埋込みエピタキシャルパターンが重なった高濃度な領域が少なくなり、終端部５の主要な箇所で空乏化が適正に得られる。単独のフローティングｐ型埋込み層（ｐ型エピタキシャル埋込層１２３）の電位を安定化させ、逆方向ダイオードのリカバリー特性を改善しつつ、終端部５での高耐圧確保が実現される。半導体装置１Ａの終端部５において、電圧印加時に電界が集中することのない構造が実現され、その結果、全Ｎ領域（ｎ型エピタキシャル層１２０、ｎ型エピタキシャル層１２４）の不純物濃度を多くすることでオン抵抗が低減される。合わせて、ｐ型横型リサーフ領域１３０のパターン形成は、終端部５のｐ型埋込み層（ｐ型エピタキシャル埋込層１２３）のパターンから反転形成することで、パターン配置が容易になる。
トレンチ溝およびｐ型エピタキシャル埋込み構造によるスーパージャンクション構造の周辺領域を持つデバイスが得られるし、高耐圧確保のための周辺フローティング構造のもたらす逆方向ダイオードのリカバリー遅延に対し、リサーフ構造により電位伝達が容易になり改善される。たとえば、誘導性負荷でのスイッチング動作時に生じるサージ電圧の耐量やアバランシェ耐量が改善される。パターン最適化検討が容易になるし、パターン設計が仕様によらず簡便になり、容易なプロセス設計で高耐圧の半導体装置１Ａが得られる。
なお、ｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０とのオーバーラップを抑制する仕組みに関しては、ｐ型エピタキシャル埋込層１２３の形状がストライプ状のものであることは必須ではない。各ｐ型エピタキシャル埋込層１２３の平面形状は、四角形（正方形、菱形、長方形）やその他の角形あるいは円形（楕円を含む）など任意である。任意の形状のｐ型エピタキシャル埋込層１２３を適当に配列（たとえば格子状に配列）したものに適用することもできる。この場合、ｐ型エピタキシャル埋込層１２３の周囲はｎ型エピタキシャル層１２４が囲む構成となる。素子部３については、ストライプ状にするのか任意形状のものを配列するのかは自由であるが、素子部３についても終端部５と同様の形状にするのが好ましい。デバイス全体（素子部３と終端部５）についてトレンチ溝形成の際に同一形態（深さ・形状・ピッチが略同一）にすることで、トレンチ溝とエピタキシャル埋込みで形成する所定形状のピラー構造と周辺高耐圧領域の構造が安定的に作成可能な構造とするためである。
＜第２実施形態＞
図３〜図３Ｂは、第２実施形態の半導体装置１Ｂを説明する図である。ここで図３および図３Ａは、第２実施形態の半導体装置１Ｂの概略構成を模式的に示す図である。図３（１）および図３Ａ（１）は半導体装置１ＢのＸＹ平面図であり、図３（２）および図３Ａ（２）はそれぞれ図３（１）、図３Ａ（１）におけるＡ−Ａ'線のＸＺ断面図である。図３Ｂは、第２実施形態におけるスーパージャンクション構造に横型リサーフ構造を適用する場合の悪影響を説明する図である。
第２実施形態の半導体装置１Ｂは、第１実施形態の仕組みを基本的に適用しつつ、終端部５のｐ型エピタキシャル埋込層１２３に関して、若干の変形を加えている。その変形の基本的な考え方は、終端部５のｐ型エピタキシャル埋込層１２３の内、ストライプの長手方向の素子部３から延在している部分は、少なくとも１ヶ所以上構造的に分離されている点にある。素子部３のｐ型エピタキシャル埋込層１２２から延伸（延在）する部分のものについては、その延伸方向には構造的に分離して配置し、その分離部間にｎ型エピタキシャル層１２４を配置するのである。つまり、終端部５に注目すると、ストライプの長手方向（Ｙ方向）への延長が素子部３（デバイス本体）と終端部５（周辺構造部）において一端途切れているが、その後略同一ピッチと幅でＹ方向へ延伸されていることと、長手方向（Ｙ方向）と垂直のＸ方向にも素子部３と略同一ピッチと幅で並列されていることに特徴を持つ。Ａ−Ａ'線のＸＺ断面図は、第１実施形態と相違ない。図では、素子部３からの延伸部分におけるストライプの配列方向についてはｐ型横型リサーフ領域１３０を形成していないが、第１実施形態と同様にｐ型横型リサーフ領域１３０を配してもよい。
延伸方向の分離部間の距離は、適当に決めればよく、ｐ型エピタキシャル埋込層１２２，１２３の幅や配列ピッチと異なっていてよい。その延伸方向の分離部についても、ストライプの繰返しの配列方向の分離部と同様に、ｐ型のリサーフ領域（ｐ型横型リサーフ領域１３０）を選択的に形成する。分離部分にｐ型のリサーフ領域を形成すれば、ｐ型エピタキシャル埋込層１２３とのオーバーラップが少なくなる利点がある。長手方向（Ｙ方向）と垂直のＸ方向におけるｐ型エピタキシャル埋込層１２３間に配置しているｐ型横型リサーフ領域１３０との区別のため、ストライプ長手方向の分離部に配置されるｐ型のリサーフ領域をｐ型横型リサーフ領域１３０_2とする。このことは、後述する他の実施形態の内、同様の構造を持つものでも同様である。
第２実施形態の半導体装置１Ｂにおいても終端部５に空乏層延伸機能を持つｐ型横型リサーフ領域１３０を配置するが、このとき、第１実施形態でも説明したように、ｐ型ピラー領域とｐ型横型リサーフ領域の重なる領域は不純物がそれぞれより導入され過剰な（高濃度な）ｐ型となることにより、図３Ｂに示す第３比較例（その２）の半導体装置１Ｚ_2のように、空乏化条件を満たさなくなることに繋がり、実際に期待される高耐圧化が得られなくなる。その解消策として、終端部５においてｐ型エピタキシャル埋込層１２３を避けるようにｐ型のリサーフ領域（ｐ型横型リサーフ領域１３０）を選択的に形成する点では、ｐ型ピラーとの重なりを抑制し終端部５の主要な箇所で空乏化を得る第１実施形態と考え方に相違はない。終端部５においてｐ型層同士のオーバーラップを避けてｐ型横型リサーフ領域１３０を形成することで安定した高耐圧化が実現される点では第１実施形態と同様の効果が得られる。
ここで、図３に示す第２実施形態（第１例）の半導体装置１Ｂ_1は、ｐ型エピタキシャル埋込層１２２から延伸されたｐ型エピタキシャル埋込層１２３を、各延伸方向において１箇所で分離している態様である。この場合、その分離部は素子部３と終端部５の境界部に設定するのがよい。「各延伸方向において１箇所」とは、素子部３と一方の延伸方向でのデバイス周縁の間および素子部３と反対側の延伸方向でのデバイス周縁の間において、ｐ型エピタキシャル埋込層１２３の分離が１箇所であることを意味する。図示しないが、一方の延伸方向と反対側の延伸方向の何れか一方のみが１箇所で分離されていてもよい、つまりストライプの長手方向において分離の状況が非対称であってもよい。図３に示した構造にすることで、終端部５の耐圧確保に必要なストライプの延伸方向の長さを最小で実現できる構成になる。
図３Ａに示す第２実施形態（第２例）の半導体装置１Ｂ_2は、ｐ型エピタキシャル埋込層１２２から延伸されたｐ型エピタキシャル埋込層１２３を、各延伸方向において複数箇所で分離している態様である。つまり、ストライプの延伸方向に、短めのストライプ状のｐ型エピタキシャル埋込層１２３を複数の繰返しで配置している。この場合、それら分離部の内の１つ目は素子部３と終端部５の境界部に設定するのがよい。「各延伸方向において複数箇所」とは、素子部３と一方の延伸方向でのデバイス周縁の間および素子部３と反対側の延伸方向でのデバイス周縁の間において、ｐ型エピタキシャル埋込層１２３の分離が２箇所以上であることを意味する。図示しないが、一方の延伸方向と反対側の延伸方向の何れか一方のみが複数箇所で分離されていてもよい、つまりストライプの長手方向において分離の状況が非対称であってもよい。図３Ａに示した構造にすることで、ストライプ延伸方向への空乏層の伸びを変化させることができ、電界集中をさらに抑制できるため、終端部５の耐圧をより高く変化し得る。これにより、耐圧のマージンをさらに拡大することが可能となる。
図３Ａでは、ストライプの配列方向における終端部５でのｐ型エピタキシャル埋込層１２３の長さは、ストライプの延伸方向における素子部３のｐ型エピタキシャル埋込層１２２と終端部５のｐ型エピタキシャル埋込層１２３の合成した長さ（分離部を含めた全体的な長さ）よりも短くしているが、このことは必須ではなく、同一長にしてもよい。短くしたのは、素子部３（セル部）からみて 概略等距離に端部があることで目的を達せられると考えたことのよる。短くせずに、全体にｐ型エピタキシャル埋込層１２３（トレンチ溝１２１へのエピタキシャル成長による埋込み）での終端構造を配置することも物理的には可能である。ただしこの場合、たとえば、寄生容量が増えるなど、何らかの副作用の可能性があり得る。
＜第３実施形態＞
図４および図４Ａは、第３実施形態の半導体装置１Ｃを説明する図であって、第３実施形態の半導体装置１Ｃの概略構成を模式的に示す図である。図４（１）および図４（１）は半導体装置１ＣのＸＹ平面図であり、図４（２）および図４Ａ（１）はそれぞれ図４（１）および図４Ａ（１）におけるＡ−Ａ'線のＸＺ断面図である。
第３実施形態の半導体装置１Ｃは、ｐ型エピタキシャル埋込層１２３の構造に関して第１実施形態の仕組みを基本的に適用しつつ、終端部５のｐ型横型リサーフ領域１３０に関して、若干の変形を加えている。その変形の基本的な考え方は、ｐ型横型リサーフ領域１３０の形成に当たり、第２の仕組みとして、ｐ型横型リサーフ領域１３０を終端部５内に配置しつつ、ｐ型エピタキシャル埋込層１２３の少なくとも一部の表面部ではｐ型横型リサーフ領域１３０に開口部１３２を形成することに特徴がある。開口部１３２をｐ型エピタキシャル埋込層１２３と対応する位置に設けるのである。
要するに、素子部３の周辺において、終端部５の略全面（ｐ型エピタキシャル埋込層１２３の部分を除く）がｐ型横型リサーフ領域１３０で覆われている状態つまり大局的にはｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０がオーバーラップするように形成される場合に、ｐ型エピタキシャル埋込層１２３の表面部のｐ型横型リサーフ領域１３０に開口部１３２が形成されていると言うことである。ｐ型エピタキシャル埋込層１２３の表面部のｐ型横型リサーフ領域１３０に開口部１３２を形成すれば、その開口部１３２の部分ではオーバーラップしないことになる。ｐ型横型リサーフ領域１３０とｐ型エピタキシャル埋込層１２３とのオーバーラップを少なくする（好ましくは避ける）には、開口部１３２のサイズ（本例では特に幅）は、ｐ型エピタキシャル埋込層１２３のサイズよりも大きくするのがよい。
ここで、図４に示す第３実施形態（第１例）の半導体装置１Ｃ_1は、ｐ型エピタキシャル埋込層１２３の配列方向の分離部（ｎ型エピタキシャル層１２４の部分）に関して各別に開口部１３２を形成しているとともに、ｐ型エピタキシャル埋込層１２２から延伸された各ｐ型エピタキシャル埋込層１２３に対しても各別に開口部１３２を形成している態様である。この場合、素子部３と終端部５との境界部については、図示のようにｐ型横型リサーフ領域１３０を配置してもよいし、図示しないが素子部３の開口部１３２とｐ型エピタキシャル埋込層１２３についての各別の開口部１３２を連続させてもよい。
図４Ａに示す第３実施形態（第２例）の半導体装置１Ｃ_2は、ｐ型エピタキシャル埋込層１２３の配列方向の分離部（ｎ型エピタキシャル層１２４の部分）に関しては各別に開口部１３２を形成しているが、ｐ型エピタキシャル埋込層１２２から延伸された各ｐ型エピタキシャル埋込層１２３に対して連続する１つの開口部１３２を形成している態様である。この場合、素子部３と終端部５との境界部については、図示のようにｐ型横型リサーフ領域１３０を配置してもよいし、図示しないが素子部３の開口部１３２と各ｐ型エピタキシャル埋込層１２３についての１つの開口部１３２を連続させてもよい。
なお、図４および図４Ａの平面図において、ｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０とのオーバーラップ部分は、ｐ型横型リサーフ領域１３０側が下層でｐ型エピタキシャル埋込層１２３側が上層のように示しているが、これは作図上の都合であって、実際には、ｐ型横型リサーフ領域１３０側が上層でｐ型エピタキシャル埋込層１２３側が下層となり、そのオーバーラップ部分では不純物濃度が高くなる。
何れの態様においても、終端部５においてｐ型エピタキシャル埋込層１２３を避けるようにｐ型のリサーフ領域（ｐ型横型リサーフ領域１３０）を選択的に形成する点では、ｐ型ピラーとの重なりを抑制し終端部５の主要な箇所で空乏化を得る第１実施形態と考え方に相違はない。終端部５においてｐ型層同士のオーバーラップを避けてｐ型横型リサーフ領域１３０を形成することで安定した高耐圧化が実現される点では第１実施形態と同様の効果が得られる。ただし、第１例と第２例を比べた場合、第１例の方がｐ型横型リサーフ領域１３０の面積が広く高耐圧化の点では有利である。
＜第４実施形態＞
図５および図５Ａは、第４実施形態の半導体装置１Ｄを説明する図であって、第４実施形態の半導体装置１Ｄの概略構成を模式的に示す図である。図５（１）および図５（１）は半導体装置１ＤのＸＹ平面図であり、図５（２）および図５Ａ（１）はそれぞれ図５（１）および図５Ａ（１）におけるＡ−Ａ'線のＸＺ断面図である。
第４実施形態の半導体装置１Ｄは、ｐ型エピタキシャル埋込層１２３の構造に関して第２実施形態の仕組みを基本的に適用しつつ、終端部５のｐ型横型リサーフ領域１３０に関して、第３実施形態と同様の変形を加えている。
ここで、図５に示す第４実施形態（第１例）の半導体装置１Ｄ_1は、ｐ型エピタキシャル埋込層１２２から延伸されたｐ型エピタキシャル埋込層１２３を１箇所で分離している第２実施形態（第１例）と同様の構造を持ち、ｐ型エピタキシャル埋込層１２２から延伸された各ｐ型エピタキシャル埋込層１２３に対して各別に開口部１３２をｐ型横型リサーフ領域１３０に形成している第３実施形態（第１例）の構造を持つ。
図５Ａに示す第４実施形態（第２例）の半導体装置１Ｄ_2は、ｐ型エピタキシャル埋込層１２２から延伸されたｐ型エピタキシャル埋込層１２３を複数箇所で分離している第２実施形態（第２例）と同様の構造を持ち、ｐ型エピタキシャル埋込層１２２から延伸された各ｐ型エピタキシャル埋込層１２３に対して１つの開口部１３２をｐ型横型リサーフ領域１３０に形成している第３実施形態（第２例）の構造を持つ。特に、複数箇所で分離された各ｐ型エピタキシャル埋込層１２３に対して、分離ごとに連続する１つの開口部１３２をｐ型横型リサーフ領域１３０に形成している。延伸方向の分離部については、その分離部の表面部をｐ型横型リサーフ領域１３０から延在した層（延長層）で連続的に覆っている。
なお、図５および図５Ａの平面図において、ｐ型エピタキシャル埋込層１２３とｐ型横型リサーフ領域１３０とのオーバーラップ部分は、ｐ型横型リサーフ領域１３０側が下層でｐ型エピタキシャル埋込層１２３側が上層のように示しているが、これは作図上の都合であって、実際には、ｐ型横型リサーフ領域１３０側が上層でｐ型エピタキシャル埋込層１２３側が下層となり、そのオーバーラップ部分では不純物濃度が高くなる。
図示しないが、ｐ型エピタキシャル埋込層１２２から延伸されたｐ型エピタキシャル埋込層１２３を１箇所で分離している第２実施形態（第１例）と同様の構造を持ち、ｐ型エピタキシャル埋込層１２２から延伸された各ｐ型エピタキシャル埋込層１２３に対して１つの開口部１３２をｐ型横型リサーフ領域１３０に形成している第３実施形態（第２例）の構造を持つようにしてもよい。また、ｐ型エピタキシャル埋込層１２２から延伸されたｐ型エピタキシャル埋込層１２３を複数箇所で分離している第２実施形態（第２例）と同様の構造を持ち、ｐ型エピタキシャル埋込層１２２から延伸された各ｐ型エピタキシャル埋込層１２３に対して各別に開口部１３２をｐ型横型リサーフ領域１３０に形成している第３実施形態（第１例）の構造を持つようにしてもよい。
何れの態様においても、ストライプの延伸方向の分離およびストライプの延伸と垂直方向の繰返しの分離部のそれぞれの部分にｐ型のリサーフ領域を選択的に形成するものである。終端部５においてｐ型エピタキシャル埋込層１２３を避けるようにｐ型のリサーフ領域（ｐ型横型リサーフ領域１３０）を選択的に形成する点では、ｐ型ピラーとの重なりを抑制し終端部５の主要な箇所で空乏化を得る第１実施形態と考え方に相違はない。終端部５においてｐ型層同士のオーバーラップを避けてｐ型横型リサーフ領域１３０を形成することで安定した高耐圧化が実現される点では第１実施形態と同様の効果が得られる。ただし、第３実施形態で述べたように、各ｐ型エピタキシャル埋込層１２３に対して各別に開口部１３２をｐ型横型リサーフ領域１３０に形成する方がｐ型横型リサーフ領域１３０の面積が広く高耐圧化の点では有利である。
＜第５実施形態＞
図６は、第５実施形態の半導体装置１Ｅを説明する図であって、第５実施形態の半導体装置１Ｅの概略構成を模式的に示す図である。図６（１）は半導体装置１ＥのＸＹ平面図であり、図６（２）は図６（１）におけるＡ−Ａ'線のＸＺ断面図である。
第５実施形態の半導体装置１Ｅは、ｐ型エピタキシャル埋込層１２３の構造に関して第１実施形態の仕組みを基本的に適用しつつ、終端部５のｐ型横型リサーフ領域１３０を取り外している。
素子部３においてスーパージャンクション構造を構成するトレンチ溝とそれを埋め込んだｐ型エピタキシャル埋込層１２２は図中のＹ方向に延伸され並列された構成になっている。さらに終端部５に注目すると、長手方向（Ｙ方向）への延長が素子部３のみならず、終端部５まで延伸されていることと、ストライプの長手方向だけでなくそれと垂直のＸ方向にも素子部３と略同一ピッチと幅でｐ型エピタキシャル埋込層１２３が並列されていることに特徴を持つ。このような構成にすることで、第１実施形態で説明したように、トレンチ溝形成およびｐ型シリコンエピタキシャル成長の際に、多種多様なシリコン基板結晶面方位を出すことなく、素子部３および終端部５のデバイス全域（あるいはウェーハ全域）に亘ってほぼ同じ結晶面方位とトレンチ開口面積比率が実現される。これにより製作時に安定したスーパージャンクション構造が得られる。また、ｐ型横型リサーフ領域１３０を備えていないので、耐圧の面では第１実施形態よりも劣るが、横型リサーフ領域の形成工程が不要であり、安価でかつ素子構造プロセスとの親和性のよい構造になる。
＜第６実施形態＞
図７は、第６実施形態の半導体装置１Ｆを説明する図であって、第６実施形態の半導体装置１Ｆの概略構成を模式的に示す図である。図７（１）は第６実施形態（第１例）のＸＹ平面図であり、図７（２）は第６実施形態（第２例）のＸＹ平面図である。
第６実施形態の半導体装置１Ｆは、ｐ型エピタキシャル埋込層１２３の構造に関して第２実施形態の仕組みを基本的に適用しつつ、終端部５のｐ型横型リサーフ領域１３０を取り外している。ここで、図７（１）に示す第６実施形態（第１例）の半導体装置１Ｆ_1は、ｐ型エピタキシャル埋込層１２２から延伸されたｐ型エピタキシャル埋込層１２３を１箇所で分離している第２実施形態（第１例）の半導体装置１Ｂからｐ型横型リサーフ領域１３０を取り外した形態である。図７（２）に示す第６実施形態（第２例）の半導体装置１Ｆ_2は、ｐ型エピタキシャル埋込層１２２から延伸されたｐ型エピタキシャル埋込層１２３を複数箇所で分離している第２実施形態（第２例）の半導体装置１Ｂからｐ型横型リサーフ領域１３０を取り外した形態である。
第２実施形態で述べたように、素子部３に注目すると、ストライプの長手方向（Ｙ方向）への延長が素子部３と終端部５において一端途切れているが、その後略同一ピッチと幅でＹ方向へ延伸されていることと、長手方向と垂直のＸ方向にも素子部３と略同一ピッチと幅で並列されていることに特徴を持つ。このような構成にすることで、トレンチ溝形成およびｐ型シリコンエピタキシャル成長の際に、多種多様なシリコン基板結晶面方位を出すことなく、素子部３および終端部５のデバイス全域（あるいはウェーハ全域）に亘ってほぼ同じ結晶面方位とトレンチ開口面積比率が実現される。これにより製作時に安定したスーパージャンクション構造が得られる。また、ｐ型横型リサーフ領域１３０を備えていないので、耐圧の面では第２実施形態よりも劣るが、横型リサーフ領域の形成工程が不要であり、安価でかつ素子構造プロセスとの親和性のよい構造になる。
＜製法＞
図８〜図８Ａは、本実施形態の半導体装置１の製造方法の一手法を説明する図である。図では、ｐ型横型リサーフ領域１３０を備えている第１〜第４実施形態の半導体装置１Ａ〜１Ｄにおける、素子部３（その中心当たり）と、素子部３〜終端部５（各実施形態の図のＡ−Ａ'線断面に相当）について示す。各図において、左側の（＊−１）は素子部３の中央部であり、右側の（＊−２）は素子部３〜終端部５やその境界部である。左側の（＊−１）と右側の（＊−２）を纏めて言うときには（＊）と記す。一部の図はｎ型高濃度基体１１０は割愛して示す。
先にも述べたように、厚いエピタキシャル層（ｎ型エピタキシャル層１２０）にトレンチ溝を形成し、一旦形成したトレンチ溝を不純物を含んだシリコンエピタキシャル成長で再度埋め戻すトレンチ形成エピタキシャル埋戻し製法（第３の製法）を適用して、ｐ型エピタキシャル埋込層１２２，１２３を形成する。トレンチ溝形成と埋込み成長回数を１回にすることが可能である。このとき本実施形態では、ｎ型高濃度基体１１０上の素子部３および終端部５となる全面にｎ型エピタキシャル層１２０を所望の厚さに形成し、その後、素子部３と終端部５について、同一寸法のトレンチ溝１２１を形成することで、隣接するトレンチ溝１２１間に先ずｎ型エピタキシャル層１２４を形成する。そして、素子部３と終端部５の各トレンチ溝１２１について、同時に（一度に）、ｐ型半導体をエピタキシャル成長させて埋め込むことで、ｐ型エピタキシャル埋込層１２２，１２３を形成する。
先ず、ドレイン層をなすｎ型高濃度基体１１０上にｎ型エピタキシャル層１２０を形成する。そのときの不純物濃度は、たとえば５Ｅ１４〜１Ｅ１６ions／cm^3程度にする。そして、素子部３と終端部５の双方について、ｎ型高濃度基体１１０上に形成されたｎ型エピタキシャル層１２０内に、最終的に要求されるｐ型エピタキシャル埋込層１２２，１２３の幅Ｗ・深さＤを満たすようなアスペクト比で、フォトレジストや酸化膜ハードマスクなどを用いてトレンチ形状の溝（トレンチ溝１２１）をエッチング処理にて形成する（図８（１））。このとき、ｐ型エピタキシャル埋込層１２２，１２３用のトレンチ溝１２１は、デバイスの全域に亘って略同一サイズと略同一ピッチでかつ一定の方向に形成する（トレンチ溝１２１の幅および繰返しピッチを全領域で一定にする）。また、好ましくは、ｐ型エピタキシャル埋込層１２２，１２３が、幅３μｍ以下（かつ１μｍ以上）となるような溝幅で、アスペクト比１２以上の溝深さで形成する。
その後、ｐ型半導体をエピタキシャル成長にてトレンチ溝１２１に埋め込むことでスーパージャンクション構造を形成する。たとえば、トレンチ溝１２１を埋め込むように、後にｐ型エピタキシャル埋込層１２２，１２３をなすｐ型エピタキシャル埋込層１２５をエピタキシャル成長させる（図８（２））。さらに、ｐ型エピタキシャル埋込層１２２，１２３をなすｐ型半導体がトレンチ溝１２１に埋め込まれた後には、ＣＭＰ（Chemical Mechanical Polishing ：化学機械研磨）技術などにて、ｎ型エピタキシャル層１２４の表面が露出するまでｐ型エピタキシャル埋込層１２５を後退させ、表面を鏡面処理に仕上げることで、トレンチ溝１２１に埋め込まれたｐ型エピタキシャル埋込層１２２，１２３を得る（図８（３））。
こうすることで、ｎ型高濃度基体１１０上に形成されたｎ型エピタキシャル層１２０内において、ｐ型エピタキシャル埋込層１２２，１２３とｎ型エピタキシャル層１２４が交互に略同一幅・略同一ピッチで繰り返し配置されているスーパージャンクション構造となる。ｎ型エピタキシャル層１２４は、ｎ型エピタキシャル層１２０そのもので形成されている。ｐ型エピタキシャル埋込層１２２，１２３は、ｎ型エピタキシャル層１２０に対して形成したトレンチ溝１２１が所定濃度の不純物を含んだｐ型半導体のエピタキシャル成長による埋め込まれることで形成される。トレンチ溝１２１は、デバイスの全域に亘って略同一サイズと略同一ピッチでかつ一定の方向に形成されているので、ｐ型エピタキシャル埋込層１２２，１２３も、デバイスの全域に亘り、略同一サイズと略同一ピッチでかつ一定の方向に、トレンチ溝１２１に対するｎ型半導体のエピタキシャル形成によって形成される。
ＣＭＰ技術などにて表面を鏡面処理に仕上げた後には、終端部５の周縁のｎ型エピタキシャル層１２０の表面部にチャネルストッパ１４０を形成する。さらに、終端部５側については、所定濃度の不純物を含むｐ型半導体をｐ型エピタキシャル埋込層１２３を避けるようにマスクしてｎ型エピタキシャル層１２４（ｎ型エピタキシャル層１２０）の表面に注入する。つまり、フォトレジストマスクなどでパターニングを行ない、終端部５のみにｐ型横型リサーフ領域１３０をなす所定濃度のｐ型半導体をイオン注入する（図８（４−１），（４−２））。こうすることで、ｐ型エピタキシャル埋込層１２３のストライプの分離部にｐ型横型リサーフ領域１３０が選択的に形成される（図８Ａ（５−１），（５−２））。終端部５のみで、また必要に応じてｐ型エピタキシャル埋込層１２３の上層に開口部１３２が形成されるように、ｎ型エピタキシャル層１２０を覆うｐ型横型リサーフ領域１３０を形成する。
このときのマスクのパターニングは、少なくとも素子部３の全体を覆うとともに、終端部５側では各ｐ型エピタキシャル埋込層１２３の少なくとも一部を覆うものとする。好ましくは、ｐ型エピタキシャル埋込層１２３に対応する位置の覆う部分を、ｐ型エピタキシャル埋込層１２３よりもサイズ（本例では特にストライプ配列方向の幅）を大きくするのがよい。つまり、ｐ型エピタキシャル埋込層１２３やｐ型エピタキシャル埋込層１２３を取り囲む開口部１３２の部分も覆うものとする。ｐ型エピタキシャル埋込層１２３の少なくとも一部を覆うことでｐ型エピタキシャル埋込層１２３の表面部には開口部１３２が形成されオーバーラップが少なくなるし、ｐ型エピタキシャル埋込層１２３よりもサイズを大きくするとオーバーラップが回避される。
さらに、素子部３側については、図８Ａ（６−１），（６−２）に示すように、ベース領域、ゲート絶縁膜、ゲート電極、ソース領域、ソース電極などのＭＯＳＦＥＴをなす各種の要素を形成してスーパージャンクション構造のＭＯＳＦＥＴを完成させる。たとえば、ｐ型エピタキシャル埋込層１２２のｎ型高濃度基体１１０側とは反対側の表面に、ｐ型エピタキシャル埋込層１２２と位置整合するようにマスクして、所定濃度の不純物を含むｐ型半導体を注入する。こうすることで、ｐ型エピタキシャル埋込層１２２に接続するように選択的にｐ型ベース領域１２６が形成される。
さらに、図８Ａ（７−１），（７−２）に示すように、そのｐ型ベース領域１２６の表面部に、選択的にｎ＋ソース領域（ソース領域）を形成する。このｎ＋ソース領域とｐ型ベース領域１２６の各表面に接するようにソース電極（第２の主電極）を形成する。終端部５の表面に、ｐ型横型リサーフ領域１３０上の一部の領域（素子部３との境界部のｐ型横型リサーフ領域１３０）を除いて絶縁膜１４２を形成する。またｎ型エピタキシャル層１２０のソース電極と同じ表面側において、隣り合うｐ型ベース領域１２６に挟まれたｎ型エピタキシャル層１２４の表面と前記隣り合うｐ型ベース領域１２６およびｎ＋ソース領域の表面にゲート絶縁膜を介してゲート（制御電極）をソース電極に囲まれるように形成する。このとき、終端部５の絶縁膜１４２上にもゲート絶縁膜１４４を形成する。また、素子部３と終端部５について、それらのほぼ全面を覆うようにソース電極１４８を形成する。これにより、ｐ型横型リサーフ領域１３０がｐ型ベース領域１２６を介してソース電極１４６と電気的に接続される。
ｐ型横型リサーフ領域１３０を備えていない第５・第６実施形態の半導体装置１Ｅ，１Ｆの製造方法については図示しないが、前述の製法においてｐ型横型リサーフ領域１３０の形成工程を割愛すればよい。
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
たとえば、各実施形態では、ｐ型エピタキシャル埋込層１２２，１２３（つまりトレンチ溝１２１）の底面がｎ型高濃度基体１１０に到達していないが、その底面がｎ型高濃度基体１１０に到達している構造としてもよい。
各実施形態では、トレンチ溝１２１に埋め込む半導体領域をｐ型の半導体領域にしているが、ｎ型の半導体領域でもよい。つまり、ｎ型高濃度基体１１０に配置されたｐ型の単結晶半導体層にトレンチ溝１２１を形成して、トレンチ溝１２１にｎ型のエピタキシャル層を埋め込む構造としてもよい。
各実施形態では、ｎ型の半導体基板（ｎ型高濃度基体１１０）を用いているがｐ型の半導体基板でもよい。この場合、スーパージャンクション構造として次の２種を適用できる。すなわち、ｐ型の半導体基板上に配置されたｐ型の単結晶半導体層にトレンチ溝１２１を形成して、トレンチ溝１２１にｎ型のエピタキシャル層を埋め込んだ構造と、ｐ型の半導体基板上に配置されたｎ型の単結晶半導体層にトレンチ溝１２１を形成して、そのトレンチ溝１２１にｐ型のエピタキシャル層を埋め込んだ構造である。
スーパージャンクション構造上に配置されるスイッチングデバイスの一例であるＭＯＳＦＥＴとして、シリコン表面をチャネルとする横型ＭＯＳＦＥＴとの組み合わせで示したが、これには限定されない。比較的浅いトレンチ溝の内壁にゲート酸化およびゲート金属を形成された縦型ＭＯＳＦＥＴとしてもよい。
各実施形態では、ゲート絶縁膜がシリコン酸化膜を含むＭＯＳ型であるが、これに限定されず、ゲート絶縁膜がシリコン酸化膜以外の絶縁膜（たとえば高誘電体膜）からなるＭＩＳ（Metal Insulator Semiconductor ）型であってもよい。
各実施形態では、パワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を例示したが、スーパージャンクション構造を適用することが可能な半導体装置ならば、前記の各実施形態を適用できる。たとえば、ＩＧＢＴ（Insulated Gate Bipolar Transistor ：絶縁ゲートバイポーラトランジスタ）、ＳＢＴ（Schottky Barrier Diode）、通常のバイポーラトランジスタやダイオードなど、高耐圧化と大電流容量化を両立させるための半導体構造にも適用可能である。
各実施形態は、半導体材料としてシリコン（Ｓｉ）を用いた半導体装置であるが、材料（基材）はこれに限らない。他の材料としては、たとえば、シリコンカーバイト（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、などの化合物半導体の他、ダイアモンドを用いることもできる。
第１比較例の半導体装置の概略構造を示す断面図である。 第２比較例の半導体装置の概略構造を示す平面図である。 第１実施形態の半導体装置の概略構成を示す図である。 スーパージャンクション構造に横型リサーフ構造を適用する場合の悪影響を説明する図である。 第３の製法を適用する場合におけるスーパージャンクション構造のトレンチ溝幅と結晶面方位を変えた場合の悪影響を説明する図である。 第２実施形態（第１例）の半導体装置の概略構成を示す図である。 第２実施形態（第２例）の半導体装置の概略構成を示す図である。 第２実施形態におけるスーパージャンクション構造に横型リサーフ構造を適用する場合の悪影響を説明する図である。 第３実施形態（第１例）の半導体装置の概略構成を示す図である。 第３実施形態（第２例）の半導体装置の概略構成を示す図である。 第４実施形態（第１例）の半導体装置の概略構成を示す図である。 第４実施形態（第２例）の半導体装置の概略構成を示す図である。 第５実施形態の半導体装置の概略構成を示す図である。 第６実施形態の半導体装置の概略構成を示す図である。 第１〜第４実施形態の半導体装置の製造方法の一手法を説明する図（その１）である。 第１〜第４実施形態の半導体装置の製造方法の一手法を説明する図（その２）である。
符号の説明
１…半導体装置、１０…ｎ型高濃度基体、１１０…ｎ型高濃度基体（第１導電型の第１の半導体領域）、１２０…ｎ型エピタキシャル層（第１導電型の第２の半導体領域）、１２１…トレンチ溝（ｐｎピラー対用）、１２２，１２３…ｐ型エピタキシャル埋込層（第２導電型の第２のピラー領域）、１２４…ｎ型エピタキシャル層（第１導電型の第１のピラー領域）、１２５…ｐ型エピタキシャル埋込層、１２６…ｐ型ベース領域（第２導電型の第３の半導体領域）、１３０…ｐ型横型リサーフ領域、１３２…開口部、２…素子セル、３…素子部、５…終端部

Claims (12)

  1. 第１の電極側に配置された第１導電型の第１の半導体領域と、
    前記第１の半導体領域の前記第１の電極とは反対側に配置される第２の電極側の表面に沿って、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に、素子部およびその周囲の終端部に設けられている第２の半導体領域と、
    前記終端部における前記第２の半導体領域の前記第１の半導体領域とは反対側の表面部に配置された第２導電型の横型リサーフ領域と、
    を備え、
    前記終端部における前記第２のピラー領域のそれぞれの表面部は、その少なくとも一部に前記横型リサーフ領域が存在しない
    半導体装置。
  2. 前記横型リサーフ領域の前記第２のピラー領域と対応する位置には、当該第２のピラー領域のサイズよりも大きな開口部が形成されている
    請求項１に記載の半導体装置。
  3. 前記第２のピラー領域のそれぞれは、前記第２の半導体領域に形成された各トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込むことにより形成されており、
    前記第１のピラー領域のそれぞれは、前記第２のピラー領域に挟まれた領域で形成されており、
    前記第２のピラー領域は、前記第２の半導体領域の前記素子部と前記終端部の全面に亘って同一方向に同一深さでストライプ状に配列されており、前記素子部と前記終端部の同一深さ位置において配列方向の幅および配列ピッチは同一である
    請求項１にまたは２記載の半導体装置。
  4. 前記第２のピラー領域の内の前記素子部からのストライプの長手方向に延在した前記終端部のものは、少なくとも１ヶ所以上構造的に分離されており、
    各ストライプの分離されている部分に対して連続的に、前記横型リサーフ領域が存在する
    請求項１〜３の内の何れか一項に記載の半導体装置。
  5. 第１の電極側に配置された第１導電型の第１の半導体領域と、
    前記第１の半導体領域の前記第１の電極とは反対側に配置される第２の電極側の表面に沿って、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に、素子部およびその周囲の終端部に設けられている第２の半導体領域と、
    を備え、
    前記第２のピラー領域のそれぞれは、前記第２の半導体領域に形成された各トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込むことにより形成されており、
    前記第１のピラー領域のそれぞれは、前記第２のピラー領域に挟まれた領域で形成されており、
    前記第２のピラー領域は、前記第２の半導体領域の前記素子部と前記終端部の全面に亘って同一方向に同一深さでストライプ状に配列されており、前記素子部と前記終端部の同一深さ位置において配列方向の幅および配列ピッチは同一である
    半導体装置。
  6. 前記第２のピラー領域の内の前記素子部からのストライプの長手方向に延在した前記終端部のものは、少なくとも１ヶ所以上構造的に分離されている
    請求項３〜５の内の何れか一項に記載の半導体装置。
  7. 延在した一方の前記終端部において、２ヶ所以上で構造的に分離されている
    請求項６に記載の半導体装置。
  8. 前記素子部と前記終端部の前記第１のピラー領域のそれぞれは、不純物濃度が同一となるように形成されており、
    前記素子部と前記終端部の前記第２のピラー領域のそれぞれは、不純物濃度が同一となるように形成されている
    請求項１〜７の内の何れか一項に記載の半導体装置。
  9. 第１導電型の第１の半導体領域の表面に沿って、第１導電型の第１のピラー領域および第２導電型の第２のピラー領域の対が交互に素子部およびその周囲の終端部に設けられている第１導電型の第２の半導体領域を形成する工程と、
    前記素子部の全体を覆うとともに前記終端部の前記第２のピラー領域のそれぞれの少なくとも一部を覆うマスクを使用して、前記終端部における前記第２の半導体領域の前記第１の半導体領域とは反対側の表面部に第２導電型の横型リサーフ領域を形成する工程と、
    を備えている半導体装置の製造方法。
  10. 前記マスクの前記終端部の前記第２のピラー領域のそれぞれを覆う部分は、前記第２のピラー領域のサイズよりも大きい
    請求項９に記載の半導体装置の製造方法。
  11. 第１導電型の第１の半導体領域上に第１導電型の第２の半導体領域を形成する工程と、
    前記第２の半導体領域の素子部およびその周囲の終端部に、同一方向に同一深さでストライプ状にトレンチ溝を形成して第１導電型の第１のピラー領域を形成する工程と、
    前記トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込むことにより第２導電型の第２のピラー領域を形成する工程と、
    を備えている半導体装置の製造方法。
  12. 前記第１の半導体領域上の前記素子部および前記終端部となる全面に前記第２の半導体領域を形成し、
    前記第１のピラー領域は、前記第２の半導体領域の前記素子部および前記終端部に、同一方向に同一深さでストライプ状にトレンチ溝を形成して、隣接するトレンチ溝間に形成し、
    前記第２のピラー領域は、前記素子部および前記終端部の各トレンチ溝を同時に前記エピタキシャル成長により埋め込むことにより形成する
    請求項９〜１１の内の何れか一項に記載の半導体装置の製造方法。
JP2008205325A 2008-08-08 2008-08-08 半導体装置およびその製造方法 Pending JP2010040973A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2008205325A JP2010040973A (ja) 2008-08-08 2008-08-08 半導体装置およびその製造方法
TW098122828A TW201007947A (en) 2008-08-08 2009-07-06 Semiconductor device and method of manufacturing the same
US12/498,674 US8395230B2 (en) 2008-08-08 2009-07-07 Semiconductor device and method of manufacturing the same
KR1020090071834A KR20100019345A (ko) 2008-08-08 2009-08-05 반도체 장치 및 그 제조 방법
CN200910159262A CN101645458A (zh) 2008-08-08 2009-08-10 半导体器件和制造半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008205325A JP2010040973A (ja) 2008-08-08 2008-08-08 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2010040973A true JP2010040973A (ja) 2010-02-18

Family

ID=41652123

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008205325A Pending JP2010040973A (ja) 2008-08-08 2008-08-08 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US8395230B2 (ja)
JP (1) JP2010040973A (ja)
KR (1) KR20100019345A (ja)
CN (1) CN101645458A (ja)
TW (1) TW201007947A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014110382A (ja) * 2012-12-04 2014-06-12 Denso Corp 半導体装置
WO2014209393A1 (en) * 2013-06-28 2014-12-31 Intel Corporation NANOSTRUCTURES AND NANOFEATURES WITH Si (111) PLANES ON Si (100) WAFERS FOR III-N EPITAXY
US9640622B2 (en) 2013-06-28 2017-05-02 Intel Corporation Selective epitaxially grown III-V materials based devices
US9853107B2 (en) 2014-03-28 2017-12-26 Intel Corporation Selective epitaxially grown III-V materials based devices
JP2018142682A (ja) * 2017-02-28 2018-09-13 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4844605B2 (ja) * 2008-09-10 2011-12-28 ソニー株式会社 半導体装置
US8415718B2 (en) 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
JP5543758B2 (ja) 2009-11-19 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
US20110163408A1 (en) * 2010-01-06 2011-07-07 Pynmax Technology Co., Ltd. Schottky diode with low reverse leakage current and low forward voltage drop
JP5361808B2 (ja) 2010-06-23 2013-12-04 三菱電機株式会社 電力用半導体装置
CN202205753U (zh) * 2010-09-07 2012-04-25 成都芯源***有限公司 一种肖特基二极管
JP5719167B2 (ja) 2010-12-28 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
CN103050408A (zh) * 2012-05-31 2013-04-17 上海华虹Nec电子有限公司 超级结制作方法
US8866221B2 (en) * 2012-07-02 2014-10-21 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
US9184229B2 (en) * 2012-07-31 2015-11-10 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
JP2014060361A (ja) * 2012-09-19 2014-04-03 Toshiba Corp 半導体装置
KR101361037B1 (ko) * 2012-09-20 2014-02-24 메이플세미컨덕터(주) Ｓｊ―ｍｏｓｆｅｔ의 제조 방법 및 그에 의해 제조된 ｓｊ―ｍｏｓｆｅｔ
JP5768028B2 (ja) * 2012-09-24 2015-08-26 株式会社東芝 半導体装置
US9184277B2 (en) 2012-10-31 2015-11-10 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
US9793355B2 (en) * 2012-11-30 2017-10-17 Lg Innotek Co., Ltd. Epitaxial wafer and switch element and light-emitting element using same
KR101514537B1 (ko) * 2013-08-09 2015-04-22 삼성전기주식회사 전력 반도체 소자 및 그 제조 방법
CN103545350B (zh) * 2013-10-30 2016-04-06 电子科技大学 一种横向高压器件漂移区的制造方法
US9293528B2 (en) * 2013-12-31 2016-03-22 Infineon Technologies Austria Ag Field-effect semiconductor device and manufacturing therefor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
US9876071B2 (en) * 2015-02-28 2018-01-23 Texas Instruments Incorporated Structures to avoid floating RESURF layer in high voltage lateral devices
CN106298537B (zh) * 2015-06-24 2019-08-30 北大方正集团有限公司 终端结构制造方法
DE102016204250A1 (de) * 2016-03-15 2017-09-21 Robert Bosch Gmbh Trench basierte Diode und Verfahren zur Herstellung einer solchen Diode
JP6293380B1 (ja) * 2016-04-21 2018-03-14 三菱電機株式会社 半導体装置
TWI567978B (zh) * 2016-04-21 2017-01-21 帥群微電子股份有限公司 超接面半導體元件
CN109219889B (zh) * 2016-06-10 2021-07-06 三菱电机株式会社 半导体装置和半导体装置的制造方法
DE102016115759B4 (de) * 2016-08-25 2018-06-28 Infineon Technologies Austria Ag Verfahren zum herstellen einer superjunction-halbleitervorrichtung und superjunction-halbleitervorrichtung
JP6574744B2 (ja) 2016-09-16 2019-09-11 株式会社東芝 半導体装置
US10546917B1 (en) * 2018-08-30 2020-01-28 Taiwan Semiconductor Manufacturing Company, Ltd. Trench capacitor layout structure and method of forming same background
CN110993557A (zh) * 2018-10-02 2020-04-10 英飞凌科技奥地利有限公司 用于在半导体主体中形成绝缘层的方法和晶体管器件
US11171248B2 (en) 2019-02-12 2021-11-09 Semiconductor Components Industries, Llc Schottky rectifier with surge-current ruggedness
US11329150B2 (en) * 2020-04-14 2022-05-10 Nxp Usa, Inc. Termination for trench field plate power MOSFET
CN112201685B (zh) * 2020-09-08 2022-02-11 浙江大学 一种超级结器件及电介质组合终端

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283754A (ja) * 1996-04-16 1997-10-31 Toshiba Corp 高耐圧半導体装置
JP2002280555A (ja) * 2001-03-15 2002-09-27 Fuji Electric Co Ltd 半導体装置
JP2004006595A (ja) * 2002-04-09 2004-01-08 Shindengen Electric Mfg Co Ltd ダイオード素子とトランジスタ素子
JP2004356383A (ja) * 2003-05-29 2004-12-16 Shindengen Electric Mfg Co Ltd 半導体装置
JP2007012801A (ja) * 2005-06-29 2007-01-18 Shindengen Electric Mfg Co Ltd 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4765104B2 (ja) 1998-11-11 2011-09-07 富士電機株式会社 超接合半導体素子の製造方法
JP2006005275A (ja) 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子
US7598586B2 (en) * 2004-12-24 2009-10-06 Rohm Co., Ltd. Semiconductor device and production method therefor
JP2007173418A (ja) 2005-12-20 2007-07-05 Toshiba Corp 半導体装置
JP2007116190A (ja) 2006-12-12 2007-05-10 Toshiba Corp 半導体素子およびその製造方法
JP2009004668A (ja) * 2007-06-25 2009-01-08 Toshiba Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283754A (ja) * 1996-04-16 1997-10-31 Toshiba Corp 高耐圧半導体装置
JP2002280555A (ja) * 2001-03-15 2002-09-27 Fuji Electric Co Ltd 半導体装置
JP2004006595A (ja) * 2002-04-09 2004-01-08 Shindengen Electric Mfg Co Ltd ダイオード素子とトランジスタ素子
JP2004356383A (ja) * 2003-05-29 2004-12-16 Shindengen Electric Mfg Co Ltd 半導体装置
JP2007012801A (ja) * 2005-06-29 2007-01-18 Shindengen Electric Mfg Co Ltd 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014110382A (ja) * 2012-12-04 2014-06-12 Denso Corp 半導体装置
WO2014209393A1 (en) * 2013-06-28 2014-12-31 Intel Corporation NANOSTRUCTURES AND NANOFEATURES WITH Si (111) PLANES ON Si (100) WAFERS FOR III-N EPITAXY
GB2529953A (en) * 2013-06-28 2016-03-09 Intel Corp Nanostructures and nanofeatures with Si (111) planes on Si (100) wafers for III-N epitaxy
US9640622B2 (en) 2013-06-28 2017-05-02 Intel Corporation Selective epitaxially grown III-V materials based devices
US10181518B2 (en) 2013-06-28 2019-01-15 Intel Corporation Selective epitaxially grown III-V materials based devices
US10573717B2 (en) 2013-06-28 2020-02-25 Intel Corporation Selective epitaxially grown III-V materials based devices
GB2529953B (en) * 2013-06-28 2020-04-01 Intel Corp Nanostructures and nanofeatures with Si (111) planes on Si (100) wafers for III-N epitaxy
US9853107B2 (en) 2014-03-28 2017-12-26 Intel Corporation Selective epitaxially grown III-V materials based devices
JP2018142682A (ja) * 2017-02-28 2018-09-13 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
CN101645458A (zh) 2010-02-10
KR20100019345A (ko) 2010-02-18
US8395230B2 (en) 2013-03-12
TW201007947A (en) 2010-02-16
US20100032791A1 (en) 2010-02-11

Similar Documents

Publication Publication Date Title
JP4844605B2 (ja) 半導体装置
JP2010040973A (ja) 半導体装置およびその製造方法
JP4670915B2 (ja) 半導体装置
JP5015488B2 (ja) 半導体装置
US8866220B2 (en) Semiconductor device
JP4453671B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
JP3721172B2 (ja) 半導体装置
KR101864889B1 (ko) 수평형 디모스 트랜지스터 및 그 제조방법
US9590030B2 (en) Semiconductor device having diode characteristic
CN110718546B (zh) 绝缘栅极半导体器件及其制造方法
US10141397B2 (en) Semiconductor device and method of manufacturing the same
JP2006186108A (ja) 半導体装置
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
JP2008306022A (ja) 半導体装置
JP2011018764A (ja) 半導体装置
KR102400895B1 (ko) 반도체 장치 및 그 제조 방법
JP2008004872A (ja) 半導体装置
CN107833915B (zh) 半导体器件
US9882043B2 (en) Semiconductor device with trench termination structure
US9299857B2 (en) Semiconductor device

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091106

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100707

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100713

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101109