JP5760320B2 - 半導体装置 - Google Patents
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第1導電型半導体基板の一方の主面側の主電流が流れる活性領域に、
所定のピッチで直交する格子状線パターンの交差点に相当する位置を中心に、円形または長円形のリング状表面と、
該リング状表面側から下層に向かって形成された第1導電型エミッタ領域と、
該エミッタ領域の下面に隣接する第2導電型ベース層と、の積層を有するリング状の突起状半導体領域と、
前記リング状表面の内周側に形成され前記第2導電型ベース層よりも深い溝部と、を有し、
該突起状半導体領域が、前記直交する格子状線パターンに囲まれる領域の50%未満の面積比となる大きさで配置され、
前記活性領域内の前記突起状半導体領域以外の領域は前記第2導電型ベース層より深い位置に達する凹部が設けられ、
前記突起状半導体領域の外周側の凹部側壁にはゲート絶縁膜を介してゲート電極を備え、
前記リング状表面の一部が露出するように、該リング状表面と前記ゲート電極とを覆う第1の層間絶縁膜と、
前記溝部の底面から前記第2導電型ベース層の深さに位置するように形成され、表面が前記第1導電型エミッタ領域よりは深く位置する第2の層間絶縁膜と、
前記第1の層間絶縁膜、前記リング状表面の露出部、および前記第2の層間絶縁膜のそれぞれの表面に接するように被覆されたエミッタ電極と、を有し、
前記第2の層間絶縁膜の表面よりも上部の前記溝部の側壁には、該側壁に沿って高濃度第2導電型コンタクト層が設けられ、
前記エミッタ電極が前記高濃度第2導電型コンタクト層と第1導電型エミッタ領域とに接触し、
前記コンタクト層は、前記ベース層の前記溝部側側壁であって、前記エミッタ領域よりも下部に形成されている半導体装置とすることにより、前記本発明の目的が達成される。
また、第1導電型半導体基板の一方の主面側の主電流が流れる活性領域に、
所定のピッチで円形、長円形のリング状、多角形またはストライプ状の表面と、
該表面側に形成された第1導電型エミッタ領域と、
該エミッタ領域の下面に隣接する第2導電型ベース層と、の積層を有する突起状半導体領域を有し、
前記活性領域内の前記突起状半導体領域以外の領域は前記第2導電型ベース層より深い位置に達する凹部が設けられ、
前記突起状半導体領域を囲む凹部側壁にはゲート絶縁膜を介してゲート電極を備え、
前記突起状半導体領域の表面に接触するエミッタ電極と、
該エミッタ電極と接触し、かつ前記凹部でゲート絶縁膜上に形成された第2のエミッタ電極を備え、
前記ゲート電極は、前記凹部の側壁および底面に沿って形成され、
前記凹部内で対向する2つの側壁に形成された前記ゲート電極には、該ゲート電極を覆って前記エミッタ電極および前記第2のエミッタ電極と絶縁する第1の層間絶縁膜を備え、
前記ゲート電極の厚さは前記凹部の深さよりも薄く、
前記第2のエミッタ電極は、前記ゲート絶縁膜を挟んで前記凹部下面の半導体基板と絶縁し、前記エミッタ電極は前記凹部下面の半導体基板と離間している構成としてもよい。
また、前記ゲート電極および前記第2のエミッタ電極はポリシリコン膜であり、
前記ゲート電極と前記第2のエミッタ電極は、前記層間絶縁膜を挟んで分離していてもよい。
スパッタによりAl−Si表面電極11を成長し、パターニング・エッチングにより、図示しないエミッタ電極11、アルミニウムゲート電極(図示せず)、および耐圧領域の電極構造(図示せず)を形成する。裏面シリコンをグラインドにより除去し、ウエハ厚を110μmとする。裏面にリンイオンおよびボロンイオンを注入し、それぞれn型FS層12およびp型コレクタ層13を形成する。表面側に表面保護膜としてポリイミド(図示せず)をスピンコートし、パターニング・エッチングによりAl−Si膜からなる電極パッド構造(図示せず)を露出させる。最後に裏面にアルミニウム−チタン−ニッケル−金の4層金属膜構造のコレクタ電極14をスパッタにより形成し、ウエハプロセスが完了する (図18)。ウエハをチップのサイズにカットすることで、1200V−FS−IGBTのチップが完成する。
ゲートをエミッタに対して正電位にすると、ゲート酸化膜6に接する突起状p型ベース層2の側面に電子が誘起されてチャネル9が形成される。またゲート酸化膜6に接するn型シリコン層(シリコン半導体基板1)表面には電子蓄積層(図示せず)が形成される。電子はエミッタ電極11−n型エミッタ領域4−チャネル9を通りn型シリコン層(シリコン半導体基板1)に入ると電界により裏面に向けて移動し、n型FS層12を経てp型コレクタ層13に注入され、p型コレクタ層13内では拡散によって裏面コレクタ電極14まで移動する。n型FS層12/p型コレクタ層13間の接合近傍に電子が到達するとn型FS層12側の電位が下がって接合が順バイアスされるためにホールがコレクタより注入されて、n型FS層12−n型シリコン層1中を表面に向かって移動して突起状p型ベース層2に入り、そこからエミッタ電極11に抜ける。電子およびホールの双方のキャリアが注入されるために、n型シリコン層1内部は高注入状態となり、導電度変調が生じて電気抵抗が減少する。
2、 :p型ベース層
3、 :熱酸化膜
4、 :n型エミッタ領域
5、5a、 :突起状半導体領域
6、 :ゲート酸化膜
7、 :ポリシリコン層、ゲート電極
7a,7b、 :ポリシリコン膜
8、 :BPSG膜
9、 :チャネル
10、 :高濃度p型コンタクト領域
11、 :Al−Si表面電極、エミッタ電極
12、 :n型FS層
13、 :p型コレクタ層
14、 :コレクタ電極
15 :リング状レジスト膜
15a,15b :ストライプ状レジスト膜
16, :凹凸部
17、 :非突起部
Claims (5)
- 第1導電型半導体基板の一方の主面側の主電流が流れる活性領域に、
所定のピッチで直交する格子状線パターンの交差点に相当する位置を中心に、円形または長円形のリング状表面と、
該リング状表面側から下層に向かって形成された第1導電型エミッタ領域と、
該エミッタ領域の下面に隣接する第2導電型ベース層と、の積層を有するリング状の突起状半導体領域と、
前記リング状表面の内周側に形成され前記第2導電型ベース層よりも深い溝部と、を有し、
該突起状半導体領域が、前記直交する格子状線パターンに囲まれる領域の50%未満の面積比となる大きさで配置され、
前記活性領域内の前記突起状半導体領域以外の領域は前記第2導電型ベース層より深い位置に達する凹部が設けられ、
前記突起状半導体領域の外周側の凹部側壁にはゲート絶縁膜を介してゲート電極を備え、
前記リング状表面の一部が露出するように、該リング状表面と前記ゲート電極とを覆う第1の層間絶縁膜と、
前記溝部の底面から前記第2導電型ベース層の深さに位置するように形成され、表面が前記第1導電型エミッタ領域よりは深く位置する第2の層間絶縁膜と、
前記第1の層間絶縁膜、前記リング状表面の露出部、および前記第2の層間絶縁膜のそれぞれの表面に接するように被覆されたエミッタ電極と、を有し、
前記第2の層間絶縁膜の表面よりも上部の前記溝部の側壁には、該側壁に沿って高濃度第2導電型コンタクト層が設けられ、
前記エミッタ電極が前記高濃度第2導電型コンタクト層と第1導電型エミッタ領域とに接触し、
前記コンタクト層は、前記ベース層の前記溝部側側壁であって、前記エミッタ領域よりも下部に形成されていることを特徴とする半導体装置。 - 前記ゲート電極は、前記凹部の側壁および底面に沿って形成され、
前記凹部内で対向する2つの側壁に形成された前記ゲート電極の間には、前記第1の層間絶縁膜を備え、
前記ゲート電極の厚さは前記凹部の深さよりも薄いことを特徴とする請求項1記載の半導体装置。 - 前記活性領域を取りまく外周には環状の耐圧領域を備えることを特徴とする請求項2記載の半導体装置。
- 第1導電型半導体基板の一方の主面側の主電流が流れる活性領域に、
所定のピッチで円形、長円形のリング状、多角形またはストライプ状の表面と、
該表面側に形成された第1導電型エミッタ領域と、
該エミッタ領域の下面に隣接する第2導電型ベース層と、の積層を有する突起状半導体領域を有し、
前記活性領域内の前記突起状半導体領域以外の領域は前記第2導電型ベース層より深い位置に達する凹部が設けられ、
前記突起状半導体領域を囲む凹部側壁にはゲート絶縁膜を介してゲート電極を備え、
前記突起状半導体領域の表面に接するエミッタ電極と、
該エミッタ電極と接触し、かつ前記凹部でゲート絶縁膜上に形成された第2のエミッタ電極を備え、
前記ゲート電極は、前記凹部の側壁および底面に沿って形成され、
前記凹部内で対向する2つの側壁に形成された前記ゲート電極には、該ゲート電極を覆って前記エミッタ電極および前記第2のエミッタ電極と絶縁する層間絶縁膜を備え、
前記ゲート電極の厚さは前記凹部の深さよりも薄く、
前記第2のエミッタ電極は、前記ゲート絶縁膜を挟んで前記凹部下面の半導体基板と絶縁し、前記エミッタ電極は前記凹部下面の半導体基板と離間していることを特徴とする半導体装置。 - 前記ゲート電極および前記第2のエミッタ電極はポリシリコン膜であり、
前記ゲート電極と前記第2のエミッタ電極は、前記層間絶縁膜を挟んで分離していることを特徴とする請求項4記載の半導体装置。
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