JP2010225833A - 半導体装置 - Google Patents
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Abstract
【課題】高耐圧な半導体装置を提供する。
【解決手段】本発明の半導体装置は、第1の主面と第1の主面の反対側に設けられた第2の主面とを有する半導体層と、半導体層の第1の主面側に設けられた第1の主電極と、半導体層の第2の主面側に設けられた第2の主電極と、半導体層における第1の主電極と第2の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域の最外終端で第1の主面から第2の主面に達しない位置まで縦方向に延在して設けられ、第1の主電極と接続された第1の終端トレンチ構造部と、最外終端で第2の主面から第1の終端トレンチ構造部に達しない位置まで縦方向に延在して設けられ、第2の主電極と接続された第2の終端トレンチ構造部と、を備えている。
【選択図】図1
【解決手段】本発明の半導体装置は、第1の主面と第1の主面の反対側に設けられた第2の主面とを有する半導体層と、半導体層の第1の主面側に設けられた第1の主電極と、半導体層の第2の主面側に設けられた第2の主電極と、半導体層における第1の主電極と第2の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域の最外終端で第1の主面から第2の主面に達しない位置まで縦方向に延在して設けられ、第1の主電極と接続された第1の終端トレンチ構造部と、最外終端で第2の主面から第1の終端トレンチ構造部に達しない位置まで縦方向に延在して設けられ、第2の主電極と接続された第2の終端トレンチ構造部と、を備えている。
【選択図】図1
Description
本発明は、特に高耐圧が要求される電力制御に適した半導体装置に関する。
縦型のパワーデバイスとして、例えば、特許文献1に開示されたようなIGBT(Insulated Gate Bipolar Transistor)、MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)、ダイオードなどが知られている。これらのパワーデバイスを用いた電源システムの小型化、高効率化、低消費電力化を達成するためには、デバイスのオン状態での抵抗を低減する必要がある。すなわち、パワーデバイスは高耐圧を保持したままオン抵抗が低いことが要求されている。
一般に、縦型のパワーデバイスは、オン時に表面側の第1の主電極と裏面側の第2の主電極との間の縦方向に主電流を通電させる素子領域と、オフ時の電圧印加時に横方向に空乏層を伸展させて電圧保持する終端領域とからなる。
終端領域は、オン時においては主電流が流れない部分であるために、極力短くデザインすることが望ましい。終端長を短縮することで、1つのチップサイズを小さくして1枚のウェーハあたりのチップ取れ数を多くしてコスト低減を図ることができる。さらに、チップサイズを変えない場合には、終端長が短くなることで相対的に素子領域の面積が広くなり、オン抵抗の低減が図れる。
Tomonori Komachi, Tadahiko Takayama, Makoto Imamura、"A 1.7mm-Square 3.2kV Low Leakage Current Si MOSFET"、2006年、Proceedings of IEDM
本発明は、高耐圧な半導体装置を提供する。
本発明の一態様によれば、第1の主面と前記第1の主面の反対側に設けられた第2の主面とを有する半導体層と、前記半導体層の前記第1の主面側に設けられた第1の主電極と、前記半導体層の前記第2の主面側に設けられた第2の主電極と、前記半導体層における前記第1の主電極と前記第2の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域の最外終端で前記第1の主面から前記第2の主面に達しない位置まで前記縦方向に延在して設けられ、前記第1の主電極と接続された第1の終端トレンチ構造部と、前記最外終端で前記第2の主面から前記第1の終端トレンチ構造部に達しない位置まで前記縦方向に延在して設けられ、前記第2の主電極と接続された第2の終端トレンチ構造部と、を備えたことを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、第1の主面と前記第1の主面の反対側に設けられた第2の主面とを有する半導体層と、前記半導体層の前記第1の主面側に設けられた第1の主電極と、前記半導体層の前記第2の主面側に設けられた第2の主電極と、前記半導体層における前記第1の主電極と前記第2の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域で前記第1の主面から前記第2の主面に達しない位置まで延在して設けられた第1の終端トレンチと、前記終端領域で前記第2の主面から前記第1の主面に達しない位置まで延在すると共に、前記縦方向に対して略垂直な横方向に前記第1の終端トレンチに対して離間して設けられた第2の終端トレンチと、を備えたことを特徴とする半導体装置が提供される。
また、本発明のさらに他の一態様によれば、第1の主面と前記第1の主面の反対側に設けられた第2の主面とを有する第1導電型の第1の半導体層と、前記第1の半導体層の前記第1の主面側に設けられた第1の主電極と、前記第1の半導体層の前記第2の主面側に設けられた第2の主電極と、前記第1の半導体層における前記第1の主電極と前記第2の主電極との間の縦方向に主電流が流れる素子領域における前記第1の主面側に設けられた第2導電型の第2の半導体層と、前記素子領域よりも外側の終端領域における前記第1の主面側で前記第2の半導体層に隣接して設けられ、前記第2の半導体層から遠ざかるほど前記第1の主面からの深さが浅く、且つ第2導電型不純物濃度が低い第2導電型の第3の半導体層と、前記第3の半導体層中に設けられ、前記第2の半導体層から遠ざかるほど前記第1の主面からの深さが浅く、且つ幅が狭い複数のトレンチと、を備えたことを特徴とする半導体装置が提供される。
また、本発明のさらに他の一態様によれば、第1導電型の第1の半導体層と、前記第1の半導体層の主面上に設けられ、前記主面とのなす角が鋭角である傾斜面が終端に形成された第1導電型の第2の半導体層と、前記第2の半導体層上に設けられた第2導電型の第3の半導体層と、前記第3の半導体層の表面に設けられた第1の主電極と、前記第1の半導体層の裏面に設けられた第2の主電極と、前記傾斜面に設けられた第2導電型の第4の半導体層と、前記第4の半導体層を覆って設けられた絶縁膜と、前記第3の半導体層上から、前記傾斜面における前記第2の半導体層と前記第3の半導体層との界面より深い部分にまで延在して設けられ、前記傾斜面の一部を前記絶縁膜を介して覆っているフィールドプレート電極と、を備えたことを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、第1の主面と前記第1の主面の反対側に設けられた第2の主面とを有する半導体層と、前記半導体層の前記第1の主面側に設けられた第1の主電極と、前記半導体層の前記第2の主面側に設けられた第2の主電極と、前記半導体層における前記第1の主電極と前記第2の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域で前記第1の主面から前記第2の主面に達しない位置まで延在して設けられた第1の終端トレンチと、前記終端領域で前記第2の主面から前記第1の主面に達しない位置まで延在すると共に、前記縦方向に対して略垂直な横方向に前記第1の終端トレンチに対して離間して設けられた第2の終端トレンチと、を備えたことを特徴とする半導体装置が提供される。
また、本発明のさらに他の一態様によれば、第1の主面と前記第1の主面の反対側に設けられた第2の主面とを有する第1導電型の第1の半導体層と、前記第1の半導体層の前記第1の主面側に設けられた第1の主電極と、前記第1の半導体層の前記第2の主面側に設けられた第2の主電極と、前記第1の半導体層における前記第1の主電極と前記第2の主電極との間の縦方向に主電流が流れる素子領域における前記第1の主面側に設けられた第2導電型の第2の半導体層と、前記素子領域よりも外側の終端領域における前記第1の主面側で前記第2の半導体層に隣接して設けられ、前記第2の半導体層から遠ざかるほど前記第1の主面からの深さが浅く、且つ第2導電型不純物濃度が低い第2導電型の第3の半導体層と、前記第3の半導体層中に設けられ、前記第2の半導体層から遠ざかるほど前記第1の主面からの深さが浅く、且つ幅が狭い複数のトレンチと、を備えたことを特徴とする半導体装置が提供される。
また、本発明のさらに他の一態様によれば、第1導電型の第1の半導体層と、前記第1の半導体層の主面上に設けられ、前記主面とのなす角が鋭角である傾斜面が終端に形成された第1導電型の第2の半導体層と、前記第2の半導体層上に設けられた第2導電型の第3の半導体層と、前記第3の半導体層の表面に設けられた第1の主電極と、前記第1の半導体層の裏面に設けられた第2の主電極と、前記傾斜面に設けられた第2導電型の第4の半導体層と、前記第4の半導体層を覆って設けられた絶縁膜と、前記第3の半導体層上から、前記傾斜面における前記第2の半導体層と前記第3の半導体層との界面より深い部分にまで延在して設けられ、前記傾斜面の一部を前記絶縁膜を介して覆っているフィールドプレート電極と、を備えたことを特徴とする半導体装置が提供される。
本発明によれば、高耐圧な半導体装置が提供される。
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態では第1導電型をN型、第2導電型をP型として説明するが、第1導電型をP型、第2導電型をN型としても本発明は適用可能である。また、半導体としてはシリコンを例示するが、シリコン以外の半導体(例えばSiC、GaN等の化合物半導体)を用いてもよい。また、各図面中実質同一の要素には同一の符号を付し、既出の要素については説明を省略することもある。
[第1実施形態]
図1(a)は、本発明の第1実施形態に係る半導体装置の模式平面図であり、図1(b)は、図1(a)におけるA−A’拡大断面図である。
図1(a)は、本発明の第1実施形態に係る半導体装置の模式平面図であり、図1(b)は、図1(a)におけるA−A’拡大断面図である。
本実施形態に係る半導体装置は、半導体層(N型ベース層10)における第1の主面側に設けられた第1の主電極11と、上記第1の主面の反対側の第2の主面に側に設けられた第2の主電極12との間を結ぶ縦方向に主電流が流れる縦型デバイスである。本実施形態に係る半導体装置は、その主電流が流れる素子領域1と、この素子領域1を囲むように素子領域1の外側に形成された終端領域2とを有する。
N型ベース層10の第1の主面側に第1のP型ベース層13aが設けられ、N型ベース層10の第2の主面側に第2のP型ベース層13bが設けられている。
素子領域における第1のP型ベース層13aの表面には選択的にN型の第1のソース層14aが形成され、同じく素子領域における第2のP型ベース層13bの表面には選択的にN型の第2のソース層14bが形成されている。これらソース層14a、14bにおけるN型不純物濃度は、N型ベース層10におけるN型不純物濃度よりも高い。
素子領域における第1のP型ベース層13aの表面からN型ベース層10に達して複数の第1のトレンチが形成され、その第1のトレンチ内に第1のゲート絶縁膜16aを介して第1のゲート電極15aが埋め込まれている。第1のトレンチ及びこの内部に埋め込まれた第1のゲート電極15aをまとめて第1のトレンチゲート構造部17aとする。
同じく素子領域における第2のP型ベース層13bの表面からN型ベース層10に達して複数の第2のトレンチが形成され、その第2のトレンチ内に第2のゲート絶縁膜16bを介して第2のゲート電極15bが埋め込まれている。第2のトレンチ及びこの内部に埋め込まれた第2のゲート電極15bをまとめて第2のトレンチゲート構造部17bとする。
第1のトレンチゲート構造部17aは、第1のP型ベース層13aの表面からN型ベース層10の途中まで縦方向に延在し、第2のトレンチゲート構造部17bには達していない。同様に、第2のトレンチゲート構造部17bは、第2のP型ベース層13bの表面からN型ベース層10の途中まで縦方向に延在し、第1のトレンチゲート構造部17aには達していない。
第1のP型ベース層13a及び第1のソース層14aの表面には第1の主電極11が設けられ、第1のP型ベース層13a及び第1のソース層14aは第1の主電極11と電気的に接続されている。第2のP型ベース層13b及び第2のソース層14bの表面には第2の主電極12が設けられ、第2のP型ベース層13b及び第2のソース層14bは第2の主電極12と電気的に接続されている。
終端領域における第1のP型ベース層13aの表面からN型ベース層10に達して複数の第1の終端トレンチが形成され、その第1の終端トレンチ内に第1の終端絶縁膜23aを介して第1の終端電極22aが埋め込まれている。第1の終端トレンチ及びこの内部に埋め込まれた第1の終端電極22aをまとめて第1の終端トレンチ構造部21aとする。第1の終端トレンチのうち、最外終端に設けられたものを、第1の最外終端トレンチとし、第1の最外終端トレンチとこの内部に設けられた第1の最外終端電極24aとをまとめて第1の最外終端トレンチ構造部25aとする。
同じく終端領域における第2のP型ベース層13bの表面からN型ベース層10に達して複数の第2の終端トレンチが形成され、その第2の終端トレンチ内に第2の終端絶縁膜23bを介して第2の終端電極22bが埋め込まれている。第2の終端トレンチ及びこの内部に埋め込まれた第2の終端電極22bをまとめて第2の終端トレンチ構造部21bとする。第2の終端トレンチのうち、最外終端に設けられたものを、第2の最外終端トレンチとし、第2の最外終端トレンチとこの内部に設けられた第2の最外終端電極24bとをまとめて第2の最外終端トレンチ構造部25bとする。
第1の終端トレンチ構造部21a(第1の最外終端トレンチ構造部25aも含む)は、第1のP型ベース層13aの表面からN型ベース層10の途中まで縦方向に延在し、第2の終端トレンチ構造部21b(第2の最外終端トレンチ構造部25bも含む)には達していない。同様に、第2の終端トレンチ構造部21bは、第2のP型ベース層13bの表面からN型ベース層10の途中まで縦方向に延在し、第1の終端トレンチ構造部21aには達していない。
第1の終端電極22a(第1の最外終端電極24aも含む)は第1の主電極11と接続されている。第2の終端電極22b(第2の最外終端電極24bも含む)は第2の主電極12と接続されている。
第1のP型ベース層13a、N型ベース層10および第2のP型ベース層13bにおける最外終端面には絶縁膜26が形成されている。この絶縁膜26の外側に第1の最外終端トレンチ構造部25aと第2の最外終端トレンチ構造部25bが設けられている。第1の最外終端トレンチ構造部25aと第2の最外終端トレンチ構造部25bとの間の絶縁膜26表面、絶縁膜26と第1の最外終端トレンチ構造部25aとの段差部分、および絶縁膜26と第2の最外終端トレンチ構造部25bとの段差部分は、抵抗性のフィールドプレート27で覆われている。フィールドプレート27は、比較的高抵抗な材料からなり、例えば、SIPOS(Semi-Insulating Poly-crystalline Silicon)などを用いることができる。
第1の最外終端トレンチ構造部25aの第1の最外終端電極24aは、第1のP型ベース層13aの表面側で第1の主電極11と接続されている。第2の最外終端トレンチ構造部25bの第2の最外終端電極24bは、第2のP型ベース層13bの表面側で第2の主電極12と接続されている。そして、第1の最外終端電極24aと第2の最外終端電極24bとは、最外周端に設けられた抵抗性のフィールドプレート26を介して接続されている。
ここで、第1の主電極11に対して第2の主電極12が高電位とされた状態を、第1の主電極11と第2の主電極12間に順方向電圧が印加された状態とし、これとは逆に、第2の主電極12に対して第1の主電極11が高電位とされた状態を、第1の主電極11と第2の主電極12間に逆方向電圧が印加された状態とする。
素子領域における第1のゲート電極15aと第2のゲート電極15bはそれぞれ図示しないゲート制御回路に接続されている。
第1の主電極11と第2の主電極12間に順方向電圧が印加され、0Vもしくは負電位の第1の主電極11に対して正電位を第1のゲート電極15aに印加すると、第1のゲート絶縁膜16aを介して第1のゲート電極15aに対向する第1のP型ベース層13aにN型チャネルが形成され、第1のソース層14aからN型ベース層10に電子が注入される。また、正電位の第2の主電極12に対して負電位を第2のゲート電極15bに印加すると、第2のP型ベース層13bからN型ベース層10に正孔が注入される。すなわち、この場合、バイポーラ動作して第1の主電極11と第2の主電極12間に電流が流れオン状態となる。
また、上記順方向電圧印加状態において、第2のゲート電極15bに正電位を印加すると、第2のゲート絶縁膜16bを介して第2のゲート電極15bに対向する第2のP型ベース層13bにN型チャネルが形成される。すなわち、第1のP型ベース層13aと第2のP型ベース層13bの両方にN型チャネルが形成され、ユニポーラ動作する。
逆に、第1の主電極11と第2の主電極12間に逆方向電圧が印加され、0Vもしくは負電位の第2の主電極12に対して正電位を第2のゲート電極15bに印加すると、第2のゲート絶縁膜16bを介して第2のゲート電極15bに対向する第2のP型ベース層13bにN型チャネルが形成され、第2のソース層14bからN型ベース層10に電子が注入される。また、正電位の第1の主電極11に対して負電位を第1のゲート電極15aに印加すると、第1のP型ベース層13aからN型ベース層10に正孔が注入される。すなわち、この場合、バイポーラ動作して第1の主電極11と第2の主電極12間に電流が流れオン状態となる。
また、上記逆方向電圧印加状態において、第1のゲート電極15aに正電位を印加すると、第1のゲート絶縁膜16aを介して第1のゲート電極15aに対向する第1のP型ベース層13aにN型チャネルが形成される。すなわち、第1のP型ベース層13aと第2のP型ベース層13bの両方にN型チャネルが形成され、ユニポーラ動作する。
次に、本実施形態に係る半導体装置での耐圧保持作用について説明する。まず、素子領域における耐圧保持作用について説明する。本実施形態に係る半導体装置では、ゲート制御回路によってゲート電極15a、15bの電位を制御しなくてもあるいはゲート制御回路からの制御電圧の供給が断たれるような状況でも、トレンチゲート構造部17a、17bを適切に設計することで、ゲート電極15a、15bがそれぞれ第1の主電極11、第2の主電極12に短絡された状態で順逆両方向で高耐圧が得られる。
本実施形態に係る半導体装置における耐圧保持作用を説明する図を図2に模式的に示す。この図2は図1における、ある一対のトレンチゲート構造部間で挟まれた部分を示すものであるが、本実施形態の構造における空乏層の伸び方はPN接合ではなくトレンチゲート構造部の設計によって決まるため、半導体部分をある導電型(例えばN型)の半導体層9としてまとめて表している。
第1の主電極11と第1のゲート電極15aとが短絡され、且つ第2の主電極12と第2のゲート電極15bとが短絡された状態で、第1の主電極11と第2の主電極12間に順方向電圧が印加されると、図2中点線で模式的に示すように、第1のゲート電極15a側から第2のゲート電極15b側に向けて空乏層が伸びていく。
まず、半導体層9における第1のゲート電極15aで挟まれた部分9aでは、両側の第1のゲート絶縁膜16aとの界面側から伸びた空乏層が、部分9aの幅が狭いもしくはアスペクト比(幅に対する厚さの比)が大きいことからピンチオフする。
そして、第1のゲート電極15a間でピンチオフした空乏層は、半導体層9を第2のゲート電極15b側に向けて伸びていく。ここで、第2のゲート電極15b間の間隔が狭いもしくは半導体層9における第2のゲート電極15bで挟まれた部分9bのアスペクト比(幅に対する厚さの比)が大きいことから、空乏層は第2のゲート電極15b間の部分9bでピンチオフして伸びが停止し、第2の主電極12に達しない。
また、第2のゲート電極15bは第2の主電極12と短絡され、第2の主電極12の電位(順方向バイアスの場合負電位)またはそれに近い電位にされ、半導体層9において第2のゲート絶縁膜16bを介して第2のゲート電極15bに対向する部分にキャリア(この場合電子)が励起される。そして、第2のゲート電極15b間の間隔が狭いあるいは半導体層9における第2のゲート電極15bで挟まれた部分9bのアスペクト比が大きいことから、電子が第2のゲート電極15b及び部分9bにおける第1のゲート電極15a側の端部付近で蓄積された状態となり、これがN+型のストッパ層として機能することでも空乏層の第2の主電極12側への伸展が抑制される。
すなわち、前述した第1のゲート電極15a及び第2のゲート電極15bの構造により、図1の構造で順方向電圧が印加されたとき、空乏層は、N型ベース層10における第1のゲート電極15a間でピンチオフし、且つ第2のゲート電極15b間でピンチオフして停止し、第2のP型ベース層13bには到達しない。これにより、高い順方向耐圧を実現できる。これは、N型ベース層10を厚くすることによってではなく、表裏面側のトレンチゲート構造部17a、17bの設計によって実現するため、N型ベース層10の薄型化を図れ、結果として高耐圧を確保しつつオン抵抗の低減とスイッチング特性の向上が図れる。
次に、第1の主電極11と第1のゲート電極15aとが短絡され、且つ第2の主電極12と第2のゲート電極15bとが短絡された状態で、第1の主電極11と第2の主電極12間に逆方向電圧が印加されると、前述した順方向電圧印加時とは逆に、第2のゲート電極15b側から第1のゲート電極15a側に向けて空乏層が伸びていく。
すなわち、図2において、半導体層9における第2のゲート電極15bで挟まれた部分9bでは、両側の第2のゲート絶縁膜16bとの界面側から伸びた空乏層が、部分9bの幅が狭いもしくはアスペクト比が大きいことからピンチオフする。
そして、第2のゲート電極15b間でピンチオフした空乏層は、半導体層9を第1のゲート電極15a側に向けて伸びていく。ここで、第1のゲート電極15a間の間隔が狭いもしくは半導体層9における第1のゲート電極15aで挟まれた部分9aのアスペクト比が大きいことから、空乏層は第1のゲート電極15a間の部分9aでピンチオフして伸びが停止し、第1の主電極11に達しない。
また、第1のゲート電極15aは第1の主電極11と短絡され、第1の主電極11の電位(逆方向バイアスの場合負電位)またはそれに近い電位にされ、半導体層9において第1のゲート絶縁膜16aを介して第1のゲート電極15aに対向する部分にキャリア(この場合電子)が励起される。そして、第1のゲート電極15a間の間隔が狭いあるいは半導体層9における第1のゲート電極15aで挟まれた部分9aのアスペクト比が大きいことから、電子が第1のゲート電極15a及び部分9aにおける第2のゲート電極15b側の端部付近で蓄積された状態となり、これがN+型のストッパ層として機能することでも空乏層の第1の主電極11側への伸展が抑制される。
すなわち、前述した第1のゲート電極15a及び第2のゲート電極15bの構造により、図1の構造で逆方向電圧が印加されたとき、空乏層は、N型ベース層10における第2のゲート電極15b間でピンチオフし、且つ第1のゲート電極15a間でピンチオフして停止し、第1のP型ベース層13aには到達しない。これにより、高い逆方向耐圧を実現できる。これも、N型ベース層10を厚くすることによってではなく、表裏面側のトレンチゲート構造部17a、17bの設計によって実現するため、N型ベース層10の薄型化を図れ、結果として逆方向電圧印加時においても高耐圧を確保しつつオン抵抗の低減とスイッチング特性の向上が図れる。
ここで、本発明者等は、第1のトレンチゲート構造部17a間の間隔c1及び第2のトレンチゲート構造部17b間の間隔c2をそれぞれ200nm以下、あるいはN型ベース層10における第1のトレンチゲート構造部17aで挟まれた部分の厚さをd1とした場合にc1/d1<0.2、N型ベース層10における第2のトレンチゲート構造部17bで挟まれた部分の厚さをd2とした場合にc2/d2<0.2とすれば前述した耐圧保持作用を確実に得ることができるとの知見を得るに至った。
以上説明したように本実施形態によれば、N型ベース層10を薄くしても、トレンチゲート構造17a、17bによって、P型ベース層13a、13bにおける一方側から伸びる空乏層が他方のP型ベース層へと達するのを防止することができ高耐圧が得られる。N型ベース層10を薄くできることによって、オン抵抗の低減、スイッチング特性の改善を図れるようになる。また、素子表面側の第1の主電極11側と、この反対面(裏面)側の第2の主電極12側とで素子構造に対称性を有するので、最大順方向電圧を印加した場合と、最大逆方向電圧を印加した場合とで同じ耐圧を確保できる。すなわち、オン抵抗の増大、スイッチング特性の劣化をきたすことなく、順逆両方向に高耐圧を確保できる半導体装置を提供可能である。
また、トレンチゲート構造17a、17bを前述したように適切に設計することで、第1の主電極11と第1のゲート電極15aとが短絡し、且つ第2の主電極12と第2のゲート電極15bとが短絡した状態で、順逆両方向の高耐圧が実現できる。すなわち、ゲート制御回路によって第1のゲート電極15aと第2のゲート電極15bを制御しなくても、順逆両方向で高耐圧の確保が可能である。したがって、例えば、回路起動時、停電や故障等によるゲート制御回路の停止時など、ゲート制御回路から第1のゲート電極15aと第2のゲート電極15bに制御電圧が供給されない状態でも、順逆両方向で高耐圧を確保でき、実使用上使い勝手のよい半導体装置を提供できる。
終端領域においても同様な作用にて、終端トレンチ構造部によって、順逆両方向で高耐圧を確保することができる。
すなわち、第1の主電極11と接続された第1の終端電極22a、24aと、第2の主電極12と接続された第2の終端電極22b、24bとの間に順方向電圧が印加されたとき、空乏層は、第1の終端電極22a、24a間でピンチオフし、且つ第2の終端電極22b、24b間でピンチオフして停止し、第2のP型ベース層13bには到達しない。これにより、高い順方向耐圧を実現できる。
逆方向電圧が印加されると、空乏層は、第2の終端電極22b、24b間でピンチオフし、且つ第1の終端電極22a、24a間でピンチオフして停止し、第1のP型ベース層13aには到達しない。これにより、高い逆方向耐圧を実現できる。
終端領域においても、第1の終端トレンチ構造部21a、25a間の間隔c3及び第2の終端トレンチ構造部21b、25b間の間隔c4をそれぞれ200nm以下、あるいはN型ベース層10における第1の終端トレンチ構造部21a、25aで挟まれた部分の厚さをd3とした場合にc3/d3<0.2、N型ベース層10における第2の終端トレンチ構造部21b、25bで挟まれた部分の厚さをd4とした場合にc4/d4<0.2とすれば、前述した耐圧保持作用を確実に得ることができるとの知見を得るに至った。
また、最外終端には、第1の最外終端電極24aと第2の最外終端電極24bとを接続するように抵抗性材料からなるフィールドプレート27が設けられている。このため、フィールドプレート27における第1の主電極11側の部分の電位は第1の主電極11の電位もしくはそれに近い電位になり、第2の主電極12側の部分の電位は第2の主電極12の電位もしくはそれに近い電位になり、それらの間の部分は縦方向に沿ってゆるやかに電位が変化する。この結果、最外終端における電界強度が緩和され、このことも高耐圧化に寄与する。
また、本実施形態は、終端領域の表面に形成したガードリングやリサーフ構造などによって横方向に空乏層を伸ばすことで耐圧を保持する構造ではないため、終端長の短縮を図れる。これにより、相対的に素子領域の面積拡大を図れオン抵抗の低減を図れる。あるいは、1枚のウェーハあたりのチップ取れ数を多くでき、コスト低減を図れる。
なお、素子領域のすぐ外側に最外終端トレンチ構造部25a、25bを設けて、より終端長の短縮を図ることも可能である。ただし、図1(b)に示すように、素子領域と最外終端との間に複数の終端トレンチ構造部21a、21bを形成すると、オン時に終端領域側に流れ込んだキャリアが残っていたとしてもターンオフ時にその影響を抑制して、より信頼性を高めることができる。
[第2実施形態]
次に、図3(a)は本発明の第2実施形態に係る半導体装置の模式断面図である。図3(a)に示す断面は、図1(b)と同じ部分の断面に対応する。
次に、図3(a)は本発明の第2実施形態に係る半導体装置の模式断面図である。図3(a)に示す断面は、図1(b)と同じ部分の断面に対応する。
この半導体装置では、最外終端に形成されたフィールドプレート28がスパイラル状に形成されている。すなわち、フィールドプレート28において、第1の最外終端電極24aと接続された端部28aはN型ベース層10の周囲を1周回って部分28bにつながっており、部分28bはN型ベース層10の周囲を1周回って部分28cにつながっており、部分28cはN型ベース層10の周囲を1周回って部分28dにつながっており、部分28dはN型ベース層10の周囲を1周回って、第2の最外終端電極24bと接続された端部28eにつながっている。
これにより、フィールドプレート28におけるスパイラル状に延在する方向に沿って、第1の最外終端電極24aから第2の最外終端電極24bにかけて電位が変化していき、その電位が変化する経路長を長くすることで、結果として最外終端における縦方向の電界分布をより緩やかにできる。
[第3実施形態]
次に、図3(b)は本発明の第3実施形態に係る半導体装置の模式断面図である。この断面も、図1(b)と同じ部分の断面に対応する。
次に、図3(b)は本発明の第3実施形態に係る半導体装置の模式断面図である。この断面も、図1(b)と同じ部分の断面に対応する。
この構造では、最外終端面に絶縁材29を設けることで終端の高耐圧化を図っている。第1の最外終端電極24aの最外終端面及び第2の最外終端電極24bの最外終端面は絶縁材29で覆われている。さらに、N型ベース層10における第1の最外終端電極24aと第2の最外終端電極24bとの間の最外終端面も、絶縁膜26を介して絶縁材29で覆われている。あるいは、絶縁膜26を設けずに、絶縁材29を直接N型ベース層10の最外終端面に接触させてもよい。
絶縁材29は、例えば樹脂材料からなる。あるいは、中空キャップ形状の絶縁材とすることで、そのキャップ内面と最外終端面との間に空隙が形成される構造としてもよい。
また、図4(a)に示すように、フィールドプレート27を覆うようにその外側に絶縁材29を設けてもよい。
また、図4(b)に示すように、N型ベース層10の最外終端面に対して、絶縁膜を介さずにフィールドプレート27を設けてもよい。
前述した実施形態では、ドリフト層として機能する半導体層としてN型ベース層10を例示したが、この部分はP型半導体層であってもよく、あるいはN型半導体層とP型半導体層とが横方向に交互に隣接したいわゆるスーパージャンクション構造としてもよい。
また、順方向と逆方向で同程度の高耐圧を確保する必要がなく、どちらか一方向での高耐圧が確保されればよい場合には、トレンチゲート構造部や終端トレンチ構造部は、第1の主面側と第2の主面側のいずれか一方にのみ設けてもよい。
前述した実施形態に係る半導体装置は、終端領域表面に形成したリサーフやガードリングなどによって横方向への空乏層の伸展を促進するのではなく、トレンチ構造によって深さ方向(縦方向)に空乏層を伸ばすことで耐圧を確保するため、図1(a)に示すチップの平面レイアウトにおいて角部をラウンド形状にせず直角としても耐圧が得られる。
図5は、本実施形態に係る半導体装置の終端領域において、平面視で直線部と直角の角部とで電圧Vd(V)と電流Id(A)との特性をシミュレーションした結果を示す。aは直線部の特性を、bは直角角部の特性を示す。この結果より、本実施形態に係る終端構造を採用することで、直角な角部においても直線部と、さほど変わらない耐圧を得ることができる。
[第4実施形態]
図6は、本発明の第4実施形態に係る半導体装置の模式断面図である。
図6は、本発明の第4実施形態に係る半導体装置の模式断面図である。
本実施形態に係る半導体装置も、半導体層における第1の主面側に設けられた第1の主電極31と、上記第1の主面の反対側の第2の主面に側に設けられた第2の主電極32との間を結ぶ縦方向に主電流が流れる縦型デバイスである。本実施形態に係る半導体装置は、その主電流が流れる素子領域と、この素子領域を囲むように素子領域の外側に形成された終端領域とを有する。
本実施形態に係る半導体装置は、例えば縦型ダイオードであり、N+型半導体層33上に、これよりもN型不純物濃度が低いN型半導体層34が設けられ、このN型半導体層34上にP型半導体層35が設けられた構造を有する。
P型半導体層35上には第1の主電極31が設けられ、P型半導体層35は第1の主電極31と電気的に接続されている。N+型半導体層33の裏面には第2の主電極32が設けられ、N+型半導体層33は第2の主電極32と電気的に接続されている。
終端領域におけるP型半導体層35の表面からN型半導体層34に達してトレンチ36が形成され、そのトレンチ36内には絶縁膜37を介して第1の主電極31が埋め込まれている。そのトレンチ36のすぐ外側には第1の終端トレンチが形成され、その第1の終端トレンチ内には、絶縁物(例えばシリコン酸化物、シリコン窒化物など)43が埋め込まれている。これら第1の終端トレンチ及び絶縁物43をまとめて第1の終端トレンチ構造部41とする。
同じく終端領域におけるN+型半導体層33の裏面からN型半導体層34に達して第2の終端トレンチが形成され、その第2の終端トレンチ内には、絶縁物(例えばシリコン酸化物、シリコン窒化物など)44が埋め込まれている。これら第2の終端トレンチ及び絶縁物44をまとめて第2の終端トレンチ構造部42とする。
第1の終端トレンチ構造部41は、そのすぐ内側のトレンチ36及びこの内部に埋め込まれた第1の主電極31の底部よりは深く形成されているが、N+型半導体層33には達していない。第1の終端トレンチ構造部41は、N型半導体層34の第1の主面及び第2の主面に対して垂直ではなく傾いている。
図6において、第1の終端トレンチ構造部41の内側(素子領域側)の側壁と、N型半導体層34の第1の主面とのなす角度をθ1とすると、θ1が90°より小さくなるように、第1の終端トレンチ構造部41は傾いている。第1の終端トレンチ構造部41は、いわゆる逆ベベル構造となっている。
第2の終端トレンチ構造部42は、第1の終端トレンチ構造部41に対して横方向に離間して、第1の終端トレンチ構造部41より外側に設けられている。第2の終端トレンチ構造部42の上部(N+型半導体層33の裏面が上になるようにした場合には底部に相当する)は、第1の終端トレンチ構造部41の底部の位置よりも上方に位置するが、第2の終端トレンチ構造部42は第1の終端トレンチ構造部41に対して横方向に離間しているため、両者は接したり交差していない。
第2の終端トレンチ構造部42も、N型半導体層34の第1の主面及び第2の主面に対して垂直ではなく傾いている。図6において、第2の終端トレンチ構造部42の内側(素子領域側)の側壁と、N型半導体層34の第2の主面とのなす角度をθ2とすると、θ2が90°より小さくなるように、第2の終端トレンチ構造部42は傾いている。第2の終端トレンチ構造部42は、いわゆる順ベベル構造となっている。
本実施形態によれば、前述したように、表裏面側からそれぞれ第1の終端トレンチ構造部41と第2の終端トレンチ構造部42を設け、それらの傾斜角度θ1、θ2を適切に設定することで、第1の主電極31と第2の主電極32間に順方向電圧が印加されたとき、および逆方向電圧が印加されたときのいずれの場合でも終端領域で高耐圧が得られる。
そして、本実施形態においても、終端領域表面に形成したリサーフやガードリングによって横方向への空乏層の伸展を促進させる構造ではないため、終端長の短縮を図ることができる。
また、第1の終端トレンチ、第2の終端トレンチは、通常の半導体プロセスにおける例えばRIE(Reactive Ion Etching)で形成することができ、そのときの条件(ガス種、ガス流量、投入電力等)の制御によりθ1、θ2を所望の角度にすることが可能である。
また、本実施形態の構造において、図7に示すように、第1の終端トレンチから最外終端にかけてのN型半導体層34表面上に、フィールド絶縁膜47を介してフィールドプレート電極46を設けてもよい。
フィールドプレート電極46を、第1の主電極31と接続、もしくはフローティングとすることにより、第1の終端トレンチ構造41にかかる電界を緩和でき、より高耐圧を得ることができる。
[第5実施形態]
図8は、本発明の第5実施形態に係る半導体装置の模式断面図である。
図8は、本発明の第5実施形態に係る半導体装置の模式断面図である。
本実施形態に係る半導体装置も、半導体層における第1の主面側に設けられた第1の主電極51と、上記第1の主面の反対側の第2の主面に側に設けられた第2の主電極52との間を結ぶ縦方向に主電流が流れる縦型デバイスである。本実施形態に係る半導体装置は、その主電流が流れる素子領域と、この素子領域を囲むように素子領域の外側に形成された終端領域とを有する。
本実施形態に係る半導体装置は、例えば縦型ダイオードであり、N+型半導体層53上に、これよりもN型不純物濃度が低いN型半導体層54が設けられ、このN型半導体層54上にP型半導体層55が設けられた構造を有する。
素子領域におけるP型半導体層55上には第1の主電極51が設けられ、P型半導体層55は第1の主電極51と電気的に接続されている。また、素子領域におけるP型半導体層55の表面からN型半導体層54に達して複数のトレンチが形成され、そのトレンチ内に第1の主電極51が絶縁膜56を介して埋め込まれている。このトレンチ及びこの内部に埋め込まれた第1の主電極51をまとめて素子領域におけるトレンチゲート構造部57とする。
トレンチゲート構造部57は、P型半導体層55の表面からN型半導体層54の途中まで縦方向に延在し、N+型半導体層53には達していない。
終端領域におけるN型半導体層54の表面から、N+型半導体層53には達しないN型半導体層54の途中までの深さに達して、複数の終端トレンチが形成され、各終端トレンチ内には終端絶縁膜59を介して終端電極58が埋め込まれている。終端トレンチ及びこの内部に埋め込まれた終端電極58をまとめて終端トレンチ構造部60a〜60eとする。終端電極58はフローティング状態にある。
終端トレンチ構造部60a〜60eは、例えば隣接する2つを一組として、素子領域から遠ざかるほど、各組の深さ(N型半導体層54表面からの縦方向長さ)が次第に深くなっている。図8に示す例では、終端トレンチ構造60aから終端トレンチ構造部60cにかけて素子領域から遠ざかるほど次第に深くなっている。
そして、最も深く形成された終端トレンチ構造部60cより外側では、その終端トレンチ構造部60cから最外終端にかけて次第に終端トレンチ構造部が浅くなっている。
ここで、第2の主電極52に対して第1の主電極51が高電位とされた状態を、第1の主電極51と第2の主電極52間に順方向電圧が印加された状態とし、これとは逆に、第1の主電極51に対して第2の主電極52が高電位とされた状態を、第1の主電極51と第2の主電極52間に逆方向電圧が印加された状態とする。
第1の主電極51と第2の主電極52間に順方向電圧が印加されると、素子領域における第1の主電極51と第2の主電極52間に順方向電流が流れる。
第1の主電極51と第2の主電極52間に逆方向電圧が印加されると、素子領域のN型半導体層54におけるトレンチゲート構造部57で挟まれた部分では、その部分の幅が狭いもしくはアスペクト比が大きいことから、P型半導体層55とのPN接合及び両側の絶縁膜56との界面側から伸びた空乏層がピンチオフする。そして、トレンチゲート構造部57間でピンチオフした空乏層はN型半導体層54を第2の主電極52側に向けて伸びていき、N+型半導体層53でその伸びが停止され、第2の主電極52には達しない。これにより、高い逆方向耐圧を実現できる。
さらに、逆方向電圧印加時、終端領域においては、図8において破線で模式的に示すように、空乏層が素子領域側から、最も深い終端トレンチ構造部60cにかけて、ゆるやかな曲率でもって伸展し、特にトレンチゲート構造部57及び終端トレンチ構造部60a〜60cの底部の角部への電界集中を緩和して、終端領域の高耐圧を確保することができる。
また、最も深い終端トレンチ構造部60cから最外終端にかけて終端トレンチ構造部60c〜60eの深さが次第に浅くなっていることで、最外終端への空乏層の伸びを抑制し、最外終端に空乏層が達することによるリークを防ぐことができる。
ところで、非特許文献1には、終端に溝を形成して終端長の短縮を図った構造が報告されている。終端面は基板の主面に対して垂直にカットされ、酸化膜で覆われている。ここで、酸化膜に帯電しているチャージや、空乏層の伸び方などによっては、終端面に空乏層が達するとリーク原因となり得る。そこで、非特許文献1では、終端面に、N型ドリフト層とPN接合を形成するP型層を形成し、内側に空乏層を伸ばして空乏層が酸化膜に達しないようにしている。
上記P型層の形成にあたっては、N型ドリフト層の終端面に対してP型不純物をイオン注入法により注入する必要がある。ここで、終端面は基板主面に対して垂直に形成されていることから、終端面に対して1〜10°程度傾けた斜め方向からイオン注入することになり、これは不純物濃度の制御性の点で非常に難易度が高い。
上記構造例ではN型ドリフト層端部を基板主面に対して垂直にするのに対して、以下に説明する本発明実施形態では、N型ドリフト層端部を基板主面に対して傾斜させる。これにより、終端面に効率的に制御性良くイオン注入を行って、所望の不純物濃度のP型半導体層を終端面に形成することが可能となる。
[第6実施形態]
本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第1の主電極と第2の主電極との間を結ぶ縦方向に主電流が流れる縦型デバイスである。本実施形態に係る半導体装置は、その主電流が流れる素子領域と、この素子領域を囲むように素子領域より外側に形成された終端領域とを有する。
本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第1の主電極と第2の主電極との間を結ぶ縦方向に主電流が流れる縦型デバイスである。本実施形態に係る半導体装置は、その主電流が流れる素子領域と、この素子領域を囲むように素子領域より外側に形成された終端領域とを有する。
図9は本実施形態に係る半導体装置の模式斜視図を示し、図10は同半導体装置における素子領域の模式断面図を示し、図11は同半導体装置における終端領域の模式断面図を示す。
本実施形態に係る半導体装置における素子領域には、図10に示すように、例えばMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)が形成されている。N+型ドレイン層73上にはN−型ドリフト層74が設けられ、N−型ドリフト層74の表層部には選択的にP型ベース層75が設けられ、P型ベース層75の表層部にはN+型のソース領域76が選択的に設けられている。また、素子領域から、図11に示す終端領域にかけてのN−型ドリフト層74の表層部には、P型ベース層75と同時に形成されるP型の最外ベース層75aが設けられている。この最外ベース層75aには、オン時にチャネル(反転層)は形成されない。
なお、N−型ドリフト層74の代わりに、N+型ドレイン層73もしくは基板の主面に対して略平行な横方向に交互にPN接合して周期的に配列され、いわゆる「スーパージャンクション構造」を構成するN型ピラー層とP型ピラー層を設けてもよい。また、素子構造も、MOSFETに限らず、ダイオードやIGBTであってもよい。さらには、MOS構造は、プレーナゲート構造に限らず、トレンチゲート構造であってもよい。
N−型ドリフト層74からP型ベース層75を経てソース領域76に至る部分の上には、ゲート絶縁膜78を介してゲート電極77が設けられている。
ソース領域76の一部、およびP型ベース層75におけるソース領域76間の部分の上には、第1の主電極71が設けられている。第1の主電極71は、ソース領域76及びP型ベース層75に接して電気的に接続されている。さらに、最外ベース層75a上にも第1の主電極71が設けられ、最外ベース層75aにも第1の主電極71の電位が与えられる。ドレイン層73の裏面には第2の主電極72が設けられ、ドレイン層73は第2の主電極72と電気的に接続されている。
ゲート電極77に所定の制御電圧が印加されると、その直下のベース層75の表面付近にチャネル(反転層)が形成され、ソース領域76とドリフト層74とが導通する。その結果、ソース領域76、チャネル、ドリフト層74およびドレイン層73を介して、第1の主電極71と第2の主電極72との間に主電流が流れる。
ドレイン層73、ドリフト層74及び最外ベース層75aは、図11に示すように、終端領域にも設けられている。ドリフト層74の最外終端面は、ドレイン層73の主面に対して傾斜した傾斜面81となっている。ドレイン層73の主面と傾斜面81とのなす角θは鋭角であり、傾斜面81はいわゆる順ベベル構造となっている。傾斜面81は、最外ベース層75a側の上層部からドレイン層73側の下層部に向かうにつれて、素子領域から遠ざかる外側に拡がるように傾斜している。また、最外ベース層75aの最外終端面も、傾斜面81に続く傾斜面となっている。
傾斜面81にはP型半導体層80が形成されている。P型半導体層80における素子領域側は、ドリフト層74とPN接合している。P型半導体層80における上端部は最外ベース層75aと接し、下端部はドレイン層73と接している。
P型半導体層80が露出する傾斜面81は、絶縁膜(例えばシリコン酸化膜)82で覆われている。絶縁膜82は、最外ベース層75aの終端傾斜面及びその終端傾斜面に続く上面の一部も覆っている。さらに、絶縁膜82は、傾斜面81からドレイン層73へと続く部分も覆っている。
終端領域における最外ベース層75a上にはフィールドプレート電極71aが設けられ、最外ベース層75aはフィールドプレート電極71aと電気的に接続されている。フィールドプレート電極71aは、第1の主電極71における終端領域まで延在する一部分である。あるいは、フィールドプレート電極71aは、ゲート電極77と接続されていてもよい。
フィールドプレート電極71aは、最外ベース層75a上から、最外ベース層75aとドリフト層74との界面(PN接合面)を越えて、その界面よりも深い部分にまで延在し、P型半導体層80が形成された傾斜面81の一部を、絶縁膜82を介して覆っている。
以上説明した本実施形態に係る半導体装置によれば、終端を斜めにし、その傾斜面81にP型半導体層80を形成し、P型半導体層80とドリフト層74とのPN接合面から内側(素子領域側)に空乏層を伸ばすことで、空乏層が終端に達してしまうことを防いで耐圧を確保する。したがって、オン時に電流通電に寄与しない終端領域における耐圧保持領域の長さの短縮を図れ、1チップあたりの素子領域の面積比率を高めてコスト力を向上できる。
また、フィールドプレート電極71aが、最外ベース層75aとドリフト層74との界面よりも深い部分にまで延在して傾斜面81の一部を覆っていることで、その部分から下方のドレイン層73側への空乏層の伸展を促進し、このことも耐圧向上に寄与する。
例えば700Vの耐圧を得ることができる縦型デバイスのデザインにおいて、ドリフト層74及びP型ベース層75(最外ベース層75aも含む)の厚さが60μmの場合、一般に終端長は250〜300μmが必要となる。これに対して本実施形態を適用することで、終端長を50μm以下にまで短縮することが可能となる。
本発明の実施形態では、ドリフト層74終端をドレイン層73もしくは基板の主面に対して垂直にするのではなく傾斜させた上でP型不純物のイオン注入を行うので、効率的に制御性良くイオン注入を行うことができ、所望の不純物濃度のP型半導体層80を容易に、終端面に形成することが可能となる。
以下、図12を参照し、傾斜面81の形成方法を中心に、本実施形態に係る半導体装置の製造方法について説明する。
まず、オリエンテーションフラットの結晶方位が<110>であり、主面が(100)面であるN+型半導体基板70(ドレイン層73に相当)の主面上に、N型半導体層(ドリフト層74に相当)をエピタキシャル成長させ、その表層部にP型のベース層75、75aを形成する。
次に、図12(a)に示すようなマスク(例えば、レジスト材、シリコン酸化膜、シリコン窒化膜など)84を、ベース層75、75aの表面上に形成した後、それをマスクにして、例えばKOHを水とイソプロプルアルコールに溶かした溶液(例えば濃度30%、温度80℃)を用いて、ドレイン層73が露出するまでベース層75、75a及びドリフト層74を選択的に異方性エッチングする。このエッチング後の状態の平面図を図12(b)に、斜視図を図12(c)に示す。
上記溶液を用いたシリコンのエッチングの場合、エッチング速度は(100)面で0.6(μm/分)、(110)面で0.1(μm/分)、(111)面では0.006(μm/分)であり、(100)面と(110)面と(111)面とのエッチング速度の比は、100:16:1である。したがって、エッチング速度の速い(100)面がより削られ、図12(b)、(c)に示すように、(100)面に対して54.7°の角度を持つ(111)面が傾斜面81として現れる。
通常、キャリア移動度などの観点から、縦型パワーデバイスが形成されるシリコンウェーハはの主面は(100)面であり、上記異方性エッチングを行うことで、主面に対して54.7°傾いた(111)面が現れることになる。なお、エッチング溶液については上記KOHの他、TMEH等の薬液も用いることができる。
次に、マスク84を剥離し、傾斜面81を覆う絶縁膜82を形成した後、傾斜面81にP型不純物のイオン注入を実施する。なお、絶縁膜82を形成する前にイオン注入を行ってもよい。主面に対して垂直な面ではなく、傾斜した面にイオン注入することになるため、不純物導入量の制御性を高めることができる。結果として、終端面に形成されるP型半導体層80を所望の不純物濃度に制御することができ、所望の耐圧特性への設計が容易になる。
その後、各電極71、71a、72を形成し、上記エッチングにより形成された凹部をダイシングすることによって、各チップごとに分割する。なお、図12(a)には、1枚の半導体ウェーハに対して対して1つのマスク84しか示していないが、実際にはウェーハに形成される複数のチップに対応して複数のマスク84が形成され、これに対応して図12(b)、(c)に示す構造がチップ個数に対応して複数形成される。したがって、ウェーハ面内に数十μmの凹凸がある状態となり、以降の工程にてスピンコート法によりウェーハにレジストを塗布すると、ウェーハ面内でレジスト膜厚にばらつきが生じる可能性がある。これに対しては、スプレー塗布法などでレジストを塗布することで、ウェーハ面内のレジスト膜厚ばらつきの抑制が可能である。
図13は、前述した実施形態に係る半導体装置において絶縁膜82及びフィールドプレート電極71aを取り除いた状態の終端の傾斜面81を示す。この場合、傾斜面81全面にわたってP型半導体層80が形成されている。しかし、P型半導体層80は、傾斜面81の全面に形成されることに限らず、一部形成されていれば、内側に空乏層を伸ばして終端に空乏層を到達させない作用を得ることができる。
また、図14に示すように、それぞれに含まれるP不純物量とN型不純物量とがほぼ同じに設定されたP型半導体層80とN型半導体層85とが交互に隣接(PN接合)するスーパージャンクション構造を傾斜面に形成してもよい。この構造の場合、P型半導体層80とN型半導体層85とのPN接合面からも空乏層が拡がり、より高耐圧化を図ることができる。
次に、高耐圧半導体装置におけるプレーナ終端構造の一つとしてVLD(Variation of Lateral Doping)構造が知られている。これは、図15に示すように、終端領域におけるN型ベース層94の第1の主面側の表層部に、P型ベース層95に隣接して設けられたP型VLD層96を有する。
P型VLD層96は、P型ベース層95から遠ざかるほど、すなわち最外終端に向かうほど、第1の主面からの深さが浅くされ、且つP型不純物濃度が低くなっている。このような構造により、P型VLD層96における最外終端側の部分で、より横方向に空乏層が伸びやすくなり、その部分での電界集中を緩和し、高耐圧が得られる。
このP型VLD層96を形成するには、一般に、図15に示すようなマスク100を用いたイオン注入が行われる。すなわち、マスク100には複数の開口が形成されているが、その開口幅W1〜W4がP型ベース層95から遠ざかるほど狭くされている。図15において、P型ベース層95側から順に形成された開口の開口幅をW1、W2、W3、W4とすると、W1>W2>W3>W4と設計する。
開口幅が広い部分ほどP型不純物(ボロン等)注入量が多く、注入後の熱処理による拡散範囲も広くなる。この結果、開口幅が広い部分ほど、P型VLD層96は深く、且つP型不純物濃度が高くなる。
より高耐圧特性を得るためには、P型VLD層96を深く形成する必要があるが、これには長時間にわたる高温での拡散処理を必要とする。そのため、拡散炉からの金属汚染等による素子信頼性を低下させる懸念があった。
[第7実施形態]
図16は、本発明の第7実施形態に係る半導体装置の要部の模式断面図を示す。
図16は、本発明の第7実施形態に係る半導体装置の要部の模式断面図を示す。
本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第1の主電極91と第2の主電極92との間を結ぶ縦方向に主電流が流れる縦型デバイスである。本実施形態に係る半導体装置は、その主電流が流れる素子領域と、この素子領域を囲むように素子領域より外側に形成された終端領域とを有する。
図16に示すデバイス構造は、例えばダイオードであり、N+型半導体層93と、このN+型半導体層93上に設けられたN型ベース層94と、N型ベース層94における素子領域の表層部(第1の主面側)に設けられたP型ベース層95と、N型ベース層94における終端領域の表層部に設けられたP型VLD層96と、P型ベース層95上に設けられた第1の主電極91と、N+型半導体層93の裏面(上記第1の主面の反対側の第2の主面)側に設けられた第2の主電極92とを有する。
P型ベース層95は第1の主電極91と電気的に接続され、P型ベース層95に隣接するP型VLD層96も第1の主電極91の電位もしくはそれに近い電位に固定される。N+型半導体層93は第2の主電極92と電気的に接続されている。
P型VLD層96は、P型ベース層95から遠ざかるほど、すなわち最外終端に向かうほど上記第1の主面からの深さが浅くされ、且つP型不純物濃度が低くなっている。
また、P型VLD層96中には、複数のトレンチT1〜T4が形成されており、これらトレンチT1〜T4は、P型ベース層95から遠ざかるほど、すなわち最外終端に向かうほど上記第1の主面からの深さが浅くされ、且つ幅(P型ベース層95と素子最外終端とを結ぶ方向の幅)が狭くなっている。
各トレンチT1〜T4内には、絶縁膜(シリコン酸化膜、シリコン窒化膜等)98を介して多結晶シリコン97が埋め込まれる。あるいは、トレンチT1〜T4内に絶縁物を埋め込んでもよく、要は、トレンチT1〜T4内への充填物はN型半導体以外であればよい。
本実施形態では、各トレンチT1〜T4底部へのP型不純物(ボロン等)のイオン注入と拡散により、P型VLD層96が形成される。そのP型VLD層96の形成方法を図17に示す。
素子領域におけるP型ベース層95は、P型VLD層96を形成する前後あるいは同時に形成可能であるが、図17では既に形成してある場合について説明する。
まず、N型ベース層94における第1の主面側の表層部に、複数のトレンチT1〜T4を形成する(図17(a))。このとき、トレンチT1〜T4の幅は、P型ベース層95に近い側ほど広く、遠い側ほど狭くする。また、これら複数のトレンチT1〜T4は同時にRIE(Reactive Ion Etching)で形成し、その場合、マスクの開口幅が広いほどトレンチは深くなる。したがって、P型ベース層95に近いトレンチほど深く、遠いトレンチほど浅くなる。
次に、図17(b)に示すように、各トレンチT1〜T4の底部にP型不純物(ボロン等)をイオン注入して、その後、熱処理による拡散させることでP型VLD層96が形成される(図17(c))。
前述した図15に示す形成方法では、P型VLD層96は、N型ベース層94の表面(第1の主面)から拡散するため、より高耐圧化を図るべく深いP型VLD層96を形成する(P型不純物をより深く拡散させる)には、長時間にわたる高温処理が必要であった。
これに対して、図17に示した本実施形態によれば、表面(第1の主面)よりも深い各トレンチT1〜T4の底部からP型不純物を拡散させるため、短時間の拡散処理でも深いP型VLD層96を形成することができる。すなわち、高耐圧化と信頼性の向上を容易に実現できる。
[第8実施形態]
図18は、本発明の第8実施形態に係る半導体装置の要部の模式断面図である。
図18は、本発明の第8実施形態に係る半導体装置の要部の模式断面図である。
本実施形態においても、P型VLD層96は、P型ベース層95から遠ざかるほど、すなわち最外終端に向かうほど上記第1の主面からの深さが浅くされ、且つP型不純物濃度が低くなっている。さらに、P型VLD層96中には、複数のトレンチT1〜T4が形成されており、これらトレンチT1〜T4は、P型ベース層95から遠ざかるほど、すなわち最外終端に向かうほど上記第1の主面からの深さが浅くされ、且つ幅が狭くなっている。
本実施形態においてP型VLD層96を形成するにあたって、トレンチT1〜T4を形成するまでは上記第7実施形態と同じである。ただし、本実施形態では、各トレンチT1〜T4底部に対するイオン注入ではなく、各トレンチT1〜T4中にP型不純物をドープした拡散源(多結晶シリコン、BSG(Boron-Silicate Glass)等)99を埋め込み、その後加熱して固相拡散でP型VLD層96を形成する。本実施形態においても、表面(第1の主面)よりも深いトレンチT1〜T4の底部からP型不純物を拡散させるため、短時間の拡散処理でも深いP型VLD層96を形成することができる。
また、この場合、イオン注入工程が不要であるため、工程削減が図れる。ただし、イオン注入法は、P型VLD層96におけるP型不純物濃度の制御性に優れている。終端領域の耐圧は、P型VLD層96におけるN型ベース層94との界面付近のP型不純物濃度で決まるため、トレンチT1〜T4の底部位置が、P型VLD層96の望む深さの例えば数μm上方になるようにRIE条件を制御し、その後トレンチ底部にイオン注入を行うことで、P型VLD層96におけるトレンチ底部より下の部分のP型不純物濃度の制御性を高めることができる。
なお、図16、18に例示した構造では、P型VLD層96におけるP型ベース層95に隣接する部分の深さは、P型ベース層95の深さと略同じとしたが、P型ベース層95の深さに対して浅くても深くてもよい。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
本発明の半導体装置における素子領域の構造としては、ダイオード、サイリスタ、GTO(Gate Turn Off)サイリスタ、MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)、IEGT(Injection Enhanced Gate Transistor)などを採用することができる。また、シリコン以外の半導体、例えばSiC、GaN、その他半導体を使用した素子の終端構造としても本発明は適用可能である。
本発明は、以下の態様を含む。
(付記1)
第1の主面と前記第1の主面の反対側に設けられた第2の主面とを有する半導体層と、
前記半導体層の前記第1の主面側に設けられた第1の主電極と、
前記半導体層の前記第2の主面側に設けられた第2の主電極と、
前記半導体層における前記第1の主電極と前記第2の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域の最外終端で前記第1の主面から前記第2の主面に達しない位置まで前記縦方向に延在して設けられ、前記第1の主電極と接続された第1の終端トレンチ構造部と、
前記最外終端で前記第2の主面から前記第1の終端トレンチ構造部に達しない位置まで前記縦方向に延在して設けられ、前記第2の主電極と接続された第2の終端トレンチ構造部と、
を備えたことを特徴とする半導体装置。
(付記2)
前記第1の終端トレンチ構造部と前記第2の終端トレンチ構造部とを接続する抵抗性のフィールドプレートが前記最外終端に設けられていることを特徴とする付記1記載の半導体装置。
(付記3)
前記フィールドプレートは、前記半導体層の周囲を囲むスパイラル状に形成されていることを特徴とする付記2記載の半導体装置。
(付記4)
前記第1の終端トレンチ構造部の最外終端面、前記第2の終端トレンチ構造部の最外終端面および前記第1の終端トレンチ構造部と前記第2の終端トレンチ構造部との間の前記半導体層の最外終端面が、絶縁材で覆われていることを特徴とする付記1記載の半導体装置。
(付記5)
第1の主面と前記第1の主面の反対側に設けられた第2の主面とを有する半導体層と、
前記半導体層の前記第1の主面側に設けられた第1の主電極と、
前記半導体層の前記第2の主面側に設けられた第2の主電極と、
前記半導体層における前記第1の主電極と前記第2の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域で前記第1の主面から前記第2の主面に達しない位置まで延在して設けられた第1の終端トレンチと、
前記終端領域で前記第2の主面から前記第1の主面に達しない位置まで延在すると共に、前記縦方向に対して略垂直な横方向に前記第1の終端トレンチに対して離間して設けられた第2の終端トレンチと、
を備えたことを特徴とする半導体装置。
(付記6)
前記第1の終端トレンチ内及び前記第2の終端トレンチ内に、絶縁物が充填されていることを特徴とする付記5記載の半導体装置。
(付記7)
第1の主面と前記第1の主面の反対側に設けられた第2の主面とを有する第1導電型の第1の半導体層と、
前記第1の半導体層の前記第1の主面側に設けられた第1の主電極と、
前記第1の半導体層の前記第2の主面側に設けられた第2の主電極と、
前記第1の半導体層における前記第1の主電極と前記第2の主電極との間の縦方向に主電流が流れる素子領域における前記第1の主面側に設けられた第2導電型の第2の半導体層と、
前記素子領域よりも外側の終端領域における前記第1の主面側で前記第2の半導体層に隣接して設けられ、前記第2の半導体層から遠ざかるほど前記第1の主面からの深さが浅く、且つ第2導電型不純物濃度が低い第2導電型の第3の半導体層と、
前記第3の半導体層中に設けられ、前記第2の半導体層から遠ざかるほど前記第1の主面からの深さが浅く、且つ幅が狭い複数のトレンチと、
を備えたことを特徴とする半導体装置。
(付記8)
前記トレンチ内に、第2導電型不純物を含む拡散源が埋め込まれたことを特徴とする付記7記載の半導体装置。
(付記9)
第1導電型の第1の半導体層と、
前記第1の半導体層の主面上に設けられ、前記主面とのなす角が鋭角である傾斜面が終端に形成された第1導電型の第2の半導体層と、
前記第2の半導体層上に設けられた第2導電型の第3の半導体層と、
前記第3の半導体層の表面に設けられた第1の主電極と、
前記第1の半導体層の裏面に設けられた第2の主電極と、
前記傾斜面に設けられた第2導電型の第4の半導体層と、
前記第4の半導体層を覆って設けられた絶縁膜と、
前記第3の半導体層上から、前記傾斜面における前記第2の半導体層と前記第3の半導体層との界面より深い部分にまで延在して設けられ、前記傾斜面の一部を前記絶縁膜を介して覆っているフィールドプレート電極と、
を備えたことを特徴とする半導体装置。
(付記10)
前記第1の半導体層の主面は(100)面であり、前記傾斜面は(111)面であることを特徴とする付記9記載の半導体装置。
(付記11)
前記傾斜面は、前記第1の半導体層の主面に対して約54.7°傾いていることを特徴とする付記9記載の半導体装置。
(付記12)
前記傾斜面に、前記第4の半導体層と隣接して、第1導電型の第5の半導体層が設けられていることを特徴とする付記9記載の半導体装置。
第1の主面と前記第1の主面の反対側に設けられた第2の主面とを有する半導体層と、
前記半導体層の前記第1の主面側に設けられた第1の主電極と、
前記半導体層の前記第2の主面側に設けられた第2の主電極と、
前記半導体層における前記第1の主電極と前記第2の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域の最外終端で前記第1の主面から前記第2の主面に達しない位置まで前記縦方向に延在して設けられ、前記第1の主電極と接続された第1の終端トレンチ構造部と、
前記最外終端で前記第2の主面から前記第1の終端トレンチ構造部に達しない位置まで前記縦方向に延在して設けられ、前記第2の主電極と接続された第2の終端トレンチ構造部と、
を備えたことを特徴とする半導体装置。
(付記2)
前記第1の終端トレンチ構造部と前記第2の終端トレンチ構造部とを接続する抵抗性のフィールドプレートが前記最外終端に設けられていることを特徴とする付記1記載の半導体装置。
(付記3)
前記フィールドプレートは、前記半導体層の周囲を囲むスパイラル状に形成されていることを特徴とする付記2記載の半導体装置。
(付記4)
前記第1の終端トレンチ構造部の最外終端面、前記第2の終端トレンチ構造部の最外終端面および前記第1の終端トレンチ構造部と前記第2の終端トレンチ構造部との間の前記半導体層の最外終端面が、絶縁材で覆われていることを特徴とする付記1記載の半導体装置。
(付記5)
第1の主面と前記第1の主面の反対側に設けられた第2の主面とを有する半導体層と、
前記半導体層の前記第1の主面側に設けられた第1の主電極と、
前記半導体層の前記第2の主面側に設けられた第2の主電極と、
前記半導体層における前記第1の主電極と前記第2の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域で前記第1の主面から前記第2の主面に達しない位置まで延在して設けられた第1の終端トレンチと、
前記終端領域で前記第2の主面から前記第1の主面に達しない位置まで延在すると共に、前記縦方向に対して略垂直な横方向に前記第1の終端トレンチに対して離間して設けられた第2の終端トレンチと、
を備えたことを特徴とする半導体装置。
(付記6)
前記第1の終端トレンチ内及び前記第2の終端トレンチ内に、絶縁物が充填されていることを特徴とする付記5記載の半導体装置。
(付記7)
第1の主面と前記第1の主面の反対側に設けられた第2の主面とを有する第1導電型の第1の半導体層と、
前記第1の半導体層の前記第1の主面側に設けられた第1の主電極と、
前記第1の半導体層の前記第2の主面側に設けられた第2の主電極と、
前記第1の半導体層における前記第1の主電極と前記第2の主電極との間の縦方向に主電流が流れる素子領域における前記第1の主面側に設けられた第2導電型の第2の半導体層と、
前記素子領域よりも外側の終端領域における前記第1の主面側で前記第2の半導体層に隣接して設けられ、前記第2の半導体層から遠ざかるほど前記第1の主面からの深さが浅く、且つ第2導電型不純物濃度が低い第2導電型の第3の半導体層と、
前記第3の半導体層中に設けられ、前記第2の半導体層から遠ざかるほど前記第1の主面からの深さが浅く、且つ幅が狭い複数のトレンチと、
を備えたことを特徴とする半導体装置。
(付記8)
前記トレンチ内に、第2導電型不純物を含む拡散源が埋め込まれたことを特徴とする付記7記載の半導体装置。
(付記9)
第1導電型の第1の半導体層と、
前記第1の半導体層の主面上に設けられ、前記主面とのなす角が鋭角である傾斜面が終端に形成された第1導電型の第2の半導体層と、
前記第2の半導体層上に設けられた第2導電型の第3の半導体層と、
前記第3の半導体層の表面に設けられた第1の主電極と、
前記第1の半導体層の裏面に設けられた第2の主電極と、
前記傾斜面に設けられた第2導電型の第4の半導体層と、
前記第4の半導体層を覆って設けられた絶縁膜と、
前記第3の半導体層上から、前記傾斜面における前記第2の半導体層と前記第3の半導体層との界面より深い部分にまで延在して設けられ、前記傾斜面の一部を前記絶縁膜を介して覆っているフィールドプレート電極と、
を備えたことを特徴とする半導体装置。
(付記10)
前記第1の半導体層の主面は(100)面であり、前記傾斜面は(111)面であることを特徴とする付記9記載の半導体装置。
(付記11)
前記傾斜面は、前記第1の半導体層の主面に対して約54.7°傾いていることを特徴とする付記9記載の半導体装置。
(付記12)
前記傾斜面に、前記第4の半導体層と隣接して、第1導電型の第5の半導体層が設けられていることを特徴とする付記9記載の半導体装置。
11,31,51,71,91…第1の主電極、12,32,52,72,92…第2の主電極、21a…第1の終端トレンチ構造部、21b…第2の終端トレンチ構造部、25a…第1の最外終端トレンチ構造部、25b…第2の最外終端トレンチ構造部、27…フィールドプレート、41…第1の終端トレンチ構造部、42…第2の終端トレンチ構造部、60a〜60e…終端トレンチ構造部、81…傾斜面、71a…フィールドプレート電極、T1〜T4…トレンチ
Claims (5)
- 第1の主面と前記第1の主面の反対側に設けられた第2の主面とを有する半導体層と、
前記半導体層の前記第1の主面側に設けられた第1の主電極と、
前記半導体層の前記第2の主面側に設けられた第2の主電極と、
前記半導体層における前記第1の主電極と前記第2の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域の最外終端で前記第1の主面から前記第2の主面に達しない位置まで前記縦方向に延在して設けられ、前記第1の主電極と接続された第1の終端トレンチ構造部と、
前記最外終端で前記第2の主面から前記第1の終端トレンチ構造部に達しない位置まで前記縦方向に延在して設けられ、前記第2の主電極と接続された第2の終端トレンチ構造部と、
を備えたことを特徴とする半導体装置。 - 前記第1の終端トレンチ構造部と前記第2の終端トレンチ構造部とを接続する抵抗性のフィールドプレートが前記最外終端に設けられていることを特徴とする請求項1記載の半導体装置。
- 第1の主面と前記第1の主面の反対側に設けられた第2の主面とを有する半導体層と、
前記半導体層の前記第1の主面側に設けられた第1の主電極と、
前記半導体層の前記第2の主面側に設けられた第2の主電極と、
前記半導体層における前記第1の主電極と前記第2の主電極との間の縦方向に主電流が流れる素子領域よりも外側の終端領域で前記第1の主面から前記第2の主面に達しない位置まで延在して設けられた第1の終端トレンチと、
前記終端領域で前記第2の主面から前記第1の主面に達しない位置まで延在すると共に、前記縦方向に対して略垂直な横方向に前記第1の終端トレンチに対して離間して設けられた第2の終端トレンチと、
を備えたことを特徴とする半導体装置。 - 第1の主面と前記第1の主面の反対側に設けられた第2の主面とを有する第1導電型の第1の半導体層と、
前記第1の半導体層の前記第1の主面側に設けられた第1の主電極と、
前記第1の半導体層の前記第2の主面側に設けられた第2の主電極と、
前記第1の半導体層における前記第1の主電極と前記第2の主電極との間の縦方向に主電流が流れる素子領域における前記第1の主面側に設けられた第2導電型の第2の半導体層と、
前記素子領域よりも外側の終端領域における前記第1の主面側で前記第2の半導体層に隣接して設けられ、前記第2の半導体層から遠ざかるほど前記第1の主面からの深さが浅く、且つ第2導電型不純物濃度が低い第2導電型の第3の半導体層と、
前記第3の半導体層中に設けられ、前記第2の半導体層から遠ざかるほど前記第1の主面からの深さが浅く、且つ幅が狭い複数のトレンチと、
を備えたことを特徴とする半導体装置。 - 第1導電型の第1の半導体層と、
前記第1の半導体層の主面上に設けられ、前記主面とのなす角が鋭角である傾斜面が終端に形成された第1導電型の第2の半導体層と、
前記第2の半導体層上に設けられた第2導電型の第3の半導体層と、
前記第3の半導体層の表面に設けられた第1の主電極と、
前記第1の半導体層の裏面に設けられた第2の主電極と、
前記傾斜面に設けられた第2導電型の第4の半導体層と、
前記第4の半導体層を覆って設けられた絶縁膜と、
前記第3の半導体層上から、前記傾斜面における前記第2の半導体層と前記第3の半導体層との界面より深い部分にまで延在して設けられ、前記傾斜面の一部を前記絶縁膜を介して覆っているフィールドプレート電極と、
を備えたことを特徴とする半導体装置。
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---|---|---|---|
JP2009071335A JP2010225833A (ja) | 2009-03-24 | 2009-03-24 | 半導体装置 |
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