JP2018032830A - 半導体装置 - Google Patents

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Abstract

【課題】 金属板に接合層を介して半導体素子を接合した半導体装置において、最適形状である接合層を有する半導体装置を提供する。【解決手段】 半導体装置は、金属板に接合層を介して半導体素子を接合している。接合層は、接合層の外周面を規定する外側接合層と、外側接合層の内側を充填する内側接合層を備えている。外側接合層は、内側接合層よりも熱伝導率と熱膨張率が低い。外側接合層の内面と外面は、金属板に近づくにつれて、外側接合層の外側に向けて傾斜している。【選択図】図1

Description

本明細書に開示する技術は、半導体装置に関する。
特許文献1に、金属板に第1接合層を介して半導体素子を接合した半導体装置が開示されている。第1接合層と半導体素子の側壁部には、フィレット層が設けられている。第1接合層とフィレット層は、同一の金属で形成されており、金属粒子からなるペースト材料(溶剤)を焼結することで形成される。
特開2014−120639号公報
特許文献1の半導体装置が動作すると、半導体素子が発生する熱により、第1接合層とフィレット層に熱応力が発生する。このような場合において、例えば、フィレット層が形成されていない場合、第1接合層に熱応力が集中して、第1接合層にクラックが発生する可能性がある。特許文献1の半導体装置では、フィレット層により、第1接合層に発生する熱応力が緩和されるため、第1接合層にクラックが生じることを抑制することができる。従って、特許文献1の半導体装置では、最適形状のフィレット層が形成されていることが重要である。
特許文献1のフィレット層の製造方法について簡単に説明する。まず、金属粒子を含むペースト材料を金属板の表面に塗布し、ペースト層を形成する(塗布工程)。次いで、ペースト層上に半導体素子を載置し、加圧及び加熱する(加圧及び加熱工程)。加圧することで半導体素子がペースト層に押し込まれ、ペースト層を形成するペースト材料の表面張力により、フィレット層が形成される。そして、加熱により、ペースト材料が硬化して、第1接合層とフィレット層が形成される。
上述の製造方法では、加熱時の圧力を精密に制御する必要があり、フィレット層の形状を安定的に最適形状とするのが困難である。最適形状のフィレット形状を形成することができないと、第1接合層に発生する熱応力を緩和することができない。また、例えば、加熱時の圧力が高く、ペースト層が半導体素子の側面を超えて半導体素子の上面にまで這い上がってしまう可能性もある。この場合、半導体素子の上下面がショートして、半導体素子を適切に動作させることができない。
本明細書では、金属板に接合層を介して半導体素子を接合した半導体装置を開示する。その接合層は、接合層の外周面を規定する外側接合層と、外側接合層の内側を充填する内側接合層とで構成する。外側接合層は、内側接合層よりも熱伝導率と線膨張率が低い関係とする。また、外側接合層の内面と外面は、金属板に近づくにつれて、外側接合層の外側に向けて傾斜する関係とする。
上記の半導体装置の製造方法について簡単に説明する。まず、金属板上に、接合層の外周面を規定する外側接合層を形成する。次いで、外側接合層内に、内側接合層となる金属材料を充填する。次いで、接合層上に半導体素子を載置して、加熱する。加熱により、外側接合層内に充填されている金属材料が硬化し、内側接合層が形成される。また、接合層を介して、金属板に半導体素子が接合される。これにより、金属板に接合層を介して半導体素子を接合した半導体装置が完成する。上記の構成によると、内側接合層と別に、外側接合層を形成する。外側接合層を最適な形状に形成することができる。従って、接合層を介して半導体素子を金属板に接合した半導体装置であり、外側接合層が最適な形状である半導体装置が提供される。また、半導体素子を接合層に押し込む(加圧する)必要が無いため、内側接合層となる金属材料が、半導体素子の上面に這い上がることがない。従って、半導体素子がショートすることを防止することができる。
半導体装置が動作すると、半導体素子が発熱する。半導体素子が発生した熱は、接合層から金属板に伝熱する。半導体素子の接合面の温度分布を観測すると、一般的に、外周領域では低く、内側領域では高い。本半導体装置では、加熱されやすい内側領域を接合する内側接合層の熱伝導率が高いことから、加熱されやすい内側領域から効率的に伝熱することができる。外側接合層の熱伝導率は低いが、外側接合層に接する部分では半導体素子が過熱しづらいことから、外側接合層の熱伝導率が低いことは問題とならない。一般的に、接合層に生じる熱応力は、接合層の内側領域では低く、外側領域で大きな応力に発達する。本半導体装置では、大きな熱応力が発達しやすい外側接合層の線膨張率が低いことから、大きな熱応力に発達するのを抑制する。内側接合層の線膨張率は高いが、内側接合層では大きな熱応力が発達しづらいことから、内側接合層の線膨張率が高いことは問題とならない。内側接合層と外側接合層の材質を変えることで、適材適所な材料選択が可能となる。また、外側接合層の内面と外面は、金属板に近づくにつれて、外周側に向けて傾斜している。半導体素子から金属板に向かう伝熱経路は、金属板に近づくにつれて外側接合層の外側に向けて傾斜する関係となっている。すなわち、伝熱経路に沿って、内側接合層と外側接合層の境界が延びている。この結果、熱伝導率が高い内側接合層を活用して、半導体装置の放熱性をより高めることができる。
半導体装置2の断面図である。 半導体装置の製造工程を示す図である(1)。 半導体装置の製造工程を示す図である(2)。 変形例1に係る半導体装置の上面図である。 変形例2に係るリードフレームの上面図である。 変形例2に係る半導体装置の断面図である。 参考例1に係る半導体装置の断面図である。 参考例2に係る半導体装置の断面図である。 参考例3に係る半導体装置の断面図である。 参考例4に係る半導体装置の断面図である。
図1を用いて、本実施例に係る半導体装置2について説明する。半導体装置2は、パッケージタイプの半導体装置の一部を示している。半導体装置2は、リードフレーム10と、接合層16を介してリードフレーム10に接合されている半導体素子18と、を備えている。リードフレーム10は、金属からなっており、平板状に形成されている。
接合層16は、リードフレーム10上に設けられている。接合層16は、外側接合層12と、内側接合層14と、で構成されている。外側接合層12は、Ni(ニッケル)からなっており、内側接合層14は、Ag(銀)からなっている。外側接合層12の外周面12aは、接合層16の外周面を規定する。外側接合層12の外周面12aと内周面12bは平行である。外周面12aと内周面12bは、X軸(水平方向)に対して、角度αだけ傾斜している。本実施例において、角度αは、45°に設定されている。すなわち、外周面12aと内周面12bは、リードフレーム10に近づくにつれて、接合層16の外周側に向けて傾斜している。内周面12bの延長線Lは、半導体素子18の上面において、半導体素子18のアクティブ領域100と非アクティブ領域110の境界120を通過する。なお、内周面12bの角度αは、45°以下であることが好ましい。
半導体素子18は、アクティブ領域100と、アクティブ領域100を取り囲む非アクティブ領域110に区画されている。アクティブ領域100には、ダイオード、IGBTなどの半導体デバイス(図示省略)が形成されている。
次いで、半導体装置2の作用効果について説明する。半導体素子18が動作すると、半導体素子18のアクティブ領域100内の発熱領域100aが主に発熱する。発熱領域100aから発生される熱は、Z軸(垂直方向)に対して45°以内の方向に伝熱する傾向にある。上述のように、外側接合層12の内周面12bの延長線Lは、X軸に対して45°傾斜している。従って、発熱領域100aから発生される熱は、延長線Lよりも内側の領域に伝熱される。すなわち、発熱領域100aから発生される熱は、内側接合層14に伝熱される。Agからなる内側接合層14の熱伝導率は、Niからなる外側接合層12の熱伝導率よりも高い。このため、半導体素子18から発生される熱の伝熱経路に、Niからなる層が形成されている場合と比較して、半導体素子18から発生される熱が伝熱されやすい。従って、半導体素子18の放熱性を向上させることができる。これにより、半導体素子18が動作中の温度上昇を抑制することができる。
また、半導体素子18の線膨張率とリードフレーム10の熱膨張率の差によって、接合層16に熱応力が発生する。熱応力は、外側接合層12に集中する。外側接合層12に発生する熱応力が大きいと、外側接合層12とリードフレーム10が剥離する、又は、外側接合層12にクラックが発生する可能性がある。本実施例の半導体装置2において、Niからなる外側接合層12の線膨張率は、Agからなる内側接合層14の線膨張率よりも低い。このため、外側接合層12がAgからなっている場合と比較して、外側接合層12に発生する熱応力を低減することができる。また、外側接合層12は、半導体素子18からリードフレーム10に近づくにつれて、外側接合層12の外側に広がっている。このため、外側接合層12に発生する熱応力を分散させることができる。この結果、外側接合層12とリードフレーム10が剥離、又は、外側接合層12にクラックが発生することを抑制することができる。この結果、接合層16によるリードフレーム10と半導体素子18の接合の信頼性を高めることができる。
次に、図2、図3を用いて、半導体装置2の製造方法について説明する。なお、図2の前に、リードフレーム10は、プレス加工によって形成されている。
まず、図2に示すように、外側接合層形成工程を行う。外側接合層形成工程では、リードフレーム10上に、Niからなる外側接合層12を最適な形状に形成する。具体的には、打ち抜き加工、3Dプリンタなどで最適な形状となる外側接合層12を形成した後に、形成した外側接合層12をリードフレーム10上に溶着する。これにより、リードフレーム10上に外側接合層12が形成される。また、変形例として、Niを含むペースト剤を用いて、外側接合層12となる形状をリードフレーム10上に形成し、その後に、リードフレーム10上のNiからなるペースト剤を焼結することで、外側接合層12を形成してもよい。
次に、図3に示すように、充填及び載置工程を行う。まず、充填工程では、Agペーストを含む溶剤を外側接合層12内に充填させる。また、外側接合層12の上面にも、溶剤を塗布する。これにより、Agペーストからなるペースト層114が形成される。
次いで、載置工程では、ペースト層114上に、半導体素子18を載置する。なお、半導体素子18の外周と外側接合層12の上面の外周が一致するように、半導体素子18を接合層16上に位置合わせする。これにより、外側接合層12の内周面12bの延長線Lが、半導体素子18のアクティブ領域100と非アクティブ領域110の境界120を通過するようになる(図1参照)。
次いで、加熱(焼結)工程を行う。加熱工程は、図3の状態を維持した状態で実行される。加熱工程により、ペースト層114が硬化して、内側接合層14が形成されるとともに、半導体素子18が、リードフレーム10に接合される。これにより、図1に示す半導体装置2が完成する。
上述のように、外側接合層12は、加熱工程よりも前の外側接合層形成工程において形成されており、加熱工程においては、内側接合層14が形成されるだけである。従って、最適な形状となる外側接合層12を容易に形成することができる。また、外側接合層12を形成するために、半導体素子をペースト層114に押し込む必要がない。このため、内側接合層14となるペースト層114が、半導体素子18の上面に這い上がることがない。従って、完成後の半導体装置2において、半導体素子18がショートしない。
また、外側接合層12の内周面12bは、X軸(水平方向)に対して45°傾斜しており、内周面12bの延長線Lは、半導体素子18のアクティブ領域100と非アクティブ領域110の境界120を通過する。これにより、半導体素子18(詳細には、発熱領域100a)から発生される熱は、内側接合層14に伝熱される。内側接合層14の熱伝導率は、外側接合層12の熱伝導率よりも高い。従って、内側接合層14を、熱伝導率の低い外側接合層12と同一の金属で形成する場合と比較して、放熱性を高めることができる。また、接合層16に発生する熱応力は、外側接合層12に集中する。上述のように、外側接合層12の線膨張率は、内側接合層14の線膨張率よりも高い。このため、外側接合層12を、線膨張率の高い内側接合層14と同一の金属で形成する場合と比較して、外側接合層12に発生する熱応力を緩和することができる。従って、内側接合層14を、外側接合層12の熱伝導率及び線膨張率よりも高い金属で形成することで、放熱性の向上と、熱応力に対する耐性の向上と、を両立することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
(変形例1)図4に示すように、外側接合層212が、外側接合層212の内側から外側を貫通する複数のスリット220を有してもよい。なお、図4においては、見易くするために、内側接合層14と半導体素子18を省略している。複数のスリット220は、Agペーストからなる溶剤が揮発したガスは通過するが、溶剤であるAgペーストの金属粒子が通過することができない大きさである。半導体装置の加熱工程において、外側接合層212内に充填されるペースト層114の一部は揮発する。揮発した溶剤が外側接合層212内に残留すると、内側接合層14内に空孔が形成される。内側接合層14内に空孔が形成されると、半導体素子18の放熱性が低下する。上記の構成によると、加熱工程中に揮発した溶剤は、複数のスリット220を通過して、外側接合層212の外部に排出される。このため、加熱後の内側接合層14内に空孔が形成されることを抑制することができる。この結果、半導体素子18の放熱性が低下することを抑制することができる。
(変形例2)変形例1では、外側接合層212が、外側接合層212の内側から外側を貫通する複数のスリット220を有している。これに代えて、図5に示すように、リードフレーム310が複数のスリット320を有してもよい。図6に示すように、スリット320の外周面320aと内周面320bとの間の長さD1は、外側接合層12の外周面12aと内周面12bとの間の長さD2よりも長い。また、内周面320bは、内周面12bの下端よりも内側に設けられており、外周面320aは外周面12aの下端よりも外側に設けられている。これにより、半導体装置の加熱工程において、溶剤が揮発することで発生するガスは、スリット320を通過して、外側接合層312の外部に排出される。従って、変形例1と同様の効果を奏することができる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
以下に、参考例の半導体装置について説明する。以下の参考例においては、上述の実施例と異なる点についてのみ説明する。また、見易くするために、参考例2〜参考例4のそれぞれに対応する、図8〜図10においては、リードフレーム及び外側接合層のみを図示している。
(参考例1)図7に示す半導体装置402において、実施例の半導体装置2とは、SiC基板を用いて半導体素子418が形成されている点と、内側接合層414がNiからなっている点が異なる。SiC基板を用いて形成される半導体素子418は比較的に高耐熱である。このため、放熱性よりも、熱応力に対する耐性を優先することができる。外側接合層412と内側接合層414を熱膨張率が高いNiで形成することで、熱応力に対する耐性を高めることができる。
(参考例2)図8に示すように、外側接合層512は、外周面512aがX軸に対して45°傾斜しており、内周面512bはリードフレーム10の上面に対してZ軸方向に延びている。この場合、外周面12a及び内周面12bが傾斜している実施例の外側接合層12と比較して、外側接合層512を容易に形成することができる。
(参考例3)図9に示すように、外側接合層612は、傾斜部612aと垂直部612bと、で構成されている。参考例2と同様に、実施例の外側接合層12と比較して、外側接合層612を容易に形成することができる。
(参考例4)図10に示すように、外側接合層712の形状は、参考例2の外側接合層512と同一である。参考例2と異なる点は、リードフレーム710に、凹部710aが形成されている点である。凹部710a及び外側接合層712の内側には、内側接合層(図示省略)が充填される。参考例4において、内側接合層はNiからなっている。凹部710aに内側接合層が充填されるため、リードフレームに凹部710aが形成されていない場合と比較して、内側接合層のZ軸方向の長さを長くすることができる。これにより、熱応力に対する耐性を高めることができる。
2 :半導体装置
10 :リードフレーム
12 :外側接合層
12a :外周面
12b :内周面
14 :内側接合層
16 :接合層
18 :半導体素子
100 :アクティブ領域
100a :発熱領域
110 :非アクティブ領域
114 :ペースト層
120 :境界

Claims (1)

  1. 金属板に接合層を介して半導体素子を接合した半導体装置であって、
    前記接合層は、前記接合層の外周面を規定する外側接合層と、前記外側接合層の内側を充填する内側接合層を備えており、
    前記外側接合層は、前記内側接合層よりも熱伝導率と熱膨張率が低く、
    前記外側接合層の内面と外面が、前記金属板に近づくにつれて、前記外側接合層の外側に向けて傾斜していることを特徴とする、
    半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022124895A2 (en) 2020-12-08 2022-06-16 Stichting Chip Integration Technology Centre Integrated circuit comprising improved die attachment layer

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04105333A (ja) * 1990-08-24 1992-04-07 Nec Corp 半導体装置
JP2005050886A (ja) * 2003-07-29 2005-02-24 Kyocera Corp 複合基板及びその製造方法
JP2010232388A (ja) * 2009-03-26 2010-10-14 Panasonic Electric Works Co Ltd 半導体パッケージ及び半導体部品の実装構造
JP2012028433A (ja) * 2010-07-21 2012-02-09 Nec Network Products Ltd 電子部品の実装方法
JP2012109636A (ja) * 2012-03-13 2012-06-07 Denso Corp 電子装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04105333A (ja) * 1990-08-24 1992-04-07 Nec Corp 半導体装置
JP2005050886A (ja) * 2003-07-29 2005-02-24 Kyocera Corp 複合基板及びその製造方法
JP2010232388A (ja) * 2009-03-26 2010-10-14 Panasonic Electric Works Co Ltd 半導体パッケージ及び半導体部品の実装構造
JP2012028433A (ja) * 2010-07-21 2012-02-09 Nec Network Products Ltd 電子部品の実装方法
JP2012109636A (ja) * 2012-03-13 2012-06-07 Denso Corp 電子装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022124895A2 (en) 2020-12-08 2022-06-16 Stichting Chip Integration Technology Centre Integrated circuit comprising improved die attachment layer
NL2027068B1 (en) * 2020-12-08 2022-07-07 Stichting Chip Integration Tech Centre Integrated circuit comprising improved die attachment layer
WO2022124895A3 (en) * 2020-12-08 2022-09-15 Stichting Chip Integration Technology Centre Integrated circuit comprising a substrate, a die and an improved die attachment layer, as well as corresponding method of die bonding

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