CN113394266A - 半导体装置 - Google Patents

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Abstract

具有第一电极、包含绝缘部及导电部的构造体、栅极电极和第二电极。绝缘部在与从第一电极朝向第一半导体区域的第一方向垂直的第二方向和与第一方向垂直且与第二方向相交的第三方向上与第一半导体区域的一部分、第二半导体区域及第三半导体区域并列。导电部设置于绝缘部中，并具有在第二方向及第三方向上与第一半导体区域对置的部分。栅极电极在第二方向及第三方向上与第二半导体区域对置。第二电极设置于第二半导体区域、第三半导体区域及构造体上，与第二半导体区域、第三半导体区域及导电部电连接。构造体沿着第二方向及第三方向设置多个。在与第一方向垂直的方向上的绝缘部的厚度μm与半导体装置的产品耐压V之比μm/V为0.0055以下。

Description

半导体装置
技术领域
本发明的实施方式涉及一般的半导体装置。
背景技术
MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)等半导体装置用于电力转换等用途中。关于半导体装置，要求耐压的提高。
发明内容
本发明的实施方式提供一种能够提高耐压的半导体装置。
根据本发明的实施方式，半导体装置具有第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、构造体、栅极电极和第二电极。所述第一半导体区域设置于所述第一电极上。所述第二半导体区域设置于所述第一半导体区域上。所述第三半导体区域有选择地设置于所述第二半导体区域上。所述构造体具有绝缘部及导电部。所述绝缘部在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向和与所述第一方向垂直且与所述第二方向相交的第三方向上，与所述第一半导体区域的一部分、所述第二半导体区域及所述第三半导体区域并列。所述导电部设置于所述绝缘部中，并具有在所述第二方向及所述第三方向上与所述第一半导体区域对置的部分。所述栅极电极在所述第二方向及所述第三方向上与所述第二半导体区域对置。所述第二电极设置于所述第二半导体区域、所述第三半导体区域及所述构造体上，并与所述第二半导体区域、所述第三半导体区域及所述导电部电连接。所述构造体沿着所述第二方向及所述第三方向设置多个。在与所述第一方向垂直的方向上的所述绝缘部的厚度[μm]与所述半导体装置的产品耐压[V]之比[μm/V]为0.0055以下。
根据实施方式，能够提高半导体装置的耐压。
附图说明
图1是表示有关第一实施方式的半导体装置的俯视图。
图2是表示图1的部分II的俯视图。
图3是图2的III-III剖面图。
图4是图2的IV-IV剖面图。
图5是图3及图4的V-V剖面图。
图6是表示有关参考例的半导体装置的俯视图。
图7是表示有关第一实施方式的半导体装置及有关参考例的半导体装置的特性的曲线图。
图8是示意地表示有关第一实施方式的半导体装置及有关参考例的半导体装置的特性的曲线图。
图9是表示有关第一实施方式的半导体装置及有关参考例的半导体装置的特性的曲线图。
图10是示例有关第一实施方式的半导体装置及有关参考例的半导体装置的设计值的表。
图11是表示有关第一实施方式的变形例的半导体装置的俯视图。
图12是表示有关第一实施方式的变形例的半导体装置的俯视图。
图13是表示有关第二实施方式的半导体装置的俯视图。
图14是图13的XIV-XIV剖面图。
图15是图14的XV-XV剖面图。
具体实施方式
下面，参照附图对本发明的各实施方式进行说明。
附图是示意性或者概念性的图，各部分的厚度和宽度的关系、各部分间的尺寸的比例等不一定与实际状况相同。即使是表示相同部分的情况下，也存在根据附图而不同地表示彼此的尺寸和比例的情况。
在本申请说明书和各附图中，对与已经说明的内容相同的要素赋予相同的标号，并适当省略详细说明。
在下面的说明及附图中，n+、n-及p+、p的表述表示各杂质浓度的相对的高低。即，附加了“+”的表述表示杂质浓度相对“+”及“-”都没有附加的表述高，附加了“-”的表述表示杂质浓度相对什么都没有附加的表述低。这些表述在各个区域中包含有p型杂质和n型杂质的双方的情况下，表示这些杂质相互补偿后的净剩的杂质浓度的相对的高低。
关于在下面说明的各实施方式，还可以使各半导体区域的p型和n型反转而实施各实施方式。
(第一实施方式)
图1是表示有关第一实施方式的半导体装置的俯视图。
图2是表示图1的部分II的俯视图。在图2中，省略了源极电极32、绝缘层51、绝缘层52等。
图3是图2的III-III剖面图。图4是图2的IV-IV剖面图。
有关第一实施方式的半导体装置100例如是MOSFET。如图1～图4所示，有关第一实施方式的半导体装置100具有n-型(第一导电型)漂移区域1(第一半导体区域)、p型(第二导电型)基极区域2(第二半导体区域)、n+型源极区域3(第三半导体区域)、p+型接触区域4、n+型漏极区域5、栅极电极10、栅极配线15、构造体20、漏极电极31(第一电极)、源极电极32(第二电极)、栅极焊盘33、连接部41～43、绝缘层51及绝缘层52。
在下面的各实施方式的说明中，使用第一方向D1、第二方向D2及第三方向D3。将从漏极电极31朝向n-型漂移区域1的方向作为第一方向D1。将与第一方向D1垂直的一个方向作为第二方向D2。将与第一方向D1垂直且与第二方向D2相交的方向作为第三方向D3。并且，为了说明的方便，将从漏极电极31朝向n-型漂移区域1的方向称为“上”，将其相反方向称为“下”。这些方向基于漏极电极31和n-型漂移区域1的相对的位置关系，与重力的方向无关。
如图1所示，在半导体装置100的上表面设置有源极电极32及栅极焊盘33。源极电极32和栅极焊盘33相互电气分离。
如图3及图4所示，在半导体装置100的下表面设置有漏极电极31。在漏极电极31上隔着n+型漏极区域5设置有n-型漂移区域1。n-型漂移区域1隔着n+型漏极区域5与漏极电极31电连接。p型基极区域2设置于n-型漂移区域1上。在p型基极区域2上有选择地设置有n+型源极区域3及p+型接触区域4。
构造体20具有绝缘部21及导电部22。绝缘部21在第二方向D2及第三方向D3上与n-型漂移区域1的一部分、p型基极区域2及n+型源极区域3并列。导电部22设置于绝缘部21中。导电部22的至少一部分在第二方向D2及第三方向D3上与n-型漂移区域1的一部分并列。
对于半导体装置100，栅极电极10也设置于绝缘部21中。栅极电极10沿着X-Y面设置于导电部22上部的周围。在栅极电极10和导电部22之间设置有绝缘部21的一部分。由此，栅极电极10和导电部22相互电气分离。
栅极电极10在第二方向D2及第三方向D3上隔着栅极绝缘层11与p型基极区域2对置。栅极电极10也可以还隔着栅极绝缘层11与n-型漂移区域1及n+型源极区域3对置。对于半导体装置100，绝缘部21的一部分作为栅极绝缘层11发挥作用。
如图2所示，沿着第二方向D2及第三方向D3分别设置有多个栅极电极10及构造体20。例如，在多个栅极电极10各自的周围设置有一个连续的p型基极区域2。在多个栅极电极10的周围分别设置有多个n+型源极区域3。
如图3及图4所示，n-型漂移区域1可以具有第一区域1a、第二区域1b及第三区域1c。第一区域1a位于漏极电极31和多个构造体20之间、以及导电部22的下端彼此之间。各第二区域1b位于相邻的构造体20彼此之间。第三区域1c在第一方向D1上位于第二区域1b和p型基极区域2之间。第二区域1b的n型杂质浓度比第一区域1a的n型杂质浓度低。第三区域1c的n型杂质浓度比第二区域1b的n型杂质浓度低。例如，第二区域1b的第一方向D1上的长度比第三区域1c的第一方向D1上的长度长。
绝缘层51设置于p型基极区域2、多个n+型源极区域3、多个栅极电极10及多个构造体20上。栅极配线15设置于绝缘层51上。绝缘层52设置于栅极配线15及绝缘层51上。源极电极32及栅极焊盘33设置于绝缘层52上。
源极电极32位于p型基极区域2、多个n+型源极区域3、多个栅极电极10及多个构造体20上。p型基极区域2及n+型源极区域3经由连接部41与源极电极32电连接。例如，源极电极32经由一个连接部41与沿着第二方向D2排列的多个n+型源极区域3电连接。并且，源极电极32经由连接部42与导电部22电连接。例如，源极电极32经由多个连接部42与多个导电部22分别电连接。
p+型接触区域4设置于p型基极区域2和连接部41之间。p型基极区域2经由p+型接触区域4及连接部41与源极电极32电连接。对于半导体装置100，连接部41的下部设置于n+型源极区域3彼此之间，p+型接触区域4位于比n+型源极区域3靠下方的位置。
栅极电极10与源极电极32电气分离。栅极电极10经由连接部43与栅极配线15电连接。栅极配线15与栅极焊盘33电连接。如图2所示，在第三方向D3上设置多个栅极配线15。一个栅极配线15经由多个连接部43与沿第二方向D2排列的多个栅极电极10分别电连接。
对半导体装置100的动作进行说明。
在相对于源极电极32向漏极电极31施加了正电压的状态下，对栅极电极10施加阈值以上的电压。由此，在p型基极区域2形成沟槽(反转层)，半导体装置100成为接通状态。电子穿过沟槽，从源极电极32向漏极电极31流动。然后，如果在栅极电极10施加的电压低于阈值，则p型基极区域2处的沟槽消失，半导体装置100成为断开状态。
如果半导体装置100切换为断开状态，则相对于源极电极32向漏极电极31施加的正电压增大。即，n-型漂移区域1和导电部22之间的电位差增大。由于电位差增大，从绝缘部21和n-型漂移区域1的分界面朝向n-型漂移区域1，耗尽层扩大。即，导电部22作为场板电极发挥作用。通过该耗尽层的扩大，能够提高半导体装置100的耐压。或者，能够在维持半导体装置100的耐压的状态下，提高n-型漂移区域1中的n型杂质浓度，降低半导体装置100的接通电阻。
对半导体装置100的各构成要素的材料的一例进行说明。
n-型漂移区域1、p型基极区域2、n+型源极区域3、p+型接触区域4及n+型漏极区域5包含硅、碳化硅、氮化镓或者砷化镓作为半导体材料。在使用硅作为半导体材料的情况下，作为n型杂质，能够使用砷、磷或者锑。作为p型杂质，能够使用硼。
栅极电极10及导电部22包含多晶硅等导电材料。导电材料中可以添加杂质。绝缘部21、绝缘层51及绝缘层52包含绝缘材料。例如，绝缘部21、绝缘层51及绝缘层52包含氧化硅或者氮化硅。漏极电极31、源极电极32及栅极焊盘33包含铝或者铜等金属。连接部41～43包含钨、铝或者铜等金属。
在第一实施方式中，与第一方向D1垂直的方向上的至少一个绝缘部21的厚度[μm]与半导体装置100的产品耐压[V]之比[μm/V]为0.0055以下。产品耐压是指对半导体装置100要求的最低限度的耐压，是设想在实际使用时对半导体装置100施加的电压。通常，产品耐压记载于半导体装置的商品目录和规格书等。通过将该比值[μm/V]设为0.0055以下，能够提高半导体装置100的实际耐压。实际耐压是指半导体装置100的实际的耐压，比产品耐压大。通常将半导体装置的实际耐压设计为大于产品耐压的1.0倍且小于1.2倍的程度的值。
半导体装置的实际耐压基于电流电压特性决定。具体地，在未对栅极电极10施加电压的状态下，一边逐渐增加相对于源极电极32的漏极电极31的正电压，一边测定漏极电极31和源极电极32之间的电流。如果正电压超过实际耐压，在n-型漂移区域1中产生击穿，电流急剧增大。产生了击穿的电压就是该半导体装置的实际耐压。
为了进一步提高实际耐压，优选所述垂直的方向上的各个绝缘部21的厚度[μm]与半导体装置100的产品耐压[V]之比[μm/V]为0.0055以下。下面，对优选的方式进行具体说明。
图5是图3及图4的V-V剖面图。
如图5所示，沿着第二方向D2及第三方向D3排列的多个构造体20包括第一构造体20a、第二构造体20b及第三构造体20c。第一构造体20a是多个构造体20中的一个。第二构造体20b与第一构造体20a在第二方向D2上相邻。第三构造体20c与第一构造体20a在第三方向D3上相邻。
在图5中，第一中心C1表示第一构造体20a的第二方向D2及第三方向D3的中心。第二中心C2表示第二构造体20b的第二方向D2及第三方向D3的中心。第三中心C3表示第三构造体20c的第二方向D2及第三方向D3的中心。在此，考虑穿过第一中心C1、第二中心C2及第三中心C3的假想圆IC。对于半导体装置100，第一中心C1、第二中心C2及第三中心C3存在于一个假想圆IC的圆周上。假想圆IC的圆心C0和第一中心C1之间的距离，与圆心C0和第二中心C2之间的距离及圆心C0和第三中心C3之间的距离分别相等。
将在圆心C0和第一中心C1之间的第一线方向LD1上的绝缘部21的厚度设为T1。第一线方向LD1是指连接圆心C0和第一中心C1的方向。厚度T1[μm]与半导体装置100的产品耐压V1[V]之比[μm/V]为0.0055以下。例如，第一线方向LD1和第二方向D2之间的夹角与第一线方向LD1和第三方向D3之间的夹角相等。在图示的例子中，第二方向D2和第三方向D3之间的夹角是60度，第一线方向LD1和第二方向D2之间的夹角是30度。
同样地，将在圆心C0和第二中心C2之间的第二线方向LD2上的绝缘部21的厚度设为T2。第二线方向LD2是指连接圆心C0和第二中心C2的方向。厚度T2[μm]与产品耐压V1[V]之比[μm/V]为0.0055以下。将在圆心C0和第三中心C3之间的第三线方向LD3上的绝缘部21的厚度设为T3。第三线方向LD3是指连接圆心C0和第三中心C3的方向。厚度T3[μm]与产品耐压V1[V]之比[μm/V]为0.0055以下。
对有关第一实施方式的效果进行说明。
图6是表示有关参考例的半导体装置的俯视图。
对于有关图6所示的参考例的半导体装置100r，包含绝缘部21及导电部22的构造体20沿第二方向D2延伸。在与第一方向D1及第二方向D2垂直的第三方向D3上设置有多个构造体20。换言之，图1～图5所示的半导体装置100具有多个构造体20沿着第二方向D2及第三方向D3排列的点型的构造。与此相对，图6所示的半导体装置100r具有各构造体20沿第二方向D2延伸的条纹型的构造。
根据点型的半导体装置100，与条纹型的半导体装置100r相比，能够增大成为电流路径的n-型漂移区域1的体积。因此，根据第一实施方式，与半导体装置100r相比，能够降低半导体装置100的接通电阻。
另一方面，发明人们对于有关第一实施方式的半导体装置100发现了以下课题。
图7(a)及图7(b)是表示有关第一实施方式的半导体装置及有关参考例的半导体装置的特性的曲线图。
在图7(a)及图7(b)中，实线表示有关第一实施方式的半导体装置100的特性。虚线表示有关参考例的半导体装置100r的特性。在图7(a)及图7(b)中，横轴表示绝缘部21的厚度Tox[μm]与产品耐压V1[V]之比R[μm/V]。厚度Tox例如与图5所示的厚度T1～T3对应。纵轴表示实际耐压V2[V]。图7(a)表示对于产品耐压是100V的各半导体装置的模拟结果。图7(b)表示对于产品耐压是150V的各半导体装置的模拟结果。
如图6所示，对于有关参考例的半导体装置100r，中心线CL1及CL2分别穿过相邻的构造体20的第三方向D3上的中心。中心线CL0穿过中心线CL1和CL2之间的中心。对于半导体装置100r，中心线CL0和CL1之间的绝缘部21的厚度与厚度Tox对应。
在关于图7(a)的模拟中，将条件设定如下。厚度Tsi是0.5μm。绝缘部21的第一方向D1上的长度是5.5μm。导电部22的第一方向D1上的长度是5.0μm。绝缘部21的相对介电常数是3.9。对于半导体装置100，n-型漂移区域1(第一区域1a)的载流子密度是3.0×1016atm/cm3。对于半导体装置100r，n-型漂移区域1(第一区域1a)的载流子密度是4.0×1016atm/cm3。
在关于图7(b)的模拟中，将条件设定如下。厚度Tsi是0.9μm。绝缘部21的第一方向D1上的长度是9.5μm。导电部22的第一方向D1上的长度是9.0μm。绝缘部21的相对介电常数是3.9。对于半导体装置100，n-型漂移区域1(第一区域1a)的载流子密度是1.6×1016atm/cm3。对于半导体装置100r，n-型漂移区域1(第一区域1a)的载流子密度是2.2×1016atm/cm3。
对于半导体装置100，厚度Tsi如图5所示与在圆心C0和第一中心C1之间的第一线方向LD1上的n-型漂移区域1的厚度T4对应。或者，厚度Tsi与在圆心C0和第二中心C2之间的第二线方向LD2上的n-型漂移区域1的厚度T5对应，或者厚度Tsi与在圆心C0和第三中心C3之间的第三线方向LD3上的n-型漂移区域1的厚度T6对应。对于半导体装置100r，厚度Tsi与中心线CL0和CL1之间的n-型漂移区域1的厚度对应。
另外，在n-型漂移区域1包含硅作为半导体材料的情况下，杂质的激活率大致是1。因此，n-型漂移区域1的n型杂质浓度可以视为实质上与n-型漂移区域1的载流子密度相等。图7(a)及图7(b)表示将n-型漂移区域1的载流子密度及厚度Tsi设定为适合各产品耐压的值的情况下的模拟结果。n-型漂移区域1的载流子密度及厚度Tsi设定为，使绝缘部21和n-型漂移区域1的分界面处的电场强度达到临界电场强度，使构造体20彼此之间的n-型漂移区域1全部耗尽化。例如，在n-型漂移区域1包含硅作为半导体材料的情况下，临界电场强度是0.3MV/cm。并且，图7(a)及图7(b)表示将构造体20的间距分别固定为2.5μm及4.0μm、使厚度Tox变化时的实际耐压的变化。
对于图6所示的条纹型的半导体装置100r，为了提高实际耐压，设计成厚度Tox相对于产品耐压V1比较厚。例如，如图7(a)及图7(b)所示，对于半导体装置100r，在比值R[μm/V]为0.006～0.0065之间得到最高的耐压。
发明人们发现，在将条纹型的半导体装置100r所使用的比值R应用于点型的半导体装置100时，实际耐压大幅降低。例如，得知对于100V的产品耐压的半导体装置，在使用对于半导体装置100r能够得到高的实际耐压的比值R[μm/V]＝0.00625时，实际耐压低于50V。
发明人们对点型的构造验证了用于得到更高的实际耐压的构造。其结果发现，通过与半导体装置100r相比减小比值R，能够提高实际耐压。例如，如图7(a)及图7(b)所示，对于半导体装置100r，如果使比值R[μm/V]小于0.006，则实际耐压大幅降低。与此相对，对于半导体装置100，即使是在比值R[μm/V]为0.006以下的范围中，通过减小比值R，实际耐压增加。特别是如果比值R[μm/V]成为0.0055以下，则半导体装置100的实际耐压超过半导体装置100r的实际耐压。如果比值R成为0.005以下，则半导体装置100r的实际耐压大幅降低，而半导体装置100的实际耐压大幅提高。
发明人们对于在条纹型和点型之间能够提高实际耐压的比值R不同这一点进行了研究。其结果得到了如下的认识。
图8(a)及图8(b)是示意地表示有关第一实施方式的半导体装置及有关参考例的半导体装置的特性的曲线图。
在图8(a)及图8(b)中，实线表示有关第一实施方式的半导体装置100的特性。虚线表示有关参考例的半导体装置100r的特性。横轴表示与第一方向D1垂直的横向的位置。纵轴表示各位置处的电场强度。对于半导体装置100，横轴表示圆心C0和第一中心C1之间的位置。对于半导体装置100r，横轴表示中心线CL0和CL1之间的位置。
如图8(a)中的虚线所示，对于条纹型的半导体装置100r，以使n-型漂移区域1的绝缘部21附近的电场强度E达到硅的临界电场强度EDB的方式，设计厚度Tsi及n-型漂移区域1的杂质浓度。其结果是，厚度Tox[μm]与产品耐压V1[V]之比R[μm/V]在0.006～0.0065的范围内。
图8(a)的实线表示将与条纹型的半导体装置100r相同的比值R应用于点型的半导体装置100时的电场强度分布。绝缘部21处的电场强度随着远离导电部22而降低。其结果是，对于半导体装置100，绝缘部21和n-型漂移区域1的边界处的电场强度大幅低于临界电场强度EDB。其结果是，在n-型漂移区域1处，耗尽层未在横向充分延伸，耐压降低。
其原因可以考虑如下。对于半导体装置100r，导电部22仅在第三方向D3上与n-型漂移区域1对置。与此相对，对于半导体装置100，导电部22在第二方向D2及第三方向D3上与n-型漂移区域1对置。导电部22和绝缘部21的分界面的面积比绝缘部21和n-型漂移区域1的分界面的面积小。因此，从绝缘部21和n-型漂移区域1的分界面朝向导电部22延伸的电力线的密度随着远离导电部22而降低。由此，可以认为绝缘部21的电场强度随着远离导电部22而降低。
图8(b)表示对于半导体装置100，以使n-型漂移区域1的绝缘部21附近的电场强度达到临界电场强度EDB的方式设计厚度Tox时的特性。根据图8(a)和图8(b)的比较可知，对于点型的半导体装置100，与条纹型的半导体装置100r相比，为了使n-型漂移区域1的绝缘部21附近的电场强度成为临界电场强度EDB，需要减小比值R。通过减小比值R，能够在维持n-型漂移区域1的n型杂质浓度的状态下，提高半导体装置100的耐压。
并且，优选比值R[μm/V]为0.003以上。如果比值R[μm/V]低于0.003，则n-型漂移区域1和导电部22之间的容量过度增大，而且n-型漂移区域1和导电部22之间的电场强度过强。因此，优选比值R[μm/V]为0.003以上、0.0055以下。
图9(a)～图9(c)是表示有关第一实施方式的半导体装置及有关参考例的半导体装置的特性的曲线图。
图10是示例有关第一实施方式的半导体装置及有关参考例的半导体装置的设计值的表。
图9(a)～图9(c)及图10表示对于各产品耐压优化了半导体装置100及100r的比值R时的模拟结果。在图9(a)～图9(c)中，与图8(a)及图8(b)一样，横轴表示与第一方向D1垂直的横向的位置。纵轴表示电场强度。在图10中，半间距表示间距的一半的值。间距是指构造体20的中心彼此之间的第三方向D3上的距离。
如图9(a)～图9(c)及图10所示，可知无论对于80V、100V、150V的各产品耐压中的哪一个，点型的最优的比值R都比条纹型的比值R小，为0.0055以下。
另外，如果为了减小比值R而减薄厚度Tox，则能够将构造体20彼此间的距离也缩短。即，能够缩短构造体20的间距。通过缩短构造体20的间距，还能够增大每单位面积的沟槽面积。即，能够增大沟槽密度。通过沟槽密度的增大，能够进一步降低半导体装置100的接通电阻。
如上所述，根据第一实施方式，与半导体装置100r相比，通过n-型漂移区域1的体积的增大，能够降低半导体装置100的接通电阻。并且，通过将比值R[μm/V]设为0.003以上、0.0055以下，能够在维持n-型漂移区域1的n型杂质浓度的状态下，提高实际耐压。而且，由于能够缩短构造体20的间距，能够进一步降低半导体装置100的接通电阻。
在导电部22的下端附近的沿着第二方向D2及第三方向D3的剖面处，优选比值R处于上述的范围内。在沿第二方向D2及第三方向D3与导电部22的下端对置的n-型漂移区域1，第一方向D1上的电场强度低。即，与n-型漂移区域1和p型基极区域2的pn结面附近的n-型漂移区域1相比，与导电部22的下端对置的n-型漂移区域1难以耗尽化。在穿过导电部22的下端附近的剖面处，比值R[μm/V]为0.0055以下，由此能够更可靠地使导电部22彼此间的n-型漂移区域1耗尽化，能够进一步提高实际耐压。并且，在导电部22下端附近产生电场集中。通过使比值R[μm/V]为0.003以上，能够抑制由导电部22下端的电场集中导致的绝缘击穿，提高实际耐压。
例如，将导电部22的第一方向D1上的长度进行十等分。优选在从导电部22的下端朝向上方加上一个通过十等分得到的长度的位置的截面处，比值R[μm/V]为0.003以上、0.0055以下。
另外，对于半导体装置100，从第一方向D1观察时的构造体20的形状是六边形。栅极电极10的外缘的形状也与构造体20的形状对应地成为六边形。多个构造体20在沿着第二方向D2及第三方向D3的面中以最紧密的方式排列成蜂窝状。通过最紧密地排列多个构造体20，能够进一步增大沟槽密度，能够进一步降低半导体装置100的接通电阻。并且，能够使位于构造体20彼此间的n-型漂移区域1的宽度更加均匀。由此，能够进一步提高半导体装置100的实际耐压。
以上根据厚度Tox[μm]与产品耐压V1[V]之比R[μm/V]的观点对半导体装置100的构造进行了说明。作为发明人们的其他研究结果，发现了半导体装置100的优选的构造能够使用公式进行如下说明。
设以第一中心C1为中心的空间V的电荷为Q。电荷Q、电通密度D(＝ε×E)及电荷密度(载流子密度)ρ的关系，根据高斯定律用下面的公式1表示。
公式1
φsD·dS＝∫vpdV＝Q
使用公式1，绝缘部21处的电场强度Eox用公式2表示。n-型漂移区域1处的电场强度Esi用公式3表示。在公式2及3中，Rsi与从第一中心C1到圆心CO的距离对应。Rox与从圆心CO到n-型漂移区域1和绝缘部21的分界面的距离对应。
公式2
Figure BDA0002969143880000121
公式3
Figure BDA0002969143880000131
为了实现产品耐压V1、并且降低半导体装置的接通电阻，需要满足下面的三个条件。第一个条件是处于产品耐压V1时，构造体20彼此间的n-型漂移区域1全部耗尽化。第二个条件是n-型漂移区域1中的最大电场强度成为临界电场强度EDB以下。在n-型漂移区域1包含硅作为半导体材料的情况下，临界电场强度EDB是约0.3MV/cm。第三个条件是以使n-型漂移区域1处的电荷密度ρ成为最大的方式调整厚度Tsi。
第一个条件及第二个条件分别用公式4及公式5表示。在公式4中，RP与从圆心CO到导电部22和绝缘部21的分界面的距离对应。
公式4
Figure BDA0002969143880000132
公式5
Esi＜EDB
距离Rsi是与构造体20的间距对应地确定的。在对距离Rsi及RP设定了任意的固定值时，在公式2～5中，变量仅是电荷密度ρ及距离Rox。使用公式2～5，以使电荷密度ρ成为最大的方式确定距离Rox。从距离Rsi减去距离Rox得到的值与厚度Tsi对应。从Rsi减去RP得到的值与厚度Tox对应。使用产品耐压V1[V]和厚度Tox[μm]的计算的结果是，导出比值R[μm/V]的优选的范围即0.003以上0.005以下。
作为一例，构造体20的第二方向D2或者第三方向D3的间距P是2.6μm。距离RP是0.4μm。在这种情况下，在第一个条件的基础上，根据下面的公式6，将距离Rsi确定为约1.5μm。
公式6
Figure BDA0002969143880000133
如果以满足VI＝100V、Esi＜EDB(＝0.3MV/cm)、电荷密度ρ成为最大的方式计算距离Rox及电荷密度ρ，则距离Rox＝0.9μm，ρ＝2.6×1016cm-3。换言之，厚度Tsi是从距离Rsi减去距离Rox得到的0.6μm。厚度Tox是从距离Rox减去距离RP得到的0.5μm。厚度Tox[μm]与产品耐压V1[V]之比R[μm/V]成为0.005。
如上所述，通过以满足公式4及5的方式设定距离Rsi、距离Rox、距离RP、电场强度Eox、电场强度Esi，能够得到在维持n-型漂移区域1处的n型杂质浓度的状态下实现产品耐压V1的半导体装置100。
(变形例)
图11及图12是表示有关第一实施方式的变形例的半导体装置的俯视图。
图11及图12与图5一样地表示导电部22的下端附近的沿着第二方向D2及第三方向D3的剖面的构造。
对于图11所示的半导体装置110，构造体20的形状在从第一方向D1观察时呈圆形。对于图12所示的半导体装置120，构造体20的形状在从第一方向D1观察时呈矩形。并且，对于半导体装置110，多个构造体20的排列方向即第二方向D2及第三方向D3不相互正交。与此相对，对于半导体装置120，多个构造体20沿着相互正交的第二方向D2及第三方向D3排列。这样，多个构造体20的形状及排列能够适当变更。无论是哪种方式，绝缘部21的厚度T1、T2或者T3[μm]与半导体装置的产品耐压[V]之比[μm/V]都是0.0055以下。由此，能够在维持n-型漂移区域1的n型杂质浓度的状态下，提高各半导体装置的实际耐压。另外，为了减小比值而减小绝缘部21的厚度的结果是，构造体20的间距缩短，能够进一步降低各半导体装置的接通电阻。
(第二实施方式)
图13是表示有关第二实施方式的半导体装置的俯视图。
图14是图13的XIV-XIV剖面图。图15是图14的XV-XV剖面图。
图13与图14的XIII-XIII剖面图对应。对于有关第二实施方式的半导体装置200，如图13～图15所示，栅极电极10远离构造体20。
如图13所示，栅极电极10设置于各构造体20的周围。栅极电极10的一部分在第二方向D2上的相邻的构造体20彼此之间沿第三方向D3延伸。栅极电极10的另一部分在第三方向D3上的相邻的构造体20彼此之间沿第二方向D2延伸。
如图13及图14所示，在第二方向D2及第三方向D3上，在栅极电极10和多个构造体20之间分别设置有多个p型基极区域2。n+型源极区域3及p+型接触区域4有选择地设置于各p型基极区域2上。栅极电极10在第二方向D2及第三方向D3上隔着栅极绝缘层11与p型基极区域2对置。
源极电极32设置于多个p型基极区域2、多个n+型源极区域3、多个p+型接触区域4、栅极电极10及多个构造体20上，并与多个p型基极区域2、多个n+型源极区域3、多个p+型接触区域4及多个导电部22电连接。
在第二实施方式中，与第一方向D1垂直的方向上的至少一个绝缘部21的厚度[μm]与半导体装置200的产品耐压[V]之比[μm/V]为0.003以上、0.0055以下。优选的是，优选所述垂直的方向上的各个绝缘部21的厚度[μm]与半导体装置200的产品耐压[V]之比[μm/V]为0.003以上、0.0055以下。
更具体地，如图15所示，优选的是，圆心C0和第一中心C1之间的绝缘部21的厚度T1[μm]与半导体装置200的产品耐压V1[V]之比[μm/V]为0.003以上、0.0055以下。优选的是，圆心C0和第二中心C2之间的绝缘部21的厚度T2[μm]与产品耐压V1[V]之比[μm/V]为0.003以上、0.0055以下。优选的是，圆心C0和第三中心C3之间的绝缘部21的厚度T3[μm]与产品耐压V1[V]之比[μm/V]为0.003以上、0.0055以下。由此，能够在维持n-型漂移区域1的n型杂质浓度的状态下，提高各半导体装置的实际耐压。
这样，栅极电极10及多个构造体20的配置能够适当变更。在第一实施方式及第二实施方式中都能够通过将上述比值[μm/V]设为0.003以上、0.0055以下，从而提高各半导体装置的实际耐压。并且，为了减小比值而减小了绝缘部21的厚度的结果是，构造体20的间距缩短，能够进一步降低各半导体装置的接通电阻。
另外，在图13～图15中示出了多个构造体20的排列方向即第二方向D2及第三方向D3相互正交的例子。有关第二实施方式的半导体装置不限于该例。也可以是，与图5及图11所示的例子一样地，对于有关第二实施方式的半导体装置，多个构造体20沿着不相互正交的第二方向D2及第三方向D3排列。此外，与图11及图12所示的例子一样地，从第一方向D1观察时的各构造体20的形状也能够适当变更。
实施方式还可以包括下面的技术方案。
(技术方案一)
一种半导体装置，具有：
第一电极；
第一导电型的第一半导体区域，设置于所述第一电极上；
第二导电型的第二半导体区域，设置于所述第一半导体区域上；
第一导电型的第三半导体区域，有选择地设置于所述第二半导体区域上；
构造体，具有绝缘部和导电部，所述绝缘部在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上、和与所述第一方向垂直且与所述第二方向相交的第三方向上，与所述第一半导体区域的一部分、所述第二半导体区域及所述第三半导体区域并列，所述导电部设置于所述绝缘部中，并具有在所述第二方向及所述第三方向上与所述第一半导体区域对置的部分；
栅极电极，在所述第二方向及所述第三方向上与所述第二半导体区域对置；以及
第二电极，设置于所述第二半导体区域、所述第三半导体区域及所述构造体上，并与所述第二半导体区域、所述第三半导体区域及所述导电部电连接，
所述构造体沿着所述第二方向及所述第三方向设置多个，
与所述第一方向垂直的方向上的所述绝缘部的厚度[μm]与产品耐压[V]之比[μm/V]为0.0055以下。
(技术方案二)
一种半导体装置，具有：
第一电极；
第一导电型的第一半导体区域，设置于所述第一电极上；
第二导电型的第二半导体区域，设置于所述第一半导体区域上；
第一导电型的第三半导体区域，有选择地设置于所述第二半导体区域上；
构造体，具有绝缘部和导电部，所述绝缘部在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上、和与所述第一方向垂直且与所述第二方向相交的第三方向上，与所述第一半导体区域的一部分、所述第二半导体区域及所述第三半导体区域并列，所述导电部设置于所述绝缘部中，并具有在所述第二方向及所述第三方向上与所述第一半导体区域对置的部分；
栅极电极，在所述第二方向及所述第三方向上与所述第二半导体区域对置；以及
第二电极，设置于所述第二半导体区域、所述第三半导体区域及所述构造体上，并与所述第二半导体区域、所述第三半导体区域及所述导电部电连接，
所述构造体沿着所述第二方向及所述第三方向设置多个，
多个所述构造体具有：第一构造体、在所述第二方向上与所述第一构造体相邻的第二构造体、在所述第三方向上与所述第一构造体相邻的第三构造体，
在穿过所述第一构造体、所述第二构造体及所述第三构造体各自的所述第二方向及所述第三方向上的中心的假想圆的圆心与所述第一构造体的所述第二方向及所述第三方向上的第一中心之间的、连接所述圆心和所述第一中心的第一线方向上的所述第一构造体的所述绝缘部的厚度[μm]，与产品耐压[V]之比[μm/V]为0.003以上、0.0055以下。
(技术方案三)
根据技术方案二所述的半导体装置，所述圆心和所述第二构造体的所述第二方向及所述第三方向上的第二中心之间的、连接所述圆心和所述第二中心的第二线方向上的所述第二构造体的所述绝缘部的厚度[μm]，与所述产品耐压[V]之比[μm/V]为0.003以上、0.0055以下，
所述圆心和所述第三构造体的所述第二方向及所述第三方向上的第三中心之间的、连接所述圆心和所述第三中心的第三线方向上的所述第三构造体的所述绝缘部的厚度[μm]，与所述产品耐压[V]之比[μm/V]为0.003以上、0.0055以下。
(技术方案四)
一种半导体装置，具有：
第一电极；
第一导电型的第一半导体区域，设置于所述第一电极上；
第二导电型的第二半导体区域，设置于所述第一半导体区域上；
第一导电型的第三半导体区域，有选择地设置于所述第二半导体区域上；
构造体，具有绝缘部和导电部，所述绝缘部在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上、和与所述第一方向垂直且与所述第二方向相交的第三方向上，与所述第一半导体区域的一部分、所述第二半导体区域及所述第三半导体区域并列，所述导电部设置于所述绝缘部中，并具有在所述第二方向及所述第三方向上与所述第一半导体区域对置的部分；
栅极电极，在所述第二方向及所述第三方向上与所述第二半导体区域对置；以及
第二电极，设置于所述第二半导体区域、所述第三半导体区域及所述构造体上，并与所述第二半导体区域、所述第三半导体区域及所述导电部电连接，
所述构造体沿着所述第二方向及所述第三方向设置多个，
多个所述构造体具有：第一构造体、在所述第二方向上与所述第一构造体相邻的第二构造体、在所述第三方向上与所述第一构造体相邻的第三构造体，
将穿过所述第一构造体、所述第二构造体及所述第三构造体各自的所述第二方向及所述第三方向上的中心的假想圆的圆心与所述第一构造体的所述第二方向及所述第三方向上的第一中心之间的距离设为Rsi，将从所述第一中心到所述第一构造体和所述第一半导体区域的分界面的距离设为Rox，将从所述第一中心到所述第一构造体的所述绝缘部和所述导电部的分界面的距离设为RP，将所述第一构造体的所述绝缘部处的电场强度设为Eox，将所述第一半导体区域处的电场强度设为Esi，将临界电场强度设为EDB，将产品耐压设为V1，此时半导体装置满足下面的各式：
Figure BDA0002969143880000181
Esi＜EDB。
(技术方案五)
根据技术方案一～四中任一个技术方案所述的半导体装置，所述第三方向相对于与所述第一方向及所述第二方向垂直的方向倾斜。
(技术方案六)
根据技术方案一～五中任一个技术方案所述的半导体装置，多个所述栅极电极分别设置于多个所述绝缘部中。
(技术方案七)
根据技术方案一～五中任一个技术方案所述的半导体装置，所述栅极电极设置于所述第二方向上的相邻的所述构造体彼此之间以及所述第三方向上的相邻的所述构造体彼此之间。
以上示例了本发明的几个实施方式，但这些实施方式是作为例子提示的，并非意图限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更等。这些实施方式及其变形被包含在发明的范围或主旨中，并且被包含在权利要求书所记载的发明和其等价的范围中。另外，前述的各实施方式能够相互组合来实施。

Claims (7)

1.一种半导体装置，具有：
第一电极；
第一导电型的第一半导体区域，设置于所述第一电极上；
第二导电型的第二半导体区域，设置于所述第一半导体区域上；
第一导电型的第三半导体区域，有选择地设置于所述第二半导体区域上；
构造体，具有绝缘部和导电部，所述绝缘部在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上、和与所述第一方向垂直且与所述第二方向相交的第三方向上，与所述第一半导体区域的一部分、所述第二半导体区域及所述第三半导体区域并列，所述导电部设置于所述绝缘部中，并具有在所述第二方向及所述第三方向上与所述第一半导体区域对置的部分；
栅极电极，在所述第二方向及所述第三方向上与所述第二半导体区域对置；以及
第二电极，设置于所述第二半导体区域、所述第三半导体区域及所述构造体上，并与所述第二半导体区域、所述第三半导体区域及所述导电部电连接，
所述构造体沿着所述第二方向及所述第三方向设置多个，
与所述第一方向垂直的方向上的所述绝缘部的厚度μm与产品耐压V之比μm/V为0.0055以下。
2.一种半导体装置，具有：
第一电极；
第一导电型的第一半导体区域，设置于所述第一电极上；
第二导电型的第二半导体区域，设置于所述第一半导体区域上；
第一导电型的第三半导体区域，有选择地设置于所述第二半导体区域上；
构造体，具有绝缘部和导电部，所述绝缘部在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上、和与所述第一方向垂直且与所述第二方向相交的第三方向上，与所述第一半导体区域的一部分、所述第二半导体区域及所述第三半导体区域并列，所述导电部设置于所述绝缘部中，并具有在所述第二方向及所述第三方向上与所述第一半导体区域对置的部分；
栅极电极，在所述第二方向及所述第三方向上与所述第二半导体区域对置；以及
第二电极，设置于所述第二半导体区域、所述第三半导体区域及所述构造体上，并与所述第二半导体区域、所述第三半导体区域及所述导电部电连接，
所述构造体沿着所述第二方向及所述第三方向设置多个，
多个所述构造体具有：第一构造体、在所述第二方向上与所述第一构造体相邻的第二构造体、在所述第三方向上与所述第一构造体相邻的第三构造体，
在穿过所述第一构造体、所述第二构造体及所述第三构造体各自的所述第二方向及所述第三方向上的中心的假想圆的圆心与所述第一构造体的所述第二方向及所述第三方向上的第一中心之间的、连接所述圆心和所述第一中心的第一线方向上的所述第一构造体的所述绝缘部的厚度μm，与产品耐压V之比μm/V为0.003以上、0.0055以下。
3.根据权利要求2所述的半导体装置，其中，
所述圆心和所述第二构造体的所述第二方向及所述第三方向上的第二中心之间的、连接所述圆心和所述第二中心的第二线方向上的所述第二构造体的所述绝缘部的厚度μm，与所述产品耐压V之比μm/V为0.003以上、0.0055以下，
所述圆心和所述第三构造体的所述第二方向及所述第三方向上的第三中心之间的、连接所述圆心和所述第三中心的第三线方向上的所述第三构造体的所述绝缘部的厚度μm，与所述产品耐压V之比μm/V为0.003以上、0.0055以下。
4.一种半导体装置，具有：
第一电极；
第一导电型的第一半导体区域，设置于所述第一电极上；
第二导电型的第二半导体区域，设置于所述第一半导体区域上；
第一导电型的第三半导体区域，有选择地设置于所述第二半导体区域上；
构造体，具有绝缘部和导电部，所述绝缘部在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上、和与所述第一方向垂直且与所述第二方向相交的第三方向上，与所述第一半导体区域的一部分、所述第二半导体区域及所述第三半导体区域并列，所述导电部设置于所述绝缘部中，并具有在所述第二方向及所述第三方向上与所述第一半导体区域对置的部分；
栅极电极，在所述第二方向及所述第三方向上与所述第二半导体区域对置；以及
第二电极，设置于所述第二半导体区域、所述第三半导体区域及所述构造体上，并与所述第二半导体区域、所述第三半导体区域及所述导电部电连接，
所述构造体沿着所述第二方向及所述第三方向设置多个，
多个所述构造体具有：第一构造体、在所述第二方向上与所述第一构造体相邻的第二构造体、在所述第三方向上与所述第一构造体相邻的第三构造体，
将穿过所述第一构造体、所述第二构造体及所述第三构造体各自的所述第二方向及所述第三方向上的中心的假想圆的圆心与所述第一构造体的所述第二方向及所述第三方向上的第一中心之间的距离设为Rsi，将从所述第一中心到所述第一构造体和所述第一半导体区域的分界面的距离设为Rox，将从所述第一中心到所述第一构造体的所述绝缘部和所述导电部的分界面的距离设为RP，将所述第一构造体的所述绝缘部处的电场强度设为Eox，将所述第一半导体区域处的电场强度设为Esi，将临界电场强度设为EDB，将产品耐压设为V1，此时半导体装置满足下面的各式：
Figure FDA0002969143870000031
Esi＜EDB。
5.根据权利要求1～4中任一项所述的半导体装置，其中，
所述第三方向相对于与所述第一方向及所述第二方向垂直的方向倾斜。
6.根据权利要求1～4中任一项所述的半导体装置，其中，
多个所述栅极电极分别设置于多个所述绝缘部中。
7.根据权利要求1～4中任一项所述的半导体装置，其中，
所述栅极电极设置于所述第二方向上的相邻的所述构造体彼此之间以及所述第三方向上的相邻的所述构造体彼此之间。
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