JP2017076777A - ウエハ形成方法 - Google Patents

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Abstract

【課題】本発明はシリコン基板を形成することと、その後基板に高速熱アニーリングを行ってパッシベーション層を形成することとを含む、ウエハ形成方法を提供する。【解決手段】パッシベーション層はシリコン基板表面の凹凸を低減する。ゲート酸化層または界面形成の間、基板から重水素が拡散し、界面のダングリングボンドと結合でき、安定構造を形成する。これにより、キャリアの侵入を防止でき、素子特性を高めることが可能である。【選択図】図1

Description

本願は半導体製造に関し、より詳細にはウエハ形成方法に関する。
単結晶シリコンは半導体製造における初期物質であり、一般的にはチョクラルスキー(CZ)法により形成される。
シリコン基板の品質に対する課題は、超小型電子装置の寸法の縮小傾向に伴い増加している。シリコン基板の品質は成長した微細欠陥の大きさ及び分布によって決まる。CZ法またはフローティングゾーン法によるシリコン基板の形成の間に、微細欠陥の大部分がシリコン空孔間で密集するか、またはその空間内を満たす。
水素パッシベーションは半導体素子製作における周知の確立した手段となりつつある。水素パッシベーションプロセスで、半導体素子の作用に影響する欠陥は除去される。例えば、このような欠陥は半導体素子の能動部品における再結合/発生中心として説明されている。これらの中心は、ダングリングボンドにより引き起こされると考えられる。このダングリングボンドは、印加バイアスに一部応じて素子において帯電したキャリアを除く、または不必要な電荷キャリアを加え、エネルギーギャップの状態を導く。主に素子における表面または界面でダングリングボンドは生じるが、空孔、微小孔、転位で生じること、また不純物と関係があることも考えられる。
半導体産業で生じている別の問題は、ホットキャリア効果による素子性能の低下である。特にこれは比較的大きい電圧を用いるより小さい素子に対する懸念である。このような高い電圧を用いると、チャネルキャリアは十分に強力になり、絶縁層に入り込み、素子の動きを低下させる。
水素パッシベーションは十分安定でなく、そのダングリングボンドとの結合は簡単に切れる。したがって、ダングリングボンドは再び露出して素子の特性に不利に作用する。
本願はウエハ形成方法を提供することであり、この方法はウエハ表面の凹凸を低減し、素子界面のダングリングボンドを低減し、素子特性を高めることが可能である。
上記より、本願はシリコン基板を提供することと、シリコン基板に高速熱アニーリングを行ってパッシベーション層を形成することと、を含むウエハ形成方法であって、高速熱アニーリングは重水素含有ガスを用いることを含む、方法を提供する。
さらに上記方法において、高速熱アニーリングは1200℃〜1380℃の温度下で行う。
さらに上記方法において、高速熱アニーリングで用いるガスは重水素及び水素の混合物である。
さらに上記方法において、重水素はガスの1%〜100%である。
さらに上記方法において、高速熱アニーリングで用いるガスは重水素及び酸素の混合物である。
さらに上記方法において、重水素はガスの1%〜100%である。
さらに上記方法において、高速熱アニーリングで用いるガスは重水素である。
さらに上記方法において、シリコンインゴットを形成することと、シリコンインゴットをスライシング、表面研削、研磨、エッジフライス加工及び洗浄することと、シリコン基板を形成することと、を含む工程によりシリコン基板を形成する。
さらに上記方法において、シリコン基板は単結晶シリコンである。
さらに上記方法において、シリコン基板はチョクラルスキー(CZ)法により形成される。
本願方法は、先行技術と比較して次の点で有利である。
シリコン基板形成後、この基板に高速熱アニーリングを行ってパッシベーション層を形成する。パッシベーション層はシリコン基板表面の凹凸を低減できる。さらに、ゲート酸化層または界面形成の間、基板から重水素が拡散し、界面のダングリングボンドと結合でき、安定構造を形成する。これにより、キャリアの侵入を防止でき、素子特性を高めることが可能である。
ウエハ形成方法の一実施形態を示す。
本発明方法の添付図面を参照して以下、より詳細に説明するが、これは本発明の好ましい実施形態であり。当業者は本発明の有利な効果を実現しながら、本明細書に記載した本発明を変更してもよい。このように、これらの実施形態は、本発明の制限ではなく当業者のための一般的教示として理解されるべきである。
記載を明瞭にするため、実際の実施形態のすべての特長を記載していない。不要な詳細による混乱を避けるため、周知の機能だけでなく構造も詳細には記載していない場合がある。
任意の実際の実施形態の開発において、例えばシステムの要件もしくは制約、またはコマーシャルに準じて開発者の具体的な目標を達成するため、大量の実施詳細が必要であり、一実施形態を別のものに変更することを考慮すべきである。また、このような開発努力は複雑で多大な時間を必要とするものであるかもしれないが、当業者にとっては単なる日常業務であることを考慮すべきである。
以下の段落において、添付図面を参照して、より具体的に実施例に基づき本発明を説明する。本発明の利点及び特長は、以下の記述及び請求項によってより明らかである。
本発明の実施形態を都合よく明瞭に説明する補助の目的のため、図面は不正確な比率の簡略化したものであることに留意すべきである。
一実施形態において、図1を参照する。ウエハ形成方法は以下の工程を含む。
S100:シリコン基板を提供する工程
S200:シリコン基板に高速熱アニーリングを行ってパッシベーション層を形成し、高速熱アニーリングが重水素含有ガスを用いることを含む工程
一実施形態において、以下の工程によりシリコン基板を形成できる。まず、シリコンインゴットをウエハの大きさなど、望ましい大きさに形成、研磨する。その後、スライシング、表面研削、研磨、エッジフライス加工及び洗浄を含む工程を適用してシリコン基板を形成する。本実施形態においては、シリコン基板はチョクラルスキー(CZ)法により形成した単結晶シリコンである。
S200において、シリコン基板に高速熱アニーリングを行ってパッシベーション層を形成する。パッシベーション層の形成によって、シリコン基板表面の凹凸を低減し、シリコン基板の特性を高めることが可能である。
一実施形態において、高速熱アニーリングの温度は例えば1300℃など、1200℃〜1380℃でよい。
一実施形態において、高速熱アニーリングで用いるガスは重水素及び水素の混合物である。重水素はガス混合物の1%〜100%であり、異なるプロセス要件に応じて調整できる。
一実施形態において、重水素及び酸素の混合物を適用できる。重水素はガス混合物の1%〜100%であり、異なるプロセス要件に応じて調整できる。
一実施形態において、純粋な重水素を高速熱アニーリングに適用できる。
重水素を高速熱アニーリングに適用する間、重水素の原子サイズが小さいため、シリコン基板のギャップに一時的に重水素を蓄積できる。ゲート酸化層を形成する以下のプロセスにおいて、蓄積した重水素原子はゲート酸化層のダングリングボンドに結合でき、安定した化学結合を形成する。その結果、不要なダングリングボンドを除去でき、これにより、ゲート酸化層の特性を高められる。さらに、重水素原子はゲート酸化層のダングリングボンドだけでなく、半導体素子の他層のダングリングボンドにも結合する。重水素から形成した化学結合は水素原子など他の要素の結合よりも安定している。
上記によれば、本願方法の例において、シリコン基板の形成後、シリコン基板に高速熱アニーリングを行ってパッシベーション層を形成する。パッシベーション層は、シリコン基板表面の凹凸を低減できる。
ゲート酸化層または界面形成の間、基板から重水素が拡散し、界面のダングリングボンドと結合でき、安定構造を形成する。これにより、キャリアの侵入を防止でき、素子特性を高めることが可能である。
上記方法の実現は詳細な実施形態の中で記載されている。これらの実施形態は説明のためのものであり、限定するものではない。多くの変更、改変、追加及び改良が可能である。これら及び他の変更、改変、追加及び改良は、後の請求項で定義されたような本発明の範囲に含むことが可能である。

Claims (10)

  1. シリコン基板を提供することと、
    前記シリコン基板に高速熱アニーリングを行ってパッシベーション層を形成することと、を含み、
    前記高速熱アニーリングは重水素含有ガスを用いることを特徴とする、
    ウエハ形成方法。
  2. 前記高速熱アニーリングは1200℃〜1380℃の温度下で行うことを特徴とする、請求項1に記載の方法。
  3. 前記高速熱アニーリングで用いる前記ガスは、重水素及び水素の混合物であることを特徴とする、請求項1に記載の方法。
  4. 前記重水素は前記ガスの1%〜100%であることを特徴とする、請求項3に記載の方法。
  5. 前記高速熱アニーリングで用いる前記ガスは、重水素及び酸素の混合物であることを特徴とする、請求項1に記載の方法。
  6. 前記重水素は前記ガスの1%〜100%であることを特徴とする、請求項5に記載の方法。
  7. 前記高速熱アニーリングで用いる前記ガスは重水素であることを特徴とする、請求項1に記載の方法。
  8. 前記シリコン基板は、シリコンインゴットを形成することと、前記シリコンインゴットをスライシング、表面研削、研磨、エッジフライス加工及び洗浄することと、前記シリコン基板を形成することと、を含む工程により形成されることを特徴とする、請求項1に記載の方法。
  9. 前記シリコン基板は単結晶シリコンであることを特徴とする、請求項1に記載の方法。
  10. 前記シリコン基板はチョクラルスキー(CZ)法により形成されることを特徴とする、請求項8に記載の方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107845635A (zh) * 2017-10-31 2018-03-27 长江存储科技有限责任公司 一种存储结构及其形成方法
CN109841513A (zh) * 2017-11-24 2019-06-04 上海新昇半导体科技有限公司 一种晶片及其制造方法、电子装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223628A (ja) * 1997-02-04 1998-08-21 Fujitsu Ltd 半導体装置の製造方法
JPH10303216A (ja) * 1997-04-28 1998-11-13 Lucent Technol Inc バイポーラトランジスタ
JP2002076336A (ja) * 2000-09-01 2002-03-15 Mitsubishi Electric Corp 半導体装置およびsoi基板
JP2002100769A (ja) * 2000-08-01 2002-04-05 Texas Instr Inc <Ti> 電荷の界面トラップとチャネルのホットキャリヤの劣化を減少させる方法
JP2003209253A (ja) * 2002-01-11 2003-07-25 Seiko Epson Corp 基板装置及びその製造方法並びに電気光学装置及び電子機器
JP2004214305A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 半導体装置及びその製造方法
JP2005045203A (ja) * 2003-07-10 2005-02-17 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
JP2008047752A (ja) * 2006-08-18 2008-02-28 Ihi Corp 半導体装置の製造方法及び装置
JP2009539231A (ja) * 2006-02-10 2009-11-12 プンサン マイクロテック カンパニー リミティッド 高圧ガスアニーリング装置及び方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255197B1 (en) * 1998-06-10 2001-07-03 Jim Mitzel Hydrogen annealing method and apparatus
US20030017690A1 (en) * 2001-07-18 2003-01-23 Motorola, Inc. Apparatus and method for attaching integrated circuit structures and devices utilizing the formation of a compliant substrate to a circuit board
KR100482372B1 (ko) * 2002-12-03 2005-04-14 삼성전자주식회사 반도체 소자의 게이트 산화막 형성방법
JP4999265B2 (ja) * 2004-08-27 2012-08-15 大陽日酸株式会社 ゲート絶縁膜の製造方法
US20080050879A1 (en) * 2006-08-23 2008-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming metal-containing gate structures
JP2010141272A (ja) * 2008-12-15 2010-06-24 Sumco Corp エピタキシャルウェーハとその製造方法
CN101872746A (zh) * 2009-04-24 2010-10-27 上海华虹Nec电子有限公司 采用nd3退火来提高sonos闪存器件可靠性的方法
CN102487047A (zh) * 2010-12-01 2012-06-06 中芯国际集成电路制造(北京)有限公司 半导体结构的形成方法
CN102486999A (zh) * 2010-12-01 2012-06-06 中芯国际集成电路制造(北京)有限公司 栅极氧化层的形成方法
CN103515213B (zh) * 2012-06-25 2017-04-12 中芯国际集成电路制造(上海)有限公司 形成FinFET栅介质层的方法和形成FinFET的方法
JP6242724B2 (ja) * 2014-03-20 2017-12-06 株式会社東芝 半導体装置およびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223628A (ja) * 1997-02-04 1998-08-21 Fujitsu Ltd 半導体装置の製造方法
JPH10303216A (ja) * 1997-04-28 1998-11-13 Lucent Technol Inc バイポーラトランジスタ
JP2002100769A (ja) * 2000-08-01 2002-04-05 Texas Instr Inc <Ti> 電荷の界面トラップとチャネルのホットキャリヤの劣化を減少させる方法
JP2002076336A (ja) * 2000-09-01 2002-03-15 Mitsubishi Electric Corp 半導体装置およびsoi基板
JP2003209253A (ja) * 2002-01-11 2003-07-25 Seiko Epson Corp 基板装置及びその製造方法並びに電気光学装置及び電子機器
JP2004214305A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 半導体装置及びその製造方法
JP2005045203A (ja) * 2003-07-10 2005-02-17 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
JP2009539231A (ja) * 2006-02-10 2009-11-12 プンサン マイクロテック カンパニー リミティッド 高圧ガスアニーリング装置及び方法
JP2008047752A (ja) * 2006-08-18 2008-02-28 Ihi Corp 半導体装置の製造方法及び装置

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Publication number Publication date
US20170103900A1 (en) 2017-04-13
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