JP2009230771A - 半導体集積回路装置 - Google Patents

Abstract

【課題】最高到達電圧を抑えながら最適の内部信号線駆動電圧を得るようにした半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、昇圧回路と、前記昇圧回路の出力電圧によりゲートが駆動される、信号線駆動用の第１のトランジスタと、前記昇圧回路の出力電圧を降下させて、前記第１のトランジスタのドレインに供給される必要な信号線駆動電圧を生成するためのダイオード接続された第２のトランジスタと抵抗の直列回路とを有する。
【選択図】図４

Description

この発明は、昇圧電圧により駆動される信号線を持つ半導体集積回路装置に関する。

ＥＥＰＲＯＭの一つであるＮＡＮＤ型フラッシュメモリでは、データ書き込み及び消去にＦＮトンネル電流を利用する。このため、チップ内で２０Ｖ程度の高電圧を昇圧回路で発生させ、そのような高電圧をワード線やウェルに効率よく与える動作が重要になる。

ワード線駆動トランジスタに着目すると、これは基本的に高耐圧トランジスタであることが必要である。またワード線駆動トランジスタを介して書き込み電圧Ｖｐｇｍをワード線に与えるには、そのドレインにＶｐｇｍを与え、ゲートにＶｐｇｍ＋Ｖｔ１（Ｖｔ１は、ワード線駆動トランジスタのしきい値電圧）以上の電圧を与える必要がある。そのためには、Ｖｐｇｍｈ（＝Ｖｐｇｍ＋Ｖ１）を出力する昇圧回路（書き込み電圧発生回路）を構成し、その出力から、ワード線駆動トランジスタのレプリカである高耐圧トランジスタのダイオード接続を用いてＶｐｇｍを生成し、得られたＶｐｇｍｈとＶｐｇｍをそれぞれ、ワード線駆動トランジスタのゲートとドレインに与える（例えば、特許文献１参照）。

しかし、そのレプリカとして用いるトランジスタにも注意が必要になってきている。メモリセルアレイ部はリソグラフィ限界に近いデザインルールで微細化されていて、これに対応して所定のレイアウトピッチに配置されなければならない高耐圧のワード線駆動トランジスタもメモリコア部固有のデザインルールで形成されている。例えばワード線駆動トランジスタは、ソース／ドレイン部で印加される電圧がＶｐｇｍであることを前提として、できる限りシュリンクされる。

従ってこのようなトランジスタをダイオード接続の形で周辺回路部においてレプリカとして使用すると、ドレインに印加される電圧は本来コア部で上限とされている電圧より高くなったり、トランジスタが動作する時間が個々のワード線駆動トランジスタよりも何桁も大きいことによる特性劣化も想定され、容易にレプリカとして使用できなくなってきている。結果として、Ｖｐｇｍｈが電流劣化に応じて上昇していく懸念がある。

一方で、耐圧に余裕のある周辺回路トランジスタを用いると、しきい値電圧がワード線駆動トランジスタより低く、ＶｐｇｍｈがＶｐｇｍの転送にとって不十分なレベルとなってしまう問題があった。
特開２００３−２０８７９３号公報

この発明は、最高到達電圧を抑えながら最適の内部信号線駆動電圧を得るようにした半導体集積回路装置を提供することを目的とする。

この発明の一態様による半導体集積回路装置は、
昇圧回路と、
前記昇圧回路の出力電圧によりゲートが駆動される、信号線駆動用の第１のトランジスタと、
前記昇圧回路の出力電圧を降下させて、前記第１のトランジスタのドレインに供給される必要な信号線駆動電圧を生成するためのダイオード接続された第２のトランジスタと抵抗の直列回路と、
を有することを特徴とする。

この発明によると、最高到達電圧を抑えながら最適の内部信号線駆動電圧を得るようにした半導体集積回路装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

［ＮＡＮＤフラッシュメモリ基本構成］
図１は、実施の形態による半導体集積回路装置であるＮＡＮＤ型フラッシュメモリの全体構成を示す。ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニット（ＮＡＮＤストリング）１００は、直列接続された複数のメモリセルＭＣ０−ＭＣ３１とその両端に配置された二つの選択トランジスタＳＧ１，ＳＧ２を基本構成とする。

ＮＡＮＤセルユニット１００は、その一端が選択トランジスタＳＧ１を介してビット線ＢＬに接続され、他端が選択トランジスタＳＧ２を介して、メモリアレイ１０２内で共通のソース線ＣＥＬＳＲＣに接続されている。

1つのメモリセルは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートの積層ゲート構造を有する。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルのしきい値を変化させて、1ビットのデータ、あるいは多ビットのデータを記憶させる。

ＮＡＮＤセルユニット１００のメモリセルＭＣ０−ＭＣ３１の制御ゲートは別々のワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。

ワード線ＷＬ０−ＷＬ３１及び選択ゲート線ＳＧＤ，ＳＧＳを共有するＮＡＮＤセルユニット１００の集合は、データ一括消去の単位となるブロック１０１を構成する。通常図示のように、メモリセルアレイ１０２は、ビット線の方向に複数のブロック１０１が配列されて構成される。

ＮＡＮＤ型フラッシュメモリは、種々の動作をコマンド入力により実現している。たとえば、書き込み動作においては、データロードコマンドを入出力回路１からコマンドレジスタ２にラッチし、書き込み先アドレスを入出力回路１を介してアドレスレジスタ３にラッチし、続いて、書き込みデータを入出力回路１を介してセンスアンプ回路（兼書き込み回路）３０にロードする。この後、書き込み実行コマンドを入出力回路１を介してコマンドレジスタ２にラッチすると、内部で自動的に書き込み動作が開始される。

即ち書き込み実行コマンドが入力されると、シーケンス制御回路４が動作を開始する。シーケンス制御回路４は、書き込み動作においては、書き込み動作に必要な電圧の制御や、書き込みパルス印加動作やベリファイ読み出し動作のタイミング制御、所望の書き込み動作が終了するまで書き込みパルス印加動作とベリファイ読み出し動作を繰り返す制御など行う。

高電圧発生回路５は、シーケンス制御回路４に制御されて、書き込み電圧Ｖｐｇｍ、書き込みパス電圧Ｖｐａｓｓ、読み出しパス電圧Ｖｒｅａｄその他、ロウ系の信号駆動回路２０やページバッファ制御回路６に必要な高電圧（昇圧電圧）を発生する。

ロウ系信号駆動回路２０は、ワード線電圧を制御する、ＮＡＮＤセルユニット内のワード線数に等しい数のＣＧデコーダ・ドライバ２４と、ドレイン側選択ゲート線ＳＧＤを制御するＳＧＤドライバ２２、ソース側選択ゲート線ＳＧＳを制御するＳＧＳドライバ２３、及びブロックデコーダ用の昇圧電源電圧ＶＲＤＥＣを出力するためのＶＲＤＥＣドライバ２１とを有する。これらのドライバ２１−２４は、メモリセルアレイ１０２の複数のブロック１０１で共有される。

ＮＡＮＤ型フラッシュメモリでは、選択されたＮＡＮＤセルユニットの複数のワード線に対して複数の電圧を用いて動作させることが必要であるため、ロウアドレスの中で、ＮＡＮＤセルユニット内のワード線を選択するページアドレスが、ＣＧデコーダ・ドライバ２４のそれぞれに入力されている。

メモリセルアレイ１０２の各ブロックのワード線端部には、ブロック選択機能を持つ狭義のロウデコーダ１０が配置されている。ロウデコーダ１０は、アドレスレジスタ３からブロックアドレスを受けてこれをデコードするブロックデコーダ１１と、このブロックデコーダ１１の出力により共通にゲートが制御されて書き込み、消去及び読み出しに必要な電圧を選択ブロック内のワード線や選択ゲート線に伝達するための転送トランジスタアレイ１２とを有する。ブロックデコーダ１１には、転送トランジスタアレイ１２の共通ゲートに所望の電圧を出力するためのレベルシフト回路が含まれる。

転送トランジスタアレイ１２の各一端は、ドライバ２１−２４の出力に接続され、他端はセルアレイ１０２内のワード線及び選択ゲート線に接続される。例えば、書き込みパルス印加動作においては、選択ワード線に書き込み電圧Ｖｐｇｍ（２０Ｖ程度）を、非選択ワード線に書き込みパス電圧Ｖｐａｓｓをそれぞれ印加する必要がある。

そのため、転送トランジスタアレイ１２の共通ゲートＴＧには、ＶＲＤＥＣドライバ２１から供給されるＶｐｇｍｈ（＝Ｖｐｇｍ＋Ｖｔ１）（Ｖｔ１は転送トランジスタ１２のしきい値相当の電圧）を印加する。

ＮＡＮＤ型フラッシュメモリは、書き込みと消去にＦＮトンネル電流を用いる。特に書き込み動作においては、ＮＯＲ型メモリセルと異なり、1つのメモリセルのしきい値シフトに必要な電流が微小であるため同時に多数のメモリセルを書き込むことができる。したがって、書き込み、読み出しの一括処理単位のページ長を、２ｋＢｙｔｅや４ｋＢｙｔｅと大きくすることができる。ページバッファを構成するセンスアンプ回路３０内の各センスアンプ（ＰＢ）３１も、ページ長と同数含まれている。

カラムデコーダ７は、例えば書き込みデータをロードする場合には、アドレスレジスタ３から送られるカラムアドレスをデコードして、入出力回路１と選択されたセンスアンプＰＢを接続して、カラムアドレス毎の書き込みデータをセンスアンプ回路３０にセットする。読み出し動作においては、その逆であり、一括してセンスアンプ回路３０に読み出したデータを、カラムアドレスに従って選択されたセンスアンプＰＢから入出力回路１に出力する。
［解決課題］
ここまで、実施の形態のＮＡＮＤ型フラッシュメモリの基本構成を説明したが、ここでワード線駆動回路部での解決課題を具体的に説明する。

図２は、書き込み電圧（Ｖｐｇｍ）発生回路５からワード線駆動ＮＭＯＳトランジスタ１０ａ（図１の転送トランジスタアレイ１２の一つ）にいたる経路の回路構成を示している。書き込み電圧発生回路は、電源電圧以上の高電圧を得るための昇圧回路（チャージポンプ回路）３０１と、これをクロック駆動するためのオシレータ３０２と、昇圧回路３０１の出力電圧をモニターしてその電圧を一定レベルにするための電圧リミッタ回路３０４とを有する。

昇圧回路３０１の出力ノードＮ２は、ワード線駆動トランジスタ１０ａのレプリカである高耐圧ＮＭＯＳトランジスタ１０ｂのゲート・ドレインを接続したダイオードを介してノードＮ１に接続される。このノードＮ１に抵抗Ｒ１，Ｒ２の直列接続からなる抵抗分圧回路とその出力電圧ＭＯＮを参照電圧ＶＲＥＦと比較するコンパレータＣＭＰを含む電圧リミッタ回路３０４が構成されている。コンパレータＣＭＰの出力ＶＰＰＦＬＧｎは、オシレータ３０２の活性／非活性を制御するゲート３０３に帰還される。

これにより、ノードＮ１に書き込み電圧Ｖｐｇｍが得られ、ノードＮ２は、それより高い電圧Ｖｐｇｍｈ（＝Ｖｐｇｍ＋Ｖｔ１）が得られる。Ｖｔ１は、Ｖｐｇｍなる基板バイアスが印加されたときのトランジスタ１０ｂのしきい値電圧相当の電圧である。そして、Ｖｐｇｍｈ，Ｖｐｇｍがそれぞれワード線駆動トランジスタ１０ａのゲート，ドレインに転送されて、書き込み電圧Ｖｐｇｍが選択されたワード線に与えられることになる。

しかし、セルアレイの微細化が進むにつれて、トランジスタ１０ｂをトランジスタ１０ａの完全なレプリカとして構成することが容易ではなくなっている。特に、ワード線駆動トランジスタ１０ａと昇圧回路出力部のトランジスタ１０ｂの特性のずれが問題になる。これは、駆動トランジスタ１０ａが選択ブロックのみで動作するのに対して、昇圧回路出力段トランジスタ１０ｂはいずれのブロックが選択されたときにも動作する必要があり、従って後者の特性劣化が大きい結果による。

このとき、レプリカとするトランジスタの電流が減少した結果、Ｖｐｇｍｈが上昇していくことになるので、Ｖｐｇｍｈ以上の電圧印加箇所の耐圧が厳しくなる懸念がある。そこで、デザインは異なるが、電流の劣化に強く、耐圧的にもワード線駆動トランジスタより強いトランジスタを用いると、Ｖｔ１がいくらか小さくなる。

この点を考慮して、図２の構成に対して、図３に示すように、ノードＮ２,Ｎ１間にダイオード接続したもう一つのＮＭＯＳトランジスタ１０ｃを挿入することが考えられる。これにより、ノードＮ１の電圧Ｖｐｇｍに対して、ノードＮ２の電圧は、Ｖｐｇｍｈ＝Ｖｐｇｍ＋Ｖｔ１＋Ｖｔ２となる。Ｖｔ２は、追加トランジスタ１０ｃのＶｐｇｍなる基板バイアスが印加された状態でのしきい値電圧相当の電圧である。追加トランジスタ１０ｃは、トランジスタ１０ｂによるＶｐｇｍ転送の不足分を補う程度でよいので、トランジスタ１０ｂよりしきい値電圧が低いものが望ましい。

このような構成とすれば、ワード線駆動トランジスタ１０ａでは、ドレイン電圧Ｖｐｇｍを、そのしきい値電圧の影響を受けずに確実にワード線に転送することが可能になる。

しかし、この回路方式では、Ｖｐｇｍｈは使用可能なトランジスタのしきい値の加算で決まっているため、Ｖｐｇｍｈが必要以上に高くなり、チップ内の最高到達電圧が高くなりすぎるという難点がある。

［改良されたワード線駆動回路部（その１）］
図４は、改良されたワード線駆動回路部（その１）の構成を、図２及び図３と対応させて示している。図３との相違は、トランジスタ１０ｃに代わって抵抗Ｒを用いている点である。即ち昇圧回路３０１の出力ノードＮ２と書き込み電圧Ｖｐｇｍの出力ノードＮ１との間に、ダイオード接続したＮＭＯＳトランジスタ１０ｂと抵抗Ｒを直列接続している。

ワード線に書き込み電圧Ｖｐｇｍを与える際に、ノードＮ２とＮ１間に流れる電流は、リミッタ回路３０４に流れる電流Ｉ_setと、ワード線の充電電流Ｉ_loadの和である。ワード線の充電が完了すると、電流Ｉ_loadはなくなるから、ノードＮ２の電圧Ｖｐｇｍｈは、抵抗Ｒの抵抗値をＲとして、Ｖｐｇｍｈ＝Ｖｐｇｍ＋Ｖｔ１＋ＲＩ_setとなる。

従って、従来のトランジスタのしきい値電圧による離散的な変化量ではなく、抵抗素子Ｒによる微調整が可能になっている。抵抗Ｒを最適値に調整することにより、Ｖｐｇｍｈを必要以上に高くすることなく、ワード線駆動トランジスタの電圧制御を行うことができる。

［改良されたワード線駆動回路部（その２）］
図４のワード線駆動回路部（その１）では、ワード線充電開始初期には、電流Ｉ_loadが流れるため、抵抗Ｒでの電圧降下によって、Ｖｐｇｍｈがターゲットとする電圧よりも上昇してしまう可能性がある。

図５Ａ及び図５Ｂは、この点を改良したワード線駆動回路部（その２）を、図４と対応させて示している。図４の回路と異なる点は、抵抗Ｒに並列にバイパス回路としてＮＭＯＳトランジスタ１０ｄを配置したことである。このバイパス用トランジスタ１０ｄのゲートには、しきい値電圧分の電圧降下をなくすようにブースタが設けられている。

図６は、書き込み時の動作電圧波形を示している。パイパストランジスタ１０ｄは、ワード線駆動開始初期のワード線充電電流が流れる時間（Ｔ３−Ｔ４）オンにし（図５Ａ）、以後オフにする（図５Ｂ）という制御を行う。これにより、選択ワード線に充電電流Ｉ_load1が流れる初期には、抵抗Ｒによる電圧降下はなく、ノードＮ１がＶｐｇｍのとき、ノードＮ２は、Ｖｐｇｍｈ＝Ｖｐｇｍ＋Ｖｔ１’となる。

このとき、ワード線駆動トランジスタ１０ａの直前のノードＣＧまでは、Ｖｐｇｍが充電されるが、選択ワード線の電圧がそれより低い、Ｖｐｇｍ−αとなっている可能性がある。前述のようにトランジスタ１０ａは、メモリコア部用のデザインルールで形成されており、Ｖｐｇｍの基板バイアス印加時のしきい値電圧は、トランジスタ１０ｂのしきい値電圧より高いことが想定されるためである。

時刻Ｔ４以降、図５Ｂに示すようにバイパストランジスタ１０ｄをオフにすると、その直後にワード線充電電流Ｉ_load2による電圧降下がわずかに加算されるが、昇圧出力電圧は、Ｖｐｇｍｈ＝Ｖｐｇｍ＋Ｖｔ１＋ＲＩ_setとなる。

このように、大きな負荷充電電流がＶｐｇｍｈに影響を与えないように制御を加えることによって、Ｖｐｇｍｈが必要以上に高くなるというリスクを低減しながら、抵抗素子Ｒによるレベルの微調整を可能とすることで、より望ましい形でワード線駆動トランジスタの制御を行うことができる。

この発明は上記実施の形態に限られない。例えば上記実施の形態では、フラッシュメモリのワード線駆動回路部に着目したが、昇圧電圧を利用する信号線駆動回路部を持つ他の各種半導体集積回路装置に同様に適用することが可能である。

実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示す図である。 従来より用いられているワード線駆動回路部の構成を示す図である。 改良されたワード線駆動回路部の構成を示す図である。 さらに改良されたワード線駆動回路部（その１）の構成を示す図である。 さらに改良されたワード線駆動回路部（その２）の構成を示す図である。 ワード線駆動回路部（その２）のバイパストランジスタオフの状態を示す図である。 ワード線駆動回路部（その２）を用いた場合の書き込み動作電圧波形を示す図である。

符号の説明

１…入出力回路、２…コマンドレジスタ、３…アドレスレジスタ、４…シーケンス制御回路、５…高電圧発生回路、６…ページバッファドライバ、７…カラムデコーダ、１０…ロウデコーダ、１１…ブロックデコーダ、１２…転送トランジスタアレイ、２０…ロウ系信号駆動回路、２１…ＶＲＤＥＣドライバ、２２，２３…ＳＧＤ，ＳＧＳドライバ、２４…ＣＧデコーダ・ドライバ、１００…ＮＡＮＤセルユニット（ＮＡＮＤストリング）、１０１…ブロック、１０２…メモリセルアレイ、３０…センスアンプ回路、３１…センスユニット、３０１…昇圧回路、３０２…オシレータ、３０３…ゲート回路、３０４…リミッタ回路、１０ａ…ワード線駆動用ＮＭＯＳトランジスタ、１０ｂ…ダイオード接続ＮＭＯＳトランジスタ、Ｒ…抵抗、１０ｄ…パイパス用ＮＭＯＳトランジスタ。

Claims (5)

1. 昇圧回路と、
   前記昇圧回路の出力電圧によりゲートが駆動される、信号線駆動用の第１のトランジスタと、
   前記昇圧回路の出力電圧を降下させて、前記第１のトランジスタのドレインに供給される必要な信号線駆動電圧を生成するためのダイオード接続された第２のトランジスタと抵抗の直列回路と、
   を有することを特徴とする半導体集積回路装置。
2. 前記抵抗に並列接続されて前記信号線の駆動電流をバイパスするバイパス回路を更に備えた
   ことを特徴とする請求項１記載の半導体集積回路装置。
3. 前記バイパス回路は、前記信号線の駆動開始初期に所定時間オン駆動される第３のトランジスタである
   ことを特徴とする請求項２記載の半導体集積回路装置。
4. 前記半導体集積回路装置は、電気的書き換え可能な不揮発性メモリ装置である
   ことを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路装置。
5. 前記半導体集積回路装置は、電気的書き換え可能な不揮発性メモリセルを配列したメモリセルアレイを有する不揮発性メモリ装置であり、
   前記第１のトランジスタが駆動する信号線は、前記メモリセルアレイのワード線である
   ことを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路装置。

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