JP2009230771A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】最高到達電圧を抑えながら最適の内部信号線駆動電圧を得るようにした半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、昇圧回路と、前記昇圧回路の出力電圧によりゲートが駆動される、信号線駆動用の第1のトランジスタと、前記昇圧回路の出力電圧を降下させて、前記第1のトランジスタのドレインに供給される必要な信号線駆動電圧を生成するためのダイオード接続された第2のトランジスタと抵抗の直列回路とを有する。
【選択図】図4
【解決手段】半導体集積回路装置は、昇圧回路と、前記昇圧回路の出力電圧によりゲートが駆動される、信号線駆動用の第1のトランジスタと、前記昇圧回路の出力電圧を降下させて、前記第1のトランジスタのドレインに供給される必要な信号線駆動電圧を生成するためのダイオード接続された第2のトランジスタと抵抗の直列回路とを有する。
【選択図】図4
Description
この発明は、昇圧電圧により駆動される信号線を持つ半導体集積回路装置に関する。
EEPROMの一つであるNAND型フラッシュメモリでは、データ書き込み及び消去にFNトンネル電流を利用する。このため、チップ内で20V程度の高電圧を昇圧回路で発生させ、そのような高電圧をワード線やウェルに効率よく与える動作が重要になる。
ワード線駆動トランジスタに着目すると、これは基本的に高耐圧トランジスタであることが必要である。またワード線駆動トランジスタを介して書き込み電圧Vpgmをワード線に与えるには、そのドレインにVpgmを与え、ゲートにVpgm+Vt1(Vt1は、ワード線駆動トランジスタのしきい値電圧)以上の電圧を与える必要がある。そのためには、Vpgmh(=Vpgm+V1)を出力する昇圧回路(書き込み電圧発生回路)を構成し、その出力から、ワード線駆動トランジスタのレプリカである高耐圧トランジスタのダイオード接続を用いてVpgmを生成し、得られたVpgmhとVpgmをそれぞれ、ワード線駆動トランジスタのゲートとドレインに与える(例えば、特許文献1参照)。
しかし、そのレプリカとして用いるトランジスタにも注意が必要になってきている。メモリセルアレイ部はリソグラフィ限界に近いデザインルールで微細化されていて、これに対応して所定のレイアウトピッチに配置されなければならない高耐圧のワード線駆動トランジスタもメモリコア部固有のデザインルールで形成されている。例えばワード線駆動トランジスタは、ソース/ドレイン部で印加される電圧がVpgmであることを前提として、できる限りシュリンクされる。
従ってこのようなトランジスタをダイオード接続の形で周辺回路部においてレプリカとして使用すると、ドレインに印加される電圧は本来コア部で上限とされている電圧より高くなったり、トランジスタが動作する時間が個々のワード線駆動トランジスタよりも何桁も大きいことによる特性劣化も想定され、容易にレプリカとして使用できなくなってきている。結果として、Vpgmhが電流劣化に応じて上昇していく懸念がある。
一方で、耐圧に余裕のある周辺回路トランジスタを用いると、しきい値電圧がワード線駆動トランジスタより低く、VpgmhがVpgmの転送にとって不十分なレベルとなってしまう問題があった。
特開2003−208793号公報
この発明は、最高到達電圧を抑えながら最適の内部信号線駆動電圧を得るようにした半導体集積回路装置を提供することを目的とする。
この発明の一態様による半導体集積回路装置は、
昇圧回路と、
前記昇圧回路の出力電圧によりゲートが駆動される、信号線駆動用の第1のトランジスタと、
前記昇圧回路の出力電圧を降下させて、前記第1のトランジスタのドレインに供給される必要な信号線駆動電圧を生成するためのダイオード接続された第2のトランジスタと抵抗の直列回路と、
を有することを特徴とする。
昇圧回路と、
前記昇圧回路の出力電圧によりゲートが駆動される、信号線駆動用の第1のトランジスタと、
前記昇圧回路の出力電圧を降下させて、前記第1のトランジスタのドレインに供給される必要な信号線駆動電圧を生成するためのダイオード接続された第2のトランジスタと抵抗の直列回路と、
を有することを特徴とする。
この発明によると、最高到達電圧を抑えながら最適の内部信号線駆動電圧を得るようにした半導体集積回路装置を提供することができる。
以下、図面を参照して、この発明の実施の形態を説明する。
[NANDフラッシュメモリ基本構成]
図1は、実施の形態による半導体集積回路装置であるNAND型フラッシュメモリの全体構成を示す。NAND型フラッシュメモリの基本単位であるNANDセルユニット(NANDストリング)100は、直列接続された複数のメモリセルMC0−MC31とその両端に配置された二つの選択トランジスタSG1,SG2を基本構成とする。
図1は、実施の形態による半導体集積回路装置であるNAND型フラッシュメモリの全体構成を示す。NAND型フラッシュメモリの基本単位であるNANDセルユニット(NANDストリング)100は、直列接続された複数のメモリセルMC0−MC31とその両端に配置された二つの選択トランジスタSG1,SG2を基本構成とする。
NANDセルユニット100は、その一端が選択トランジスタSG1を介してビット線BLに接続され、他端が選択トランジスタSG2を介して、メモリアレイ102内で共通のソース線CELSRCに接続されている。
1つのメモリセルは、シリコン基板のP型ウェルに形成されたN型ソース/ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートの積層ゲート構造を有する。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルのしきい値を変化させて、1ビットのデータ、あるいは多ビットのデータを記憶させる。
NANDセルユニット100のメモリセルMC0−MC31の制御ゲートは別々のワード線WL0−WL31に接続され、選択ゲートトランジスタSG1,SG2のゲートはそれぞれ選択ゲート線SGD,SGSに接続される。
ワード線WL0−WL31及び選択ゲート線SGD,SGSを共有するNANDセルユニット100の集合は、データ一括消去の単位となるブロック101を構成する。通常図示のように、メモリセルアレイ102は、ビット線の方向に複数のブロック101が配列されて構成される。
NAND型フラッシュメモリは、種々の動作をコマンド入力により実現している。たとえば、書き込み動作においては、データロードコマンドを入出力回路1からコマンドレジスタ2にラッチし、書き込み先アドレスを入出力回路1を介してアドレスレジスタ3にラッチし、続いて、書き込みデータを入出力回路1を介してセンスアンプ回路(兼書き込み回路)30にロードする。この後、書き込み実行コマンドを入出力回路1を介してコマンドレジスタ2にラッチすると、内部で自動的に書き込み動作が開始される。
即ち書き込み実行コマンドが入力されると、シーケンス制御回路4が動作を開始する。シーケンス制御回路4は、書き込み動作においては、書き込み動作に必要な電圧の制御や、書き込みパルス印加動作やベリファイ読み出し動作のタイミング制御、所望の書き込み動作が終了するまで書き込みパルス印加動作とベリファイ読み出し動作を繰り返す制御など行う。
高電圧発生回路5は、シーケンス制御回路4に制御されて、書き込み電圧Vpgm、書き込みパス電圧Vpass、読み出しパス電圧Vreadその他、ロウ系の信号駆動回路20やページバッファ制御回路6に必要な高電圧(昇圧電圧)を発生する。
ロウ系信号駆動回路20は、ワード線電圧を制御する、NANDセルユニット内のワード線数に等しい数のCGデコーダ・ドライバ24と、ドレイン側選択ゲート線SGDを制御するSGDドライバ22、ソース側選択ゲート線SGSを制御するSGSドライバ23、及びブロックデコーダ用の昇圧電源電圧VRDECを出力するためのVRDECドライバ21とを有する。これらのドライバ21−24は、メモリセルアレイ102の複数のブロック101で共有される。
NAND型フラッシュメモリでは、選択されたNANDセルユニットの複数のワード線に対して複数の電圧を用いて動作させることが必要であるため、ロウアドレスの中で、NANDセルユニット内のワード線を選択するページアドレスが、CGデコーダ・ドライバ24のそれぞれに入力されている。
メモリセルアレイ102の各ブロックのワード線端部には、ブロック選択機能を持つ狭義のロウデコーダ10が配置されている。ロウデコーダ10は、アドレスレジスタ3からブロックアドレスを受けてこれをデコードするブロックデコーダ11と、このブロックデコーダ11の出力により共通にゲートが制御されて書き込み、消去及び読み出しに必要な電圧を選択ブロック内のワード線や選択ゲート線に伝達するための転送トランジスタアレイ12とを有する。ブロックデコーダ11には、転送トランジスタアレイ12の共通ゲートに所望の電圧を出力するためのレベルシフト回路が含まれる。
転送トランジスタアレイ12の各一端は、ドライバ21−24の出力に接続され、他端はセルアレイ102内のワード線及び選択ゲート線に接続される。例えば、書き込みパルス印加動作においては、選択ワード線に書き込み電圧Vpgm(20V程度)を、非選択ワード線に書き込みパス電圧Vpassをそれぞれ印加する必要がある。
そのため、転送トランジスタアレイ12の共通ゲートTGには、VRDECドライバ21から供給されるVpgmh(=Vpgm+Vt1)(Vt1は転送トランジスタ12のしきい値相当の電圧)を印加する。
NAND型フラッシュメモリは、書き込みと消去にFNトンネル電流を用いる。特に書き込み動作においては、NOR型メモリセルと異なり、1つのメモリセルのしきい値シフトに必要な電流が微小であるため同時に多数のメモリセルを書き込むことができる。したがって、書き込み、読み出しの一括処理単位のページ長を、2kByteや4kByteと大きくすることができる。ページバッファを構成するセンスアンプ回路30内の各センスアンプ(PB)31も、ページ長と同数含まれている。
カラムデコーダ7は、例えば書き込みデータをロードする場合には、アドレスレジスタ3から送られるカラムアドレスをデコードして、入出力回路1と選択されたセンスアンプPBを接続して、カラムアドレス毎の書き込みデータをセンスアンプ回路30にセットする。読み出し動作においては、その逆であり、一括してセンスアンプ回路30に読み出したデータを、カラムアドレスに従って選択されたセンスアンプPBから入出力回路1に出力する。
[解決課題]
ここまで、実施の形態のNAND型フラッシュメモリの基本構成を説明したが、ここでワード線駆動回路部での解決課題を具体的に説明する。
[解決課題]
ここまで、実施の形態のNAND型フラッシュメモリの基本構成を説明したが、ここでワード線駆動回路部での解決課題を具体的に説明する。
図2は、書き込み電圧(Vpgm)発生回路5からワード線駆動NMOSトランジスタ10a(図1の転送トランジスタアレイ12の一つ)にいたる経路の回路構成を示している。書き込み電圧発生回路は、電源電圧以上の高電圧を得るための昇圧回路(チャージポンプ回路)301と、これをクロック駆動するためのオシレータ302と、昇圧回路301の出力電圧をモニターしてその電圧を一定レベルにするための電圧リミッタ回路304とを有する。
昇圧回路301の出力ノードN2は、ワード線駆動トランジスタ10aのレプリカである高耐圧NMOSトランジスタ10bのゲート・ドレインを接続したダイオードを介してノードN1に接続される。このノードN1に抵抗R1,R2の直列接続からなる抵抗分圧回路とその出力電圧MONを参照電圧VREFと比較するコンパレータCMPを含む電圧リミッタ回路304が構成されている。コンパレータCMPの出力VPPFLGnは、オシレータ302の活性/非活性を制御するゲート303に帰還される。
これにより、ノードN1に書き込み電圧Vpgmが得られ、ノードN2は、それより高い電圧Vpgmh(=Vpgm+Vt1)が得られる。Vt1は、Vpgmなる基板バイアスが印加されたときのトランジスタ10bのしきい値電圧相当の電圧である。そして、Vpgmh,Vpgmがそれぞれワード線駆動トランジスタ10aのゲート,ドレインに転送されて、書き込み電圧Vpgmが選択されたワード線に与えられることになる。
しかし、セルアレイの微細化が進むにつれて、トランジスタ10bをトランジスタ10aの完全なレプリカとして構成することが容易ではなくなっている。特に、ワード線駆動トランジスタ10aと昇圧回路出力部のトランジスタ10bの特性のずれが問題になる。これは、駆動トランジスタ10aが選択ブロックのみで動作するのに対して、昇圧回路出力段トランジスタ10bはいずれのブロックが選択されたときにも動作する必要があり、従って後者の特性劣化が大きい結果による。
このとき、レプリカとするトランジスタの電流が減少した結果、Vpgmhが上昇していくことになるので、Vpgmh以上の電圧印加箇所の耐圧が厳しくなる懸念がある。そこで、デザインは異なるが、電流の劣化に強く、耐圧的にもワード線駆動トランジスタより強いトランジスタを用いると、Vt1がいくらか小さくなる。
この点を考慮して、図2の構成に対して、図3に示すように、ノードN2,N1間にダイオード接続したもう一つのNMOSトランジスタ10cを挿入することが考えられる。これにより、ノードN1の電圧Vpgmに対して、ノードN2の電圧は、Vpgmh=Vpgm+Vt1+Vt2となる。Vt2は、追加トランジスタ10cのVpgmなる基板バイアスが印加された状態でのしきい値電圧相当の電圧である。追加トランジスタ10cは、トランジスタ10bによるVpgm転送の不足分を補う程度でよいので、トランジスタ10bよりしきい値電圧が低いものが望ましい。
このような構成とすれば、ワード線駆動トランジスタ10aでは、ドレイン電圧Vpgmを、そのしきい値電圧の影響を受けずに確実にワード線に転送することが可能になる。
しかし、この回路方式では、Vpgmhは使用可能なトランジスタのしきい値の加算で決まっているため、Vpgmhが必要以上に高くなり、チップ内の最高到達電圧が高くなりすぎるという難点がある。
[改良されたワード線駆動回路部(その1)]
図4は、改良されたワード線駆動回路部(その1)の構成を、図2及び図3と対応させて示している。図3との相違は、トランジスタ10cに代わって抵抗Rを用いている点である。即ち昇圧回路301の出力ノードN2と書き込み電圧Vpgmの出力ノードN1との間に、ダイオード接続したNMOSトランジスタ10bと抵抗Rを直列接続している。
図4は、改良されたワード線駆動回路部(その1)の構成を、図2及び図3と対応させて示している。図3との相違は、トランジスタ10cに代わって抵抗Rを用いている点である。即ち昇圧回路301の出力ノードN2と書き込み電圧Vpgmの出力ノードN1との間に、ダイオード接続したNMOSトランジスタ10bと抵抗Rを直列接続している。
ワード線に書き込み電圧Vpgmを与える際に、ノードN2とN1間に流れる電流は、リミッタ回路304に流れる電流I_setと、ワード線の充電電流I_loadの和である。ワード線の充電が完了すると、電流I_loadはなくなるから、ノードN2の電圧Vpgmhは、抵抗Rの抵抗値をRとして、Vpgmh=Vpgm+Vt1+RI_setとなる。
従って、従来のトランジスタのしきい値電圧による離散的な変化量ではなく、抵抗素子Rによる微調整が可能になっている。抵抗Rを最適値に調整することにより、Vpgmhを必要以上に高くすることなく、ワード線駆動トランジスタの電圧制御を行うことができる。
[改良されたワード線駆動回路部(その2)]
図4のワード線駆動回路部(その1)では、ワード線充電開始初期には、電流I_loadが流れるため、抵抗Rでの電圧降下によって、Vpgmhがターゲットとする電圧よりも上昇してしまう可能性がある。
図4のワード線駆動回路部(その1)では、ワード線充電開始初期には、電流I_loadが流れるため、抵抗Rでの電圧降下によって、Vpgmhがターゲットとする電圧よりも上昇してしまう可能性がある。
図5A及び図5Bは、この点を改良したワード線駆動回路部(その2)を、図4と対応させて示している。図4の回路と異なる点は、抵抗Rに並列にバイパス回路としてNMOSトランジスタ10dを配置したことである。このバイパス用トランジスタ10dのゲートには、しきい値電圧分の電圧降下をなくすようにブースタが設けられている。
図6は、書き込み時の動作電圧波形を示している。パイパストランジスタ10dは、ワード線駆動開始初期のワード線充電電流が流れる時間(T3−T4)オンにし(図5A)、以後オフにする(図5B)という制御を行う。これにより、選択ワード線に充電電流I_load1が流れる初期には、抵抗Rによる電圧降下はなく、ノードN1がVpgmのとき、ノードN2は、Vpgmh=Vpgm+Vt1’となる。
このとき、ワード線駆動トランジスタ10aの直前のノードCGまでは、Vpgmが充電されるが、選択ワード線の電圧がそれより低い、Vpgm−αとなっている可能性がある。前述のようにトランジスタ10aは、メモリコア部用のデザインルールで形成されており、Vpgmの基板バイアス印加時のしきい値電圧は、トランジスタ10bのしきい値電圧より高いことが想定されるためである。
時刻T4以降、図5Bに示すようにバイパストランジスタ10dをオフにすると、その直後にワード線充電電流I_load2による電圧降下がわずかに加算されるが、昇圧出力電圧は、Vpgmh=Vpgm+Vt1+RI_setとなる。
このように、大きな負荷充電電流がVpgmhに影響を与えないように制御を加えることによって、Vpgmhが必要以上に高くなるというリスクを低減しながら、抵抗素子Rによるレベルの微調整を可能とすることで、より望ましい形でワード線駆動トランジスタの制御を行うことができる。
この発明は上記実施の形態に限られない。例えば上記実施の形態では、フラッシュメモリのワード線駆動回路部に着目したが、昇圧電圧を利用する信号線駆動回路部を持つ他の各種半導体集積回路装置に同様に適用することが可能である。
1…入出力回路、2…コマンドレジスタ、3…アドレスレジスタ、4…シーケンス制御回路、5…高電圧発生回路、6…ページバッファドライバ、7…カラムデコーダ、10…ロウデコーダ、11…ブロックデコーダ、12…転送トランジスタアレイ、20…ロウ系信号駆動回路、21…VRDECドライバ、22,23…SGD,SGSドライバ、24…CGデコーダ・ドライバ、100…NANDセルユニット(NANDストリング)、101…ブロック、102…メモリセルアレイ、30…センスアンプ回路、31…センスユニット、301…昇圧回路、302…オシレータ、303…ゲート回路、304…リミッタ回路、10a…ワード線駆動用NMOSトランジスタ、10b…ダイオード接続NMOSトランジスタ、R…抵抗、10d…パイパス用NMOSトランジスタ。
Claims (5)
- 昇圧回路と、
前記昇圧回路の出力電圧によりゲートが駆動される、信号線駆動用の第1のトランジスタと、
前記昇圧回路の出力電圧を降下させて、前記第1のトランジスタのドレインに供給される必要な信号線駆動電圧を生成するためのダイオード接続された第2のトランジスタと抵抗の直列回路と、
を有することを特徴とする半導体集積回路装置。 - 前記抵抗に並列接続されて前記信号線の駆動電流をバイパスするバイパス回路を更に備えた
ことを特徴とする請求項1記載の半導体集積回路装置。 - 前記バイパス回路は、前記信号線の駆動開始初期に所定時間オン駆動される第3のトランジスタである
ことを特徴とする請求項2記載の半導体集積回路装置。 - 前記半導体集積回路装置は、電気的書き換え可能な不揮発性メモリ装置である
ことを特徴とする請求項1乃至3のいずれかに記載の半導体集積回路装置。 - 前記半導体集積回路装置は、電気的書き換え可能な不揮発性メモリセルを配列したメモリセルアレイを有する不揮発性メモリ装置であり、
前記第1のトランジスタが駆動する信号線は、前記メモリセルアレイのワード線である
ことを特徴とする請求項1乃至3のいずれかに記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008071030A JP2009230771A (ja) | 2008-03-19 | 2008-03-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
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JP2009230771A true JP2009230771A (ja) | 2009-10-08 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014179147A (ja) * | 2013-03-15 | 2014-09-25 | Renesas Electronics Corp | メモリモジュール、メモリモジュールを備えるマイクロコンピュータ、および半導体装置 |
-
2008
- 2008-03-19 JP JP2008071030A patent/JP2009230771A/ja not_active Withdrawn
Cited By (1)
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