CN111354400A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够使读出动作高速化的半导体存储装置。实施方式的半导体存储装置具备：位线(BL)，连接于存储单元；节点(SEN)，电连接于位线(BL)；驱动器(T10)及(T4)，将节点(SEN)充电至第一电压；数据锁存电路(SDL)，基于节点(SEN)的电压，存储数据；数据总线(DBUS)，电连接于数据锁存电路(SDL)；晶体管(T7)，连接于节点(SEN)与数据总线(DBUS)之间；及数据锁存电路(XDL)，电连接于数据总线(DBUS)。数据锁存电路(SDL)连接于驱动器(T10)及(T4)的输入端。基于数据锁存电路(SDL)中存储的数据，驱动器(T10)及(T4)对数据总线(DBUS)的电压进行释放或充入。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2018-240131号(申请日：2018年12月21日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有由存储单元三维排列而成的半导体存储装置。
发明内容
实施方式提供一种能够使读出动作高速化的半导体存储装置。
实施方式的半导体存储装置具备：位线，连接于存储单元；第一节点，电连接于所述位线；第一驱动器，将所述第一节点充电至第一电压；第一缓冲电路，基于所述第一节点的电压，存储数据；总线，电连接于所述第一缓冲电路；第一晶体管，连接于所述第一节点与所述总线之间；及第二缓冲电路，电连接于所述总线。所述第一缓冲电路连接于所述第一驱动器的输入端，基于所述第一缓冲电路中存储的数据，所述第一驱动器对所述总线的电压进行释放或充入。
附图说明
图1是包含第一实施方式的半导体存储装置的存储器***的框图。
图2是表示第一实施方式的半导体存储装置的构成的框图。
图3是第一实施方式中的块的电路图。
图4是第一实施方式中的块的一部分区域的剖视图。
图5是表示第一实施方式中的存储单元晶体管的可取数据及其阈值电压分布的图。
图6是表示第一实施方式中的感测放大器单元与数据寄存器的构成的框图。
图7是表示第一实施方式中的连接于数据总线的感测放大器的构成的框图。
图8是第一实施方式中的感测放大器内的感测放大器部及数据锁存电路的电路图。
图9是表示第一实施方式的读出动作中的控制信号的电压的时序图。
图10是表示第一实施方式中的从数据锁存电路SDL到数据锁存电路XDL的数据传输的状况的图。
图11是表示第一实施方式中的从数据锁存电路SDL到数据锁存电路XDL的数据传输的状况的图。
图12是第一实施方式中的从数据锁存电路SDL到数据锁存电路XDL的数据传输时的控制信号的时序图。
图13是表示第一实施方式的数据传输时产生的电流Icc的图。
图14是表示第一实施方式的数据传输时产生的电流Icc的图。
图15是表示第一实施方式的数据传输时产生的电流Icc的图。
图16是表示第一实施方式的数据传输时产生的电流Icc的图。
图17是表示第一实施方式的数据传输时产生的电流Icc的图。
图18是表示比较例的数据传输时的控制信号的电压的时序图。
图19是第二实施方式中的感测放大器内的感测放大器部及数据锁存电路的电路图。
图20是第二实施方式中的从数据锁存电路SDL到数据锁存电路XDL的数据传输时的控制信号的时序图。
图21是表示第二实施方式的数据传输时产生的电流Icc的图。
图22是表示第二实施方式的数据传输时产生的电流Icc的图。
图23是表示第二实施方式的数据传输时产生的电流Icc的图。
图24是表示第二实施方式的数据传输时产生的电流Icc的图。
图25是表示第二实施方式的数据传输时产生的电流Icc的图。
具体实施方式
在以下的实施方式的说明中，对具有相同的功能及构成的构成要素标注相同的符号。另外，以下所示的各实施方式是例示用来将该实施方式的技术思想具体化的装置或方法的，而并非是将构成零件的材质、形状、结构、配置等指定为下文所述的材质、形状、结构、配置等的。
各功能模块可以作为硬件、计算机软件中的任一者或由这两者组合而成者来实现。各功能模块未必要按照以下的例子那样加以区分。例如，也可以为一部分功能由与例示的功能模块不同的功能模块来执行。进而，也可以将例示的功能模块分割成更细的功能子模块。这里，作为半导体存储装置，列举由存储单元晶体管积层于半导体衬底上方而成的三维积层式NAND(Not And，与非)型闪速存储器为例进行说明。
1.第一实施方式
以下，对第一实施方式的半导体存储装置进行说明。
1.1包含半导体存储装置的存储器***的构成
首先，使用图1，对包含第一实施方式的半导体存储装置的存储器***1的构成进行说明。图1是表示包含第一实施方式的半导体存储装置10的存储器***1的构成的框图。存储器***1具备半导体存储装置(NAND型闪速存储器)10及控制器20。
存储器***1也可以包含多个芯片，而安装于主机装置(未图示)所具有的母板上。存储器***1也可以作为通过另一个模块实现的***LSI(large-scale integratedcircuit，大规模集成电路)、或SoC(system on chip，片上***)来构成。作为存储器***1的例子，可以列举SDTM卡这样的存储卡、SSD(solid state drive，固态驱动器)及eMMC(embedded multimedia card，内嵌式多媒体卡)等。
半导体存储装置10具备多个存储单元(也称作存储单元晶体管)，非易失地存储数据。关于半导体存储装置10的详细构成将在下文进行叙述。
控制器20响应来自主机装置的命令，对半导体存储装置10进行存取，控制半导体存储装置10。也就是说，控制器20对半导体存储装置10下达写入(也称作编程)、读出及删除等命令。另外，控制器20管理半导体存储装置10的存储空间。
控制器20具备主机接口电路(主机I/F)21、内置存储器22、处理器23、缓冲存储器24、NAND接口电路(NAND I/F)电路25及ECC(Error Checking and Correcting，错误检测与校正)电路26。这些模块经由总线27相互连接。
主机接口电路21经由主机总线连接于主机装置。主机接口电路21将从主机装置接收到的命令及数据分别传输到处理器23及缓冲存储器24。另外，主机接口电路21响应来自处理器23的命令，将缓冲存储器24内的数据传输到主机装置。
处理器23例如由CPU(central processing unit，中央处理器)构成。处理器23控制控制器20整体的动作。例如，处理器23在从主机装置接收到写入命令时，响应该命令，经由NAND接口电路25对半导体存储装置10发布写入命令。读出及删除时也同样如此。另外，处理器23执行耗损平均等用来管理半导体存储装置10的各种处理。此外，控制器20的动作可以通过由处理器23执行软件(或固件)来实现，或者也可以通过硬件来实现。
内置存储器22例如由DRAM(Dynamic Random Access Memory，动态随机存取存储器)或SRAM(Static Random Access Memory，静态随机存取存储器)等半导体存储器构成，作为处理器23的作业区域来使用。内置存储器22保存用来管理半导体存储装置10的固件、或各种管理表等。
缓冲存储器24临时保存相对于半导体存储装置10的写入数据或读出数据。缓冲存储器24也可以由DRAM或SRAM等构成。
NAND接口电路25经由NAND总线与半导体存储装置10连接，负责与半导体存储装置10的通信。NAND接口电路25基于从处理器23接收到的命令，向半导体存储装置10发送各种信号，并从半导体存储装置10接收各种信号。
ECC电路26进行与半导体存储装置10中存储的数据相关的错误检测及错误校正处理。也就是说，ECC电路26在写入动作时，相对于写入数据产生错误校正码，并将该错误校正码添加到写入数据中，然后将其发送到NAND接口电路25。另外，ECC电路26在读出动作时，使用读出数据中包含的错误校正码，对读出数据进行错误检测及/或错误校正。
1.2半导体存储装置10的构成
使用图2，对第一实施方式的半导体存储装置10的构成进行说明。图2是表示图1所示的半导体存储装置10的构成的框图。
半导体存储装置10具备存储单元阵列11、输入输出电路12、逻辑控制电路13、寄存器群(包含状态寄存器14A、地址寄存器14B及指令寄存器14C)、序列发生器(控制电路)15、电压产生电路16、行解码器17、列解码器18、感测放大器单元19A及数据寄存器(数据高速缓存器)19B。
存储单元阵列11具备包含与行及列建立了对应关系的多个非易失性存储单元的多个块BLK0、BLK1、BLK2、…BLKm(m为0以上的整数)。以后，在记作块BLK的情况下，表示的是各块BLK0～BLKm。存储单元阵列11存储从控制器20供给来的数据。在存储单元阵列11配设有多条位线、多条字线及源极线等，以便对存储单元晶体管施加电压。关于存储单元阵列11及块BLK的详细情况将在下文进行叙述。
输入输出电路12及逻辑控制电路13经由NAND总线连接于控制器20。输入输出电路12经由NAND总线，在与控制器20之间收发输入输出信号DQ(例如DQ0～DQ7)。
逻辑控制电路13从控制器20经由NAND总线接收外部控制信号，例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn及写保护信号WPn。信号名中标注的“n”表示其为有效行。另外，逻辑控制电路13经由NAND总线向控制器20发送就绪/忙碌信号R/Bn。
芯片使能信号CEn启用半导体存储装置10的选择，在选择半导体存储装置10时被激活。指令锁存使能信号CLE能够将作为信号DQ而发送的指令锁存到指令寄存器14C。地址锁存使能信号ALE能够将作为信号DQ而发送的地址锁存到地址寄存器14B。写入使能信号WEn启用写入。读出使能信号REn启用读出。写保护信号WPn在禁止写入及删除时被激活。就绪/忙碌信号R/Bn表示半导体存储装置10是就绪状态还是忙碌状态。就绪状态是能够受理来自外部的命令的状态。忙碌状态是无法受理来自外部的命令的状态。控制器20通过从半导体存储装置10接收就绪/忙碌信号R/Bn，能够获知半导体存储装置10的状态。
状态寄存器14A临时保存半导体存储装置10的动作所需的数据。地址寄存器14B临时保存地址。指令寄存器14C临时保存指令。状态寄存器14A、地址寄存器14B及指令寄存器14C例如由SRAM构成。
序列发生器15从指令寄存器14C接收指令，按照基于该指令所成的序列统括控制半导体存储装置10。
电压产生电路16从半导体存储装置10的外部接收电源电压VCC，使用该电源电压，产生写入动作、读出动作及删除动作所需的多个电压。电压产生电路16将所产生的电压供给到存储单元阵列11、行解码器17及感测放大器单元19A等。
行解码器17从地址寄存器14B接收行地址，并将该行地址解码。行解码器17基于经解码后的行地址，选择任一个块BLK，进而选择所选块BLK内的字线。进而，行解码器17向存储单元阵列11传输写入动作、读出动作及删除动作所需的多个电压。
列解码器18从地址寄存器14B接收列地址，并将该列地址解码。列解码器18基于经解码后的列地址，选择位线。
感测放大器单元19A在读出动作时，检测及放大并临时存储从存储单元晶体管读出到位线的数据。另外，感测放大器单元19A在写入动作时，将基于从控制器20接收到的写入数据所产生的电压传输到位线。
数据寄存器19B在读出动作时，临时保存从感测放大器单元19A传输来的数据，并将所保存的数据串列传输到输入输出电路12。另外，数据寄存器19B在写入动作时，临时保存从输入输出电路12串列传输来的数据，并将所保存的数据并行传输到感测放大器单元19A。
对半导体存储装置10经由对应的端子供给电源电压VCC及接地电压VSS(例如，0V)。
1.2.1存储单元阵列11的构成
如上所述，存储单元阵列11具备块BLK0～BLKm。这里，对1个块BLK的电路构成进行说明。
图3是存储单元阵列11所具有的块BLK的电路图。如图所示，块BLK例如包含4个串单元SU0～SU3。以后，在记作串单元SU的情况下，表示的是各串单元SU0～SU3。串单元SU包含多个NAND串NS。
各NAND串NS例如包含8个存储单元晶体管MT0～MT7、及选择晶体管ST1、ST2。以后，在记作存储单元晶体管MT的情况下，表示的是各存储单元晶体管MT0～MT7。存储单元晶体管MT具备控制栅极与电荷储存层，非易失地保存数据。存储单元晶体管MT0～MT7串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。
串单元SU0～SU3各自的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。与此相对地，串单元SU0～SU3各自的选择晶体管ST2的栅极例如连接于1条选择栅极线SGS。选择晶体管ST2的栅极也可以在每个串单元中分别连接于不同的选择栅极线SGS0～SGS3。另外，位于块BLK内的串单元SU0～SU3的存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。
另外，存储单元阵列11在多个块BLK0～BLKm间共用位线BL0～BL(L－1)。其中，L为2以上的自然数。块BLK内的多个串单元SU0～SU3中，各位线BL共通连接于处在同一列的NAND串NS的选择晶体管ST1的漏极。也就是说，各位线BL在同一列的多个串单元SU0～SU3间将NAND串NS共通连接。进而，多个选择晶体管ST2的源极共通连接于源极线SL。也就是说，串单元SU包含多个连接于不同的位线BL且连接于同一条选择栅极线SGD的NAND串NS。
另外，块BLK包含字线WL共通的多个串单元SU。
将在串单元SU内连接于共通的字线WL的多个存储单元晶体管MT称作单元组集CU。单元组集CU的存储容量根据存储单元晶体管MT所存储的数据的比特数而变化。例如，单元组集CU在各存储单元晶体管MT存储1比特数据的情况下存储1页数据，在各存储单元晶体管MT存储2比特数据的情况下存储2页数据，在各存储单元晶体管MT存储3比特数据的情况下存储3页数据。
此外，存储单元阵列11的构成并不限定于所述构成。例如，各块BLK所包含的串单元SU可以设定成任意个数。各NAND串NS所包含的存储单元晶体管MT、以及选择栅极晶体管ST1及ST2分别也可以设定成任意个数。
另外，NAND串NS也可以具备虚设单元晶体管。具体来说，选择晶体管ST2与存储单元晶体管MT0之间串联连接着例如2个虚设单元晶体管(未图示)。存储单元晶体管MT7与选择晶体管ST1之间串联连接着例如2个虚设单元晶体管(未图示)。多个虚设单元晶体管的栅极上分别连接着多条虚设字线。虚设单元晶体管的结构与存储单元晶体管MT相同。虚设单元晶体管并非是用来存储数据的，而是具有在写入动作或删除动作中，缓和存储单元晶体管或选择晶体管所遭受的干扰的功能。
1.2.2存储单元阵列11的截面结构
接下来，对存储单元阵列11内的块BLK的截面结构进行说明。图4是块BLK的一部分区域的剖视图。如图所示，在p型阱区域30上形成有多个NAND串NS。也就是说，在阱区域30上，依次积层有作为选择栅极线SGS而发挥功能的例如4层配线层31、作为字线WL0～WL7而发挥功能的8层配线层32、及作为选择栅极线SGD而发挥功能的例如4层配线层33。在所积层的配线层间形成有未图示的绝缘膜。
且形成有贯通这些配线层31、32、33而到达阱区域30的柱状的导电体34。在导电体34的侧面依次形成有栅极绝缘膜35、电荷储存膜(绝缘膜)36及块绝缘膜37。由它们，形成存储单元晶体管MT、以及选择晶体管ST1及ST2。导电体34作为NAND串NS的电流路径而发挥功能，成为形成各晶体管的通道的区域。导电体34的上端连接于作为位线BL而发挥功能的金属配线层38。
在阱区域30的表面区域内形成有n+型杂质扩散层39。在扩散层39上形成有接触插塞40，接触插塞40连接于作为源极线SL而发挥功能的金属配线层41。进而，在阱区域30的表面区域内形成有p+型杂质扩散层42。在扩散层42上形成有接触插塞43，接触插塞43连接于作为阱配线CPWELL而发挥功能的金属配线层44。阱配线CPWELL是用来经由阱区域30对导电体34施加电位的配线。
以上的构成在与记载有图3的纸面正交的方向(进深方向)上排列有复数个，由沿着进深方向排列的多个NAND串NS的集合，形成串单元SU。
进而，存储单元阵列11的构成也可以为其它构成。例如，存储单元阵列11的构成在名为“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”、2009年3月19日提出申请的美国专利申请案12/407,403号中有所记载。另外，在名为“THREEDIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”、2009年3月18日提出申请的美国专利申请案12/406,524号，名为“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE ANDMETHOD OF MANUFACTURING THE SAME”、2010年3月25日提出申请的美国专利申请案12/679,991号，及名为“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”、2009年3月23日提出申请的美国专利申请案12/532,030号中有所记载。这些专利申请案全体在本发明的说明书中通过参照加以引用。
另外，数据的删除可以按块BLK单位、或小于块BLK的单位来进行。关于删除方法，例如在名为“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”、2011年9月18日提出申请的美国专利申请案13/235,389号中有所记载。另外，在名为“NON-VOLATILE SEMICONDUCTORSTORAGE DEVICE”、2010年1月27日提出申请的美国专利申请案12/694,690号中有所记载。同时，在名为“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATAERASE METHODTHEREOF”、2012年5月30日提出申请的美国专利申请案13/483,610号中有所记载。这些专利申请案全体在本发明的说明书中通过参照加以引用。
1.2.3存储单元晶体管MT的阈值分布
图5表示第一实施方式中的存储单元晶体管MT的可取数据及其阈值电压分布。存储单元晶体管MT能够存储2比特以上数据。这里，对存储单元晶体管MT具有存储3比特数据的TLC(triple level cell，三层单元)方式的情况进行说明。
3比特数据是由低位(lower)比特、中位(middle)比特及高位(upper)比特规定的。在存储单元晶体管MT存储3比特的情况下，存储单元晶体管MT具有8个阈值电压中的任一者。将8个阈值电压按照由低到高的顺序，依次称作状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”及“G”。属于各状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”及“G”的多个存储单元晶体管MT形成如图5所示的阈值电压的分布。
对状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”及“G”例如分别分配数据“111”、“110”、“100”、“000”、“010”、“011”、“001”及“101”。如果按照高位比特“X”、中位比特“Y”及低位比特“Z”这样来设定，那么比特的排列为“X、Y、Z”。阈值分布与数据的分配可以任意设计。
为了将读出对象的存储单元晶体管MT中存储的数据读出，要对存储单元晶体管MT的阈值电压所属的状态进行判定。状态的判定要使用读出电压VA、VB、VC、VD、VE、VF及VG。
状态“Er”例如相当于数据已被删除的状态(删除状态)。属于状态“Er”的存储单元晶体管MT的阈值电压低于电压VA，例如具有负值。
状态“A”～“G”相当于电荷储存层中注入有电荷且存储单元晶体管MT中写入有数据的状态，属于状态“A”～“G”的存储单元晶体管MT的阈值电压例如具有正值。属于状态“A”的存储单元晶体管MT的阈值电压为电压VA以上，且低于电压VB。属于状态“B”的存储单元晶体管MT的阈值电压为电压VB以上，且低于电压VC。属于状态“C”的存储单元晶体管MT的阈值电压为电压VC以上，且低于电压VD。属于状态“D”的存储单元晶体管MT的阈值电压为电压VD以上，且低于电压VE。属于状态“E”的存储单元晶体管MT的阈值电压为电压VE以上，且低于电压VF。属于状态“F”的存储单元晶体管MT的阈值电压为电压VF以上，且低于电压VG。属于状态“G”的存储单元晶体管MT的阈值电压为电压VG以上，且低于电压VREAD。
电压VREAD是对与非读出对象的单元组集CU的存储单元晶体管MT连接的字线WL施加的电压，高于处在某个状态的存储单元晶体管MT的阈值电压。也就是说，控制栅极电极被施加了电压VREAD的存储单元晶体管MT无论所要保存的数据如何均成为接通状态。
综上所述，各存储单元晶体管MT能够设定成8个状态中的任一者，而存储3比特数据。另外，写入及读出按页单位或单元组集单位来进行。在存储单元晶体管MT存储了3比特数据的情况下，对1个单元组集CU内的3页分别分配低位比特、中位比特及高位比特。将对低位比特、中位比特及高位比特统一加以写入或读出的页分别称作低位(lower)页、中位(middle)页及高位(upper)页。
1.2.4感测放大器单元19A及数据寄存器19B的构成
接下来，使用图6，对感测放大器单元及数据寄存器的构成进行说明。图6是表示感测放大器单元19A与数据寄存器19B的构成的框图。
感测放大器单元19A包含多个感测放大器SA。针对多个感测放大器SA中每指定个数的感测放大器SA，分别设置1条数据总线DBUS。例如，16个感测放大器SA＜0＞、SA＜1＞、…、SA＜15＞连接于1条数据总线DBUS。
此外，连接于1条数据总线DBUS的感测放大器SA的个数任意。在以下的说明中，要将连接于1条数据总线DBUS的16个感测放大器SA＜0＞～SA＜15＞区分开来的情况下，记作SA＜0＞、SA＜1＞、…、SA＜15＞。无需区分16个感测放大器SA＜0＞～SA＜15＞而表示各感测放大器的情况下，记作感测放大器SA。
感测放大器SA例如是针对每条位线BL分别设置的，感测读出到对应的位线BL的数据，并向对应的位线BL传输写入数据。
数据寄存器19B包含与多个感测放大器SA对应的多个数据锁存电路(缓冲电路)XDL。各数据锁存电路XDL是针对每个感测放大器SA分别设置的。例如，16个数据锁存电路XDL＜15：0＞以分别与各感测放大器SA＜0＞～SA＜15＞对应的方式设置。数据锁存电路XDL＜15：0＞连接于1条数据总线DBUS。此外，连接于1条数据总线DBUS的数据锁存电路XDL的个数任意。各数据锁存电路XDL临时保存与对应的感测放大器SA关联的数据。
各数据锁存电路XDL连接于输入输出电路12。数据锁存电路XDL临时保存从感测放大器SA传输来的读出数据，并临时保存从输入输出电路12传输来的写入数据。例如，读出到感测放大器SA的数据保存到感测放大器SA内，进而经由数据总线DBUS保存到数据锁存电路XDL。然后，数据锁存电路XDL中保存的数据从数据锁存电路XDL传输到输入输出电路12。此外，感测放大器SA与输入输出电路12之间的数据传输是使用1页量的感测放大器SA及1页量的数据锁存电路XDL而进行的。
另外，输入到输入输出电路12的写入数据从输入输出电路12传输并保存到数据锁存电路XDL，然后经由数据总线DBUS传输到感测放大器SA。此外，输入输出电路12与感测放大器SA之间的数据传输是使用1页量的数据锁存电路XDL及1页量的感测放大器SA而进行的。
1.2.5感测放大器SA的构成
接下来，使用图7，对感测放大器单元19A内的感测放大器SA的构成进行说明。如上所述，1条数据总线DBUS上连接着多个感测放大器SA。图7是表示连接于数据总线DBUS的1个感测放大器SA的构成的框图。
各感测放大器SA具备感测放大器部SAa、以及数据锁存电路(缓冲电路)SDL、ADL、BDL及CDL。感测放大器部SAa、以及数据锁存电路SDL、ADL、BDL及CDL以能够相互传输数据的方式连接。
感测放大器部SAa在读出动作时，检测读出到对应的位线BL的数据，并对其是数据“0”及数据“1”中的哪一者进行判定。另外，感测放大器部SAa在写入动作时，基于写入数据，对位线BL施加电压。也就是说，感测放大器部SAa在写入动作时，根据数据锁存电路SDL所保存的数据，控制位线BL的电压。
数据锁存电路SDL、ADL、BDL及CDL临时保存数据。数据锁存电路SDL临时保存利用感测放大器部SAa所检测到的读出数据。另外，数据锁存电路SDL在写入动作时，临时保存写入数据。
数据锁存电路ADL、BDL及CDL用于存储单元晶体管MT保存2比特以上数据的多值动作。也就是说，数据锁存电路ADL用来保存低位页。数据锁存电路BDL用来保存中位页。数据锁存电路CDL用来保存高位页。感测放大器SA所具备的数据锁存电路的个数可以根据1个存储单元晶体管MT所保存的比特数任意变更。
接下来，对感测放大器单元19A内的感测放大器SA的电路构成进行说明。如上所述，感测放大器SA包含感测放大器部SAa、以及数据锁存电路SDL、ADL、BDL及CDL，作为执行读出动作的电路例，这里示出了感测放大器部SAa与数据锁存电路SDL的电路构成。
图8是第一实施方式中的感测放大器SA内的感测放大器部SAa及数据锁存电路SDL的电路图。在以下的说明中，将晶体管的源极或漏极其中一者记作“电流路径的第一端”，将源极或漏极另外一者记作“电流路径的第二端”。
感测放大器SA包含感测放大器部SAa及数据锁存电路SDL。感测放大器部SAa包含n通道MOS(Metal Oxide Semiconductor，金氧半导体)场效晶体管(以下，称作nMOS晶体管)T1～T9、p通道MOS场效晶体管(以下，称作pMOS晶体管)T10、及电容器C1。数据锁存电路SDL包含nMOS晶体管T11～T14、及pMOS晶体管T15、T16。
nMOS晶体管T1的电流路径的第一端经由节点BLI连接于位线BL。nMOS晶体管T1的电流路径的第二端经由节点SCOM连接于nMOS晶体管T5的电流路径的第一端。nMOS晶体管T1的栅极将被供给信号BLC。进而，nMOS晶体管T5的栅极将被供给信号XXL。
节点SCOM上连接着nMOS晶体管T2的电流路径的第一端。nMOS晶体管T2的电流路径的第二端连接于nMOS晶体管T4的电流路径的第一端、及pMOS晶体管T10的电流路径的第一端。nMOS晶体管T4的电流路径的第二端将被供给电压SRCGND(例如，0V)。pMOS晶体管T10的电流路径的第二端将被供给电压VDDSA。进而，nMOS晶体管T2的栅极将被供给信号BLX。
nMOS晶体管T4的栅极、及pMOS晶体管T10的栅极连接于节点LAT_S。nMOS晶体管T4及pMOS晶体管T10构成变流器。该变流器作为对位线BL充电、或者对数据总线DBUS及数据锁存电路XDL的电压进行释放或充入的驱动器而发挥功能。此外，这里示出了nMOS晶体管T4及pMOS晶体管T10的栅极连接于节点LAT_S的例子，但如果设定成nMOS晶体管T4及pMOS晶体管T10的栅极连接于节点INV_S的构成，那么也可以传输节点LAT_S中保存的数据。
节点SCOM上连接着nMOS晶体管T3的电流路径的第一端。nMOS晶体管T3的电流路径的第二端将被供给电压VLSA。nMOS晶体管T3的栅极将被供给信号NLO。
nMOS晶体管T5的电流路径的第二端经由节点SEN连接于nMOS晶体管T9的栅极。节点SEN上连接着电容器C1的第一电极，电容器C1的第二电极将被供给信号CLKSA。
节点SEN上连接着nMOS晶体管T7的电流路径的第一端。nMOS晶体管T7的电流路径的第二端连接着数据总线DBUS。nMOS晶体管T7的栅极将被供给信号DSW。
节点SEN上还连接着nMOS晶体管T6的电流路径的第一端。nMOS晶体管T6的电流路径的第二端将被供给电压VDDSA。nMOS晶体管T6的栅极将被供给信号BLQ。
nMOS晶体管T9的电流路径的第一端连接于nMOS晶体管T8的电流路径的第一端，nMOS晶体管T8的电流路径的第二端连接于节点INV_S。nMOS晶体管T9的电流路径的第二端将被供给电压CLKSA。进而，nMOS晶体管T8的栅极将被供给选通信号STB。
节点INV_S连接于nMOS晶体管T11的电流路径的第一端、及pMOS晶体管T15的电流路径的第一端、以及nMOS晶体管T12的栅极、及pMOS晶体管T16的栅极。nMOS晶体管T12的电流路径的第一端、及pMOS晶体管T16的电流路径的第一端连接于节点LAT_S。节点LAT_S连接于nMOS晶体管T11的栅极、及pMOS晶体管T15的栅极。
pMOS晶体管T15及T16的电流路径的第二端将被供给电压VDDSA。nMOS晶体管T11及T12的电流路径的第二端将被供给电压VSSSA(例如，0V)。nMOS晶体管T11及pMOS晶体管T15、nMOS晶体管T12及pMOS晶体管T16分别构成变流器。
节点INV_S上连接着nMOS晶体管T13的电流路径的第一端，nMOS晶体管T13的电流路径的第二端连接于数据总线DBUS。nMOS晶体管T13的栅极将被供给信号STI。
节点LAT_S上连接着nMOS晶体管T14的电流路径的第一端，nMOS晶体管T14的电流路径的第二端连接于数据总线DBUS。nMOS晶体管T14的栅极将被供给信号STL。
数据总线DBUS上连接着数据锁存电路XDL。
1.3读出动作
接下来，对由感测放大器单元19A执行的读出动作进行说明。具体来说，对将存储单元晶体管MT中存储的数据经由数据锁存电路SDL读出到数据锁存电路XDL的动作进行说明。
1.3.1从存储单元晶体管MT到数据锁存电路SDL的读出
图9是表示从存储单元晶体管MT到数据锁存电路SDL的读出动作中的控制信号的电压的时序图。序列发生器15对控制读出动作的控制信号，例如信号NLO、BLC、BLX、XXL、BLQ、STB、DSW、CLKSA、STI及STL进行控制，并将这些信号发送到存储单元阵列11及感测放大器SA。
读出动作具备位线预充电期间(包含感测启动期间)与感测期间。位线预充电期间是在从读出对象的存储单元晶体管感测数据前，对所选择的位线BL施加电压VPCH的期间。该位线预充电期间中包含感测启动期间。感测启动期间是在感测期间之前，将节点SEN升压至电压VDDSA以上的电压的期间。感测期间是利用感测放大器部SAa检测通过读出对象的存储单元晶体管成为接通状态或断开状态而产生的节点SEN的电压的期间。利用感测放大器部SAa检测到的数据保存于数据锁存电路SDL。
在图9所示的时刻t1，行解码器17对与读出对象的存储单元晶体管MT对应的选择栅极线SGD及SGS施加电压VSG。由此，使选择晶体管ST1及ST2成为接通状态。行解码器17对所选择的字线WL施加电压VCGRV，对非选择的字线WL施加电压VREAD。电压VCGRV是根据读出数据所设定的电压。电压VREAD是无论存储单元晶体管MT的阈值电压如何，均使存储单元晶体管MT成为接通状态的电压，且VREAD＞VCGRV。
在时刻t2，序列发生器15使感测放大器SA中的信号BLC及信号BLX成为“H(high，高)”电平。也就是说，对nMOS晶体管T1的栅极施加电压VBLC(例如0.5V+Vth)，使nMOS晶体管T1成为接通状态。电压Vth是感测放大器SA内的低耐压的nMOS晶体管的阈值电压。同样地，对nMOS晶体管T2施加电压VBLX(例如0.75V+Vth)，使nMOS晶体管T2成为接通状态。电压VBLX与电压VBLC的关系为VBLX≧VBLC。
这里，与和读出对象的存储单元晶体管MT连接的位线对应的数据锁存电路SDL中保存有“0”数据(例如“L(low，低)”电平)。在数据锁存电路SDL中保存有“0”数据的情况下，该节点LAT_S保存有“L”电平。因此，pMOS晶体管T10成为接通状态，nMOS晶体管T4成为断开状态，nMOS晶体管T2被施加电压VDDSA。由此，对位线BL施加通过nMOS晶体管T1受到箝位的预充电电压VPCH(例如，0.5V)(“预充电”)。
然后，根据读出对象的存储单元晶体管MT的阈值电压Vtc，单元电流Icell从位线BL侧向源极线SL侧流通。具体来说，在阈值电压Vtc低于电压VCGRV，且存储单元晶体管MT处于接通状态的情况下，对应的感测放大器SA中流通单元电流Icell。相对于此，在阈值电压Vtc高于电压VCGRV，且存储单元晶体管MT处于断开状态的情况下，存储单元晶体管MT成为断开状态，对应的感测放大器SA中不流通单元电流Icell。
另一方面，与和非读出对象的存储单元晶体管MT连接的位线对应的数据锁存电路SDL中例如保存有“1”数据(例如“H”电平)。在数据锁存电路SDL中保存有“1”数据的情况下，该节点LAT_S保存有“H”电平。因此，pMOS晶体管T4成为接通状态，nMOS晶体管T10成为断开状态，nMOS晶体管T2被供给电压SRCGND。由此，对位线BL例如施加电压VSS(“锁定”)。
在时刻t3，序列发生器15使信号BLQ成为“H”电平。具体来说，对nMOS晶体管T6的栅极施加电压VBLQ(例如，4V)，使nMOS晶体管T6成为接通状态。由此，对节点SEN施加电压VDDSA(例如，2.5V)。
然后，节点SEN的充电完成后，在时刻t4，序列发生器15使信号BLQ成为“L”电平，使nMOS晶体管T6成为断开状态。
在时刻t5，序列发生器15使信号CLKSA成为“H”电平。由此，使节点SEN的电位上升至高于电压VDDSA的电压。
在时刻t6，序列发生器15使信号XXL成为“H”电平。也就是说，序列发生器15对nMOS晶体管T5的栅极施加电压VXXL(例如1.0V+Vtn)，使nMOS晶体管T5成为接通状态。由此，在作为读出动作的对象的感测放大器SA中，通过nMOS晶体管T5受到箝位的电压(例如，1V)从节点SEN施加至节点SCOM。另外，在并非读出动作的对象的感测放大器SA中，节点SEN是“L”电平，因此不被施加电压。
这时，作为读出动作的对象的感测放大器SA，也就是与所选择的位线BL对应的感测放大器SA中，在读出对象的存储单元晶体管MT处于接通状态的情况下，从感测放大器SA向位线BL流通单元电流Icell。因此，节点SEN的电压大幅度下降。另一方面，在读出对象的存储单元晶体管MT处于断开状态的情况下，几乎不从感测放大器SA向位线BL流通单元电流Icell。因此，节点SEN的电压几乎不下降。
在时刻t7，序列发生器15使信号XXL成为“L”电平，使nMOS晶体管T5成为断开状态。
在时刻t8，序列发生器15使信号STB成为“H”电平，使nMOS晶体管T8成为接通状态。
作为读出动作的对象的感测放大器SA中，在节点SEN的电压低于感测判定阈值也就是nMOS晶体管T9的阈值电压的情况下，nMOS晶体管T9成为断开状态。由此，节点INV_S的电压几乎不下降。结果，节点INV_S保存“1”数据(“H”电平)。另一方面，在节点SEN的电压高于感测判定阈值的情况下，nMOS晶体管T9成为接通状态。由此，节点INV_S的电压大幅度下降。结果，节点INV_S保存“0”数据(“L”电平)。另外，在并非读出动作的对象的感测放大器SA中，节点SEN是“L”电平，因此nMOS晶体管T9成为断开状态。由此，节点INV_S保存“1”数据。
也就是说，在读出对象的存储单元晶体管MT处于接通状态的情况下，节点SEN的电压低于感测判定阈值，在这种情况下，节点INV_S的电压维持为“H”电平并得到保存。因此，数据锁存电路SDL保存“1”数据(“H”电平)。另一方面，在读出对象的存储单元晶体管MT处于断开状态的情况下，节点SEN的电压高于感测判定阈值并得到维持。在这种情况下，节点INV_S的电压下降至“L”电平。因此，数据锁存电路SDL保存“0”数据(“L”电平)。
在时刻t9，序列发生器15使信号STB成为“L”电平，使nMOS晶体管T8成为断开状态。这样一来，序列发生器15将从读出对象的存储单元晶体管MT读出的数据储存到数据锁存电路SDL。
在时刻t10～t11，执行恢复动作，结束从存储单元晶体管MT到数据锁存电路SDL的读出动作。
1.3.2从数据锁存电路SDL到数据锁存电路XDL的数据传输
接下来，数据锁存电路SDL中存储的读出数据经由数据总线DBUS传输到数据锁存电路XDL。这里，将数据锁存电路XDL在接收读出数据前保存有“H”电平的情况作为一个例子进行说明。此外，虽然是以数据锁存电路XDL在接收读出数据前保存有“H”电平的情况为例进行表示，但其实未必保存有“H”电平。
图10及图11是表示从数据锁存电路SDL到数据锁存电路XDL的数据传输的状况的电路图。图10表示出了将数据锁存电路SDL中保存的“L”电平传输到数据锁存电路XDL的动作。图11表示出了将数据锁存电路SDL中保存的“H”电平传输到数据锁存电路XDL的动作。
图12是表示从数据锁存电路SDL到数据锁存电路XDL的数据传输时的控制信号的电压及电源电流ICC的时序图。序列发生器15对控制数据传输动作的控制信号，例如信号NLO、BLC、BLX、XXL、BLQ、STB、DSW、CLKSA、STI及STL进行控制，并将这些信号发送到感测放大器SA。此外，关于电源电流ICC将在下文进行叙述。
如图10所示，在将数据锁存电路SDL(节点INV_S)中保存的“L”电平传输到数据锁存电路XDL的动作中，执行将数据锁存电路XDL所保存的“H”电平放电的动作。另一方面，如图11所示，在将数据锁存电路SDL(节点INV_S)中保存的“H”电平传输到数据锁存电路XDL的动作中，执行对数据锁存电路XDL充入“H”电平的电压的动作，而维持数据锁存电路XDL的“H”电平。此外，这里作为数据传输动作的例子，对从感测放大器SA＜0＞到数据锁存电路XDL＜0＞的数据传输、及接下来的从感测放大器SA＜1＞到数据锁存电路XDL＜1＞的数据传输的动作进行说明。
首先，在图12所示的时刻t21之前，序列发生器15使信号NLO、BLC成为“H”电平，使信号BLX、DSW＜0＞、XXL及STI＜0＞成为“L”电平。进而，除了电压VDDSA以外，使其它信号成为“L”电平。
在时刻t21，序列发生器15使信号NLO、BLC成为“L”电平，使信号BLX、XXL成为“H”电平。由此，nMOS晶体管T3、T1被设定成断开状态，nMOS晶体管T2、T5被设定成接通状态。进而，使信号DSW＜0＞成为“H”电平。由此，将nMOS晶体管T7设定成接通状态。其它信号的电压维持原状。
在时刻t22，序列发生器15使信号STI＜0＞成为“H”电平。由此，将nMOS晶体管T13设定成接通状态。
一方面，在数据锁存电路SDL中保存的数据为“L”电平的情况下，也就是说在节点INV_S为“L”电平的情况下，nMOS晶体管T11被设定成接通状态，pMOS晶体管T15被设定成断开状态。由此，数据锁存电路XDL所保存的“H”电平的电压经由nMOS晶体管T13及T11放电至电压VSSSA。
这时，在节点INV_S为“L”电平的情况下，节点LAT_S是“H”电平，因此nMOS晶体管T4被设定成接通状态，pMOS晶体管T10被设定成断开状态。由此，与经由所述nMOS晶体管T13及T11的放电并行地，数据锁存电路XDL的“H”电平的电压经由nMOS晶体管T7、T5、T2及T4放电至电压SRCGND。
另一方面，在数据锁存电路SDL中保存的数据为“H”电平的情况下，也就是说在节点INV_S为“H”电平的情况下，节点LAT_S是“L”电平，因此pMOS晶体管T10被设定成接通状态，nMOS晶体管T4被设定成断开状态。由此，供给到pMOS晶体管T10的电压VDDSA经由nMOS晶体管T2、T5及T7充入到数据锁存电路XDL。
这时，节点LAT_S是“L”电平，因此pMOS晶体管T15被设定成接通状态，nMOS晶体管T11被设定成断开状态。由此，与经由所述晶体管T2、T5、T7的充电并行地，供给到pMOS晶体管T15的电压VDDSA经由nMOS晶体管T13充入到数据锁存电路XDL。此外，例如在具有pMOS晶体管T15与节点INV_S之间设置有pMOS晶体管的构成的情况下，如果将该pMOS晶体管设定成接通状态，那么与所述一样，进行经由nMOS晶体管T13的充电。
然后，在时刻t23，序列发生器15使信号DSW＜0＞成为“L”电平，进而，在时刻t24，使信号STI＜0＞成为“L”电平。
至此，从数据锁存电路SDL＜0＞经由数据总线DBUS到数据锁存电路XDL＜0＞的数据＜0＞的传输结束。
接着，在时刻t24，从数据锁存电路SDL＜1＞经由数据总线DBUS到数据锁存电路XDL＜1＞的数据＜1＞的传输开始。该数据＜1＞的传输动作除了数据是从数据锁存电路SDL＜1＞传输到数据锁存电路XDL＜1＞这一点以外，其它与所述数据＜0＞的传输动作相同。
详细来说，在时刻t24，序列发生器15使信号DSW＜1＞成为“H”电平。由此，将晶体管T7设定成接通状态。其它信号的电压维持原状。
在时刻t25，序列发生器15使信号STI＜1＞成为“H”电平。由此，将nMOS晶体管T13设定成接通状态。
这里，在数据锁存电路SDL中保存的数据为“L”电平(节点INV_S为“L”电平)的情况下，nMOS晶体管T11被设定成接通状态，pMOS晶体管T15被设定成断开状态。由此，数据锁存电路XDL所保存的“H”电平的电压经由nMOS晶体管T13及T11放电至电压VSSSA。
这时，在节点INV_S为“L”电平的情况下，节点LAT_S是“H”电平，因此nMOS晶体管T4被设定成接通状态，pMOS晶体管T10被设定成断开状态。由此，与经由所述nMOS晶体管T13及T11的放电并行地，数据锁存电路XDL的“H”电平的电压经由nMOS晶体管T7、T5、T2及T4放电至电压SRCGND。
另一方面，在数据锁存电路SDL中保存的数据为“H”电平(节点INV_S为“H”电平)的情况下，节点LAT_S是“L”电平，因此pMOS晶体管T10被设定成接通状态，nMOS晶体管T4被设定成断开状态。由此，供给到pMOS晶体管T10的电压VDDSA经由nMOS晶体管T2、T5及T7充入到数据锁存电路XDL。
这时，节点LAT_S是“L”电平，因此pMOS晶体管T15被设定成接通状态，nMOS晶体管T11被设定成断开状态。由此，与经由所述晶体管T2、T5、T7的充电并行地，供给到pMOS晶体管T15的电压VDDSA经由nMOS晶体管T13充入到数据锁存电路XDL。此外，与所述同样地，例如在具有pMOS晶体管T15与节点INV_S之间设置有pMOS晶体管的构成的情况下，如果将该pMOS晶体管设定成接通状态，那么进行经由nMOS晶体管T13的充电。
接着，在时刻t26，序列发生器15使信号DSW＜1＞成为“L”电平，进而，在时刻t27，使信号STI＜1＞成为“L”电平。
至此，从数据锁存电路SDL＜1＞经由数据总线DBUS到数据锁存电路XDL＜1＞的数据＜1＞的传输结束。然后，同样地依次进行数据＜2＞～＜15＞的传输。
此外，在所述动作例中，示出了传输数据锁存电路SDL内的节点INV_S中保存的数据的例子，但如果设定成nMOS晶体管T4及pMOS晶体管T10的栅极连接于节点INV_S的构成，那么也可以传输节点LAT_S中保存的数据。
另外，在感测放大器SA＜0＞～SA＜15＞连接于1条数据总线DBUS的构成中，示出了依次进行数据＜0＞～＜15＞的传输的例子，但如果设定成感测放大器SA＜0＞～SA＜15＞分别连接于16条数据总线DBUS的构成，那么也可以并行(或同时)进行数据＜0＞～＜15＞的传输。
1.3.3读出动作的数据传输时的电流ICC
供给到感测放大器SA的电压VDDSA是与半导体存储装置10内所使用的电源电压VCC对应的电压。也就是说，电压VDDSA是基于电源电压VCC而产生的。如果执行所述数据传输，那么电压VDDSA供给到感测放大器SA。因此，数据传输动作时的电源电流ICC变动。
电源电流ICC例如相当于流通到向半导体存储装置10供给电源电压VCC的端子的电流，可以视作半导体存储装置10中的消耗电流。以下，对数据传输动作时的电源电流ICC的变动进行说明。
图13、图14、图15、图16及图17表示第一实施方式的数据传输时产生的电源电流ICC的大小。此外，详细来说，图13～图17主要表示通过数据总线DBUS的充放电所产生的电源电流ICC。另外，在数据传输开始时，数据总线DBUS的初始状态被设定成“L”电平。
图13表示从数据锁存电路SDL向数据锁存电路XDL传输数据＜0＞～数据＜7＞时反复传输“H”电平的情况，也就是反复执行充电的情况。
在从数据锁存电路SDL＜0＞向数据锁存电路XDL＜0＞传输数据＜0＞的情况下，当信号DSW上升至“H”电平时，电源电流ICC变动至电流值I1。接下来，在从数据锁存电路SDL＜1＞向数据锁存电路XDL＜1＞传输数据＜1＞的情况下，当信号DSW上升至“H”电平时，电源电流ICC变动至小于电流值I1的电流值I2。接着，在从数据锁存电路SDL＜2＞向数据锁存电路XDL＜2＞传输数据＜2＞的情况下，当信号DSW上升至“H”电平时，电源电流ICC变动至小于电流值I2的电流值I3。在之后的数据传输时，电源电流ICC的变动进而变小。
图14表示从数据锁存电路SDL向数据锁存电路XDL传输数据时反复传输“L”电平的情况，也就是反复执行放电的情况。在这种情况下，放电被反复执行，因此电源电流ICC几乎不变动。
图15及图16表示从数据锁存电路SDL向数据锁存电路XDL传输数据时交替地反复传输“H”电平与“L”电平的情况，也就是交替地反复执行充电与放电的情况。
图15所示的例子中，在从数据锁存电路SDL＜0＞向数据锁存电路XDL＜0＞传输数据＜0＞的情况下(在充电的情况下)，当信号DSW上升至“H”电平时，数据总线DBUS被充电，因此电源电流ICC变动至电流值I4。接下来，在传输数据＜1＞的情况下(在放电的情况下)，当信号DSW上升至“H”电平时，数据总线DBUS被放电，电源电流ICC变动至电流值I5。接着，在传输数据＜2＞的情况下(在充电的情况下)，当信号DSW上升至“H”电平时，数据总线DBUS被充电，因此电源电流ICC变动至电流值I4。在之后的数据传输时，反复执行放电与充电，充电时与数据＜0＞的传输时同样地，当信号DSW上升至“H”电平时，电源电流ICC变动至电流值I4。另一方面，放电时，电源电流ICC变动至电流值I5。
另外，图16所示的例子中，在传输数据＜0＞的情况下(在放电的情况下)，当信号DSW上升至“H”电平时，数据总线DBUS在初始状态下为“L”电平，因此电源电流ICC几乎不变动。在之后的数据＜1＞以后的传输中，与图15所示的例子同样地，充电时电源电流ICC变动至电流值I4，放电时电源电流ICC变动至电流值I5。
图17表示从数据锁存电路SDL向数据锁存电路XDL传输数据时随机传输“H”电平与“L”电平的情况，也就是随机执行充电与放电的情况。这个例子中，在传输数据＜0＞的情况下(在充电的情况下)，当信号DSW上升至“H”电平时，数据总线DBUS被充电，因此电源电流ICC变动至电流值I4。接着，在数据＜1＞的传输中，充电持续进行，因此电源电流ICC变动至小于电流值I4的电流值I6。在之后的数据＜2＞以后的传输中，与图15及图16所示的例子同样地，充电时电源电流ICC变动至电流值I4，放电时电源电流ICC变动至电流值I5。此外，在充电持续进行时，电源电流ICC变动至小于电流值I4的电流值I6。
接下来，使用图12，对图12所示的数据传输时的电源电流ICC的变动进行说明。这里，示出了传输“H”电平的情况，也就是对数据锁存电路XDL进行充电的情况。
在时刻t21，数据＜0＞的传输开始。序列发生器15使信号DSW＜0＞成为“H”电平，将nMOS晶体管T7设定成接通状态。由此，供给到pMOS晶体管T10的电压VDDSA经由nMOS晶体管T2、T5及T7充入到数据总线DBUS及数据锁存电路XDL。在这种情况下，当信号DSW＜0＞上升至“H”电平时，电源电流ICC变动至电流值I1。
接着，在时刻t24，数据＜1＞的传输开始。序列发生器15使信号DSW＜1＞成为“H”电平，将nMOS晶体管T7设定成接通状态。由此，供给到pMOS晶体管T10的电压VDDSA经由nMOS晶体管T2、T5及T7充入到数据总线DBUS及数据锁存电路XDL。在这种情况下，当信号DSW＜1＞上升至“H”电平时，电源电流ICC变动至小于电流值I1的电流值I2。
综上所述，第一实施方式中的数据传输时的电源电流ICC的特征如下。
第一实施方式中，在数据传输时反复执行充电的情况下，和充电与充电之间存在放电的情况相比，作为电源电流ICC的电流值的变动较小。如果先执行充电，那么接着执行的第二次以后的充电中，充电所需的电荷较少，因此作为电源电流ICC的电流值的变动较小。在数据传输时反复执行放电的情况下，不进行数据总线DBUS的充放电，因此作为电源电流ICC的电流值几乎不变动。
1.4第一实施方式的效果
在第一实施方式中，可以提供一种能够使读出动作高速化的半导体存储装置。
以下，首先说明相对于第一实施方式的比较例，接着详述第一实施方式的效果。图18是表示比较例的数据传输时的控制信号的电压的时序图。比较例中，在从数据锁存电路SDL向数据锁存电路XDL进行数据传输的情况下，无论是传输“L”电平时还是传输“H”电平时，均使用用来对数据总线DBUS充电的晶体管、及控制该晶体管的信号DPCn，先将数据总线DBUS充电至“H”电平，再进行对数据锁存电路XDL的放电(“L”电平传输)或“H”电平的维持(“H”电平传输)。
详细来说，如图18所示，在时刻t31～t33，信号DPCn为“L”电平的期间，进行数据总线DBUS的充电，然后，在时刻t33～t37，信号STI＜0＞为“H”电平的期间，进行对数据锁存电路XDL的放电或“H”电平的维持。也就是说，在时刻t31～t37，从数据锁存电路SDL向数据锁存电路XDL传输数据＜0＞。
接着，在时刻t37～t39，信号DPCn为“L”电平的期间，进行数据总线DBUS的充电，然后，在时刻t39～t43，信号STI＜1＞为“H”电平的期间，进行对数据锁存电路XDL的放电或“H”电平的维持。也就是说，在时刻t37～t43，从数据锁存电路SDL向数据锁存电路XDL传输数据＜1＞。
比较例中，在从数据锁存电路SDL向数据锁存电路XDL进行数据传输的情况下，需要对数据总线DBUS充电的动作、及进行对数据锁存电路XDL的放电或“H”电平的维持的动作这2个动作。
第一实施方式中，在从数据锁存电路SDL向数据锁存电路XDL进行数据传输的情况下，无需每次数据传输时均先执行对数据总线DBUS充电的动作，便能够进行从数据锁存电路SDL到数据锁存电路XDL的数据传输，也就是对数据锁存电路XDL(及数据总线DBUS)的放电或充电。因此，能够删除对数据总线DBUS充电的动作，从而能够缩短从数据锁存电路SDL到数据锁存电路XDL的数据传输所耗费的时间。由此，根据第一实施方式，通过能够缩短数据锁存电路间的数据传输时间，而能够使读出动作高速化。
另外，第一实施方式中，在进行对数据总线DBUS及数据锁存电路XDL的放电或充电的情况下，将用来对位线BL预充电的驱动器用于对数据总线DBUS及数据锁存电路XDL的放电或充电。由此，无需增加电路元件，便能够进行对数据总线DBUS及数据锁存电路XDL的放电或充电。
另外，在比较例中，每次数据传输时均执行对数据总线DBUS充电的动作，因此在数据＜0＞及数据＜1＞的传输时，电源电流ICC变动。例如，在数据＜0＞与数据＜1＞的传输为不同电压电平的传输的情况下，或在它们均为“L”电平的传输的情况下，如图18所示，电源电流ICC在时刻t31、t37变动至电流值I11，在时刻t34、t40变动至I12。
另一方面，第一实施方式中，如图12所示，在数据＜0＞及数据＜1＞的传输均为“L”电平的传输的情况下，电源电流ICC几乎不变动。由此，在第一实施方式中，能够降低电源电流ICC。也就是说，能够削减消耗电流。
此外，在第一实施方式中，列举从数据锁存电路SDL向数据锁存电路XDL传输数据的情况为例进行了说明，但也可以应用于从数据锁存电路ADL、BDL、CDL中的任一者向数据锁存电路XDL传输数据的情况。
2.第二实施方式
接下来，对第二实施方式的半导体存储装置进行说明。第二实施方式是使用能够将数据总线DBUS充电至“H”电平的电路作为感测放大器单元19A所包含的感测放大器SA的例子。感测放大器SA以外的构成与所述第一实施方式相同。
2.1感测放大器SA的构成
图19是第二实施方式中的感测放大器SA内的感测放大器部SAa及数据锁存电路SDL的电路图。
第二实施方式中的感测放大器SA是在图8所示的构成上追加pMOS晶体管T17与nMOS晶体管T18而成。pMOS晶体管T17的栅极将被供给信号DPCn。nMOS晶体管T18的栅极将被供给信号XTI。序列发生器15控制信号DPCn及XTI，并将这些信号发送到感测放大器SA。
pMOS晶体管T17执行将数据总线DBUS充电至“H”电平的动作。nMOS晶体管T18将数据总线DBUS与数据锁存XDL间切换成连接状态或阻断状态中的任一种状态。
2.2读出动作
接下来，对由第二实施方式中的感测放大器单元19A执行的读出动作进行说明。
2.2.1从存储单元晶体管MT到数据锁存电路SDL的读出
在将存储单元晶体管MT中存储的数据读出到数据锁存电路SDL的动作中，序列发生器15使信号DPCn成为“H”电平，使信号XTI成为“L”电平。由此，使信号DPCn及XTI成为断开状态。除此以外的信号与第一实施方式相同。
2.2.2从数据锁存电路SDL到数据锁存电路XDL的数据传输
图20是表示第二实施方式中的从数据锁存电路SDL到数据锁存电路XDL的数据传输时的控制信号的电压的时序图。序列发生器15对控制数据传输动作的控制信号，例如信号NLO、BLC、BLX、XXL、BLQ、STB、DSW、CLKSA、STI、STL、DPCn及XTI进行控制，并将这些信号发送到感测放大器SA。
首先，在图20所示的时刻t21之前，序列发生器15使信号NLO、BLC成为“H”电平，使信号BLX、XXL、DSW＜0＞、STI＜0＞及DPCn成为“L”电平。进而，除了电压VDDSA以外，使其它信号成为“L”电平。
在时刻t21，序列发生器15使信号NLO、BLC成为“L”电平，使信号BLX、XXL成为“H”电平。由此，nMOS晶体管T3、T1被设定成断开状态，nMOS晶体管T2、T5被设定成接通状态。进而，使信号DSW＜0＞成为“H”电平。由此，将nMOS晶体管T7设定成接通状态。其它信号的电压维持原状。
在时刻t22，序列发生器15使信号STI＜0＞、XTI＜0＞成为“H”电平。由此，将nMOS晶体管T13、T18设定成接通状态。
这里，在数据锁存电路SDL中保存的数据为“L”电平的情况下，也就是说在节点INV_S为“L”电平的情况下，nMOS晶体管T11被设定成接通状态，pMOS晶体管T15被设定成断开状态。由此，数据锁存电路XDL所保存的“H”电平的电压经由nMOS晶体管T18、T13及T11放电至电压VSSSA。
这时，在节点INV_S为“L”电平的情况下，节点LAT_S是“H”电平，因此nMOS晶体管T4被设定成接通状态，pMOS晶体管T10被设定成断开状态。由此，与经由所述nMOS晶体管T18、T13、T11的放电并行地，数据锁存电路XDL的“H”电平的电压经由nMOS晶体管T18、T7、T5、T2及T4放电至电压SRCGND。
另一方面，在数据锁存电路SDL中保存的数据为“H”电平的情况下，也就是说在节点INV_S为“H”电平的情况下，节点LAT_S是“L”电平，因此pMOS晶体管T10被设定成接通状态，nMOS晶体管T4被设定成断开状态。由此，供给到pMOS晶体管T10的电压VDDSA经由nMOS晶体管T2、T5、T7及T18充入到数据锁存电路XDL。
这时，节点LAT_S是“L”电平，因此pMOS晶体管T15被设定成接通状态，nMOS晶体管T11被设定成断开状态。由此，与经由所述晶体管T2、T5、T7、T18的充电并行地，供给到pMOS晶体管T15的电压VDDSA经由nMOS晶体管T13及T18充入到数据锁存电路XDL。
然后，在时刻t23，序列发生器15使信号DSW＜0＞成为“L”电平，进而，在时刻t24，使信号STI＜0＞、XTI＜0＞成为“L”电平。
至此，从数据锁存电路SDL＜0＞经由数据总线DBUS到数据锁存电路XDL＜0＞的数据＜0＞的传输结束。
接着，在时刻t24，从数据锁存电路SDL＜1＞经由数据总线DBUS到数据锁存电路XDL＜1＞的数据＜1＞的传输开始。该数据＜1＞的传输动作除了数据是从数据锁存电路SDL＜1＞传输到数据锁存电路XDL＜1＞这一点以外，其它与所述数据＜0＞的传输动作相同。
详细来说，在时刻t24，序列发生器15使信号DSW＜1＞成为“H”电平。由此，将nMOS晶体管T7设定成接通状态。其它信号的电压维持原状。
在时刻t25，序列发生器15使信号STI＜1＞、XTI＜1＞成为“H”电平。由此，将nMOS晶体管T13、T18设定成接通状态。
这里，在数据锁存电路SDL中保存的数据为“L”电平(节点INV_S为“L”电平)的情况下，nMOS晶体管T11被设定成接通状态，pMOS晶体管T15被设定成断开状态。由此，数据锁存电路XDL所保存的“H”电平的电压经由nMOS晶体管T18、T13及T11放电至电压VSSSA。
这时，在节点INV_S为“L”电平的情况下，节点LAT_S是“H”电平，因此nMOS晶体管T4被设定成接通状态，pMOS晶体管T10被设定成断开状态。由此，与经由所述nMOS晶体管T18、T13及T11的放电并行地，数据锁存电路XDL的“H”电平的电压经由nMOS晶体管T18、T7、T5、T2及T4放电至电压SRCGND。
另一方面，在数据锁存电路SDL中保存的数据为“H”电平(节点INV_S为“H”电平)的情况下，节点LAT_S是“L”电平，因此pMOS晶体管T10被设定成接通状态，nMOS晶体管T4被设定成断开状态。由此，供给到pMOS晶体管T10的电压VDDSA经由nMOS晶体管T2、T5、T7及T18充入到数据锁存电路XDL。
这时，节点LAT_S是“L”电平，因此pMOS晶体管T15被设定成接通状态，nMOS晶体管T11被设定成断开状态。由此，与经由所述晶体管T2、T5、T7、T18的充电并行地，供给到pMOS晶体管T15的电压VDDSA经由nMOS晶体管T13及T18充入到数据锁存电路XDL。
接着，在时刻t26，序列发生器15使信号DSW＜1＞成为“L”电平，进而，在时刻t27，使信号STI＜1＞、XTI＜1＞成为“L”电平。
至此，从数据锁存电路SDL＜1＞经由数据总线DBUS到数据锁存电路XDL＜1＞的数据＜1＞的传输结束。
然后，同样地依次进行数据＜2＞～＜15＞的传输。
2.2.3读出动作的数据传输时的电流ICC
接下来，对第二实施方式的数据传输动作时的电源电流ICC的变动进行说明。图21、图22、图23、图24及图25表示第二实施方式的数据传输时产生的电源电流ICC的大小。此外，详细来说，图21～图25主要表示通过数据总线DBUS的充放电及数据锁存电路XDL的电压的释放所产生的电源电流ICC。另外，在数据传输开始时，数据总线DBUS的初始状态被设定成“L”电平，数据锁存电路XDL的初始状态保存有“H”电平。
图21表示从数据锁存电路SDL向数据锁存电路XDL传输数据＜0＞～数据＜7＞时反复传输“H”电平的情况，也就是反复执行充电的情况。
在传输数据＜0＞的情况下，当信号DSW上升至“H”电平时，电源电流ICC变动至电流值I1。接下来，在传输数据＜1＞的情况下，当信号DSW上升至“H”电平时，电源电流ICC变动至小于电流值I1的电流值I2。接着，在传输数据＜2＞的情况下，当信号DSW上升至“H”电平时，电源电流ICC变动至小于电流值I2的电流值I3。在之后的数据传输时，电源电流ICC的变动进而变小。
图22表示从数据锁存电路SDL向数据锁存电路XDL传输数据时反复传输“L”电平的情况，也就是反复执行放电的情况。
在传输数据＜0＞的情况下，当信号STI、XTI上升至“H”电平时，电源电流ICC变动至电流值I5。接下来，在传输数据＜1＞的情况下，当信号STI、XTI上升至“H”电平时，电源电流ICC变动至电流值I5。在之后的数据传输时，也同样地，当信号STI、XTI上升至“H”电平时，电源电流ICC变动至电流值I5。
图23及图24表示从数据锁存电路SDL向数据锁存电路XDL传输数据时交替地反复传输“H”电平与“L”电平的情况，也就是交替地反复执行充电与放电的情况。
图23所示的例子中，在传输数据＜0＞的情况下(在充电的情况下)，当信号DSW上升至“H”电平时，数据总线DBUS被充电，因此电源电流ICC变动至电流值I4。接下来，在传输数据＜1＞的情况下(在放电的情况下)，当信号DSW上升至“H”电平时，数据总线DBUS的电压被释放，电源电流ICC变动至电流值I7。进而，当信号STI、XTI上升至“H”电平时，数据锁存电路XDL的电压被释放，因此电源电流ICC变动至电流值I8。接着，在传输数据＜2＞的情况下(在充电的情况下)，当信号DSW上升至“H”电平时，数据总线DBUS被充电，因此电源电流ICC变动至电流值I4。在之后的数据传输时，反复执行放电与充电，充电时与数据＜0＞的传输时同样地，当信号DSW上升至“H”电平时，电源电流ICC变动至电流值I4。另一方面，放电时与数据＜1＞的传输时同样地，当信号DSW上升至“H”电平时，电源电流ICC变动至电流值I7。进而，当信号STI、XTI上升至“H”电平时，电源电流ICC变动至电流值I8。
另外，图24所示的例子中，在传输数据＜0＞的情况下(在放电的情况下)，当信号DSW上升至“H”电平时，数据总线DBUS在初始状态下为“L”电平，因此电源电流ICC几乎不变动。在之后的数据＜1＞以后的传输中，与图23所示的例子同样地，充电时电源电流ICC变动至电流值I4，放电时电源电流ICC变动至电流值I7及I8。
图25表示从数据锁存电路SDL向数据锁存电路XDL传输数据时，随机传输“H”电平与“L”电平的情况，也就是随机执行充电与放电的情况。这个例子中，在传输数据＜0＞的情况下(在充电的情况下)，当信号DSW上升至“H”电平时，数据总线DBUS被充电，因此电源电流ICC变动至电流值I4。接着，在数据＜1＞的传输中，充电连续进行，因此电源电流ICC变动至小于电流值I4的电流值I6。在之后的数据＜2＞以后的传输中，与图23及图24所示的例子同样地，充电时电源电流ICC变动至电流值I4，放电时电源电流ICC变动至电流值I7及I8。此外，在充电连续进行时，电源电流ICC变动至小于电流值I4的电流值I6。
2.3第二实施方式的效果
在第二实施方式中，与第一实施方式同样地，可以提供一种能够使读出动作高速化的半导体存储装置。
进而，在第二实施方式中，通过控制信号DPCn及XTI，能够将数据总线DBUS预充电至“H”电平。由此，能够应付将数据总线DBUS预先充电至“H”电平所需的各种动作。其它效果与所述第一实施方式相同。
3.其它变化例等
在所述实施方式中，将NAND型闪速存储器作为半导体存储装置的例子进行了说明，但并不限于NAND型闪速存储器，也可以应用于其它半导体存储器全体，进而也可以应用于半导体存储器以外的各种存储装置。
此外，在本发明所涉及的各实施方式中，也可以如下所述。例如，存储单元晶体管MT能够保存2比特(4值)数据，将保存有4值中的任一者时的阈值电平按照由低到高的顺序设定为E电平(删除电平)、A电平、B电平及C电平时，
(1)在读出动作中，施加至对A电平的读出动作所选择的字线的电压例如为0V～0.55V之间。但并不限定于此，也可以设定成0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V及0.5V～0.55V中的任一者之间。
施加至对B电平的读出动作所选择的字线的电压例如为1.5V～2.3V之间。但并不限定于此，也可以设定成1.65V～1.8V、1.8V～1.95V、1.95V～2.1V及2.1V～2.3V中的任一者之间。
施加至对C电平的读出动作所选择的字线的电压例如为3.0V～4.0V之间。但并不限定于此，也可以设定成3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V及3.6V～4.0V中的任一者之间。
作为读出动作的时间(tR)，例如也可以设定成25μs～38μs、38μs～70μs或70μs～80μs之间。
(2)写入动作如文中所述包含编程动作与验证动作。在写入动作中，最初施加至编程动作时所选择的字线的电压例如为13.7V～14.3V之间。但并不限定于此，例如也可以设定成13.7V～14.0V及14.0V～14.6V中的任一者之间。
也可以改变写入第奇数条字线时最初施加至所选择的字线的电压、及写入第偶数条字线时最初施加至所选择的字线的电压。
在将编程动作设定为ISPP方式(Incremental Step Pulse Program，增量步进脉冲编程)时，作为步进的电压，例如可以列举0.5V左右。
作为施加至非选择的字线的电压，例如也可以设定成6.0V～7.3V之间。但并不限定于这种情况，例如也可以设定成7.3V～8.4V之间，也可以设定成6.0V以下。
也可以根据非选择的字线是第奇数条字线还是第偶数条字线，改变所要施加的通过电压。
作为写入动作的时间(tProg)，例如也可以设定成1700μs～1800μs、1800μs～1900μs或1900μs～2000μs之间。
(3)在删除动作中，最初施加至形成在半导体衬底上部且上方配置有所述存储单元的阱的电压例如为12V～13.6V之间。但并不限定于这种情况，例如也可以设定成13.6V～14.8V、14.8V～19.0V、19.0～19.8V或19.8V～21V之间。
作为删除动作的时间(tErase)，例如也可以设定成3000μs～4000μs、4000μs～5000μs或4000μs～9000μs之间。
(4)存储单元的结构具有隔着膜厚为4～10nm的隧道绝缘膜配置在半导体衬底(硅衬底)上的电荷储存层。该电荷储存层可以设定成膜厚为2～3nm的SiN、或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层结构。另外，也可以在多晶硅中添加Ru等金属。在电荷储存层之上具有绝缘膜。该绝缘膜例如具有隔在膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜间的膜厚为4～10nm的氧化硅膜。High-k膜可以列举HfO等。另外，氧化硅膜的膜厚可以厚于High-k膜的膜厚。在绝缘膜上隔着膜厚为3～10nm的功函数调整用材料形成有膜厚为30nm～70nm的控制电极。这里，功函数调整用材料为TaO等金属氧化膜、TaN等金属氮化膜。对控制电极可以使用W等。
另外，可以在存储单元间形成气隙。
对本发明的若干个实施方式进行了说明，这些实施方式是作为例子提出的，并非意图限定发明的范围。这些实施方式可以采用其它各种方式来实施，在不脱离发明的主旨的范围内，可以进行各种省略、替换、变更。这些实施方式或其变形包含在发明的范围或主旨中，同样地包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 存储器***
10 半导体存储装置
11 存储单元阵列
12 输入输出电路
13 逻辑控制电路
14A 状态寄存器
14B 地址寄存器
14C 指令寄存器
15 序列发生器
16 电压产生电路
17 行解码器
18 列解码器
19A 感测放大器单元
19B 数据寄存器
20 控制器
21 主机接口电路(主机I/F)
22 内置存储器
23 处理器
24 缓冲存储器
25 NAND接口电路(NAND I/F)
26 ECC电路
27 总线
SA 感测放大器
SAa 感测放大器部
SDL、ADL、BDL、CDL 数据锁存电路
DBUS 数据总线

Claims (10)

1.一种半导体存储装置，具备：
位线，连接于存储单元；
第一节点，电连接于所述位线；
第一驱动器，将所述第一节点充电至第一电压；
第一缓冲电路，基于所述第一节点的电压，存储数据；
总线，电连接于所述第一缓冲电路；
第一晶体管，连接于所述第一节点与所述总线之间；及
第二缓冲电路，电连接于所述总线；且
所述第一缓冲电路连接于所述第一驱动器的输入端，
基于所述第一缓冲电路中存储的数据，所述第一驱动器对所述总线的电压进行释放或充入。
2.根据权利要求1所述的半导体存储装置，还具备第二晶体管，该第二晶体管连接于所述第一缓冲电路与所述总线之间，且
通过将所述第一晶体管及所述第二晶体管设定成接通状态，而对所述总线的电压进行释放或充入。
3.根据权利要求1所述的半导体存储装置，还具备第三晶体管，该连接于所述位线与所述第一节点之间，且
在对所述总线的电压进行释放或充入的期间，所述第三晶体管被设定成断开状态。
4.根据权利要求1所述的半导体存储装置，其中所述第一驱动器具有第一n通道MOS场效晶体管与第一p通道MOS场效晶体管，且
在对所述总线的电压进行释放的期间，所述第一n通道MOS场效晶体管被设定成接通状态，
在对所述总线充入电压的期间，所述第一p通道MOS场效晶体管被设定成接通状态。
5.根据权利要求2所述的半导体存储装置，其中
所述第一缓冲电路具有将第一及第二变流器的输入端与输出端相互连接的锁存电路，且
所述第一变流器的输出端连接于所述第一驱动器的所述输入端，
所述第二变流器的输出端连接于所述第二晶体管。
6.根据权利要求5所述的半导体存储装置，其中所述第二变流器具有第二n通道MOS场效晶体管与第二p通道MOS场效晶体管，且
在对所述总线的电压进行释放的期间，所述第二n通道MOS场效晶体管被设定成接通状态，所述第二p通道MOS晶体管被设定成断开状态。
7.根据权利要求1至6中任一项所述的半导体存储装置，其中所述第一驱动器在对所述总线的电压进行释放或充入之前，将所述位线充电至所述第一电压。
8.根据权利要求2所述的半导体存储装置，其中所述第一晶体管比所述第二晶体管先被设定成接通状态。
9.根据权利要求1至6中任一项所述的半导体存储装置，还具备：
第四晶体管，第一端连接于所述总线，第二端被供给所述第一电压；及
第五晶体管，连接于所述总线与所述第二缓冲电路之间。
10.一种半导体存储装置，具备：
位线，连接于存储单元；
第一晶体管，电连接于所述位线；
第二晶体管，经由第一节点电连接于所述第一晶体管；
第一驱动器，电连接于所述第一节点，对所述位线施加第一电压；
第三晶体管，经由第二节点电连接于所述第二晶体管；
总线，电连接于所述第三晶体管；
第四晶体管，栅极连接于所述第二节点；
第一存储电路，具有第一端及第二端，所述第一端电连接于所述第四晶体管；
第五晶体管，连接于所述第一存储电路的所述第一端与所述总线之间；及
第二存储电路，连接于所述总线；且
所述第一存储电路的所述第二端连接于所述第一驱动器的输入端，
基于所述第一存储电路的所述第二端的电压，所述第一驱动器对所述总线的电压进行释放或充入。
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