JP2012150857A - 電源回路 - Google Patents

Abstract

【課題】リップルを低減でき、信頼性の向上に有利な電源回路を提供する。
【解決手段】実施形態によれば、複数のワード線とビット線との交差位置に配置される複数のメモリセルを備えるメモリセルアレイ１１に与える電源電圧を発生させる電源回路１４であって、前記電源回路は、第１昇圧回路３９−１と、入力が前記第１昇圧回路の出力に接続される第１降圧回路３５−１と、前記第１昇圧回路および前記第１降圧回路を制御する電圧制御回路３３とを具備する。電圧制御回路３３は、第１電圧を非選択メモリセル（ＭＣ３）に転送する際には第１降圧回路を介さず第１昇圧回路３９−１により電圧を昇圧させた電圧を発生させ、第１電圧よりも電圧が低い第２電圧を選択メモリセル（ＭＣ２）に転送する際には第１昇圧回路３９−１により電圧を昇圧させた電圧を第１降圧回路３５−１を介して降圧させる、ように切り替えて制御する。
【選択図】図７

Description

電源回路に関するものである。

たとえば、ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置では、データ書き込み動作、データ消去動作、およびデータ読み出し動作等のために、電源電圧より高い電圧を必要とする。そのため、電源電圧より高い電圧を発生させるための電源回路が配置される。

ところで、上記電源回路による昇圧動作において、出力電圧は、常に一定電圧にとどまることはなく、設定電圧近傍で振動する。この現象をリップルと称する。

ＮＡＮＤ型フラッシュメモリのメモリセルの動作において、ワード線のリップルは、ワード線の電圧を変動させて、閾値電圧Ｖthの分布を広がる方向に影響を与える。

特開２００８−２８９２５２号公報

リップルを低減でき、信頼性の向上に有利な電源回路を提供する。

実施形態によれば、一態様に係る電源回路は、複数のワード線とビット線との交差位置に配置される複数のメモリセルを備えるメモリセルアレイに与える電源電圧を発生させる電源回路であって、前記電源回路は、入力される電圧を昇圧させる第１昇圧回路と、入力が前記第１昇圧回路の出力に接続される第１降圧回路と、前記第１昇圧回路および前記第１降圧回路を制御する電圧制御回路とを具備し、前記電圧制御回路は、第１電圧を非選択メモリセルに転送する際には、前記第１降圧回路を介さず、前記第１昇圧回路により昇圧させた電圧を発生させ、前記第１電圧よりも電圧が低い第２電圧を選択メモリセルに転送する際には、前記第１昇圧回路により昇圧させた電圧を、前記第１降圧回路を介して降圧させる、ように切り替えて制御する。

第１の実施形態に係る電源回路が適用される半導体装置の全体構成例について示すブロック図。 図１中のメモリセルアレイにおけるブロック（Block）を示す等価回路図。 第１の実施形態に係る電源回路の構成例を示す等価回路図。 図３中の降圧回路の構成例を示す等価回路図。 図３中の昇圧回路の設定電圧と昇圧能力との関係を示す図。 第１の実施形態に係る電源回路のデータ書き込み動作の際における電圧関係を示す等価回路図。 第１の実施形態に係る電源回路のデータ読み出し動作の際における電圧関係を示す等価回路図。 第２の実施形態に係る電源回路の構成例を示す等価回路図。 第２の実施形態に係る電源回路のデータ読み出し動作の際における電圧関係を示す等価回路図。 第２の実施形態に係る電源回路のデータ読み出し動作の際におけるＮＡＮＤストリングの電圧関係を示す断面図。 第３の実施形態に係る電源回路の構成例を示す等価回路図。

［比較例］
まず、下記実施形態と比較するために、比較例について説明する。

上記リップルを小さくするための例として、例えば、昇圧回路の出力に抵抗および容量を有するフィルタ回路を設ける例がある。この例では、昇圧回路の出力が、フィルタ回路を介して付加に供給される際、このフィルタ回路によりリップルが低減される。

より具体的には、出力電圧および負荷変動に対してフィルタ抵抗を制御する方法が提案されている（例えば、特開２００８−２８９２５２号公報）。しかし、この方法でも、設定電圧によって昇圧回路の能力が変動し、すべての電圧設定でリップルを制御するのが困難である。さらに、微細化が進行すると、配線間の寄生容量がさらに増えるため、非選択線の選択線への影響が強なる。そのため、よりリップルを制御する必要性がある。

また、例えば、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ微細化により、セル間干渉の影響が大きくなっている。その結果、メモリセルに記憶されたデータの閾値電圧の変動が大きくなっている。この閾値電圧の変動を考慮する必要がある例として、データ読み出しの際、例えば、選択メモリセルの制御ゲート線に隣接する非選択メモリセルの制御ゲート線の電圧を他の非選択メモリセルの制御ゲート線の電圧から変更する場合がある。

そこで、上記を踏まえ、以下、実施形態について図面を参照して説明する。この説明においては、電源回路が適用される半導体装置として、ＮＡＮＤ型フラッシュメモリを一例に挙げるが、これに限られることはない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

［第１の実施形態］
次に、図１乃至図７を用い、第１の実施形態に係る電源回路およびその制御動作について説明する。
＜１．構成例＞
１−１．全体構成例
まず、図１を用い、第１の実施形態に係る電源回路が適用される半導体装置の全体構成例について説明する。
図示するように、本例に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ部，電圧系システム，制御信号入力端子１５，および制御回路１７を備える。

メモリセルアレイ部は、メモリセルアレイ１１，センスアンプＳ／Ａ，ソース線ドライバＳＬＤにより構成される。
メモリセルアレイ１１は、ワード線（ＷＬ０〜ＷＬ３１）とビット線（ＢＬ０〜ＢＬ３１）との交差位置にマトリックス状に配置される複数のメモリセルＭＣを備える。メモリセルＭＣのそれぞれは、半導体基板上に順次、浮遊電極ＦＧ，制御電極ＣＧが積層され、制御電極ＣＧはワード線（ＷＬ０〜ＷＬ３１）に接続される。メモリセルＭＣは、浮遊電極ＦＧに注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。なお、メモリセルＭＣは、窒化膜に電子をトラップするＭＯＮＯＳ（Metal - Oxide - Nitride - Oxide - Silicon）構造を有するものであっても良い。
メモリセルＭＣの電流経路が直列接続され、ＮＡＮＤストリング（ＮＡＮＤ String）を構成する。また、ワード線方向の複数のメモリセルＭＣは、ページ（Page）を構成する。詳細については、後述する。

センスアンプＳ／Ａは、ビット線（ＢＬ０〜ＢＬ３１）を介して、選択されるページ中のメモリセルＭＣの状態をセンスし、後述するデータ読み出し動作を行い、またはメモリセルの状態を検査（以下、ベリファイと称する）を行う。

ソース線ドライバＳＬＤは、ソース線ＳＬに所定の電圧を与える。

電圧系システムは、ロウデコーダ１２，ドライバ回路１３，制御線電源１４により構成される。

ロウデコーダ１２は、ブロックデコーダ２１，転送トランジスタ（ＴＢ０〜ＴＢ３１）を備える。ブロックデコーダ２１は、入力されるブロックアドレスをデコードする。転送トランジスタ（ＴＢ０〜ＴＢ３１）は、電流経路の一端がドライバ回路１３に接続され、他端がワード線（ＷＬ０〜ＷＬ３１）に接続され、ゲートに与えられるブロックデコーダ２１の出力に応じて、ドライバ回路１３の出力をワード線に転送する。

ドライバ回路１３は、ページデコーダ２２，ＣＧドライバ（ＣＧＤ０〜ＣＧＤ３１）を備える。ページデコーダ２２は、入力されるページアドレスをデコードする。ＣＧドライバ（ＣＧＤ０〜ＣＧＤ３１）は、ページデコーダ２２の出力に応じ、電源１４から入力される制御信号（ＶＵＳＥＬ，ＶＵＳＥＬＨ，ＶＵＳＥＬＬ等）を、ロウデコーダ１２を介して、ワード線に対応した出力信号（ＣＧ０〜ＣＧ３１）として出力する。

制御線電源（電源回路）１４は、電源制御回路３１，昇圧回路および出力制御回路（３２−０〜３２−３１）により構成される。電源制御回路３１は、昇圧回路および出力制御回路（３２−０〜３２−３１）を制御し、電圧制御信号（ＶＵＳＥＬ，ＶＵＳＥＬＨ，ＶＵＳＥＬＬ等）を、ドライバ回路１３に出力する。昇圧回路および出力制御回路（３２−０〜３２−３１）は、電圧制御回路３１の制御を受け、例えば、データ書き込み動作の際に電源電圧より高い電圧を発生させる。詳細については、後述する。

制御信号入力端子１５には、外部装置（メモリコントローラ等）から、例えば、アドレスラッチイネーブル信号（ＡＬＥ）等の制御信号が入力される。

制御回路１７は、制御信号入力端子１５より入力される制御信号に応じて、このＮＡＮＤ型フラッシュメモリの動作全体を制御する。

なお、ここでは、図示を省略したが、その他必要な構成が配置される。

１−２．メモリセルアレイについて
次に、図２を用い、図１中のメモリセルアレイ１１を構成するブロック（Block）の構成例について説明する。本例の場合、このブロック（Block）中のメモリセルトランジスタは、一括して消去されるため、ブロックはデータ消去単位である。

図示するように、ブロック（Block）は、ＷＬ方向に配置された複数のＮＡＮＤストリング（ＮＡＮＤ String）から構成される。ＮＡＮＤストリングは、電流経路が直列接続される３２個のメモリセルと、ＮＡＮＤストリングの一端に接続される選択ランジスタＳ１と、ＮＡＮＤストリングの他端に接続される選択トランジスタＳ２とから構成される。本例では、ＮＡＮＤストリングは、３２個のメモリセルトランジスタＭＴから構成されるが、８個、１６個、６４個等の２つ以上のメモリセルトランジスタから構成されていても良い。
選択トランジスタＳ１は電流経路の一端がソース線ＳＬに接続され、選択トランジスタＳ２は電流経路の一端がビット線ＢＬに接続される。
ワード線ＷＬ０〜ＷＬ３１は、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルＭＣの制御電極ＣＧに共通に接続される。セレクトゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向に並ぶ複数の選択トランジスタＳ１のゲートに共通に接続される。セレクトゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向に並ぶ複数の選択トランジスタＳ２のゲートに共通に接続される。

１−３．電源回路の構成例
次に、図３を用い、図１中の電源回路（制御線電源）の構成例について説明する。ここでは、電源制御回路３１，昇圧回路および出力制御回路３２−０を一例に挙げる。

図示するように、本例に係る電源制御回路３１は、電圧制御部３３，電圧検知回路３４−１〜３４−４，降圧回路３５−１，およびスイッチング素子ＳＷＣ１により構成される。

電圧制御部３３は、図３中の回路、例えば、電圧検知回路３４などの制御、および、回路中のスイッチング素子、例えば、スイッチング素子ＳＷＣ１などのスイッチング動作を制御する。

電圧検知回路３４−１〜３４−４は、昇圧回路および出力制御回路３２−０の出力電圧を検知し、所望の設定電圧に維持する。なお、電圧検知回路３４−１〜３４−４の個数は４個に限られない。

降圧回路（第１降圧回路）３５−１は、出力制御回路３２−０とスイッチング素子ＳＷＣ１の間に配置される。降圧回路（第１降圧回路）３５−１は、後述するように、例えば、データ読み出し動作の際等に、入力される昇圧回路３９−１の出力電圧を降圧させる。降圧回路（第１降圧回路）３５−１は降圧した出力電圧を、スイッチング素子ＳＷＣ１の電流経路の一端に与える。

スイッチング素子ＳＷＣ１は、電流経路の他端がＣＧドライバ（ＣＧＤ０〜ＣＧＤ３１）を介して、転送トランジスタＴＢのドレインに接続される。スイッチング素子ＳＷＣ１は、ゲート電極に与えられる電圧制御部３３の制御信号に従い、入力される降圧回路３５−１の出力電圧（ＶＵＳＥＬＬなど）を、ＣＧドライバへ出力する。

本例に係る昇圧回路および出力制御回路３２−０は、スイッチング素子ＳＷ１〜ＳＷ４，昇圧出力制御回路３８，昇圧回路３９−１により構成される。なお、スイッチング素子ＳＷ１〜ＳＷ４の個数は４個に限られない。

スイッチング素子ＳＷ１〜ＳＷ４のそれぞれは、電流経路の一端が昇圧回路３９−１の出力に共通に接続され、他端が電圧検知回路３４−１〜３４−４にそれぞれ接続される。スイッチング素子ＳＷ１〜ＳＷ４は、電圧制御部３３によりスイッチング素子ＳＷ１〜ＳＷ４のゲート電極に与えられる制御信号に従い、出力電圧を電源制御回路３１の電圧検知回路３４−１〜３４−４のいずれかへ出力する。

昇圧出力回路３８は、昇圧回路３９−１の出力電圧を制御する。昇圧出力回路３８は、例えば、図５に示す設定電圧を決定することにより昇圧回路３９−１の出力電圧を制御する。

昇圧回路（第１昇圧回路）３９−１は、昇圧出力回路３８の制御に従い、例えば、入力される電源電圧を昇圧させて、入力された電源電圧より高い電圧等の高電圧を発生させる。昇圧回路３９−１は、ここでは図示は省略するが、例えば、ＭＯＳトランジスタと容量とが直列に接続され、容量の一端に昇圧出力制御回路３８より入力される互いに相補の制御信号（ＣＬＫ信号，ＣＬＫＢ信号）により制御され、電源電圧を昇圧する構成である。

１−４．降圧回路の構成例
次に、図４を用い、図３中の降圧回路３５−１の構成例について説明する。
図示するように、本例に係る降圧回路３５−１は、比較部４１，可変抵抗部４２，および検知部４３により構成される。
比較部４１は、電圧制御部３３より選択信号（Active）が与えられると動作する。比較部４１は、参照電圧ＶＲＥＦと検知回路４３の分圧電圧とを比較し、その差分に応じた電圧を可変抵抗部４２の制御端子（ゲート電極）に出力する。
比較部４１は、トランジスタＰ１，Ｐ２，Ｎ１〜Ｎ３により構成される。ｎ型トランジスタＮ１，Ｎ２，ｐ型トランジスタＰ１，Ｐ２はカレントミラー回路を構成する。ｐ型トランジスタＰ１，Ｐ２の電流経路の一端にはそれぞれ入力電圧が与えられる。ｐ型トランジスタＰ１，Ｐ２のゲート電極およびｐ型トランジスタＰ１の電流経路の他端はｎ型トランジスタの電流経路の一端に接続される。ｐ型トランジスタＰ２の電流経路の他端は可変抵抗部４２の制御端子およびｎ型トランジスタＮ２に接続される。ｎ型トランジスタＮ１のゲート電極には検知回路４３の分圧電圧が与えられ、電流経路の他端はｎ型トランジスタＮ３の電流経路の一端に接続される。ｎ型トランジスタＮ２のゲート電極には参照電圧ＶＲＥＦが与えられ、電流経路の一端は可変抵抗部４２の制御端子に接続され、電流経路の他端はｎ型トランジスタＮ３の電流経路の一端に接続される。ｎ型トランジスタＮ３のゲート電極には選択信号（Active）が与えられ、電流経路の他端は接地電源電圧Ｖｓｓに接続される。ここで、ｎ型トランジスタＮ３のゲート電極には電源制御部３３より選択信号（Active）が与えられることにより、降圧回路３５−１が動作する。
可変抵抗部４２は、比較部４１によりｐ型トランジスタＨＰＯの制御端子に与えられる電圧に応じて、入力電圧を降圧させた電圧を出力電圧とする。
可変抵抗部４２は、本例の場合、ｐ型ＭＯＳトランジスタＨＰ０により構成される。ｐ型トランジスタＨＰ０は、ゲート電極に与えられる制御電圧に応じて、比較部４１から入力される電圧を電流経路を介して出力電圧に与える。本例のように、ｐ型トランジスタＨＰ０を適用することにより、ｎ型トランジスタを適用するのに比べて電圧降下が小さい、すなわち素子のばらつきによる影響が少ない点で有利である。なお、降圧回路３５−１中を構成するトランジスタのサイズは任意である。ただし、ｐ型トランジスタＰ１とＰ２及びｎ型トランジスタＮ１とＮ２のサイズの比率は同じにすることが好ましい。

検知部４３には、出力電圧が入力される。検知部４３は、出力電圧と接地電源電圧ＶＳＳとの間の電圧を分圧して比較部４１に出力する。
検知部４３は、可変抵抗素子Ｒ０および抵抗素子Ｒ１により構成される。可変抵抗素子Ｒ０の一端は出力端子に接続され、他端は抵抗素子Ｒ１および一端降圧回路３５−１に接続される。抵抗素子Ｒ１の他端は接地電源電圧ＶＳＳに接続される。

上記構成により、後述するように、データ読み出し動作等のようにワード線ＷＬに転送する電圧に高い電圧が必要ない場合には、昇圧回路および出力制御回路（３２−０〜３２−３１）からの出力電圧（図４の入力電圧に相当）は、この降圧回路３５−１を介して降圧される。この降圧された出力電圧がＣＧドライバを介してワード線ＷＬに与えられる。より具体的には、データ読み出し動作等の際には、ｎ型トランジスタＮ１のゲート電極の電圧が参照電圧ＶＲＥＦになるように動作する。ここで、ｎ型トランジスタＮ１とｐ型トランジスタＰ１の電流経路に流れる電流量に応じてｐ型トランジスタＨＰ０のゲート電極に与えられる電圧が変化する。そして、入力電圧は、ｐ型トランジスタＨＰ０のゲート電極に与えられる電圧に応じて設定された出力電圧に降圧される。その結果、入力電圧はリップルが低減された出力電圧として出力される。なお、設定された出力電圧は、参照電圧ＶＲＥＦと検知部の可変抵抗素子Ｒ０と抵抗素子Ｒ１の大きさによって決定される。

１−５．昇圧回路の設定電圧と昇圧能力との関係について
次に、図５を用い、昇圧回路３９−１の設定電圧と昇圧能力（Ｉout）との関係について説明する。ここで、昇圧能力とは出力される電流とほぼ等価であり、昇圧能力が大きいとリップルが大きくなる。
図示するように、昇圧回路３９−１の設定電圧と昇圧能力との関係は、反比例する関係にある。即ち、昇圧回路３９−１の昇圧能力は、例えば、出力電圧制御回路３８により設定された設定電圧が大きくなるほど小さくなる関係にある。そのため、昇圧回路３９−１の設定電圧と昇圧能力とはトレードオフの関係にあると言える。図５を見れば、設定電圧が低いと、リップルが大きくなることがわかる。すなわち、設定電圧の低い場合にリップルが問題となることがわかる。

＜２．制御動作（切替制御）の例＞
２−１．データ書き込み動作の場合
まず、図６を用い、第１の実施形態に係る電源回路のデータ書き込み動作の場合における制御動作について説明する。
このデータ書き込み動作の場合は、比較的リップルがあまり問題とならない場合、すなわち、設定電圧が高い場合である。この場合では、入力電圧は、降圧回路３５−１を介さず、昇圧回路３９により昇圧された電圧を直接に、ドライバ回路１３に転送するように制御する。

より具体的には、データ書き込み動作の際の電圧関係は、図６に示すような関係となる。
ここで、本例のＮＡＮＤ型フラッシュメモリでは、データ書き込みは、ソース線側（SL direction）のメモリセルから行われる。そのため、下記に示す制御により、選択メモリセルＭＣ２，選択メモリセルＭＣ２の制御電極ＣＧ（ワード線ＷＬ）には、書き込み電圧ＶＰＧおよびが与えられる。

選択メモリセルＭＣ２に隣接する非選択メモリセルＭＣ３の制御電極ＣＧ（ワード線ＷＬ）に電圧を与える際には、電圧制御部３３からの選択信号により、スイッチング素子ＳＷ１，ＳＷ２，ＳＷ４，ＳＷＣ１がオフ（ＯＦＦ）され、スイッチング素子ＳＷ３がオン（ＯＮ）とされる。そのため、昇圧回路３９−２により昇圧された電圧は、降圧回路３５−１を介さず、昇圧回路３９−２により昇圧された電圧（ＶＵＳＥＬＬ）がＣＧドライバＣＧＤ３に出力される。

昇圧回路３９−３により昇圧された電圧（ＶＵＳＥＬＬ）は、ＣＧドライバＣＧＤ３、ロウデコーダ１２を介して、選択メモリセルＭＣ２に隣接する非選択メモリセルＭＣ３の制御電極ＣＧ（ワード線ＷＬ）に、書き込みパス電圧ＶＰＡＳＳ１として与えられる。

選択メモリセルＭＣ２に隣接する非選択メモリセルＭＣ１の制御電極ＣＧ（ワード線ＷＬ）に電圧を与える際も、非選択メモリセルＭＣ３の制御電極ＣＧ（ワード線ＷＬ）に電圧を与えるのと同様の動作を行う。

２−２．データ読み出し動作の場合
続いて、図７を用い、第１の実施形態に係る電源回路のデータ読み出し動作の場合における制御動作について説明する。このデータ読み出し動作の場合は、リップルが問題となる場合、すなわち、あまり高い電圧が必要でない場合である。この場合は、昇圧回路３９により昇圧された電圧は、降圧回路３５−１を介して降圧される。その結果、入力電圧はリップルが低減されてドライバ回路１３に転送される。

より具体的には、データ読み出し動作の際の電圧関係は、図７に示すような関係となる。
ここで、下記に示す同様の制御により、選択メモリセルＭＣ２の選択ワード線には読み出し電圧Ｖｓｅｌが与えられる。

選択メモリセルＭＣ２のワード線に電圧を与える際には、電圧制御部３３からの選択信号により、スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３がオフ（ＯＦＦ）され、スイッチング素子ＳＷ４，ＳＷＣ１がオン（ＯＮ）とされる。そのため、昇圧回路３９−２により昇圧された電圧は、降圧回路３５−１を介して、電圧およびリップルが低減された電圧（ＶＵＳＥＬＬ）としてＣＧドライバＣＧＤ２に出力される。
より具体的には、データ読み出し動作の際の降圧回路３５−１では、ｎ型トランジスタＮ１のゲート電極の電圧が参照電圧ＶＲＥＦになるように動作する。ここで、ｎ型トランジスタＮ１とｐ型トランジスタＰ１の電流経路に流れる電流量に応じてｐ型トランジスタＨＰ０のゲート電極に与えられる電圧が変化する。そして、入力電圧は、ｐ型トランジスタＨＰ０のゲート電極に与えられる電圧に応じて設定された出力電圧に降圧される。その結果、入力電圧はリップルが低減された出力電圧（ＶＵＳＥＬＬ）として出力される。なお、設定された出力電圧（ＶＵＳＥＬＬ）は、参照電圧ＶＲＥＦと検知部の可変抵抗素子Ｒ０と抵抗素子Ｒ１の大きさとによって決定される。

降圧回路３５−１により降圧された電圧（ＶＵＳＥＬＬ）は、ＣＧドライバＣＧＤ２、ロウデコーダ１２を介して、選択メモリセルＭＣ２の制御電極ＣＧ（ワード線ＷＬ）に、読み出し電圧Ｖｓｅｌとして与えられる。

同様に、選択メモリセルＭＣ２に隣接する非選択メモリセルＭＣ３及びＭＣ１の制御電極ＣＧ（ワード線ＷＬ）ワード線に電圧を与える際にも、電圧制御部３３からの選択信号により、スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３がオフ（ＯＦＦ）され、スイッチング素子ＳＷ４，ＳＷＣ１がオン（ＯＮ）とされる。そのため、昇圧回路３９−１、３９−３により昇圧された電圧は、降圧回路３５−１を介して、電圧およびリップルが低減された電圧（ＶＵＳＥＬＬ）としてＣＧドライバＣＧＤ１，ＣＧＤ３に出力される。
なお、ここでは、データ読み出し動作を一例に挙げたが、これに限られない。例えば、メモリセルの状態を検査するための読み出し動作（ベリファイ動作）に関しても、同様の電圧関係となるため、同様に適用でき、同様の効果を得ることができる。

＜３．作用効果＞
上記のように、第１の実施形態に係る電源回路によれば、少なくとも上記（１）の効果が得られる。

（１）リップルを低減でき、信頼性の向上に有利である。
上記のように、第１の実施形態に係る電源回路１４は、複数のワード線とビット線との交差位置に配置される複数のメモリセルＭＣを備えるメモリセルアレイ１１に与える電源電圧を発生させる電源回路である。この電源回路１４は、少なくとも、昇圧回路（例えば、第１昇圧回路）３９−１と、降圧回路（第１降圧回路）３５−１と、第１昇圧回路３９−１および第１降圧回路３５−１を制御する電圧制御部３３とを具備する。電圧制御回路３３は、
（Ｉ）第１電圧（例えば、ＶＰＡＳＳ１等）を非選択のメモリセルＭＣ１、ＭＣ３に転送する際には、第１降圧回路３５−１を介さず、第１昇圧回路３９−１により電圧を昇圧させた電圧を発生させ（図６）、
（ＩＩ）第１電圧よりも電圧が低い第２電圧（例えば、Ｖｓｅｌ等）を選択メモリセルＭＣ２に転送する際には、第１昇圧回路３９−１により電圧を昇圧させた電圧を、第１降圧回路３５−１を介して降圧させる（図７）、ように切り替えて制御する。

上記制御により、リップルによる選択ワード線に与える影響を小さくすることができる。

このように、第１の実施形態に係る電源回路１４によれば、出力電圧として、昇圧回路３９−１にて昇圧させた電圧を、メモリセルＭＣ２に、直接出力するか、または昇圧回路３９−１で作成した電圧を降圧させリップル等の電圧変動の少ない電圧で出力するか否かを切り替えることができる。

そのため、（Ｉ）データ書き込み動作時等のように、リップル等の電圧変動が問題にならず高い電圧（第１電圧（例えば、ＶＰＡＳＳ１等））が必要な場合には、昇圧回路３９−１から入力電圧を直接ドライバ回路１３に出力できる。一方、（ＩＩ）データ読み出し動作時等のように、リップル等の電圧変動が動作に影響を与える電圧であり、比較的低い電圧（第２電圧（例えば、Ｖｓｅｌ等））が必要な場合には、昇圧回路３９−１により昇圧した入力電圧を、降圧回路３５−１を介して降圧させリップルを低減させて、ドライバ回路１３に転送をすることができる。

このように、本例に係る構成および制御によれば、電圧変動を低減できるため、リップルを低減でき、信頼性を向上できる点で有利である。

加えて、非選択線のうち、選択線の両隣の非選択線のリップルを低減することにより、選択メモリセルの制御電極ＣＧ（ワード線ＷＬ）の電圧の変動を防止できる。その結果、閾値電圧Ｖthの分布を広がりを防止できる点でも有利である。

また、データ読み出し時に、非選択ワード線に加わる電圧（ＶＲＥＡＤ＿Ｄ１Ｓ１）は、データ書き込み時に非選択ワード線に加わる電圧（Ｖｐａｓｓ）よりも小さい傾向にある。そのため、データ読み出し時に、非選択ワード線に加わる電圧を、降圧回路３５−１を介して降圧させても、電源回路にかかる時間的な負荷はさほど大きくない。

また、必要な電圧要求に応じて、電源回路１４の出力を変えることもできる。

［第２の実施形態（２つの降圧回路に関する一例）］
次に、図８乃至図１０を用い、第２の実施形態に係る電源回路について説明する。この実施形態は、２つの降圧回路の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
電源回路の構成例
まず、図８を用い、本例に係る電源回路１４の構成例について説明する。
図示するように、本例に係る電源回路１４は、降圧回路（第２降圧回路）３５−２、スイッチング素子ＳＷＣ２を更に備え、２つの降圧回路（第１，第２降圧回路）３５−１，３５−２に関する点で、上記第１の実施形態と相違する。なお、２つの降圧回路（第１，第２降圧回路）３５−１，３５−２の降圧レートは互いに異なる。

降圧回路（第２降圧回路）３５−２の入力は、検知回路３４−４の出力に接続され、出力はスイッチング素子ＳＷＣ２の電流経路の一端に接続される。降圧回路３５−２の構成は、上記降圧回路３５−１と同様である。ただし、降圧回路３５−１，３５−２では検知部４３の可変抵抗素子Ｒ０の抵抗値が異なっている。この可変抵抗素子Ｒ０の抵抗値は電圧制御部３３によって変更することができる。
スイッチング素子ＳＷＣ２の電流経路の他端は電圧ＶＵＳＥＬとしてＣＧドライバＣＧＤ０に接続され、ゲート電極は図８では示さない電圧制御部（図３の参照番号３３）により制御される。

上記のように、本例に係る構成では、２つの降圧回路３５−１，３５−２に対して、昇圧回路３９−１、スイッチング素子ＳＷ４、および電圧検知回路３４−４を共通化させている。そして、電源制御回路３１−２は、２つの降圧回路３５−１，３５−２により、異なる出力電圧をドライバ回路１３に出力することが可能である。このように、スイッチング素子ＳＷ４、および電圧検知回路３４−４を共通化させることにより、構成回路を削減でき、回路の簡単化および占有面積の低減化に対して有利である。

なお、これらの回路構成の制御は、同様に、図示を省略する上記電圧制御部（３３）が行う。

＜制御動作（切替制御）の例＞
データ読み出し（ＤＬＡ Ｒｅａｄ）動作の場合
次に、図９を用い、第２の実施形態に係る電源回路のデータ読み出し動作の場合における制御動作について説明する。このデータ読み出し動作の場合は、リップルが問題となり、あまり高い電圧が必要でない場合である点は、上記と同様である。

本例の場合、昇圧回路（例えば、昇圧回路３９−１）により昇圧された電圧は、複数の降圧回路３５−１，３５−２を介して降圧させリップルを低減させた出力電圧を、ドライバ回路１３を介して選択メモリセルＭＣ２の両隣の隣接する非選択メモリセル（ＭＣ１，ＭＣ３）に転送できる点で、上記第１の実施形態と相違する。本例では、ＮＡＮＤ型フラッシュメモリのＤＬＡ読み出し（ＤＬＡ Ｒｅａｄ）を一例に挙げる。

ここで、データ読み出しの際では、選択メモリセルＭＣ２の制御電極ＣＧ（ワード線ＷＬ）に読み出し電圧Ｖｓｅｌ与えられている。加えて、本例に係るデータ読み出しの際では、選択メモリセルＭＣ２に隣接する非選択メモリセル（ＭＣ１，ＭＣ３）の制御電極ＣＧ（ワード線ＷＬ）のいずれに対しても異なる読み出しパス電圧（Ｖread１、Ｖread２）を与える。

より具体的には、データ読み出し動作の際の電圧関係は、図９に示すような関係となる。
図示するように、選択メモリセルＭＣ２に隣接する非選択メモリセルＭＣ１，ＭＣ３のワード線に電圧を与える際には、電圧制御部３３からの選択信号により、スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３がオフ（ＯＦＦ）され、スイッチング素子ＳＷ４，ＳＷＣ１，ＳＷＣ２がオン（ＯＮ）とされる。そのため、昇圧回路３９−１、３９−３により昇圧された電圧は、降圧回路３５−１、３５−２を介して、電圧およびリップルが低減された電圧（ＶＵＳＥＬ，ＶＵＳＥＬＬ）としてＣＧドライバＣＧＤ１，ＣＧＤ３に出力される。
より具体的には、降圧回路３５−１，３５−２では、ｎ型トランジスタＮ１のゲート電極の電圧が参照電圧ＶＲＥＦになるように動作する。ここで、ｎ型トランジスタＮ１とｐ型トランジスタＰ１の電流経路に流れる電流量に応じてｐ型トランジスタＨＰ０のゲート電極に与えられる電圧が変化する。そして、入力電圧は、ｐ型トランジスタＨＰ０のゲート電極に与えられる電圧に応じて設定された出力電圧に降圧される。その結果、入力電圧はリップルが低減された出力電圧（ＶＵＳＥＬ，ＶＵＳＥＬＬ）として出力される。なお、設定された出力電圧（ＶＵＳＥＬ，ＶＵＳＥＬＬ）は、参照電圧ＶＲＥＦと検知部の可変抵抗素子Ｒ０と抵抗素子Ｒ１の大きさとによって決定される。

降圧回路３５−１，３５−２により降圧された電圧（ＶＵＳＥＬ，ＶＵＳＥＬＬ）は、ＣＧドライバＣＧＤ１，ＣＧＤ３、ロウデコーダ１２を介して、選択メモリセルＭＣ２に隣接する非選択メモリセルＭＣ１，ＭＣ３のワード線に、それぞれ読み出しパス電圧ＶＲＥＡＤ＿Ｄ１（Ｖread１）、ＶＲＥＡＤ＿Ｓ１（Ｖread２）として与えられる。
この際のＮＡＮＤストリング全体の電圧関係は、図１０のように示される。

図示するように、選択メモリセルＭＣ２よりも後に書き込まれる非選択メモリセルＭＣ３（ビット線側（BL direction）のメモリセル）に与えられる読み出しパス電圧ＶＲＥＡＤ＿Ｓ１（Ｖread２）は、それ以外の非選択メモリセルＭＣ１に与えられる読み出しパス電圧ＶＲＥＡＤ＿Ｄ１（Ｖread１）よりも高くなるように制御される場合がある（Ｖread２＞Ｖread１）。

これは、ビット線側に隣接する非選択メモリセルＭＣ３（ビット線側（BL direction）のメモリセル）は、選択メモリセルＭＣ２よりも後に書き込まれるため、隣接するメモリセル間の容量結合により、閾値電圧が上昇してしまう。そこで、非選択メモリセルＭＣ３の読み出しパス電圧Ｖread２は、この見かけ上の閾値電圧の上昇分をキャンセルする程度に、それ以外の非選択メモリセル（ＭＣ０，ＭＣ１，ＭＣ４〜ＭＣ７）に与えられる読み出しパス電圧Ｖread１よりも高くなるように（Ｖread２＞Ｖread１）制御する場合がある。

このように、本例では、メモリセル間の容量結合による閾値の上昇が発生した場合でも、昇圧回路３９−１により昇圧された電圧は、降圧回路３５−１、３５−２を介して、電圧および電圧変動に係るリップルが低減できる。その結果、ドライバ回路１３へ出力する出力電圧の精度をより向上させて、非選択メモリセルＭＣ１，ＭＣ３に、読み出しパス電圧Ｖread１，Ｖread２（Ｖread２＞Ｖread１）として与えることができる。特に、読み出しパス電圧Ｖread２は、正確に制御されることが好ましい。メモリセル間の容量結合による閾値の上昇をキャンセルさせるからである。すなわちリップルが低減された出力電圧を用いることにより、メモリセル間の容量結合による閾値の上昇を正確にキャンセルすることができる。
なお、データ書き込み動作等の際は、上記と実質的に同様である。

＜作用効果＞
上記のように、第１の実施形態に係る電源回路によれば、少なくとも上記（１）と同様の効果が得られる。さらに、本例によれば、少なくとも下記（２）および（３）に示す効果が得られる。

（２）メモリセル間の容量結合による閾値の変動が発生した場合でも、電圧変動を低減でき、非選択メモリセルに与える電圧の精度をより向上させることができる。
上記のように、第２の実施形態に係る電源回路１４は、降圧回路（第２降圧回路）３５−２、およびスイッチング素子ＳＷＣ２を更に備える点で、上記第１の実施形態と相違する。

そのため、データ読み出し動作の際、昇圧回路（例えば、昇圧回路３９−１）により昇圧された電圧は、複数の降圧回路３５−１，３５−２を介して降圧させリップルを低減させた電圧を、選択メモリセルＭＣ２の両隣の隣接する非選択メモリセル（ＭＣ１，ＭＣ３）に転送できる点で、上記第１の実施形態と相違する。

降圧回路３５−１，３５−２により降圧された電圧（ＶＵＳＥＬ，ＶＵＳＥＬＬ）は、ＣＧドライバＣＧＤ０、ロウデコーダ１２を介して、選択メモリセルＭＣ２に隣接する非選択メモリセルＭＣ１，ＭＣ３の制御電極ＣＧ（ワード線ＷＬ）に、それぞれ読み出しパス電圧ＶＲＥＡＤ＿Ｄ１（Ｖread１）、ＶＲＥＡＤ＿Ｓ１（Ｖread２）として与えられる。

この際のＮＡＮＤストリング全体の電圧関係は、図１０のように示される。
図示するように、後から読み出される非選択メモリセルＭＣ３（ビット線側（BL direction）のメモリセル）に与えられる読み出しパス電圧ＶＲＥＡＤ＿Ｓ１（Ｖread２）は、それ以外の非選択メモリセルＭＣ１に与えられる読み出しパス電圧ＶＲＥＡＤ＿Ｄ１（Ｖread１）よりも高くなるように制御される（Ｖread２＞Ｖread１）点で、上記第１の実施形態と相違する。

これは、後から読み出される非選択メモリセルＭＣ３（ビット線側（BL direction）のメモリセル）は、隣接するメモリセル間の容量結合による閾値の変動により、見かけ上の閾値電圧が上昇してしまう。そこで、非選択メモリセルＭＣ３の読み出しパス電圧Ｖread２は、この見かけ上の閾値電圧の上昇分をキャンセルする程度に、それ以外の非選択メモリセル（ＭＣ０，ＭＣ１，ＭＣ４〜ＭＣ７）に与えられる読み出しパス電圧Ｖread１よりも高くなるように（Ｖread２＞Ｖread１）制御する。

このように、本例では、メモリセル間の容量結合による閾値の変動が発生した場合でも、昇圧回路３９−１により昇圧された電圧は、降圧回路３５−１、３５−２を介して、電圧および電圧変動に係るリップルが低減して、その精度をより向上させて、非選択メモリセルＭＣ１，ＭＣ３に、読み出しパス電圧Ｖread１，Ｖread２（Ｖread２＞Ｖread１）として与えることができる点で有利である。

そのため、信頼性の向上により有効であるとも言える。

（３）微細化に対して有利である。
ここで、上記のメモリセル間の容量結合による閾値の変動の影響が大きくなるのは、本例のようなＮＡＮＤ型フラッシュメモリの場合、例えば、デザインルール６０ｎｍ以下等のより微細化が進行した世代である。これは、上記のように微細化された世代では、隣接する閾値電圧分布の電圧差がより小さくなるため、後から読み出される非選択メモリセル（ＭＣ３）の見かけ上の上記閾値電圧の上昇分の電圧の影響が大きくなるからである。

本例では、かかる世代が進行した半導体記憶装置であって、メモリセル間の容量結合による閾値の変動の影響が大きくなった場合でも、これをキャンセルできる程度に精度を向上させて、データ読み出し動作を行うことができる。

そのため、微細化に対して有利であると言える。
［第３の実施形態（複数の昇圧回路に間する例）］
次に、図１１を用い、第３の実施形態に係る電源回路について説明する。この実施形態は、複数の昇圧回路に関する一例である。この説明において、上記第２の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
電源回路の構成例
第３の実施形態に係る電源回路の構成例は、図１１のように示される。
図示するように、本例に係る電源回路１４は、昇圧回路（第２昇圧回路）３９−２、スイッチング素子ＳＷ５〜ＳＷ８を更に備え、２つの昇圧回路（第１，第２昇圧回路）３９−１，３９−２に関する点で、上記第２の実施形態と相違する。

昇圧回路（第２昇圧回路）３９−１Ａは入力される電圧を所定の値（例えば、内部電源電圧よりも高い電圧）まで昇圧させる。昇圧回路３９−１Ａの出力は、スイッチング素子ＳＷ５〜ＳＷ８の電流経路の一端に接続される。

スイッチング素子ＳＷ５〜ＳＷ８の電流経路の他端はスイッチング素子ＳＷ１〜ＳＷ４の電流経路の他端（出力端子）と共通に電圧制御回路３１−２の入力端子に接続される。なお、スイッチング素子ＳＷ５〜ＳＷ８のゲート電極は図示しない電圧制御部（図３の参照番号３３）により制御される。

上記のように、本例に係る構成では、２つの昇圧回路３９−１，３９−１Ａに対して、電圧検知回路３４−１〜３４−４，降圧回路３５−１，３５−２，およびスイッチング素子ＳＷＣ１，ＳＷＣ２を共通化させている。そして、共通化させた上記回路から、２つの昇圧回路３９−１，３９−１Ａによる出力を制御することが可能である。このように、上記回路を共通化させることにより、構成回路を削減でき、回路の簡単化および占有面積の低減化に対して有利である。

なお、これらの回路構成の制御は、同様に、図示を省略する電圧制御部（図３の参照番号３３）が行う。

＜制御動作（切替制御）の例＞
第３の実施形態に係る電源回路のデータ読み出し動作等の制御動作は、上記第２の実施形態と実質的に同様である。

加えて、第３の実施形態に係る電源回路によれば、選択する昇圧回路３９−１，３９−１Ａの個数を変更させて、必要に応じて、昇圧能力を調整できる点で、上記第２の実施形態と相違する。

例えば、データ書き込み動作やデータ読み出し動作等における初期の際において、所定の電圧（非書き込み電圧ＶＰＡＳＳ，非読み出し電圧ＶＲＥＡＤ）に達する前までは、電圧制御部３３は、スイッチング素子ＳＷ１〜ＳＷ８をオン（ＯＮ）とさせ、２つの昇圧回路３９−１，３９−１Ａにより昇圧動作を行う。このように行うことにより、急速に昇圧させることができる。

一方、データ書き込み動作やデータ読み出し動作等における所定の電圧（非書き込み電圧ＶＰＡＳＳ，非読み出し電圧ＶＲＥＡＤ）に達した後では、昇圧出力制御回路３８が昇圧回路３９−１Ａの動作を停止すると共に、電圧制御部３３はスイッチング素子ＳＷ１〜ＳＷ４をオフ（ＯＦＦ）とさせ、１つの昇圧回路３９−１により昇圧動作を行う。このように行うことにより、昇圧回路の動作による消費電流を削減することができる。

なお、本例では、昇圧回路は２つの例を示したが、この限りでない。必要に応じて、複数個の昇圧回路を配置すること可能である。

＜作用効果＞
上記のように、第３の実施形態に係る電源回路によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。さらに、本例によれば、少なくとも下記（４）および（５）に示す効果が得られる。

（４）構成回路を削減でき、回路の簡単化および占有面積の低減化に対して有利である。
第３の実施形態に係る電源回路１４は、昇圧回路（第２昇圧回路）３９−２、スイッチング素子ＳＷ５〜ＳＷ８を更に備え、２つの昇圧回路（第１，第２昇圧回路）３９−１，３９−２に関する点で、上記第２の実施形態と相違する。

上記のように、本例に係る構成では、２つの昇圧回路３９−１，３９−１Ａに対して、電圧検知回路３４−１〜３４−４，降圧回路３５−１，３５−２，およびスイッチング素子ＳＷＣ１，ＳＷＣ２を共通化させている。そして、共通化させた上記回路から、２つの昇圧回路３９−１，３９−１Ａによる出力を制御することが可能である。このように、上記回路を共通化させることにより、構成回路を削減でき、回路の簡単化および占有面積の低減化に対して有利である。

（５）選択する昇圧回路３９−１，３９−１Ａの動作する個数を変更させて、必要に応じて、昇圧能力を調整できる。
例えば、データ書き込み動作やデータ読み出し動作等における初期の際において所定の電圧（非書き込み電圧ＶＰＡＳＳ，非読み出し電圧ＶＲＥＡＤ）に達する前までは、電圧制御部３３は、スイッチング素子ＳＷ１〜ＳＷ８をオン（ＯＮ）とさせ、２つの昇圧回路３９−１，３９−１Ａにより昇圧動作を行う。このように行うことにより、急速に昇圧させることができる。

一方、データ書き込み動作やデータ読み出し動作等における所定の電圧（書き込み電圧ＶＰＧＭ，読み出し電圧Ｖｓｅｔ）に達した後では、昇圧出力制御回路３８が昇圧回路３９−１Ａの動作を停止すると共に、電圧制御部３３は、スイッチング素子ＳＷ５〜ＳＷ８をオフ（ＯＦＦ）とさせ、１つの昇圧回路３９−１により昇圧動作を行う。このように行うことにより、昇圧回路の動作による消費電流を削減することができる。

このように、選択する昇圧回路３９−１，３９−１Ａの動作する個数を変更させて、必要に応じて、昇圧能力を調整できる点で有利である。

なお、上記第１乃至第３の実施形態に示した電圧関係において、データ書き込み動作の際にメモリセルアレイに転送される電圧（第１電圧：ＶＰＧＭ，ＶＰＡＳＳ等）は、データ読み出し動作の際にメモリセルアレイに転送される電圧（第２電圧：Ｖｓｅｌ，ＶＲＥＡＤ＿Ｄ１Ｓ１，Ｖｒｅａｄ１，Ｖｒｅａｄ２等）よりも大きい関係にある場合が多い。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

上記実施形態では、読み出し動作時において、選択メモリセルの両側に隣接する非選択メモリセルの制御電極ＣＧ（ワード線ＷＬ）に転送される電圧は降圧回路３５を介した場合を説明したが、片側に隣接する非選択メモリセルの制御電極ＣＧ（ワード線ＷＬ）のみ降圧回路３５を介して転送しても良い。また、読み出し動作時において、選択メモリセルの両側に隣接する非選択メモリセルの制御電極ＣＧ（ワード線ＷＬ）に転送される電圧は降圧回路３５を介さずに転送しても良い。その結果、昇圧出力制御回路３８は降圧回路３５による降圧分を加味して昇圧回路を動作させる必要が無くなる。すなわち、半導体装置の消費電力を低減することが可能となる。

また、ＶＰＡＳＳは降圧回路３５を介さずに非選択メモリセルの制御電極ＣＧ（ワード線ＷＬ）に転送しているが、降圧回路３５を介して転送しても良い。また、選択メモリセルの両側に隣接しない非選択メモリセルの制御電極ＣＧ（ワード線ＷＬ）に転送される電圧も降圧回路３５を介して転送しても良い。

１１…メモリセルアレイ、ＷＬ０〜ＷＬ３１…ワード線、ＢＬ０〜ＢＬ３１…ビット線、ＭＣ…メモリセル、１２…ロウデコーダ、１３…ドライバ回路、１４…電源回路、３９−１…第１昇圧回路、３９−２…第２昇圧回路、３５−１…第１降圧回路、３５−２…第２降圧回路、３３…電圧制御回路、ＭＣ２…選択メモリセル、ＭＣ１，ＭＣ３…非選択メモリセル。

Claims (8)

1. 複数のワード線とビット線との交差位置に配置される複数のメモリセルを備えるメモリセルアレイに与える電源電圧を発生させる電源回路であって、前記電源回路は、
   入力される電圧を昇圧させる第１昇圧回路と、
   入力が前記第１昇圧回路の出力に接続される第１降圧回路と、
   前記第１昇圧回路および前記第１降圧回路を制御する電圧制御回路とを具備し、前記電圧制御回路は、
   第１電圧を非選択メモリセルに転送する際には、前記第１降圧回路を介さず、前記第１昇圧回路により昇圧させた電圧を発生させ、
   前記第１電圧よりも電圧が低い第２電圧を選択メモリセルに転送する際には、前記第１昇圧回路により昇圧させた電圧を、前記第１降圧回路を介して降圧させる、ように切り替えて制御する。
2. 前記電圧制御回路は、
   前記第１電圧よりも電圧が低い第２電圧を前記選択メモリセルに隣接する非選択メモリセルに転送する際には、前記第１昇圧回路により昇圧させた電圧を、前記第１降圧回路を介して降圧させる
   請求項１に記載の電源回路。
3. 入力が前記第１昇圧回路の出力に接続される第２降圧回路を更に具備する
   請求項１または２に記載の電源回路。
4. 前記電圧制御回路は、前記第２電圧を転送する際において、
   選択メモリセルに前記ワード線方向に隣接して後から選択される第１非選択メモリセルには、前記第１降圧回路を介して第１パス電圧を与え、
   前記第１非選択メモリセル以外の非選択メモリセルには、前記第２降圧回路を介して、前記第１パス電圧よりも小さい第２パス電圧を与える、ように制御する
   請求項３に記載の電源回路。
5. 出力が前記第１昇圧回路の出力に電気的に接続される第２昇圧回路を更に具備する
   請求項１乃至４のいずれか１項に記載の電源回路。
6. 前記電圧制御回路は、
   前記第１，第２電圧を転送する動作において所定の電圧に達するまでは、第１，第２昇圧回路により昇圧動作を行い、
   前記第１，第２電圧を転送する動作において前記所定の電圧に達した後は、前記第１，第２昇圧回路のいずれか一方により昇圧動作を行う、ように制御する
   請求項５に記載の電源回路。
7. 前記第１降圧回路は、
   比較部と、
   入力端と出力端の電流経路に配置され、前記比較部により制御端子に与えられる電圧により抵抗が変化するｐ型トランジスタを有する可変抵抗部と、
   前記出力端に与えられる出力電圧を検知する検知部とを備える
   請求項１乃至６のいずれかに１項に記載の電源回路。
8. 前記第１電圧を前記メモリセルアレイに転送する際は、前記メモリセルのデータ書き込み動作であり、
   前記第２電圧を前記メモリセルアレイに転送する際は、前記メモリセルのデータ読み出し動作またはベリファイ動作である
   請求項１乃至７のいずれか１項に記載の電源回路。

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