JP2014086120A - 半導体記憶装置及びその半導体記憶装置を用いたメモリシステム - Google Patents

Abstract

【課題】半導体記憶装置及びメモリシステムの消費電流を低減する。
【解決手段】複数のメモリセルをそれぞれ有するメモリセルアレイと、前記複数のメモリセルから読み出したデータを保持する複数の第１バッファと、外部に出力するデータを記憶する複数のデータキャッシュと、制御回路と、を具備し、前記制御回路は、複数のメモリセルからデータを読み出して前記複数の第１バッファに保持し、外部から入力されたコマンドに応じて前記複数の第１バッファに保持されたデータのうち一部のデータを前記複数のデータキャッシュに移動させる。
【選択図】図８

Description

本発明は、例えば半導体記憶装置その半導体記憶装置を用いたメモリシステムに係り、
特に、半導体記憶装置のデータ読み出しコマンドに関する。

半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリと、このＮＡＮＤ型フラッシュ
メモリを制御するメモリコントローラを有するメモリシステムが販売されている。ここで
ＮＡＮＤ型フラッシュメモリは「ページ」という単位で記憶されたデータを読み出す。例
えば、１ページは１６ｋｂｉｔ、８ｋｂｉｔなど任意に決めることができる。

しかし、メモリコントローラが読み出したいデータは１ページよりも小さい場合がある
。この場合であってもＮＡＮＤ型フラッシュメモリは１ページのデータをデータキャッシ
ュに保持する。すなわち、ＮＡＮＤ型フラッシュメモリは不要なデータもデータキャッシ
ュに保持している。このため、ＮＡＮＤ型フラッシュメモリに不要な消費電流が流れてし
まう。

国際公開第２００３／０８５６７６号

本発明は、半導体記憶装置及びこの半導体記憶装置を用いたメモリシステムの消費電流
を低減しようとするものである。

本発明の半導体記憶装置の態様の一例は、複数のメモリセルをそれぞれ有するメモリセ
ルアレイと、前記複数のメモリセルから読み出したデータを保持する複数の第１バッファ
と、外部に出力するデータを記憶する複数のデータキャッシュと、制御回路と、を具備し
、前記制御回路は、複数のメモリセルからデータを読み出して前記複数の第１バッファに
保持し、外部から入力されたコマンドに応じて前記複数の第１バッファに保持されたデー
タのうち一部のデータを前記複数のデータキャッシュに移動させることを特徴とする。

また、本発明のメモリシステムの態様の一例は、複数のメモリセルをそれぞれ有するメ
モリセルアレイと、前記複数のメモリセルから読み出したデータを保持する複数の第１バ
ッファと、外部に出力するデータを記憶する複数のデータキャッシュと、制御回路とを有
する半導体メモリと、前記半導体メモリを制御するメモリコントローラと、を具備し、前
記メモリコントローラは、前記半導体メモリに読み出しコマンドを送付し、前記半導体メ
モリは、前記読み出しコマンドを受け取ると、前記制御回路は複数のメモリセルからデー
タを読み出して前記前記複数の第１バッファに保持し、前記複数の第１バッファに保持さ
れた前記データのうち一部のデータを前記複数のデータキャッシュに移動させ、前記一部
のデータを前記複数のデータキャッシュから前記メモリコントローラにデータを送付する
ことを特徴とする。

本実施形態に係る半導体記憶装置の一例を示す構成図。 本実施形態に係るメモリセルアレイの一例を示す回路図。 本実施形態に係るビット線制御回路の回路構成の一例を示す図。 図４（ａ）（ｂ）は本実施形態に係るメモリセル及び選択トランジスタの一例を示す断面図。 本実施形態に係るＮＡＮＤ型フラッシュメモリの断面の一例を示す断面図。 図５に示す各領域に供給される電圧の一例を示す図。 本実施形態に係るメモリセルのしきい値分布の一例を示す図。 第１の実施形態に係るメモリシステムの読み出し動作のフローチャートの一例を示す図。 第１の実施形態に係るＮＡＮＤ型不揮発性メモリのデータ読み出し動作の一例を示す図。 比較例に係るメモリシステムの読み出し動作のフローチャートの一例を示す図。 比較例に係るＮＡＮＤ型不揮発性メモリのデータ読み出し動作の一例を示す図。 第２の実施形態に係るメモリシステムの読み出し動作のフローチャートの一例を示す図。 第２の実施形態に係るＮＡＮＤ型不揮発性メモリのデータ読み出し動作の一例を示す図。 第３の実施形態に係るメモリシステムの読み出し動作のフローチャートの一例を示す図。 第３の実施形態に係るＮＡＮＤ型不揮発性メモリのデータ読み出し動作の一例を示す図。 第４の実施形態に係るメモリシステムの読み出し動作のフローチャートの一例を示す図。 第４の実施形態に係るＮＡＮＤ型不揮発性メモリのデータ読み出し動作の一例を示す図。

以下、本発明の実施の形態について、図面を参照して説明する。

先ず、図１乃至図３を用いて、本実施形態に適用される半導体記憶装置をＮＡＮＤ型フ
ラッシュメモリ１００の構成を例に挙げて説明する。また、本実施形態に適用されるメモ
リシステム１０００をホストまたはメモリコントローラＨＭとＮＡＮＤ型フラッシュメモ
リ１００の組み合わせを例に挙げて説明する。

ＮＡＮＤ型フラッシュメモリ１００は、データを記憶するメモリセルＭＣをマトリクス
状に配置してなるメモリセルアレイ１を備えている。このメモリセルアレイ１は、複数の
ビット線ＢＬ、複数のワード線ＷＬ、共通ソース線ＣＥＬＳＲＣ、及び複数のメモリセル
ＭＣを含む。メモリセルＭＣは、１つのメモリセルにｎビット（ｎは１以上の自然数）の
データを記憶することができる。

メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、
及びワード線ＷＬの電圧を制御するためのワード線制御回路３が接続されている。

ホストまたはメモリコントローラＨＭ（「外部」と称する場合もある）から供給された
ＮＡＮＤ型フラッシュメモリ１００の動作を制御する各種コマンドＣＭＤ、アドレスＡＤ
Ｄ、及びデータＤＴは、バッファ４に入力される。バッファ４に入力された書き込みデー
タは、データ入出力線を介して、ビット線制御回路２によって選択されたビット線ＢＬに
供給される。また、各種コマンドＣＭＤはコマンドレジスタなどを介して制御回路５に入
力される。また、アドレスＡＤＤはアドレスレジスタなどを介して、ビット線制御回路２
、ワード線制御回路３に入力される。制御回路５、ビット線制御回路２、及びワード線制
御回路３は、コマンドＣＭＤ及びアドレスＡＤＤに基づいて昇圧回路６を制御し、メモリ
セルＭＣに対して各種動作を実行する。

昇圧回路６は制御回路５の制御により、書き込み、読み出し、消去に必要な電圧を生成
し、これらの電圧をビット線制御回路２、ワード線制御回路３などに供給する。ビット線
制御回路２、ワード線制御回路３はこれらの電圧によりメモリセルＭＣからデータを読み
出し、メモリセルＭＣへデータを書き込み、メモリセルＭＣのデータの消去を行う。

なお、ビット線制御回路２、ワード線制御回路３、制御回路５、を総称して「制御回路
」と称する場合もある。

図２は、図１に示すメモリセルアレイ１の回路構成の一例を示している。メモリセルア
レイ１には複数のメモリセルが配置されている。１つのＮＡＮＤストリングＮＳは、ビッ
ト線方向（図２のＹ方向）に直列接続された例えば８６個のメモリセルＭＣからなるメモ
リストリングと、選択トランジスタＳＤ、ＳＳとにより構成されている。なお、メモリス
トリングと選択トランジスタＳＤの間、メモリストリングと選択トランジスタＳＳの間に
ダミーメモリセルＤＭＣが配置されていても良い。

ＮＡＮＤストリングＮＳはワード線方向（図２のＸ方向）に複数個配置（図２の例では
、ｍ＋１個）され、ＮＡＮＤストリングＮＳの一端に複数のビット線ＢＬのうち１つが接
続され、他端には共通ソース線ＣＥＬＳＲＣが接続されている。なお、ＮＡＮＤストリン
グＮＳはワード線方向に複数個配置され、ＮＡＮＤストリングＮＳの一端に複数のビット
線ＢＬのうち１つが接続され、他端には共通ソース線ＣＥＬＳＲＣが接続されているとも
言える。選択トランジスタＳＤ、ＳＳの制御線（ゲート電極）はそれぞれ選択ゲートＳＧ
Ｄ、ＳＧＳに接続されている。

ワード線ＷＬはワード線方向に延び、ワード線方向に並ぶメモリセルＭＣを共通接続し
ている。ワード線方向に接続されたメモリセルＭＣで１ページを構成する。すなわち、簡
易的にビット線ＢＬの本数が１ページを構成するビット数になる。ここで、１ページは、
例えば、１６ｋｂｉｔ、８ｋｂｉｔなど任意に決めることができる。また、ワード線方向
に並んだメモリセルストリングＮＳでブロックを構成する。メモリセルＭＣの消去はブロ
ック単位で行われる。

図３は、ビット線制御回路２の回路構成の一例を示している。図３に示すように、ビッ
ト線制御回路２はセンスアンプ回路群ＳＡＵ、ページバッファ群Ｐ−ＢＵＦＵ、及び、デ
ータキャッシュ群Ｄ−ＣＡＳＨＵを有している。センスアンプ回路群ＳＡＵには複数のセ
ンスアンプ回路が配置されている。複数のビット線ＢＬはセンスアンプ回路ＳＡにそれぞ
れ接続されている。なお、複数のビット線で１つのセンスアンプ回路ＳＡを共有していて
も良い。センスアンプ回路はメモリセルに記憶されたデータを検知、保持する機能を有す
る。

ページバッファ群Ｐ−ＢＵＦＵには複数のページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵ
Ｆ（ｍ）が配置されている。制御回路５は、センスアンプ回路で検知、保持されたデータ
をページバッファＰ−ＢＵＦに一時的に保持させることができる。ここで、ページバッフ
ァＰ−ＢＵＦの数は１ページを構成するビット数と同じ数だけ配置されている。なお、Ｅ
ＣＣ（Error Correction Code）を保持するページバッファが配置されている場合など、
ページバッファの数は１ページを構成するビット数以上になることもある。

データキャッシュ群Ｄ−ＣＡＳＨＵには複数のデータキャッシュＤ−ＣＡＳＨ（０）〜
Ｄ−ＣＡＳＨ（ｍ）が配置されている。制御回路５は、ページバッファＰ−ＢＵＦに保持
されたデータをデータキャッシュＤ−ＣＡＳＨに移動、または、コピーすることができる
。制御回路５は、ホストまたはメモリコントローラＨＭからリードイネーブル信号を受け
るとデータキャッシュＤ−ＣＡＳＨに保持されたデータをホストまたはメモリコントロー
ラＨＭに出力する。

メモリセルＭＣからデータを読み出すのにはある程度の時間が必要である。そこで、制
御回路５はメモリセルＭＣからデータを読み出している間に、データキャッシュＤ−ＣＡ
ＳＨからデータを外部に出力する。すなわち、メモリセルＭＣから読み出したデータを一
時的に保持するページバッファＰ−ＢＵＦと外部に出力するデータを保持するデータキャ
ッシュＤ−ＣＡＳＨを分けることにより、高速にデータを読み出すことができる。

それぞれのセンスアンプ回路ＳＡは、複数のページバッファＰ−ＢＵＦ（０）〜Ｐ−Ｂ
ＵＦ（ｍ）に対応して配置されている。同様に、複数のデータキャッシュＤ−ＣＡＳＨ（
０）〜Ｄ−ＣＡＳＨ（ｍ）はページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に対応
して配置されている。ここで、カラムとはビット線ＢＬを意味し、カラムアドレスはビッ
ト線ＢＬの位置を示すアドレスである。また、カラムアドレスは、複数のデータキャッシ
ュＤ−ＣＡＳＨ（０）〜Ｄ−ＣＡＳＨ（ｍ）のアドレスであるとも言える。

図４（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図４（ａ
）はメモリセルを示している。基板５１（後述するセルウェル５５）にはメモリセルのソ
ース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域（セルウェル
）５５の上にはゲート絶縁膜４３を介して電荷蓄積層（ＦＧ）４４が形成され、この電荷
蓄積層４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図４
（ｂ）は選択ゲートを示している。セルウェル５５にはソース、ドレインとしてのｎ型拡
散層４７が形成されている。セルウェル５５の上にはゲート絶縁膜４８を介して制御ゲー
ト４９が形成されている。

この電荷蓄積層（ＦＧ）に電荷を蓄積することにより、メモリセルのしきい値電圧を変
化させることができる。このしきい値電圧に応じてデータを割り付けることにより、デー
タを記憶することができる。通常、大きなデータを記憶するために複数のメモリセルが用
いられる。その結果、メモリセルのしきい値はそれぞれのデータに応じたしきい値分布を
形成する。

図５は、ＮＡＮＤ型フラッシュメモリ１００の断面図の一例を示している。例えばＰ型
半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成さ
れている。Ｎ型ウェル領域５２内にはセルウェル５５が形成され、このセルウェル５５内
にメモリセルアレイ１を構成するメモリセルＴｒが形成されている。さらに、前記Ｎ型ウ
ェル領域５３、Ｐ型ウェル領域５６内に、例えば、制御回路５を構成する低電圧Ｐチャネ
ルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている
。前記基板５１内には、例えば、ワード線とワード線制御回路３を接続する高電圧Ｎチャ
ネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例
えばワード線制御回路３等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成さ
れている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧ト
ランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。

図６は、図５に示す各領域に供給される電圧の例を示している。消去動作、プログラム
動作、読み出し動作において、各領域に図６に示すような電圧が供給される。ここで、Ｖ
ｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電
圧、書き込み電圧Ｖｐｇｍはデータの書き込み時に選択ワード線に供給される電圧、読み
出し電圧Ｖｃｇｒｖはデータの読み出し時に選択ワード線に供給される可変の電圧、読み
出しパス電圧Ｖｒｅａｄはデータの読み出し時に非選択ワード線に供給される電圧、書き
込みパス電圧Ｖｐａｓｓはデータの読み出し時に非選択ワード線に供給される電圧である
。

（メモリセルのしきい値分布）
メモリセルＭＣのしきい値分布とデータの記憶に関して図７を用いて説明する。図７は
ＮＡＮＤ型フラッシュメモリ１００が、例えば、４値のデータを記憶する場合のメモリセ
ルＭＣのしきい値分布の一例を示す図である。

例えば、１つのメモリセルＭＣに２ビットを記憶する場合、図７に示すように複数のメ
モリセルＭＣのしきい値は８つのしきい値分布を有する。ここで、しきい値電圧が低い方
から“Ｅ”分布（消去状態）、“Ａ”分布、“Ｂ”、分布“Ｃ”分布とする。ここで、左
から順に、上位データ、下位データとすると、２ビットのデータを次のようにしきい値分
布に割り当てることができる。例えば、“Ｅ”分布”に“１１”データ、“Ａ”分布”に
“０１０”データ、“Ｂ”分布”に“００”データ、“Ｃ”分布”に“１０”データを割
り当てることができる。

（書き込み動作）
ＮＡＮＤ型フラッシュメモリ１００のデータの書き込み動作を説明する。書き込み動作
は、書き込み電圧を印加するプログラム動作とプログラム動作後にメモリセルのしきい値
電圧を確認するベリファイ動作を有する。なお、ベリファイ動作はプログラム動作後に必
ず行われる必要が無く、複数回のプログラム動作後に１回行うなど、種々の変更が可能で
ある。

書き込み動作は、昇圧回路６及び制御回路５が、選択されたワード線ＷＬ（以降「選択
ワード線ＷＬｓ」と称する場合がある）に書き込み電圧ＶＰＧＭを印加し、選択ワード線
ＷＬｓ以外の選択されないワード線（以降「非選択ワード線ＷＬｎｓ」と称する場合があ
る）にパス電圧ＶＰＡＳＳなどを印加する。なお、パス電圧ＶＰＡＳＳは全ての非選択ワ
ード線ＷＬｎｓにおいて同じ電圧である場合に限られず、非選択ワード線ＷＬｎｓ間で異
なっていても良い。

なお、それぞれのＮＡＮＤストリングＮＳにおいて、メモリセルＭＣは共通ソース線Ｃ
ＥＬＳＲＣ側から書き込まれていく場合が多い。

選択ワード線ＷＬｓに接続されるメモリセルＭＣのしきい値電圧を上昇させたい場合は
、ビット線制御回路２がビット線ＢＬの電圧を、例えば、０Ｖに設定する。その結果、ビ
ット線ＷＬｓとメモリセルＭＣのチャネルとの間の電位差が大きくなり、電荷蓄積層ＦＧ
に電荷が注入される。選択ワード線ＷＬｓに接続されるメモリセルＭＣのしきい値電圧を
上昇させたくない場合は、ビット線制御回路２がビット線ＢＬの電圧を、例えば、２．５
Ｖに設定する。その結果、メモリセルＭＣのチャネルがいわゆるセルフブーストにより上
昇する。ビット線ＷＬｓとメモリセルＭＣのチャネルとの間の電位差は小さくなり、電荷
蓄積層ＦＧに電荷は殆ど注入さない。

ベリファイ動作は、制御回路５が、選択ワード線ＷＬｓを選択し、選択ワード線ＷＬｓ
にベリファイ電圧ＶＣＧＲＶを印加することにより行われる。言い換えると、１つのペー
ジが選択されると言える。選択ワード線ＷＬｓ以外の非選択ワード線ＷＬｎｓには、メモ
リセルＭＣのしきい値電圧によらず、メモリセルＭＣをオンにするパス電圧ＶＲＥＡＤが
印加される。このパス電圧ＶＲＥＡＤは全ての非選択ワード線ＷＬｎｓに同じ電圧が印加
される場合に限られず、非選択ワード線ＷＬｎｓ間で異なっていても良い。

ここで、共通ソース線ＣＥＬＳＲＣに０Ｖを、ビット線ＢＬにプリチャージ電圧を印加
した後、選択トランジスタＳＤ、ＳＳをオンにする。ここで、メモリセルＭＣのしきい値
電圧がベリファイ電圧よりも高ければ、ビット線ＢＬに充電された電圧が放電しない。こ
の結果が、センスアンプでセンス、ラッチされ、メモリセルＭＣのデータは“０”データ
と判断される。一方、メモリセルＭＣのしきい値電圧がベリファイ電圧よりも低ければ、
ビット線ＢＬに充電された電圧が放電する。この結果が、センスアンプでセンス、ラッチ
され、メモリセルＭＣのデータは“１”データと判断される。

制御回路５はベリファイ電圧を、ベリファイ電圧ＶＣＧ＿ＡＶ、ＶＣＧ＿ＢＶ、ＶＣＧ
＿ＣＶと変化させる事により、選択メモリセルＭＣが設定されたしきい値電圧に書き込ま
れたかどうか判断する。

なお、メモリセルのセルウェル５５には０Ｖ（場合によっては正の電圧）を印加するこ
とができる。メモリセルＭＣが設定されたしきい値電圧に書き込まれていない場合には、
書き込み電圧ＶＰＧＭをステップアップさせて、再度書き込み動作が行われる。

（読み出し動作）
ＮＡＮＤ型フラッシュメモリ１００のデータの読み出し動作を説明する。制御回路５が
、複数のワード線ＷＬから１つの選択ワード線ＷＬｓを選択し、選択ワード線ＷＬｓに読
み出し電圧Ｖｃｇｒｖを印加することにより行われる。言い換えると、１つのページが選
択されると言える。選択ワード線ＷＬｓ以外の非選択ワード線ＷＬｎｓには、メモリセル
ＭＣのしきい値電圧によらず、メモリセルＭＣをオンにする読み出しパス電圧Ｖｒｅａｄ
が印加される。この読み出しパス電圧Ｖｒｅａｄは全ての非選択ワード線ＷＬｎｓに同じ
電圧が印加される場合に限られず、非選択ワード線ＷＬｎｓ間で異なっていても良い。こ
こで、共通ソース線に０Ｖを、ビット線ＢＬにプリチャージ電圧を印加した後、選択トラ
ンジスタＳＤ、ＳＳをオンにする。ここで、メモリセルＭＣのしきい値電圧がベリファイ
電圧よりも高ければ、ビット線ＢＬに充電された電圧は放電しない。このビット線ＢＬの
電位が、センスアンプ回路ＳＡで検知され、メモリセルＭＣのデータは“０”データと判
断される。一方、メモリセルＭＣのしきい値電圧がベリファイ電圧よりも低ければ、ビッ
ト線ＢＬに充電された電圧が放電する。このビット線ＢＬの電位が、センスアンプ回路Ｓ
Ａで検知されメモリセルＭＣのデータは“１”データと判断される。なお、メモリセルの
セルウェル５５には０Ｖ（場合によっては正の電圧）を印加することができる。

読み出すページ（ここでは「上位ページ」などを意味している）により読み出し電圧Ｖ
ｃｇｒｖは異なる。図７に示す例では、読み出し電圧Ｖｃｇｒｖはそれぞれのしきい値分
布間に設定される。例えば、“Ｅ”分布と“Ａ”分布の間には読み出し電圧ＶＣＧ＿ＡＲ
が、“Ａ”分布と“Ｂ”分布の間には読み出し電圧ＶＣＧ＿ＢＲが、“Ｂ”分布と“Ｃ”
分布の間には読み出し電圧ＶＣＧ＿ＣＲが設定される。

（消去動作）
消去動作は、例えば、ブロック単位で行われる。制御回路５は図６の「消去」に示した
電圧を印加する。その結果、ワード線ＷＬｓとメモリセルＭＣのチャネルとの間の電位差
が大きくなり、電荷蓄積層ＦＧに蓄積された電荷がｐ型ウェル領域に引き抜かれる。メモ
リセルＭＣのデータを消去したく無い場合は、ワード線を非選とし、非選択ワード線ＷＬ
ｎｓをフローティング状態とする。その結果、非選択ワード線ＷＬｎｓはブースト効果に
より上昇し、非選択ワード線ＷＬｎｓとメモリセルＭＣのチャネルとの間の電位差は小さ
くなる。よって、電荷蓄積層ＦＧに蓄積された電荷は殆どｐ型ウェル領域に引き抜かれな
い。消去動作後、ブロック内の全てのメモリセルＭＣのしきい値電圧は、図７の“Ｅ”分
布になる。

（第１の実施形態）
ここで、ホストまたはメモリコントローラＨＭが読み出したい読み出しデータは１ペー
ジよりも小さい場合がある。この場合であっても、ホストまたはメモリコントローラＨＭ
からＮＡＮＤ型フラッシュメモリ１００に読み出しコマンドが送付された場合、ＮＡＮＤ
型フラッシュメモリ１００は、メモリセルＭＣから１ページ分のデータを読み出し、１ペ
ージのデータをページバッファＰ−ＢＵＦに保持する。その後、ページバッファＰ−ＢＵ
Ｆに保持した１ページ分のデータをデータキャッシュＤ−ＣＡＳＨに移動する。その後、
ページバッファＰ−ＢＵＦからホストまたはメモリコントローラＨＭに１ページよりも小
さい読み出しデータを送付する。

すなわち、ＮＡＮＤ型フラッシュメモリ１００は不要なデータもデータキャッシュＤ−
ＣＡＳＨに保持している。このため、ＮＡＮＤ型フラッシュメモリ１００に不要な消費電
流が流れてしまう。そこで、第１の実施形態では、ページバッファＰ−ＢＵＦに保持した
１ページ分のデータのうち読み出しデータを含む一部のデータのみをデータキャッシュＤ
−ＣＡＳＨに移動させる。

図８に、第１の実施形態に係るメモリシステム１０００（ホストまたはメモリコントロ
ーラＨＭとＮＡＮＤ型フラッシュメモリ１００）の読み出し動作のフローチャートの一例
を示す。また、図９に第１の実施形態に係るＮＡＮＤ型不揮発性メモリ１００のデータ読
み出し動作の概略図の一例を示す。

ホストまたはメモリコントローラＨＭはＮＡＮＤ型フラッシュメモリ１００に第１読み
出しコマンドを送付する（Ｈ１１）。ここで、第１読み出しコマンドは、例えば、“０Ｆ
ｈ“コマンドと”３０ｈ“コマンド、およびこれらのコマンドに挟まれたアドレスＡＤＤ
を有している。ここで、アドレスＡＤＤは図２のビット線方向（図９のＸ方向）における
アドレスＡＤＤを示すカラムアドレスaddress(col)と図２のワード線方向（図９のＹ方向
）におけるアドレスＡＤＤを示すおけるロウアドレスaddress(row)を有している。ここで
、ＮＡＮＤ型フラッシュメモリ１００はデータ入力ピンの数が少ないため、アドレスＡＤ
Ｄは複数回に分けて入力される場合がある（図中の”דという表現で示している）。

ここでロウアドレスaddress(row)は選択するワード線ＷＬ（以降選択ワード線ＷＬｓと
称する）を指定している。すなわち、ロウアドレスaddress(row)は選択する選択ページＰ
Ｇｓを指定している。また、カラムアドレスaddress(col)はホストまたはメモリコントロ
ーラＨＭに送付するデータが記憶されたメモリセルＭＣに接続される最初のデータキャッ
シュＤ−ＣＡＳＨを指定している。

このカラムアドレスaddress(col)は、データが出力される順において、データが最初に
外部に出力されるカラムからの本数で規定することができる。例えば、図９において、デ
ータキャッシュＤ−ＣＡＳＨ（０）に対応するカラムである。また、それぞれのカラムに
アドレスを割り付けて、アドレスレジスタなどを用いてデコードすることも可能である。

また、ＮＡＮＤ型フラッシュメモリ１００はデータ入力ピンの数が少ないため、制御回
路５はデータキャッシュＤ−ＣＡＳＨに保持されたデータを複数回に分けて出力する。例
えば、図９に示す例では、Ｘ軸方向において左側のデータキャッシュＤ−ＣＡＳＨから順
に外部にデータが出力される。すなわち、「最初のデータキャッシュＤ−ＣＡＳＨ」とは
、データキャッシュＤ−ＣＡＳＨに保持されたデータがホストまたはメモリコントローラ
ＨＭに出力される順序において、最初にデータが出力されるデータキャッシュＤ−ＣＡＳ
を意味する。

例えば、ホストまたはメモリコントローラＨＭが読み出したいデータは、図９において
、選択ページＰＧｓのうち、指定領域ＰＧｓｏの部分に属するメモリセルＭＣに記憶され
ている。この指定領域ＰＧｓｏに属するメモリセルＭＣはビット線ＢＬｋ〜ビット線ＢＬ
ｐに接続されている。なお、ｋは２以上かつｍより小さい自然数であり、ｐはｋより大き
くｍより小さい自然数である。

ＮＡＮＤ型フラッシュメモリ１００は、第１読み出しコマンドを受け取ると、制御回路
５がアドレスＡＤＤに基づいて、選択ページＰＧｓを決定し、選択ページＰＧｓに対応す
る選択ワード線ＷＬｓに接続されるメモリセルＭＣからデータを読み出す（Ｎ１１）。こ
こで、メモリセルＭＣから１ページ分のデータが同時に読み出される。なお、データはセ
ンスアンプ回路ＳＡにて検知され、センスアンプ回路ＳＡに一時的に保存することができ
る。ここで、図９においてデータを検知したセンスアンプ回路ＳＡを斜線で示す。

続いて、制御回路５は、メモリセルＭＣから読み出された１ページ分のデータをページ
バッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持する（Ｎ１２）。ここで、図９にお
いてデータが保持されたページバッファＰ−ＢＵＦを斜線で示す。

続いて、制御回路５は、ページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持さ
れたデータのうち、カラムアドレスaddress(col)以降のカラムアドレスに対応するデータ
キャッシュＤ−ＣＡＳＨ（ｋ）〜データキャッシュＤ−ＣＡＳＨ（ｍ）のみに、ページバ
ッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）からデータを移動、または、コピーする（Ｎ
１３）。ここで、図９においてデータが保持されたデータキャッシュＤ−ＣＡＳＨを斜線
で示す。すなわち、制御回路５は、複数のページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ
（ｍ）に保持されたデータのうち一部のデータを複数のデータキャッシュＤ−ＣＡＳＨ（
ｋ）〜データキャッシュＤ−ＣＡＳＨ（ｍ）に移動すると言える。

ここで、制御回路５は、ページバッファＰ−ＢＵＦからデータが移動されないデータキ
ャッシュＤ−ＣＡＳＨ（０）〜Ｄ−ＣＡＳＨ（ｋ−１）にダミーデータを保持することが
できる。ここで、ダミーデータは“０”データ、“１”データのうち、データキャッシュ
Ｄ−ＣＡＳＨが保持したときに消費電流が小さいデータにすることができる。また、制御
回路５は、消費電流を小さくするため、データキャッシュＤ−ＣＡＳＨ（０）〜Ｄ−ＣＡ
ＳＨ（ｋ−１）をオフ状態することもできる。

続いて、ホストまたはメモリコントローラＨＭは、第１読み出しコマンド送付から所定
期間（メモリセルＭＣから読み出したデータがデータキャッシュに保持されている状態に
なるまでの期間）の経過後にリードイネーブル信号／ＲＥを送付する（Ｈ１２）。

ＮＡＮＤ型フラッシュメモリ１００は、リードイネーブル信号／ＲＥを受け取ると、カ
ラムアドレスaddress(col)に対応するデータキャッシュＤ−ＣＡＳ（ｋ）から出力ピンの
数（例えば８個）のデータをバッファ４から読み出しデータとして出力する（Ｎ１４）。

ホストまたはメモリコントローラＨＭは、ＮＡＮＤ型フラッシュメモリ１００から出力
された読み出しデータを受け取る（Ｈ１３）。ここで、ホストまたはメモリコントローラ
ＨＭは、データキャッシュＤ−ＣＡＳ（ｐ）のデータを受け取るまで、ＮＡＮＤ型フラッ
シュメモリ１００に対してリードイネーブル信号／ＲＥを送付する（Ｈ１２）。すなわち
、メモリシステムは、ＮＡＮＤ型フラッシュメモリ１００に対して要求したデータが揃う
までＨ１２、Ｎ１４、Ｈ１３の動作を繰り返すといえる。

（効果）
第１の実施形態に係るメモリシステム１０００の効果を図１０、１１に示す比較例との
比較において説明する。

図１０に、比較例に係るメモリシステム１００Ｈの読み出し動作のフローチャートの一
例を示す。また、図１１に比較例に係るＮＡＮＤ型不揮発性メモリ１０Ｈのデータ読み出
し動作の概略図の一例を示す。なお、第１の実施形態と同様の動作はその説明を省略する
。

ホストまたはメモリコントローラＨＭはＮＡＮＤ型フラッシュメモリ１０Ｈに読み出し
コマンドを送付する（Ｈ１）。ここで、読み出しコマンドは、例えば、“００ｈ“コマン
ドと”３０ｈ“コマンド、およびこれらのコマンドに挟まれたアドレスＡＤＤを有してい
る。その後、Ｎ２の動作までは、第１の実施形態と同様であるため説明を省略する。

次に、制御回路は、ページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持された
データを全て、対応するデータキャッシュＤ−ＣＡＳＨ（０）〜データキャッシュＤ−Ｃ
ＡＳＨ（ｍ）にデータを移動、または、コピーする（Ｎ３）。ここで、図１１においてデ
ータが保持されたデータキャッシュＤ−ＣＡＳＨを斜線で示す。すなわち、制御回路５は
、複数のページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持されたデータのうち
全てのデータ（１ページ分のデータ）を複数のデータキャッシュＤ−ＣＡＳＨ（０）〜デ
ータキャッシュＤ−ＣＡＳＨ（ｍ）に移動すると言える。その後の動作は、第１の実施形
態と同様であるため説明を省略する。

すなわち、比較例においては、ホストまたはメモリコントローラＨＭが要求していない
データが保持されているデータキャッシＤ−ＣＡＳＨ（０）〜（ｋ−１）にもページバッ
ファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｋ−１）からデータが移動等されている。その結果
、データキャッシＤ−ＣＡＳＨ（０）〜（ｋ−１）へのデータ移動及びデータ保持により
不要な消費電流が流れてしまう。

一方、第１の実施形態においては、ホストまたはメモリコントローラＨＭが要求してい
ないデータが保持されているデータキャッシＤ−ＣＡＳＨ（０）〜（ｋ−１）には、ペー
ジバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｋ−１）からデータが移動等されない。その
結果、データキャッシＤ−ＣＡＳＨ（０）〜（ｋ−１）へのデータ移動及びデータ保持に
よる不要な消費電流を削減することが可能である。

よって、ＮＡＮＤ型フラッシュメモリ１００、及び、メモリシステム１０００の消費電
流を低減することができる。

（第２の実施形態）
第２の実施形態に係るＮＡＮＤ型フラッシュメモリ２００、及び、メモリシステム２０
００を、図１２、１３を用いて説明する。

図１２に、第２の実施形態に係るメモリシステム２０００（ホストまたはメモリコント
ローラＨＭとＮＡＮＤ型フラッシュメモリ２００）の読み出し動作のフローチャートの一
例を示す。また、図１３に第１の実施形態に係るＮＡＮＤ型不揮発性メモリ２００のデー
タ読み出し動作の概略図の一例を示す。なお、第１の実施形態と同様の動作はその説明を
省略する。

第２の実施形態においては、１ページの単位を分割してそれぞれの領域に属するデータ
キャッシュＤ−ＣＡＳに領域アドレスを割り当てるものである。すなわち、図１３に示す
ように、データキャッシュＤ−ＣＡＳ（０）〜Ｄ−ＣＡＳ（ｍ）は１６個の領域ＡＲに分
割され、それぞれの領域“０”〜“１６”に対して領域アドレス“０ｈ“、”１ｈ“、・
・・”Fｈ“が割り付けられている。１つの領域に属するデータキャッシュＤ−ＣＡＳの
数は、例えば、１ページを１６ｋｂｉｔとした場合、それぞれ１ｋ個である。なお、領域
の分割数は１６個に限られない。

ここで、図１３に示すように、例えば、ホストまたはメモリコントローラＨＭはＮＡＮ
Ｄ型フラッシュメモリ２００の選択ページＰＧｓの領域ＡＲ“１”〜ＡＲ“３”に属する
メモリセルＭＣに記憶されたデータを要求している。データ出力順において、領域ＡＲ“
１”の最初のデータキャッシュをデータキャッシュＤ−ＣＡＳＨ（ｋ）とし、領域ＡＲ“
３”の最後のデータキャッシュをデータキャッシュＤ−ＣＡＳＨ（ｐ）とする。ここで、
ｋ、ｍ及びｐは自然数であり、１＜ｋ＜ｐ＜ｍの関係を有する。

図１２に示すように、ホストまたはメモリコントローラＨＭはＮＡＮＤ型フラッシュメ
モリ２００に第２読み出しコマンドを送付する（Ｈ２１）。ここで、第２読み出しコマン
ドは、例えば、“０Ｆｈ“コマンドと”３０ｈ“コマンド、およびこれらのコマンドに挟
まれた領域指定アドレスを有している。

ここで、領域指定アドレスaddress (xxxx 0000〜1111) - address(xxx1 xxx2)はページ
バッファＰ−ＢＵＦからデータキャッシュＤ−ＣＡＳＨにデータを移動する領域指定アド
レスに相当する。ここで、領域指定アドレスの前半の“address(xxxx 0000〜1111)”は１
ページを１６分割して、領域アドレス“０ｈ“、”１ｈ“、・・・”Fｈ“に対して、ア
ドレス”００００“、”０００１“・・・”１１１０“、”１１１１“を割り付けること
を意味している。次に、領域指定アドレス後半の”- address(xxx1 xxx2)“は第１領域ア
ドレス数及び第１スタート領域アドレスを有している。xxx1に第１領域アドレス数を指定
し、xxx2に第１スタート領域アドレスを指定する。例えば、ホストまたはメモリコントロ
ーラＨＭが選択ページＰＧｓの領域アドレス“１ｈ”〜“３ｈ”に属するメモリセルＭＣ
のデータを要求している場合、カラムアドレスaddress (xxxx 0000〜1111) -address(001
0 0001)と指定する。なお、このカラムアドレスの指定方法は一例であり、異なる指定方
法も可能である。

上記例では、第１スタート領域アドレスは、データキャッシュＤ−ＣＡＳのうち保持さ
れたデータが最初にホストまたはメモリコントローラＨＭに出力されるデータキャッシュ
Ｄ−ＣＡＳ（ｋ）が属する領域ＡＲ“１”である。また、第１領域アドレス数は、第１ス
タート領域アドレス“１ｈ”から連続してデータキャッシュに保持されたデータを出力さ
せる領域の数「２」である。その後、Ｎ２２の動作までは、第１の実施形態と同様である
ため説明を省略する。

次に、制御回路５は、ページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持され
たデータのうち、領域アドレス“１”〜“３”に対応するデータキャッシュＤ−ＣＡＳＨ
（ｋ）〜データキャッシュＤ−ＣＡＳＨ（ｐ）のみに、ページバッファＰ−ＢＵＦ（０）
〜Ｐ−ＢＵＦ（ｍ）からデータを移動、または、コピーする（Ｎ２３）。ここで、図１３
においてデータが保持されたデータキャッシュＤ−ＣＡＳＨを斜線で示す。すなわち、制
御回路５は、複数のページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持されたデ
ータのうち一部のデータを複数のデータキャッシュＤ−ＣＡＳＨ（ｋ）〜データキャッシ
ュＤ−ＣＡＳＨ（ｍ）に移動すると言える。

ここで、制御回路５は、ページバッファＰ−ＢＵＦからデータが移動されないデータキ
ャッシュＤ−ＣＡＳＨ（０）〜Ｄ−ＣＡＳＨ（ｋ−１）、Ｄ−ＣＡＳ（ｐ＋１）〜Ｄ−Ｃ
ＡＳ（ｍ）にダミーデータを保持することができる。ここで、ダミーデータは“０”デー
タ、“１”データのうち、データキャッシュＤ−ＣＡＳＨが保持したときに消費電流が小
さいデータにすることができる。また、制御回路５は、消費電流を小さくするため、デー
タキャッシュＤ−ＣＡＳＨ（０）〜Ｄ−ＣＡＳＨ（ｋ−１）をオフ状態することもできる
。

その後は第１の実施形態と同様の動作であるため説明を省略する。

（効果）
第２の実施形態も第１の実施形態と同様に、ＮＡＮＤ型フラッシュメモリ２００、及び
、メモリシステム２０００の消費電流を低減することができる。

また、ＮＡＮＤ型フラッシュメモリ２００はホストまたはメモリコントローラＨＭが要
求した読み出しデータのみデータキャッシュに保持している。すなわち、最後にホストま
たはメモリコントローラＨＭに出力されるデータキャッシュＤ−ＣＡＳＨ（ｐ）以降のペ
ージバッファＤ−ＣＡＳＨ（ｐ＋１）〜（ｍ）にはページバッファＰ−ＢＵＦからデータ
が移動されない。その結果、さらに消費電流を低減することができる。

また、領域アドレスを定義することにより簡易にデータキャッシュＤ−ＣＡＳＨの選択
を行うことができる。

（第３の実施形態）
第３の実施形態に係るＮＡＮＤ型フラッシュメモリ３００、及び、メモリシステム３０
００を、図１４、１５を用いて説明する。

図１４に、第３の実施形態に係るメモリシステム３０００（ホストまたはメモリコント
ローラＨＭとＮＡＮＤ型フラッシュメモリ３００）の読み出し動作のフローチャートの一
例を示す。また、図１５に第１の実施形態に係るＮＡＮＤ型不揮発性メモリ３００のデー
タ読み出し動作の概略図の一例を示す。なお、第１及び第２の実施形態と同様の動作はそ
の説明を省略する。

第３の実施形態においては、１ページの単位を分割してそれぞれの領域に属するデータ
キャッシュＤ−ＣＡＳに領域アドレスを割り当てるものである。また、図１５に示すよう
に、例えば、ホストまたはメモリコントローラＨＭはＮＡＮＤ型フラッシュメモリ３００
の選択ページＰＧｓの領域ＡＲ“１”〜ＡＲ“３”及び領域ＡＲ“８”〜ＡＲ“１１”に
属するメモリセルＭＣに記憶されたデータを要求している。すなわち、第３の実施形態は
、１ページにおいて連続する領域が２つ以上存在する場合の例である。

ここで、データ出力順において、領域ＡＲ“１”の最初のデータキャッシュをデータキ
ャッシュＤ−ＣＡＳＨ（ｋ）とし、領域ＡＲ“３”の最後のデータキャッシュをデータキ
ャッシュＤ−ＣＡＳＨ（ｐ）とする。領域ＡＲ“８”の最初のデータキャッシュをデータ
キャッシュＤ−ＣＡＳＨ（ｑ）とし、領域ＡＲ“１１”の最後のデータキャッシュをデー
タキャッシュＤ−ＣＡＳＨ（ｒ）とする。ここで、ｋ、ｍ、ｐ、ｑ及びｒは自然数であり
、１＜ｋ＜ｐ＜ｑ＜ｒ＜ｍの関係を有する。

図１４に示すように、ホストまたはメモリコントローラＨＭはＮＡＮＤ型フラッシュメ
モリ３００に第３読み出しコマンドを送付する（Ｈ３１）。ここで、第３読み出しコマン
ドは、例えば、“０Ｆｈ“コマンドと”３０ｈ“コマンド、およびこれらのコマンドに挟
まれた領域指定アドレスを有している。

ここで、領域指定アドレスaddress (xxx1 xxx2)- address (xxx3 xxx4)はページバッフ
ァＰ−ＢＵＦからデータキャッシュＤ−ＣＡＳＨにデータを移動する領域のアドレスに相
当する。ここで、領域指定アドレスの前半“address(xxx1 xxx2)”は第１領域アドレス数
及び第１スタート領域アドレスを有している。xxx1に第１領域アドレス数を指定し、xxx2
に第１スタート領域アドレスを指定する。領域指定アドレスの後半“address(xxx3 xxx4)
”は第２領域アドレス数及び第２スタート領域アドレスを有している。xxx3に第２領域ア
ドレス数を指定し、xxx4に第２スタート領域アドレスを指定する。

例えば、ホストまたはメモリコントローラＨＭが選択ページＰＧｓの領域アドレス“１
ｈ”〜“３ｈ”及び、選択ページＰＧｓの領域アドレス“８ｈ”〜“Ｂｈ”に属するメモ
リセルＭＣのデータを要求している場合、領域アドレスaddress(0010 0001)- address(00
11 1000)と指定する。なお、このカラムアドレスの指定方法は一例であり、異なる指定方
法も可能である。

上記例では、第１スタート領域アドレスは、データキャッシュＤ−ＣＡＳのうち保持さ
れたデータが最初にホストまたはメモリコントローラＨＭに出力されるデータキャッシュ
Ｄ−ＣＡＳ（ｋ）が属する領域ＡＲ“１”である。また、第１領域アドレス数は、第１ス
タート領域アドレス“１ｈ”から連続してデータキャッシュに保持されたデータを出力さ
せる領域の数「２」である。この第１スタート領域アドレス及び第１領域アドレス数で指
定される領域を第１連続指定領域ＰＧｓｏ１とする。

また、第２スタート領域アドレスデータは、データキャッシュＤ−ＣＡＳのうち保持さ
れたデータが第１連続指定領域ＰＧｓｏ１の次にホストまたはメモリコントローラＨＭに
出力されるデータキャッシュＤ−ＣＡＳ（ｑ）が属する領域ＡＲ“８”である。また、第
２領域アドレス数は、第１スタート領域アドレス“８ｈ”から連続してデータキャッシュ
に保持されたデータを出力させる領域の数「３」である。なお、第２スタート領域アドレ
ス及び第２領域アドレス数で指定される領域を第２連続指定領域ＰＧｓｏ２とする。その
後、Ｎ３２の動作までは、第１の実施形態と同様であるため説明を省略する。

次に、制御回路５は、ページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持され
たデータのうち、領域アドレス“１ｈ”〜“３ｈ”に対応するデータキャッシュＤ−ＣＡ
ＳＨ（ｋ）〜データキャッシュＤ−ＣＡＳＨ（ｐ）、及び、領域アドレス“８ｈ”〜“Ｂ
ｈ”に対応するデータキャッシュＤ−ＣＡＳＨ（ｑ）〜データキャッシュＤ−ＣＡＳＨ（
ｒ）のみに、ページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）からデータを移動、ま
たは、コピーする（Ｎ３３）。ここで、図１５においてデータが保持されたデータキャッ
シュＤ−ＣＡＳＨを斜線で示す。すなわち、制御回路５は、複数のページバッファＰ−Ｂ
ＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持されたデータのうち一部のデータを複数のデータキ
ャッシュＤ−ＣＡＳＨ（ｋ）〜データキャッシュＤ−ＣＡＳＨ（ｐ）、データキャッシュ
Ｄ−ＣＡＳＨ（ｑ）〜データキャッシュＤ−ＣＡＳＨ（ｒ）に移動すると言える。

ここで、制御回路５は、ページバッファＰ−ＢＵＦからデータが移動されないデータキ
ャッシュＤ−ＣＡＳＨ（０）〜Ｄ−ＣＡＳＨ（ｋ−１）、Ｄ−ＣＡＳ（ｐ＋１）〜Ｄ−Ｃ
ＡＳ（ｑ−１）、Ｄ−ＣＡＳ（ｒ＋１）〜Ｄ−ＣＡＳ（ｍ）にダミーデータを保持するこ
とができる。ここで、ダミーデータは“０”データ、“１”データのうち、データキャッ
シュＤ−ＣＡＳＨが保持したときに消費電流が小さいデータにすることができる。また、
制御回路５は、消費電流を小さくするため、データキャッシュＤ−ＣＡＳＨ（０）〜Ｄ−
ＣＡＳＨ（ｋ−１）をオフ状態することもできる。

その後は第１の実施形態と同様の動作であるため説明を省略する。

（効果）
第３の実施形態も第１及び第２の実施形態と同様に、ＮＡＮＤ型フラッシュメモリ３０
０、及び、メモリシステム３０００の消費電流を低減することができる。

また、メモリシステム３０００は、ホストまたはメモリコントローラＨＭが１ページに
おいて複数の連続する領域のデータの読み出しを要求しても、ＮＡＮＤ型フラッシュメモ
リ３００からこのデータを読み出すことができる。

その結果、データ読み出しの自由度を向上させることができる。なお、第３の実施形態
では、連続する領域が２つの場合を例に挙げて説明したが、連続する領域が３以上であっ
ても対応することができる。

（第４の実施形態）
第４の実施形態に係るＮＡＮＤ型フラッシュメモリ４００、及び、メモリシステム４０
００を、図１６、１７を用いて説明する。

図１６に、第４の実施形態に係るメモリシステム４０００（ホストまたはメモリコント
ローラＨＭとＮＡＮＤ型フラッシュメモリ４００）の読み出し動作のフローチャートの一
例を示す。また、図１７に第１の実施形態に係るＮＡＮＤ型不揮発性メモリ４００のデー
タ読み出し動作の概略図の一例を示す。なお、第１、第２及び第３の実施形態と同様の動
作はその説明を省略する。

第４の実施形態においては、１ページの単位を分割してそれぞれの領域に属するデータ
キャッシュＤ−ＣＡＳを１つの領域とするものである。また、ホストまたはメモリコント
ローラＨＭは、読み出しコマンドにスタート領域アドレス及び領域アドレス数ではなく、
領域の位置を直接指定する。また、図１７に示すように、例えば、ホストまたはメモリコ
ントローラＨＭはＮＡＮＤ型フラッシュメモリ４００の選択ページＰＧｓの領域ＡＲ“１
”、ＡＲ“３”及び領域ＡＲ“８”〜ＡＲ“１０”に属するメモリセルＭＣに記憶された
データを要求している。

ここで、データ出力順において、領域ＡＲ“１”の最初のデータキャッシュをデータキ
ャッシュＤ−ＣＡＳＨ（ｋ）とし最後のデータキャッシュをデータキャッシュＤ−ＣＡＳ
Ｈ（ｐ）とする。領域ＡＲ“３”の最初のデータキャッシュをデータキャッシュＤ−ＣＡ
ＳＨ（ｑ）とし最後のデータキャッシュをデータキャッシュＤ−ＣＡＳＨ（ｒ）とする。
領域ＡＲ“８”の最初のデータキャッシュをデータキャッシュＤ−ＣＡＳＨ（ｓ）とし、
領域ＡＲ“１０”の最後のデータキャッシュをデータキャッシュＤ−ＣＡＳＨ（ｔ）とす
る。ここで、ｋ、ｍ、ｐ、ｑ、ｒ、ｓ及びｔは自然数であり、１＜ｋ＜ｐ＜ｑ＜ｒ＜ｓ＜
ｔ＜ｍの関係を有する。

図１６に示すように、ホストまたはメモリコントローラＨＭはＮＡＮＤ型フラッシュメ
モリ４００に第４読み出しコマンドを送付する（Ｈ４１）。ここで、第４読み出しコマン
ドは、例えば、“０Ｆｈ“コマンドと”３０ｈ“コマンド、およびこれらのコマンドに挟
まれた領域指定アドレスを有している。

ここで、領域指定アドレスaddress (xxx1 xxx2)- address (xxx3 xxx4)はページバッフ
ァＰ−ＢＵＦからデータキャッシュＤ−ＣＡＳＨにデータを移動する領域の場所を“０“
と”１“で示したものである。ここで、領域指定アドレスの前半”address(xxx1 xxx2)“
は領域”７“〜領域“０”の位置を示している。xxx1で領域”７“〜領域“４”の指定を
行い、xxx2で領域”３“〜領域“０”の指定を行う。また、領域指定アドレスの後半“ad
dress(xxx3 xxx4)”は領域”１６“〜領域“８”の位置を示している。xxx1で領域”１６
“〜領域“１３”の指定を行い、xxx2で領域”１２“〜領域“８”の指定を行う。

例えば、ホストまたはメモリコントローラＨＭが選択ページＰＧｓの領域“１”、“３
”及び、選択ページＰＧｓの領域“８”〜“１０”に属するメモリセルＭＣのデータを要
求している場合、領域指定アドレスaddress(0000 1010)- address(0000 0111)と指定する
。なお、このカラムアドレスの指定方法は一例であり、異なる指定方法も可能である。

その後、Ｎ４２の動作までは、第１の実施形態と同様であるため説明を省略する。

次に、制御回路５は、ページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持され
たデータのうち、領域“１”、“３”、“８”〜“１０”に対応するデータキャッシュＤ
−ＣＡＳＨ（ｋ）〜データキャッシュＤ−ＣＡＳＨ（ｐ）、データキャッシュＤ−ＣＡＳ
Ｈ（ｑ）〜データキャッシュＤ−ＣＡＳＨ（ｒ）、及び、データキャッシュＤ−ＣＡＳＨ
（ｓ）〜データキャッシュＤ−ＣＡＳＨ（ｔ）のみに、ページバッファＰ−ＢＵＦ（０）
〜Ｐ−ＢＵＦ（ｍ）からデータを移動、または、コピーする（Ｎ４３）。ここで、図１７
においてデータが保持されたデータキャッシュＤ−ＣＡＳＨを斜線で示す。すなわち、制
御回路５は、複数のページバッファＰ−ＢＵＦ（０）〜Ｐ−ＢＵＦ（ｍ）に保持されたデ
ータのうち一部のデータを複数のデータキャッシュＤ−ＣＡＳＨ（ｋ）〜データキャッシ
ュＤ−ＣＡＳＨ（ｐ）、データキャッシュＤ−ＣＡＳＨ（ｑ）〜データキャッシュＤ−Ｃ
ＡＳＨ（ｒ）、及び、データキャッシュＤ−ＣＡＳＨ（ｓ）〜データキャッシュＤ−ＣＡ
ＳＨ（ｔ）に移動すると言える。

ここで、制御回路５は、ページバッファＰ−ＢＵＦからデータが移動されないデータキ
ャッシュＤ−ＣＡＳＨ（０）〜Ｄ−ＣＡＳＨ（ｋ−１）、Ｄ−ＣＡＳ（ｐ＋１）〜Ｄ−Ｃ
ＡＳ（ｑ−１）、Ｄ−ＣＡＳ（ｒ＋１）〜Ｄ−ＣＡＳ（ｓ−１）、Ｄ−ＣＡＳ（ｔ＋１）
〜Ｄ−ＣＡＳ（ｍ）にダミーデータを保持することができる。ここで、ダミーデータは“
０”データ、“１”データのうち、データキャッシュＤ−ＣＡＳＨが保持したときに消費
電流が小さいデータにすることができる。また、制御回路５は、消費電流を小さくするた
め、データキャッシュＤ−ＣＡＳＨ（０）〜Ｄ−ＣＡＳＨ（ｋ−１）、Ｄ−ＣＡＳ（ｐ＋
１）〜Ｄ−ＣＡＳ（ｑ−１）、Ｄ−ＣＡＳ（ｒ＋１）〜Ｄ−ＣＡＳ（ｓ−１）、Ｄ−ＣＡ
Ｓ（ｔ＋１）〜Ｄ−ＣＡＳ（ｍ）をオフ状態することもできる。

その後は第１の実施形態と同様の動作であるため説明を省略する。

（効果）
第４の実施形態も第１〜第３の実施形態と同様に、ＮＡＮＤ型フラッシュメモリ４００
、及び、メモリシステム４０００の消費電流を低減することができる。

また、メモリシステム４０００は、領域を細かく指定することができる。その結果、デ
ータ読み出しの自由度を向上させることができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示
したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は
、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、
種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の
範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲
に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

例えば、第１〜第３読み出しコマンドに対応するＮＡＮＤ型フラッシュメモリを具備す
るメモリシステムも実現することができる。また、通常の１ページの全てのデータを読み
出しデータとして出力する読み出しコマンドに加え、第１〜第３読み出しコマンドに対応
するＮＡＮＤ型フラッシュメモリを具備するメモリシステムも実現することができる。

また、第１の実施形態において、制御回路５はコマンドに指定されたカラムアドレスad
dress(col)から指定本数のみページバッファＰ−ＢＵＦからデータキャッシュＤ−ＣＡＳ
Ｈにデータを移動等させてもよい。その結果、ホストまたはメモリコントローラＨＭから
要求されたデータのみがデータキャッシュＤ−ＣＡＳＨに移動する。よって、メモリシス
テム１０００の消費電流をさらに削減することができる。

１０００、２０００、３０００、４０００…メモリシステム、１００、２００、３００
、４００…ＮＡＮＤ型フラッシュメモリ、ＨＭ…ホストまたはメモリコントローラ、１…
メモリセルアレイ、２…ビット線制御回路、５…制御回路、６…昇圧回路、ＭＣ…メモリ
セル、ＷＬ…ワード線、ＢＬ…ビット線、Ｐ−ＢＵＦ…ページバッファ、Ｄ−ＣＡＳＨ…
データキャッシュ。

Claims (8)

1. 複数のメモリセルをそれぞれ有するメモリセルアレイと、
   前記複数のメモリセルから読み出したデータを保持する複数の第１バッファと、
   外部に出力するデータを記憶する複数のデータキャッシュと、
   制御回路と、を具備し、
   前記制御回路は、複数のメモリセルからデータを読み出して前記複数の第１バッファに
   保持し、外部から入力されたコマンドに応じて前記複数の第１バッファに保持されたデー
   タのうち一部のデータを前記複数のデータキャッシュに移動させることを特徴とする半導
   体記憶装置。
2. 前記複数のデータキャッシュはｎ個（ｎは２以上の自然数）の領域に分割され、分割さ
   れた前記複数の第データキャッシュのそれぞれに領域アドレスが割り付けられており、
   前記コマンドに、前記複数の第１バッファから前記複数のデータキャッシュにデータを
   移動する前記領域アドレスが指定されていることを特徴とする請求項１に記載の不半導体
   記憶装置。
3. 前記コマンドに指定された前記領域アドレスは、第１スタート領域アドレスと、第１領
   域アドレス数を有し、
   前記第１スタート領域は、前記領域のうち、前記複数のデータキャッシュのうち保持さ
   れたデータが最初に前記外部に出力されるデータキャッシュが属する領域であり、
   前記第１領域アドレス数は、前記第１スタート領域アドレスから連続して前記複数のデ
   ータキャッシュに保持されたデータを出力させる領域の数であることを特徴とする請求項
   ２に記載の不半導体記憶装置。
4. 前記コマンドに、に指定された前記領域アドレスは、第２スタート領域アドレスと、第
   ２領域アドレス数を有し、
   前記第２スタート領域アドレスは、前記領域のうち、前記複数のデータキャッシュのう
   ち保持されたデータが、前記第１スタート領域アドレス及び前記第１領域アドレス数によ
   り指定される領域の次に前記外部に出力されるデータキャッシュが属する領域であり、
   前記第２領域アドレス数は、前記第２スタート領域アドレスから連続して前記複数のデ
   ータキャッシュに保持されたデータを出力させる領域の数であることを特徴とする請求項
   ３に記載の不半導体記憶装置。
5. 複数のメモリセルをそれぞれ有するメモリセルアレイと、前記複数のメモリセルから読
   み出したデータを保持する複数の第１バッファと、外部に出力するデータを記憶する複数
   のデータキャッシュと、制御回路とを有する半導体メモリと、
   前記半導体メモリを制御するメモリコントローラと、
   を具備し、
   前記メモリコントローラは、前記半導体メモリに読み出しコマンドを送付し、
   前記半導体メモリは、前記読み出しコマンドを受け取ると、前記制御回路は複数のメモ
   リセルからデータを読み出して前記前記複数の第１バッファに保持し、前記複数の第１バ
   ッファに保持された前記データのうち一部のデータを前記複数のデータキャッシュに移動
   させ、前記一部のデータを前記複数のデータキャッシュから前記メモリコントローラにデ
   ータを送付することを特徴とするメモリシステム。
6. 前記複数の第１バッファはｎ個（ｎは２以上の自然数）の領域に分割され、分割された
   前記複数の第１バッファのそれぞれに領域アドレスが割り付けられており、
   前記コマンドに、前記複数の第１バッファから前記複数のデータキャッシュにデータを
   移動する前記領域アドレスが指定されていることを特徴とする請求項５に記載のメモリシ
   ステム。
7. 前記コマンドに指定された前記領域アドレスは、第１スタート領域アドレスと、第１領
   域アドレス数を有し、
   前記第１スタート領域は、前記領域のうち、前記複数のデータキャッシュのうち保持さ
   れたデータが最初に前記メモリコントローラに出力されるデータキャッシュが属する領域
   であり、
   前記第１領域アドレス数は、前記第１スタート領域アドレスから連続して前記複数のデ
   ータキャッシュに保持されたデータを出力させる領域の数であることを特徴とする請求項
   ６に記載のメモリシステム。
8. 前記コマンドに、に指定された前記領域アドレスは、第２スタート領域アドレスと、第
   ２領域アドレス数を有し、
   前記第２スタート領域アドレスは、前記領域のうち、前記複数のデータキャッシュのう
   ち保持されたデータが、前記第１スタート領域アドレス及び前記第１領域アドレス数によ
   り指定される領域の次に前記メモリコントローラに出力されるデータキャッシュが属する
   領域であり、
   前記第２領域アドレス数は、前記第２スタート領域アドレスから連続して前記複数のデ
   ータキャッシュに保持されたデータを出力させる領域の数であることを特徴とする請求項
   ７に記載のメモリシステム。

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