JP2016127496A - 増幅回路 - Google Patents
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Abstract
Description
実施形態に係る増幅回路では、ベース抵抗が小さいトランジスタのエミッタに電流信号が入力されるようにカスケード接続したベース接地回路と、ベース接地回路と増幅部との間に配置されたエミッタフォロア回路とを有する。これにより、実施形態に係る増幅回路は、ベース接地回路の寄生容量を小さくして遮断周波数を高くして高速化を図ると共に、ベース接地回路の入力換算雑音を小さくし且つ増幅部の雑音をエミッタフォロア回路で遮断して低雑音化を図ることができる。
図1は実施形態に係る通信システムの回路ブロック図である。
図2は、増幅回路12の内部回路ブロック図である。
図3は、第1ベース接地部20、第1エミッタフォロア部30及び第1増幅部40の入力換算雑音電流及び入力換算雑音電圧を含む回路図である。入力換算雑音電流及び入力換算雑音電圧は、第1ベース接地部20、第1エミッタフォロア部30及び第1増幅部40のそれぞれの雑音がそれぞれの回路の入力側で発生したものとして等価換算したものである。図3において、増幅機構部46は、第4トランジスタ41、第5トランジスタ42、第2電流源43、第1接続抵抗素子44及び第3抵抗素子45を含む。また、図3において、/(i2 prop)は第1ベース接地部20、第1エミッタフォロア部30及び第1増幅部40の全体の入力換算雑音電流であり、/(i2 ip)は第1エミッタフォロア部30及び第1増幅部40の合計の入力換算雑音電流である。また、/(i2 q1)は第2トランジスタ24の入力換算雑音電流であり、/(v2 q1)は第2トランジスタ24の入力換算雑音電圧である。また、/(i2 e)は第1エミッタフォロア部30の入力換算雑音電流であり、/(v2 e)は第1エミッタフォロア部30の入力換算雑音電圧である。また、/(i2 a)は第1増幅部40の入力換算雑音電流であり、/(v2 a)は第1増幅部40の入力換算雑音電圧である。
図6は、第1ベース接地部20が第1トランジスタ23が配置されていなく且つ第1ベース接地部20と第1増幅部40との間に第1エミッタフォロア部30が配置されていないときの入力換算雑音電流及び入力換算雑音電圧を含む回路図である。すなわち、図6において、ベース接地部220は、第2トランジスタ24とカスケード接続された第1トランジスタ23が配置されておらず且つベース接地部220と第1増幅部40との間に第1エミッタフォロア部30が配置されていない。
図3に示す実施形態に係る増幅回路と図6に示す増幅回路の雑音特性を比較する。図3に示す実施形態に係る増幅回路の雑音特性を示す式(4)及び図6に示す増幅回路の雑音特性を示す式(7)において、第2抵抗素子25の抵抗値RCで除算している項は無視できるので、式(4)及び(7)はそれぞれ、式(8)及び(9)に示すように近似される。
図7(a)は増幅回路12の第1ベース接地部20の寄生容量を示す図であり、図7(b)は図6に示す増幅回路のベース接地部220の寄生容量を示す図である。
増幅回路12は、光電変換素子11から電流信号が入力される第1入力端子21に、ベース接地された2つのトランジスタをカスケード接続することにより、遮断周波数を維持しつつベース抵抗に起因する雑音を低減することができる。ベース接地された2つのトランジスタをカスケード接続すると、増幅部に電圧を供給する上段のトランジスタのコレクタ電圧が上昇するので、増幅部に所望の電圧を供給されないおそれがある。そこで、増幅回路12は、第1ベース接地部20と第1増幅部40との間に第1エミッタフォロア部30を配置することにより、増幅部に供給される電圧を調整している。また、第1ベース接地部20と第1増幅部40との間に第1エミッタフォロア部30を配置することにより、光電変換素子11から電流信号が入力される第1入力端子21の雑音レベルを更に低減できる。エミッタフォロア回路の出力インピーダンスは、非常に低いため、第1増幅部40の入力換算雑音電流は第1入力端子21に現れないレベルにまで低減できる。また、エミッタフォロア回路の入力換算雑音電流は、エミッタ接地等の増幅回路の入力換算雑音電流よりも小さいので、第1入力端子21の雑音レベルは更に低減できる。
増幅回路12は、バイポーラトランジスタで形成されるが、実施形態に係る増幅回路は、MOSトランジスタにより形成してもよい。
2 送信装置
3 受信装置
4 光導波路
10 受信器
11 光電変換素子
12 増幅回路
13 リミティングアンプ
14 識別回路
15 DCフィードバック回路
16 ローパスフィルタ
20 第1ベース接地部
23 第1トランジスタ
24 第2トランジスタ
30 第1エミッタフォロア部
31 第3トランジスタ
40 第1増幅部(増幅部)
50 第1出力部(出力部)
53 第1フィードバック抵抗素子
Claims (6)
- ベース接地され、エミッタに入力される入力電流の変動に応じてエミッタ電流が変動する第1トランジスタと、
ベース接地され、エミッタが前記第1トランジスタのコレクタに接続され、前記第1トランジスタのエミッタ電流の変動に応じてコレクタ電圧が変動する第2トランジスタと、
コレクタ接地され、ベースが前記第2トランジスタのコレクタに接続された第3トランジスタと、
前記第3トランジスタのエミッタ電圧が入力され、前記第3トランジスタのエミッタ電圧を増幅した増幅電圧を出力する増幅部と、を有し、
前記第2トランジスタのベース抵抗は、前記第1トランジスタのベース抵抗よりも大きい、増幅回路。 - 前記第2トランジスタのトランジスタサイズは、前記第1トランジスタのトランジスタサイズよりも小さい、請求項1に記載の増幅回路。
- 前記増幅部から前記増幅電圧が入力され、前記増幅電圧の変動に応じて変動する出力電圧を出力端子から出力する出力部を更に有し、
前記出力部は、前記出力端子と前記第3トランジスタのベースとの間に配置されたフィードバック抵抗素子を有する、請求項1又は2に記載の増幅回路。 - ゲート接地され、ドレインに入力される入力電流に応じてドレイン電流が変動する第1トランジスタと、
ゲート接地され、ドレインが前記第1トランジスタのソースに接続され、前記第1トランジスタのドレイン電流の変動に応じてソース電圧が変動する第2トランジスタと、
ソース接地され、ゲートが前記第2トランジスタのソースに接続された第3トランジスタと、
前記第3トランジスタのドレイン電圧が入力され、前記第3トランジスタのドレイン電圧を増幅した増幅電圧を出力する増幅部と、を有し、
前記第2トランジスタのゲート抵抗は、前記第1トランジスタのゲート抵抗よりも大きい、増幅回路。 - 前記第2トランジスタのトランジスタサイズは、前記第1トランジスタのトランジスタサイズよりも小さい、請求項4に記載の増幅回路。
- 前記増幅部から前記増幅電圧が入力され、前記増幅電圧の変動に応じて変動する出力電圧を出力端子から出力する出力部を更に有し、
前記出力部は、前記出力端子と前記第3トランジスタのゲートとの間に配置されたフィードバック抵抗素子を有する、請求項4又は5に記載の増幅回路。
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