JP5525000B2 - 差動トランスインピーダンス増幅器 - Google Patents

Description

本発明は、増幅回路技術に関し、特に同相入力電流成分に対する耐性の大きな差動トランスインピーダンス増幅器に関する。

高速データ伝送を可能とする光伝送システム、光インターコネクション、パッシブオプティカルネットワーク（以下、ＰＯＮという：Passive Optical Network）システム等の光伝送回路では、光信号を電気信号に変換する光受信器において、差動トランスインピーダンス増幅器を用いる。
差動トランスインピーダンス増幅器は、入力された差動入力電流信号を、帰還抵抗の値に比例するトランスインピーダンス利得で差動出力電圧信号に変換して出力する増幅器である。

図７は、従来の差動トランスインピーダンス増幅器を示すブロック図である。図８は、従来の差動トランスインピーダンス増幅器を示す回路図である。
従来の差動トランスインピーダンス増幅器５０は、非反転入力端子ＩＴおよび反転入力端子ＩＣへ入力された入力電圧信号を増幅し、非反転出力端子ＯＴおよび反転出力端子ＯＣから出力電圧信号を出力する差動増幅器５１と、非反転入力端子ＩＴと反転出力端子ＯＣとを接続する帰還抵抗ＲＦ１と、反転入力端子ＩＣと非反転出力端子ＯＴとを接続する帰還抵抗ＲＦ２とから構成されている（例えば、非特許文献１など参照）。

具体的には、この差動増幅器５１には、エミッタ結合回路を構成するトランジスタＱ１１，Ｑ１２と、コレクタ接地増幅回路をなすトランジスタＱ２１，Ｑ２２とが設けられている。
このうち、Ｑ１１は、ベース端子がＩＴに接続され、コレクタ端子が負荷抵抗ＲＬ１を介して電源電位ＶＣＣに接続され、エミッタ端子がエミッタ抵抗ＲＥ１の一端に接続されている。Ｑ１２は、ベース端子がＩＣに接続され、コレクタ端子が負荷抵抗ＲＬ２を介してＶＣＣに接続され、エミッタ端子がエミッタ抵抗ＲＥ２の一端に接続されている。

また、Ｑ２１は、ベース端子がＱ１１のコレクタ端子に接続され、コレクタ端子がＶＣＣに接続され、エミッタ端子が電流源ＩＳ２１を介して供給電位ＶＥＥ（ＶＣＣ＞ＶＥＥ）に接続されている。Ｑ２２は、ベース端子がＱ１２のコレクタ端子に接続され、コレクタ端子がＶＣＣに接続され、エミッタ端子が電流源ＩＳ２２を介してＶＥＥに接続されている。そして、ＲＥ１，ＲＥ２の他端とＶＥＥとの間に電流源ＩＳ１０が接続されている（例えば、非特許文献２などを参照）。
差動トランスインピーダンス増幅器５０は、この差動増幅器５１において、ＩＴとＱ２１のエミッタ端子すなわちＯＣとの間に帰還抵抗ＲＦ１を接続し、入力端子ＩＣとＱ２２のエミッタ端子すなわちＯＴとの間に帰還抵抗ＲＦ２を接続したものである。通常、帰還抵抗ＲＦ１と帰還抵抗ＲＦ２の抵抗値は同じ値に設定する。

非反転入力端子ＩＴと反転入力端子ＩＣに差動入力電流信号がある場合を考える。非反転入力端子ＩＴに＋Ｉｉｄの入力電流信号があって、非反転入力端子ＩＴに＋Ｖｉｄの電圧が発生し、反転入力端子ＩＣに−Ｉｉｄの入力電流信号があって、反転入力端子ＩＣに−Ｖｉｄの電圧が発生しているものとする。差動増幅器５１は、非反転入力端子ＩＴと反転入力端子ＩＣの電位差を増幅し、非反転出力端子ＯＴと反転出力端子ＯＣにそれぞれ＋Ｖｏｄ，−Ｖｏｄの電圧を発生する。このとき差動増幅器５１の差動電圧増幅率をＧＤとすると、Ｖｏｄ＝ＧＤ・Ｖｉｄである。このため、帰還抵抗ＲＦ１，ＲＦ２において、それぞれ（１＋１／ＧＤ）・Ｖｏｄ，−（１＋１／ＧＤ）・Ｖｏｄの電圧降下が生じる。
一方、差動増幅器５１の入力インピーダンスは非常に高くなっているため、差動トランスインピーダンス増幅器５０に入力された差動入力電流信号の大部分は、帰還抵抗ＲＦ１，ＲＦ２を介して非反転出力端子ＯＴおよび反転出力端子ＯＣに流れる。このため、帰還抵抗ＲＦ１，ＲＦ２の抵抗値をＲＦとすると、ＲＦ・Ｉｉｄ＝（１＋１／ＧＤ）・Ｖｏｄの関係が成立する。言い換えれば、単位入力電流あたり、ＲＦ／（１＋１／ＧＤ）の抵抗値を乗じた値の出力電圧が得られる。この抵抗値をトランスインピーダンス利得と呼ぶ。通常、差動増幅器５１の差動電圧増幅率ＧＤの値は非常に大きな値であるため、差動トランスインピーダンス増幅器の差動トランスインピーダンス利得は、ほぼＲＦに等しい。

"Compound Semiconductor IC Symposium 2008", H. 2, pp. 120-123, Oct. 2008 P.R.グレイ・R.G.メイヤー著、永田穣監訳、「超LSIのためのアナログ集積回路設計技術（上）」、培風館、1990年

従来の差動トランスインピーダンス増幅器５０において、入力インピーダンスに着目する。差動入力インピーダンスＺＩＤは、前述した議論におけるＩｉｄ，Ｖｉｄから、ＺＩＤ＝Ｖｉｄ／Ｉｉｄにより求められる。前述した議論においてＲＦ・Ｉｉｄ＝（１＋１／ＧＤ）・Ｖｏｄ＝（１＋ＧＤ）・Ｖｉｄであるから、ＺＩＤ＝ＲＦ／（１＋ＧＤ）と導出される。
一方、従来の差動トランスインピーダンス増幅器５０に、同相電流信号が入力した場合を考える。この場合、非反転入力端子ＩＴと反転入力端子ＩＣには共に＋Ｉｉｃの入力電流信号があって、非反転入力端子ＩＴと反転入力端子ＩＣには共に＋Ｖｉｃの電圧が発生する。コア差動増幅器５１の同相電圧増幅率を−ＧＣとすると、非反転出力端子ＯＴと反転出力端子ＯＣには共に−Ｖｏｃの電圧が発生し、ＶｉｃとＶｏｃとの間には、Ｖｏｃ＝ＧＣ・Ｖｉｃの関係が成り立つ。帰還抵抗ＲＦ１，ＲＦ２における電圧降下は、それぞれ非反転入力端子ＩＴ−反転出力端子ＯＣ間電圧、反転入力端子ＩＣ−非反転出力端子ＯＴ間電圧に等しく、（１＋ＧＣ）・Ｖｉｃである。この値はＲＦ・Ｉｉｃと等しくなるはずであるので、同相入力インピーダンスＺＩＣ＝Ｖｉｃ／Ｉｉｃは、ＺＩＣ＝ＲＦ／（１＋ＧＣ）で表される。

この際、差動増幅器５１では、一般に、ＧＤが１に比べて充分大きな値となり、ＧＣが１に比べて充分小さい値となるよう設計されており、その結果、同相除去比（ＧＤ／ＧＣ）は極めて大きくなっている。こうしたＧＤ，ＧＣに関する性質を考慮すると、ＺＩＤはＲＦをＧＤで除した値とほぼ等しく、ＲＦに比べて小さい値となり、ＺＩＣはほぼＲＦに等しい値となる。

ここで、差動トランスインピーダンス増幅器５０に同相入力電流成分Ｉｉｃが入力された場合には、入力端子ＩＴおよびＩＣの電位がＺＩＣ・Ｉｉｃだけ増加することになる。また、ＺＩＣ≒ＲＦであることを考慮するとＲＦ・Ｉｉｃ程度と見積もられ、この変化量は差動入力電流成分Ｉｉｄが入力された場合の変化量ＺＩＤ・Ｉｉｄ≒ＲＦ・Ｉｉｄ／ＧＤに比べて極めて大きくなる。
このため、従来の差動トランスインピーダンス増幅器によれば、同相電流入力がある場合に増幅器が良好な特性を発揮する条件から逸脱しやすくなり、出力波形が歪みやすくなるなどの不具合が発生するという問題点があった。

本発明はこのような課題を解決するためのものであり、同相入力電流成分に対する耐性の大きな差動トランスインピーダンス増幅器を提供することを目的としている。

このような目的を達成するために、本発明にかかる差動トランスインピーダンス増幅器は、一対の入力端子から入力された入力電流信号の差動入力成分を、差動増幅用帰還抵抗の値に比例するトランスインピーダンス利得で差動出力電圧信号に変換し、一対の出力端子から出力する増幅器本体と、増幅器本体と並列するよう一対の入力端子に接続された同相増幅器と、一対の入力端子と同相増幅器の出力端子との間にそれぞれ接続された２つの同相増幅用帰還抵抗とを有し、入力電流信号の同相入力成分を、同相増幅用帰還抵抗の値に比例するトランスインピーダンス利得で同相出力電圧信号に変換して出力する同相トランスインピーダンス増幅器とを備えている。

この際、同相トランスインピーダンス増幅器を、ベース端子が一対の入力端子のうちの非反転入力端子に接続され、コレクタ端子が負荷抵抗を介して電源電位に接続され、エミッタ端子が第１のエミッタ抵抗を介して供給電位に接続された第２のトランジスタと、ベース端子が一対の入力端子のうちの反転入力端子に接続され、コレクタ端子が第２のトランジスタのコレクタ端子に接続され、エミッタ端子が第２のエミッタ抵抗を介して供給電位に接続された第３のトランジスタと、ベース端子が第２および第３のトランジスタのコレクタ端子に接続され、コレクタ端子が電源電位に接続され、エミッタ端子が第１の電流源を介して供給電位に接続された第１のトランジスタと、非反転入力端子と第１のトランジスタのエミッタ端子との間に接続された第１の同相増幅用帰還抵抗と、反転入力端子と第１のトランジスタのエミッタ端子との間に接続された第２の同相増幅用帰還抵抗とから構成してもよい。

あるいは、同相トランスインピーダンス増幅器を、ベース端子が一対の入力端子のうちの非反転入力端子に接続され、コレクタ端子が負荷抵抗を介して電源電位に接続され、エミッタ端子が第１のエミッタ抵抗を介して第２の電流源の入力端子に接続された第２のトランジスタと、ベース端子が一対の入力端子のうちの反転入力端子に接続され、コレクタ端子が第２のトランジスタのコレクタ端子に接続され、エミッタ端子が第２のエミッタ抵抗を介して第３の電流源の入力端子に接続された第３のトランジスタと、ベース端子が第２および第３のトランジスタのコレクタ端子に接続され、コレクタ端子が電源電位に接続され、エミッタ端子が第１の電流源を介して供給電位に接続された第１のトランジスタと、ベース端子が参照電位に接続され、コレクタ端子が電源電位に接続され、エミッタ端子が第３のエミッタ抵抗を介して第２の電流源の入力端子に接続された第４のトランジスタと、ベース端子が参照電位に接続され、コレクタ端子が電源電位に接続され、エミッタ端子が第４のエミッタ抵抗を介して第３の電流源の入力端子に接続された第５のトランジスタと、非反転入力端子と第１のトランジスタのエミッタ端子との間に接続された第１の同相増幅用帰還抵抗と、反転入力端子と第１のトランジスタのエミッタ端子との間に接続された第２の同相増幅用帰還抵抗とから構成し、第２および第３の電流源の出力端子をそれぞれ供給電位に接続するようにしてもよい。

本発明によれば、入力電流信号のうち、差動電流成分を減衰させることなく、同相電流成分を同相トランスインピーダンス増幅器に吸収することができる。これにより、従来のような差動増幅器と差動増幅用帰還抵抗のみで構成した差動トランスインピーダンス増幅器で生じたような、増幅器が良好な特性を発揮する条件から逸脱しやすくなり、出力波形が歪みやすくなる、などの不具合の発生を抑止することができる。このため、同相入力電流成分に対する耐性の大きな差動トランスインピーダンス増幅器を実現することが可能となる。

第１の実施の形態にかかる差動トランスインピーダンス増幅器の構成を示すブロック図である。 第１の実施の形態にかかる同相トランスインピーダンス増幅器の構成を示す回路図である。 同相トランスインピーダンス増幅器の動作（差動電流入力時）を示す説明図である。 同相トランスインピーダンス増幅器の動作（同相電流入力時）を示す他の説明図である。 第１の実施の形態にかかる差動トランスインピーダンス増幅器の同相入力耐性特性を示す説明図である。 第２の実施の形態にかかる同相トランスインピーダンス増幅器の構成を示す回路図である。 従来の差動トランスインピーダンス増幅器を示すブロック図である。 従来の差動トランスインピーダンス増幅器を示す回路図である。

次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかる差動トランスインピーダンス増幅器について説明する。図１は、第１の実施の形態にかかる差動トランスインピーダンス増幅器の構成を示すブロック図である。

この差動トランスインピーダンス増幅器１０は、非反転入力端子ＩＴと反転入力端子ＩＣとから入力された差動入力電流信号を、帰還抵抗の値に比例するトランスインピーダンス利得で差動出力電圧信号に変換し、非反転出力端子ＯＴと反転出力端子ＯＣとから出力する機能を有している。

本実施の形態は、差動トランスインピーダンス増幅器１０の増幅器本体１０Ａと並列するよう入力端子ＩＴ，ＩＣに接続された同相増幅器１３と、入力端子ＩＴ，ＩＣと同相増幅器１３の出力端子ＯＵＴとの間にそれぞれ接続された２つの同相増幅用帰還抵抗ＲＦ３，ＲＦ４とを有し、入力電流信号の同相入力成分を、同相増幅用帰還抵抗ＲＦ３，ＲＦ４の値に比例するトランスインピーダンス利得で同相出力電圧信号に変換して出力する同相トランスインピーダンス増幅器１２を設けたものである。

次に、図１を参照して、本実施の形態にかかる差動トランスインピーダンス増幅器の構成について詳細に説明する。
図１に示すように、この差動トランスインピーダンス増幅器１０には、主な回路部として、増幅器本体１０Ａと同相トランスインピーダンス増幅器１２が設けられている。

増幅器本体１０Ａは、非反転入力端子と反転出力端子との間に帰還抵抗（差動増幅用帰還抵抗）ＲＦ１が接続されるとともに、反転入力端子と非反転出力端子との間に帰還抵抗（差動増幅用帰還抵抗）ＲＦ２が接続された差動増幅器１１からなり、入力端子ＩＴ，ＩＣから入力された入力電流信号の差動入力成分を、帰還抵抗の値に比例するトランスインピーダンス利得で差動出力電圧信号に変換し、一対の出力端子から出力する機能を有している。増幅器本体１０Ａの具体例としては、例えば前述した図８の回路構成を用いてもよい。

同相トランスインピーダンス増幅器１２は、増幅器本体１０Ａと並列するよう入力端子ＩＴ，ＩＣに接続された同相増幅器１３と、入力端子ＩＴ，ＩＣと同相増幅器１３の出力端子ＯＵＴとの間にそれぞれ接続された帰還抵抗（第１の同相増幅用帰還抵抗）ＲＦ３と帰還抵抗（第２の同相増幅用帰還抵抗）ＲＦ４とを有し、入力電流信号の同相入力成分を、同相増幅用帰還抵抗ＲＦ３，ＲＦ４の値に比例するトランスインピーダンス利得で同相出力電圧信号に変換して出力する機能を有している。

図２は、第１の実施の形態にかかる同相トランスインピーダンス増幅器の構成を示す回路図である。
この同相トランスインピーダンス増幅器１２には、対をなすトランジスタ（第２のトランジスタ）Ｑ３１およびトランジスタ（第３のトランジスタ）Ｑ３２と、トランジスタ（第１のトランジスタ）Ｑ４０とが設けられている。

このうち、Ｑ３１は、ＮＰＮ型のバイポーラトランジスタからなり、ベース端子が入力端子のうちの非反転入力端子ＩＴに接続され、コレクタ端子が負荷抵抗ＲＬ３を介して電源電位ＶＣＣに接続され、エミッタ端子がエミッタ抵抗（第１のエミッタ抵抗）ＲＥ３１を介して接地電位（供給電位）ＶＥＥに接続されている。
また、Ｑ３２は、ＮＰＮ型のバイポーラトランジスタからなり、ベース端子が入力端子のうちの反転入力端子ＩＣに接続され、コレクタ端子がＱ３１のコレクタ端子に接続され、エミッタ端子がエミッタ抵抗（第２のエミッタ抵抗）ＲＥ３２を介してＶＥＥに接続されている。

また、Ｑ４０は、ＮＰＮ型のバイポーラトランジスタからなり、ベース端子がＱ３１，３２のコレクタ端子に接続され、コレクタ端子がＶＣＣに接続され、エミッタ端子が電流源ＩＳ４０（第１の電流源）を介してＶＥＥに接続されている。
そして、ＲＦ３が非反転入力端子ＩＴとＱ４０のエミッタ端子との間に接続され、ＲＦ４が反転入力端子ＩＣとＱ４０のエミッタ端子との間に接続されている。この同相増幅用帰還抵抗ＲＦ３，ＲＦ４の抵抗値は同じ値に設定する。

したがって、ＩＴとＩＣから入力された入力電流信号は、エミッタ接地増幅回路を構成するＱ３１，Ｑ３２でそれぞれ増幅される。ここで、これらＱ３１，Ｑ３２の出力電流は、Ｑ３１，Ｑ３２のコレクタ端子の接続点Ｐで合算されて負荷抵抗ＲＬ３を流れるため、これら出力電流の差動成分が相殺された上で反転増幅され、Ｑ４０には、入力電流信号のうち同相入力成分のみが入力される。
これにより、Ｑ４０では、入力電流信号の同相入力成分のみが増幅されるとともに、接続点Ｐの直流電圧がレベルシフトされて出力端子ＯＵＴであるエミッタ端子から出力され、この同相出力電圧がＲＦ３，ＲＦ４を介してＩＴとＩＣに帰還される。
同相トランスインピーダンス増幅器１２では、このようにして、同相反転増幅器の機能が実現されている。

［第１の実施の形態の動作］
次に、図３および図４を参照して、本実施の形態にかかる差動トランスインピーダンス増幅器１０の動作について説明する。図３は、同相トランスインピーダンス増幅器の動作（差動電流入力時）を示す説明図である。図４は、同相トランスインピーダンス増幅器の動作（同相電流入力時）を示す他の説明図である。

図３に示すように、同相トランスインピーダンス増幅器１２に差動電流入力＋Ｉｉｄ’，−Ｉｉｄ’があった場合、非反転入力端子ＩＴに入力された電流＋Ｉｉｄ’により入力電圧＋Ｖｉｄ’が発生し、反転入力端子ＩＣに入力された電流−Ｉｉｄ’により入力電圧−Ｖｉｄ’が発生するものとする。
ここで、同相増幅器１３の差動増幅率が理想的にゼロであるならば、出力端子ＯＵＴに電圧の変化は生じない。したがって、出力端子ＯＵＴは接地された状態と等価となるため、帰還抵抗ＲＦ３，ＲＦ４の電圧降下に注目すると、Ｖｉｄ’＝ＲＦ’・Ｉｉｄ’の関係が成り立つ。ここで、ＲＦ’は同相増幅用帰還抵抗ＲＦ３，ＲＦ４の抵抗値である。この際、同相トランスインピーダンス増幅器１２の差動入力インピーダンスＺＩＤ’をＶｉｄ’／Ｉｉｄ’で定義すれば、ＺＩＤ’＝ＲＦ’と表される。

また、図４に示すように、同相トランスインピーダンス増幅器１２に同相電流入力＋Ｉｉｃ’，＋Ｉｉｃ’があった場合、ＩＴおよびＩＣに入力された電流＋Ｉｉｃ’により入力電圧＋Ｖｉｃ’がそれぞれ発生するものとする。
ここで、同相増幅器１３が同相入力電圧を反転増幅することを考慮して、その同相増幅率を−ＧＣ’とすると、出力端子ＯＵＴにおける出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝−ＧＣ’・Ｖｉｃ’となる。このため、帰還抵抗ＲＦ３，ＲＦ４の電圧降下に注目すると、ＲＦ’・Ｉｉｃ’ ＝−（１＋１／ＧＣ’）・Ｖｏｕｔ＝（１＋ＧＣ’）・Ｖｉｃ’の関係が成り立つ。これから同相トランスインピーダンス利得Ｖｏｕｔ／Ｉｉｃ’は−ＲＦ’／（１＋１／ＧＣ’）と求まる。負号は反転増幅されることを表している。更に、同相トランスインピーダンス増幅器１２の同相入力インピーダンスＺＩＣ’をＶｉｃ’／Ｉｉｃ’で定義すれば、ＺＩＣ’＝ＲＦ’／（１＋ＧＣ’）と表される。

同相増幅器１３では、ＧＣ’が１に比べて充分大きな値となるよう設計されているので、同相トランスインピーダンス増幅器１２の同相入力インピーダンスＺＩＣ’はＲＦ’よりも小さくなるが、差動入力インピーダンスＺＩＤ’はほぼＲＦ’に等しい値となる。
このため、同相トランスインピーダンス増幅器１２では、増幅器本体１０Ａとは逆に、同相入力インピーダンスＺＩＣ’が小さくなり、差動入力インピーダンスＺＩＤ’が大きくなる。

本実施の形態にかかる差動トランスインピーダンス増幅器１０は、この性質を利用しており、同相電流成分Ｉｉｃが入力されても、同相入力インピーダンスの高い増幅器本体１０Ａには影響を与えず、入力インピーダンスの低い同相トランスインピーダンス増幅器１２によって吸収される。一方、差動電流成分Ｉｉｄが入力されると、入力インピーダンスの高い同相トランスインピーダンス増幅器１２には吸収されず、増幅器本体１０Ａに入力される。このため、従来のような差動増幅器と差動増幅用帰還抵抗のみで構成した差動トランスインピーダンス増幅器の場合に生じたような、増幅器が良好な特性を発揮する条件から逸脱しやすくなり、出力波形が歪みやすくなるなどの不具合は発生しなくなる。

図５は、第１の実施の形態にかかる差動トランスインピーダンス増幅器の同相入力耐性特性を示す説明図である。ここでは、差動トランスインピーダンス増幅器１０へ入力される直流同相入力電流値に対する入力端子電圧の変化量を、シミュレーションにより求めたものである。横軸は入力端子ＩＴ，ＩＣへの直流電流入力値、縦軸は入力端子ＩＴ，ＩＣの電圧値である。ただし、入力端子ＩＴ，ＩＣへの直流電流入力値の符号は、入力端子ＩＴ，ＩＣから電流を引き抜く向きを正に選んでいる。ここでは、同相増幅用帰還抵抗ＲＦ３，ＲＦ４の抵抗値ＲＦ’を４５０Ωとするとともに、同相増幅器１３の同相増幅率ＧＣ’を２．６程度に設定し、差動トランスインピーダンス増幅器１０の同相入力インピーダンスＺＩＣが１２０Ω程度になるよう設計した。

図７に示した従来の差動トランスインピーダンス増幅器の同相入力耐性特性２１と、本実施の形態にかかる差動トランスインピーダンス増幅器の同相入力耐性特性２２と比較すると、同相入力耐性特性２２の入力端子電圧の変動幅が、同相入力耐性特性２１に比べ、半分以下に抑圧できており、特に低入力側では抑圧の効果が顕著であることがわかる。これは、同相電流成分Ｉｉｃに対する入力耐性が、従来の構成の差動トランスインピーダンス増幅器に比べ、２倍以上に改善できることを示している。
なお、図５の説明図は入力端子ＩＴ，ＩＣから電流を引き抜く状態に対するものだが、これまでの議論が入力端子ＩＴ，ＩＣから電流を引き抜く状態に対しても、その逆に、入力端子ＩＴ，ＩＣに電流を注入する場合にも成り立つことから明白なように、入力端子ＩＴ，ＩＣに電流を注入する場合にも全く同様の効果が得られる。

［第１の実施の形態の効果］
このように、本実施の形態は、差動トランスインピーダンス増幅器１０の増幅器本体１０Ａと並列するよう入力端子ＩＴ，ＩＣに接続された同相増幅器１３と、入力端子ＩＴ，ＩＣと同相増幅器１３の出力端子ＯＵＴとの間にそれぞれ接続された２つの同相増幅用帰還抵抗ＲＦ３，ＲＦ４とを有し、入力電流信号の同相入力成分を、同相増幅用帰還抵抗ＲＦ３，ＲＦ４の値に比例するトランスインピーダンス利得で同相出力電圧信号に変換して出力する同相トランスインピーダンス増幅器を設けたので、入力電流信号のうち、差動電流成分Ｉｉｄを減衰させることなく、同相電流成分Ｉｉｃを吸収することができる。

これにより、従来のような差動増幅器と差動増幅用帰還抵抗のみで構成した差動トランスインピーダンス増幅器５０で生じたような、増幅器が良好な特性を発揮する条件から逸脱しやすくなり、出力波形が歪みやすくなる、などの不具合の発生を抑止することができる。このため、同相入力電流成分に対する耐性の大きな差動トランスインピーダンス増幅器を実現することが可能となる。

また、本実施の形態では、１つの増幅器本体１０Ａと並列して、１つの同相トランスインピーダンス増幅器１２を配置した場合を例として説明したが、これに限定されるものではなく、１つの増幅器本体１０Ａと並列して、複数の同相トランスインピーダンス増幅器１２を並列的に配置してもよい。これにより、入力端子ＩＴ，ＩＣにおける同相入力インピーダンスを一層低下させることができ、同相入力電流の吸収能力をより一層向上することができる。

［第２の実施の形態］
次に、図６を参照して、本発明の第２の実施の形態にかかる差動トランスインピーダンス増幅器１０について説明する。図６は、第２の実施の形態にかかる同相トランスインピーダンス増幅器の構成を示す回路図である。
第１の実施の形態では、図２に示したように、同相トランスインピーダンス増幅器１２をエミッタ接地増幅回路で構成した場合を例として説明した。本実施の形態では、同相トランスインピーダンス増幅器１２をエミッタ結合回路で構成した場合について説明する。

図６において、同相トランスインピーダンス増幅器１２には、エミッタ結合回路をなすトランジスタ（第２のトランジスタ）Ｑ３１およびトランジスタ（第４のトランジスタ）Ｑ３３と、エミッタ結合回路をなすトランジスタ（第３のトランジスタ）Ｑ３２およびトランジスタ（第５のトランジスタ）Ｑ３４と、トランジスタ（第１のトランジスタ）Ｑ４０と、出力端子がそれぞれ接地電位ＶＥＥに接続された電流源（第２の電流源）ＩＳ３１、電流源（第３の電流源）ＩＳ３２、電流源（第１の電流源）ＩＳ４０が設けられている。

このうち、Ｑ３１は、ＮＰＮ型のバイポーラトランジスタからなり、ベース端子が非反転入力端子ＩＴに接続され、コレクタ端子が負荷抵抗ＲＬ３を介して電源電位ＶＣＣに接続され、エミッタ端子がエミッタ抵抗（第１のエミッタ抵抗）ＲＥ３１を介してＩＳ３１の入力端子に接続されている。
また、Ｑ３２は、ＮＰＮ型のバイポーラトランジスタからなり、ベース端子が反転入力端子ＩＣに接続され、コレクタ端子がＱ３１のコレクタ端子に接続され、エミッタ端子がエミッタ抵抗（第２のエミッタ抵抗）ＲＥ３２を介してＩＳ３２の入力端子に接続されている。

また、Ｑ３３は、ＮＰＮ型のバイポーラトランジスタからなり、ベース端子が参照電位ＶＲＥＦ（ＶＣＣ＞ＶＲＥＦ＞ＶＥＥ）に接続され、コレクタ端子がＶＣＣに接続され、エミッタ端子がエミッタ抵抗（第３のエミッタ抵抗）ＲＥ３３を介してＩＳ３１の入力端子に接続されている。
また、Ｑ３４は、ＮＰＮ型のバイポーラトランジスタからなり、ベース端子がＶＲＥＦに接続され、コレクタ端子がＶＣＣに接続され、エミッタ端子がエミッタ抵抗（第４のエミッタ抵抗）ＲＥ３４を介してＩＳ３２の入力端子に接続されている。

また、Ｑ４０は、ＮＰＮ型のバイポーラトランジスタからなり、ベース端子がＱ３１，Ｑ３２のコレクタ端子に接続され、コレクタ端子がＶＣＣに接続され、エミッタ端子がＩＳ４０を介してＶＥＥに接続されている。
そして、帰還抵抗（第１の同相増幅用帰還抵抗）ＲＦ３が、非反転入力端子ＩＴとＱ４０のエミッタ端子との間に接続されているとともに、帰還抵抗（第２の同相増幅用帰還抵抗）ＲＦ４が、反転入力端子ＩＣとＱ４０のエミッタ端子との間に接続されている。
なお、参照電位ＶＲＥＦは公知の電圧発生回路を用いて、ＶＣＣとＶＥＥの中間の適切な電位を生成する。このとき、参照電位ＶＲＥＦの電位を、入力端子ＩＴ，ＩＣの電位とほぼ同電位になるように選択すると、トランジスタ（第２のトランジスタ）Ｑ３１およびトランジスタ（第４のトランジスタ）Ｑ３３から成るエミッタ結合回路と、トランジスタ（第３のトランジスタ）Ｑ３２およびトランジスタ（第５のトランジスタ）Ｑ３４から成るエミッタ結合回路が、入力端子ＩＴ，ＩＣの入力値に対して最も広い動作範囲を示すようにすることができる。

増幅器本体１０Ａとして、前述した図８のような回路構成を採用した場合、図２の同相トランスインピーダンス増幅器１２の構成によれば、増幅器本体１０Ａと同相トランスインピーダンス増幅器１２との間で入力端子電圧に差が生じてしまうため、入力端子を共通接続することが難しい。

本実施の形態にかかる同相トランスインピーダンス増幅器１２の回路構成によれば、図６のうち破線で囲った回路Ａが、図２の同相トランスインピーダンス増幅器１２と共通の回路構成をなしているとともに、図８の増幅器本体１０Ａと同様に、Ｑ３１，Ｑ３２のエミッタ端子側にＲＥ３１、ＲＥ３２を介して電流源ＩＳ３１、ＩＳ３２が設けられている。
このため、図８の増幅器本体１０Ａの入力端子電圧に相当する電圧値を、同相トランスインピーダンス増幅器１２の入力端子で発生させることができる。

［第２の実施の形態の効果］
このように、本実施の形態では、同相トランスインピーダンス増幅器１２において、ＩＴとＩＣから入力された差動入力電流信号を増幅する増幅回路として、増幅器本体１０Ａにおいて利用されているものと同様のエミッタ結合回路を用いるようにしたので、同相トランスインピーダンス増幅器１２の入力端子において、増幅器本体１０Ａの入力端子電圧に相当する電圧値を発生させることができる。
したがって、増幅器本体１０Ａと同相トランスインピーダンス増幅器１２の入力端子とを共通接続することができ、結果として、増幅器本体１０Ａに対して並列接続が容易な同相トランスインピーダンス増幅器１２を実現できる。

［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。

例えば、図２に示した同相トランスインピーダンス増幅器１２の回路図において、エミッタ抵抗ＲＥ３1，ＲＥ３２の抵抗の値は、同相トランスインピーダンス増幅器１２が必要とする利得、帯域、線形性等の仕様により適切な値を選択する。その際、エミッタ抵抗ＲＥ３1，ＲＥ３２の抵抗の値をゼロとすることも可能であり、その場合、トランジスタＱ３１，Ｑ３２のエミッタ端子は、直接接地電位ＶＥＥに接続される。また、電流源ＩＳ４０は、抵抗で代用することが可能である。

同様に、図６に示した同相トランスインピーダンス増幅器１２の回路図において、エミッタ抵抗ＲＥ３1，ＲＥ３２，ＲＥ３３，ＲＥ３４の抵抗の値についても、同相トランスインピーダンス増幅器１２が必要とする利得、帯域、線形性等の仕様により適切な値が選択される。その際、エミッタ抵抗ＲＥ３1，ＲＥ３２，ＲＥ３３，ＲＥ３４の抵抗の値をゼロとすることも可能であり、その場合、トランジスタＱ３１およびＱ３３のエミッタ端子はともに電流源ＩＳ３１の入力端子に直接接続され、トランジスタＱ３２，Ｑ３４のエミッタ端子はともに電流源ＩＳ３２の入力端子に直接接続される。また、電流源ＩＳ３１，ＩＳ３２，ＩＳ４０は、抵抗で代用することが可能である。

また、各実施の形態では、同相増幅器１３や差動増幅器１１をＮＰＮ型のバイポーラトランジスタで構成した場合を例として説明したが、これに限定されるものではなく、電源電圧ＶＣＣと接地電位ＶＥＥの電圧値を変更して、ＰＮＰ型のバイポーラトランジスタで構成してもよい。また、バイポーラトランジスタに代えて、Ｎ型あるいはＰ型のＭＯＳＦＥＴに代表される電界効果トランジスタを用いてもよい。

１０…差動トランスインピーダンス増幅器、１０Ａ…増幅器本体、１１…差動増幅器、１２…同相トランスインピーダンス増幅器、１３…同相増幅器、ＲＦ１，ＲＦ２…帰還抵抗（差動増幅用）、ＲＦ３…帰還抵抗（第１の同相増幅用帰還抵抗）、ＲＦ４…帰還抵抗（第２の同相増幅用帰還抵抗）、Ｑ３１…トランジスタ（第２のトランジスタ）、Ｑ３２…トランジスタ（第３のトランジスタ）、Ｑ３３…トランジスタ（第４のトランジスタ）、Ｑ３４…トランジスタ（第５のトランジスタ）、Ｑ４０…トランジスタ（第１のトランジスタ）、ＲＬ３…負荷抵抗、ＲＥ３１…エミッタ抵抗（第１のエミッタ抵抗）、ＲＥ３２…エミッタ抵抗（第２のエミッタ抵抗）、ＲＥ３３…エミッタ抵抗（第３のエミッタ抵抗）、ＲＥ３４…エミッタ抵抗（第４のエミッタ抵抗）、ＩＳ３１…電流源（第２の電流源）、ＩＳ３２…電流源（第３の電流源）、ＩＳ４０…電流源（第１の電流源）、ＩＴ…非反転入力端子、ＩＣ…反転入力端子、ＯＴ…非反転出力端子、ＯＣ…反転出力端子、ＯＵＴ…出力端子、ＶＣＣ…電源電位、ＶＥＥ…接地電位（供給電位）、ＶＲＥＦ…参照電位。

Claims (3)

1. 一対の入力端子から入力された入力電流信号の差動入力成分を、差動増幅用帰還抵抗の値に比例するトランスインピーダンス利得で差動出力電圧信号に変換し、一対の出力端子から出力する増幅器本体と、
   前記増幅器本体と並列するよう前記一対の入力端子に接続された同相増幅器と、前記一対の入力端子と前記同相増幅器の出力端子との間にそれぞれ接続された２つの同相増幅用帰還抵抗とを有し、前記入力電流信号の同相入力成分を、前記同相増幅用帰還抵抗の値に比例するトランスインピーダンス利得で同相出力電圧信号に変換して出力する同相トランスインピーダンス増幅器と
   を備えることを特徴とする差動トランスインピーダンス増幅器。
2. 請求項１に記載の差動トランスインピーダンス増幅器において、
   前記同相トランスインピーダンス増幅器は、
   ベース端子が前記一対の入力端子のうちの非反転入力端子に接続され、コレクタ端子が負荷抵抗を介して電源電位に接続され、エミッタ端子が第１のエミッタ抵抗を介して供給電位に接続された第２のトランジスタと、
   ベース端子が前記一対の入力端子のうちの反転入力端子に接続され、コレクタ端子が前記第２のトランジスタのコレクタ端子に接続され、エミッタ端子が第２のエミッタ抵抗を介して前記供給電位に接続された第３のトランジスタと、
   ベース端子が前記第２および第３のトランジスタのコレクタ端子に接続され、コレクタ端子が前記電源電位に接続され、エミッタ端子が第１の電流源を介して前記供給電位に接続された第１のトランジスタと、
   前記非反転入力端子と前記第１のトランジスタのエミッタ端子との間に接続された第１の同相増幅用帰還抵抗と、
   前記反転入力端子と前記第１のトランジスタのエミッタ端子との間に接続された第２の同相増幅用帰還抵抗と
   を備えることを特徴とする差動トランスインピーダンス増幅器。
3. 請求項１に記載の差動トランスインピーダンス増幅器において、
   前記同相トランスインピーダンス増幅器は、
   ベース端子が前記一対の入力端子のうちの非反転入力端子に接続され、コレクタ端子が負荷抵抗を介して電源電位に接続され、エミッタ端子が第１のエミッタ抵抗を介して第２の電流源の入力端子に接続された第２のトランジスタと、
   ベース端子が前記一対の入力端子のうちの反転入力端子に接続され、コレクタ端子が前記第２のトランジスタのコレクタ端子に接続され、エミッタ端子が第２のエミッタ抵抗を介して第３の電流源の入力端子に接続された第３のトランジスタと、
   ベース端子が前記第２および第３のトランジスタのコレクタ端子に接続され、コレクタ端子が前記電源電位に接続され、エミッタ端子が第１の電流源を介して供給電位に接続された第１のトランジスタと、
   ベース端子が参照電位に接続され、コレクタ端子が前記電源電位に接続され、エミッタ端子が第３のエミッタ抵抗を介して前記第２の電流源の入力端子に接続された第４のトランジスタと、
   ベース端子が参照電位に接続され、コレクタ端子が前記電源電位に接続され、エミッタ端子が第４のエミッタ抵抗を介して前記第３の電流源の入力端子に接続された第５のトランジスタと、
   前記非反転入力端子と前記第１のトランジスタのエミッタ端子との間に接続された第１の同相増幅用帰還抵抗と、
   前記反転入力端子と前記第１のトランジスタのエミッタ端子との間に接続された第２の同相増幅用帰還抵抗と
   を備え、
   前記第２および前記第３の電流源の出力端子がそれぞれ前記供給電位に接続されている
   ことを特徴とする差動トランスインピーダンス増幅器。

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