JP2008034615A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】オン抵抗やウェルのコンタクト抵抗を増加させることなく、ストライプコンタクト構造を有するトレンチゲート型のＭＯＳ型半導体装置を微細化すること。
【解決手段】ｐウェル領域２３を貫通する複数のトレンチ２５をストライプ状に形成する。基板表面の鉛直方向に対してトレンチ２５の長手方向に１０度以上３０度以下の角度で傾く斜め方向からｐウェル領域２３に選択的に砒素等をイオン注入し、活性化させてｎ⁺ソース領域を形成する。基板表面の鉛直方向からｐウェル領域２３に選択的にホウ素等を注入し、活性化させてｐ⁺ウェルコンタクト領域を形成する。その際、通常の加速電圧でイオン注入を行った後、それよりも低い加速電圧で追加のイオン注入を行う。
【選択図】図６

Description

この発明は、半導体装置の製造方法に関し、特にトレンチゲート構造を有する半導体装置の製造方法に関する。

トレンチゲート構造を有する半導体装置の１つにトレンチゲート型ＭＯＳＦＥＴ（金属−酸化膜−半導体構造の絶縁ゲート型電界効果トランジスタ）がある。図１４は、従来のｎチャネル型のトレンチゲート型ＭＯＳＦＥＴの要部を示す断面図である。図１４において、符号１は、ドレイン領域となるｎ半導体基板である。符号２は、ドリフト領域となるｎ^-エピタキシヤル層である。

符号３はｐウェル領域であり、符号４はｎ⁺ソース領域であり、符号５はトレンチである。符号６はゲート酸化膜であり、符号７はゲート電極であり、符号８はｐ⁺ウェルコンタクト領域である。符号９はソース電極であり、符号１０はドレイン電極であり、符号１１は層間絶縁膜である。

図１４に示す構成のトレンチゲート型ＭＯＳＦＥＴでは、微細化してセルピッチを縮小すると、ｎ⁺ソース領域４とソース電極９の接触面積が小さくなるため、ソースのコンタクト抵抗が増加するという問題が生じる。この問題を解決する手段として、ストライプコンタクト構造が提案されている（例えば、特許文献１、特許文献２参照。）。この構造によれば、微細化によって、隣り合うトレンチ５の間の領域（以下、トレンチ間領域とする）の幅が狭くなり、マスクのずれが生じた場合でも、ソース電極９をｎ⁺ソース領域４に十分に接触させることができる。

図１５は、従来のストライプコンタクト構造を有するｎチャネル型のトレンチゲート型ＭＯＳＦＥＴを示す平面図である。図１５では、基板表面上の絶縁膜やソース電極は、省略されている。図１６および図１７は、それぞれ、図１５の切断線Ａ−ＡおよびＢ−Ｂにおける構成を示す断面図である。図１５に示すように、トレンチ５は、ストライプ状に配置されている。トレンチ間領域には、トレンチ５の短手方向に伸びるｎ⁺ソース領域４と、トレンチ５の短手方向に伸びるｐ⁺ウェルコンタクト領域８が、トレンチ５の長手方向に交互に配置されている。

トレンチ間領域の、ｎ⁺ソース領域４およびｐ⁺ウェルコンタクト領域８の下には、ｐウェル領域３（図１６、図１７参照）が設けられている。隣り合うトレンチ間領域において、ｎ⁺ソース領域４は、トレンチ５を挟んで隣り合っている。ｐ⁺ウェルコンタクト領域８についても、同様である。

従って、図１６に示すように、トレンチ５の短手方向に平行なある切断線（Ａ−Ａ）で切断した断面では、ｎ⁺ソース領域４のみがｐウェル領域３の上に出現し、ソース電極９は、ｎ⁺ソース領域４にのみ接触する。また、図１７に示すように、トレンチ５の短手方向に平行な別の切断線（Ｂ−Ｂ）で切断した断面では、ｐ⁺ウェルコンタクト領域８のみがｐウェル領域３の上に出現する。そして、ソース電極９は、ｐ⁺ウェルコンタクト領域８にのみ接触する。

図１８は、従来のストライプコンタクト構造のソース領域を形成する工程を示す断面図であり、図１５の切断線Ｃ−Ｃにおける断面を示す。図１８に示すように、従来は、ソース領域を形成する際のイオン注入において、砒素（Ａｓ）を基板表面に対して垂直に入射させている。なお、図１８において、符号１２は、レジストマスクであり、符号１３は、スクリーン酸化膜である。また、砒素のイオン注入後の活性加熱処理によって形成されるｎ⁺ソース領域４、およびソース領域の形成後のホウ素（Ｂ）のイオン注入および活性加熱処理によって形成されるｐ⁺ウェルコンタクト領域８を、それぞれ、仮想線（二点鎖線）で示す。

また、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＭＯＳＦＥＴを製造する際に、半導体基板の表面に対して斜めの方向からイオンを入射させる斜めイオン注入法によって、ゲート電極を自己整合マスクとして低濃度ドレイン領域を形成する方法が公知である（例えば、特許文献３参照。）。この方法によれば、低濃度ドレイン領域が深さ方向に関して台形状に広がって形成されるので、低濃度ドレイン領域がゲート電極の下にあたる部分にも食い込むようにオーバーラップして形成される。

特開２０００−２５２４６８号公報（図５、段落番号［００２３］〜［００２４］） 特開平８−１６７７１１号公報（図１７〜図１９、段落番号［００７１］〜［００７６］） 特開平７−１６１９８５号公報（図２（ａ）、段落番号［００１１］〜［００１２］）

しかしながら、上述したように、従来、ストライプコンタクト構造のソース領域を形成する際に基板表面に対して垂直に砒素を入射させているため、その後のホウ素のイオン注入および活性加熱処理によってホウ素が大きく拡散し、ソース領域の底部がマスクの幅よりも狭くなる。これによって、有効となるチャネル幅が狭くなり、オン抵抗が増大する。これを防ぐため、ウェルコンタクト領域を狭くすると、基板表面でのウェルコンタクト領域とソース電極の接触面積が小さくなるため、ウェルのコンタクト抵抗が増加するという問題が生じる。

この発明は、上述した従来技術による問題点を解消するため、オン抵抗を増加させることなく、ストライプコンタクト構造を有するトレンチゲート型のＭＯＳ型半導体装置を微細化することができる半導体装置の製造方法を提供することを目的とする。また、この発明は、ウェルのコンタクト抵抗を増加させることなく、ストライプコンタクト構造を有するトレンチゲート型のＭＯＳ型半導体装置を微細化することができる半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、ストライプ状に配置された複数のトレンチの間の領域に第１導電型のウェル領域を有し、該ウェル領域上に第２導電型のソース領域と第１導電型のウェルコンタクト領域を有し、前記ソース領域および前記ウェルコンタクト領域がともに前記トレンチの短手方向に伸び、かつ前記トレンチの長手方向に交互に配置された構成の半導体装置を製造する半導体装置の製造方法において、半導体基板に前記ウェル領域を形成するウェル形成工程と、前記ウェル領域を貫通する複数の前記トレンチを形成するトレンチ形成工程と、基板表面の垂直方向に対して前記トレンチの長手方向に傾く斜め方向から前記ウェル領域に選択的に第２導電型不純物イオンを注入する第１のイオン注入工程と、熱処理を行って前記第２導電型不純物イオンを活性化させて前記ソース領域を形成する第１の熱処理工程と、基板表面の垂直方向から前記ウェル領域に選択的に第１導電型不純物イオンを注入する第２のイオン注入工程と、熱処理を行って前記第１導電型不純物イオンを活性化させて前記ウェルコンタクト領域を形成する第２の熱処理工程と、を含むことを特徴とする。

この請求項１の発明によれば、ソース領域を形成する際に、第２導電型不純物イオンを、基板表面の垂直方向に対してトレンチの長手方向に傾く斜め方向から注入するので、後にウェルコンタクト領域を形成する際に、ウェルコンタクト領域が横方向、すなわちソース領域側へ広がるのを抑制することができる。従って、有効なチャネル幅が減少するのを防ぐことができるので、オン抵抗が上昇するのを防ぐことができる。

また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記第１のイオン注入工程では、基板表面の垂直方向に対して１０度以上３０度以下の角度をなす斜め方向から第２導電型不純物イオンを注入することを特徴とする。

この請求項２の発明によれば、ウェルコンタクト領域の横方向への広がり具合と、斜めイオン注入時の加速電圧との関係から、適当な角度で第２導電型不純物イオンを注入することができる。第２導電型不純物イオンを斜めイオン注入する際、基板表面の垂直方向に対する注入角度が大きくなるのに伴って、ウェルコンタクト領域の横方向への広がり（図１２参照、同図のΔｄ）が減少するが、その減少量は少なくなる（図１３参照）。一方、第２導電型不純物イオンの注入角度が大きくなるのに伴って、必要な加速電圧は高くなる。これらの兼ね合いより、斜めイオン注入時の角度は、１０度以上３０度以下であるのが適当である。

また、請求項３の発明にかかる半導体装置の製造方法は、請求項１または２に記載の発明において、前記第１のイオン注入工程では、前記ウェル領域の、前記ウェルコンタクト領域が形成される領域を被覆し、かつ前記ソース領域が形成される領域を露出させたマスクを形成し、該マスクによって前記ウェル領域に選択的に第２導電型不純物イオンを注入することを特徴とする。

また、請求項４の発明にかかる半導体装置の製造方法は、請求項１〜３のいずれか一つに記載の発明において、前記第２のイオン注入工程では、第１の加速電圧で第１導電型不純物イオンを注入した後、前記第１の加速電圧よりも低い第２の加速電圧で第１導電型不純物イオンを注入することを特徴とする。

この請求項４の発明によれば、第２の加速電圧で第１導電型不純物イオンの追加注入を行うことによって、基板表面におけるウェルコンタクト領域の露出面を広げることができる。従って、第１のイオン注入工程における第２導電型不純物イオンの斜めイオン注入の影響によって基板表面におけるウェルコンタクト領域の露出面が狭くなるのを防ぐことができるので、ウェルのコンタクト抵抗が上昇するのを防ぐことができる。また、第１の加速電圧で注入される第１導電型不純物イオンは、ウェルコンタクト領域とソース電極との接触面近傍よりも深い位置に拡散するので、ウェルのコンタクト抵抗に寄与しない。従って、第１の加速電圧でのイオン注入時のドーズ量を低くすることができるので、そのようにすることによって、ウェルコンタクト領域の横方向への広がりをより少なくすることができる。

また、請求項５の発明にかかる半導体装置の製造方法は、請求項１〜４のいずれか一つに記載の発明において、前記第２のイオン注入工程では、前記ソース領域を被覆し、かつ前記ウェル領域の、前記ウェルコンタクト領域が形成される領域を露出させたマスクを形成し、該マスクによって前記ウェル領域に選択的に第１導電型不純物イオンを注入することを特徴とする。

また、請求項６の発明にかかる半導体装置の製造方法は、請求項１〜５のいずれか一つに記載の発明において、前記トレンチ形成工程と前記第１のイオン注入工程の間に、前記トレンチ内にゲート絶縁膜とゲート電極を形成するゲート形成工程、をさらに含むことを特徴とする。

また、請求項７の発明にかかる半導体装置の製造方法は、請求項１〜６のいずれか一つに記載の発明において、前記第２の熱処理工程の後に、前記ソース領域と前記ウェルコンタクト領域の両方に接触するソース電極を形成する電極形成工程、をさらに含むことを特徴とする。

本発明にかかる半導体装置の製造方法によれば、オン抵抗を増加させることなく、ストライプコンタクト構造を有するトレンチゲート型のＭＯＳ型半導体装置の微細化を図ることができるという効果を奏する。また、ウェルのコンタクト抵抗を増加させることなく、ストライプコンタクト構造を有するトレンチゲート型のＭＯＳ型半導体装置の微細化を図ることができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

この実施の形態において作製される半導体装置は、例えばストライプコンタクト構造を有するｎチャネル型のトレンチゲート型ＭＯＳＦＥＴであり、その構成は、図１５〜図１７に示す従来のストライプコンタクト構造のＭＯＳＦＥＴと同様である。図１〜図１０は、この発明の実施の形態にかかる半導体装置の製造方法の工程を順に示す断面図である。これらの図のうち、図１〜図５は、図１５の切断線Ａ−ＡまたはＢ−Ｂにおける構成を示し、図６〜図９は、図１５の切断線Ｃ−Ｃにおける構成を示し、図１０は、図１５の切断線Ａ−Ａにおける構成を示す。

まず、ドレイン領域となるｎ半導体基板２１上に、ドリフト領域となるｎ^-エピタキシヤル層２２をエピタキシャル成長させる（図１）。その際、ｎ^-エピタキシヤル層２２の不純物濃度は、例えば１×１０¹⁶ｃｍ^-3である。次いで、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）プロセスにより基板表面を選択酸化し、フィールド酸化膜４１を形成する。その後、熱拡散技術等により、ｎ^-エピタキシヤル層２２の表面層にチャネル領域となるｐウェル領域２３を形成するとともに、基板表面にマスク酸化膜４２を形成する（図２）。

次いで、基板表面にレジストを塗布し、フォトリソグラフィおよびマスク酸化膜４２のエッチングを行って、マスク酸化膜４２をトレンチ形成パターンにする。このマスク酸化膜４２をマスクとしてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などの異方性ドライエッチングを行って、ｐウェル領域２３を貫通してｎ^-エピタキシヤル層２２に達する深さのトレンチ２５を形成する（図３）。

次いで、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）等のソフトエッチングや犠牲酸化処理を行って、トレンチエッチングの際に生じた表面の荒れを平坦化する。その後、マスク酸化膜４２を除去する（図４）。次いで、トレンチ２５の内側および基板表面を酸化して、ゲート酸化膜２６を形成する。その後、例えばドープトポリシリコンを堆積して、トレンチ２５内をゲート電極２７で埋める。そして、ゲート電極２７の一部を除いて、ゲート電極２７の、基板表面よりも上の部分を除去する（図５）。

次いで、基板表面のゲート酸化膜２６を除去した後、基板表面にスクリーン酸化膜４３を形成する。これは、後の工程でソース領域やウェルコンタクト領域を形成する際に、それらの深さを制御するためである。次いで、基板表面にレジストを塗布し、フォトリソグラフィによりｐウェル領域２３の、ウェルコンタクト領域が形成される領域を被覆し、かつソース領域が形成される領域を露出させたレジストマスク４４を形成する。

次いで、ｐウェル領域２３に選択的に第２導電型の不純物イオンとして例えば砒素を注入する（図６）。その際、基板表面の垂直方向に対してトレンチ２５の長手方向（図６の左右方向）の一方の側に傾く斜め方向（図６の右下がりの矢印で示す方向）と他方の側に傾く斜め方向（図６の左下がりの矢印で示す方向）の二方向から、砒素等を注入する。注入角度は、基板表面の垂直方向に対して１０度以上３０度以下の範囲の角度、例えば２０度とする。

また、この斜めイオン注入により形成されるソース領域の深さを、基板表面に対して砒素等を垂直に注入したときに形成される従来のソース領域の深さと同じにする場合には、加速電圧を、従来の場合の１０％程度増やした電圧とすればよい。次いで、熱処理を行い、砒素を拡散および活性化させて、ｐウェル領域２３の表面層にｎ⁺ソース領域２４を選択的に形成する（図７）。

レジストマスク４４を除去した後、基板表面に再びレジストを塗布し、フォトリソグラフィによりｎ⁺ソース領域２４を被覆し、かつｐウェル領域２３の、ウェルコンタクト領域が形成される領域を露出させたレジストマスク４５を形成する。そして、ｐウェル領域２３に選択的に第１導電型の不純物イオンとして例えばホウ素を基板表面の垂直方向から注入する。このときの加速電圧は、従来と同様である。続いて、加速電圧を例えば２０ｋｅＶに下げて、低加速でホウ素の追加注入を行う（図８）。

次いで、熱処理を行い、ホウ素を拡散および活性化させて、ｐウェル領域２３の、ｎ⁺ソース領域２４に挟まれた領域の表面層にｐ⁺ウェルコンタクト領域２８を形成する（図９）。図９に示すように、ｐ⁺ウェルコンタクト領域２８は、基板表面において広がり、かつ深くなるに連れて狭くなる形状となる（図１２も参照）。ホウ素に代えて、第１導電型の不純物イオンとしてフッ化ホウ素（ＢＦ₂）を用いてもよい。

レジストマスク４５を除去した後、ゲート電極２７の上に層間絶縁膜３１を形成する。さらにその上にソース電極２９と、図には現われていない金属ゲート電極を形成する。また、ｎ半導体基板２１の裏面にドレイン電極３０を形成する（図１０）。以上のようにして、ＭＯＳＦＥＴが完成する。

図１１は、上述した実施の形態の製造方法によりソース領域を形成する工程を示す断面図であり、図１５の切断線Ｃ−Ｃに相当する断面を示す。図１１に示すように、実施の形態では、ソース領域を形成する際のイオン注入において、基板表面の垂直方向に対してトレンチの長手方向に傾く斜め方向から基板表面に砒素等を入射させている。それによって、後にｐ⁺ウェルコンタクト領域２８を形成する際に、ホウ素等が横方向に拡散するのを抑制し、仮想線（二点鎖線）で示すように、ｐ⁺ウェルコンタクト領域２８がｎ⁺ソース領域２４側へ広がるのを抑制することができる。

ここで、ｎ⁺ソース領域２４を形成するためのイオン注入時の注入角度が、基板表面の垂直方向に対して１０度以上３０度以下の範囲であるのが適当である理由について説明する。図１２は、ｐ⁺ウェルコンタクト領域２８の形状を示す断面図である。図１２に示すように、ｐ⁺ウェルコンタクト領域２８の、レジストマスク４４の終端からｎ⁺ソース領域２４側への広がり量をΔｄとする。

図１３は、このΔｄとソース領域を形成するためのイオン注入時の注入角度との関係を示す特性図である。図１３より、注入角度が大きくなるのに伴って、ｐ⁺ウェルコンタクト領域２８の横方向への広がり量Δｄが減少するが、その減少量が少なくなるのがわかる。ところで、イオン注入時の注入角度が大きくなると、加速電圧を高くする必要がある。これらの兼ね合いより、斜めイオン注入時の角度は、１０度以上３０度以下であるのが適当である。

以上説明したように、実施の形態によれば、ｐ⁺ウェルコンタクト領域２８の横方向への広がりを抑制することができるので、有効なチャネル幅が減少するのを防ぐことができる。従って、オン抵抗が上昇するのを防ぐことができる。

また、実施の形態によれば、基板表面においてｐ⁺ウェルコンタクト領域２８を広げることができるので、砒素の斜めイオン注入の影響によって基板表面におけるｐ⁺ウェルコンタクト領域２８の露出面が狭くなるのを防ぐことができる。従って、ウェルのコンタクト抵抗が上昇するのを防ぐことができる。

さらに、実施の形態によれば、従来同様の加速電圧で注入されたホウ素イオンは、ｐ⁺ウェルコンタクト領域２８とソース電極２９との接触面近傍よりも深い位置に拡散するので、ウェルのコンタクト抵抗に寄与しない。従って、従来同様の加速電圧でホウ素イオンを注入する際のドーズ量を低くすることができるので、ｐ⁺ウェルコンタクト領域２８の横方向への広がりをより少なくすることができる。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した数値などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置の製造方法は、トレンチゲート構造を有する半導体装置を製造するのに有用であり、特に、ストライプ状に配置されたトレンチゲート構造のトレンチ間領域においてソース領域とウェルコンタクト領域がトレンチの長手方向に交互に配置された構造を有するトレンチゲート型パワーＭＯＳＦＥＴに適している。

この発明の実施の形態にかかる半導体装置の製造方法の工程を示す断面図である。 この発明の実施の形態にかかる半導体装置の製造方法の工程を示す断面図である。 この発明の実施の形態にかかる半導体装置の製造方法の工程を示す断面図である。 この発明の実施の形態にかかる半導体装置の製造方法の工程を示す断面図である。 この発明の実施の形態にかかる半導体装置の製造方法の工程を示す断面図である。 この発明の実施の形態にかかる半導体装置の製造方法の工程を示す断面図である。 この発明の実施の形態にかかる半導体装置の製造方法の工程を示す断面図である。 この発明の実施の形態にかかる半導体装置の製造方法の工程を示す断面図である。 この発明の実施の形態にかかる半導体装置の製造方法の工程を示す断面図である。 この発明の実施の形態にかかる半導体装置の製造方法の工程を示す断面図である。 この発明の実施の形態にかかる半導体装置の製造方法によりソース領域を形成する工程を示す断面図である。 この発明の実施の形態にかかる半導体装置の製造方法により形成されるウェルコンタクト領域の形状を示す断面図である。 この発明の実施の形態にかかる半導体装置の製造方法により形成されるウェルコンタクト領域の広がり量Δｄとソース領域を形成するためのイオン注入時の注入角度との関係を示す特性図である。 従来のトレンチゲート型ＭＯＳＦＥＴの要部を示す断面図である。 従来のストライプコンタクト構造を有するトレンチゲート型ＭＯＳＦＥＴを示す平面図である。 図１５の切断線Ａ−Ａにおける構成を示す断面図である。 図１５の切断線Ｂ−Ｂにおける構成を示す断面図である。 従来のストライプコンタクト構造のソース領域を形成する工程を示す断面図である。

符号の説明

２１ ｎ半導体基板
２３ ｐウェル領域
２４ ｎ⁺ソース領域
２５ トレンチ
２６ ゲート酸化膜
２７ ゲート電極
２８ ｐ⁺ウェルコンタクト領域
２９ ソース電極
４４，４５ レジストマスク

Claims (7)

1. ストライプ状に配置された複数のトレンチの間の領域に第１導電型のウェル領域を有し、該ウェル領域上に第２導電型のソース領域と第１導電型のウェルコンタクト領域を有し、前記ソース領域および前記ウェルコンタクト領域がともに前記トレンチの短手方向に伸び、かつ前記トレンチの長手方向に交互に配置された構成の半導体装置を製造する半導体装置の製造方法において、
   半導体基板に前記ウェル領域を形成するウェル形成工程と、
   前記ウェル領域を貫通する複数の前記トレンチを形成するトレンチ形成工程と、
   基板表面の垂直方向に対して前記トレンチの長手方向に傾く斜め方向から前記ウェル領域に選択的に第２導電型不純物イオンを注入する第１のイオン注入工程と、
   熱処理を行って前記第２導電型不純物イオンを活性化させて前記ソース領域を形成する第１の熱処理工程と、
   基板表面の垂直方向から前記ウェル領域に選択的に第１導電型不純物イオンを注入する第２のイオン注入工程と、
   熱処理を行って前記第１導電型不純物イオンを活性化させて前記ウェルコンタクト領域を形成する第２の熱処理工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記第１のイオン注入工程では、基板表面の垂直方向に対して１０度以上３０度以下の角度をなす斜め方向から第２導電型不純物イオンを注入することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１のイオン注入工程では、前記ウェル領域の、前記ウェルコンタクト領域が形成される領域を被覆し、かつ前記ソース領域が形成される領域を露出させたマスクを形成し、該マスクによって前記ウェル領域に選択的に第２導電型不純物イオンを注入することを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記第２のイオン注入工程では、第１の加速電圧で第１導電型不純物イオンを注入した後、前記第１の加速電圧よりも低い第２の加速電圧で第１導電型不純物イオンを注入することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
5. 前記第２のイオン注入工程では、前記ソース領域を被覆し、かつ前記ウェル領域の、前記ウェルコンタクト領域が形成される領域を露出させたマスクを形成し、該マスクによって前記ウェル領域に選択的に第１導電型不純物イオンを注入することを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
6. 前記トレンチ形成工程と前記第１のイオン注入工程の間に、前記トレンチ内にゲート絶縁膜とゲート電極を形成するゲート形成工程、をさらに含むことを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
7. 前記第２の熱処理工程の後に、前記ソース領域と前記ウェルコンタクト領域の両方に接触するソース電極を形成する電極形成工程、をさらに含むことを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
   
   
   
   

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