JP2008034615A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2008034615A JP2008034615A JP2006206194A JP2006206194A JP2008034615A JP 2008034615 A JP2008034615 A JP 2008034615A JP 2006206194 A JP2006206194 A JP 2006206194A JP 2006206194 A JP2006206194 A JP 2006206194A JP 2008034615 A JP2008034615 A JP 2008034615A
- Authority
- JP
- Japan
- Prior art keywords
- region
- well
- conductivity type
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】オン抵抗やウェルのコンタクト抵抗を増加させることなく、ストライプコンタクト構造を有するトレンチゲート型のMOS型半導体装置を微細化すること。
【解決手段】pウェル領域23を貫通する複数のトレンチ25をストライプ状に形成する。基板表面の鉛直方向に対してトレンチ25の長手方向に10度以上30度以下の角度で傾く斜め方向からpウェル領域23に選択的に砒素等をイオン注入し、活性化させてn+ソース領域を形成する。基板表面の鉛直方向からpウェル領域23に選択的にホウ素等を注入し、活性化させてp+ウェルコンタクト領域を形成する。その際、通常の加速電圧でイオン注入を行った後、それよりも低い加速電圧で追加のイオン注入を行う。
【選択図】図6
【解決手段】pウェル領域23を貫通する複数のトレンチ25をストライプ状に形成する。基板表面の鉛直方向に対してトレンチ25の長手方向に10度以上30度以下の角度で傾く斜め方向からpウェル領域23に選択的に砒素等をイオン注入し、活性化させてn+ソース領域を形成する。基板表面の鉛直方向からpウェル領域23に選択的にホウ素等を注入し、活性化させてp+ウェルコンタクト領域を形成する。その際、通常の加速電圧でイオン注入を行った後、それよりも低い加速電圧で追加のイオン注入を行う。
【選択図】図6
Description
この発明は、半導体装置の製造方法に関し、特にトレンチゲート構造を有する半導体装置の製造方法に関する。
トレンチゲート構造を有する半導体装置の1つにトレンチゲート型MOSFET(金属−酸化膜−半導体構造の絶縁ゲート型電界効果トランジスタ)がある。図14は、従来のnチャネル型のトレンチゲート型MOSFETの要部を示す断面図である。図14において、符号1は、ドレイン領域となるn半導体基板である。符号2は、ドリフト領域となるn-エピタキシヤル層である。
符号3はpウェル領域であり、符号4はn+ソース領域であり、符号5はトレンチである。符号6はゲート酸化膜であり、符号7はゲート電極であり、符号8はp+ウェルコンタクト領域である。符号9はソース電極であり、符号10はドレイン電極であり、符号11は層間絶縁膜である。
図14に示す構成のトレンチゲート型MOSFETでは、微細化してセルピッチを縮小すると、n+ソース領域4とソース電極9の接触面積が小さくなるため、ソースのコンタクト抵抗が増加するという問題が生じる。この問題を解決する手段として、ストライプコンタクト構造が提案されている(例えば、特許文献1、特許文献2参照。)。この構造によれば、微細化によって、隣り合うトレンチ5の間の領域(以下、トレンチ間領域とする)の幅が狭くなり、マスクのずれが生じた場合でも、ソース電極9をn+ソース領域4に十分に接触させることができる。
図15は、従来のストライプコンタクト構造を有するnチャネル型のトレンチゲート型MOSFETを示す平面図である。図15では、基板表面上の絶縁膜やソース電極は、省略されている。図16および図17は、それぞれ、図15の切断線A−AおよびB−Bにおける構成を示す断面図である。図15に示すように、トレンチ5は、ストライプ状に配置されている。トレンチ間領域には、トレンチ5の短手方向に伸びるn+ソース領域4と、トレンチ5の短手方向に伸びるp+ウェルコンタクト領域8が、トレンチ5の長手方向に交互に配置されている。
トレンチ間領域の、n+ソース領域4およびp+ウェルコンタクト領域8の下には、pウェル領域3(図16、図17参照)が設けられている。隣り合うトレンチ間領域において、n+ソース領域4は、トレンチ5を挟んで隣り合っている。p+ウェルコンタクト領域8についても、同様である。
従って、図16に示すように、トレンチ5の短手方向に平行なある切断線(A−A)で切断した断面では、n+ソース領域4のみがpウェル領域3の上に出現し、ソース電極9は、n+ソース領域4にのみ接触する。また、図17に示すように、トレンチ5の短手方向に平行な別の切断線(B−B)で切断した断面では、p+ウェルコンタクト領域8のみがpウェル領域3の上に出現する。そして、ソース電極9は、p+ウェルコンタクト領域8にのみ接触する。
図18は、従来のストライプコンタクト構造のソース領域を形成する工程を示す断面図であり、図15の切断線C−Cにおける断面を示す。図18に示すように、従来は、ソース領域を形成する際のイオン注入において、砒素(As)を基板表面に対して垂直に入射させている。なお、図18において、符号12は、レジストマスクであり、符号13は、スクリーン酸化膜である。また、砒素のイオン注入後の活性加熱処理によって形成されるn+ソース領域4、およびソース領域の形成後のホウ素(B)のイオン注入および活性加熱処理によって形成されるp+ウェルコンタクト領域8を、それぞれ、仮想線(二点鎖線)で示す。
また、LDD(Lightly Doped Drain)構造のMOSFETを製造する際に、半導体基板の表面に対して斜めの方向からイオンを入射させる斜めイオン注入法によって、ゲート電極を自己整合マスクとして低濃度ドレイン領域を形成する方法が公知である(例えば、特許文献3参照。)。この方法によれば、低濃度ドレイン領域が深さ方向に関して台形状に広がって形成されるので、低濃度ドレイン領域がゲート電極の下にあたる部分にも食い込むようにオーバーラップして形成される。
しかしながら、上述したように、従来、ストライプコンタクト構造のソース領域を形成する際に基板表面に対して垂直に砒素を入射させているため、その後のホウ素のイオン注入および活性加熱処理によってホウ素が大きく拡散し、ソース領域の底部がマスクの幅よりも狭くなる。これによって、有効となるチャネル幅が狭くなり、オン抵抗が増大する。これを防ぐため、ウェルコンタクト領域を狭くすると、基板表面でのウェルコンタクト領域とソース電極の接触面積が小さくなるため、ウェルのコンタクト抵抗が増加するという問題が生じる。
この発明は、上述した従来技術による問題点を解消するため、オン抵抗を増加させることなく、ストライプコンタクト構造を有するトレンチゲート型のMOS型半導体装置を微細化することができる半導体装置の製造方法を提供することを目的とする。また、この発明は、ウェルのコンタクト抵抗を増加させることなく、ストライプコンタクト構造を有するトレンチゲート型のMOS型半導体装置を微細化することができる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項1の発明にかかる半導体装置の製造方法は、ストライプ状に配置された複数のトレンチの間の領域に第1導電型のウェル領域を有し、該ウェル領域上に第2導電型のソース領域と第1導電型のウェルコンタクト領域を有し、前記ソース領域および前記ウェルコンタクト領域がともに前記トレンチの短手方向に伸び、かつ前記トレンチの長手方向に交互に配置された構成の半導体装置を製造する半導体装置の製造方法において、半導体基板に前記ウェル領域を形成するウェル形成工程と、前記ウェル領域を貫通する複数の前記トレンチを形成するトレンチ形成工程と、基板表面の垂直方向に対して前記トレンチの長手方向に傾く斜め方向から前記ウェル領域に選択的に第2導電型不純物イオンを注入する第1のイオン注入工程と、熱処理を行って前記第2導電型不純物イオンを活性化させて前記ソース領域を形成する第1の熱処理工程と、基板表面の垂直方向から前記ウェル領域に選択的に第1導電型不純物イオンを注入する第2のイオン注入工程と、熱処理を行って前記第1導電型不純物イオンを活性化させて前記ウェルコンタクト領域を形成する第2の熱処理工程と、を含むことを特徴とする。
この請求項1の発明によれば、ソース領域を形成する際に、第2導電型不純物イオンを、基板表面の垂直方向に対してトレンチの長手方向に傾く斜め方向から注入するので、後にウェルコンタクト領域を形成する際に、ウェルコンタクト領域が横方向、すなわちソース領域側へ広がるのを抑制することができる。従って、有効なチャネル幅が減少するのを防ぐことができるので、オン抵抗が上昇するのを防ぐことができる。
また、請求項2の発明にかかる半導体装置の製造方法は、請求項1に記載の発明において、前記第1のイオン注入工程では、基板表面の垂直方向に対して10度以上30度以下の角度をなす斜め方向から第2導電型不純物イオンを注入することを特徴とする。
この請求項2の発明によれば、ウェルコンタクト領域の横方向への広がり具合と、斜めイオン注入時の加速電圧との関係から、適当な角度で第2導電型不純物イオンを注入することができる。第2導電型不純物イオンを斜めイオン注入する際、基板表面の垂直方向に対する注入角度が大きくなるのに伴って、ウェルコンタクト領域の横方向への広がり(図12参照、同図のΔd)が減少するが、その減少量は少なくなる(図13参照)。一方、第2導電型不純物イオンの注入角度が大きくなるのに伴って、必要な加速電圧は高くなる。これらの兼ね合いより、斜めイオン注入時の角度は、10度以上30度以下であるのが適当である。
また、請求項3の発明にかかる半導体装置の製造方法は、請求項1または2に記載の発明において、前記第1のイオン注入工程では、前記ウェル領域の、前記ウェルコンタクト領域が形成される領域を被覆し、かつ前記ソース領域が形成される領域を露出させたマスクを形成し、該マスクによって前記ウェル領域に選択的に第2導電型不純物イオンを注入することを特徴とする。
また、請求項4の発明にかかる半導体装置の製造方法は、請求項1〜3のいずれか一つに記載の発明において、前記第2のイオン注入工程では、第1の加速電圧で第1導電型不純物イオンを注入した後、前記第1の加速電圧よりも低い第2の加速電圧で第1導電型不純物イオンを注入することを特徴とする。
この請求項4の発明によれば、第2の加速電圧で第1導電型不純物イオンの追加注入を行うことによって、基板表面におけるウェルコンタクト領域の露出面を広げることができる。従って、第1のイオン注入工程における第2導電型不純物イオンの斜めイオン注入の影響によって基板表面におけるウェルコンタクト領域の露出面が狭くなるのを防ぐことができるので、ウェルのコンタクト抵抗が上昇するのを防ぐことができる。また、第1の加速電圧で注入される第1導電型不純物イオンは、ウェルコンタクト領域とソース電極との接触面近傍よりも深い位置に拡散するので、ウェルのコンタクト抵抗に寄与しない。従って、第1の加速電圧でのイオン注入時のドーズ量を低くすることができるので、そのようにすることによって、ウェルコンタクト領域の横方向への広がりをより少なくすることができる。
また、請求項5の発明にかかる半導体装置の製造方法は、請求項1〜4のいずれか一つに記載の発明において、前記第2のイオン注入工程では、前記ソース領域を被覆し、かつ前記ウェル領域の、前記ウェルコンタクト領域が形成される領域を露出させたマスクを形成し、該マスクによって前記ウェル領域に選択的に第1導電型不純物イオンを注入することを特徴とする。
また、請求項6の発明にかかる半導体装置の製造方法は、請求項1〜5のいずれか一つに記載の発明において、前記トレンチ形成工程と前記第1のイオン注入工程の間に、前記トレンチ内にゲート絶縁膜とゲート電極を形成するゲート形成工程、をさらに含むことを特徴とする。
また、請求項7の発明にかかる半導体装置の製造方法は、請求項1〜6のいずれか一つに記載の発明において、前記第2の熱処理工程の後に、前記ソース領域と前記ウェルコンタクト領域の両方に接触するソース電極を形成する電極形成工程、をさらに含むことを特徴とする。
本発明にかかる半導体装置の製造方法によれば、オン抵抗を増加させることなく、ストライプコンタクト構造を有するトレンチゲート型のMOS型半導体装置の微細化を図ることができるという効果を奏する。また、ウェルのコンタクト抵抗を増加させることなく、ストライプコンタクト構造を有するトレンチゲート型のMOS型半導体装置の微細化を図ることができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
この実施の形態において作製される半導体装置は、例えばストライプコンタクト構造を有するnチャネル型のトレンチゲート型MOSFETであり、その構成は、図15〜図17に示す従来のストライプコンタクト構造のMOSFETと同様である。図1〜図10は、この発明の実施の形態にかかる半導体装置の製造方法の工程を順に示す断面図である。これらの図のうち、図1〜図5は、図15の切断線A−AまたはB−Bにおける構成を示し、図6〜図9は、図15の切断線C−Cにおける構成を示し、図10は、図15の切断線A−Aにおける構成を示す。
まず、ドレイン領域となるn半導体基板21上に、ドリフト領域となるn-エピタキシヤル層22をエピタキシャル成長させる(図1)。その際、n-エピタキシヤル層22の不純物濃度は、例えば1×1016cm-3である。次いで、LOCOS(Local Oxidation of Silicon)プロセスにより基板表面を選択酸化し、フィールド酸化膜41を形成する。その後、熱拡散技術等により、n-エピタキシヤル層22の表面層にチャネル領域となるpウェル領域23を形成するとともに、基板表面にマスク酸化膜42を形成する(図2)。
次いで、基板表面にレジストを塗布し、フォトリソグラフィおよびマスク酸化膜42のエッチングを行って、マスク酸化膜42をトレンチ形成パターンにする。このマスク酸化膜42をマスクとしてRIE(Reactive Ion Etching)などの異方性ドライエッチングを行って、pウェル領域23を貫通してn-エピタキシヤル層22に達する深さのトレンチ25を形成する(図3)。
次いで、CDE(Chemical Dry Etching)等のソフトエッチングや犠牲酸化処理を行って、トレンチエッチングの際に生じた表面の荒れを平坦化する。その後、マスク酸化膜42を除去する(図4)。次いで、トレンチ25の内側および基板表面を酸化して、ゲート酸化膜26を形成する。その後、例えばドープトポリシリコンを堆積して、トレンチ25内をゲート電極27で埋める。そして、ゲート電極27の一部を除いて、ゲート電極27の、基板表面よりも上の部分を除去する(図5)。
次いで、基板表面のゲート酸化膜26を除去した後、基板表面にスクリーン酸化膜43を形成する。これは、後の工程でソース領域やウェルコンタクト領域を形成する際に、それらの深さを制御するためである。次いで、基板表面にレジストを塗布し、フォトリソグラフィによりpウェル領域23の、ウェルコンタクト領域が形成される領域を被覆し、かつソース領域が形成される領域を露出させたレジストマスク44を形成する。
次いで、pウェル領域23に選択的に第2導電型の不純物イオンとして例えば砒素を注入する(図6)。その際、基板表面の垂直方向に対してトレンチ25の長手方向(図6の左右方向)の一方の側に傾く斜め方向(図6の右下がりの矢印で示す方向)と他方の側に傾く斜め方向(図6の左下がりの矢印で示す方向)の二方向から、砒素等を注入する。注入角度は、基板表面の垂直方向に対して10度以上30度以下の範囲の角度、例えば20度とする。
また、この斜めイオン注入により形成されるソース領域の深さを、基板表面に対して砒素等を垂直に注入したときに形成される従来のソース領域の深さと同じにする場合には、加速電圧を、従来の場合の10%程度増やした電圧とすればよい。次いで、熱処理を行い、砒素を拡散および活性化させて、pウェル領域23の表面層にn+ソース領域24を選択的に形成する(図7)。
レジストマスク44を除去した後、基板表面に再びレジストを塗布し、フォトリソグラフィによりn+ソース領域24を被覆し、かつpウェル領域23の、ウェルコンタクト領域が形成される領域を露出させたレジストマスク45を形成する。そして、pウェル領域23に選択的に第1導電型の不純物イオンとして例えばホウ素を基板表面の垂直方向から注入する。このときの加速電圧は、従来と同様である。続いて、加速電圧を例えば20keVに下げて、低加速でホウ素の追加注入を行う(図8)。
次いで、熱処理を行い、ホウ素を拡散および活性化させて、pウェル領域23の、n+ソース領域24に挟まれた領域の表面層にp+ウェルコンタクト領域28を形成する(図9)。図9に示すように、p+ウェルコンタクト領域28は、基板表面において広がり、かつ深くなるに連れて狭くなる形状となる(図12も参照)。ホウ素に代えて、第1導電型の不純物イオンとしてフッ化ホウ素(BF2)を用いてもよい。
レジストマスク45を除去した後、ゲート電極27の上に層間絶縁膜31を形成する。さらにその上にソース電極29と、図には現われていない金属ゲート電極を形成する。また、n半導体基板21の裏面にドレイン電極30を形成する(図10)。以上のようにして、MOSFETが完成する。
図11は、上述した実施の形態の製造方法によりソース領域を形成する工程を示す断面図であり、図15の切断線C−Cに相当する断面を示す。図11に示すように、実施の形態では、ソース領域を形成する際のイオン注入において、基板表面の垂直方向に対してトレンチの長手方向に傾く斜め方向から基板表面に砒素等を入射させている。それによって、後にp+ウェルコンタクト領域28を形成する際に、ホウ素等が横方向に拡散するのを抑制し、仮想線(二点鎖線)で示すように、p+ウェルコンタクト領域28がn+ソース領域24側へ広がるのを抑制することができる。
ここで、n+ソース領域24を形成するためのイオン注入時の注入角度が、基板表面の垂直方向に対して10度以上30度以下の範囲であるのが適当である理由について説明する。図12は、p+ウェルコンタクト領域28の形状を示す断面図である。図12に示すように、p+ウェルコンタクト領域28の、レジストマスク44の終端からn+ソース領域24側への広がり量をΔdとする。
図13は、このΔdとソース領域を形成するためのイオン注入時の注入角度との関係を示す特性図である。図13より、注入角度が大きくなるのに伴って、p+ウェルコンタクト領域28の横方向への広がり量Δdが減少するが、その減少量が少なくなるのがわかる。ところで、イオン注入時の注入角度が大きくなると、加速電圧を高くする必要がある。これらの兼ね合いより、斜めイオン注入時の角度は、10度以上30度以下であるのが適当である。
以上説明したように、実施の形態によれば、p+ウェルコンタクト領域28の横方向への広がりを抑制することができるので、有効なチャネル幅が減少するのを防ぐことができる。従って、オン抵抗が上昇するのを防ぐことができる。
また、実施の形態によれば、基板表面においてp+ウェルコンタクト領域28を広げることができるので、砒素の斜めイオン注入の影響によって基板表面におけるp+ウェルコンタクト領域28の露出面が狭くなるのを防ぐことができる。従って、ウェルのコンタクト抵抗が上昇するのを防ぐことができる。
さらに、実施の形態によれば、従来同様の加速電圧で注入されたホウ素イオンは、p+ウェルコンタクト領域28とソース電極29との接触面近傍よりも深い位置に拡散するので、ウェルのコンタクト抵抗に寄与しない。従って、従来同様の加速電圧でホウ素イオンを注入する際のドーズ量を低くすることができるので、p+ウェルコンタクト領域28の横方向への広がりをより少なくすることができる。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した数値などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第1導電型をp型とし、第2導電型をn型としたが、本発明は第1導電型をn型とし、第2導電型をp型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置の製造方法は、トレンチゲート構造を有する半導体装置を製造するのに有用であり、特に、ストライプ状に配置されたトレンチゲート構造のトレンチ間領域においてソース領域とウェルコンタクト領域がトレンチの長手方向に交互に配置された構造を有するトレンチゲート型パワーMOSFETに適している。
21 n半導体基板
23 pウェル領域
24 n+ソース領域
25 トレンチ
26 ゲート酸化膜
27 ゲート電極
28 p+ウェルコンタクト領域
29 ソース電極
44,45 レジストマスク
23 pウェル領域
24 n+ソース領域
25 トレンチ
26 ゲート酸化膜
27 ゲート電極
28 p+ウェルコンタクト領域
29 ソース電極
44,45 レジストマスク
Claims (7)
- ストライプ状に配置された複数のトレンチの間の領域に第1導電型のウェル領域を有し、該ウェル領域上に第2導電型のソース領域と第1導電型のウェルコンタクト領域を有し、前記ソース領域および前記ウェルコンタクト領域がともに前記トレンチの短手方向に伸び、かつ前記トレンチの長手方向に交互に配置された構成の半導体装置を製造する半導体装置の製造方法において、
半導体基板に前記ウェル領域を形成するウェル形成工程と、
前記ウェル領域を貫通する複数の前記トレンチを形成するトレンチ形成工程と、
基板表面の垂直方向に対して前記トレンチの長手方向に傾く斜め方向から前記ウェル領域に選択的に第2導電型不純物イオンを注入する第1のイオン注入工程と、
熱処理を行って前記第2導電型不純物イオンを活性化させて前記ソース領域を形成する第1の熱処理工程と、
基板表面の垂直方向から前記ウェル領域に選択的に第1導電型不純物イオンを注入する第2のイオン注入工程と、
熱処理を行って前記第1導電型不純物イオンを活性化させて前記ウェルコンタクト領域を形成する第2の熱処理工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第1のイオン注入工程では、基板表面の垂直方向に対して10度以上30度以下の角度をなす斜め方向から第2導電型不純物イオンを注入することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1のイオン注入工程では、前記ウェル領域の、前記ウェルコンタクト領域が形成される領域を被覆し、かつ前記ソース領域が形成される領域を露出させたマスクを形成し、該マスクによって前記ウェル領域に選択的に第2導電型不純物イオンを注入することを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記第2のイオン注入工程では、第1の加速電圧で第1導電型不純物イオンを注入した後、前記第1の加速電圧よりも低い第2の加速電圧で第1導電型不純物イオンを注入することを特徴とする請求項1〜3のいずれか一つに記載の半導体装置の製造方法。
- 前記第2のイオン注入工程では、前記ソース領域を被覆し、かつ前記ウェル領域の、前記ウェルコンタクト領域が形成される領域を露出させたマスクを形成し、該マスクによって前記ウェル領域に選択的に第1導電型不純物イオンを注入することを特徴とする請求項1〜4のいずれか一つに記載の半導体装置の製造方法。
- 前記トレンチ形成工程と前記第1のイオン注入工程の間に、前記トレンチ内にゲート絶縁膜とゲート電極を形成するゲート形成工程、をさらに含むことを特徴とする請求項1〜5のいずれか一つに記載の半導体装置の製造方法。
- 前記第2の熱処理工程の後に、前記ソース領域と前記ウェルコンタクト領域の両方に接触するソース電極を形成する電極形成工程、をさらに含むことを特徴とする請求項1〜6のいずれか一つに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006206194A JP2008034615A (ja) | 2006-07-28 | 2006-07-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006206194A JP2008034615A (ja) | 2006-07-28 | 2006-07-28 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008034615A true JP2008034615A (ja) | 2008-02-14 |
Family
ID=39123733
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006206194A Pending JP2008034615A (ja) | 2006-07-28 | 2006-07-28 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008034615A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016063072A (ja) * | 2014-09-18 | 2016-04-25 | 富士電機株式会社 | 半導体装置の製造方法 |
-
2006
- 2006-07-28 JP JP2006206194A patent/JP2008034615A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016063072A (ja) * | 2014-09-18 | 2016-04-25 | 富士電機株式会社 | 半導体装置の製造方法 |
US9378959B2 (en) | 2014-09-18 | 2016-06-28 | Fuji Electric Co., Ltd. | Method of manufacturing insulated gate transistor semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4469677B2 (ja) | 半導体装置およびその製造方法 | |
JP5767430B2 (ja) | 半導体装置および半導体装置の製造方法 | |
CN105448712B (zh) | 半导体装置的制造方法 | |
JP2010021176A (ja) | 半導体装置および半導体装置の製造方法 | |
US20100032754A1 (en) | Semiconductor device and method of manufacturing the semiconductor device | |
JP2009283685A (ja) | 半導体装置およびその製造方法 | |
JP2010278312A (ja) | 半導体装置 | |
JP2007515079A (ja) | 従来の端子を備えた超接合装置の製造方法 | |
JP2007005568A (ja) | 半導体装置 | |
JP2009088005A (ja) | 半導体装置およびその製造方法 | |
JP2009076738A (ja) | 半導体装置およびその製造方法 | |
JP2006059940A (ja) | 半導体装置 | |
KR20100079573A (ko) | 반도체 소자 및 그 제조 방법 | |
JP5168876B2 (ja) | 半導体装置およびその製造方法 | |
US9099435B2 (en) | Method of manufacturing semiconductor device | |
JP2007173379A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2009272453A (ja) | トランジスタ、半導体装置及びその製造方法 | |
JP2006295134A (ja) | 半導体装置およびその製造方法 | |
US8173509B2 (en) | Semiconductor device and method for manufacturing the same | |
JP5442951B2 (ja) | 半導体装置の製造方法 | |
JP4839599B2 (ja) | 半導体装置及びその製造方法 | |
JP2009290140A (ja) | パワー半導体装置およびパワー半導体装置の製造方法 | |
KR20060013110A (ko) | 반도체소자의 제조방법 | |
JP2013069913A (ja) | 半導体装置およびその製造方法 | |
JP2011071231A (ja) | 半導体装置およびその製造方法 |