JP2015220255A

JP2015220255A - 裏面照射型ｃｍｏｓ型撮像素子、及び、裏面照射型ｃｍｏｓ型撮像素子の製造方法

Info

Publication number: JP2015220255A
Application number: JP2014100675A
Authority: JP
Inventors: 俊希新井; Toshiki Arai
Original assignee: Nippon Hoso Kyokai NHK; Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 2014-05-14
Filing date: 2014-05-14
Publication date: 2015-12-07

Abstract

【課題】感度を改善するとともに、映像中で移動している物体の像が移動方向における前方に流れて見えることを改善する裏面照射型ＣＭＯＳ型撮像素子、及び、裏面照射型ＣＭＯＳ型撮像素子の製造方法を提供する。【解決手段】裏面照射型ＣＭＯＳ型撮像素子は、ｐ型エピタキシャル層で形成される光電変換層と、光電変換層の表面側に配設され、ｎ型エピタキシャル層で形成される電荷収集層と、電荷収集層の表面側で平面視で画素の中心に形成される電荷集積部と、電荷収集層の表面側で平面視で画素の境界部に形成されるｐ型のウェルとを含み、ｐ型のウェルの厚さは、境界部で最も厚く、境界部から中心へ向かって薄くなっており、電荷収集層は、厚さ３μｍ〜６μｍで不純物濃度１Ｅ１４ｃｍ−３から３Ｅ１４ｃｍ−３のｎ型エピタキシャル層であり、光電変換層は、厚さ４μｍ〜７μｍで不純物濃度２Ｅ１３ｃｍ−３以下のｐ型エピタキシャル層である。【選択図】図１１

Description

本発明は、裏面照射型ＣＭＯＳ型撮像素子、及び、裏面照射型ＣＭＯＳ型撮像素子の製造方法に関する。

従来より、ＣＭＯＳ型撮像素子において、画素共有技術を使用しない場合、１画素あたり４トランジスタの構成が基本である。しかしながら、この画素の基本動作はローリングシャッタなので、高速で移動する物体の形が変形する現象が発生する。これに対する対策として、高速で移動する物体の形が変形しないグローバルシャッタの機能を搭載することが実現されている。グローバルシャッタ機能を実現する画素構造の構成としては様々な方法がある（例えば、非特許文献１参照）。

しかしながら、一例として、画素内に、基本構成より２個多い６個のトランジスタと、電荷保持容量（ＳＤ）を作る必要があるので、フォトダイオード（ＰＤ）の占有面積が狭くなり、感度が低下する課題があった。

ＣＭＯＳ型撮像素子において、感度を高める方法として裏面照射型が知られている（例えば、非特許文献２参照）。裏面照射型では、マイクロレンズから光電変換部までの間に配線がないため集光率を高めることができ、裏面側に画素トランジスタの領域が必要ないため開口率を高めることができる。裏面照射型ＣＭＯＳ型撮像素子の構成として、半導体チップの膜厚が８μｍ以上であり、光電変換部がｐ型半導体部又はｎ型半導体部の少なくとも一方を含み、該光電変換部の膜厚方向に３μｍ以上の範囲における不純物濃度が、該光電変換部の平坦な面に対して一定であり、且つ表面から裏面への方向に該ｎ型半導体部では単調減少し、該ｐ型半導体部では単調増加することを特徴とする固体撮像素子が発明されている（例えば、特許文献１参照）。しかし、特許文献１はグローバルシャッタに関するものではなく、グローバルシャッタに関する開示はない。

ＩｎｔｅｒｎａｔｉｏｎａｌＩｍａｇｅＳｅｎｓｏｒＷｏｒｋｓｈｏｐ２０１１，Ｒ５５，（２０１１）２００６ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ，１６．８，ｐｐ．３０２−３０３，（２００６）

特開２００８−０３４８３６号公報

ところで、６トランジスタのグローバルシャッタ用画素を裏面照射型ＣＭＯＳ型撮像素子にした場合、電荷保持容量（ＳＤ）に光が到達することで発生した電子が前のフレームの信号電荷に混入するおそれがある。

このように電荷保持容量（ＳＤ）において、前のフレームの信号電荷に混入する電荷の量が増えると、感度が低下すると同時に、映像中で移動している物体の像が移動方向における前方に流れて見えるという課題があった。

そこで、感度を改善し、グローバルシャッタ動作をすることができ、かつ、映像中で移動している物体の像が移動方向における前方に流れて見えることがない裏面照射型ＣＭＯＳ型撮像素子、及び、裏面照射型ＣＭＯＳ型撮像素子の製造方法を提供することを目的とする。

本発明の実施の形態の裏面照射型ＣＭＯＳ型撮像素子は、マトリクス状に配置される複数の画素を有する裏面照射型ＣＭＯＳ撮像素子であって、ｐ型エピタキシャル層で形成される光電変換層と、光電変換層の表面側に配設され、ｎ型エピタキシャル層で形成される電荷収集層と、電荷収集層の光電変換層が配置される裏面とは反対の表面側において、裏面からの平面視で画素の中心に形成される電荷集積部と、電荷収集層の表面側において、裏面からの平面視で画素の境界部に形成されるｐ型のウェルとを含み、ｐ型のウェルの厚さは、境界部で最も厚く、境界部から中心へ向かって薄くなっており、電荷収集層は、厚さ３μｍ〜６μｍで不純物濃度１Ｅ１４ｃｍ^−３から３Ｅ１４ｃｍ^−３のｎ型エピタキシャル層であり、光電変換層は、厚さ４μｍ〜７μｍで不純物濃度２Ｅ１３ｃｍ^−３以下のｐ型エピタキシャル層である。

本発明によれば、感度を改善し、グローバルシャッタ動作をすることができ、かつ、映像中で移動している物体の像が移動方向における前方に流れて見えることがない裏面照射型ＣＭＯＳ型撮像素子、及び、裏面照射型ＣＭＯＳ型撮像素子の製造方法を提供することができる。

裏面照射型ＣＭＯＳ型撮像素子の平面レイアウトの一例を示す図である。図１に示す裏面照射型ＣＭＯＳ型撮像素子の等価回路を示す図である。図２に示す裏面照射型ＣＭＯＳ型撮像素子の駆動波形の一例を示す図である。厚さが薄い場合の裏面照射型ＣＭＯＳ型撮像素子の断面を示す図である。厚さが厚い場合の裏面照射型ＣＭＯＳ型撮像素子の断面を示す図である。発生電子数と表面からの深さの関係を示す図である。信号量に対する電荷保持容量１１８に混じる電荷量の割合の比較を示す図である。実施の形態の裏面照射型ＣＭＯＳ型撮像素子の製造工程を示す図である。実施の形態の裏面照射型ＣＭＯＳ型撮像素子の製造工程を示す図である。実施の形態の裏面照射型ＣＭＯＳ型撮像素子の製造工程を示す図である。実施の形態の裏面照射型ＣＭＯＳ型撮像素子の製造工程を示す図である。図１のＡ−Ａ矢視断面に対応する裏面照射型ＣＭＯＳ型撮像素子１０Ｂの断面における電位を模式的に示す図である。図１のＢ−Ｂ矢視断面に対応する裏面照射型ＣＭＯＳ型撮像素子１０Ｂの断面における電位を模式的に示す図である。電荷移動時間とｐ⁻エピタキシャル層（光電変換部１１２）の不純物濃度の関係を示す図である。ｎ⁻エピタキシャル層（電荷収集層１１１）からのｐ型のウェル１１４の電位障壁高さとｐ⁻エピタキシャル層（光電変換部１１２）の不純物濃度の関係を示す図である。電荷移動時間とｎ⁻エピタキシャル層（電荷収集層１１１）の不純物濃度の関係を示す図である。ｎ⁻エピタキシャル層（電荷収集層１１１）からのｐ型のウェル１１４の電位障壁高さとｎ⁻エピタキシャル層（電荷収集層１１１）の不純物濃度の関係を示す図である。

以下、本発明のグローバルシャッタ機能を搭載した裏面照射型ＣＭＯＳ型撮像素子、及び、裏面照射型ＣＭＯＳ型撮像素子の製造方法を適用した実施の形態について説明する。

＜実施の形態＞
図１は、裏面照射型ＣＭＯＳ型撮像素子の平面レイアウトの一例を示す図である。図２は、図１に示す裏面照射型ＣＭＯＳ型撮像素子の等価回路を示す図である。図３は、図２に示す裏面照射型ＣＭＯＳ型撮像素子の駆動波形の一例を示す図である。

裏面照射型ＣＭＯＳ型撮像素子では、図１に示す画素構造が列方向に所定数配列され、行方向にｎ（ｎは任意の整数）行配列されている。

図１に示すように、裏面照射型ＣＭＯＳ型撮像素子は、画素毎に、フォトダイオード（ＰＤ：Photodiode）、浮遊拡散容量（ＦＤ： Floating Diffusion）、電荷保持容量（ＳＤ： Storage Diode）、フォトダイオードリセットトランジスタ（ＲＰＤ）、浮遊拡散容量リセットトランジスタ（ＲＦＤ）、転送トランジスタ１（ＴＸ１）、転送トランジスタ２（ＴＸ２）、ＳＦトランジスタ（ＳＦ）、選択トランジスタ（ＳＥＬ）を含む。

図１に示す画素構造では、フォトダイオード（ＰＤ）の出力側に、転送トランジスタ１（ＴＸ１）、電荷保持容量（ＳＤ）、転送トランジスタ２（ＴＸ２）、浮遊拡散容量（ＦＤ）の順に接続され、浮遊拡散容量（ＦＤ）には、ＳＦトランジスタ（ＳＦ）のゲートが接続される。

ＳＦトランジスタ（ＳＦ）は、画素電源ＶＤＤと選択トランジスタ（ＳＥＬ）との間に接続され、選択トランジスタ（ＳＥＬ）には画素出力ＯＵＴが接続される。ＳＦトランジスタ（ＳＦ）は、ソースフォロワ回路を構築しており、浮遊拡散容量（ＦＤ）の電圧を電流に変化させるために設けられている。

また、フォトダイオード（ＰＤ）と画素電源ＶＤＤとの間にはフォトダイオードリセットトランジスタ（ＲＰＤ）が接続され、浮遊拡散容量（ＦＤ）と画素電源ＶＤＤとの間には浮遊拡散容量リセットトランジスタ（ＲＦＤ）が接続される。すなわち、フォトダイオードリセットトランジスタ（ＲＰＤ）及び浮遊拡散容量リセットトランジスタ（ＲＦＤ）は、それぞれ、フォトダイオード（ＰＤ）及び浮遊拡散容量（ＦＤ）をリセットするために設けられている。

なお、電荷保持容量（ＳＤ）は、フォトダイオード（ＰＤ）で蓄積している電荷に対して1フレーム前の電荷を溜めておく容量であり、すべての画素についてフォトダイオード（ＰＤ）から電荷保持容量（ＳＤ）に同時に電荷が移動されることにより、グローバルシャッタを実現している。

また、浮遊拡散容量（ＦＤ）は、電荷を電圧に変換して、ＳＦトランジスタ（ＳＦ）のゲートに与えるために設けられている。浮遊拡散容量（ＦＤ）には、一行ずつ電荷が移動させられる。

以上のような画素構造は、各画素において同様である。以下、図１に示す画素構造が列方向に所定数配列され、行方向にｎ行あるものとして説明する。

図３には、電荷の蓄積を行う蓄積時間(Integration time)を黒い太線で示す。

ＴＸ１（１〜ｎ）は、１〜ｎ行の転送トランジスタ１（ＴＸ１）をまとめて駆動するために、転送トランジスタ１（ＴＸ１）のゲートに入力する信号を示す。また、ＲＰＤ（１〜ｎ）は１〜ｎ行のフォトダイオード（ＰＤ）をまとめてリセットするために、フォトダイオードリセットトランジスタ（ＲＰＤ）のゲートに入力する信号を示す。

ＳＥＬ（１）、ＳＥＬ（２）、・・・、ＳＥＬ（ｎ）は、１行目、２行目、・・・、ｎ行目の選択トランジスタ（ＳＥＬ）のゲート信号を示す。ＴＸ２（１）、ＴＸ２（２）、・・・、ＴＸ２（ｎ）は、１行目、２行目、・・・、ｎ行目の転送トランジスタ２（ＴＸ２）のゲート信号を示す。ＲＦＤ（１）、ＲＦＤ（２）、・・・、ＲＦＤ（ｎ）は、１行目、２行目、・・・、ｎ行目の浮遊拡散容量リセットトランジスタ（ＲＦＤ）のゲート信号を示す。

なお、フレーム間隔は、フォトダイオードリセット（ＲＰＤ（１〜ｎ））のパルスの間隔である。

初めに、１〜ｎ行のフォトダイオードリセットトランジスタ（ＲＰＤ）をゲート信号（ＲＰＤ（１〜ｎ））でオンにして１行からｎ行までのフォトダイオード（ＰＤ）をリセットする。リセット後からフォトダイオード（ＰＤ）では電荷の蓄積が始まる。１行からｎ行までの転送トランジスタ１（ＴＸ１）をゲート信号（ＴＸ１（１〜ｎ））でオンすることで、フォトダイオード（ＰＤ）に蓄積した電荷を電荷保持容量（ＳＤ）へ転送する。

この後、１〜ｎ行のフォトダイオードリセットトランジスタ（ＲＰＤ）をゲート信号（ＲＰＤ（１〜ｎ））でオンにしてフォトダイオード（ＰＤ）をリセットすることで、次のフレームの蓄積を始める。

また、１行目の選択トランジスタ（ＳＥＬ）をゲート信号（ＳＥＬ（１））でオンしている最中に、浮遊拡散容量（ＦＤ）をゲート信号（ＲＦＤ（１））でリセットした後、転送トランジスタ２（ＴＸ２）をゲート信号（ＴＸ２（１））でオンすることで、電荷保持容量（ＳＤ）に保持していた信号電荷を浮遊拡散容量（ＦＤ）へ転送し、１行目の出力電荷量を出力電圧値へ変換し、読み出す。

引き続き、２行目からｎ行目までの選択トランジスタ（ＳＥＬ）、浮遊拡散容量（ＦＤ）のリセット（ＲＦＤ）、転送トランジスタ２（ＴＸ２）の動作により、２行目からｎ行目までの出力電荷量を出力電圧値へ変換し、読み出す。

この動作により、電荷の蓄積は１行目からｎ行目まで同時で、読み出しは１行目からｎ行目まで１行ずつ実施されるので、グローバルシャッタ動作になる。

図４は、厚さが薄い裏面照射型ＣＭＯＳ型撮像素子の断面を示す図である。図５は、厚さが厚い裏面照射型ＣＭＯＳ型撮像素子の断面を示す図である。まず、図４に示す裏面照射型ＣＭＯＳ撮像素子１０Ａについて説明する。なお、図４及び図５に示す断面は、図１に示すＸＹＺ座標では、ＶＤＤ、ＲＰＤ、ＰＤ、ＴＸ１、ＳＤ、ＴＸ２、ＦＤの順に、Ｘ軸方向からＹ軸方向に、Ｙ軸方向から−Ｘ軸方向に、２回曲がった断面である。

図４に示す裏面照射型ＣＭＯＳ撮像素子１０Ａは、電荷収集層１１１、ｎ^＋型の拡散領域１１３、ｐ型のウェル１１４、ｐ^＋型の表面バリア領域１１５、ｎ型の電荷集積領域１１６、ｐ^＋型の表面バリア領域１１７、ｎ型の電荷保持領域１１８、ｎ^＋型の浮遊拡散容量１１９、ホール除去層１３０、カラーフィルタ１５０、マイクロレンズ１６０を含む。

また、裏面照射型ＣＭＯＳ撮像素子１０Ａは、さらに、ゲート酸化膜１２０Ａ、転送ゲート電極１２１、１２２、及びリセット電極１２３を含む。転送ゲート電極１２１、１２２、及びリセット電極１２３は、例えば、ｎ^＋型ポリシリコンで構成される。

ｎ⁻型エピタキシャル層１１１の内部にｐ型のウェル１１４及びｎ型の電荷集積領域１１６が形成され、ｐ型のウェル１１４内にｎ^＋型の拡散領域１１３とｎ^＋型の拡散領域１１９が形成され、ｎ型の電荷集積領域１１６上にｐ^＋型の表面バリア領域１１５が形成される。また、ｐ型のウェル１１４内にｎ型の電荷保持領域１１８が形成され、ｎ型の電荷保持領域１１８の上にｐ^＋型の表面バリア領域１１７が形成される。

ｎ^＋型の拡散領域１１９は浮遊拡散容量（ＦＤ）を構築し、ｐ^＋型の表面バリア領域１１５とｎ型の電荷集積領域１１６はフォトダイオード（ＰＤ）を構築し、ｐ^＋型の表面バリア領域１１７及びｎ型の電荷保持領域１１８は電荷保持容量（ＳＤ）を構築する。

電荷収集層１１１は、例えばｎ^―型のエピタキシャル層を成膜した基板を使用することで形成される。ｎ^＋型の拡散領域１１３、ｐ型のウェル１１４、ｐ^＋型の表面バリア領域１１５、ｎ型の電荷集積領域１１６、ｐ^＋型の表面バリア領域１１７、ｎ型の電荷保持領域１１８、ｎ^＋型の拡散領域１１９は、それぞれ、例えば、シリコン製のエピタキシャル基板に不純物を注入又は拡散することによって形成される。

ｎ型の不純物材料としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が挙げられる。ｐ型の不純物材料としては、例えば、ボロン（Ｂ）等が挙げられる。

なお、ｎ型エピタキシャル層１１１は、不純物濃度が２．０×１０^１４ｃｍ^−３であることが好ましい。

ここで、マイクロレンズ１６０は、各画素に対応して１つずつ配置されるため、隣り合うマイクロレンズ１６０同士の境界が画素の境界と一致することになる。

裏面照射型ＣＭＯＳ撮像素子１０Ａでは、電荷を電荷集積領域１１６に集積するために、ｐ型のウェル１１４付近の電位が、電荷集積領域１１６付近の電位より低く、かつｐ型のウェル１１４の形状が、画素の境界で最も厚く、画素の境界から画素の中心へ向かって薄くなる様に形成されている。

このような構造により、電荷収集層１１１は電荷を電荷集積領域１１６に集積でき、裏面照射型ＣＭＯＳ撮像素子１０Ａにおいて、隣接画素の電気的分離が可能になる。

図５に示す厚さが厚い裏面照射型ＣＭＯＳ撮像素子１０Ｂは、図４に示す厚さが薄い裏面照射型ＣＭＯＳ撮像素子１０Ａの電荷収集層１１１とホール除去層１３０との間に、ｐ⁻型エピタキシャル層から構成される光電変換部１１２をさらに含む。

光電変換部１１２の厚さは、特に限定されないが、厚い程、光吸収率を高めることができる。このため、光電変換部１１２の厚さと電荷収集層１１１の厚さとの和は、約１０μｍであることが好ましい。この場合、ｎ⁻型エピタキシャル層（電荷収集層１１１）の厚さは、約４μｍ、ｐ⁻型エピタキシャル層（光電変換部１１２）の厚さは、約６μｍとしてもよい。なお、光電変換部１１２を厚くし、光吸収率を高めることで、裏面照射型ＣＭＯＳ撮像素子１０Ｂの感度が向上し、暗部で撮影した撮像画像の画像品位は向上する。

光電変換部１１２の材料としては、例えば、エピタキシャル成長したシリコン層等を用いることができる。ｐ型エピタキシャル層１１２は、不純物濃度が７．０×１０^１２ｃｍ^−３以下であることが好ましく、不純物材料としては、例えば、ボロン（Ｂ）等が挙げられる。

図５に示すｎ⁻型エピタキシャル層から構成される電荷収集層１１１と、ｐ⁻型エピタキシャル層から構成される光電変換部１１２とは、ｎｐ二重エピタキシャル層を構築する。裏面から表面側の蓄積部（ｎ）まで連続的に強い電界の分布を作るために、ｎｐ二重エピタキシャル構造にしている。

図６は、発生電子数と表面からの深さの関係を示す図である。表面からの深さは、図４では厚さが薄い裏面照射型ＣＭＯＳ撮像素子１０Ａの電荷収集層１１１の下面から上方向に向かう深さであり、図５では厚さが厚い裏面照射型ＣＭＯＳ撮像素子１０Ｂの光電変換部１１２の下面から上方向に向かう深さである。

図６に示すように、裏面（図４及び図５におけるマイクロレンズ１６０の下側にある入射面）から入射した光は、光電変換により電子に変換されながら、深くなるにつれて徐々に減衰する。裏面側及びフォトダイオード（ＰＤ）の領域の深い位置（図４及び図５における下方）で発生した電子は、フォトダイオード（ＰＤ）の表面側の電荷集積領域１１６に集まる。

また、電荷保持容量（ＳＤ）の領域の深い位置で発生した電子は、電荷保持容量（ＳＤ）の電荷保持領域１１８に集まる。すなわち、電荷集積領域１１６に集積されてから転送トランジスタ１（ＴＸ１）によって電荷保持領域１１８に転送されるのではなく、ｐ型のウェル１１４内の電荷保持領域１１８に光が到達し、発生した電荷が直接的に入り込むことが生じうる。この影響で、ｐ型ウェル内の電荷保持容量（ＳＤ）の領域の裏面から深い位置で発生した電子は、前のフレームの信号に混入する。

図７は、信号量に対する電荷保持容量１１８に混じる電荷量の割合の比較を示す図である。電荷保持容量１１８に混じる電荷とは、上述したように、ｐ型のウェル１１４内の電荷保持容量１１８に直接的に入り込む電子である。すなわち、信号量に対する電荷保持容量１１８に混じる電荷量の割合とは、電荷集積領域１１６に集積されてから転送トランジスタ１（ＴＸ１）によって電荷保持領域１１８に転送される電荷の量に対する、ｐ型のウェル１１４内の電荷保持領域１１８に直接的に入り込む電荷の量の割合である。

一般的な裏面照射型ＣＭＯＳ型撮像素子の厚さは約３μｍであり、図７中黒丸で示す。これは、例えば、図４に示す厚さが薄い裏面照射型ＣＭＯＳ型撮像素子１０Ａの厚さを３μｍに設定した場合に相当する。また、厚さが１０μｍの裏面照射型ＣＭＯＳ型撮像素子とは、例えば、図５に示す厚さが厚い裏面照射型ＣＭＯＳ型撮像素子１０Ｂである。

波長によっても変わるが、波長５５０ｎｍの緑色光において、厚さ３μｍの場合、２．８％が電荷保持容量（ＳＤ）へ混入する。なお、図７の見積もりは、マイクロレンズによる集光の効果がなく、一様な平行光が光電変換部へ入射した場合について計算した。また、表面側平面レイアウトの１画素の面積に対するフォトダイオード（ＰＤ）の有効面積は４２％、電荷保持容量（ＳＤ）の有効面積は１８％として計算した。また、電荷保持容量（ＳＤ）に混入する時間的な割合は、１水平走査期間の１００％として計算した。

ここで、図８乃至図１１を用いて、実施の形態の裏面照射型ＣＭＯＳ型撮像素子の製造方法について説明する。

図８乃至図１１は、実施の形態の裏面照射型ＣＭＯＳ型撮像素子の製造工程を示す図である。

まず、図８に示すように、素子作製用の基板として、ｎｐ二重エピタキシャル構造の基板１１を使用する。基板１１は、ｐ^＋基板１３０Ａ上に、一例として、厚さ６μｍで不純物濃度２Ｅ１３ｃｍ^−３以下のｐ⁻エピタキシャル層１１２Ａと、厚さ４μｍで不純物濃度１Ｅ１４ｃｍ^−３から３Ｅ１４ｃｍ^−３の範囲のｎ⁻エピタキシャル層１１１Ａを形成したものである。

次に、図８に示すｎ⁻エピタキシャル層１１１Ａの内部に、ｎ^＋型の拡散領域１１３、ｐ型のウェル１１４、ｐ^＋型の表面バリア領域１１５、ｎ型の電荷集積領域１１６、ｐ^＋型の表面バリア領域１１７、ｎ型の電荷保持領域１１８、ｎ^＋型の浮遊拡散容量１１９を形成する（図９参照）。これにより、図８に示すｎ⁻エピタキシャル層１１１Ａは、図９に示す電荷収集層１１１になる。

ｐ型のウェル１１４については、断面が略同心半円形状となる様に形成されることが好ましい。ｎ⁻エピタキシャル層１１１Ａの表面からイオン注入を行い、熱処理を行うことにより、上述のような形状とすることが可能である。なお、ｐ型のウェル１１４付近の電位分布は、ｐ型のウェル１１４の形状に依存して変化する。

また、熱処理に続いて熱拡散を行う。熱拡散は、例えば、酸化雰囲気中で行うことができる。不純物領域を、熱拡散によりドライブインさせることで、ｐ型のウェル１１４を形成する。なお、熱拡散を利用して、ｐ型のウェル１１４を広げることができるため、イオン注入工程の際に、注入エネルギーを比較的低くすることもできる。

熱拡散は、ｐ型のウェル１１４が、ｎ型の電荷集積領域１１６が形成されることになる位置に到達するまで、行うことが好ましい。また、熱拡散は、ｐ型のウェル１１４がｐ^＋型の表面バリア領域１１５及びｎ型の電荷集積領域１１６の下部において重ならない程度まで、行うことが好ましい。

熱拡散の温度は、約１０００℃〜１２００℃とすることが好ましく、例えば、１０００℃としても良い。熱拡散の時間は、約１０時間〜１５時間とすることが好ましく、例えば、１０時間としても良い。熱拡散の温度、時間等を適宜調整し、ｐ型のウェル１１４を広げることで、ｐ型のウェル１１４を、画素の境界で最も厚く、画素の境界から画素の中心へ向かって薄くなる形状とすることができる。このようなｐ型のウェル１１４は、画素を分離する画素分離領域としての役割も担う。

また、配線層１２０を形成する。配線層１２０の絶縁層は例えばシリコン酸化膜であり、内部には転送ゲート電極１２１、１２２、フォトダイオードリセット電極１２３、及び配線１２５が含まれる。

図９において、表面（配線層１２０を形成する前の状態におけるｎ⁻エピタキシャル層１１１Ａ（図８参照）の上面）から形成する不純物濃度分布は、深い部分の不純物濃度分布から浅い部分の不純物濃度分布の順番に構成される。

不純物濃度分布は、マスクレイアウトをレジストに転写した後イオン注入により不純物を注入し、レジストをイオン注入後酸素プラズマ等でアッシングして剥離して、活性化及びドライブインのための加熱を行う。これを繰り返すことで、表面側の不純物濃度分布を形成する。その後、表面を酸化させてゲート酸化膜１２０Ａを形成し、ｎ型のポリシリコンを成膜する。ゲート電極の形状をマスクからレジストに転写して、ポリシリコンに形状を転写し、レジストは剥離する。これにより、ゲート酸化膜１２０Ａの上に転送ゲート電極１２１、１２２、及びフォトダイオードリセット電極１２３が形成される。その後、酸化膜の堆積と配線の形成を繰り返すことで、配線層１２０を形成する。

次に、図１０に示すように、表面側の配線層１２０の上に支持基板１７０を貼り合わせた後、裏面側のｐ^＋基板１３０Ａを薄く研磨する。これにより、ｐ^＋基板１３０Ａはホール除去層１３０になる。

そして最後に、図１１に示すように、カラーフィルタ１５０とマイクロレンズ１６０を形成することで裏面照射型ＣＭＯＳ型撮像素子１００が完成する。裏面照射型ＣＭＯＳ型撮像素子１００の構成は、断面構造では、図５に示す裏面照射型ＣＭＯＳ型撮像素子１０Ｂに、配線層１２０及び配線１２５を加えたものであり、さらに、電荷収集層１１１及び光電変換部１１２の厚さと不純物濃度の最適化を図ったものである。

電荷収集層１１１及び光電変換部１１２の厚さについては、図７の結果から１０μｍ以上あることが好ましいことが分かり、電荷収集層１１１が３μｍ〜６μｍで、光電変換部１１２が４μｍ〜７μｍであることが好ましい。この場合に、電荷収集層１１１が３μｍ〜６μｍで、光電変換部１１２が７μｍ〜４μｍで、電荷収集層１１１と光電変換部１１２の合計の厚さが１０μｍになるようにしてもよいし、合計の厚さが７μｍ〜１３μｍになるようにしてもよい。厚さが厚いほうが光の吸収率が高く、信号量に対する電荷保持容量に混入する電荷量の割合が低いという利点がある。しかし、厚さが厚いと裏面からの電位の傾きが弱くなるので、電子の移動時間が長くなるという欠点がある。

以下では、電荷収集層１１１及び光電変換部１１２の不純物濃度について説明する。

図１２は、図１のＡ−Ａ矢視断面に対応する厚さが厚い裏面照射型ＣＭＯＳ型撮像素子１０Ｂの断面における電位を模式的に示す図である。図１３は、図１のＢ−Ｂ矢視断面に対応する厚さが厚い裏面照射型ＣＭＯＳ型撮像素子１０Ｂの断面における電位を模式的に示す図である。図１２及び図１３には等電位線が示されている。

図１２における表面側には画素電源（ＶＤＤ）とフォトダイオード（ＰＤ）が示されている。裏面側矢印の位置が画素の境界である。図１３における表面側にはフォトダイオード（ＰＤ）と電荷保持容量（ＳＤ）が示されている。裏面側矢印の位置が画素の境界である。

光電変換部１１２（図１０参照）の電荷発生位置３００Ａ、３００Ｂにおいて、光が光電変換され、電荷が発生する。電荷は、電位が低い位置から高い位置へ移動する。光電変換部１１２の深い側（下側）の方が上側よりも電位より低いため、電荷は太い破線で示すように裏面側から表面側へ移動する。

なお、図１２及び図１３では、電荷発生位置３００Ａ、３００Ｂに発生する電荷の移動経路のみを示すが、実際には、電荷は、光電変換部１１２の全体に発生する。

次に、画素分離位置（ｐ型のウェル１１４の最も厚い位置）３０１Ａ、３０１Ｂにおいて、電荷は移動方向を変えて横方向に移動する。このとき、ｐ型のウェル１１４が電荷の移動を妨げる障壁（電位障壁）となるため、フォトダイオード（ＰＤ）の中央に向かって移動する。この結果、隣接する画素同士は、電気的に分離される。

次に、図１２及び図１３に示す様に、フォトダイオード（ＰＤ）の中央において、電荷は再び移動方向を変えて表面側に移動し、電荷集積位置３０２に到達する。

画素分離位置３０１Ａ、３０１Ｂの電位は、電荷集積位置３０２の電位より低いため、電荷の方向転換は電位の傾きに沿って行われる。電荷の移動は、電荷発生位置３００Ａ、３００Ｂの電位、画素分離位置３０１Ａ、３０１Ｂの電位、電荷集積位置３０２の電位等に依存するため、各電位は適宜調整することが好ましい。

以上のようにして、光電変換部１１２の画素の四隅に発生する電荷は、裏面側から見た画素の中心（フォトダイオード（ＰＤ）の中心）に集積する。これはｐ型のウェル１１４の画素分離領域としての役割によるものである。

図１４は、電荷移動時間とｐ⁻エピタキシャル層（光電変換部１１２）の不純物濃度の関係を示す図である。図１４は、計算結果である。

ｐ⁻エピタキシャル層（光電変換部１１２）の不純物濃度が２Ｅ１３ｃｍ^−３以下において電荷移動時間が小さくなっていることが分かる。従って、光電変換部１１２の不純物濃度を２Ｅ１３ｃｍ^−３以下に設定することが好ましいことが分かる。

図１５は、ｎ⁻エピタキシャル層（電荷収集層１１１）からのｐ型のウェル１１４の電位障壁高さとｐ⁻エピタキシャル層（光電変換部１１２）の不純物濃度の関係を示す図である。黒丸は電荷保持容量（ＳＤ）の位置における電位障壁高さを示し、白丸は浮遊拡散容量（ＦＤ）の位置における電位障壁高さを示す。

浮遊拡散容量（ＦＤ）の位置の方が電荷保持容量（ＳＤ）の位置よりもフォトダイオード（ＰＤ）の中心から遠いので、電位障壁高さが高くなっている。電位障壁高さの目標値としては、電子エネルギーの平均と電子エネルギーの分布から、０．１１７ｅＶ以上が望ましい。

電荷保持容量（ＳＤ）の電位障壁高さが目標の０．１１７ｅＶを満たすｐ⁻エピタキシャル層の不純物濃度は７Ｅ１２ｃｍ^−３以下である。したがって、電荷移動時間が小さいこと及び電荷保持容量（ＳＤ）の電位障壁高さが０．１１７ｅＶ以上あることのｐ⁻不純物濃度の関係より、両条件を満たす不純物濃度は７Ｅ１２ｃｍ^−３以下であり、余裕代を考慮すると不純物濃度２Ｅ１３ｃｍ^−３以下であることが好ましい。

図１６は、電荷移動時間とｎ⁻エピタキシャル層（電荷収集層１１１）の不純物濃度の関係を示す図である。ｎ⁻エピタキシャル層（電荷収集層１１１）の不純物濃度が１Ｅ１４ｃｍ^−３以上２．５Ｅ１４ｃｍ^−３以下において電荷移動時間が小さくなっている。

ｎ⁻エピタキシャル層（電荷収集層１１１）の不純物濃度３Ｅ１４ｃｍ^−３以上では、フォトダイオード（ＰＤ）の中央の真下のあたりに電位の井戸が発生し、電子が捕獲されてしまい、表面側電荷蓄積部へ到達しないので、電子の収集には不向きである。

図１７は、ｎ⁻エピタキシャル層（電荷収集層１１１）から見たｐ形のウェル１１４の電位障壁高さとｎ⁻エピタキシャル層（電荷収集層１１１）の不純物濃度の関係を示す図である。黒丸は電荷保持容量（ＳＤ）の位置における電位障壁高さを示し、白丸は浮遊拡散容量（ＦＤ）の位置における電位障壁高さを示す。

浮遊拡散容量（ＦＤ）の位置の方が電荷保持容量（ＳＤ）の位置よりもフォトダイオード（ＰＤ）の中心から遠いので、電位障壁高さが高くなっている。電位障壁高さの目標としては、電子エネルギーの平均と電子エネルギーの分布から、０．１１７ｅＶ以上が望ましい。

従って、電荷保持容量（ＳＤ）の電位障壁高さが目標の０．１１７ｅＶを満たす不純物濃度は、約２．３Ｅ１４ｃｍ^−３以上である。したがって、電荷移動時間が小さいこと及び電荷保持容量（ＳＤ）の電位障壁高さが０．１１７ｅＶ以上あることのｎ⁻不純物濃度の関係より、両条件を満たす不純物濃度は２．３Ｅ１４ｃｍ^−３以上２．５Ｅ１４ｃｍ^−３以下であり、少し余裕代を考慮すると、不純物濃度１Ｅ１４ｃｍ^−３以上３Ｅ１４ｃｍ^−３以下であることが好ましい。

以上より、実施の形態の裏面照射型ＣＭＯＳ型撮像素子１００（図１１参照）は、厚さ６μｍ以上で不純物濃度２Ｅ１３ｃｍ^−３以下のｐ⁻エピタキシャル層（光電変換部１１２）と、厚さ４μｍ以上で不純物濃度１Ｅ１４ｃｍ^−３から３Ｅ１４ｃｍ^−３の範囲のｎ⁻エピタキシャル層（電荷収集層１１１）とによって構成されるｎｐ二重エピタキシャル層を含むものである。

図７に示すように、裏面照射型ＣＭＯＳ型撮像素子１００の厚さを従来の一般的な３μｍから１０μｍへ厚くすることによって、前のフレームへの電荷の混入が、波長５５０ｎｍにおいて２．８％から０．０１８％へと低減させることができ、感度を改善するとともに、映像中で移動している物体の像が移動方向における前方に流れて見えることを改善することができる。

実施の形態によれば、グローバルシャッタを実現できる６トランジスタの画素において、光電変換部を厚くすることで、電荷保持容量に漏れ込む電荷量を低減できる裏面照射型ＣＭＯＳ型撮像素子１００を提供することができる。

なお、以上の説明における撮像素子の厚さ、不純物濃度等の値は一例に過ぎず、その数値以外の値を除外する趣旨ではない。

以上、本発明の例示的な実施の形態の裏面照射型ＣＭＯＳ型撮像素子、及び、裏面照射型ＣＭＯＳ型撮像素子の製造方法について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

１００裏面照射型ＣＭＯＳ撮像素子
１１１電荷収集層
１１２光電変換部
１１３ｎ^＋型の拡散領域
１１４ｐ型のウェル
１１５ｐ^＋型の表面バリア領域
１１６ｎ型の電荷集積領域
１１７ｐ^＋型の表面バリア領域
１１８ｎ型の電荷保持領域
１１９浮遊拡散容量
１２０配線層
１２０Ａゲート酸化膜
１２１、１２２転送ゲート電極
１２３リセット電極
１２５配線
１３０ホール除去層
１５０カラーフィルタ
１６０マイクロレンズ

Claims

マトリクス状に配置される複数の画素を有する裏面照射型ＣＭＯＳ撮像素子であって、
ｐ型エピタキシャル層で形成される光電変換層と、
前記光電変換層の表面側に配設され、ｎ型エピタキシャル層で形成される電荷収集層と、
前記電荷収集層の前記光電変換層が配置される裏面とは反対の表面側において、裏面からの平面視で画素の中心に形成される電荷集積部と、
前記電荷収集層の前記表面側において、裏面からの平面視で画素の境界部に形成されるｐ型のウェルと
を含み、
前記ｐ型のウェルの厚さは、前記境界部で最も厚く、前記境界部から前記中心へ向かって薄くなっており、
前記電荷収集層は、厚さ３μｍ〜６μｍで不純物濃度１Ｅ１４ｃｍ^−３から３Ｅ１４ｃｍ^−３のｎ型エピタキシャル層であり、
前記光電変換層は、厚さ４μｍ〜７μｍで不純物濃度２Ｅ１３ｃｍ^−３以下のｐ型エピタキシャル層である、裏面照射型ＣＭＯＳ型撮像素子。
前記光電変換層の前記表面側とは反対の裏面側において、前記画素毎に配設されるマイクロレンズをさらに含む、請求項１記載の裏面照射型ＣＭＯＳ型撮像素子。
マトリクス状に配置される複数の画素を有する裏面照射型ＣＭＯＳ撮像素子の製造方法であって、
厚さ６μｍ以上で不純物濃度２Ｅ１３ｃｍ^−３以下の光電変換層を形成する工程と、
前記光電変換層の表面側に、厚さ４μｍ以上で不純物濃度１Ｅ１４ｃｍ^−３から３Ｅ１４ｃｍ^−３のｎ型エピタキシャル層から構成される電荷収集層を形成する工程と、
前記電荷収集層の表面側に、裏面からの平面視における画素の中心に電荷集積領域を形成する工程と、
前記電荷収集層の前記光電変換層が配設される裏面側とは反対の表面側に、裏面からの平面視における画素の境界部にｐ型のウェルを形成する工程と、
含み、
前記ｐ型のウェルを形成する工程は、
裏面からの平面視における前記画素の境界領域において、前記電荷収集層の前記表面からイオン注入を行う工程と、
前記イオン注入により形成される画素分離領域が、前記電荷集積領域が形成される位置に到達するまで、熱処理を行う工程と、
を有し、前記ｐ型のウェルの厚さが、前記境界部で最も厚く、前記境界部から前記中心へ向かって薄くなるように形成する工程である、裏面照射型ＣＭＯＳ撮像素子の製造方法。