JP2014192189A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2014192189A
JP2014192189A JP2013063523A JP2013063523A JP2014192189A JP 2014192189 A JP2014192189 A JP 2014192189A JP 2013063523 A JP2013063523 A JP 2013063523A JP 2013063523 A JP2013063523 A JP 2013063523A JP 2014192189 A JP2014192189 A JP 2014192189A
Authority
JP
Japan
Prior art keywords
resin layer
opening
semiconductor device
electrode
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013063523A
Other languages
English (en)
Other versions
JP6102398B2 (ja
Inventor
Yasuo Yamazaki
康男 山▲崎▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2013063523A priority Critical patent/JP6102398B2/ja
Publication of JP2014192189A publication Critical patent/JP2014192189A/ja
Application granted granted Critical
Publication of JP6102398B2 publication Critical patent/JP6102398B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】第1の樹脂層の上に第2の樹脂層を形成する場合に、第1の樹脂層の破断を抑制する。
【解決手段】半導体装置は、第1の面を有する半導体基板と、第1の面に位置する少なくとも1つの能動素子と、少なくとも1つの能動素子上に位置する第1の樹脂層と、第1の樹脂層の上面及び第1の樹脂層の側面を覆う第2の樹脂層と、を含む。少なくとも1つの能動素子に電気的に接続され、第1の面に位置する少なくとも1つの電極をさらに含み、第1の樹脂層は、少なくとも1つの電極上に位置する第1の開口を有し、第2の樹脂層は、第1の開口の内側に位置する第2の開口を有するようにしてもよい。
【選択図】図2

Description

本発明は、半導体装置に関する。
半導体装置の高密度実装を実現するため、WCSP(Wafer Level Chip Size Package)が提案されている。WCSPにおいて、例えば下記の特許文献1に記載のように、パッシベーション膜を構成する第1の樹脂層の上に、外部端子を形成する際の応力緩和機能を有する第2の樹脂層を形成する場合がある。
特開2004−134708号公報
しかしながら、特許文献1に記載の構成において、第1の樹脂層の材料と第2の樹脂層の材料との間で線膨張係数、破断強度、破断点伸度などのミスマッチがあると、第1の樹脂層が破断してしまうことがある。第1の樹脂層が破断すると、第1の樹脂層は、半導体基板の能動面保護などの機能が低下してしまう可能性がある。
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様は、第1の樹脂層の上に第2の樹脂層を形成する場合に、第1の樹脂層の破断を抑制することに関連している。
本発明の幾つかの態様において、半導体装置は、第1の面を有する半導体基板と、第1の面に位置する少なくとも1つの能動素子と、少なくとも1つの能動素子上に位置する第1の樹脂層と、第1の樹脂層の上面及び第1の樹脂層の側面を覆う第2の樹脂層と、を含む。
この態様によれば、第2の樹脂層が第1の樹脂層の上面及び側面を覆っているので、第1の樹脂層の特定の箇所に応力が集中することが抑制され、第1の樹脂層の破断が抑制される。
上述の態様において、第2の樹脂層は、第1の面に対する平面視における第1の樹脂層の外側の位置で第1の面に接していることが望ましい。
これによれば、第1の樹脂層に発生する応力を低減できるので、第1の樹脂層の破断が抑制される。
上述の態様において、第2の樹脂層は、第1の樹脂層の上面全体及び第1の樹脂層の側面全体を覆っていることが望ましい。
これによれば、第1の樹脂層の特定の箇所に応力が集中することがさらに抑制され、第1の樹脂層の破断が抑制される。
上述の態様において、第2の樹脂層は、第1の樹脂層より厚くてもよい。
上述の態様において、第2の樹脂層は、第1の樹脂層よりも線膨張係数が小さくてもよい。
上述の態様において、少なくとも1つの能動素子に電気的に接続され、第1の面に位置する少なくとも1つの電極をさらに含み、第1の樹脂層は、少なくとも1つの電極上に位置する第1の開口を有し、第2の樹脂層は、第1の開口の内側に位置する第2の開口を有することが望ましい。
これによれば、第1の樹脂層の第1の開口の周囲においても応力が集中することが抑制され、第1の樹脂層の破断が抑制される。
上述の態様において、第2の絶縁層上と第2の開口内とにまたがって位置し、少なくとも1つの電極に電気的に接続された再配置配線をさらに含むことが望ましい。
これによれば、第2の樹脂層の第2の開口を介して再配置配線を接続することができる。
本発明の1つの実施形態に係る半導体装置の一部を示す平面図。 図1のII−II線における断面図。 参考例に係る半導体装置の一部を示す断面図。
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照符号を付して説明を省略する。
<1.実施形態の構成>
図1は、本発明の1つの実施形態に係る半導体装置の一部を示す平面図である。図2は図1のII−II線における断面図である。図1及び図2に示される半導体装置1は、半導体基板40と、第1の樹脂層10と、第2の樹脂層20と、再配置配線50と、第3の樹脂層30とを備えている。
半導体基板40は、例えばシリコン(Si)によって構成され、半導体基板40には、MOS型トランジスタなどの少なくとも1つの能動素子(図示せず)と、この能動素子に電気的に接続された電極42とが位置している。電極42の少なくとも一部は、半導体基板40の第1の面41に位置している。
第1の樹脂層10は、例えばポリイミド系の樹脂によって構成され、半導体基板40の第1の面41と接して、第1の面41の上の一部領域に位置している。なお、本実施形態において「上」とは、半導体基板40の第1の面41と反対側の面43からみて、第1の面41に向かう方向とする。第1の樹脂層10は、電極42の上に、第1の開口15を有している。第1の樹脂層10は、半導体基板40の第1の面41に位置する上述の能動素子を保護する機能を有する。
第2の樹脂層20は、例えばポリイミド系の樹脂によって構成されている。第2の樹脂層20は、第1の樹脂層10の上面11の全体及び側面12の全体を覆い、且つ、上面11及び側面12と接して、第1の樹脂層10の上面11の上と、第1の樹脂層10の第1の開口15内の一部と、半導体基板40の第1の面41の上の一部領域とにまたがって位置している。
第2の樹脂層20の端部は、第1の樹脂層10の側面12よりも外側において、半導体基板40の第1の面41に接している。また、第2の樹脂層20は、第1の樹脂層10の第1の開口15の内側に、第2の開口25を有している。換言すれば第2の開口25の外縁は、平面視で第1の開口15の外縁に囲まれている。
第2の樹脂層20は、後述するハンダボール60などの外部端子を再配置配線50に固定するときの応力を緩和する機能を有する。そのため、第2の樹脂層20は、第1の樹脂層10よりも厚く形成されている。
再配置配線50は、例えば銅(Cu)によって構成され、第2の樹脂層20の上の一部領域と、第2の開口25内とにまたがって位置している。そして、再配置配線50は、第2の樹脂層20の上面の一部と、第2の樹脂層20の第2の開口25の内面と、電極42の上面とに接しており、電極42と電気的に接続されている。再配置配線50には、ハンダボール60が固定されている。
第3の樹脂層30は、再配置配線50の上と、第2の樹脂層20の上の一部領域とにまたがって、ハンダボール60を平面視で囲むように位置している。なお、本実施形態において「平面視」とは、第1の面41に垂直な方向からみた状態をいう。第3の樹脂層30は、再配置配線50を他の配線などから絶縁する機能を有している。第3の樹脂層30には、後工程での目印となる第3の開口36が形成されている。
図1及び図2において、第3の開口36は、1つのみ示されているが、複数形成されていてもよい。また、電極42、第1の開口15、第2の開口25、再配置配線50及びハンダボール60も、それぞれ1つのみ示されているが、それぞれ複数形成されていてもよい。
<2.参考例>
図3は、参考例に係る半導体装置の一部を示す断面図である。図3において、図1又は図2に示された各構成と対応する部分には、図1又は図2に示された符号の末尾に「a」を付加した符号を示して、詳細な説明を省略する。
図3に示される参考例に係る半導体装置1aは、第2の樹脂層20aの端部が、半導体基板40aの第1の面41aに接しておらず、第2の樹脂層20aの端部が、第1の樹脂層10aの上面11aの上に位置している点で、図1及び図2に示された実施形態と異なる。
また、図3に示される参考例においては、第2の樹脂層20aに開口26aが形成されている。開口26aは、後工程での目印として機能する。
図3に示されるような構成において、第2の樹脂層20aの材料と第1の樹脂層10aの材料との間で線膨張係数などのミスマッチがあると、第1の樹脂層10aに破断部19aが形成されてしまう場合がある。
この問題への対応策として、ミスマッチの小さい材料の組み合わせを選択することも考えられるが、ミスマッチの最小化のみを優先してしまうと、材料選択の自由度が低下し、設計の自由度が低下するおそれがある。
そこで、第1の樹脂層10aに破断部19aが形成されてしまう理由についてさらに詳細に検討する。
第1の樹脂層10aは、例えば、第2の樹脂層20aより大きい線膨張係数を有する場合に、第2の樹脂層20aから外力を受けることにより、内部に応力が発生する。特に、図3に示される参考例においては、第1の樹脂層10aの上面11aは第2の樹脂層20aに密着しており、第1の樹脂層10aの下面13aは半導体基板40aに密着しており、且つ、第2の樹脂層20aは半導体基板40aに接していない。このため、第1の樹脂層10aは、上面11aと下面13aとで別方向の外力を受けることにより、応力が発生する可能性がある。
また、第2の樹脂層20aは第1の樹脂層10aの上面11aの全体に密着しているのではなく、第1の樹脂層10aの上面11aの一部領域に密着している。このため、第1の樹脂層10aの特定の箇所に、応力が集中してしまう可能性がある。
さらに、第1の樹脂層10aは膜厚が比較的薄いため、第1の樹脂層10aの単位断面積当たりにかかる力が大きくなりやすい。この単位断面積当たりの力が、第1の樹脂層10aを構成する材料の破断強度を超えると、第1の樹脂層10aに破断部19aが形成される。
第1の樹脂層10aに破断部19aが形成されるのは、以上のような理由によるものと考えられる。
<3.実施形態の作用効果>
これに対し、図1及び図2に示された実施形態においては、以下のようにして、第1の樹脂層10に破断部が形成されることを抑制している。
まず、図1及び図2に示された実施形態においては、第2の樹脂層20が第1の樹脂層10の上面11及び側面12を覆っている。これによれば、第1の樹脂層10及び第2の樹脂層20の線膨張係数が違っていても、第1の樹脂層10の特定の箇所に応力が集中することを抑制できる。
また、図1及び図2に示された実施形態においては、第2の樹脂層20が、第1の樹脂層10の上面11の全体及び側面12の全体を覆っている。従って、第1の樹脂層10の特定の箇所に応力が集中することがさらに抑制される。
また、第1の樹脂層10の下面13は半導体基板40の第1の面41に密着しているので、第1の樹脂層10は半導体基板40に対して伸縮することが抑制されている。その一方、第1の樹脂層10の側面12より外側において、第2の樹脂層20も半導体基板40の第1の面41に密着しているので、第2の樹脂層20も半導体基板40に対して伸縮することが抑制されている。従って、図1及び図2に示された実施形態によれば、第2の樹脂層20によって第1の樹脂層10に発生する応力そのものも低減できる。
また、図1及び図2に示された実施形態においては、電極42の上に、第1の樹脂層10が第1の開口15を有する場合に、第2の樹脂層20が第1の開口15の内側に第2の開口25を有し、第2の樹脂層20が第1の開口15の内側において電極42又は半導体基板40に密着している。これにより、第1の樹脂層10の第1の開口15の周囲においても、応力が発生することが抑制される。そして、第2の開口25の内側に電極42の上面が露出するので、電極42の上面から第2の樹脂層20の上の位置まで、再配置配線50を接続することができる。
なお、第3の樹脂層30の材料としては、第2の樹脂層20の材料とのミスマッチが小さいものを選ぶことが望ましい。ただし、第2の樹脂層20に応力が発生したとしても、第2の樹脂層20は第1の樹脂層10よりも厚いので、第2の樹脂層20の単位断面積当たりにかかる力はあまり大きくならない。このことから、第2の樹脂層20に破断部が生じる可能性は、第1の樹脂層10よりも低い。従って、第3の樹脂層30は、材料選択の自由度が比較的高い。
1、1a…半導体装置、10、10a…第1の樹脂層、11、11a…上面、12、12a…側面、13、13a…下面、15、15a…第1の開口、19a…破断部、20、20a…第2の樹脂層、25、25a…第2の開口、26a…開口、30、30a…第3の樹脂層、36…第3の開口、40、40a…半導体基板、41、41a…第1の面、42、42a…電極、43、43a…反対側の面、50、50a…再配置配線、60、60a…ハンダボール。

Claims (7)

  1. 第1の面を有する半導体基板と、
    前記第1の面に位置する少なくとも1つの能動素子と、
    前記少なくとも1つの能動素子上に位置する第1の樹脂層と、
    前記第1の樹脂層の上面及び前記第1の樹脂層の側面を覆う第2の樹脂層と、
    を含む半導体装置。
  2. 前記第2の樹脂層は、前記第1の面に対する平面視における前記第1の樹脂層の外側の位置で前記第1の面に接している、請求項1記載の半導体装置。
  3. 前記第2の樹脂層は、前記第1の樹脂層の上面全体及び前記第1の樹脂層の側面全体を覆っている、請求項1又は請求項2記載の半導体装置。
  4. 前記第2の樹脂層は、前記第1の樹脂層よりも厚い、
    請求項1乃至請求項3のいずれか一項記載の半導体装置。
  5. 前記第2の樹脂層は、前記第1の樹脂層よりも線膨張係数が小さい、
    請求項1乃至請求項4のいずれか一項記載の半導体装置。
  6. 前記少なくとも1つの能動素子に電気的に接続され、前記第1の面に位置する少なくとも1つの電極をさらに含み、
    前記第1の樹脂層は、前記少なくとも1つの電極上に位置する第1の開口を有し、
    前記第2の樹脂層は、前記第1の開口の内側に位置する第2の開口を有する、
    請求項1乃至請求項5のいずれか一項記載の半導体装置。
  7. 前記第2の絶縁層上と前記第2の開口内とにまたがって位置し、前記少なくとも1つの電極に電気的に接続された再配置配線をさらに含む、請求項6記載の半導体装置。
JP2013063523A 2013-03-26 2013-03-26 半導体装置 Active JP6102398B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013063523A JP6102398B2 (ja) 2013-03-26 2013-03-26 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013063523A JP6102398B2 (ja) 2013-03-26 2013-03-26 半導体装置

Publications (2)

Publication Number Publication Date
JP2014192189A true JP2014192189A (ja) 2014-10-06
JP6102398B2 JP6102398B2 (ja) 2017-03-29

Family

ID=51838221

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013063523A Active JP6102398B2 (ja) 2013-03-26 2013-03-26 半導体装置

Country Status (1)

Country Link
JP (1) JP6102398B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017108099A (ja) * 2015-12-08 2017-06-15 サムソン エレクトロ−メカニックス カンパニーリミテッド. 電子部品パッケージ及びこれを含む電子機器

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5795641A (en) * 1980-12-05 1982-06-14 Nec Corp Semiconductor device
JPS62224037A (ja) * 1986-03-26 1987-10-02 Nippon Denso Co Ltd 半導体装置
JPS63107031A (ja) * 1986-10-23 1988-05-12 Nec Corp 半導体装置
JP2004281898A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2008277742A (ja) * 2007-01-31 2008-11-13 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP2010177596A (ja) * 2009-01-30 2010-08-12 Sanyo Electric Co Ltd 半導体モジュールおよびその製造方法、ならびに携帯機器
JP2011049606A (ja) * 2007-11-08 2011-03-10 Sanyo Electric Co Ltd 半導体モジュールの製造方法
JP2011166072A (ja) * 2010-02-15 2011-08-25 Oki Semiconductor Co Ltd 半導体装置及びその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5795641A (en) * 1980-12-05 1982-06-14 Nec Corp Semiconductor device
JPS62224037A (ja) * 1986-03-26 1987-10-02 Nippon Denso Co Ltd 半導体装置
JPS63107031A (ja) * 1986-10-23 1988-05-12 Nec Corp 半導体装置
JP2004281898A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2008277742A (ja) * 2007-01-31 2008-11-13 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP2011049606A (ja) * 2007-11-08 2011-03-10 Sanyo Electric Co Ltd 半導体モジュールの製造方法
JP2010177596A (ja) * 2009-01-30 2010-08-12 Sanyo Electric Co Ltd 半導体モジュールおよびその製造方法、ならびに携帯機器
JP2011166072A (ja) * 2010-02-15 2011-08-25 Oki Semiconductor Co Ltd 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017108099A (ja) * 2015-12-08 2017-06-15 サムソン エレクトロ−メカニックス カンパニーリミテッド. 電子部品パッケージ及びこれを含む電子機器
US10032697B2 (en) 2015-12-08 2018-07-24 Samsung Electro-Mechanics Co., Ltd. Electronic component package and electronic device including the same

Also Published As

Publication number Publication date
JP6102398B2 (ja) 2017-03-29

Similar Documents

Publication Publication Date Title
US9673153B2 (en) Semiconductor device
KR20170107823A (ko) 스트레스를 분산시킬 수 있는 반도체 장치
JP7234432B2 (ja) 半導体装置
JP2023054250A (ja) 半導体装置
JP6301763B2 (ja) 半導体装置、および半導体装置の製造方法
US10147661B2 (en) Semiconductor device
WO2012095907A1 (ja) 半導体装置及びフリップチップ実装品
JP6102398B2 (ja) 半導体装置
US11189555B2 (en) Chip packaging with multilayer conductive circuit
JP4045261B2 (ja) 半導体装置
TWI584431B (zh) 超薄半導體元件封裝結構的製造方法
JP2020202313A (ja) 半導体装置および半導体装置の製造方法
JP2007059867A (ja) 半導体装置
JP7226186B2 (ja) 半導体装置
US20110193224A1 (en) Semiconductor device
JP6138277B2 (ja) パワー半導体モジュール
US11342240B2 (en) Semiconductor device
JP6718143B2 (ja) 半導体装置
JP2008010778A (ja) 半導体装置
KR100810857B1 (ko) 반도체 장치
JP2010067711A (ja) 半導体装置及びその製造方法
JP7151452B2 (ja) 半導体装置
JP2007042702A (ja) 半導体装置
JP2009038140A (ja) 半導体装置およびその製造方法
JP2007281167A (ja) 半導体装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20150109

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151119

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20160610

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20160624

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161004

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161026

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170131

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170213

R150 Certificate of patent or registration of utility model

Ref document number: 6102398

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150