WO2012095907A1 - 半導体装置及びフリップチップ実装品 - Google Patents

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WO2012095907A1
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protective film
seal ring
opening
film
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仲野　純章
紀行 永井
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パナソニック株式会社
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Definitions

  • the present disclosure relates to a semiconductor device having a seal ring formed around a chip region.
  • scribe line scribe line
  • the chip area around the scribe line may receive a mechanical shock and affect the separated chip (that is, the semiconductor device). Specifically, cracks, chips, etc. occur in the dicing section of the semiconductor device, which affects the circuit formation region of the semiconductor device. In addition, the circuit formation region of the semiconductor device may be affected by moisture, ions, etc. contained in the ambient atmosphere.
  • a protective structure called a seal ring may be provided inside the dicing portion, that is, near the edge portion of the chip (die). Further, as a means for protecting the surface of the semiconductor device, a protective film may be provided on the surface.
  • Patent Document 1 is an example of such a configuration. The description will be described below.
  • FIG. 11 shows a schematic configuration of the semiconductor device 100 of Patent Document 1.
  • the semiconductor device 100 is configured using a semiconductor substrate 101.
  • a plurality of layers (here, three layers) of interlayer insulating films 111a, 111b, and 111c (hereinafter, sometimes collectively referred to as an interlayer insulating film 111) are stacked.
  • a circuit formation region 102 where wirings, circuits and the like are formed and a dicing region 103 where dicing is performed are provided, and a seal ring 104 is provided in the interlayer insulating film 111 between them.
  • the seal ring 104 functions as a barrier against crack extension caused by moisture and stress entering from the cut surface of the interlayer insulating film 111 exposed by dicing.
  • the seal ring 104 includes a plurality of seal layers (individual illustration is omitted) that are continuously stacked, and the seal layer 105 that constitutes the uppermost portion is made of, for example, aluminum.
  • a first protective film 106 made of a silicon nitride film formed by plasma nitriding is formed on the interlayer insulating film 111 so as to cover the seal layer 105. Further thereon, a second protective film 107 made of a polyimide film is formed. Here, the first protective film 106 and the second protective film 107 cover the circuit forming region 102, the seal ring 104, and the dicing region 103.
  • the shape of the second protective film 107 which is a polyimide film, may become unstable, and peeling due to the shape may occur.
  • an object of the present disclosure is to obtain a highly reliable semiconductor device by ensuring shape stability and peel resistance of a protective film in a semiconductor device having a seal ring and a protective film.
  • the inventors of the present application examined the cause of problems such as shape instability and peeling of the second protective film, which is a polyimide film.
  • the shape variation when forming the second protective film end portion position accuracy variation, etc.
  • the base shape etc.
  • the inventors conceived to define the structure of the seal ring and its vicinity, such as the positional relationship of the end portion of the second protective film with respect to the seal ring.
  • the semiconductor device of the present disclosure includes a substrate having a circuit formation region, an interlayer insulating film formed on the substrate, a first seal ring formed in the interlayer insulating film and surrounding the circuit forming region, and an interlayer A first protective film formed in a circuit formation region on the insulating film and a region including above the first seal ring, and a second protective film formed on the first protective film and inside the first seal ring;
  • the first protective film includes a first surface in contact with the second protective film, a second surface located immediately above the first seal ring, and a third surface connected from the first surface to the second surface. And the end portion of the second protective film is located more inside than the third surface.
  • a first opening may be provided immediately above the first seal ring in the first protective film.
  • a second opening may be provided outside the first seal ring in the first protective film.
  • the interlayer insulating film may have at least one second seal ring surrounding the first seal ring.
  • the plurality of seal rings surround the circuit formation region more than twice, and the effect of protecting the circuit formation region from moisture entering from the cut surface of the interlayer insulating film, crack extension due to stress, etc. is more effective.
  • the first seal ring is located on the innermost side (circuit formation region side), and since the end portion of the second protective film is located on the inner side of the third surface located above the first seal ring, The effect of improving the shape stability and peel resistance of the second protective film is ensured.
  • the second opening may be disposed between the first seal ring and the second seal ring.
  • the second opening may be formed so as to penetrate the first protective film.
  • the second opening may be formed so as to avoid reaching the interlayer insulating film immediately below the first protective film.
  • inspection wiring or the like may be provided outside the seal ring, and it is desirable to avoid exposure. Further, exposure of the seal layer itself constituting the seal ring can be avoided.
  • the second opening may be arranged so as to surround the first seal ring.
  • the second opening may be arranged so as to continuously surround the first seal ring.
  • the first protective film has a first opening immediately above the first seal ring, and the first protective film has a second opening on the outside of the first seal ring.
  • the second opening may be deeper than the first opening.
  • a third opening may be provided outside the second seal ring in the first protective film.
  • the third opening may be deeper than the second opening.
  • the second opening may be deeper than the third opening.
  • the second seal ring may be the outermost seal ring.
  • openings may be arranged immediately above all seal rings in the first protective film.
  • the first seal ring may include a plurality of stacked seal layers and a cap layer formed on the uppermost seal layer.
  • the seal layer may be made of copper (Cu) and the cap layer may be made of aluminum (Al).
  • the width of the cap layer may be larger than the width of the uppermost seal layer.
  • end portion of the second protective film may be located between the third surface and the circuit formation region.
  • the circuit formation region can be protected by the second protective film, and the shape stability and peel resistance of the second protective film can be improved.
  • the upper surface of the first protective film where the end of the second protective film is located may be substantially flat.
  • an isolation region that avoids the formation of circuits and wirings is provided between the first seal ring and the circuit formation region, and the upper surface of the first protective film is substantially flat in the isolation region, and the second protective film The end of may be located on the isolation region.
  • the distance between the seal ring and the circuit formation region is ensured, and the effect of protecting the circuit formation region from moisture, cracks, etc. can be enhanced.
  • the region where the end portion of the second protective film can be located is widened, the end portion is located in a necessary region even when the end portion position accuracy varies when forming the second protective film.
  • the second protective film can be formed stably.
  • the interlayer insulating film may include a low dielectric constant film.
  • the interlayer insulating film may include an ultra-low dielectric constant film.
  • the entire interlayer insulating film is composed of a low dielectric constant film (low-k film) or an ultra-low dielectric constant film (Extremely Low-k (ELK) film), or a low dielectric constant film or an ultra-low dielectric constant film. It may consist of a laminated structure including. As a result, high speed and low power consumption of the semiconductor device can be realized.
  • a plurality of bumps arranged in a grid shape may be provided on the back surface of the substrate under the circuit formation region.
  • the bumps may be arranged only under the circuit formation region and not under the seal ring.
  • the first protective film may be made of a silicon nitride film
  • the second protective film may be made of a polyimide film.
  • each material it may be like this.
  • the surface of the second protective film may be higher than the second surface of the first protective film.
  • the flip chip mounted product of the present disclosure has a structure in which any semiconductor device of the present disclosure is flip chip mounted on a mounting substrate.
  • Such a flip-chip mounting product has high reliability of the mounted semiconductor device and supports high density mounting.
  • the shape stability and peel resistance of the protective film for protecting the chip surface can be improved, and a highly reliable semiconductor device can be obtained.
  • FIGS. 1A and 1B are a cross-sectional view and a plan view schematically illustrating an exemplary semiconductor device according to an embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view schematically illustrating a modification example of the exemplary semiconductor device according to the embodiment of the present disclosure.
  • FIG. 3 is a cross-sectional view schematically illustrating a modification example of the exemplary semiconductor device according to the embodiment of the present disclosure.
  • FIG. 4 is a cross-sectional view schematically illustrating a modification example of the exemplary semiconductor device according to the embodiment of the present disclosure.
  • FIGS. 5A and 5B are a cross-sectional view and a plan view schematically showing a modification of the exemplary semiconductor device according to the embodiment of the present disclosure.
  • FIG. 6 is a cross-sectional view schematically illustrating a modified example of the exemplary semiconductor device according to the embodiment of the present disclosure.
  • FIG. 7 is a cross-sectional view schematically illustrating a modified example of the exemplary semiconductor device according to the embodiment of the present disclosure.
  • FIG. 8 is a cross-sectional view schematically illustrating a modified example of the exemplary semiconductor device according to the embodiment of the present disclosure.
  • FIG. 9 is a plan view schematically illustrating bumps provided in an exemplary semiconductor device according to an embodiment of the present disclosure.
  • FIG. 10 is a cross-sectional view schematically illustrating a state in which an exemplary semiconductor device according to an embodiment of the present disclosure is flip-chip mounted using bumps.
  • FIG. 11 is a cross-sectional view schematically showing a semiconductor device of the background art.
  • FIGS. 1A and 1B are diagrams schematically showing an exemplary semiconductor device 50
  • FIG. 1A which is a cross-sectional view, is a plan view of Ia-Ia ′ in FIG. Corresponds to a line.
  • the semiconductor device 50 is formed using a semiconductor substrate 1 such as a silicon substrate.
  • a semiconductor substrate 1 such as a silicon substrate.
  • an interlayer insulating film 11 having a structure in which a plurality of layers (three layers in the example of FIG. 1) of insulating films 11a, 11b, and 11c are stacked is formed.
  • a circuit formation region 2 in which wirings, circuits, and the like are formed is provided on the center side of the semiconductor device 50, and a dicing region 3 is provided on the outside so as to surround the periphery.
  • Wiring and contact portions are formed in the interlayer insulating film 11 in the circuit formation region 2 so as to be electrically connected to elements such as transistors formed on the semiconductor substrate 1 (not shown).
  • a seal ring 4 is formed between the circuit forming region 2 and the dicing region 3 so as to be embedded in the interlayer insulating film 11.
  • the seal layers 4a and 4b formed by using the formation process of the contact portion and the wiring layer formed in each layer of the interlayer insulating film 11 and the cap layer 5 formed in the uppermost portion are continuous. And have a laminated structure.
  • the seal layers 4 a and 4 b are formed using, for example, copper (Cu), and a barrier metal layer (not shown) made of, for example, TaN is formed between the seal layer and the interlayer insulating film 11. This prevents the material constituting the seal layer (contact portion and wiring layer) from coming into direct contact with the interlayer insulating film 11.
  • the opening of the interlayer insulating film 11 (more specifically, the opening of the insulating film 11 c) is convex with respect to the upper surface of the interlayer insulating film 11 (a shape protruding upward).
  • the cap layer 5 may be provided as a seal layer formed so as to form The cap layer 5 is formed so as to cover the opening.
  • a first protective film 6 is formed on the interlayer insulating film 11 so as to cover a range from the circuit formation region 2 to the dicing region 3 including the cap layer 5.
  • the first protective film 6 is preferably a silicon nitride film formed by plasma nitriding, for example, and the film thickness is preferably about 0.6 ⁇ m. However, neither material nor film thickness is limited to this.
  • the upper surface of the cap layer 5 has a shape recessed along the opening of the insulating film 11c, and the upper surface of the first protective film 6 is recessed above it to form the opening 31.
  • a second protective film 7 is formed on the first protective film 6.
  • a material and film thickness of the 2nd protective film 7 it is suitable to form, for example with a polyimide, and a film thickness shall be about 5 micrometers. However, it is not limited to these.
  • the shape of the second protective film 7 becomes unstable.
  • the inventors of the present application have found that peeling or the like resulting from the above occurs. The cause of this is due to the influence of the shape variation of the second protective film 7 (end portion position accuracy variation, etc.), the base shape and the like.
  • the width of the seal ring 4 (cap layer 5) is 4 ⁇ m
  • the width of the rising portion 8 of the first protective film 6 covering the seal ring 4 (cap layer 5) is 10 ⁇ m.
  • the end portion of the second protective film 7 is designed to be positioned on the rising portion 8 of the first protective film 6. In such a case, if the positional accuracy variation of the end portion of the second protective film 7 is ⁇ 5 ⁇ m or more, the cross-sectional shape of the end portion of the second protective film 7 has a large difference depending on the location. As a result, the shape of the second protective film 7 may become unstable, and peeling due to the shape may occur.
  • the end portion of the second protective film 7 is located outside the seal ring 4 (as viewed from the circuit forming region 2 side) is not desirable. This is because the second protective film 7 having a uniform film thickness cannot be formed depending on the rising degree (degree of protrusion) of the first protective film 6 following the shape of the seal ring 4 and its upper part and the surface form. Because there are cases.
  • the end of the second protective film 7 is located on the inner side of the seal ring 4 as viewed from the circuit forming region 2 and does not reach the rising part 8 of the first protective film 6.
  • This may be paraphrased as follows. That is, among the surfaces of the first protective film 6, the flat surface inside the seal ring 4 and substantially covered with the second protective film 7 is the first surface 6 a, and the surface above the seal ring 4 is the second surface. A surface connecting the first surface 6b to the second surface is referred to as a third surface 6c.
  • the end portion of the second protective film 7 is positioned on the inner side of the third surface 6c when viewed from the circuit forming region side.
  • the end of the second protective film 7 is positioned at least 5 ⁇ m inside from the rising portion 8 (third surface 6c).
  • the end of the second protective film 7 can be prevented from reaching the rising portion 8.
  • the second protective film 7 is formed on the flat first protective film 6 located on the circuit forming region 2 side, thereby suppressing shape instability, peeling, and the like. it can.
  • the cap layer 5 is made of, for example, aluminum (Al).
  • Al aluminum
  • the material of the cap layer 5 and the seal layer 4b below the cap layer 5 is not limited to the aluminum and copper.
  • the insulating films 11a, 11b, and 11c constituting the interlayer insulating film 11 are not particularly limited.
  • An oxide film (TEOS oxide film) may be used.
  • FIG. 2 is a diagram showing a schematic cross section of a modified semiconductor device 50a.
  • FIG. 1A the same reference numerals as those in FIG. 1A are used for the same components as those of the semiconductor device 50 in FIGS. 1A and 1B, and differences will be described in detail below.
  • the cap layer 5 made of Al is provided on the seal layer 4b made of Cu so as to fill the opening provided in the insulating film 11c and to be in contact with the seal layer 4b. It has been.
  • the cap layer 5 protrudes from the upper surface of the insulating film 11c.
  • the opening of the insulating film 11c is filled with a seal layer 9 made of Cu formed by plating or the like, and the seal layer 9 is in contact with the upper surface of the seal layer 4b. Further, a cap layer 5 made of Al is formed on the insulating film 11 c so as to cover the seal layer 9. Since the cap layer 5 has a wider width than the seal layer 9, the cap layer 5 completely covers the upper surface of the seal layer 9.
  • Such a configuration is particularly effective when the cap layer 5 is superior in oxidation resistance to the seal layer 9 immediately below it.
  • the second protective film 7 is located on the inner side of the seal ring 4 as viewed from the circuit forming region 2 and does not reach the rising portion 8 of the first protective film 6. Thereby, shape instability, exfoliation, etc. of the 2nd protective film 7 are controlled, and a reliable semiconductor device can be obtained.
  • FIG. 3 is a diagram showing a schematic cross section of another variation of the semiconductor device 50b.
  • the same reference numerals as those in FIG. 1A are used for the same components as those of the semiconductor device 50 in FIGS. 1A and 1B, and differences will be described in detail below.
  • the semiconductor device 50b is provided with another seal ring 14 on the outer side (outside as viewed from the circuit formation region 2) in addition to the seal ring 4 similar to the semiconductor device 50a.
  • the seal ring 4 of the semiconductor device 50b is referred to as a first seal ring 4
  • the seal ring 14 is referred to as a second seal ring 14.
  • the second seal ring 14 Similar to the first seal ring 4, the second seal ring 14 includes seal layers 14 a and 14 b embedded in the interlayer insulating film 11, and a cap layer 15 formed in contact therewith.
  • an opening 31 is also formed in the first protective film 6 above the second seal ring 14. Furthermore, an opening 32 is also formed between the first seal ring 4 and the second seal ring 14. Here, the opening 32 located between the seal rings is deeper than the opening 31 located above the seal ring.
  • the circuit forming region 2 is surrounded by a plurality of rows of seal rings so that the circuit forming region 2 can be more reliably protected from moisture entering from the cut surface of the interlayer insulating film 11 and crack extension caused by stress. Can be protected.
  • an example of surrounding twice is shown, but by providing a plurality of second seal rings 14, the circuit forming region 2 may be surrounded three or more times to provide more reliable protection.
  • the first protection film 6 that follows the shape on the innermost seal ring (first seal ring 4) has the 2
  • the end of the protective film 7 is positioned. Thereby, shape instability, exfoliation, etc. of the 2nd protective film 7 are controlled, and a reliable semiconductor device can be obtained.
  • the underlying surface (the surface of the first protective film 6) in the region where the end of the second protective film 7 is located is flat.
  • a low dielectric constant film (low-k film) or an ultra-low dielectric constant film (Extremely low-low- k (ELK) film) film is used.
  • Low dielectric constant film (ultra-low dielectric constant) generally has low film density, and therefore has high hygroscopicity and moisture permeability. Therefore, when using a low dielectric constant film, it is particularly necessary to suppress the intrusion of moisture to suppress an increase in relative dielectric constant, a decrease in wiring reliability, and the like. Similarly, since the low dielectric constant film (ultra low dielectric constant) is mechanically fragile, it is necessary to suppress the extension of cracks due to stress. Therefore, it is effective to provide a plurality of rows of seal rings to protect the circuit formation region 2 more reliably as in the semiconductor device 50b.
  • the low dielectric constant film is a film having a low dielectric constant compared to a silicon oxide film (relative dielectric constant is about 3.5 to 4.0), and has a relative dielectric constant of about 2.7 to 3.0.
  • a film for example, a SiOF film, but not limited to this.
  • the ultra-low dielectric constant is a film having a lower dielectric constant and a relative dielectric constant of about 2.7 or less (for example, a SiCOH film, but is not limited thereto).
  • an isolation region 21 in which no circuit, wiring or the like is provided is provided between the innermost seal ring (first seal ring 4) and the circuit formation region 2.
  • the end portion of the second protective film 7 may be positioned on the first protective film 6 having a flat upper surface.
  • the first seal ring 4 and the circuit forming region 2 are isolated from each other, so that the circuit forming region 2 is further separated from moisture entering from the cut surface of the interlayer insulating film 11 and crack extension caused by stress. It can be surely protected.
  • a wide flat region for positioning the end portion of the second protective film 7 can be secured, even when the second protective film 7 is formed by a method that causes variations in end position accuracy, the second protective film 7 is stable. Thus, the second protective film 7 can be formed.
  • FIG. 4 shows the case where a plurality of rows of seal rings are provided, it is of course possible to provide the isolation region 21 when the seal rings are single.
  • FIGS. 5A and 5B show a schematic cross-sectional view and a plan view of a semiconductor device 50c of still another modified example.
  • FIG. 5A corresponds to the Va-Va ′ line in FIG.
  • the same components as those of the semiconductor device 50 of FIGS. 1A and 1B are denoted by the same reference numerals as those of FIGS. 1A and 1B, and differences will be described in detail below.
  • the opening 13 is provided in the first protective film 6 outside the seal ring 4 (outside as viewed from the circuit formation region 2 side). Thereby, it is possible to block propagation paths such as impacts and stresses from the outside toward the circuit forming region 2 when dicing the wafer. That is, when the opening 13 does not exist, the first protective film 6 serves as a propagation path, and impact, stress, etc. propagate to the circuit formation region 2, but this can be blocked by providing the opening 13. In particular, if the opening 13 penetrates the first protective film 6, impact, stress, and the like are less easily transmitted, so that the effect of protecting the circuit forming region 2 is enhanced. Note that the openings 31 and 32 can be expected to relieve stress in the same manner as the opening 13.
  • the opening 13 does not reach the inside of the interlayer insulating film 11 immediately below the first protective film 6. In other words, if the opening 13 is formed so as to remove a part of the upper portion of the interlayer insulating film 11, there is a risk that the wiring provided in the interlayer insulating film 11 is exposed. It is desirable to avoid it.
  • inspection wiring or the like may be provided outside the seal ring, so it is desirable to avoid this exposure.
  • the seal layer constituting the seal ring itself may be exposed. It is desirable to avoid this.
  • the opening 13 has a closed loop shape (a frame shape closed in a chain) when the semiconductor device 50c is viewed in plan.
  • FIG. 5B shows an example in which the seal ring 4 has a closed quadrangle that goes around the outside (the outside of the rising portion 8 of the first protective film 6). By doing so, the path transmitted to the circuit formation region 2 can be blocked with respect to impact, stress, etc. from any direction, and the protective effect is further ensured.
  • the opening 13 can also be provided when a plurality of seal rings are provided.
  • the first seal ring 4 and the second seal ring 14 are provided as in the example of FIG. 3, and the opening 13 is provided outside the second seal ring 14.
  • an opening 13 is provided outside the innermost seal ring 4.
  • openings 13 are provided between the first seal ring 4 and the second seal ring 14 and outside the second seal ring 14.
  • the end of the second protective film 7 is located inside the seal ring 4.
  • the rising portion 8 of the first protective film 6 is located on the innermost side of the first seal ring 4) and follows the upper part of the seal ring 4. Do not reach. Thereby, shape instability, exfoliation, etc. of the 2nd protective film 7 are controlled, and a reliable semiconductor device can be obtained.
  • a plurality (16 in this example) of bumps 24 are arranged in a grid (matrix). ). By arranging such bumps 24, a large number of bumps 24 can be provided in the limited circuit formation region 2.
  • the bump 24 is made of, for example, a Sn—Ag lead-free solder material.
  • the present invention is not limited to this, and a solder material such as Sn—Cu or Sn—Cu—Ni may be used, or another material may be used.
  • the arrangement interval of the bumps 24 is, for example, 160 ⁇ m.
  • flip-chip mounting can be performed on the organic substrate 25 or the like to contribute to high-density mounting of the semiconductor device.
  • the semiconductor device 50 and the like are shown so that the side on which the protective film is formed faces down, and the illustration of the semiconductor substrate 1 is omitted.
  • electrode pads 27 are formed below the bumps 24 formed in the semiconductor device.
  • the electrode pad 27 is made of, for example, aluminum, and is provided in a portion where the first protective film 6 and the second protective film 7 are opened on the interlayer insulating film 11.
  • wirings connected to the electrode pads 27 are provided in the interlayer insulating film 11.
  • the under barrier metal 28 is formed as a metal layer that assists the bonding strength between the electrode pad 27 and the bump 24 formed thereon.
  • the material include nickel (Ni), but are not limited thereto.
  • the underfill 26 is filled between the flip-chip mounted semiconductor device and the organic substrate 25.
  • the underfill 26 has a function of preventing connection of moisture, dust, and the like from the outside, relieving stress due to warpage of the organic substrate 25, and ensuring connection reliability.
  • the material is, for example, a thermosetting liquid sealing material, and more specifically, may be composed of an epoxy resin, a curing agent, a filler, or the like.

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Abstract

　半導体装置５０は、回路形成領域２を有する基板１と、基板１上に形成された層間絶縁膜１１と、層間絶縁膜１１中に形成され、回路形成領域２を取り囲む第１シールリング４と、層間絶縁膜１１上における回路形成領域及び第１シールリング４上方を含む領域に形成された第１保護膜６と、第１保護膜６上で且つ第１シールリング４よりも内側に形成された第２保護膜７とを備える。第１保護膜６は、第２保護膜７と接触する第１の表面と、第１シールリング４の直上に位置する第２の表面と、第１の表面から第２の表面へとつながる第３の表面とを有する。第２保護膜７の端部は、第３の表面よりも内側に位置している。

Description

半導体装置及びフリップチップ実装品
　本開示は、チップ領域の周囲に形成されたシールリングを有する半導体装置に関するものである。
　一般に、半導体装置を製造する際には、ウェハ状態の半導体基板に設けられた複数のチップ領域にそれぞれ必要な回路を集積する。複数のチップ領域同士の間は、格子状に設けられたスクライブ領域（スクライブライン）によって隔てられている。このようなスクライブ領域に沿ってウェハのダイシングを行ない、個々のチップに分離される。
　しかしながら、ウェハをダイシングして個々のチップに分割する際、スクライブライン周辺のチップ領域が機械的衝撃を受けて、分離されたチップ（つまり、半導体装置）に影響を与える場合がある。具体的には、半導体装置のダイシング断面にクラック、欠け等が生じて半導体装置の回路形成領域に影響を与える。また、半導体装置の回路形成領域が、外界の雰囲気に含まれる水分、イオン等に影響されることもある。
　このような影響から半導体装置の回路形成領域を保護するために、ダイシング箇所の内側、つまり、チップ（ダイ）のエッジ部近傍に、シールリングと呼ばれる保護構造を設ける場合がある。また、半導体装置の表面を保護する手段として、当該表面に、保護膜を設ける場合もある。
　こうした構成の一例として、特許文献１が挙げられる。以下、その記載について説明する。
　図１１に、特許文献１の半導体装置１００について、概略構成を示す。半導体装置１００は、半導体基板１０１を用いて構成されている。半導体基板１０１上には、複数層（ここでは３層）の層間絶縁膜１１１ａ、１１１ｂ及び１１１ｃ（以後、まとめて層間絶縁膜１１１と呼ぶことがある）が積層されている。また、配線、回路等が形成される回路形成領域１０２と、ダイシングが行なわれるダイシング領域１０３とが設けられ、その間において、層間絶縁膜１１１中にシールリング１０４が設けられている。
　シールリング１０４は、ダイシングによって露出した層間絶縁膜１１１の切断面から侵入した水分及び応力によって生じたクラック伸張に対して障壁として機能する。また、シールリング１０４は、連続して積層された複数のシール層（個別の図示は省略）を含み、最上部を構成するシール層１０５は例えばアルミニウムにより形成されている。
　層間絶縁膜１１１上に、シール層１０５についても覆うように、プラズマ窒化により形成されたシリコン窒化膜からなる第１保護膜１０６が形成されている。更にその上には、ポリイミド膜からなる第２保護膜１０７が形成されている。ここで、第１保護膜１０６及び第２保護膜１０７は、回路形成領域１０２上、シールリング１０４上及びダイシング領域１０３上に亘って覆っている。
特開２０１０-２０６２２６号公報
　しかしながら、以上に説明した構造において、ポリイミド膜である第２保護膜１０７の形状不安定化、更にはそれに起因する剥離等が生じる場合がある。
　この点に鑑み、本開示の目的は、シールリング及び保護膜を有する半導体装置において、保護膜の形状安定性、耐剥離性を確保し、信頼性の高い半導体装置を得ることである。
　前記の目的を達成するために、本願発明者らは、ポリイミド膜である第２保護膜の形状不安定化、剥離等の不具合が生じる原因について検討した。その結果、シールリング上又はその外側に第第２保護膜の端部が位置している場合、第２保護膜を形成する際の形状バラツキ（端部位置精度バラツキ等）、下地形状等が前記不具合の原因であるとの知見を得た。更に、このような不具合を抑えるために、シールリングに対する第２保護膜の端部の位置関係等、シールリングとその近傍における構造を規定することを着想した。
　以上に基づき、本開示の半導体装置は、回路形成領域を有する基板と、基板上に形成された層間絶縁膜と、層間絶縁膜中に形成され、回路形成領域を取り囲む第１シールリングと、層間絶縁膜上における回路形成領域及び第１シールリング上方を含む領域に形成された第１保護膜と、第１保護膜上で且つ第１シールリングよりも内側に形成された第２保護膜とを備え、第１保護膜は、第２保護膜と接触する第１の表面と、第１シールリングの直上に位置する第２の表面と、第１の表面から第２の表面へとつながる第３の表面とを有し、第２保護膜の端部は、第３の表面よりもよりも内側に位置している。
　このような半導体装置によると、第２保護膜について、シールリングが存在することの影響を抑制して、形状安定性、耐剥離性を向上させることができる。
　尚、第１保護膜における第１シールリングの直上には、第１の開口部を有していても良い。
　また、第１保護膜における第１シールリングの外側には、第２の開口部を有していても良い。
　このようにすると、ダイシング時等に、シールリングの外側から回路形成領域内に衝撃、応力等が第１保護膜を経路として伝播するのを遮断することができる。これにより、半導体装置の信頼性、耐湿性等の低下をより確実に抑制することができる。
　また、層間絶縁膜中に、第１シールリングを取り囲む少なくとも１つの第２シールリングを有していても良い。
　このようにすると、複数のシールリングが２重以上に回路形成領域を囲むことになり、層間絶縁膜の切断面から侵入する水分、応力によるクラックの伸展等から回路形成領域を保護する効果がより顕著になる。ここで、一番内側（回路形成領域側）に第１シールリングが位置しており、その上方に位置する第３の表面よりも内側に第２保護膜の端部が位置しているので、第２保護膜の形状安定性、耐剥離性を向上する効果は確保されている。
　また、第２の開口部は、第１のシールリングと第２のシールリングとの間に配置されていても良い。
　また、第２の開口部は、第１保護膜を貫通するように形成されていても良い。
　これにより、衝撃、応力等の伝播経路を遮断する効果がより確実になる。
　また、第２の開口部は、第１保護膜直下の層間絶縁膜内にまで達するのを避けて形成されていても良い。
　このようにすると、層間絶縁膜中に回路、配線等が形成されていたとしても、それらが露出するのを避けることができる。シールリングの外側にも、例えば、検査用の配線等が設けられる場合があるので、その露出を避けることが望ましい。また、シールリングを構成するシール層自体の露出も避けることができる。
　また、第２の開口部は、第１シールリングを取り囲むように配置されていても良い。
　また、第２の開口部は、第１シールリングを連続的に取り囲むように配置されていても良い。
　このようにすると、衝撃、応力等の伝播経路を遮断する効果がより確実になる。
　また、第１保護膜における前記第１シールリングの直上には、第１の開口部を有しており、第１保護膜における前記第１シールリングの外側には、第２の開口部を有しており、第１の開口部よりも第２の開口部の方が深くなっていても良い。
　また、第１保護膜における第２シールリングの外側に、第３の開口部を有していても良い。
　これにより、衝撃、応力等の伝播経路を遮断する効果がより確実になる。
　また、第２の開口部よりも第３の開口部の方が深くても良い。
　また、第３の開口部よりも第２の開口部の方が深くても良い。
　第２シールリングは、最も外側に位置するシールリングであっても良い。
　また、第１保護膜における全てのシールリングの直上に開口部が配置されていても良い。
　また、第１シールリングは、積層された複数のシール層と、最上層のシール層上に接続して形成されたキャップ層とを含んでいても良い。
　このようにすると、キャップ層の下のシール層が酸化、腐蝕されて、シールリングによって半導体装置を保護する効果が劣化するのを抑えることができる。この効果は、キャップ層が、その直下のシール層よりも耐酸化性に優れた材料からなるようにすると、より顕著に発揮される。
　例えば、シール層は銅（Ｃｕ）からなり、キャップ層はアルミニウム（Ａｌ）からなるのであっても良い。
　また、キャップ層の幅は、最上層のシール層の幅よりも大きくても良い。
　このようにすると、最上層のシール層をキャップ層によって覆うことができるので、キャップ層によりシールリングを保護する効果がより顕著になる。
　また、第２保護膜の端部は、第３の表面と回路形成領域との間に位置していても良い。
　このようにすると、第２保護膜によって回路形成領域を保護すると共に、第２保護膜の形状安定性、耐剥離性を向上できる。
　また、第２保護膜の端部が位置する部分の第１保護膜は、上面が実質的に平坦であっても良い。
　このようにすると、より確実に第２保護膜の形状安定性、耐剥離性を向上できる。
　また、第１シールリングと回路形成領域との間に、回路及び配線の形成を避けた隔離領域を備え、隔離領域において、第１保護膜の上面は実質的に平坦であり、第２保護膜の端部は、隔離領域上に位置しても良い。
　このようにすると、シールリングと回路形成領域との距離が確保され、水分、クラック等から回路形成領域を保護する効果を高めることができる。また、第２保護膜の端部を位置させることができる領域が広くなるので、第２保護膜を形成する際に端部位置精度のバラツキがあっても、必要な領域に端部が位置する第２保護膜を安定して形成することができる。
　また、層間絶縁膜は、低誘電率膜を含んでいても良い。
　また、層間絶縁膜は、超低誘電率膜を含んでいても良い。
　つまり、層間絶縁膜は、全体が低誘電率膜（low-k膜）又は超低誘電率膜（Extremely low-k（ＥＬＫ）膜）からなるか、低誘電率膜又は超低誘電率膜を含む積層構造からなるものであっても良い。これにより、半導体装置の高速化、低消費電力化を実現することができる。
　また、基板の裏面において、回路形成領域下に、グリッド状に配列された複数のバンプを備えていても良い。
　このようにすると、回路形成領域内に多数のバンプを備え、フリップチップ実装等が可能な半導体装置とすることができる。
　また、バンプは、回路形成領域下にのみ配置され、シールリングの下には配置されていないのであっても良い。
　また、第１保護膜はシリコン窒化膜からなり、第２保護膜はポリイミド膜からなるのであっても良い。
　それぞれの材料の例として、このようになっていても良い。
　また、第２保護膜の表面は、第１保護膜における第２の表面よりも高い位置にあっても良い。
　次に、本開示のフリップチップ実装品は、本開示のいずれかの半導体装置が実装基板にフリップチップ実装されている構造を有する。
　このようなフリップチップ実装品は、実装された半導体装置の信頼性が高く且つ実装形態の高密度化に対応する。
　本開示の技術によると、シールリング及び保護膜を備える半導体装置において、チップ表面を保護する保護膜の形状安定性、耐剥離性等を向上し、信頼性の高い半導体装置を得ることができる。
図１（ａ）及び（ｂ）は、本開示の一実施形態の例示的半導体装置について模式的に示す断面図及び平面図である。 図２は、本開示の一実施形態の例示的半導体装置について、変形例を模式的に示す断面図である。 図３は、本開示の一実施形態の例示的半導体装置について、変形例を模式的に示す断面図である。 図４は、本開示の一実施形態の例示的半導体装置について、変形例を模式的に示す断面図である。 図５（ａ）及び（ｂ）は、本開示の一実施形態の例示的半導体装置について、変形例を模式的に示す断面図及び平面図である。 図６は、本開示の一実施形態の例示的半導体装置について、変形例を模式的に示す断面図である。 図７は、本開示の一実施形態の例示的半導体装置について、変形例を模式的に示す断面図である。 図８は、本開示の一実施形態の例示的半導体装置について、変形例を模式的に示す断面図である。 図９は、本開示の一実施形態の例示的半導体装置に設けられたバンプについて模式的に示す平面図である。 図１０は、本開示の一実施形態の例示的半導体装置がバンプを用いてフリップチップ実装された様子を模式的に示す断面図である。 図１１は、背景技術の半導体装置について模式的に示す断面図である。
　以下、本開示の半導体装置について、図面を参照しながら説明する。図１（ａ）及び（ｂ）は、例示的半導体装置５０を模式的に示す図であり、断面図である図１（ａ）は、平面図である図１（ｂ）のIa-Ia'線に対応する。
　図１（ａ）に示す通り、半導体装置５０は、シリコン基板等である半導体基板１を用いて形成されている。半導体基板１上には、複数層（図１の例では３層）の絶縁膜１１ａ、１１ｂ及び１１ｃが積層された構造を有する層間絶縁膜１１が形成されている。また、半導体装置５０の中央側には、配線、回路等が形成される回路形成領域２が設けられ、その周囲を囲むように、外側にはダイシング領域３が設けられている。
　回路形成領域２の層間絶縁膜１１中に、半導体基板１上に形成されるトランジスタ等の素子に電気的に接続するように、配線及びコンタクト部が形成されている（図示は省略）。
　また、回路形成領域２とダイシング領域３との間に、層間絶縁膜１１中に埋め込まれるようにシールリング４が形成されている。シールリング４は、層間絶縁膜１１の各層に形成されるコンタクト部及び配線層の形成工程を利用して形成されるシール層４ａ、４ｂと、最上部に形成されるキャップ層５とが連続して積層された構造を有する。
　シール層４ａ、４ｂは、例えば銅（Ｃｕ）を用いて形成され、シール層と層間絶縁膜１１との間には、例えばＴａＮからなるバリアメタル層（図示省略）が形成されている。これにより、シール層（コンタクト部及び配線層）を構成する材料が直接に層間絶縁膜１１と接触するのを避けている。
　また、シールリング４の最上部には、層間絶縁膜１１の開口部（より詳しくは、絶縁膜１１ｃの開口部）に、層間絶縁膜１１の上面に対して凸形状（上方に突出する形状）を成すように形成したシール層として、キャップ層５を設けても良い。キャップ層５は、前記開口部を覆うように形成されている。
　層間絶縁膜１１上には、キャップ層５上を含め、回路形成領域２からダイシング領域３までに亘る範囲を覆うように第１保護膜６が形成されている。第１保護膜６は、例えば、プラズマ窒化により形成されたシリコン窒化膜が好適であり、膜厚は０．６μｍ程度とするのが良い。但し、材料、膜厚のいずれも、これに限定するものではない。
　また、キャップ層５の上面は、絶縁膜１１ｃの開口部に沿って凹んだ形状を有し、その上方において第１保護膜６の上面が凹状となって開口部３１が形成されている。
　更に、第１保護膜６上に、第２保護膜７が形成されている。第２保護膜７の材料及び膜厚について、例えば、ポリイミドにより形成し、膜厚を５μｍ程度とするのが好適である。但し、これらには限定されない。
　ここで、第２保護膜７がシールリング４上方又はシールリング４よりも外側（ダイシング領域３）に端部を有するように形成されている場合、第２保護膜７の形状不安定化、更にはそれに起因する剥離等が生じることを本願発明者等が見出している。この原因は、第２保護膜７の形状バラツキ（端部位置精度バラツキ等）、下地形状等の影響による。
　具体例として、シールリング４（キャップ層５）の幅が４μｍ、その上を覆う第１保護膜６の立上がり部８の幅が１０μｍであるとする。また、第２保護膜７の端部が第１保護膜６の立上がり部８上に位置するように設計したとする。このような場合、第２保護膜７の端部の位置精度バラツキが±５μｍ以上であったとすると、第２保護膜７の端部の断面形状は場所に応じて大きな差違を有することになる。結果として、第２保護膜７の形状不安定化、更にはそれに起因する剥離等が生じるおそれがある。
　また、第２保護膜７の端部が（回路形成領域２側から見て）シールリング４の外側に位置する構造も望ましくない。これは、シールリング４と、その上部の形状に追随する第１保護膜６の立上がり度合い（凸の度合い）、表面の形態に依存して、均一な膜厚の第２保護膜７を形成できない場合があるからである。
　以上から、第２保護膜７の端部が、回路形成領域２からみてシールリング４よりも内側に位置しており、第１保護膜６の立上がり部８には達していないようにする。これは、次のように言い換えても良い。つまり、第１保護膜６の表面のうち、シールリング４よりも内側であってほぼ第２保護膜７によって覆われている平坦面を第１の表面６ａ、シールリング４上方の面を第２の表面６ｂ、第１の表面から第２の表面へと繋がる面を第３の表面６ｃとする。このとき、第２保護膜７の端部が、回路形成領域側から見て第３の表面６ｃよりも内側に位置するようにする。この際、第２保護膜７の端部位置精度バラツキが±５μｍであるとすると、立上がり部８（第３の表面６ｃ）から５μｍ以上内側に第２保護膜７の端部が位置するようにする。
　以上により、第２保護膜７の端部が立上がり部８に達するのを避けることができる。
　このようにして、第２保護膜７は、回路形成領域２側に位置する平坦な部分の第１保護膜６上に形成されることになり、形状不安定化、剥離等を抑制することができる。
　尚、キャップ層５は、例えばアルミニウム（Ａｌ）により形成される。このようにすると、アルミニウムは銅に比べて耐酸化性が優れるので、シールリング４の最上層であるキャップ層５の耐酸化性が、その直下のシール層４ｂの耐酸化性よりも優れた構造となる。この結果、シールリング４が酸化、腐蝕され、半導体装置５０を保護する効果が劣化するのを抑制することができる。
　但し、キャップ層５、その下のシール層４ｂ等の材料は、前記のアルミニウム及び銅には限らない。また、層間絶縁膜１１を構成する各絶縁膜１１ａ、１１ｂ及び１１ｃは、特に限定するものではないが、例えば、ＣＶＤ（Chemical Vapor Deposition ）法によりＴＥＯＳ（tetra ethyl orthosilicate ）を用いて形成されたシリコン酸化膜（ＴＥＯＳ酸化膜）としても良い。
　　（変形例）
　次に、本開示の実施形態の変形例を説明する。図２は、変形例の半導体装置５０ａの模式的な断面を示す図である。
　図２に示す半導体装置５０ａに関し、図１（ａ）及び（ｂ）の半導体装置５０と同様の構成要素については図１（ａ）と同じ符号を用い、以下には相違点について詳しく説明する。
　図１（ａ）の半導体装置５０の場合、Ｃｕからなるシール層４ｂ上において、絶縁膜１１ｃに設けられた開口部を埋め込み且つシール層４ｂ上に接するように、Ａｌからなるキャップ層５が設けられている。キャップ層５は、絶縁膜１１ｃの上面よりも突出している。
　これに対し、半導体装置５０ａの場合、絶縁膜１１ｃの開口部は、めっき法等により形成されたＣｕからなるシール層９によって埋め込まれ、当該シール層９がシール層４ｂ上面に接している。更に、シール層９を覆うように、絶縁膜１１ｃ上に、Ａｌからなるキャップ層５が形成されている。キャップ層５は、シール層９よりも広い幅を有するので、シール層９の上面を完全に覆っている。
　このような構成は、キャップ層５がその直下のシール層９よりも耐酸化性に優れている場合等に特に有効である。
　半導体装置５０ａにおいても、第２保護膜７については回路形成領域２からみてシールリング４よりも内側に位置しており、第１保護膜６の立上がり部８には達していないようにする。これにより、第２保護膜７の形状不安定化、剥離等を抑制して信頼性の高い半導体装置を得ることができる。
　次に、図３は、他の変形例の半導体装置５０ｂの模式的な断面を示す図である。半導体装置５０ｂに関し、図１（ａ）及び（ｂ）の半導体装置５０と同様の構成要素については図１（ａ）と同じ符号を用い、以下には相違点について詳しく説明する。
　半導体装置５０ｂは、半導体装置５０ａと同様のシールリング４に加え、その外側（回路形成領域２から見て外側）に他のシールリング１４を備えている。以下、半導体装置５０ｂのシールリング４を第１シールリング４、シールリング１４を第２シールリング１４と呼ぶ。第２シールリング１４は、第１シールリング４と同様に、層間絶縁膜１１中に埋め込まれたシール層１４ａ及び１４ｂと、その上に接して形成されたキャップ層１５を有する。
　尚、第２シールリング１４上方にも、第１保護膜６には開口部３１が形成されている。更に、第１シールリング４と第２シールリング１４との間にも、開口部３２が形成されている。ここで、シールリングの間に位置する開口部３２は、シールリング上方に位置する開口部３１よりも深い。
　このように、複数列のシールリングにより回路形成領域２を２重に取り囲むことにより、層間絶縁膜１１の切断面から侵入する水分、応力によって生じるクラックの伸展等から回路形成領域２を更に確実に保護することができる。ここでは２重に取り囲む例を示しているが、第２シールリング１４を複数設けることにより、３重あるいはそれ以上に回路形成領域２を取り囲み、更に確実な保護を行なっても良い。
　以上のように複数のシールリングによって回路形成領域２を取り囲む場合、最も内側のシールリング（第１シールリング４）上の形状に追随した第１保護膜６の立上がり部８よりも内側に、第２保護膜７の端部が位置しているようにする。これにより、第２保護膜７の形状不安定化、剥離等を抑制して信頼性の高い半導体装置を得ることができる。
　尚、複数列のシールリングを設ける場合にも、第２保護膜７の端部が位置する領域の下地表面（第１保護膜６の表面）は、平坦であることが望ましい。
　また、半導体装置５０ｂにおいて、層間絶縁膜１１を構成する絶縁膜１１ｄとして、低誘電率膜（low-k 膜）又は低誘電率膜よりも更に誘電率が低い超低誘電率膜（Extremely low-k（ＥＬＫ）膜）膜が用いられている。
　低誘電率膜（超低誘電率）は一般に膜密度が低いので、吸湿性、透湿性が高い。従って、低誘電率膜を用いる場合、水分の侵入を抑制して、比誘電率の増加、配線の信頼性低下等を抑制することが特に必要になる。同様に、低誘電率膜（超低誘電率）は機械的に脆弱であるから、応力によるクラックの伸展を抑えることも必要になる。そこで、半導体装置５０ｂのように、複数列のシールリングを設けて回路形成領域２をより確実に保護する構成が有効である。
　尚、低誘電率膜とは、シリコン酸化膜（比誘電率が３．５～４．０程度）に比べて低誘電率の膜であり、比誘電率が２．７～３．０程度の膜である（例えばＳｉＯＦ膜であるが、これには限らない）。また、超低誘電率は更に低誘電率の膜であって、比誘電率が２．７程度以下の膜である（例えばＳｉＣＯＨ膜であるが、これには限らない）。
　更に、図４に示すように、最も内側のシールリング（第１シールリング４）と回路形成領域２との間に回路、配線等を設けない隔離領域２１を設けると共に、当該隔離領域２１内の上面が平坦になった第１保護膜６上に、第２保護膜７の端部が位置するようにしても良い。このような構造とすると、第１シールリング４と回路形成領域２とが隔離されるので、層間絶縁膜１１の切断面から侵入する水分、応力によって生じるクラックの伸展等から回路形成領域２を更に確実に保護することができる。更に、第２保護膜７の端部を位置させるための平坦な領域を広く確保することができるので、端部位置精度バラツキが生じる方法によって第２保護膜７を形成する場合にも、安定して第２保護膜７を形成することができる。尚、図４では複数列のシールリングを設ける場合について示しているが、シールリングが単一の場合に隔離領域２１を設けることも当然可能である。
　次に、図５（ａ）及び（ｂ）に、更に他の変形例の半導体装置５０ｃについて模式的な断面図及び平面図を示す。図５（ａ）は、図５（ｂ）のVa-Va'線に対応する。
　半導体装置５０ｃに関し、図１（ａ）及び（ｂ）の半導体装置５０と同様の構成要素については図１（ａ）及び（ｂ）と同じ符号を用い、以下には相違点について詳しく説明する。
　半導体装置５０ｃによると、シールリング４の外側（回路形成領域２側から見て外側）において、第１保護膜６に開口部１３が設けられている。これにより、ウェハのダイシング時に外側から回路形成領域２内に向かう衝撃、応力等の伝播経路を遮断することができる。つまり、開口部１３が存在しない場合、第１保護膜６が伝播経路となって衝撃、応力等が回路形成領域２にまで伝播するが、開口部１３を設けることによりこれを遮断できる。特に、開口部１３が第１保護膜６を貫通するようにすると、衝撃、応力等がより伝わり難くなるので、回路形成領域２を保護する効果が高められる。尚、開口部３１、３２についても開口部１３と同様に、応力を緩和する効果が期待できる。
　但し、開口部１３は、第１保護膜６直下の層間絶縁膜１１内部にまでは達しないようにすることが望ましい。つまり、仮に開口部１３が層間絶縁膜１１の上部の一部を除去するように形成されていると、層間絶縁膜１１内に設けられた配線等を露出させてしまう危険があるので、これを避けることが望ましい。
　ここで、シールリングの外側にも、例えば、検査用の配線等が設けられることは考えられるので、この露出を避けることが望ましい。また、開口部１３が層間絶縁膜１１内部にまで達していると、開口部１３の幅等によっては、シールリングを構成するシール層自体を露出させることも考えられる。これについても避けることが望ましい。
　また、開口部１３は、半導体装置５０ｃを平面視した際に、閉ループ形状（一繋がりに閉じた枠状）であることが好ましい。図５（ｂ）では、シールリング４の外側（第１保護膜６の立上がり部８の外側）を一周する閉じた四角形になっている例を示している。このようにすると、どの方向からの衝撃、応力等についても、回路形成領域２内に伝わる経路を遮断することができ、保護効果がより確実になる。
　開口部１３は、複数のシールリングを備える場合にも設けることができる。例えば、図６の構成では、図３の例と同様に第１シールリング４及び第２シールリング１４を備え、第２シールリング１４の外側に開口部１３が設けられている。また、図７の構成では、最も内側のシールリング４の外側に開口部１３が設けられている。更に、図８の構成では、第１シールリング４と第２シールリング１４との間、及び、第２シールリング１４の外側にそれぞれ開口部１３が設けられている。
　以上、図５（ａ）及び（ｂ）、図６、図７、図８に例示するような各種バリエーションの構造においても、第２保護膜７の端部は、シールリング４の内側（複数のシールリングが設けられている場合には、最も内側である第１シールリング４の内側）に位置しており、シールリング４上部に追随した形状である第１保護膜６の立上がり部８には達しないようにする。これにより、第２保護膜７の形状不安定化、剥離等を抑制して信頼性の高い半導体装置を得ることができる。
　特に、シールリングが１つであって開口部１３を備える場合（図５（ａ）及び（ｂ）の例）及び最も内側のシールリングの外側に開口部１３を備える場合（図７及び図８の例）に、仮に、第２保護膜７の端部が（第１）シールリング４の外側に位置する設計であったとすると、第２保護膜７の形状不安定化及びそれに起因する剥離等はより発生しやすくなる。つまり、各部の寸法、位置精度バラツキ等によっては、第２保護膜７の端部が開口部１３上に位置する可能性が生じ、端部形状の異常が生じやすい。従って、このような場合に、（第１）シールリング４よりも内側に第２保護膜７の端部を位置させる効果がより顕著に発揮される。
　以上に図示して例示したシールリング及び保護膜の構造を有する半導体装置の回路形成領域２において、例えば図９に示すように、複数個（本例では１６個）のバンプ２４をグリッド状（行列状）に配列することができる。このようなバンプ２４を配列することにより、限られた回路形成領域２内に、バンプ２４を多数設けることができる。バンプ２４は、例えば、Ｓｎ－Ａｇ系鉛フリー半田材からなる。但し、これには限らず、Ｓｎ－Ｃｕ系、Ｓｎ－Ｃｕ－Ｎｉ系等の半田材であっても良いし、更に他の材料でも良い。
　バンプ２４の配置間隔は、例えば、１６０μｍである。このようにバンプ２４を配置した場合、図１０に例示するように、有機基板２５等にフリップチップ実装して、半導体装置の高密度実装に寄与することができる。尚、図１０において、半導体装置５０等は保護膜の形成された側が下になるように示されており、半導体基板１の図示は略されている。
　図１０に示す通り、半導体装置に形成されるバンプ２４の下部には、電極パッド２７が形成されている。電極パッド２７は、例えばアルミニウムからなり、層間絶縁膜１１上の第１保護膜６及び第２保護膜７が開口された部分に設けられている。図示は省略しているが、層間絶縁膜１１内において、電極パッド２７に接続される配線等が設けられている。
　更に、バンプ２４と電極パッド２７との間には、アンダーバリアメタル２８（ＵＢＭ）を備えることが望ましい。一般に、アンダーバリアメタル２８は、電極パッド２７とその上に形成するバンプ２４との間の接合強度を補助するメタル層として形成される。その材料としては、例えばニッケル（Ｎｉ）が挙げられるが、これに限定するものではない。
　フリップチップ実装した半導体装置と有機基板２５との間には、アンダーフィル２６が充填される。アンダーフィル２６は、外部からの湿気、ゴミ等を防ぐと共に、有機基板２５の反り等による応力を緩和し、接続の信頼性を確保する機能を有する。材料としては、例えば熱硬化型液状封止材であり、より具体的には、エポキシ樹脂、硬化剤、フィラー等により構成されていても良い。
　本開示の技術は、シールリング及び保護膜を有する半導体装置において、保護膜の形状安定性、耐剥離性を確保して信頼性を向上することができるので、チップがアンダーフィルを介して基板にフリップチップ実装されたフリップチップ実装品等にも有用である。
　１　　　　　　　　　半導体基板
　２　　　　　　　　　回路形成領域
　３　　　　　　　　　ダイシング領域
　４　　　　　　　　　（第１）シールリング
　４ａ、４ｂ　　　　　シール層
　５　　　　　　　　　キャップ層
　６　　　　　　　　　第１保護膜
　７　　　　　　　　　第２保護膜
　８　　　　　　　　　立上がり部
　９　　　　　　　　　シール層
１１　　　　　　　　　層間絶縁膜
１１ａ、１１ｂ、１１ｃ、１１ｄ　　　絶縁膜
１３　　　　　　　　　開口部
１４　　　　　　　　　（第２）シールリング
１４ａ、１４ｂ　　　　シール層
１５　　　　　　　　　キャップ層
２１　　　　　　　　　隔離領域
２４　　　　　　　　　バンプ
２５　　　　　　　　　有機基板
２６　　　　　　　　　アンダーフィル
２７　　　　　　　　　電極パッド
２８　　　　　　　　　アンダーバリアメタル
３１、３２　　　　　　開口部
５０、５０ａ、５０ｂ、５０ｃ　　　　半導体装置

Claims (28)

  1. 　回路形成領域を有する基板と、
    　前記基板上に形成された層間絶縁膜と、
    　前記層間絶縁膜中に形成され、前記回路形成領域を取り囲む第１シールリングと、
    　前記層間絶縁膜上における前記回路形成領域及び前記第１シールリング上方を含む領域に形成された第１保護膜と、
    　前記第１保護膜上で且つ前記第１シールリングよりも内側に形成された第２保護膜とを備え、
    　前記第１保護膜は、前記第２保護膜と接触する第１の表面と、前記第１シールリングの直上に位置する第２の表面と、前記第１の表面から前記第２の表面へとつながる第３の表面とを有し、
    　前記第２保護膜の端部は、前記第３の表面よりも内側に位置していることを特徴とする半導体装置。
  2. 　請求項１の半導体装置において、
    　前記第１保護膜における前記第１シールリングの直上には、第１の開口部を有することを特徴とする半導体装置。
  3. 　請求項２の半導体装置において、
    　前記第１保護膜における前記第１シールリングの外側には、第２の開口部を有することを特徴とする半導体装置。
  4. 　請求項３の半導体装置において、
    　前記層間絶縁膜中に、前記第１シールリングを取り囲む少なくとも１つの第２シールリングを有することを特徴とする半導体装置。
  5. 　請求項４の半導体装置において、
    　前記第２の開口部は、前記第１のシールリングと前記第２のシールリングとの間に配置されていることを特徴とする半導体装置。
  6. 　請求項３～５のいずれか１つの半導体装置において、
    　前記第２の開口部は、前記第１保護膜を貫通するように形成されていることを特徴とする半導体装置。
  7. 　請求項４～６のいずれか１つの半導体装置において、
    　前記第２の開口部は、前記第１保護膜直下の前記層間絶縁膜内にまで達するのを避けて形成されていることを特徴とする半導体装置。
  8. 　請求項４～７のいずれか１つの半導体装置において、
    　前記第２の開口部は、前記第１シールリングを取り囲むように配置されていることを特徴とする半導体装置。
  9. 　請求項８の半導体装置において、
    　前記第２の開口部は、前記第１シールリングを連続的に取り囲むように配置されていることを特徴とする半導体装置。
  10. 　請求項１の半導体装置において、
    　前記第１保護膜における前記第１シールリングの直上には、第１の開口部を有しており、
    　前記第１保護膜における前記第１シールリングの外側には、第２の開口部を有しており、
    　前記第１の開口部よりも前記第２の開口部の方が深いことを特徴とする半導体装置。
  11. 　請求項４～１０のいずれか１つの半導体装置において、
    　前記第１保護膜における前記第２シールリングの外側に、第３の開口部を有することを特徴とする半導体装置。
  12. 　請求項１１の半導体装置において、
    　前記第２の開口部よりも前記第３の開口部の方が深いことを特徴とする半導体装置。
  13. 　請求項１１の半導体装置において、
    　前記第３の開口部よりも前記第２の開口部の方が深いことを特徴とする半導体装置。
  14. 　請求項４～１３のいずれか１つの半導体装置において、
    　前記第２シールリングは、最も外側に位置するシールリングであることを特徴とする半導体装置。
  15. 　請求項４～１４のいずれか１つの半導体装置において、
    　前記第１保護膜における全てのシールリングの直上に開口部が配置されていることを特徴とする半導体装置。
  16. 　請求項１～１５のいずれか１つの半導体装置において、
    　前記第１シールリングは、積層された複数のシール層と、最上層の前記シール層上に接続して形成されたキャップ層とを含むことを特徴とする半導体装置。
  17. 　請求項１６の半導体装置において、
    　前記キャップ層の幅は、前記最上層のシール層の幅よりも大きいことを特徴とする半導体装置。
  18. 　請求項１６又は１７の半導体装置において、
    　前記シール層は銅からなり、
    　前記キャップ層はアルミニウムからなることを特徴とする半導体装置。
  19. 　請求項１～１８のいずれか１つの半導体装置において、
    　前記第２保護膜の端部は、前記第３の表面と前記回路形成領域との間に位置することを特徴とする半導体装置。
  20. 　請求項１～１９のいずれか１つの半導体装置において、
    　前記第２保護膜の端部が位置する部分の前記第１保護膜は、上面が実質的に平坦であることを特徴とする半導体装置。
  21. 　請求項１～２０のいずれか１つの半導体装置において、
    　前記第１シールリングと前記回路形成領域との間に、回路及び配線の形成を避けた隔離領域を備え、
    　前記隔離領域において、前記第１保護膜の上面は実質的に平坦であり、
    　前記第２保護膜の端部は、前記隔離領域上に位置することを特徴とする半導体装置。
  22. 　請求項１～２１のいずれか１つの半導体装置において、
    　前記層間絶縁膜は、低誘電率膜を含むことを特徴とする半導体装置。
  23. 　請求項１～２１のいずれか１つの半導体装置において、
    　前記層間絶縁膜は、超低誘電率膜を含むことを特徴とする半導体装置。
  24. 　請求項１～２３のいずれか１つの半導体装置において、
    　前記基板の裏面において、前記回路形成領域下に、グリッド状に配列された複数のバンプを備えることを特徴とする半導体装置。
  25. 　請求項２４の半導体装置において、
    　前記バンプは、前記回路形成領域下にのみ配置され、前記シールリングの下には配置されていないことを特徴とする半導体装置。
  26. 　請求項１～２５のいずれか１つの半導体装置において、
    　前記第１保護膜はシリコン窒化膜からなり、
    　前記第２保護膜はポリイミド膜からなることを特徴とする半導体装置。
  27. 　請求項１～２６のいずれか１つの半導体装置において、
    　前記第２保護膜の表面は、前記第１保護膜における第２の表面よりも高い位置にあることを特徴とする半導体装置。
  28. 　請求項１～２７のいずれか１つの半導体装置が実装基板にフリップチップ実装されていることを特徴とするフリップチップ実装品。
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