JP2020202313A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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恭典 齋藤
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幸太 伊勢
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義勝 三浦
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Abstract

【課題】端子電極に起因する信頼性の低下を抑制できる半導体装置を提供する。【解決手段】第１主面３および粗面化された第２主面４を有する半導体層２と、第１主面３の上に形成されたゲート端子電極１２およびソース端子電極１４と、第１主面３の上においてゲート端子電極１２およびソース端子電極１４を部分的に被覆する有機絶縁層１８と、シリサイド層を介することなく第２主面４に直接接続されたドレイン端子電極２２と、を含む半導体装置１を提供する。【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
特許文献１は、Ｓｉ基板と、Ｓｉ基板の裏面に形成されたＴｉシリサイド層を有する裏面電極（端子電極）と、を含む、半導体装置を開示している。
特開２０１１−２３３６４３号公報
特許文献１に係るＴｉシリサイド層は、半導体層の一方主面にＴｉ層を形成した後、当該Ｔｉ層に対して熱処理を施すことによって形成されている。Ｔｉシリサイド層の形成工程は、半導体層の他方主面側の構造が作り込まれた後に実施される。そのため、Ｔｉシリサイド層の形成工程は、半導体層の他方主面側の構造に種々の問題を引き起こす。
たとえば、半導体層の他方主面側に有機絶縁層が形成されている場合には、Ｔｉシリサイド層の形成時の熱によって有機絶縁層が炭化する。その結果、有機絶縁層によって半導体層を適切に保護できなくなるから、半導体装置の信頼性が低下する。
このような問題は、Ｔｉシリサイド層の形成工程を省き、Ｔｉ層を半導体層の一方主面に直接接続させることによって回避できる。しかし、この場合には、半導体層に対するＴｉ層の密着力が不十分になるから、接続不良の問題が新たに生じる。その結果、半導体装置の信頼性が低下する。
本発明の一実施形態は、端子電極に起因する信頼性の低下を抑制できる半導体装置およびその製造方法を提供する。
本発明の一実施形態は、一方側の第１主面および粗面化された他方側の第２主面を有する半導体層と、前記第１主面の上に形成された第１端子電極と、前記第１主面の上において前記第１端子電極を部分的に被覆する有機絶縁層と、シリサイド層を介することなく前記第２主面に直接接続された第２端子電極と、を含む、半導体装置を提供する。
この半導体装置によれば、第２主面が粗面化されているので、第２主面に対する第２端子電極の密着力を高めることができる。これにより、第２主面からの第２端子電極の剥離を抑制できるから、シリサイド層を介することなく第２端子電極を第２主面に直接接続させることができる。
その結果、第２端子電極の形成時において半導体層を加熱せずに済むから、半導体層の第１主面側の構造を適切に形成できる。一例として、第２端子電極の形成工程に起因する有機絶縁層の炭化を防止できる。よって、第２端子電極に起因する信頼性の低下を抑制できる半導体装置を提供できる。
本発明の一実施形態は、一方側の第１主面および他方側の第２主面を有するウエハ層を用意する工程と、前記第１主面の上に第１端子電極を形成する工程と、前記第１主面の上に前記第１端子電極を部分的に被覆する有機絶縁層を形成する工程と、前記有機絶縁層の形成工程後、前記第２主面を粗面化する工程と、前記第２主面の粗面化工程後、シリサイド層を介することなく前記第２主面に直接接続されるように前記第２主面の上に第２端子電極を形成する工程と、前記ウエハ層を切断し、半導体装置を切り出す工程と、を含む、半導体装置の製造方法を提供する。
この半導体装置の製造方法によれば、第２主面が粗面化されるので、第２主面に対する第２端子電極の密着力を高めることができる。これにより、第２主面からの第２端子電極の剥離を抑制できるから、シリサイド層を介することなく第２端子電極を第２主面に直接接続させることができる。
その結果、第２端子電極の形成時において半導体層を加熱せずに済むから、第２端子電極の形成工程に起因する有機絶縁層の炭化を防止できる。よって、第２端子電極に起因する信頼性の低下を抑制できる半導体装置を製造し、提供できる。
図１は、本発明の第１実施形態に係る半導体装置を示す斜視図であって、第１形態例に係る第２端子電極が組み込まれた形態を示している。 図２は、図１の半導体装置の平面図である。 図３は、図２から第１端子電極の上の構造を取り除いた平面図である。 図４は、図３に示す領域IVの拡大図であって、半導体層の第１主面の構造を説明するための図である。 図５は、図４に示すV−V線に沿う断面図である。 図６Ａは、図５に示す領域VIの拡大図である。 図６Ｂは、第２形態例に係る第２端子電極を示す図である。 図６Ｃは、第３形態例に係る第２端子電極を示す図である。 図６Ｄは、第４形態例に係る第２端子電極を示す図である。 図６Ｅは、第５形態例に係る第２端子電極を示す図である。 図６Ｆは、第６形態例に係る第２端子電極を示す図である。 図６Ｇは、第７形態例に係る第２端子電極を示す図である。 図７は、図１に示す半導体装置の製造に使用されるウエハを示す平面図である。 図８Ａは、図１に示す半導体装置の製造方法の一例を示す断面図である。 図８Ｂは、図８Ａの後の工程を示す図である。 図８Ｃは、図８Ｂの後の工程を示す図である。 図８Ｄは、図８Ｃの後の工程を示す図である。 図８Ｅは、図８Ｄの後の工程を示す図である。 図８Ｆは、図８Ｅの後の工程を示す図である。 図８Ｇは、図８Ｆの後の工程を示す図である。 図８Ｈは、図８Ｇの後の工程を示す図である。 図８Ｉは、図８Ｈの後の工程を示す図である。 図８Ｊは、図８Ｉの後の工程を示す図である。 図９Ａは、ＭＩＳＦＥＴの主要部の製造工程の一例を示す断面図である。 図９Ｂは、図９Ａの後の工程を示す図である。 図９Ｃは、図９Ｂの後の工程を示す図である。 図９Ｄは、図９Ｃの後の工程を示す図である。 図９Ｅは、図９Ｄの後の工程を示す図である。 図９Ｆは、図９Ｅの後の工程を示す図である。 図９Ｇは、図９Ｆの後の工程を示す図である。 図９Ｈは、図９Ｇの後の工程を示す図である。 図９Ｉは、図９Ｈの後の工程を示す図である。 図１０は、図１に示す半導体装置が組み込まれた半導体パッケージを、パッケージ本体を透過して示す斜視図である。 図１１は、本発明の第２実施形態に係る半導体装置を示す斜視図であって、第１形態例に係る第２端子電極が組み込まれた形態を示している。 図１２は、図１１の半導体装置の平面図である。 図１３は、図１２に示すXIII−XIII線に沿う断面図である。 図１４Ａは、図１３に示す領域XIVの拡大図である。 図１４Ｂは、第２形態例に係る第２端子電極を示す図である。 図１４Ｃは、第３形態例に係る第２端子電極を示す図である。 図１４Ｄは、第４形態例に係る第２端子電極を示す図である。 図１４Ｅは、第５形態例に係る第２端子電極を示す図である。 図１４Ｆは、第６形態例に係る第２端子電極を示す図である。 図１４Ｇは、第７形態例に係る第２端子電極を示す図である。 図１５は、図１１に示す半導体装置の製造に使用されるウエハを示す平面図である。 図１６Ａは、図１１に示す半導体装置の製造方法の一例を示す断面図である。 図１６Ｂは、図１６Ａの後の工程を示す図である。 図１６Ｃは、図１６Ｂの後の工程を示す図である。 図１６Ｄは、図１６Ｃの後の工程を示す図である。 図１６Ｅは、図１６Ｄの後の工程を示す図である。 図１６Ｆは、図１６Ｅの後の工程を示す図である。 図１６Ｇは、図１６Ｆの後の工程を示す図である。 図１６Ｈは、図１６Ｇの後の工程を示す図である。 図１６Ｉは、図１６Ｈの後の工程を示す図である。 図１６Ｊは、図１６Ｉの後の工程を示す図である。 図１６Ｋは、図１６Ｊの後の工程を示す図である。 図１６Ｌは、図１６Ｋの後の工程を示す図である。 図１６Ｍは、図１６Ｌの後の工程を示す図である。 図１７は、図１１に示す半導体装置が組み込まれた半導体パッケージを、パッケージ本体を透過して示す斜視図である。
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態（以下、単に「この形態（this embodiment）」という。）に係る半導体装置１を示す斜視図であって、第１形態例に係るドレイン端子電極２２が組み込まれた形態を示している。図２は、図１の半導体装置１の平面図である。図３は、図２からゲート端子電極１２およびソース端子電極１３の上の構造を取り除いた平面図である。
図４は、図３に示す領域IVの拡大図であって、半導体層２の第１主面３の構造を説明するための図である。図５は、図４に示すV−V線に沿う断面図である。図６Ａは、図５に示す領域VIの拡大図である。
半導体装置１は、機能デバイスの一例としての縦型のＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）を含むスイッチングデバイスである。図１〜図３を参照して、半導体装置１は、Ｓｉ（シリコン）単結晶からなる半導体層２を含む。半導体層２は、直方体形状のチップ状に形成されている。
半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（この形態では長方形状）に形成されている。
第１主面３は、デバイス形成面である。第１主面３は、非実装面である。第２主面４は、実装面である。半導体装置１が接続対象物に実装される場合、半導体層２は、第２主面４を対向させた姿勢で接続対象物に実装される。接続対象物としては、電子部品、リードフレーム、回路基板等が例示される。
第２主面４は、粗面化された粗面化面からなる。第２主面４は、不規則に形成された凹凸（Unevenness）によって粗面化されている。第２主面４の全域が粗面化されていることが好ましい。第２主面４は、研削痕（より具体的にはライン状に延びる研削痕）を有さない粗面化面からなることが特に好ましい。第２主面４は、より具体的には、Ｓｉ単結晶からなる結晶面である。したがって、第２主面４は、Ｓｉ単結晶が粗面化された結晶粗面化面からなる。
第２主面４の算術平均粗さＲａは、０ｎｍを超えて１０００ｎｍ以下であってもよい。算術平均粗さＲａは、０ｎｍを超えて５０ｎｍ以下、５０ｎｍ以上１００ｎｍ以下、１００ｎｍ以上２００ｎｍ以下、２００ｎｍ以上４００ｎｍ以下、４００ｎｍ以上６００ｎｍ以下、６００ｎｍ以上８００ｎｍ以下、８００ｎｍ以上１０００ｎｍ以下であってもよい。算術平均粗さＲａは０ｎｍを超えて４００ｎｍ以下であることが好ましい。
側面５Ａおよび側面５Ｃは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。第２方向Ｙは、より具体的には第１方向Ｘに直交する方向である。側面５Ａおよび側面５Ｃは、平面視において半導体層２の短辺を形成している。
側面５Ｂおよび側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。側面５Ｂおよび側面５Ｄは、平面視において半導体層２の長辺を形成している。側面５Ａ〜５Ｄは、それぞれ第１主面３および第２主面４の法線方向に沿って平面的に延びている。
半導体層２は、この形態では、ｎ＋型の半導体基板６およびｎ型のエピタキシャル層７を含む積層構造を有している。半導体基板６によって第２主面４が形成されている。エピタキシャル層７によって第１主面３が形成されている。半導体基板６およびエピタキシャル層７によって側面５Ａ〜５Ｄが形成されている。
エピタキシャル層７のｎ型不純物濃度は、半導体基板６のｎ型不純物濃度未満である。半導体基板６のｎ型不純物濃度は、１．０×１０１８ｃｍ−３以上１．０×１０２１ｃｍ−３以下であってもよい。エピタキシャル層７のｎ型不純物濃度は、１．０×１０１５ｃｍ−３以上１．０×１０１８ｃｍ−３以下であってもよい。
半導体基板６は、ＭＩＳＦＥＴのドレイン領域２８として形成されている。エピタキシャル層７は、ＭＩＳＦＥＴのドリフト領域２９として形成されている。
半導体層２は、アクティブ領域８および外側領域９を含む。アクティブ領域８は、ＭＩＳＦＥＴの主要部が形成された領域である。
アクティブ領域８は、平面視において、側面５Ａ〜５Ｄから内方に間隔を空けて半導体層２の中央部に形成されている。アクティブ領域８は、平面視において側面５Ａ〜５Ｄに平行な４辺を有する四角形状に形成されていてもよい。アクティブ領域８は、この形態では、平面視において長方形状に形成されている。
外側領域９は、アクティブ領域８の外側の領域である。外側領域９は、側面５Ａ〜５Ｄおよびアクティブ領域８の周縁の間の領域に形成されている。外側領域９は、平面視においてアクティブ領域８を取り囲む環状（この形態では無端状）に形成されている。
第１主面３の上には、主面絶縁層１０が形成されている。主面絶縁層１０は、層間絶縁層とも称される。主面絶縁層１０は、アクティブ領域８および外側領域９を被覆している。主面絶縁層１０は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含んでいてもよい。主面絶縁層１０は、この形態では、酸化シリコンを含む。
主面絶縁層１０は、絶縁側面１１Ａ，１１Ｂ，１１Ｃ，１１Ｄを有している。絶縁側面１１Ａ〜１１Ｄは、側面５Ａ〜５Ｄに連なっている。絶縁側面１１Ａ〜１１Ｄは、側面５Ａ〜５Ｄに対して面一にそれぞれ形成されている。
第１主面３の上には、第１端子電極としてのゲート端子電極１２およびソース端子電極１３が形成されている。ゲート端子電極１２およびソース端子電極１３は、より具体的には、主面絶縁層１０の上に形成されている。
ゲート端子電極１２には、ゲート電圧が印加される。ゲート電圧は、０．５Ｖ以上５０Ｖ以下（好ましくは１０Ｖ以下）であってもよい。ゲート端子電極１２は、ゲートパッド１２Ａおよびゲートフィンガー１２Ｂ、１２Ｃを含む。
ゲートパッド１２Ａは、平面視において側面５Ａに沿う領域に形成されている。ゲートパッド１２Ａは、より具体的には、平面視において側面５Ａの中央部に沿う領域に形成されている。ゲートパッド１２Ａは、平面視において側面５Ａ〜５Ｄの内の任意の２つを接続する角部に沿う領域に形成されていてもよい。
ゲートパッド１２Ａは、平面視において四角形状に形成されていてもよい。ゲートパッド１２Ａは、平面視において外側領域９およびアクティブ領域８の境界を横切るように、外側領域９からアクティブ領域８内に引き出されている。
ゲートフィンガー１２Ｂ，１２Ｃは、外側ゲートフィンガー１２Ｂおよび内側ゲートフィンガー１２Ｃを含む。外側ゲートフィンガー１２Ｂは、ゲートパッド１２Ａから外側領域９に引き出されている。外側ゲートフィンガー１２Ｂは、外側領域９を帯状に延びている。外側ゲートフィンガー１２Ｂは、この形態では、アクティブ領域８を３方向から区画するように、３つの側面５Ａ，５Ｂ，５Ｄに沿って形成されている。
内側ゲートフィンガー１２Ｃは、ゲートパッド１２Ａからアクティブ領域８に引き出されている。内側ゲートフィンガー１２Ｃは、アクティブ領域８を帯状に延びている。内側ゲートフィンガー１２Ｃは、側面５Ａ側から側面５Ｃ側に向けて延びている。
ソース端子電極１３には、ソース電圧が印加される。ソース電圧は、基準電圧（たとえばＧＮＤ電圧）であってもよい。ソース端子電極１３は、ゲート端子電極１２から間隔を空けてアクティブ領域８に形成されている。ソース端子電極１３は、平面視においてＣ字形状に形成され、ゲート端子電極１２によって区画された領域を被覆している。
ゲート端子電極１２は、純Ａｌ層（純度が９９％以蔵のＡｌからなるＡｌ層）、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含むことが好ましい。ソース端子電極１３は、純Ａｌ層、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含むことが好ましい。
第１主面３の上には、無機絶縁層１４が形成されている。無機絶縁層１４は、パッシベーション層とも称される。無機絶縁層１４は、より具体的には、主面絶縁層１０の上に形成されている。無機絶縁層１４は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含む。
無機絶縁層１４は、酸化シリコン層および窒化シリコン層を任意の順で積層させた積層構造を有していてもよい。無機絶縁層１４は、主面絶縁層１０とは異なる絶縁材料を含むことが好ましい。無機絶縁層１４は、この形態では、窒化シリコン層からなる単層構造を有している。
無機絶縁層１４は、側面１５Ａ，１５Ｂ，１５Ｃ，１５Ｄを含む。無機絶縁層１４の側面１５Ａ〜１５Ｄは、平面視において半導体層２の側面５Ａ〜５Ｄから内方に間隔を空けて形成されている。無機絶縁層１４の側面１５Ａ〜１５Ｄは、半導体層２の周縁部を露出させている。無機絶縁層１４の側面１５Ａ〜１５Ｄは、主面絶縁層１０を露出させている。
無機絶縁層１４は、ゲート端子電極１２およびソース端子電極１３を選択的に被覆している。無機絶縁層１４は、ゲートサブパッド開口１６およびソースサブパッド開口１７を含む。ゲートサブパッド開口１６は、ゲートパッド１２Ａの一部を露出させている。ソースサブパッド開口１７は、ソース端子電極１３の一部をパッド領域として露出させている。
無機絶縁層１４の上には、有機絶縁層１８が形成されている。無機絶縁層１４および有機絶縁層１８は、１つの絶縁積層構造（絶縁層）を形成している。図２では、有機絶縁層１８がハッチングによって示されている。有機絶縁層１８は、ゲート端子電極１２およびソース端子電極１３を選択的に被覆している。
有機絶縁層１８は、感光性樹脂を含んでいてもよい。感光性樹脂は、ネガティブタイプまたはポジティブタイプであってもよい。有機絶縁層１８は、ポリベンゾオキサゾール、ポリイミドおよびポリアミドのうちの少なくとも１種を含むことが好ましい。有機絶縁層１８は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。
有機絶縁層１８は、焦げのない外面を有している。有機絶縁層１８は、炭化物を含まない外面を有している。有機絶縁層１８は、より具体的には、炭化物を含まない。有機絶縁層１８は、側面１９Ａ，１９Ｂ，１９Ｃ，１９Ｄを含む。有機絶縁層１８の側面１９Ａ〜１９Ｄは、平面視において、半導体層２の側面５Ａ〜５Ｄから内方に間隔を空けて形成されている。
有機絶縁層１８の側面１９Ａ〜１９Ｄは、平面視において、半導体層２の周縁部を露出させている。有機絶縁層１８の側面１９Ａ〜１９Ｄは、より具体的には、無機絶縁層１４と共に主面絶縁層１０を露出させている。有機絶縁層１８の側面１９Ａ〜１９Ｄは、この形態では、無機絶縁層１４の側面１５Ａ〜１５Ｄに面一に形成されている。
有機絶縁層１８は、ゲートパッド開口２０およびソースパッド開口２１を含む。ゲートパッド開口２０は、ゲートパッド１２Ａの一部を露出させている。ソースパッド開口２１は、ソース端子電極１３の一部をパッド領域として露出させている。
有機絶縁層１８のゲートパッド開口２０は、無機絶縁層１４のゲートサブパッド開口１６に連通している。ゲートパッド開口２０の内壁は、ゲートサブパッド開口１６の内壁の外側に位置していてもよい。ゲートパッド開口２０の内壁は、ゲートサブパッド開口１６の内壁の内側に位置していてもよい。有機絶縁層１８は、ゲートサブパッド開口１６の内壁を被覆していてもよい。
有機絶縁層１８のソースパッド開口２１は、無機絶縁層１４のソースサブパッド開口１７に連通している。ソースパッド開口２１の内壁は、ソースサブパッド開口１７の内壁の外側に位置していてもよい。ソースパッド開口２１の内壁は、ソースサブパッド開口１７の内壁の内側に位置していてもよい。有機絶縁層１８は、ソースサブパッド開口１７の内壁を被覆していてもよい。
有機絶縁層１８の側面１９Ａ〜１９Ｄは、半導体層２の側面５Ａ〜５Ｄとの間でダイシングストリート５３を区画している。この形態では、無機絶縁層１４の側面１５Ａ〜１５Ｄも、半導体層２の側面５Ａ〜５Ｄとの間でダイシングストリート５３を区画している。
ダイシングストリート５３によれば、有機絶縁層１８および無機絶縁層１４を物理的に切断する必要がなくなる。これにより、ウエハから半導体装置１を円滑に切り出すことができると同時に、有機絶縁層１８および無機絶縁層１４の剥離や劣化を抑制できる。その結果、有機絶縁層１８および無機絶縁層１４によって、半導体層２、ゲート端子電極１２、ソース端子電極１３等を適切に保護することができる。
ダイシングストリート５３の幅は、１０μｍ以上１５０μｍ以下であってもよい。ダイシングストリート５３の幅は、ダイシングストリート５３が延びる方向に直交する方向の幅である。
無機絶縁層１４の側面１５Ａ〜１５Ｄは、必ずしもダイシングストリート５３を区画している必要はない。無機絶縁層１４の側面１５Ａ〜１５Ｄは、半導体層２の側面５Ａ〜５Ｄに対して面一に形成されていてもよい。
有機絶縁層１８の厚さは、１μｍ以上２０μｍ以下であってもよい。
半導体層２の第２主面４の上には、第２端子電極としてのドレイン端子電極２２が形成されている。オフ時において、ソース端子電極１３およびドレイン端子電極２２の間に印加可能な最大電圧は、２０Ｖ以上１００００Ｖ以下であってもよい。
ドレイン端子電極２２は、第２主面４との間でオーミック接触を形成している。ドレイン端子電極２２は、粗面化された第２主面４に対して直接接続されている。ドレイン端子電極２２は、より具体的には、第２主面４の結晶粗面化面に対して直接接続されている。
ドレイン端子電極２２は、さらに具体的には、シリサイドを主たる構成に含むシリサイド層を形成することなく、第２主面４に直接接続されている。ドレイン端子電極２２は、シリサイドを主たる構成に含む材料が層状に形成された領域を含まない。
また、ドレイン端子電極２２は、第２主面４との間に第２主面４の結晶状態が他の性質に改質された改質層を形成することなく、第２主面４に直接接続されている。改質層としては、Ｓｉ溶融再硬化層、Ｓｉ多結晶層、Ｓｉアモルファス層等が例示される。
また、ドレイン端子電極２２は、共晶物を主たる構成に含む共晶層を形成することなく、第２主面４に直接接続されている。ドレイン端子電極２２は、共晶物を主たる構成に含む材料が層状に形成された領域を含まない。
つまり、ドレイン端子電極２２は、シリサイド層、改質層および共晶層を介することなく粗面化された第２主面４に対して直接接続されている。
図６Ａを参照して、ドレイン端子電極２２は、第２主面４の上に積層された複数の電極層を含む積層構造を有している。ドレイン端子電極２２は、この形態では、第２主面４側からこの順に積層されたＴｉ層２３、Ｎｉ層２４、Ａｕ層２５およびＡｇ層２６を含む積層構造を有している。
Ｔｉ層２３は、粗面化された第２主面４に直接接続されている。Ｔｉ層２３は、第２主面４の全域を被覆していることが好ましい。Ｔｉ層２３は、第２主面４との間でオーミック接触を形成するオーミック電極として形成されている。Ｔｉ層２３は、シリサイド層、改質層および共晶層を介することなく第２主面４に直接接続されている。
Ｎｉ層２４は、Ｔｉ層２３を被覆している。Ｎｉ層２４は、Ｔｉ層２３の全域を被覆していることが好ましい。Ａｕ層２５は、Ｎｉ層２４を被覆している。Ａｕ層２５は、Ｎｉ層２４の全域を被覆していることが好ましい。Ａｇ層２６は、Ａｕ層２５を被覆している。Ａｇ層２６は、Ａｕ層２５の全域を被覆していることが好ましい。
ドレイン端子電極２２は、Ｔｉ層２３、Ｎｉ層２４、Ａｕ層２５およびＡｇ層２６のうちの少なくとも１つを含んでいればよい。以下、ドレイン端子電極２２の他の形態例を示す。
図６Ｂは、図６Ａに対応する断面図であって、第２形態例に係るドレイン端子電極２２を示す図である。
図６Ｂを参照して、ドレイン端子電極２２は、この形態では、第２主面４の上に形成されたＴｉ層２３からなる単層構造を有している。Ｔｉ層２３は、第２主面４との間でオーミック接触を形成するオーミック電極として形成されている。Ｔｉ層２３は、シリサイド層、改質層および共晶層を介することなく第２主面４に直接接続されている。
図６Ｃは、図６Ａに対応する断面図であって、第３形態例に係るドレイン端子電極２２を示す図である。
図６Ｃを参照して、ドレイン端子電極２２は、この形態では、第２主面４の上に形成されたＡｕ層２５からなる単層構造を有している。Ａｕ層２５は、第２主面４との間でオーミック接触を形成するオーミック電極として形成されている。Ａｕ層２５は、シリサイド層、改質層および共晶層を介することなく第２主面４に直接接続されている。
図６Ｄは、図６Ａに対応する断面図であって、第４形態例に係るドレイン端子電極２２を示す図である。
図６Ｄを参照して、ドレイン端子電極２２は、この形態では、第２主面４側からこの順に積層されたＡｕ層２５およびＡｇ層２６を含む積層構造を有している。Ａｕ層２５は、第２主面４との間でオーミック接触を形成するオーミック電極として形成されている。
Ａｕ層２５は、シリサイド層、改質層および共晶層を介することなく第２主面４に直接接続されている。Ａｇ層２６は、Ａｕ層２５を被覆している。Ａｇ層２６は、Ａｕ層２５の全域を被覆していることが好ましい。
図６Ｅは、図６Ａに対応する断面図であって、第５形態例に係るドレイン端子電極２２を示す図である。
図６Ｅを参照して、ドレイン端子電極２２は、この形態では、第２主面４側からこの順に積層されたＴｉ層２３、Ｎｉ層２４およびＡｕ層２５を含む積層構造を有している。Ｔｉ層２３は、第２主面４との間でオーミック接触を形成するオーミック電極として形成されている。Ｔｉ層２３は、シリサイド層、改質層および共晶層を介することなく第２主面４に直接接続されている。
Ｎｉ層２４は、Ｔｉ層２３を被覆している。Ｎｉ層２４は、Ｔｉ層２３の全域を被覆していることが好ましい。Ａｕ層２５は、Ｎｉ層２４を被覆している。Ａｕ層２５は、Ｎｉ層２４の全域を被覆していることが好ましい。
図６Ｆは、図６Ａに対応する断面図であって、第６形態例に係るドレイン端子電極２２を示す図である。
図６Ｆを参照して、ドレイン端子電極２２は、この形態では、第２主面４側からこの順に積層されたＴｉ層２３、Ｎｉ層２４、Ｐｄ層２７、Ａｕ層２５およびＡｇ層２６を含む積層構造を有している。Ｔｉ層２３は、第２主面４との間でオーミック接触を形成するオーミック電極として形成されている。Ｔｉ層２３は、シリサイド層、改質層および共晶層を介することなく第２主面４に直接接続されている。
Ｎｉ層２４は、Ｔｉ層２３を被覆している。Ｎｉ層２４は、Ｔｉ層２３の全域を被覆していることが好ましい。Ｐｄ層２７は、Ｎｉ層２４を被覆している。Ｐｄ層２７は、Ｎｉ層２４の全域を被覆していることが好ましい。Ａｕ層２５は、Ｐｄ層２７を被覆している。Ａｕ層２５は、Ｐｄ層２７の全域を被覆していることが好ましい。Ａｇ層２６は、Ａｕ層２５を被覆している。Ａｇ層２６は、Ａｕ層２５の全域を被覆していることが好ましい。
図６Ｇは、図６Ａに対応する断面図であって、第７形態例に係るドレイン端子電極２２を示す図である。
図６Ｇを参照して、ドレイン端子電極２２は、この形態では、第２主面４側からこの順に積層されたＴｉ層２３、Ｎｉ層２４、Ｐｄ層２７およびＡｕ層２５を含む積層構造を有している。Ｔｉ層２３は、第２主面４との間でオーミック接触を形成するオーミック電極として形成されている。Ｔｉ層２３は、シリサイド層、改質層および共晶層を介することなく第２主面４に直接接続されている。
Ｎｉ層２４は、Ｔｉ層２３を被覆している。Ｎｉ層２４は、Ｔｉ層２３の全域を被覆していることが好ましい。Ｐｄ層２７は、Ｎｉ層２４を被覆している。Ｐｄ層２７は、Ｎｉ層２４の全域を被覆していることが好ましい。Ａｕ層２５は、Ｐｄ層２７を被覆している。Ａｕ層２５は、Ｐｄ層２７の全域を被覆していることが好ましい。
図４および図５を参照して、アクティブ領域８において第１主面３の表層部には、ｐ型のボディ領域３０が形成されている。ボディ領域３０のｐ型不純物濃度は、１×１０１７ｃｍ−３以上１×１０２０ｃｍ−３以下であってもよい。ボディ領域３０は、アクティブ領域８を画定している。
アクティブ領域８において第１主面３には、複数のゲートトレンチ３１が形成されている。複数のゲートトレンチ３１は、第１方向Ｘに沿って延びる帯状にそれぞれ形成され、第２方向Ｙに沿って間隔を空けて形成されている。複数のゲートトレンチ３１は、平面視において全体として第１方向Ｘに沿って延びるストライプ状に形成されている。
各ゲートトレンチ３１は、ボディ領域３０を貫通するようにエピタキシャル層７に形成されている。各ゲートトレンチ３１は、側壁および底壁を含む。各ゲートトレンチ３１の側壁および底壁は、エピタキシャル層７内に位置している。各ゲートトレンチ３１の開口エッジ部は、ゲートトレンチ３１の内方に向かう湾曲状に形成されていることが好ましい。これにより、ゲートトレンチ３１の開口エッジ部３２に対する電界集中を緩和できる。
各ゲートトレンチ３１内には、ゲート絶縁層３５およびゲート電極３６が形成されている。図４において、ゲート絶縁層３５およびゲート電極３６は、ハッチングによって示されている。
ゲート絶縁層３５は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含んでいてもよい。ゲート絶縁層３５は、この形態では、酸化シリコンを含む。ゲート絶縁層３５は、ゲートトレンチ３１の内壁に沿って膜状に形成され、ゲートトレンチ３１内においてリセス空間を区画している。
ゲート絶縁層３５は、第１領域３５ａ、第２領域３５ｂおよび第３領域３５ｃを含む。第１領域３５ａは、ゲートトレンチ３１の側壁に沿って形成されている。第２領域３５ｂは、ゲートトレンチ３１の底壁に沿って形成されている。第３領域３５ｃは、半導体層２の第１主面３に沿って形成されている。第１領域３５ａの厚さＴ１は、第２領域３５ｂの厚さＴ２および第３領域３５ｃの厚さＴ３未満であることが好ましい。
ゲート電極３６は、ゲート絶縁層３５を挟んでゲートトレンチ３１に埋め込まれている。ゲート電極３６は、より具体的には、ゲート絶縁層３５によって区画されたリセス空間に埋め込まれている。
ゲート電極３６は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。ゲート電極３６は、この形態では、導電性ポリシリコンからなる。
ボディ領域３０の表層部において、ゲートトレンチ３１の側壁に沿う領域には、ｎ＋型のソース領域３４が形成されている。ソース領域３４のｎ型不純物濃度は、１．０×１０１８ｃｍ−３以上１．０×１０２１ｃｍ−３以下であってもよい。
ソース領域３４は、第２方向Ｙに関して、ゲートトレンチ３１の一方側の側壁および他方側の側壁に沿って複数形成されている。複数のソース領域３４は、第１方向Ｘに沿って延びる帯状にそれぞれ形成されている。各ソース領域３４においてゲートトレンチ３１の側壁に沿う部分は、ボディ領域３０内においてドリフト領域２９との間でＭＩＳＦＥＴのチャネルを画定している。
ボディ領域３０の表層部には、複数のｐ＋型のコンタクト領域３７が形成されている。複数のｐ＋型のコンタクト領域３７は、互いに隣り合う２つのソース領域３４の間の領域にそれぞれ形成されている。各コンタクト領域３７のｐ型不純物濃度は、１．０×１０１８ｃｍ−３以上１．０×１０２１ｃｍ−３以下であってもよい。
複数のコンタクト領域３７は、第１方向Ｘに沿って延びる帯状にそれぞれ形成されている。複数のコンタクト領域３７は、平面視において全体としてストライプ状に形成されていてもよい。
第１主面３の上には、前述の主面絶縁層１０が形成されている。主面絶縁層１０は、ソースコンタクト孔４０を含む。ソースコンタクト孔４０は、アクティブ領域８において、ソース領域３４およびコンタクト領域３７を露出させている。主面絶縁層１０は、図示しない領域においてゲートコンタクト孔を含む。ゲートコンタクト孔は、図示しない領域においてゲート電極３６を露出させている。
主面絶縁層１０の上には、前述のゲート端子電極１２およびソース端子電極１３が形成されている。ゲート端子電極１２のゲートフィンガー１２Ｂ，１２Ｃは、ゲートコンタクト孔を介してゲート電極３６に電気的に接続されている。ソース端子電極１３は、ソースコンタクト孔４０を介してソース領域３４およびコンタクト領域３７に電気的に接続されている。
以上、半導体装置１によれば、第２主面４が粗面化されているので、第２主面４に対するドレイン端子電極２２の密着力を高めることができる。これにより、第２主面４からのドレイン端子電極２２の剥離を抑制できるから、シリサイド層を介することなくドレイン端子電極２２を第２主面４に直接接続させることができる。また、共晶層および改質層を介することなくドレイン端子電極２２を第２主面４に直接接続させることができる。
その結果、ドレイン端子電極２２の形成時において半導体層２を加熱せずに済むから、半導体層２の第１主面３側の構造を適切に形成できる。一例として、ドレイン端子電極２２の形成工程に起因する有機絶縁層１８の炭化を防止できる。よって、ドレイン端子電極２２に起因する信頼性の低下を抑制できる半導体装置１を提供できる。
また、半導体装置１によれば、有機絶縁層１８を形成した後にドレイン端子電極２２を形成できる構造を有している。ドレイン端子電極２２を形成した後に有機絶縁層１８を形成することも考えられる。
しかし、この場合には、ドレイン端子電極２２の導電材料が第１主面３側の構造に付着するリスクが高まるから好ましいとは言えない。また、第１主面３側の構造を作り込んだ後に第２主面４側の構造を形成し、その後、第１主面３側の構造を再度形成しなければならないため、製造工程が煩雑化する。
これに対して、半導体装置１によれば、有機絶縁層１８の炭化を防止できるから、有機絶縁層１８を形成した後にドレイン端子電極２２を形成できる。また、ドレイン端子電極２２の形成工程時において、有機絶縁層１８によって第１主面３側の構造を保護できるから、ドレイン端子電極２２の導電材料が第１主面３側の構造に付着するリスクを低減できる。また、第１主面３側の構造の全てを作り込んだ後に第２主面４側の構造を形成できる。よって、半導体装置１の信頼性を高めることができると同時に、製造工程の煩雑化を抑制できる。
図７は、図１に示す半導体装置の製造に使用されるウエハ４１を示す平面図である。
図７を参照して、ウエハ４１は、円盤状に形成された板状のｎ＋型のＳｉ単結晶からなる。ウエハ４１は、一方側の第１ウエハ主面４２、他方側の第２ウエハ主面４３、ならびに、第１ウエハ主面４２および第２ウエハ主面４３を接続するウエハ側面４４を有している。
ウエハ側面４４には、結晶方位を示す目印の一例としての１つまたは複数（この形態では１つ）のオリエンテーションフラット４５が形成されている。オリエンテーションフラット４５は、ウエハ４１の周縁に形成された切欠部である。
第１ウエハ主面４２には、半導体装置１にそれぞれ対応した複数の装置形成領域４６が設定されている。複数の装置形成領域４６は、この形態では、第１方向Ｘおよび第２方向Ｙに沿う行列状に配列されている。複数の装置形成領域４６は、ダイシングライン４７によって区画されている。半導体装置１は、複数の装置形成領域４６の周縁（ダイシングライン４７）に沿ってウエハ４１を切断することによって切り出される。
図８Ａ〜図８Ｊは、図１に示す半導体装置１の製造方法の一例を示す断面図である。図８Ａ〜図８Ｊでは、説明の便宜上、３つの装置形成領域４６を示し、他の装置形成領域４６についての図示を省略している。
図８Ａを参照して、ウエハ４１が用意される。次に、エピタキシャル成長法によって、第１ウエハ主面４２にｎ型のエピタキシャル層７が形成される。これにより、ウエハ４１およびエピタキシャル層７を含むウエハ層４８が形成される。ウエハ層４８は、第１主面４９および第２主面５０を含む。ウエハ層４８の第１主面４９および第２主面５０は、半導体層２の第１主面３および第２主面４にそれぞれ対応している。
次に、図８Ｂを参照して、エピタキシャル層７の表層部にＭＩＳＦＥＴの主要部５１が形成される。ＭＩＳＦＥＴの主要部５１は、各装置形成領域４６のアクティブ領域８に形成される。
次に、主面絶縁層１０が、第１主面４９の上に形成される。主面絶縁層１０は、この形態では、酸化シリコンを含む。主面絶縁層１０は、ＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。
次に、図８Ｃを参照して、ゲート端子電極１２およびソース端子電極１３が、主面絶縁層１０の上に形成される。ここでは、ソース端子電極１３を簡略化して示している。ゲート端子電極１２およびソース端子電極１３は、スパッタ法による成膜工程およびエッチング法によるパターニング工程を経て形成される。
次に、図８Ｄを参照して、無機絶縁層１４が、主面絶縁層１０の上に形成される。無機絶縁層１４は、この形態では、窒化シリコンを含む。無機絶縁層１４は、ＣＶＤ法によって形成されてもよい。
次に、図８Ｅを参照して、無機絶縁層１４の上に有機絶縁層１８が形成される。有機絶縁層１８は、アクティブ領域８および外側領域９を一括して被覆する。有機絶縁層１８は、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含んでいてもよい。
次に、図８Ｆを参照して、有機絶縁層１８が選択的に露光された後、現像される。これにより、パッド開口５２およびダイシングストリート５３が有機絶縁層１８に形成される。パッド開口５２は、ゲートパッド開口２０およびソースパッド開口２１を含む。ダイシングストリート５３は、ダイシングライン４７に沿って形成される。
次に、無機絶縁層１４の不要な部分が除去される。無機絶縁層１４の不要な部分は、有機絶縁層１８を介するエッチング法によって除去されてもよい。これにより、サブパッド開口５４が無機絶縁層１４に形成される。サブパッド開口５４は、ゲートサブパッド開口１６およびソースサブパッド開口１７を含む。また、ダイシングストリート５３の一部を区画する無機絶縁層１４が形成される。
次に、図８Ｇを参照して、ウエハ層４８の第２主面５０（ウエハ４１の第２ウエハ主面４３）が研削される。ウエハ層４８の第２主面５０は、ＣＭＰ（Chemical Mechanical Polishing）法によって研削されてもよい。これにより、ウエハ層４８が所望の厚さまで薄化される。また、ウエハ層４８の第２主面５０に、ライン状に延びる複数の研削痕が形成される。複数の研削痕は、ウエハ層４８の中心から周縁に向けて円弧状に延びるライン状にそれぞれ形成されてもよい。
次に、図８Ｈを参照して、ウエハ層４８の第２主面５０が粗面化される。第２主面５０は、エッチング法によって粗面化されることが好ましい。第２主面５０は、０ｎｍを超えて１０００ｎｍ以下の算術平均粗さＲａになるまで粗面化されてもよい。第２主面５０は、算術平均粗さＲａが、０ｎｍを超えて４００ｎｍ以下になるまで粗面化されることが好ましい。
第２主面５０の粗面化工程に先立って、第２主面５０から研削痕が取り除かれてもよい。研削痕の除去工程は、第２主面５０を鏡面化する工程であってもよい。この工程によれば、第２主面５０の粗面化工程において、研削痕を起点とする第２主面５０の不所望なエッチング（たとえば研削痕の拡張）を抑制できるから、第２主面５０を適切に粗面化できる。
また、次のドレイン端子電極２２の形成工程において、ドレイン端子電極２２が研削痕内に入り込むことを抑制できる。これにより、研削痕を起点とする第２主面５０のクラックを抑制できるから、ドレイン端子電極２２を第２主面５０に適切に接続させることができる。
次に、図８Ｉを参照して、ドレイン端子電極２２が、粗面化された第２主面５０の上に形成される。この工程は、第２主面５０側からＴｉ層２３、Ｎｉ層２４、Ａｕ層２５およびＡｇ層２６をこの順に形成する工程を含む。Ｔｉ層２３、Ｎｉ層２４、Ａｕ層２５およびＡｇ層２６は、蒸着法および／またはスパッタ法によって形成されることが好ましい。
Ｔｉ層２３は、粗面化された第２主面５０に対して直接接続される。Ｎｉ層２４は、Ｔｉ層２３に対して直接接続される。Ａｕ層２５は、Ｎｉ層２４に対して直接接続される。Ａｇ層２６は、Ａｕ層２５に対して直接接続される。
ドレイン端子電極２２の形成工程では、シリサイド層、改質層および共晶層は形成されない。したがって、ウエハ層４８の第１主面４９側の構造を加熱せずに済む。これにより、ドレイン端子電極２２の形成工程に起因する有機絶縁層１８の炭化を防止できる。
次に、図８Ｊを参照して、ウエハ層４８がダイシングライン４７に沿って切断される。これにより、ウエハ層４８から複数の半導体装置１が切り出される。以上を含む工程を経て、半導体装置１が製造される。
図９Ａ〜図９Ｉは、ＭＩＳＦＥＴの主要部５１の製造工程の一例を示す断面図である。図９Ａ〜図９Ｉは、図５に対応する部分の断面図である。
図９Ａを参照して、ウエハ４１およびエピタキシャル層７を含むウエハ層４８が用意される。次に、第１主面４９の表層部にｐ型のボディ領域３０が形成される。ボディ領域３０は、第１主面４９に対するｐ型不純物の導入によって形成される。ボディ領域３０のｐ型不純物は、イオン注入マスク（図示せず）を介するイオン注入法によって第１主面４９の表層部に導入されてもよい。
次に、図９Ｂを参照して、ボディ領域３０の表層部にｎ＋型のソース領域３４が形成される。ソース領域３４は、ボディ領域３０の表層部に対するｎ型不純物の導入によって形成される。ソース領域３４のｎ型不純物は、イオン注入マスク５６を介するイオン注入法によってボディ領域３０の表層部に導入されてもよい。
次に、図９Ｃを参照して、ボディ領域３０の表層部にｐ＋型のコンタクト領域３７が形成される。コンタクト領域３７は、ボディ領域３０の表層部に対するｐ型不純物の導入によって形成される。コンタクト領域３７のｐ型不純物は、イオン注入マスク５７を介するイオン注入法によってボディ領域３０の表層部に導入されてもよい。
次に、図９Ｄを参照して、所定パターンを有するマスク５８が、第１主面４９に形成される。マスク５８は、ゲートトレンチ３１を形成すべき領域を露出させる複数の開口５９を有している。
次に、ウエハ層４８の不要な部分が除去される。ウエハ層４８の不要な部分は、マスク５８を介するエッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、ゲートトレンチ３１が形成される。その後、マスク５８は除去される。
次に、図９Ｅを参照して、ゲート絶縁層３５のベースとなるベース絶縁層６０が第１主面４９の上に形成される。ベース絶縁層６０は、酸化シリコンを含んでいてもよい。ベース絶縁層６０は、熱酸化処理法および／またはＣＶＤ法によって形成されてもよい。
次に、図９Ｆを参照して、ゲート電極３６のベースとなるベース導電体層６１が、ウエハ層４８の第１主面４９の上に形成される。ベース導電体層６１は、導電性ポリシリコンを含む。ベース導電体層６１は、ＣＶＤ法によって形成されてもよい。
次に、図９Ｇを参照して、ベース導電体層６１の不要な部分が除去される。ベース導電体層６１の不要な部分は、ベース絶縁層６０が露出するまで除去される。ベース導電体層６１の不要な部分は、所定パターンを有するマスク（図示せず）を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、ゲート電極３６が形成される。
次に、図９Ｈを参照して、ゲート電極３６を被覆する主面絶縁層１０が、第１主面４９の上に形成される。主面絶縁層１０は、酸化シリコンを含む。主面絶縁層１０は、ＣＶＤ法によって形成されてもよい。
次に、所定パターンを有するマスク６２が、主面絶縁層１０の上に形成される。マスク６２は、複数のソースコンタクト孔４０を形成すべき領域を露出させる複数の開口６３を有している。
次に、マスク６２を介するエッチング法によって、主面絶縁層１０の不要な部分およびベース絶縁層６０の不要な部分が除去される。主面絶縁層１０の不要な部分およびベース絶縁層６０の不要な部分は、第１主面４９が露出するまで除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、ゲート絶縁層３５が形成される。また、ソースコンタクト孔４０が形成される。
次に、図９Ｉを参照して、ゲート端子電極１２およびソース端子電極１３が主面絶縁層１０の上に形成される。ゲート端子電極１２およびソース端子電極１３は、スパッタ法によって形成されてもよい。以上を含む工程を経て、ＭＩＳＦＥＴの主要部５１が形成される。
図１０は、半導体装置１が組み込まれた半導体パッケージ６４を、パッケージ本体６５を透過して示す斜視図である。
図１０を参照して、半導体パッケージ６４は、この形態では、３端子型のＴＯ−２２０からなる。半導体パッケージ６４は、半導体装置１、パッド部６６、ヒートシンク部６７、複数（この形態では３本）のリード端子６８、複数（この形態では３本）の導線６９およびパッケージ本体６５を含む。
パッド部６６は、金属板を含む。パッド部６６は、鉄、金、銀、銅、アルミニウム等を含んでいてもよい。パッド部６６は、平面視において四角形状に形成されている。パッド部６６は、半導体装置１の平面面積以上の平面面積を有している。
半導体装置１は、ドレイン端子電極２２をパッド部６６に対向させた姿勢で、パッド部６６の上に配置されている。導電接合材７０は、ドレイン端子電極２２およびパッド部６６の間の領域に介在されている。これにより、半導体装置１のドレイン端子電極２２は、導電接合材７０を介してパッド部６６に電気的に接続されている。
導電接合材７０は、金属製ペーストまたは半田であってもよい。金属製ペーストは、Ａｕ（金）、Ａｇ（銀）またはＣｕ（銅）を含む導電性ペーストであってもよい。導電接合材７０は、半田からなることが好ましい。半田は、鉛フリー型の半田であってもよい。半田は、ＳｎＡｇＣｕ、ＳｎＺｎＢｉ、ＳｎＣｕ、ＳｎＣｕＮｉまたはＳｎＳｂＮｉのうちの少なくとも１つを含んでいてもよい。
ヒートシンク部６７は、パッド部６６の一辺に接続されている。この形態では、パッド部６６およびヒートシンク部６７が、一枚の金属板によって形成されている。ヒートシンク部６７には、貫通孔６７ａが形成されている。貫通孔６７ａは、円形状に形成されている。
複数のリード端子６８は、パッド部６６に対してヒートシンク部６７とは反対側の辺に沿って配列されている。複数のリード端子６８は、それぞれ金属板を含む。リード端子６８は、鉄、金、銀、銅、アルミニウム等を含んでいてもよい。
複数のリード端子６８は、第１リード端子６８Ａ、第２リード端子６８Ｂおよび第３リード端子６８Ｃを含む。第１リード端子６８Ａ、第２リード端子６８Ｂおよび第３リード端子６８Ｃは、パッド部６６においてヒートシンク部６７とは反対側の辺に沿って間隔を空けて配列されている。
第１リード端子６８Ａ、第２リード端子６８Ｂおよび第３リード端子６８Ｃは、それらの配列方向に直交する方向に沿って帯状に延びている。第２リード端子６８Ｂおよび第３リード端子６８Ｃは、第１リード端子６８Ａを両側から挟み込んでいる。
複数の導線６９は、ボンディングワイヤ等であってもよい。複数の導線６９は、導線６９Ａ、導線６９Ｂおよび導線６９Ｃを含む。導線６９Ａは、第１リード端子６８Ａおよび半導体装置１のゲートパッド１２Ａに電気的に接続されている。これにより、第１リード端子６８Ａは、導線６９Ａを介して半導体装置１のゲート端子電極１２に電気的に接続されている。
導線６９Ｂは、第２リード端子６８Ｂおよびソース端子電極１３に電気的に接続されている。これにより、第２リード端子６８Ｂは、導線６９Ｂを介して半導体装置１のソース端子電極１３に電気的に接続されている。
導線６９Ｃは、第３リード端子６８Ｃおよびパッド部６６に電気的に接続されている。これにより、第３リード端子６８Ｃは、導線６９Ｃを介して半導体装置１のドレイン端子電極２２に電気的に接続されている。第３リード端子６８Ｃは、パッド部６６と一体的に形成されていてもよい。
パッケージ本体６５は、フィラーを有するモールド樹脂（封止樹脂）を含む。パッケージ本体６５は、モールド樹脂の一例としてフィラーを有するエポキシ樹脂を含むことが好ましい。パッケージ本体６５は、ヒートシンク部６７および複数のリード端子６８の一部を露出させるように、半導体装置１、パッド部６６および複数の導線６９を封止している。パッケージ本体６５は、直方体形状に形成されている。
半導体パッケージ６４は、ＴＯ−２２０に制限されない。半導体パッケージ６４としては、ＳＯＰ（Small Outline Package）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）またはＳＯＪ（Small Outline J-leaded Package）、または、これらに類する種々の形態が適用されてもよい。
パッケージ本体６５によって半導体装置１を封止する場合、フィラーによって半導体装置１がダメージを受ける問題がある。この問題は、フィラーアタックと称される。そこで、半導体装置１では、半導体層２の第１主面３の上に有機絶縁層１８を形成している。
これにより、有機絶縁層１８のクッション性を利用して、フィラーに起因する衝撃を緩和できる。その結果、フィラーから半導体層２、ゲート端子電極１２、ソース端子電極１３等を保護できる。
さらに、半導体装置１によれば、有機絶縁層１８の炭化（劣化）が抑制されている。これにより、フィラーから半導体層２、ゲート端子電極１２、ソース端子電極１３等を適切に保護できる。
図１１は、本発明の第２実施形態（以下、単に「この形態（this embodiment）」という。）に係る半導体装置１０１を示す斜視図であって、第１形態例に係るカソード端子電極１１９が組み込まれた形態を示している。図１２は、図１１の半導体装置１０１の平面図である。図１３は、図１２に示すXIII−XIII線に沿う断面図である。図１４Ａは、図１３に示す領域XIVの拡大図である。
半導体装置１０１は、機能デバイスの一例としてのＳＢＤ（Schottky Barrier Diode）を含む整流デバイスである。図１１〜図１３を参照して、半導体装置１０１は、Ｓｉ単結晶からなる半導体層１０２を含む。半導体層１０２は、直方体形状のチップ状に形成されている。
半導体層１０２は、一方側の第１主面１０３、他方側の第２主面１０４、ならびに、第１主面１０３および第２主面１０４を接続する側面１０５Ａ，１０５Ｂ，１０５Ｃ，１０５Ｄを有している。第１主面１０３および第２主面１０４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（この形態では正方形状）に形成されている。
第１主面１０３は、デバイス形成面である。第１主面１０３は、非実装面である。第２主面１０４は、実装面である。半導体装置１０１が接続対象物に実装される場合、半導体層１０２は、第２主面１０４を対向させた姿勢で接続対象物に実装される。接続対象物としては、電子部品、リードフレーム、回路基板等が例示される。
第２主面１０４は、粗面化された粗面化面からなる。第２主面１０４は、不規則に形成された凹凸（Unevenness）によって粗面化されている。第２主面１０４の全域が粗面化されていることが好ましい。第２主面１０４は、研削痕（より具体的にはライン状に延びる研削痕）を有さない粗面化面からなることが特に好ましい。第２主面１０４は、より具体的には、Ｓｉ単結晶からなる結晶面である。したがって、第２主面１０４は、Ｓｉ単結晶が粗面化された結晶粗面化面からなる。
第２主面１０４の算術平均粗さＲａは、０ｎｍを超えて１０００ｎｍ以下であってもよい。算術平均粗さＲａは、０ｎｍを超えて５０ｎｍ以下、５０ｎｍ以上１００ｎｍ以下、１００ｎｍ以上２００ｎｍ以下、２００ｎｍ以上４００ｎｍ以下、４００ｎｍ以上６００ｎｍ以下、６００ｎｍ以上８００ｎｍ以下、８００ｎｍ以上１０００ｎｍ以下であってもよい。算術平均粗さＲａは０ｎｍを超えて４００ｎｍ以下であることが好ましい。
側面１０５Ａおよび側面１０５Ｃは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。側面１０５Ｂおよび側面１０５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。第２方向Ｙは、より具体的には第１方向Ｘに直交する方向である。側面１０５Ａ〜１０５Ｄは、それぞれ第１主面１０３および第２主面１０４の法線方向に沿って平面的に延びている。
半導体層１０２は、この形態では、ｎ＋型の半導体基板１０６およびｎ型のエピタキシャル層１０７を含む積層構造を有している。半導体基板１０６によって、第２主面１０４が形成されている。エピタキシャル層１０７によって、第１主面１０３が形成されている。半導体基板１０６およびエピタキシャル層１０７によって、側面１０５Ａ〜１０５Ｄが形成されている。
エピタキシャル層１０７のｎ型不純物濃度は、半導体基板１０６のｎ型不純物濃度未満である。半導体基板１０６のｎ型不純物濃度は、１．０×１０１８ｃｍ−３以上１．０×１０２１ｃｍ−３以下であってもよい。エピタキシャル層１０７のｎ型不純物濃度は、１．０×１０１５ｃｍ−３以上１．０×１０１８ｃｍ−３以下であってもよい。
半導体層１０２は、アクティブ領域１０８および外側領域１０９を含む。アクティブ領域１０８は、ＳＢＤの主要部が形成された領域である。アクティブ領域１０８は、平面視において側面１０５Ａ〜１０５Ｄから内方に間隔を空けて半導体層１０２の中央部に形成されている。アクティブ領域１０８は、平面視において側面１０５Ａ〜１０５Ｄに平行な４辺を有する四角形状に形成されていてもよい。
外側領域１０９は、アクティブ領域１０８の外側の領域である。外側領域１０９は、側面１０５Ａ〜１０５Ｄおよびアクティブ領域１０８の周縁の間の領域に形成されている。外側領域１０９は、平面視においてアクティブ領域１０８を取り囲む環状（この形態では無端状）に形成されている。
第１主面１０３の上には、主面絶縁層１１０が形成されている。主面絶縁層１１０は、アクティブ領域１０８および外側領域１０９を被覆している。主面絶縁層１１０は、酸化シリコン層および窒化シリコン層のうちの少なくとも一つを含む。
主面絶縁層１１０は、酸化シリコン層および窒化シリコン層を任意の順で含む積層構造を有していてもよい。主面絶縁層１１０は、この形態では、酸化シリコン層からなる単層構造を有している。
主面絶縁層１１０は、絶縁側面１１１Ａ，１１１Ｂ，１１１Ｃ，１１１Ｄを有している。絶縁側面１１１Ａ〜１１１Ｄは、半導体層１０２の側面１０５Ａ〜１０５Ｄに連なっている。絶縁側面１１１Ａ〜１１１Ｄは、側面１０５Ａ〜１０５Ｄに対して面一に形成されている。
主面絶縁層１１０の上には、第１端子電極としてのアノード端子電極１１２が形成されている。アノード端子電極１１２は、平面視において側面１０５Ａ〜１０５Ｄから内方に間隔を空けて半導体層１０２の中央部に形成されている。アノード端子電極１１２は、平面視において半導体層１０２の側面１０５Ａ〜１０５Ｄに平行な４辺を有する四角形状に形成されていてもよい。
主面絶縁層１１０の上には、無機絶縁層１１３が形成されている。無機絶縁層１１３は、パッシベーション層とも称される。無機絶縁層１１３は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含む。
無機絶縁層１１３は、酸化シリコン層および窒化シリコン層を任意の順で含む積層構造を有していてもよい。無機絶縁層１１３は、主面絶縁層１１０とは異なる絶縁材料を含むことが好ましい。この形態では、無機絶縁層１１３は、窒化シリコン層からなる単層構造を有している。
無機絶縁層１１３は、側面１１４Ａ，１１４Ｂ，１１４Ｃ，１１４Ｄを含む。無機絶縁層１１３の側面１１４Ａ〜１１４Ｄは、平面視において半導体層１０２の側面１０５Ａ〜１０５Ｄから内方に間隔を空けて形成されている。無機絶縁層１１３の側面１１４Ａ〜１１４Ｄは、平面視において第１主面１０３の周縁部を露出させている。無機絶縁層１１３の側面１１４Ａ〜１１４Ｄは、より具体的には、主面絶縁層１１０を露出させている。
無機絶縁層１１３は、アノード端子電極１１２の一部を露出させるサブパッド開口１１５を含む。サブパッド開口１１５は、平面視において側面１０５Ａ〜１０５Ｄに平行な４辺を有する四角形状に形成されている。
無機絶縁層１１３の上には、有機絶縁層１１６が形成されている。無機絶縁層１１３および有機絶縁層１１６は、１つの絶縁積層構造（絶縁層）を形成している。図１２では、有機絶縁層１１６がハッチングによって示されている。
有機絶縁層１１６は、感光性樹脂を含んでいてもよい。感光性樹脂は、ネガティブタイプまたはポジティブタイプであってもよい。有機絶縁層１１６は、ポリベンゾオキサゾール、ポリイミドおよびポリアミドのうちの少なくとも１種を含むことが好ましい。有機絶縁層１１６は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。
有機絶縁層１１６は、焦げのない外面を有している。有機絶縁層１１６は、炭化物を含まない外面を有している。有機絶縁層１１６は、炭化物を含まない。有機絶縁層１１６は、側面１１７Ａ，１１７Ｂ，１１７Ｃ，１１７Ｄを含む。有機絶縁層１１６の側面１１７Ａ〜１１７Ｄは、平面視において側面１０５Ａ〜１０５Ｄから内方に間隔を空けて形成されている。
有機絶縁層１１６の側面１１７Ａ〜１１７Ｄは、平面視において半導体層１０２の周縁部を露出させている。有機絶縁層１１６の側面１１７Ａ〜１１７Ｄは、無機絶縁層１１３の側面１１４Ａ〜１１４Ｄと共に主面絶縁層１１０を露出させている。有機絶縁層１１６の側面１１７Ａ〜１１７Ｄは、この形態では、無機絶縁層１１３の側面１１４Ａ〜１１４Ｄに面一に形成されている。
有機絶縁層１１６は、アノード端子電極１１２の一部を露出させるパッド開口１１８を含む。パッド開口１１８は、平面視において側面１０５Ａ〜１０５Ｄに平行な４辺を有する四角形状に形成されていてもよい。
パッド開口１１８は、サブパッド開口１１５に連通している。パッド開口１１８の内壁は、サブパッド開口１１５の内壁に面一に形成されている。パッド開口１１８の内壁は、サブパッド開口１１５の内壁に対して側面１０５Ａ〜１０５Ｄ側に位置していてもよい。パッド開口１１８の内壁は、サブパッド開口１１５の内壁に対して内方に位置していてもよい。有機絶縁層１１６は、サブパッド開口１１５の内壁を被覆していてもよい。
有機絶縁層１１６の側面１１７Ａ〜１１７Ｄは、半導体層１０２の側面１０５Ａ〜１０５Ｄとの間でダイシングストリート１４３を区画している。この形態では、無機絶縁層１１３の側面１１４Ａ〜１１４Ｄも、半導体層１０２の側面１０５Ａ〜１０５Ｄとの間でダイシングストリート１４３を区画している。
ダイシングストリート１４３によれば、有機絶縁層１１６および無機絶縁層１１３を物理的に切断する必要がなくなる。これにより、ウエハから半導体装置１０１を円滑に切り出すことができると同時に、有機絶縁層１１６および無機絶縁層１１３の剥離や劣化を抑制できる。その結果、有機絶縁層１１６および無機絶縁層１１３によって、半導体層１０２、アノード端子電極１１２等を適切に保護することができる。
ダイシングストリート１４３の幅は、１μｍ以上２５μｍ以下であってもよい。ダイシングストリート１４３の幅は、ダイシングストリート１４３が延びる方向に直交する方向の幅である。ダイシングストリート１４３の幅は、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下または２０μｍ以上２５μｍ以下であってもよい。
無機絶縁層１１３の側面１１４Ａ〜１１４Ｄは、必ずしもダイシングストリート１４３を区画している必要はない。無機絶縁層１１３の側面１１４Ａ〜１１４Ｄは、半導体層１０２の側面１０５Ａ〜１０５Ｄに対して面一に形成されていてもよい。
有機絶縁層１１６の厚さは、１μｍ以上２０μｍ以下であってもよい。
半導体層１０２の第２主面１０４の上には、第２端子電極としてのカソード端子電極１１９が形成されている。カソード端子電極１１９は、第２主面１０４との間でオーミック接触を形成している。
カソード端子電極１１９は、粗面化された第２主面１０４に対して直接接続されている。カソード端子電極１１９は、より具体的には、第２主面１０４の結晶粗面化面に対して直接接続されている。
カソード端子電極１１９は、さらに具体的には、シリサイドを主たる構成に含むシリサイド層を形成することなく、第２主面１０４に直接接続されている。カソード端子電極１１９は、シリサイドを主たる構成に含む材料が層状に形成された領域を含まない。
また、カソード端子電極１１９は、第２主面１０４との間に第２主面１０４の結晶状態が他の性質に改質された改質層を形成することなく、第２主面１０４に直接接続されている。改質層としては、Ｓｉ溶融再硬化層、Ｓｉ多結晶層、Ｓｉアモルファス層等が例示される。
また、カソード端子電極１１９は、共晶物を主たる構成に含む共晶層を形成することなく、第２主面１０４に直接接続されている。カソード端子電極１１９は、共晶物を主たる構成に含む材料が層状に形成された領域を含まない。
つまり、カソード端子電極１１９は、シリサイド層、改質層および共晶層を介することなく粗面化された第２主面１０４に対して直接接続されている。
図１４Ａを参照して、カソード端子電極１１９は、第２主面１０４の上に積層された複数の電極層を含む積層構造を有している。カソード端子電極１１９は、この形態では、第２主面１０４側からこの順に積層されたＴｉ層１２０、Ｎｉ層１２１、Ａｕ層１２２およびＡｇ層１２３を含む積層構造を有している。
Ｔｉ層１２０は、粗面化された第２主面１０４に対して直接接続されている。Ｔｉ層１２０は、第２主面１０４の全域を被覆していることが好ましい。Ｔｉ層１２０は、第２主面１０４との間でオーミック接触を形成するオーミック電極として形成されている。Ｔｉ層１２０は、シリサイド層、改質層および共晶層を介することなく第２主面１０４に直接接続されている。
Ｎｉ層１２１は、Ｔｉ層１２０を被覆している。Ｎｉ層１２１は、Ｔｉ層１２０の全域を被覆していることが好ましい。Ａｕ層１２２は、Ｎｉ層１２１を被覆している。Ａｕ層１２２は、Ｎｉ層１２１の全域を被覆していることが好ましい。Ａｇ層１２３は、Ａｕ層１２２を被覆している。Ａｇ層１２３は、Ａｕ層１２２の全域を被覆していることが好ましい。
カソード端子電極１１９は、Ｔｉ層１２０、Ｎｉ層１２１、Ａｕ層１２２およびＡｇ層１２３のうちの少なくとも１つを含んでいればよい。以下、カソード端子電極１１９の他の形態例を示す。
図１４Ｂは、図１４Ａに対応する断面図であって、第２形態例に係るカソード端子電極１１９を示す図である。
図１４Ｂを参照して、カソード端子電極１１９は、この形態では、第２主面１０４の上に形成されたＴｉ層１２０からなる単層構造を有している。Ｔｉ層１２０は、第２主面１０４との間でオーミック接触を形成するオーミック電極として形成されている。Ｔｉ層１２０は、シリサイド層、改質層および共晶層を介することなく第２主面１０４に直接接続されている。
図１４Ｃは、図１４Ａに対応する断面図であって、第３形態例に係るカソード端子電極１１９を示す図である。
図１４Ｃを参照して、カソード端子電極１１９は、この形態では、第２主面１０４の上に形成されたＡｕ層１２２からなる単層構造を有している。Ａｕ層１２２は、第２主面１０４との間でオーミック接触を形成するオーミック電極として形成されている。Ａｕ層１２２は、シリサイド層、改質層および共晶層を介することなく第２主面１０４に直接接続されている。
図１４Ｄは、図１４Ａに対応する断面図であって、第４形態例に係るカソード端子電極１１９を示す図である。
図１４Ｄを参照して、カソード端子電極１１９は、この形態では、第２主面１０４側からこの順に積層されたＡｕ層１２２およびＡｇ層１２３を含む積層構造を有している。Ａｕ層１２２は、第２主面１０４との間でオーミック接触を形成するオーミック電極として形成されている。
Ａｕ層１２２は、シリサイド層、改質層および共晶層を介することなく第２主面１０４に直接接続されている。Ａｇ層１２３は、Ａｕ層１２２を被覆している。Ａｇ層１２３は、Ａｕ層１２２の全域を被覆していることが好ましい。
図１４Ｅは、図１４Ａに対応する断面図であって、第５形態例に係るカソード端子電極１１９を示す図である。
図１４Ｅを参照して、カソード端子電極１１９は、この形態では、第２主面１０４側からこの順に積層されたＴｉ層１２０、Ｎｉ層１２１およびＡｕ層１２２を含む積層構造を有している。Ｔｉ層１２０は、第２主面１０４との間でオーミック接触を形成するオーミック電極として形成されている。Ｔｉ層１２０は、シリサイド層、改質層および共晶層を介することなく第２主面１０４に直接接続されている。
Ｎｉ層１２１は、Ｔｉ層１２０を被覆している。Ｎｉ層１２１は、Ｔｉ層１２０の全域を被覆していることが好ましい。Ａｕ層１２２は、Ｎｉ層１２１を被覆している。Ａｕ層１２２は、Ｎｉ層１２１の全域を被覆していることが好ましい。
図１４Ｆは、図１４Ａに対応する断面図であって、第６形態例に係るカソード端子電極１１９を示す図である。
図１４Ｆを参照して、カソード端子電極１１９は、この形態では、第２主面１０４側からこの順に積層されたＴｉ層１２０、Ｎｉ層１２１、Ｐｄ層１２４、Ａｕ層１２２およびＡｇ層１２３を含む積層構造を有している。Ｔｉ層１２０は、第２主面１０４との間でオーミック接触を形成するオーミック電極として形成されている。Ｔｉ層１２０は、シリサイド層、改質層および共晶層を介することなく第２主面１０４に直接接続されている。
Ｎｉ層１２１は、Ｔｉ層１２０を被覆している。Ｎｉ層１２１は、Ｔｉ層１２０の全域を被覆していることが好ましい。Ｐｄ層１２４は、Ｎｉ層１２１を被覆している。Ｐｄ層１２４は、Ｎｉ層１２１の全域を被覆していることが好ましい。Ａｕ層１２２は、Ｐｄ層１２４を被覆している。Ａｕ層１２２は、Ｐｄ層１２４の全域を被覆していることが好ましい。Ａｇ層１２３は、Ａｕ層１２２を被覆している。Ａｇ層１２３は、Ａｕ層１２２の全域を被覆していることが好ましい。
図１４Ｇは、図１４Ａに対応する断面図であって、第７形態例に係るカソード端子電極１１９を示す図である。
図１４Ｇを参照して、カソード端子電極１１９は、この形態では、第２主面１０４側からこの順に積層されたＴｉ層１２０、Ｎｉ層１２１、Ｐｄ層１２４およびＡｕ層１２２を含む積層構造を有している。Ｔｉ層１２０は、第２主面１０４との間でオーミック接触を形成するオーミック電極として形成されている。Ｔｉ層１２０は、シリサイド層、改質層および共晶層を介することなく第２主面１０４に直接接続されている。
Ｎｉ層１２１は、Ｔｉ層１２０を被覆している。Ｎｉ層１２１は、Ｔｉ層１２０の全域を被覆していることが好ましい。Ｐｄ層１２４は、Ｎｉ層１２１を被覆している。Ｐｄ層１２４は、Ｎｉ層１２１の全域を被覆していることが好ましい。Ａｕ層１２２は、Ｐｄ層１２４を被覆している。Ａｕ層１２２は、Ｐｄ層１２４の全域を被覆していることが好ましい。
図１３を参照して、アクティブ領域１０８において第１主面１０３の表層部には、ｎ型のダイオード領域１２５が形成されている。ダイオード領域１２５は、この形態では、第１主面１０３の中央部に形成されている。ダイオード領域１２５は、平面視において側面１０５Ａ〜１０５Ｄに平行な４辺を有する四角形状に形成されていてもよい。
ダイオード領域１２５は、この形態では、エピタキシャル層１０７の一部を利用して形成されている。ダイオード領域１２５は、エピタキシャル層１０７の表層部に対するｎ型不純物の導入によって形成されていてもよい。
外側領域１０９において第１主面１０３の表層部には、ｐ＋型のガード領域１２６が形成されている。ガード領域１２６のｐ型不純物は、活性化されていてもよいし、活性化されていなくてもよい。ガード領域１２６は、平面視においてダイオード領域１２５に沿って延びる帯状に形成されている。
ガード領域１２６は、より具体的には、平面視においてダイオード領域１２５を取り囲む環状（より具体的には無端状）に形成されている。これにより、ガード領域１２６は、ガードリング領域として形成されている。アクティブ領域１０８およびダイオード領域１２５は、ガード領域１２６によって画定されている。
第１主面１０３の上には、前述の主面絶縁層１１０が形成されている。主面絶縁層１１０は、ダイオード領域１２５を露出させるダイオード開口１２７を含む。ダイオード開口１２７は、ガード領域１２６の内周縁も露出させている。ダイオード開口１２７は、平面視において側面１０５Ａ〜１０５Ｄに平行な４辺を有する四角形状に形成されていてもよい。
主面絶縁層１１０の上には、前述のアノード端子電極１１２が形成されている。アノード端子電極１１２は、主面絶縁層１１０の上からダイオード開口１２７に入り込んでいる。アノード端子電極１１２は、ダイオード開口１２７内においてダイオード領域１２５およびガード領域１２６に電気的に接続されている。
アノード端子電極１１２は、より具体的には、ダイオード領域１２５との間でショットキー接合を形成している。これにより、アノード端子電極１１２をアノードとし、ダイオード領域１２５をカソードとするＳＢＤが形成されている。
以上、半導体装置１０１によれば、第２主面１０４が粗面化されているので、第２主面１０４に対するカソード端子電極１１９の密着力を高めることができる。これにより、第２主面１０４からのカソード端子電極１１９の剥離を抑制できるから、シリサイド層を介することなくカソード端子電極１１９を第２主面１０４に直接接続させることができる。また、共晶層および改質層を介することなくカソード端子電極１１９を第２主面１０４に直接接続させることができる。
その結果、カソード端子電極１１９の形成時において半導体層１０２を加熱せずに済むから、半導体層１０２の第１主面１０３側の構造を適切に形成できる。一例として、カソード端子電極１１９の形成工程に起因する有機絶縁層１１６の炭化を防止できる。よって、カソード端子電極１１９に起因する信頼性の低下を抑制できる半導体装置１０１を提供できる。
また、半導体装置１０１によれば、有機絶縁層１１６を形成した後にカソード端子電極１１９を形成できる構造を有している。カソード端子電極１１９を形成した後に有機絶縁層１１６を形成することも考えられる。
しかし、この場合には、カソード端子電極１１９の導電材料が第１主面１０３側の構造に付着するリスクが高まるから好ましいとは言えない。また、第１主面１０３側の構造を作り込んだ後に第２主面１０４側の構造を形成し、その後、第１主面１０３側の構造を再度形成しなければならないため、製造工程が煩雑化する。
これに対して、半導体装置１０１によれば、有機絶縁層１１６の炭化を防止できるから
、有機絶縁層１１６を形成した後にカソード端子電極１１９を形成できる。また、カソード端子電極１１９の形成工程時において、有機絶縁層１１６によって第１主面１０３側の構造を保護できるから、カソード端子電極１１９の導電材料が第１主面１０３側の構造に付着するリスクを低減できる。また、第１主面１０３側の構造の全てを作り込んだ後に第２主面１０４側の構造を形成できる。よって、半導体装置１０１の信頼性を高めることができると同時に、製造工程の煩雑化を抑制できる。
図１５は、図１１に示す半導体装置の製造に使用されるウエハ１２８を示す平面図である。
図１５を参照して、ウエハ１２８は、円盤状に形成された板状のｎ＋型のＳｉ単結晶からなる。ウエハ１２８は、一方側の第１ウエハ主面１２９、他方側の第２ウエハ主面１３０、ならびに、第１ウエハ主面１２９および第２ウエハ主面１３０を接続するウエハ側面１３１を有している。
ウエハ１２８のウエハ側面１３１には、結晶方位を示す目印の一例としての１つまたは複数（この形態では１つ）のオリエンテーションフラット１３２が形成されている。オリエンテーションフラット１３２は、ウエハ１２８の周縁に形成された切欠部である。
第１ウエハ主面１２９には、半導体装置１０１にそれぞれ対応した複数の装置形成領域１３３が設定されている。複数の装置形成領域１３３は、この形態では、第１方向Ｘおよび第２方向Ｙに沿う行列状に配列されている。複数の装置形成領域１３３は、ダイシングライン１３４によって区画されている。半導体装置１０１は、複数の装置形成領域１３３の周縁（ダイシングライン１３４）に沿ってウエハ１２８を切断することによって切り出される。
図１６Ａ〜図１６Ｍは、図１１に示す半導体装置１０１の製造方法の一例を示す断面図である。図１６Ａ〜図１６Ｍでは、説明の便宜上、３つの装置形成領域１３３だけを示し、他の装置形成領域１３３についての図示を省略している。
図１６Ａを参照して、ウエハ１２８が用意される。次に、エピタキシャル成長法によって、第１ウエハ主面１２９の上にｎ型のエピタキシャル層１０７が形成される。これにより、ウエハ１２８およびエピタキシャル層１０７を含むウエハ層１３５が形成される。ウエハ層１３５は、第１主面１３６および第２主面１３７を含む。ウエハ層１３５の第１主面１３６および第２主面１３７は、半導体層１０２の第１主面１０３および第２主面１０４にそれぞれ対応している。
次に、図１６Ｂを参照して、第１主面１３６にダイオード領域１２５が設定され、ダイオード領域１２５の周囲に沿うｐ＋型のガード領域１２６が形成される。
ガード領域１２６は、より具体的には、エピタキシャル層１０７の表層部に形成される。ガード領域１２６は、第１主面１３６に対するｐ型不純物の導入によって形成される。ガード領域１２６のｐ型不純物は、イオン注入マスク（図示せず）を介するイオン注入法によって第１主面１３６の表層部に導入されてもよい。
ダイオード領域１２５は、イオン注入マスク（図示せず）を介して第１主面１３６の表層部にｎ型不純物を選択的に導入することによって形成されてもよい。
次に、図１６Ｃを参照して、第１主面１３６の上に主面絶縁層１１０が形成される。主面絶縁層１１０は、酸化シリコンを含む。主面絶縁層１１０は、熱酸化処理法および／またはＣＶＤ法によって形成されてもよい。
次に、図１６Ｄを参照して、所定パターンを有するマスク１３８が、主面絶縁層１１０の上に形成される。マスク１３８は、複数の開口１３９を有している。複数の開口１３９は、主面絶縁層１１０においてダイオード開口１２７を形成すべき領域をそれぞれ露出させている。
次に、マスク１３８を介するエッチング法によって、主面絶縁層１１０の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、主面絶縁層１１０にダイオード開口１２７が形成される。ダイオード開口１２７の形成後、マスク１３８は除去される。
次に、図１６Ｅを参照して、アノード端子電極１１２のベースとなるベース電極層１４０が、第１主面１３６の上に形成される。ベース電極層１４０は、第１主面１３６の全域に形成され、主面絶縁層１１０を被覆する。ベース電極層１４０は、蒸着法および／またはスパッタ法によって形成されてもよい。
次に、図１６Ｆを参照して、所定パターンを有するマスク１４１が、ベース電極層１４０の上に形成される。マスク１４１は、ベース電極層１４０においてアノード端子電極１１２を形成すべき領域以外の領域を露出させる開口１４２を有している。
次に、マスク１４１を介するエッチング法によって、ベース電極層１４０の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、ベース電極層１４０が複数のアノード端子電極１１２に分割される。アノード端子電極１１２の形成後、マスク１４１は除去される。
次に、図１６Ｇを参照して、第１主面１３６の上に無機絶縁層１１３が形成される。無機絶縁層１１３は、窒化シリコンを含む。無機絶縁層１１３は、ＣＶＤ法によって形成されてもよい。
次に、図１６Ｈを参照して、無機絶縁層１１３の上に、有機絶縁層１１６が塗布される。有機絶縁層１１６は、アクティブ領域１０８および外側領域１０９を一括して被覆する。有機絶縁層１１６は、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含んでいてもよい。
次に、図１６Ｉを参照して、有機絶縁層１１６が選択的に露光された後、現像される。これにより、パッド開口１１８およびダイシングストリート１４３が有機絶縁層１１６に形成される。ダイシングストリート１４３は、ダイシングライン１３４に沿って形成される。
次に、無機絶縁層１１３の不要な部分が除去される。無機絶縁層１１３の不要な部分は、有機絶縁層１１６を介するエッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、サブパッド開口１１５が無機絶縁層１１３に形成される。また、ダイシングストリート１４３の一部を区画する無機絶縁層１１３が形成される。
次に、図１６Ｊを参照して、ウエハ層１３５の第２主面１３７（ウエハ１２８の第２ウエハ主面１３０）が研削される。ウエハ層１３５の第２主面１３７は、ＣＭＰ（Chemical Mechanical Polishing）法によって研削されてもよい。これにより、ウエハ層１３５が所望の厚さまで薄化される。また、ウエハ層１３５の第２主面１３７に、ライン状に延びる複数の研削痕が形成される。複数の研削痕は、ウエハ層１３５の中心から周縁に向けて円弧状に延びるライン状にそれぞれ形成されてもよい。
次に、図１６Ｋを参照して、第２主面１３７が粗面化される。第２主面１３７は、エッチング法によって粗面化される。第２主面１３７は、０ｎｍを超えて１０００ｎｍ以下の算術平均粗さＲａになるまで粗面化されてもよい。第２主面１３７は、算術平均粗さＲａが、０ｎｍを超えて４００ｎｍ以下になるまで粗面化されることが好ましい。
第２主面１３７の粗面化工程に先立って、第２主面１３７から研削痕が取り除かれてもよい。研削痕の除去工程は、第２主面１３７を鏡面化する工程であってもよい。この工程によれば、第２主面１３７の粗面化工程において、研削痕を起点とする第２主面１３７の不所望なエッチング（たとえば研削痕の拡張）を抑制できるから、第２主面１３７を適切に粗面化できる。
また、次のカソード端子電極１１９の形成工程において、カソード端子電極１１９が研削痕内に入り込むことを抑制できる。これにより、研削痕を起点とする第２主面１３７のクラックを抑制できるから、カソード端子電極１１９を第２主面１３７に適切に接続させることができる。
次に、図１６Ｌを参照して、カソード端子電極１１９が、粗面化された第２主面１３７の上に形成される。この工程は、第２主面１３７側からＴｉ層１２０、Ｎｉ層１２１、Ａｕ層１２２およびＡｇ層１２３をこの順に形成する工程を含む。Ｔｉ層１２０、Ｎｉ層１２１、Ａｕ層１２２およびＡｇ層１２３は、蒸着法および／またはスパッタ法によって形成されることが好ましい。
Ｔｉ層１２０は、粗面化されたウエハ層１３５の第２主面１３７に対して直接接続される。Ｎｉ層１２１は、Ｔｉ層１２０に対して直接接続される。Ａｕ層１２２は、Ｎｉ層１２１に対して直接接続される。Ａｇ層１２３は、Ａｕ層１２２に対して直接接続される。
カソード端子電極１１９の形成工程では、シリサイド層、改質層および共晶層は形成されない。したがって、ウエハ層１３５の第１主面１３６側の構造を加熱せずに済む。これにより、カソード端子電極１１９の形成工程に起因する有機絶縁層１１６の炭化を防止できる。
次に、図１６Ｍを参照して、ウエハ層１３５が複数の装置形成領域１３３の周縁（ダイシングライン１３４）に沿って切断され、ウエハ層１３５から複数の半導体装置１０１が切り出される。以上を含む工程を経て、半導体装置１０１が製造される。
図１７は、半導体装置１０１が組み込まれる半導体パッケージ１４４を、パッケージ本体１４５を透過して示す斜視図である。
図１７を参照して、半導体パッケージ１４４は、この形態では、２端子型のＴＯ−２２０からなる。半導体パッケージ１４４は、半導体装置１０１、パッド部１４６、ヒートシンク部１４７、複数（この形態では２本）のリード端子１４８、複数（この形態では２本）の導線１４９およびパッケージ本体１４５を含む。
パッド部１４６は、金属板を含む。パッド部１４６は、鉄、金、銀、銅、アルミニウム等を含んでいてもよい。パッド部１４６は、平面視において四角形状に形成されている。パッド部１４６は、半導体装置１０１の平面面積以上の平面面積を有している。
半導体装置１０１は、カソード端子電極１１９をパッド部１４６に対向させた姿勢で、パッド部１４６の上に配置されている。導電接合材１５０は、カソード端子電極１１９およびパッド部１４６の間に介在されている。これにより、半導体装置１０１のカソード端子電極１１９は、導電接合材１５０を介してパッド部１４６に電気的に接続されている。
導電接合材１５０は、金属製ペーストまたは半田であってもよい。金属製ペーストは、Ａｕ（金）、Ａｇ（銀）またはＣｕ（銅）を含む導電性ペーストであってもよい。導電接合材１５０は、半田からなることが好ましい。半田は、鉛フリー型の半田であってもよい。半田は、ＳｎＡｇＣｕ、ＳｎＺｎＢｉ、ＳｎＣｕ、ＳｎＣｕＮｉまたはＳｎＳｂＮｉのうちの少なくとも１つを含んでいてもよい。
ヒートシンク部１４７は、パッド部１４６の一辺に接続されている。この形態では、パッド部１４６およびヒートシンク部１４７が、一枚の金属板によって形成されている。ヒートシンク部１４７には、貫通孔１４７ａが形成されている。貫通孔１４７ａは、円形状に形成されている。
複数のリード端子１４８は、パッド部１４６に対してヒートシンク部１４７とは反対側の辺に沿って配列されている。複数のリード端子１４８は、それぞれ金属板を含む。リード端子１４８は、鉄、金、銀、銅、アルミニウム等を含んでいてもよい。
複数のリード端子１４８は、第１リード端子１４８Ａおよび第２リード端子１４８Ｂを含む。第１リード端子１４８Ａおよび第２リード端子１４８Ｂは、パッド部１４６においてヒートシンク部１４７とは反対側の辺に沿って間隔を空けて配列されている。
第１リード端子１４８Ａおよび第２リード端子１４８Ｂは、それらの配列方向に直交する方向に沿って帯状に延びている。
複数の導線１４９は、ボンディングワイヤ等であってもよい。複数の導線１４９は、導線１４９Ａおよび導線１４９Ｂを含む。導線１４９Ａは、第１リード端子１４８Ａおよび半導体装置１０１のアノード端子電極１１２に電気的に接続されている。これにより、第１リード端子１４８Ａは、導線１４９Ａを介して半導体装置１０１のアノード端子電極１１２に電気的に接続されている。
導線１４９Ｂは、第２リード端子１４８Ｂおよびパッド部１４６に電気的に接続されている。これにより、第２リード端子１４８Ｂは、導線１４９Ｂを介して半導体装置１０１のカソード端子電極１１９に電気的に接続されている。第２リード端子１４８Ｂは、パッド部１４６と一体的に形成されていてもよい。
パッケージ本体１４５は、フィラーを有するモールド樹脂（封止樹脂）を含む。パッケージ本体１４５は、モールド樹脂の一例としてフィラーを有するエポキシ樹脂を含むことが好ましい。パッケージ本体１４５は、ヒートシンク部１４７および複数のリード端子１４８の一部を露出させるように、半導体装置１０１、パッド部１４６および複数の導線１４９を封止している。パッケージ本体１４５は、直方体形状に形成されている。
半導体パッケージ１４４は、ＴＯ−２２０に制限されない。半導体パッケージ１４４としては、ＳＯＰ（Small Outline Package）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）もしくはＳＯＪ（Small Outline J-leaded Package）、または、これらに類する種々の形態が適用されてもよい。
パッケージ本体１４５によって半導体装置１０１を封止する場合、フィラーによって半導体装置１０１がダメージを受ける問題がある。この問題は、フィラーアタックと称される。そこで、半導体装置１０１では、半導体層１０２の第１主面１０３の上に有機絶縁層１１６を形成している。
これにより、有機絶縁層１１６のクッション性を利用して、フィラーに起因する衝撃を緩和できる。その結果、フィラーから半導体層１０２、アノード端子電極１１２等を保護できる。
さらに、半導体装置１０１によれば、カソード端子電極１１９の形成に起因する有機絶縁層１１６の炭化（劣化）が防止されている。これにより、フィラーから半導体層１０２、アノード端子電極１１２等を適切に保護できる。
本発明はさらに他の形態で実施することもできる。
前述の各実施形態では、半導体層２，１０２が、半導体基板６，１０６およびエピタキシャル層７，１０７を含む積層構造を有している例について説明した。しかし、半導体層２，１０２は、半導体基板６，１０６からなる単層構造を有していてもよい。
前述の各実施形態では、Ｓｉ単結晶からなる半導体層２，１０２が採用された例について説明した。しかし、Ｓｉ単結晶に代えてＳｉＣ単結晶からなる半導体層２，１０２が採用されてもよい。また、Ｓｉ単結晶に代えて化合物半導体の単結晶からなる半導体層２，１０２が採用されてもよい。化合物半導体の単結晶は、窒化物半導体の単結晶（たとえばＧａＮ単結晶）であってもよい。
前述の第１実施形態において、ｎ＋型の半導体基板６に代えてｐ＋型の半導体基板６が採用されてもよい。この構造によれば、ＭＩＳＦＥＴに代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を提供できる。この場合、前述の各実施形態において、ＭＩＳＦＥＴの「ソース」がＩＧＢＴの「エミッタ」に読み替えられ、ＭＩＳＦＥＴの「ドレイン」がＩＧＢＴの「コレクタ」に読み替えられる。
前述の第２実施形態では、ダイオードの一例としてのＳＢＤが形成された例について説明した。しかし、ｎ型のダイオード領域１２５に代えてｐ型のダイオード領域１２５が形成されてもよい。この場合、ＳＢＤに代えてｐｎ接合ダイオードを提供できる。
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまりｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 半導体層
３ 第１主面
４ 第２主面
１２ ゲート端子電極（第１端子電極）
１３ ソース端子電極（第１端子電極）
１８ 有機絶縁層
２２ ドレイン端子電極（第２端子電極）
２３ Ｔｉ層
２４ Ｎｉ層
２５ Ａｕ層
２６ Ａｇ層
３１ ゲートトレンチ（トレンチ）
３５ ゲート絶縁層（絶縁層）
３６ ゲート電極
４８ ウエハ層
４９ 第１主面
５０ 第２主面
６４ 半導体パッケージ
６５ パッケージ本体
６６ パッド部
６８ リード端子
６９ 導線
１０１ 半導体装置
１０２ 半導体層
１０３ 第１主面
１０４ 第２主面
１１２ アノード端子電極（第１端子電極）
１１９ カソード端子電極（第２端子電極）
１１６ 有機絶縁層
１２０ Ｔｉ層
１２１ Ｎｉ層
１２２ Ａｕ層
１２３ Ａｇ層
１３４ ウエハ層
１３５ 第１主面
１３６ 第２主面
１４４ 半導体パッケージ
１４５ パッケージ本体
１４６ パッド部
１４８ リード端子
１４９ 導線

Claims (21)

  1. 一方側の第１主面および粗面化された他方側の第２主面を有する半導体層と、
    前記第１主面の上に形成された第１端子電極と、
    前記第１主面の上において前記第１端子電極を部分的に被覆する有機絶縁層と、
    シリサイド層を介することなく前記第２主面に直接接続された第２端子電極と、を含む、半導体装置。
  2. 前記第２端子電極は、前記第２主面との間でオーミック接触を形成している、請求項１に記載の半導体装置。
  3. 前記第２端子電極は、前記第２主面に直接接続されたＴｉ層またはＡｕ層を含む、請求項１または２に記載の半導体装置。
  4. 前記第２端子電極は、前記第２主面に直接接続されたＴｉ層、前記Ｔｉ層の上に形成されたＮｉ層、前記Ｎｉ層の上に形成されたＡｕ層、および、前記Ａｕ層の上に形成されたＡｇ層を含む積層構造を有している、請求項１または２に記載の半導体装置。
  5. 前記第２端子電極は、前記第２主面に直接接続されたＡｕ層、および、前記Ａｕ層の上に形成されたＡｇ層を含む積層構造を有している、請求項１または２に記載の半導体装置。
  6. 前記第２主面は、研削痕を有さない、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記第２主面は、粗面化された結晶面からなり、
    前記第２端子電極は、前記結晶面に直接接続されている、請求項１〜６のいずれか一項に記載の半導体装置。
  8. 前記第２主面は、算術平均粗さＲａが、０ｎｍを超えて４００ｎｍ以下である請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記第２端子電極は、前記第２主面との間に共晶層および改質層を形成することなく、前記第２主面に直接接続されている、請求項１〜８のいずれか一項に記載の半導体装置。
  10. 前記有機絶縁層は、炭化物を含まない、請求項１〜９のいずれか一項に記載の半導体装置。
  11. 前記有機絶縁層は、感光性樹脂を含む、請求項１〜１０のいずれか一項に記載の半導体装置。
  12. 前記有機絶縁層は、ポリベンゾオキサゾール、ポリイミドおよびポリアミドのうちの少なくとも１種を含む、請求項１〜１１のいずれか一項に記載の半導体装置。
  13. 前記半導体層の前記第１主面に形成されたＭＩＳＦＥＴをさらに含み、
    前記第２端子電極は、前記ＭＩＳＦＥＴのドレイン端子電極として形成されている、請求項１〜１２のいずれか一項に記載の半導体装置。
  14. 前記半導体層の前記第１主面に形成されたトレンチと、
    前記トレンチの内壁に形成された絶縁層と、
    前記絶縁層を挟んで前記トレンチに埋設されたゲート電極と、をさらに含む、請求項１３に記載の半導体装置。
  15. 前記半導体層の前記第１主面に形成されたダイオードをさらに含み、
    前記第２端子電極は、前記ダイオードのカソード端子電極として形成されている、請求項１〜１４のいずれか一項に記載の半導体装置。
  16. フィラーを有する封止樹脂を含むパッケージ本体と、
    前記パッケージ本体内に配置されたパッド部と、
    前記パッケージ本体から一部が露出するように前記パッケージ本体内において前記パッド部の周囲に配置されたリード端子と、
    前記パッケージ本体内において前記パッド部に前記第２端子電極が接続される姿勢で前記パッド部の上に配置された請求項１〜１５のいずれか一項に記載の半導体装置と、
    前記パッケージ本体内において前記半導体装置および前記リード端子を電気的に接続させた導線と、を含む、半導体パッケージ。
  17. 一方側の第１主面および他方側の第２主面を有するウエハ層を用意する工程と、
    前記第１主面の上に第１端子電極を形成する工程と、
    前記第１主面の上に前記第１端子電極を部分的に被覆する有機絶縁層を形成する工程と、
    前記有機絶縁層の形成工程後、前記第２主面を粗面化する工程と、
    前記第２主面の粗面化工程後、シリサイド層を介することなく前記第２主面に直接接続されるように前記第２主面の上に第２端子電極を形成する工程と、
    前記半導体ウエハ層を切断し、半導体装置を切り出す工程と、を含む、半導体装置の製造方法。
  18. 前記第２端子電極の形成工程は、スパッタ法または蒸着法によって、前記第２主面に直接接続されるように前記第２主面の上にＴｉ層またはＡｕ層を形成する工程を含む、請求項１７に記載の半導体装置の製造方法。
  19. 前記第２主面の粗面化工程は、エッチング法によって前記第２主面を粗面化する工程を含む、請求項１７または１８に記載の半導体装置の製造方法。
  20. 前記第２主面の粗面化工程に先立って、前記第２主面を研削する工程をさらに含む、請求項１７〜１９のいずれか一項に記載の半導体装置の製造方法。
  21. 前記第２主面の粗面化工程に先立って、前記第２主面から研削痕を取り除く工程をさらに含む、請求項２０に記載の半導体装置の製造方法。
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