JP2014053554A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】実施の形態に係る半導体装置は、チップの第1領域に第1MOSFETが形成され、第2領域に第2MOSFETが形成されている。第1領域においてチップの表面には、第1ソース端子及び第1ゲート端子が形成されている。第2領域においてチップの表面には、第1ソース端子と第1ゲート端子が並ぶ方向と略平行に並ぶように配置された、第2ソース端子、第2ゲート端子が形成されている。第1ソース端子と第2ソース端子との間には、第1MOSFET及び第2MOSFETと電気的に接続されていない温度検出ダイオードが設けられている。第1端子と第2端子とが並ぶ方向は、第1ソース端子と第1ゲート端子が並ぶ方向及び第2ソース端子と第2ゲート端子が並ぶ方向と略平行な第1方向である。
【選択図】図1
Description
実施の形態1に係る半導体装置について、図面を参照して説明する。以下の図面において、同一の構成要素には同一の符号を付し、説明を適宜省略する。図1は、実施の形態1に係る半導体装置1の構成を示す回路図である。図1に示すように、半導体装置1には、2つのNチャネルMOSFET(以下、MOS1、MOS2とする)、ツェナーダイオード2、3、温度検出ダイオード4を備える。
実施の形態2に係る半導体装置について、図12を参照して説明する。図12は、実施の形態2に係る半導体装置に用いられる温度検出ダイオード4Aの構成の一部を拡大した図である。図12に示すように、P型ポリシリコン43は、N型ポリシリコン44側に設けられた第1不純物濃度領域43aと、コンタクト金属47側に設けられた第2不純物濃度領域43bを有している。第2不純物濃度領域43bは、第1不純物濃度領域43aよりも不純物濃度が高い。
実施の形態3に係る半導体装置について、図14を参照して説明する。図14は、実施の形態3に係る半導体装置に用いられる温度検出ダイオード4Bの構成の一部を拡大した図である。図13に示すように、絶縁膜40上には、P型ポリシリコン43、N型ポリシリコン44が横方向に交互に形成されている。P型ポリシリコン43、N型ポリシリコン44は層間絶縁膜31により覆われている。
実施の形態4に係る半導体装置について、図16を参照して説明する。図16は、実施の形態4に係る半導体装置1Aの構成を示す回路図である。実施の形態4において、実施の形態1と異なる点は、保護ダイオード9が設けられている点である。実施の形態4において、実施の形態1と同一の構成要素には同一の符号を付し、説明を省略する。
実施の形態5に係る半導体装置について、図21を参照して説明する。図21は、実施の形態5に係る半導体装置1Bの構成を示す回路図である。実施の形態5において、実施の形態4と異なる点は、ソース端子をさらに2つ追加した点である。実施の形態5において、上述の実施の形態と同一の構成要素には同一の符号を付し、説明を省略する。
実施の形態6に係る半導体装置について、図26を参照して説明する。図26は、実施の形態6に係る半導体装置1Cの表面レイアウトを示す図である。実施の形態6において、実施の形態5と異なる点は、温度検出ダイオード4がアノード端子T1、カソード端子T2の下部に分散して形成されている点である。実施の形態6において、上述の実施の形態と同一の構成要素には同一の符号を付し、説明を省略する。図26では、第1領域10と第2領域20との境界線を一点鎖線で示す。
実施の形態7に係る半導体装置について、図30を参照して説明する。図30は、実施の形態7に係る半導体装置1Dの表面レイアウトを示す図である。図30において、第1領域10と第2領域20との境界線を一点鎖線で示す。図30に示すように、ソース端子S1とゲート端子G2とが、第1領域10と第2領域20との境界線を挟んで対向するように配置されている。また、ゲート端子G1とソース端子S2とが、第1領域10と第2領域20との境界線を挟んで対向するように配置されている。すなわち、ソース端子S1とソース端子S2とが対角に配置され、ゲート端子G1とゲート端子G2とが対角に配置されている。
実施の形態8に係る半導体装置について、図31を参照して説明する。図31は、実施の形態8に係る半導体装置1Eの表面レイアウトを示す図である。図31において、第1領域10と第2領域20との境界線を一点鎖線で示す。図31に示すように、実施の形態8では、ソース端子S1、S2、S3、S4、ゲート端子G1、G2、アノード端子T1、カソード端子T2の8つの端子が設けられている。本実施の形態では、アノード端子T1が第2端子に対応し、カソード端子T2が第1端子に対応する。
第1領域に形成された第1MOSFETと、第2領域に形成された第2MOSFETとを有するチップと、
前記チップの裏面に形成された、前記第1MOSFET及び第2MOSFETの共通のドレイン電極と、
前記第1領域において前記チップの表面に形成された、前記第1MOSFETの第1ソース端子、第1ゲート端子と、
前記第2領域において前記チップの表面に形成され、前記第1ソース端子と前記第1ゲート端子が並ぶ方向と略平行に並ぶように配置された、前記第2MOSFETの第2ソース端子、第2ゲート端子と、
前記第1ソース端子と前記第2ソース端子との間に形成され、前記第1MOSFET及び前記第2MOSFETと電気的に接続されていない温度検出ダイオードと、
前記第1ソース端子と第1ゲート端子が並ぶ方向及び前記第2ソース端子と前記第2ゲート端子が並ぶ方向と略平行な第1方向に並ぶように配置された前記温度検出ダイオードの第1端子、前記第2端子とを備える半導体装置。
前記第1ソース端子と前記第2ソース端子が、前記第1領域と前記第2領域の境界を挟んで対向するように配置され、
前記第1ゲート端子と前記第2ゲート端子が、前記第1領域と前記第2領域の境界を挟んで対向するように配置され、
前記第1ソース端子と前記第2ソース端子との間に前記第1端子が形成され、
前記第1ゲート端子と前記第2ゲート端子との間に前記第2端子が形成され、
前記第1端子の下部に前記温度検出ダイオードが設けられている、
付記1に記載の半導体装置。
第1領域に形成された第1MOSFETと、第2領域に形成された第2MOSFETとを有するチップと、
前記チップの裏面に形成された、前記第1MOSFET及び第2MOSFETの共通のドレイン電極と、
前記第1領域において前記チップの表面に形成された、前記第1MOSFETの第1ソース端子及び第1ゲート端子と、
前記第2領域において前記チップの表面に形成され、前記第1ソース端子と前記第1ゲート端子が並ぶ方向と略平行に並ぶように配置された、前記第2MOSFETの第2ソース端子、第2ゲート端子と、
前記第1ソース端子と前記第2ソース端子との間に形成され、前記第1MOSFET及び前記第2MOSFETと電気的に接続されていない温度検出ダイオードと、
前記第1ソース端子と第1ゲート端子が並ぶ方向及び前記第2ソース端子と前記第2ゲート端子が並ぶ方向に対して略垂直に並ぶように配置された、前記温度検出ダイオードの第1端子と第2端子とを備え、
前記第1端子は、前記第1領域上において前記第1ソース端子と前記第1ゲート端子とに挟まれるように配置され、
前記第2端子は、前記第2領域上において前記第2ソース端子と前記第2ゲート端子とに挟まれるように配置されている半導体装置。
前記第1ソース端子と前記第2ゲート端子が、前記第1領域と前記第2領域の境界を挟んで対向するように配置され、
前記第1ゲート端子と前記第2ソース端子が、前記第1領域と前記第2領域の境界を挟んで対向するように配置され、
前記温度検出ダイオードが、第1領域と前記第2領域との間に配置される付記3に記載の半導体装置。
2 双方向ツェナーダイオード
3 双方向ツェナーダイオード
4、4a、4b 温度検出ダイオード
5 半導体基板
6 ベース領域
7 ゲートトレンチ
8 ドレイン電極
9 保護ダイオード
10 第1領域
11 ソースアルミ配線
12 ゲートアルミ配線
13 引出線
20 第2領域
21 ソースアルミ配線
22 ゲートアルミ配線
23 引出線
25 P型ポリシリコン
26 N型ポリシリコン
27 コンタクト
28 コンタクト
30 分離配線
31、31a、31b 層間絶縁膜
32 コンタクト
33 保護絶縁膜
40 層間絶縁膜
41 アノード配線
42 カソード配線
43 P型ポリシリコン
43a 第1不純物濃度領域
43b 第2不純物濃度領域
44 N型ポリシリコン
45 アノードコンタクト
46 カソードコンタクト
47 コンタクト金属
91 N型ポリシリコン
92 P型ポリシリコン
93 コンタクト
94 コンタクト
100 電池保護回路
101 制御IC
102 電流検出抵抗
103 定電流源
104 パッド
105 パッド
106 基板
MOS1 NチャネルMOSFET
MOS2 NチャネルMOSFET
T1 アノード端子
T2 カソード端子
G1 ゲート端子
G2 ゲート端子
S1 ソース端子
S2 ソース端子
S3 ソース端子
S4 ソース端子
S ポリシリコン
PS P型ポリシリコン
PR フォトレジスト
CT コンタクトホール
Claims (20)
- 第1領域に形成された第1MOSFETと、第2領域に形成された第2MOSFETとを有するチップと、
前記チップの裏面に形成された、前記第1MOSFET及び前記第2MOSFETの共通のドレイン電極と、
前記第1領域において前記チップの表面に形成された、前記第1MOSFETの第1ソース端子、第1ゲート端子と、
前記第2領域において前記チップの表面に形成され、前記第1ソース端子と前記第1ゲート端子が並ぶ方向と略平行に並ぶように配置された、前記第2MOSFETの第2ソース端子、第2ゲート端子と、
前記第1ソース端子と前記第2ソース端子との間に形成され、前記第1MOSFET及び前記第2MOSFETと電気的に接続されていない温度検出ダイオードと、
前記第1ソース端子と前記第1ゲート端子が並ぶ方向及び前記第2ソース端子と前記第2ゲート端子が並ぶ方向と略平行な第1の方向、又は、略垂直な第2方向に並ぶように配置された前記温度検出ダイオードの第1端子、第2端子と、
を備える半導体装置。 - 前記第1端子と前記第2端子とが並ぶ方向は前記第1方向であり、
前記第1端子と前記第2端子は、前記第1領域と前記2領域との間に形成されている請求項1に記載の半導体装置。 - 前記温度検出ダイオードは、前記第1端子の下部に形成されている請求項2に記載の半導体装置。
- 前記温度検出ダイオードは、前記第1端子の下部と前記第2端子の下部とに分割して形成されている請求項2に記載の半導体装置。
- 前記第1ソース端子と前記第2ソース端子が、前記第1領域と前記第2領域の境界を挟んで対向するように配置され、
前記第1ゲート端子と前記第2ゲート端子が、前記第1領域と前記第2領域の境界を挟んで対向するように配置され、
前記第1ソース端子と前記第2ソース端子との間に前記第1端子が形成され、
前記第1ゲート端子と前記第2ゲート端子との間に前記第2端子が形成されている請求項2に記載の半導体装置。 - 前記第1ソース端子と前記第1端子との距離と、前記第2ソース端子と前記第1端子との距離とは略等しく、
前記第1ゲート端子と前記第2端子との距離と、前記第2ゲート端子と前記第2端子との距離とは略等しい請求項5に記載の半導体装置。 - 前記第1ソース端子と前記第1ゲート端子との距離、前記第2ソース端子と前記第2ゲート端子との距離、前記第1端子と前記第2端子との距離は、略等しい請求項6に記載の半導体装置。
- 前記温度検出ダイオードと並列に、当該温度検出ダイオードと逆方向に接続された保護ダイオードをさらに有する請求項2に記載の半導体装置。
- 前記第1端子の下部に前記温度検出ダイオードが形成され、
前記第2端子の下部に前記保護ダイオードが形成されている請求項8に記載の半導体装置。 - 前記第1端子と前記第2端子とが並ぶ方向は前記第2方向であり、
前記温度検出ダイオードは、前記第1領域と前記第2領域との間に形成され、
前記第1端子は前記第1領域上に形成され、前記第2端子は前記第2領域上に形成されている請求項1に記載の半導体装置。 - 前記第1端子は、前記第1ソース端子と前記第1ゲート端子とに挟まれるように配置され、
前記第2端子は、前記第2ソース端子と前記第2ゲート端子とに挟まれるように配置されている請求項10に記載の半導体装置。 - 前記第1ソース端子と前記第2ゲート端子が、前記第1領域と前記第2領域の境界を挟んで対向するように配置され、
前記第1ゲート端子と前記第2ソース端子が、前記第1領域と前記第2領域の境界を挟んで対向するように配置され、
前記温度検出ダイオードが、第1領域と前記第2領域との間に配置される請求項1に記載の半導体装置。 - 前記温度検出ダイオードは、前記第1端子を中心として同心状に構成されている請求項1に記載の半導体装置。
- 前記温度検出ダイオードは、
第1導電型半導体層と第2導電型半導体層からなる複数の接続構造体と、
隣接する接続構造体間にそれぞれ形成された複数のコンタクト金属と、
を備える請求項13に記載の半導体装置。 - 前記第1導電型半導体層は、
前記第2導電型半導体層側に形成された第1不純物濃度領域と、
前記コンタクト側に形成された、前記第1不純物濃度領域よりも不純物濃度が高い第2不純物濃度領域と、
を有する請求項14に記載の半導体装置。 - 前記コンタクトは、前記第1導電型半導体層及び前記第2導電型半導体層と略等しい高さを有する請求項14に記載の半導体装置。
- 前記第1MOSFET及び前記第2MOSFETのゲート−ソース間には、それぞれ双方向ツェナーダイオードが設けられている請求項1に記載の半導体装置。
- チップの第1領域に第1MOSFETを形成し、第2領域に第2MOSFETを形成し、
前記チップの裏面に前記第1MOSFET及び前記第2MOSFETの共通のドレイン電極を形成し、
前記第1領域において前記チップの表面に、前記第1MOSFETの第1ソース端子、第1ゲート端子を配置し、
前記第2領域において前記チップの表面に、前記第1ソース端子と前記第1ゲート端子が並ぶ方向と略平行に並ぶように、前記第2MOSFETの第2ソース端子、第2ゲート端子を配置し、
前記第1ソース端子と前記第2ソース端子との間に、前記第1MOSFET及び前記第2MOSFETと電気的に接続されていない温度検出ダイオードを形成し、
前記第1ソース端子と前記第1ゲート端子が並ぶ方向及び前記第2ソース端子と前記第2ゲート端子が並ぶ方向と略平行な第1の方向、又は、略垂直な第2方向に、前記温度検出ダイオードの第1端子、第2端子が並ぶように配置する半導体装置の製造方法。 - 前記温度検出ダイオードの形成と同時に、前記第1MOSFETと前記第2MOSFETとの間に、前記温度検出ダイオードと並列に、当該温度検出ダイオードと逆方向に接続された保護ダイオードを形成する請求項18に記載の半導体装置の製造方法。
- 前記温度検出ダイオードの形成と同時に、前記第1MOSFET及び前記第2MOSFETのゲート−ソース間に、それぞれ双方向ツェナーダイオードを形成する請求項18に記載の半導体装置の製造方法。
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