JP2014038999A - トレンチゲート型電力半導体素子 - Google Patents
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Abstract
【課題】接触抵抗の増加を防止することができるとともに、電流が一方向に偏ることを防止して、大容量電流の通過による製品破壊現象を防止することができるトレンチゲート型電力半導体素子を提供する。
【解決手段】本発明によるトレンチゲート型電力半導体素子100は、半導体基板110と、半導体基板110上に形成されたドリフト(drift)層120と、ドリフト層120上に形成されたウェル(well)層130と、ウェル層130を厚さ方向に貫通してドリフト層120に達するように形成されたトレンチ140と、トレンチの底面140bから一定高さまで形成された第1絶縁膜141と、トレンチ140内に第1絶縁膜141より低い高さに形成された第1電極150と、トレンチ140内に第1絶縁膜141と同一の高さまで形成された層間絶縁膜160と、ウェル層130上に形成され、トレンチ140と対応する部分はトレンチ140内に突出形成されて層間絶縁膜160と接する第2電極170と、を含む。
【選択図】図1
【解決手段】本発明によるトレンチゲート型電力半導体素子100は、半導体基板110と、半導体基板110上に形成されたドリフト(drift)層120と、ドリフト層120上に形成されたウェル(well)層130と、ウェル層130を厚さ方向に貫通してドリフト層120に達するように形成されたトレンチ140と、トレンチの底面140bから一定高さまで形成された第1絶縁膜141と、トレンチ140内に第1絶縁膜141より低い高さに形成された第1電極150と、トレンチ140内に第1絶縁膜141と同一の高さまで形成された層間絶縁膜160と、ウェル層130上に形成され、トレンチ140と対応する部分はトレンチ140内に突出形成されて層間絶縁膜160と接する第2電極170と、を含む。
【選択図】図1
Description
本発明は、トレンチゲート型電力半導体素子に関する。
絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor:IGBT)は、電界効果トランジスタの高い入力インピーダンスとバイポーラトランジスタの高い電流ドライブ能力を備えているため、電力用スイッチング素子として主に用いられている。
このような絶縁ゲートバイポーラトランジスタとしては、大きく、平面ゲート型とトレンチゲート型が挙げられる。最近、電流密度を高めるとともに、サイズ(size)を減少させることができるトレンチゲート型が主に開発及び研究される傾向にある。
一方、従来技術による絶縁ゲートバイポーラトランジスタ(IGBT)が、特許文献1に開示されている。
本発明の一側面は、エミッタ(emitter)電極と基板との接触面を形成する際にミスアライメント(misalignment)が発生しないようにするとともに、ファインピッチのトレンチを有するトレンチゲート型電力半導体素子を提供することをその目的とする。
本発明の他の側面は、エミッタ電極と基板との接触面積を増加させることにより、接触抵抗増加の問題を解決することができるトレンチゲート型電力半導体素子を提供することをその目的とする。
本発明のさらに他の側面は、エミッタ電極表面の段差を除去することにより、パッケージ(package)の組み立て時にワイヤ(wire)の接合面積を増加させて、ワイヤオープン(wire open)の発生を防止することができるトレンチゲート型電力半導体素子を提供することをその目的とする。
本発明によるトレンチゲート型電力半導体素子は、一面及び他面を有する第1導電型の半導体基板と、前記半導体基板の一面上に形成された第2導電型のドリフト(drift)層と、前記ドリフト層上に形成された第1導電型のウェル(well)層と、前記ウェル層の表面から前記ウェル層を厚さ方向に貫通して前記ドリフト層に達するように形成されたトレンチと、前記トレンチの内壁に形成され、前記トレンチの底面から一定高さまで形成された第1絶縁膜と、前記トレンチ内に前記第1絶縁膜より低い高さに形成された第1電極と、前記トレンチ内の前記第1電極上に形成され、前記第1絶縁膜と同一の高さまで形成された層間絶縁膜と、前記ウェル層上に形成されており、前記ウェル層の表面と接する第1面及び前記第1面と対向する第2面からなり、前記第1面のうち前記トレンチと対応する部分は前記トレンチ内に突出形成されて前記層間絶縁膜と接する第2電極と、を含む。
この際、前記第1導電型はP型であり、前記第2導電型はN型であることができる。
また、前記ウェル層内に前記第2電極の第1面及び各トレンチの外壁と接するように形成されており、互いに隣接するトレンチの間に互いに離隔形成され、前記ドリフト層より高濃度のN型である第2電極領域と、前記ウェル層内に互いに離隔形成された第2電極領域の間に前記第2電極領域及び前記第2電極の第1面と接するように形成されており、前記ウェル層より高濃度のP型であるボディ領域と、をさらに含み、前記トレンチは複数個であることができる。
また、前記ウェル層内に前記第2電極の第1面及び互いに隣接する前記トレンチの間に前記トレンチの外壁と接するように形成されており、前記トレンチの長さ方向に互いに離隔形成され、前記ドリフト層より高濃度のN型である第2電極領域と、前記離隔形成された第2電極領域の間に前記第2電極領域及び前記第2電極の第1面と接するように形成されており、前記ウェル層より高濃度のP型であるボディ領域と、をさらに含み、前記トレンチは複数個であることができる。
また、前記P型の半導体基板と前記N型のドリフト層との間に形成され、前記ドリフト層より高濃度のN型であるバッファ(buffer)層をさらに含むことができる。
また、前記N型のドリフト層とP型のウェル層との間に形成され、前記ドリフト層より高濃度であるN型層をさらに含むことができる。
また、前記第1電極は、ポリシリコン(poly silicon)からなることができる。
また、前記第1電極はゲート(gate)電極であり、前記第2電極はエミッタ(emitter)電極であることができる。
また、前記層間絶縁膜は、BPSG(Boron Phosphorus Silicate Glass)からなることができる。
また、前記半導体基板の他面に形成された第3電極をさらに含むことができる。
また、前記第3電極は、コレクタ(collector)電極であることができる。
また、本発明によるトレンチゲート型電力半導体素子は、一面及び他面を有する第1導電型の半導体基板と、前記半導体基板の一面上に形成された第2導電型のドリフト層と、前記ドリフト層上に形成された第1導電型のウェル層と、前記ウェル層の表面から前記ウェル層を厚さ方向に貫通して前記ドリフト層に達するように形成されたトレンチと、前記トレンチの内壁に形成され、前記トレンチの底面から一定高さまで形成された第1絶縁膜と、前記トレンチ内に前記第1絶縁膜より低い高さに形成された第1電極と、前記トレンチ内の前記第1電極上に形成され、前記第1絶縁膜と同一の高さまで形成された層間絶縁膜と、前記ウェル層上に形成されており、前記ウェル層の表面と接する第1面及び前記第1面と対向する第2面からなり、前記第1面のうち前記トレンチと対応する部分は前記トレンチ内に突出形成されて前記層間絶縁膜と接する第2電極と、前記ウェル層内に前記第2電極の第1面及び各トレンチの外壁と接するように形成されており、互いに隣接するトレンチの間に互いに離隔形成され、前記ドリフト層より高濃度のN型である第2電極領域と、前記ウェル層内に互いに離隔形成された第2電極領域の間に前記第2電極領域及び前記第2電極の第1面と接するように形成され、前記ウェル層より高濃度のP型であるボディ領域と、を含み、前記第1導電型はP型であり、前記第2導電型はN型であって、前記トレンチは複数個であるものである。
また、本発明によるトレンチゲート型電力半導体素子は、一面及び他面を有する第1導電型の半導体基板と、前記半導体基板の一面上に形成された第2導電型のドリフト層と、前記ドリフト層上に形成された第1導電型のウェル層と、前記ウェル層の表面から前記ウェル層を厚さ方向に貫通して前記ドリフト層に達するように形成されたトレンチと、前記トレンチの内壁に形成され、前記トレンチの底面から一定高さまで形成された第1絶縁膜と、前記トレンチ内に前記第1絶縁膜より低い高さに形成された第1電極と、前記トレンチ内の前記第1電極上に形成され、前記第1絶縁膜と同一の高さまで形成された層間絶縁膜と、前記ウェル層上に形成されており、前記ウェル層の表面と接する第1面及び前記第1面と対向する第2面からなり、前記第1面のうち前記トレンチと対応する部分は前記トレンチ内に突出形成されて前記層間絶縁膜と接する第2電極と、前記ウェル層内に互いに隣接する前記トレンチの間に前記第2電極の第1面及び前記トレンチの外壁と接するように形成されており、前記トレンチの長さ方向に互いに離隔形成され、前記ドリフト層より高濃度のN型である第2電極領域と、前記離隔形成された第2電極領域の間に前記第2電極領域及び前記第2電極の第1面と接するように形成され、前記ウェル層より高濃度のP型であるボディ領域と、含み、前記第1導電型はP型であり、前記第2導電型はN型であって、前記トレンチは複数個であるものである。
本発明は、層間絶縁膜をトレンチ内に埋め込むことにより、第2電極の表面を平坦化することができるため、パッケージの組み立て時に発生し得るワイヤボンディング(wire bonding)不良を解消することができる効果がある。
また、本発明は、トレンチの入口から一定深さまでは第1絶縁膜を形成せず、第1絶縁膜が形成されていない部分に第2電極を挿入形成することにより、第2電極との接触面積を増加させて、接触抵抗の増加を防止することができる効果がある。
また、本発明は、層間絶縁膜をトレンチ内に埋め込み形成することにより、層間絶縁膜の形成時に発生し得るトレンチと第2電極との接触ミスアライメントの問題を解決することができる効果がある。
また、本発明は、上述したようにトレンチと第2電極との接触ミスアライメントの問題を解決することができるため、電流が一方向に偏ることを防止して、大容量電流の通過による製品破壊現象を防止することができる効果がある。
本発明の目的、特定の長所及び新規の特徴は、添付図面に係る以下の詳細な説明及び好ましい実施例によってさらに明らかになるであろう。本明細書において、各図面の構成要素に参照番号を付け加えるに際し、同一の構成要素に限っては、たとえ異なる図面に示されても、できるだけ同一の番号を付けるようにしていることに留意しなければならない。また、「一面」、「他面」、「第1」、「第2」などの用語は、一つの構成要素を他の構成要素から区別するために用いられるものであり、構成要素が前記用語によって限定されるものではない。以下、本発明を説明するにあたり、本発明の要旨を不明瞭にする可能性がある係る公知技術についての詳細な説明は省略する。
以下、添付図面を参照して、本発明の好ましい実施例を詳細に説明する。
一方、本発明では、絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor:IGBT)を例として説明しているが、本発明が絶縁ゲートバイポーラトランジスタ(IGBT)にのみ限定されず、MOS電界効果トランジスタ(MOS Field Effect Transistor:MOSFET)にも適用可能である。
(第1実施例)
図1は、本発明の第1実施例によるトレンチゲート型電力半導体素子の構造を示した斜視図であり、図2は、図1の第1実施例によるトレンチゲート型電力半導体素子のA−A´断面図である。
図1は、本発明の第1実施例によるトレンチゲート型電力半導体素子の構造を示した斜視図であり、図2は、図1の第1実施例によるトレンチゲート型電力半導体素子のA−A´断面図である。
図1を参照すると、本実施例によるトレンチゲート型電力半導体素子100は、第1導電型の半導体基板110と、第2導電型のドリフト(drift)層120と、第1導電型のウェル(well)層130と、トレンチ140と、トレンチ140の内壁に形成された第1絶縁膜141と、トレンチ140内に形成された第1電極150と、トレンチ140内の第1電極150上に形成された層間絶縁膜160と、ウェル層130上に形成された第2電極170と、を含む。
本実施例において、第1導電型の半導体基板110は、シリコンウェーハ(silicon wafer)からなる。ここで、前記第1導電型は、P型であることができるが、特にこれに限定されるものではない。
また、本実施例による半導体基板110は、一面及び他面を有しており、前記半導体基板110の一面上には、図1及び図2に図示したように、第2導電型のドリフト層120が形成され、前記半導体基板110の他面上には、図面には図示していないが、第3電極(不図示)が形成されることができる。この際、前記第3電極は、コレクタ(collector)電極(不図示)であることができ、半導体基板110は、コレクタ領域として機能することができる。
本実施例において、第2導電型のドリフト層120は、半導体基板110の一面上にエピタキシャル成長(epitaxial growth)法により形成されることができるが、特にこれに限定されるものではない。ここで、前記第2導電型は、N型であることができるが、特にこれに限定されるものではない。
また、図1及び図2には図示していないが、本実施例によるトレンチゲート型電力半導体素子100は、P型の半導体基板110とN型のドリフト層120との間に形成され、ドリフト層120より高濃度のN+型であるバッファ(buffer)層(不図示)をさらに含むことができる。この際、前記バッファ層(不図示)もエピタキシャル成長(epitaxial growth)法により形成されることができるが、特にこれに限定されるものではない。
前記バッファ層(不図示)は、絶縁ゲートバイポーラトランジスタ(IGBT)において、ゲート電極とエミッタ電極が短絡され、エミッタ電極に対して正の電圧がコレクタ電極に印加される順方向遮蔽モードで、前記ドリフト層120と前記ウェル層130との間に逆電圧が印加されるようにして、前記ドリフト層120と前記ウェル層130との間の接合面から形成される空乏層がP型の半導体基板110へ広がることを抑えるためのものである。前記バッファ層(不図示)を形成することにより、ドリフト層120の厚さを減らすことができるため、素子のオン状態損失を減少させることができる利点がある。
また、順方向導通時(ゲートに一定以上の電圧が印加されてチャネルが形成される場合)には、前記バッファ層(不図示)の濃度が高く、厚さが厚いほど、P型の半導体基板110からN型のドリフト層120へのホール(hole)の注入を抑えて、素子のスイッチング速度を速くすることができる。
本実施例において、第1導電型のウェル層130は、図1及び図2のように、ドリフト層120上に形成されることができる。
ここで、第1導電型は、上述のようにP型であることができるが、特にこれに限定されるものではない。
この際、P型のウェル層130は、ドリフト層120の表面にP型の不純物を注入して深さ方向に拡散させることにより形成されることができるが、特にこれに限定されるものではない。
本実施例において、トレンチ140は、ウェル層130を貫通してドリフト層120に達するように形成されることができる。
具体的には、図1及び図2を参照すると、トレンチ140は、ウェル層の表面から前記ウェル層130を厚さ方向に貫通してドリフト層120に達する深さに形成されることができる。この際、同一の深さ及び同一の幅を有するトレンチ140が一定間隔で複数個形成されることができるが、特にこれに限定されるものではない。
ここで、前記「同一」とは、数学的な意味で正確に同一の寸法の厚さを意味するのではなく、設計誤差、製造誤差、測定誤差などを勘案して実質的に同一の厚さを意味する。以下、本説明において用いる「同一」の意味は、上述のように実質的に同一であるということを意味する。
この際、前記トレンチ140は、マスクを用いてエッチング工程を行うことにより形成されることができるが、特にこれに限定されるものではない。
また、本実施例において、トレンチの底面140bは、図1及び図2のように、ドリフト層120に位置することができるが、特にこれに限定されるものではない。
本実施例において、トレンチ140の内壁には、第1絶縁膜141が形成されることができる。
この際、第1絶縁膜141は、トレンチの底面140bから一定高さ(b領域)まで形成され、図1及び図2に図示したように、トレンチ140の入口部から一定深さ(a領域)までは形成されない。
これは、後続工程により形成されるエミッタ(emitter)領域である第2電極領域180とエミッタ電極である第2電極170の接触面積を増加させて、接触抵抗の増加を防止するためである。
ここで、第1絶縁膜141は、熱酸化工程により形成された酸化膜であることができるが、特にこれに限定されるものではない。
本実施例において、第1電極150は、トレンチ140内に第1絶縁膜141と接するように形成され、第1絶縁膜141が形成された高さより低い高さまで形成されることができるが、特にこれに限定されるものではない。
ここで、第1電極150は、ポリシリコン(poly silicon)からなることができるが、特にこれに限定されるものではない。
また、本実施例において、第1電極150と第2電極170との間の絶縁のための層間絶縁膜160は、トレンチ140内の第1電極150上に形成され、第1絶縁膜141が形成された高さと同一の高さまで形成されることができるが、特にこれに限定されるものではない。
ここで、層間絶縁膜160は、BPSG(Boron Phosphorus Silicate Glass)からなることができるが、特にこれに限定されるものではない。
即ち、図1及び図2に図示したように、本実施例では、第1電極150と層間絶縁膜160が両方ともトレンチ140内に埋め込まれる形態に形成され、第1電極150の厚さと第1電極150上に形成された層間絶縁膜160の厚さとを合わせた総厚さが、第1絶縁膜141の高さと対応するように形成される。
従来のトレンチゲート型電力半導体素子では、ゲート電極とエミッタ電極との絶縁のための絶縁膜をウェル層の表面上に形成していたため、ウェル層上に形成されるエミッタ電極の表面に段差が発生するという問題があった。
このように、エミッタ電極の表面に段差が発生すると、以後のパッケージ(package)の組み立て工程で、ワイヤボンディング(wire bonding)のための接触面積の減少によりワイヤオープン(wire open)などの問題が発生する恐れがあり、これは製品の信頼性問題につながる。
一方、本実施例では、第1電極150と第2電極170との絶縁のための層間絶縁膜160をトレンチ140内の一定深さまで埋め込んで形成することにより、結果的にウェル層130の表面が平坦化され、平坦化されたウェル層130上に形成される第2電極170の表面も平坦化されることができるため、上述の従来技術による問題点を解決することができる利点がある。
また、本実施例において、第2電極170は、ウェル層130上に形成される。この際、第2電極170は、ウェル層130の表面と接する第1面と、前記第1面と対応する第2面と、からなることができる。
ここで、第1面は、図1及び図2に図示したように、ウェル層の表面に接する部分170bと、トレンチ140内に挿入され、層間絶縁膜と接する突出部170aと、からなることができる。
即ち、以上で説明したように、第1電極150及び層間絶縁膜160が両方ともトレンチ140に埋め込み形成され、第1絶縁膜141が形成された高さまでにのみ形成されており、この際、第1絶縁膜141は、トレンチの底面140bから厚さ方向に一定高さ(b領域)まで形成され、トレンチ140の入口から一定深さ(a領域)までは形成されていない。
これにより、第2電極170が形成される前に、ウェル層130には、トレンチ140が形成された部分に表面から厚さ方向に凹の溝131が形成されることができる。このようなウェル層130上に形成される第2電極170は、前記凹の溝131に挿入されて層間絶縁膜と接する突出部170aを含むことができる。
このように、第2電極の突出部170aがトレンチ140のa領域に挿入され、トレンチ140のa領域の外壁には第1絶縁膜141が形成されていないため、第2電極170と第2電極領域180との接触面積が増加する。これにより、接触抵抗が増加するという問題が生じることなく、トレンチ140の間隔をファインピッチ(pitch)化して、チャネル密度を増加させることにより、導通損失を減らすことができる利点がある。
また、本実施例によるトレンチゲート型電力半導体素子100は、ウェル層130内に、第2電極170の第1面及び各トレンチの外壁140aと接するように形成され、互いに隣接するトレンチ140の間に互いに離隔形成された第2電極領域180をさらに含むことができる。
ここで、第2電極領域180は、上述のN型のドリフト層120より高濃度のN+型であることができるが、特にこれに限定されるものではない。
例えば、第2電極領域180は、N+型の不純物をウェル層130の表面でトレンチ140と隣接した位置に注入して深さ方向に拡散させる方法により形成されることができるが、特にこれに限定されるものではない。
また、本実施例によるトレンチゲート型電力半導体素子100は、ウェル層130内に互いに離隔形成された第2電極領域180の間に、各第2電極領域180及び第2電極170の第1面と接するように形成されたボディ領域190をさらに含むことができる。
ここで、ボディ領域190は、第2電極170に低い接触抵抗を提供するために、P型のウェル層130より高濃度のP+型であることができるが、特にこれに限定されるものではない。
また、本実施例によるトレンチゲート型電力半導体素子100は、図面には図示していないが、前記N型のドリフト層120とP型のウェル層130との間に形成され、ドリフト層120より高濃度であるN+層をさらに含むことができる。
このように、前記ドリフト層120とウェル層130との間に高濃度のN+層を形成することにより、半導体基板110からエミッタ電極の第2電極170に正孔(ホール)が通過することを防止するとともに、正孔(ホール)を蓄積してターンオン(on)電圧を低下させることができる。
(第2実施例)
図3は、本発明の第2実施例によるトレンチゲート型電力半導体素子の構造を示した斜視図であり、図4は、図3の第2実施例によるトレンチゲート型電力半導体素子のB−B´断面図である。
図3は、本発明の第2実施例によるトレンチゲート型電力半導体素子の構造を示した斜視図であり、図4は、図3の第2実施例によるトレンチゲート型電力半導体素子のB−B´断面図である。
本実施例では、上述の第1実施例と重複される構成についての説明は省略し、前記第1実施例と同一の構成に対しては、同一の図面符号を付ける。
本実施例によるトレンチゲート型電力半導体素子200は、図3に図示したように、第1実施例によるトレンチゲート型電力半導体素子100と異なって、第2電極領域280及び第2電極領域280と接するボディ領域290が、トレンチ140の長さ方向に交互に配置されることができる。
具体的には、図3を参照すると、第2電極領域280は、トレンチ140の長さ方向に沿ってトレンチ140に接して、所定間隔で離隔形成されており、離隔形成された第2電極領域280の間に第2電極領域280と接するようにボディ領域290が形成された形態である。
この際、第2電極領域280とボディ領域290の配置順序は、特に制限されない。
最近、トレンチ140とトレンチ140との間の間隔がファインピッチ化されていることにより、トレンチ140とトレンチ140との間に第2電極領域280及びボディ領域290を両方とも形成することが難しくなっている。
これにより、本実施例によると、第2電極領域280及びボディ領域290をトレンチ140の長さ方向に沿って交互に配置して形成することにより、第1実施例によるパターンに比べ、ファインピッチを有するトレンチ140の間に容易に形成することができるという利点がある。
また、第2電極領域280とボディ領域290が両方ともトレンチ140の外壁に接するように形成されることにより、第2電極領域180と第2電極170との接触面積のみを増加させた第1実施例による構造に比べ、第2電極領域280だけでなく、ボディ領域290と第2電極170との接触面積も増加されるため、接触抵抗の減少効果が倍加されるという利点がある。
また、トレンチ140とトレンチ140との間に一つの領域のみが形成されるため、第1実施例による構造に比べ、第2電極領域280及びボディ領域290の形成時に発生し得るミスアライメントを防止することができる利点がある。
以上、本発明を具体的な実施例に基づいて詳細に説明したが、これは本発明を具体的に説明するためのものであり、本発明はこれに限定されず、該当分野における通常の知識を有する者であれば、本発明の技術的思想内にての変形や改良が可能であることは明白であろう。
本発明の単純な変形乃至変更はいずれも本発明の領域に属するものであり、本発明の具体的な保護範囲は添付の特許請求の範囲により明確になるであろう。
本発明は、トレンチゲート型電力半導体素子に適用可能である。
100、200 トレンチゲート型電力半導体素子
110 半導体基板
120 ドリフト層
130 ウェル層
131 溝
140 トレンチ
140a トレンチの外壁
140b トレンチの底面
141 第1絶縁膜
150 第1電極
160 層間絶縁膜
170 第2電極
170a 層間絶縁膜と接する突出部(第2電極の突出部)
170b ウェル層の表面に接する部分(第2電極の第1面)
180、280 第2電極領域
190、290 ボディ領域
110 半導体基板
120 ドリフト層
130 ウェル層
131 溝
140 トレンチ
140a トレンチの外壁
140b トレンチの底面
141 第1絶縁膜
150 第1電極
160 層間絶縁膜
170 第2電極
170a 層間絶縁膜と接する突出部(第2電極の突出部)
170b ウェル層の表面に接する部分(第2電極の第1面)
180、280 第2電極領域
190、290 ボディ領域
Claims (13)
- 一面及び他面を有する第1導電型の半導体基板と、
前記半導体基板の一面上に形成された第2導電型のドリフト(drift)層と、
前記ドリフト層上に形成された第1導電型のウェル(well)層と、
前記ウェル層の表面から前記ウェル層を厚さ方向に貫通して前記ドリフト層に達するように形成されたトレンチと、
前記トレンチの内壁に形成され、前記トレンチの底面から一定高さまで形成された第1絶縁膜と、
前記トレンチ内に前記第1絶縁膜より低い高さに形成された第1電極と、
前記トレンチ内の前記第1電極上に形成され、前記第1絶縁膜と同一の高さまで形成された層間絶縁膜と、
前記ウェル層上に形成されており、前記ウェル層の表面と接する第1面及び前記第1面と対向する第2面からなり、前記第1面のうち前記トレンチと対応する部分は前記トレンチ内に突出形成されて前記層間絶縁膜と接する第2電極と、を含むトレンチゲート型電力半導体素子。 - 前記第1導電型はP型であり、前記第2導電型はN型であることを特徴とする請求項1に記載のトレンチゲート型電力半導体素子。
- 前記ウェル層内に、前記第2電極の第1面及び各トレンチの外壁と接するように形成されており、互いに隣接するトレンチの間に互いに離隔形成され、前記ドリフト層より高濃度のN型である第2電極領域と、
前記ウェル層内に互いに離隔形成された第2電極領域の間に、前記第2電極領域及び前記第2電極の第1面と接するように形成されており、前記ウェル層より高濃度のP型であるボディ領域と、をさらに含み、前記トレンチは複数個であることを特徴とする請求項2に記載のトレンチゲート型電力半導体素子。 - 前記ウェル層内に互いに隣接する前記トレンチの間に前記第2電極の第1面及び前記トレンチの外壁と接するように形成されており、前記トレンチの長さ方向に互いに離隔形成され、前記ドリフト層より高濃度のN型である第2電極領域と、
前記離隔形成された第2電極領域の間に前記第2電極領域及び前記第2電極の第1面と接するように形成されており、前記ウェル層より高濃度のP型であるボディ領域と、をさらに含み、前記トレンチは複数個であることを特徴とする請求項2に記載のトレンチゲート型電力半導体素子。 - 前記P型の半導体基板と前記N型のドリフト層との間に形成され、前記ドリフト層より高濃度のN型であるバッファ(buffer)層をさらに含むことを特徴とする請求項2に記載のトレンチゲート型電力半導体素子。
- 前記N型のドリフト層とP型のウェル層との間に形成され、前記ドリフト層より高濃度であるN型層をさらに含むことを特徴とする請求項2に記載のトレンチゲート型電力半導体素子。
- 前記第1電極は、ポリシリコン(poly silicon)からなることを特徴とする請求項1に記載のトレンチゲート型電力半導体素子。
- 前記第1電極はゲート(gate)電極であり、前記第2電極はエミッタ(emitter)電極であることを特徴とする請求項1に記載のトレンチゲート型電力半導体素子。
- 前記層間絶縁膜は、BPSG(Boron Phosphorus Silicate Glass)からなることを特徴とする請求項1に記載のトレンチゲート型電力半導体素子。
- 前記半導体基板の他面に形成された第3電極をさらに含むことを特徴とする請求項1に記載のトレンチゲート型電力半導体素子。
- 前記第3電極は、コレクタ(collector)電極であることを特徴とする請求項10に記載のトレンチゲート型電力半導体素子。
- 一面及び他面を有する第1導電型の半導体基板と、
前記半導体基板の一面上に形成された第2導電型のドリフト層と、
前記ドリフト層上に形成された第1導電型のウェル層と、
前記ウェル層の表面から前記ウェル層を厚さ方向に貫通して前記ドリフト層に達するように形成されたトレンチと、
前記トレンチの内壁に形成され、前記トレンチの底面から一定高さまで形成された第1絶縁膜と、
前記トレンチ内に前記第1絶縁膜より低い高さに形成された第1電極と、
前記トレンチ内の前記第1電極上に形成され、前記第1絶縁膜と同一の高さまで形成された層間絶縁膜と、
前記ウェル層上に形成されており、前記ウェル層の表面と接する第1面及び前記第1面と対向する第2面からなり、前記第1面のうち前記トレンチと対応する部分は前記トレンチ内に突出形成されて前記層間絶縁膜と接する第2電極と、
前記ウェル層内に前記第2電極の第1面及び各トレンチの外壁と接するように形成されており、互いに隣接するトレンチの間に互いに離隔形成され、前記ドリフト層より高濃度のN型である第2電極領域と、
前記ウェル層内に互いに離隔形成された第2電極領域の間に前記第2電極領域及び前記第2電極の第1面と接するように形成され、前記ウェル層より高濃度のP型であるボディ領域と、を含み、
前記第1導電型はP型であり、前記第2導電型はN型であって、前記トレンチは複数個であることを特徴とするトレンチゲート型電力半導体素子。 - 一面及び他面を有する第1導電型の半導体基板と、
前記半導体基板の一面上に形成された第2導電型のドリフト層と、
前記ドリフト層上に形成された第1導電型のウェル層と、
前記ウェル層の表面から前記ウェル層を厚さ方向に貫通して前記ドリフト層に達するように形成されたトレンチと、
前記トレンチの内壁に形成され、前記トレンチの底面から一定高さまで形成された第1絶縁膜と、
前記トレンチ内に前記第1絶縁膜より低い高さに形成された第1電極と、
前記トレンチ内の前記第1電極上に形成され、前記第1絶縁膜と同一の高さまで形成された層間絶縁膜と、
前記ウェル層上に形成されており、前記ウェル層の表面と接する第1面及び前記第1面と対向する第2面からなり、前記第1面のうち前記トレンチと対応する部分は前記トレンチ内に突出形成されて前記層間絶縁膜と接する第2電極と、
前記ウェル層内に互いに隣接する前記トレンチの間に前記第2電極の第1面及び前記トレンチの外壁と接するように形成されており、前記トレンチの長さ方向に互いに離隔形成され、前記ドリフト層より高濃度のN型である第2電極領域と、
前記離隔形成された第2電極領域の間に前記第2電極領域及び前記第2電極の第1面と接するように形成され、前記ウェル層より高濃度のP型であるボディ領域と、含み、
前記第1導電型はP型であり、前記第2導電型はN型であって、前記トレンチは複数個であることを特徴とするトレンチゲート型電力半導体素子。
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