JP2014038999A - トレンチゲート型電力半導体素子 - Google Patents

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Abstract

【課題】接触抵抗の増加を防止することができるとともに、電流が一方向に偏ることを防止して、大容量電流の通過による製品破壊現象を防止することができるトレンチゲート型電力半導体素子を提供する。
【解決手段】本発明によるトレンチゲート型電力半導体素子１００は、半導体基板１１０と、半導体基板１１０上に形成されたドリフト（ｄｒｉｆｔ）層１２０と、ドリフト層１２０上に形成されたウェル（ｗｅｌｌ）層１３０と、ウェル層１３０を厚さ方向に貫通してドリフト層１２０に達するように形成されたトレンチ１４０と、トレンチの底面１４０ｂから一定高さまで形成された第１絶縁膜１４１と、トレンチ１４０内に第１絶縁膜１４１より低い高さに形成された第１電極１５０と、トレンチ１４０内に第１絶縁膜１４１と同一の高さまで形成された層間絶縁膜１６０と、ウェル層１３０上に形成され、トレンチ１４０と対応する部分はトレンチ１４０内に突出形成されて層間絶縁膜１６０と接する第２電極１７０と、を含む。
【選択図】図１

Description

本発明は、トレンチゲート型電力半導体素子に関する。
絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）は、電界効果トランジスタの高い入力インピーダンスとバイポーラトランジスタの高い電流ドライブ能力を備えているため、電力用スイッチング素子として主に用いられている。
このような絶縁ゲートバイポーラトランジスタとしては、大きく、平面ゲート型とトレンチゲート型が挙げられる。最近、電流密度を高めるとともに、サイズ（ｓｉｚｅ）を減少させることができるトレンチゲート型が主に開発及び研究される傾向にある。
一方、従来技術による絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が、特許文献１に開示されている。
米国特許出願公開第２０１１／０１８０８１３号明細書
本発明の一側面は、エミッタ（ｅｍｉｔｔｅｒ）電極と基板との接触面を形成する際にミスアライメント（ｍｉｓａｌｉｇｎｍｅｎｔ）が発生しないようにするとともに、ファインピッチのトレンチを有するトレンチゲート型電力半導体素子を提供することをその目的とする。
本発明の他の側面は、エミッタ電極と基板との接触面積を増加させることにより、接触抵抗増加の問題を解決することができるトレンチゲート型電力半導体素子を提供することをその目的とする。
本発明のさらに他の側面は、エミッタ電極表面の段差を除去することにより、パッケージ（ｐａｃｋａｇｅ）の組み立て時にワイヤ（ｗｉｒｅ）の接合面積を増加させて、ワイヤオープン（ｗｉｒｅ ｏｐｅｎ）の発生を防止することができるトレンチゲート型電力半導体素子を提供することをその目的とする。
本発明によるトレンチゲート型電力半導体素子は、一面及び他面を有する第１導電型の半導体基板と、前記半導体基板の一面上に形成された第２導電型のドリフト（ｄｒｉｆｔ）層と、前記ドリフト層上に形成された第１導電型のウェル（ｗｅｌｌ）層と、前記ウェル層の表面から前記ウェル層を厚さ方向に貫通して前記ドリフト層に達するように形成されたトレンチと、前記トレンチの内壁に形成され、前記トレンチの底面から一定高さまで形成された第１絶縁膜と、前記トレンチ内に前記第１絶縁膜より低い高さに形成された第１電極と、前記トレンチ内の前記第１電極上に形成され、前記第１絶縁膜と同一の高さまで形成された層間絶縁膜と、前記ウェル層上に形成されており、前記ウェル層の表面と接する第１面及び前記第１面と対向する第２面からなり、前記第１面のうち前記トレンチと対応する部分は前記トレンチ内に突出形成されて前記層間絶縁膜と接する第２電極と、を含む。
この際、前記第１導電型はＰ型であり、前記第２導電型はＮ型であることができる。
また、前記ウェル層内に前記第２電極の第１面及び各トレンチの外壁と接するように形成されており、互いに隣接するトレンチの間に互いに離隔形成され、前記ドリフト層より高濃度のＮ型である第２電極領域と、前記ウェル層内に互いに離隔形成された第２電極領域の間に前記第２電極領域及び前記第２電極の第１面と接するように形成されており、前記ウェル層より高濃度のＰ型であるボディ領域と、をさらに含み、前記トレンチは複数個であることができる。
また、前記ウェル層内に前記第２電極の第１面及び互いに隣接する前記トレンチの間に前記トレンチの外壁と接するように形成されており、前記トレンチの長さ方向に互いに離隔形成され、前記ドリフト層より高濃度のＮ型である第２電極領域と、前記離隔形成された第２電極領域の間に前記第２電極領域及び前記第２電極の第１面と接するように形成されており、前記ウェル層より高濃度のＰ型であるボディ領域と、をさらに含み、前記トレンチは複数個であることができる。
また、前記Ｐ型の半導体基板と前記Ｎ型のドリフト層との間に形成され、前記ドリフト層より高濃度のＮ型であるバッファ（ｂｕｆｆｅｒ）層をさらに含むことができる。
また、前記Ｎ型のドリフト層とＰ型のウェル層との間に形成され、前記ドリフト層より高濃度であるＮ型層をさらに含むことができる。
また、前記第１電極は、ポリシリコン（ｐｏｌｙ ｓｉｌｉｃｏｎ）からなることができる。
また、前記第１電極はゲート（ｇａｔｅ）電極であり、前記第２電極はエミッタ（ｅｍｉｔｔｅｒ）電極であることができる。
また、前記層間絶縁膜は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）からなることができる。
また、前記半導体基板の他面に形成された第３電極をさらに含むことができる。
また、前記第３電極は、コレクタ（ｃｏｌｌｅｃｔｏｒ）電極であることができる。
また、本発明によるトレンチゲート型電力半導体素子は、一面及び他面を有する第１導電型の半導体基板と、前記半導体基板の一面上に形成された第２導電型のドリフト層と、前記ドリフト層上に形成された第１導電型のウェル層と、前記ウェル層の表面から前記ウェル層を厚さ方向に貫通して前記ドリフト層に達するように形成されたトレンチと、前記トレンチの内壁に形成され、前記トレンチの底面から一定高さまで形成された第１絶縁膜と、前記トレンチ内に前記第１絶縁膜より低い高さに形成された第１電極と、前記トレンチ内の前記第１電極上に形成され、前記第１絶縁膜と同一の高さまで形成された層間絶縁膜と、前記ウェル層上に形成されており、前記ウェル層の表面と接する第１面及び前記第１面と対向する第２面からなり、前記第１面のうち前記トレンチと対応する部分は前記トレンチ内に突出形成されて前記層間絶縁膜と接する第２電極と、前記ウェル層内に前記第２電極の第１面及び各トレンチの外壁と接するように形成されており、互いに隣接するトレンチの間に互いに離隔形成され、前記ドリフト層より高濃度のＮ型である第２電極領域と、前記ウェル層内に互いに離隔形成された第２電極領域の間に前記第２電極領域及び前記第２電極の第１面と接するように形成され、前記ウェル層より高濃度のＰ型であるボディ領域と、を含み、前記第１導電型はＰ型であり、前記第２導電型はＮ型であって、前記トレンチは複数個であるものである。
また、本発明によるトレンチゲート型電力半導体素子は、一面及び他面を有する第１導電型の半導体基板と、前記半導体基板の一面上に形成された第２導電型のドリフト層と、前記ドリフト層上に形成された第１導電型のウェル層と、前記ウェル層の表面から前記ウェル層を厚さ方向に貫通して前記ドリフト層に達するように形成されたトレンチと、前記トレンチの内壁に形成され、前記トレンチの底面から一定高さまで形成された第１絶縁膜と、前記トレンチ内に前記第１絶縁膜より低い高さに形成された第１電極と、前記トレンチ内の前記第１電極上に形成され、前記第１絶縁膜と同一の高さまで形成された層間絶縁膜と、前記ウェル層上に形成されており、前記ウェル層の表面と接する第１面及び前記第１面と対向する第２面からなり、前記第１面のうち前記トレンチと対応する部分は前記トレンチ内に突出形成されて前記層間絶縁膜と接する第２電極と、前記ウェル層内に互いに隣接する前記トレンチの間に前記第２電極の第１面及び前記トレンチの外壁と接するように形成されており、前記トレンチの長さ方向に互いに離隔形成され、前記ドリフト層より高濃度のＮ型である第２電極領域と、前記離隔形成された第２電極領域の間に前記第２電極領域及び前記第２電極の第１面と接するように形成され、前記ウェル層より高濃度のＰ型であるボディ領域と、含み、前記第１導電型はＰ型であり、前記第２導電型はＮ型であって、前記トレンチは複数個であるものである。
本発明は、層間絶縁膜をトレンチ内に埋め込むことにより、第２電極の表面を平坦化することができるため、パッケージの組み立て時に発生し得るワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）不良を解消することができる効果がある。
また、本発明は、トレンチの入口から一定深さまでは第１絶縁膜を形成せず、第１絶縁膜が形成されていない部分に第２電極を挿入形成することにより、第２電極との接触面積を増加させて、接触抵抗の増加を防止することができる効果がある。
また、本発明は、層間絶縁膜をトレンチ内に埋め込み形成することにより、層間絶縁膜の形成時に発生し得るトレンチと第２電極との接触ミスアライメントの問題を解決することができる効果がある。
また、本発明は、上述したようにトレンチと第２電極との接触ミスアライメントの問題を解決することができるため、電流が一方向に偏ることを防止して、大容量電流の通過による製品破壊現象を防止することができる効果がある。
本発明の第１実施例によるトレンチゲート型電力半導体素子の構造を示した斜視図である。 図１の第１実施例によるトレンチゲート型電力半導体素子のＡ−Ａ´断面図である。 本発明の第２実施例によるトレンチゲート型電力半導体素子の構造を示した斜視図である。 図３の第２実施例によるトレンチゲート型電力半導体素子のＢ−Ｂ´断面図である。
本発明の目的、特定の長所及び新規の特徴は、添付図面に係る以下の詳細な説明及び好ましい実施例によってさらに明らかになるであろう。本明細書において、各図面の構成要素に参照番号を付け加えるに際し、同一の構成要素に限っては、たとえ異なる図面に示されても、できるだけ同一の番号を付けるようにしていることに留意しなければならない。また、「一面」、「他面」、「第１」、「第２」などの用語は、一つの構成要素を他の構成要素から区別するために用いられるものであり、構成要素が前記用語によって限定されるものではない。以下、本発明を説明するにあたり、本発明の要旨を不明瞭にする可能性がある係る公知技術についての詳細な説明は省略する。
以下、添付図面を参照して、本発明の好ましい実施例を詳細に説明する。
一方、本発明では、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を例として説明しているが、本発明が絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）にのみ限定されず、ＭＯＳ電界効果トランジスタ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）にも適用可能である。
（第１実施例）
図１は、本発明の第１実施例によるトレンチゲート型電力半導体素子の構造を示した斜視図であり、図２は、図１の第１実施例によるトレンチゲート型電力半導体素子のＡ−Ａ´断面図である。
図１を参照すると、本実施例によるトレンチゲート型電力半導体素子１００は、第１導電型の半導体基板１１０と、第２導電型のドリフト（ｄｒｉｆｔ）層１２０と、第１導電型のウェル（ｗｅｌｌ）層１３０と、トレンチ１４０と、トレンチ１４０の内壁に形成された第１絶縁膜１４１と、トレンチ１４０内に形成された第１電極１５０と、トレンチ１４０内の第１電極１５０上に形成された層間絶縁膜１６０と、ウェル層１３０上に形成された第２電極１７０と、を含む。
本実施例において、第１導電型の半導体基板１１０は、シリコンウェーハ（ｓｉｌｉｃｏｎ ｗａｆｅｒ）からなる。ここで、前記第１導電型は、Ｐ型であることができるが、特にこれに限定されるものではない。
また、本実施例による半導体基板１１０は、一面及び他面を有しており、前記半導体基板１１０の一面上には、図１及び図２に図示したように、第２導電型のドリフト層１２０が形成され、前記半導体基板１１０の他面上には、図面には図示していないが、第３電極（不図示）が形成されることができる。この際、前記第３電極は、コレクタ（ｃｏｌｌｅｃｔｏｒ）電極（不図示）であることができ、半導体基板１１０は、コレクタ領域として機能することができる。
本実施例において、第２導電型のドリフト層１２０は、半導体基板１１０の一面上にエピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）法により形成されることができるが、特にこれに限定されるものではない。ここで、前記第２導電型は、Ｎ型であることができるが、特にこれに限定されるものではない。
また、図１及び図２には図示していないが、本実施例によるトレンチゲート型電力半導体素子１００は、Ｐ型の半導体基板１１０とＮ型のドリフト層１２０との間に形成され、ドリフト層１２０より高濃度のＮ＋型であるバッファ（ｂｕｆｆｅｒ）層（不図示）をさらに含むことができる。この際、前記バッファ層（不図示）もエピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）法により形成されることができるが、特にこれに限定されるものではない。
前記バッファ層（不図示）は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）において、ゲート電極とエミッタ電極が短絡され、エミッタ電極に対して正の電圧がコレクタ電極に印加される順方向遮蔽モードで、前記ドリフト層１２０と前記ウェル層１３０との間に逆電圧が印加されるようにして、前記ドリフト層１２０と前記ウェル層１３０との間の接合面から形成される空乏層がＰ型の半導体基板１１０へ広がることを抑えるためのものである。前記バッファ層（不図示）を形成することにより、ドリフト層１２０の厚さを減らすことができるため、素子のオン状態損失を減少させることができる利点がある。
また、順方向導通時（ゲートに一定以上の電圧が印加されてチャネルが形成される場合）には、前記バッファ層（不図示）の濃度が高く、厚さが厚いほど、Ｐ型の半導体基板１１０からＮ型のドリフト層１２０へのホール（ｈｏｌｅ）の注入を抑えて、素子のスイッチング速度を速くすることができる。
本実施例において、第１導電型のウェル層１３０は、図１及び図２のように、ドリフト層１２０上に形成されることができる。
ここで、第１導電型は、上述のようにＰ型であることができるが、特にこれに限定されるものではない。
この際、Ｐ型のウェル層１３０は、ドリフト層１２０の表面にＰ型の不純物を注入して深さ方向に拡散させることにより形成されることができるが、特にこれに限定されるものではない。
本実施例において、トレンチ１４０は、ウェル層１３０を貫通してドリフト層１２０に達するように形成されることができる。
具体的には、図１及び図２を参照すると、トレンチ１４０は、ウェル層の表面から前記ウェル層１３０を厚さ方向に貫通してドリフト層１２０に達する深さに形成されることができる。この際、同一の深さ及び同一の幅を有するトレンチ１４０が一定間隔で複数個形成されることができるが、特にこれに限定されるものではない。
ここで、前記「同一」とは、数学的な意味で正確に同一の寸法の厚さを意味するのではなく、設計誤差、製造誤差、測定誤差などを勘案して実質的に同一の厚さを意味する。以下、本説明において用いる「同一」の意味は、上述のように実質的に同一であるということを意味する。
この際、前記トレンチ１４０は、マスクを用いてエッチング工程を行うことにより形成されることができるが、特にこれに限定されるものではない。
また、本実施例において、トレンチの底面１４０ｂは、図１及び図２のように、ドリフト層１２０に位置することができるが、特にこれに限定されるものではない。
本実施例において、トレンチ１４０の内壁には、第１絶縁膜１４１が形成されることができる。
この際、第１絶縁膜１４１は、トレンチの底面１４０ｂから一定高さ（ｂ領域）まで形成され、図１及び図２に図示したように、トレンチ１４０の入口部から一定深さ（ａ領域）までは形成されない。
これは、後続工程により形成されるエミッタ（ｅｍｉｔｔｅｒ）領域である第２電極領域１８０とエミッタ電極である第２電極１７０の接触面積を増加させて、接触抵抗の増加を防止するためである。
ここで、第１絶縁膜１４１は、熱酸化工程により形成された酸化膜であることができるが、特にこれに限定されるものではない。
本実施例において、第１電極１５０は、トレンチ１４０内に第１絶縁膜１４１と接するように形成され、第１絶縁膜１４１が形成された高さより低い高さまで形成されることができるが、特にこれに限定されるものではない。
ここで、第１電極１５０は、ポリシリコン（ｐｏｌｙ ｓｉｌｉｃｏｎ）からなることができるが、特にこれに限定されるものではない。
また、本実施例において、第１電極１５０と第２電極１７０との間の絶縁のための層間絶縁膜１６０は、トレンチ１４０内の第１電極１５０上に形成され、第１絶縁膜１４１が形成された高さと同一の高さまで形成されることができるが、特にこれに限定されるものではない。
ここで、層間絶縁膜１６０は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）からなることができるが、特にこれに限定されるものではない。
即ち、図１及び図２に図示したように、本実施例では、第１電極１５０と層間絶縁膜１６０が両方ともトレンチ１４０内に埋め込まれる形態に形成され、第１電極１５０の厚さと第１電極１５０上に形成された層間絶縁膜１６０の厚さとを合わせた総厚さが、第１絶縁膜１４１の高さと対応するように形成される。
従来のトレンチゲート型電力半導体素子では、ゲート電極とエミッタ電極との絶縁のための絶縁膜をウェル層の表面上に形成していたため、ウェル層上に形成されるエミッタ電極の表面に段差が発生するという問題があった。
このように、エミッタ電極の表面に段差が発生すると、以後のパッケージ（ｐａｃｋａｇｅ）の組み立て工程で、ワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）のための接触面積の減少によりワイヤオープン（ｗｉｒｅ ｏｐｅｎ）などの問題が発生する恐れがあり、これは製品の信頼性問題につながる。
一方、本実施例では、第１電極１５０と第２電極１７０との絶縁のための層間絶縁膜１６０をトレンチ１４０内の一定深さまで埋め込んで形成することにより、結果的にウェル層１３０の表面が平坦化され、平坦化されたウェル層１３０上に形成される第２電極１７０の表面も平坦化されることができるため、上述の従来技術による問題点を解決することができる利点がある。
また、本実施例において、第２電極１７０は、ウェル層１３０上に形成される。この際、第２電極１７０は、ウェル層１３０の表面と接する第１面と、前記第１面と対応する第２面と、からなることができる。
ここで、第１面は、図１及び図２に図示したように、ウェル層の表面に接する部分１７０ｂと、トレンチ１４０内に挿入され、層間絶縁膜と接する突出部１７０ａと、からなることができる。
即ち、以上で説明したように、第１電極１５０及び層間絶縁膜１６０が両方ともトレンチ１４０に埋め込み形成され、第１絶縁膜１４１が形成された高さまでにのみ形成されており、この際、第１絶縁膜１４１は、トレンチの底面１４０ｂから厚さ方向に一定高さ（ｂ領域）まで形成され、トレンチ１４０の入口から一定深さ（ａ領域）までは形成されていない。
これにより、第２電極１７０が形成される前に、ウェル層１３０には、トレンチ１４０が形成された部分に表面から厚さ方向に凹の溝１３１が形成されることができる。このようなウェル層１３０上に形成される第２電極１７０は、前記凹の溝１３１に挿入されて層間絶縁膜と接する突出部１７０ａを含むことができる。
このように、第２電極の突出部１７０ａがトレンチ１４０のａ領域に挿入され、トレンチ１４０のａ領域の外壁には第１絶縁膜１４１が形成されていないため、第２電極１７０と第２電極領域１８０との接触面積が増加する。これにより、接触抵抗が増加するという問題が生じることなく、トレンチ１４０の間隔をファインピッチ（ｐｉｔｃｈ）化して、チャネル密度を増加させることにより、導通損失を減らすことができる利点がある。
また、本実施例によるトレンチゲート型電力半導体素子１００は、ウェル層１３０内に、第２電極１７０の第１面及び各トレンチの外壁１４０ａと接するように形成され、互いに隣接するトレンチ１４０の間に互いに離隔形成された第２電極領域１８０をさらに含むことができる。
ここで、第２電極領域１８０は、上述のＮ型のドリフト層１２０より高濃度のＮ＋型であることができるが、特にこれに限定されるものではない。
例えば、第２電極領域１８０は、Ｎ＋型の不純物をウェル層１３０の表面でトレンチ１４０と隣接した位置に注入して深さ方向に拡散させる方法により形成されることができるが、特にこれに限定されるものではない。
また、本実施例によるトレンチゲート型電力半導体素子１００は、ウェル層１３０内に互いに離隔形成された第２電極領域１８０の間に、各第２電極領域１８０及び第２電極１７０の第１面と接するように形成されたボディ領域１９０をさらに含むことができる。
ここで、ボディ領域１９０は、第２電極１７０に低い接触抵抗を提供するために、Ｐ型のウェル層１３０より高濃度のＰ＋型であることができるが、特にこれに限定されるものではない。
また、本実施例によるトレンチゲート型電力半導体素子１００は、図面には図示していないが、前記Ｎ型のドリフト層１２０とＰ型のウェル層１３０との間に形成され、ドリフト層１２０より高濃度であるＮ＋層をさらに含むことができる。
このように、前記ドリフト層１２０とウェル層１３０との間に高濃度のＮ＋層を形成することにより、半導体基板１１０からエミッタ電極の第２電極１７０に正孔（ホール）が通過することを防止するとともに、正孔（ホール）を蓄積してターンオン（ｏｎ）電圧を低下させることができる。
（第２実施例）
図３は、本発明の第２実施例によるトレンチゲート型電力半導体素子の構造を示した斜視図であり、図４は、図３の第２実施例によるトレンチゲート型電力半導体素子のＢ−Ｂ´断面図である。
本実施例では、上述の第１実施例と重複される構成についての説明は省略し、前記第１実施例と同一の構成に対しては、同一の図面符号を付ける。
本実施例によるトレンチゲート型電力半導体素子２００は、図３に図示したように、第１実施例によるトレンチゲート型電力半導体素子１００と異なって、第２電極領域２８０及び第２電極領域２８０と接するボディ領域２９０が、トレンチ１４０の長さ方向に交互に配置されることができる。
具体的には、図３を参照すると、第２電極領域２８０は、トレンチ１４０の長さ方向に沿ってトレンチ１４０に接して、所定間隔で離隔形成されており、離隔形成された第２電極領域２８０の間に第２電極領域２８０と接するようにボディ領域２９０が形成された形態である。
この際、第２電極領域２８０とボディ領域２９０の配置順序は、特に制限されない。
最近、トレンチ１４０とトレンチ１４０との間の間隔がファインピッチ化されていることにより、トレンチ１４０とトレンチ１４０との間に第２電極領域２８０及びボディ領域２９０を両方とも形成することが難しくなっている。
これにより、本実施例によると、第２電極領域２８０及びボディ領域２９０をトレンチ１４０の長さ方向に沿って交互に配置して形成することにより、第１実施例によるパターンに比べ、ファインピッチを有するトレンチ１４０の間に容易に形成することができるという利点がある。
また、第２電極領域２８０とボディ領域２９０が両方ともトレンチ１４０の外壁に接するように形成されることにより、第２電極領域１８０と第２電極１７０との接触面積のみを増加させた第１実施例による構造に比べ、第２電極領域２８０だけでなく、ボディ領域２９０と第２電極１７０との接触面積も増加されるため、接触抵抗の減少効果が倍加されるという利点がある。
また、トレンチ１４０とトレンチ１４０との間に一つの領域のみが形成されるため、第１実施例による構造に比べ、第２電極領域２８０及びボディ領域２９０の形成時に発生し得るミスアライメントを防止することができる利点がある。
以上、本発明を具体的な実施例に基づいて詳細に説明したが、これは本発明を具体的に説明するためのものであり、本発明はこれに限定されず、該当分野における通常の知識を有する者であれば、本発明の技術的思想内にての変形や改良が可能であることは明白であろう。
本発明の単純な変形乃至変更はいずれも本発明の領域に属するものであり、本発明の具体的な保護範囲は添付の特許請求の範囲により明確になるであろう。
本発明は、トレンチゲート型電力半導体素子に適用可能である。
１００、２００ トレンチゲート型電力半導体素子
１１０ 半導体基板
１２０ ドリフト層
１３０ ウェル層
１３１ 溝
１４０ トレンチ
１４０ａ トレンチの外壁
１４０ｂ トレンチの底面
１４１ 第１絶縁膜
１５０ 第１電極
１６０ 層間絶縁膜
１７０ 第２電極
１７０ａ 層間絶縁膜と接する突出部（第２電極の突出部）
１７０ｂ ウェル層の表面に接する部分（第２電極の第１面）
１８０、２８０ 第２電極領域
１９０、２９０ ボディ領域

Claims (13)

  1. 一面及び他面を有する第１導電型の半導体基板と、
    前記半導体基板の一面上に形成された第２導電型のドリフト（ｄｒｉｆｔ）層と、
    前記ドリフト層上に形成された第１導電型のウェル（ｗｅｌｌ）層と、
    前記ウェル層の表面から前記ウェル層を厚さ方向に貫通して前記ドリフト層に達するように形成されたトレンチと、
    前記トレンチの内壁に形成され、前記トレンチの底面から一定高さまで形成された第１絶縁膜と、
    前記トレンチ内に前記第１絶縁膜より低い高さに形成された第１電極と、
    前記トレンチ内の前記第１電極上に形成され、前記第１絶縁膜と同一の高さまで形成された層間絶縁膜と、
    前記ウェル層上に形成されており、前記ウェル層の表面と接する第１面及び前記第１面と対向する第２面からなり、前記第１面のうち前記トレンチと対応する部分は前記トレンチ内に突出形成されて前記層間絶縁膜と接する第２電極と、を含むトレンチゲート型電力半導体素子。
  2. 前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項１に記載のトレンチゲート型電力半導体素子。
  3. 前記ウェル層内に、前記第２電極の第１面及び各トレンチの外壁と接するように形成されており、互いに隣接するトレンチの間に互いに離隔形成され、前記ドリフト層より高濃度のＮ型である第２電極領域と、
    前記ウェル層内に互いに離隔形成された第２電極領域の間に、前記第２電極領域及び前記第２電極の第１面と接するように形成されており、前記ウェル層より高濃度のＰ型であるボディ領域と、をさらに含み、前記トレンチは複数個であることを特徴とする請求項２に記載のトレンチゲート型電力半導体素子。
  4. 前記ウェル層内に互いに隣接する前記トレンチの間に前記第２電極の第１面及び前記トレンチの外壁と接するように形成されており、前記トレンチの長さ方向に互いに離隔形成され、前記ドリフト層より高濃度のＮ型である第２電極領域と、
    前記離隔形成された第２電極領域の間に前記第２電極領域及び前記第２電極の第１面と接するように形成されており、前記ウェル層より高濃度のＰ型であるボディ領域と、をさらに含み、前記トレンチは複数個であることを特徴とする請求項２に記載のトレンチゲート型電力半導体素子。
  5. 前記Ｐ型の半導体基板と前記Ｎ型のドリフト層との間に形成され、前記ドリフト層より高濃度のＮ型であるバッファ（ｂｕｆｆｅｒ）層をさらに含むことを特徴とする請求項２に記載のトレンチゲート型電力半導体素子。
  6. 前記Ｎ型のドリフト層とＰ型のウェル層との間に形成され、前記ドリフト層より高濃度であるＮ型層をさらに含むことを特徴とする請求項２に記載のトレンチゲート型電力半導体素子。
  7. 前記第１電極は、ポリシリコン（ｐｏｌｙ ｓｉｌｉｃｏｎ）からなることを特徴とする請求項１に記載のトレンチゲート型電力半導体素子。
  8. 前記第１電極はゲート（ｇａｔｅ）電極であり、前記第２電極はエミッタ（ｅｍｉｔｔｅｒ）電極であることを特徴とする請求項１に記載のトレンチゲート型電力半導体素子。
  9. 前記層間絶縁膜は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）からなることを特徴とする請求項１に記載のトレンチゲート型電力半導体素子。
  10. 前記半導体基板の他面に形成された第３電極をさらに含むことを特徴とする請求項１に記載のトレンチゲート型電力半導体素子。
  11. 前記第３電極は、コレクタ（ｃｏｌｌｅｃｔｏｒ）電極であることを特徴とする請求項１０に記載のトレンチゲート型電力半導体素子。
  12. 一面及び他面を有する第１導電型の半導体基板と、
    前記半導体基板の一面上に形成された第２導電型のドリフト層と、
    前記ドリフト層上に形成された第１導電型のウェル層と、
    前記ウェル層の表面から前記ウェル層を厚さ方向に貫通して前記ドリフト層に達するように形成されたトレンチと、
    前記トレンチの内壁に形成され、前記トレンチの底面から一定高さまで形成された第１絶縁膜と、
    前記トレンチ内に前記第１絶縁膜より低い高さに形成された第１電極と、
    前記トレンチ内の前記第１電極上に形成され、前記第１絶縁膜と同一の高さまで形成された層間絶縁膜と、
    前記ウェル層上に形成されており、前記ウェル層の表面と接する第１面及び前記第１面と対向する第２面からなり、前記第１面のうち前記トレンチと対応する部分は前記トレンチ内に突出形成されて前記層間絶縁膜と接する第２電極と、
    前記ウェル層内に前記第２電極の第１面及び各トレンチの外壁と接するように形成されており、互いに隣接するトレンチの間に互いに離隔形成され、前記ドリフト層より高濃度のＮ型である第２電極領域と、
    前記ウェル層内に互いに離隔形成された第２電極領域の間に前記第２電極領域及び前記第２電極の第１面と接するように形成され、前記ウェル層より高濃度のＰ型であるボディ領域と、を含み、
    前記第１導電型はＰ型であり、前記第２導電型はＮ型であって、前記トレンチは複数個であることを特徴とするトレンチゲート型電力半導体素子。
  13. 一面及び他面を有する第１導電型の半導体基板と、
    前記半導体基板の一面上に形成された第２導電型のドリフト層と、
    前記ドリフト層上に形成された第１導電型のウェル層と、
    前記ウェル層の表面から前記ウェル層を厚さ方向に貫通して前記ドリフト層に達するように形成されたトレンチと、
    前記トレンチの内壁に形成され、前記トレンチの底面から一定高さまで形成された第１絶縁膜と、
    前記トレンチ内に前記第１絶縁膜より低い高さに形成された第１電極と、
    前記トレンチ内の前記第１電極上に形成され、前記第１絶縁膜と同一の高さまで形成された層間絶縁膜と、
    前記ウェル層上に形成されており、前記ウェル層の表面と接する第１面及び前記第１面と対向する第２面からなり、前記第１面のうち前記トレンチと対応する部分は前記トレンチ内に突出形成されて前記層間絶縁膜と接する第２電極と、
    前記ウェル層内に互いに隣接する前記トレンチの間に前記第２電極の第１面及び前記トレンチの外壁と接するように形成されており、前記トレンチの長さ方向に互いに離隔形成され、前記ドリフト層より高濃度のＮ型である第２電極領域と、
    前記離隔形成された第２電極領域の間に前記第２電極領域及び前記第２電極の第１面と接するように形成され、前記ウェル層より高濃度のＰ型であるボディ領域と、含み、
    前記第１導電型はＰ型であり、前記第２導電型はＮ型であって、前記トレンチは複数個であることを特徴とするトレンチゲート型電力半導体素子。
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