JP5324157B2 - 半導体装置およびその製造方法 - Google Patents
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Description
ドレイン層をなす第1導電型の低抵抗半導体基板と、
前記低抵抗半導体基板の裏面に接続された第1主電極と、
前記低抵抗半導体基板上に形成された第1導電型の高抵抗の第1エピタキシャル層と、
前記第1エピタキシャル層上に形成され、前記第1エピタキシャル層よりも低抵抗な第1導電型の第2エピタキシャル層と、
前記第2エピタキシャル層中に形成された複数の第1トレンチと、
前記第2エピタキシャル層の表面で前記第1トレンチに挟まれた領域にて形成された第1導電型の低抵抗ソース領域と、
前記低抵抗ソース領域上に形成され、前記低抵抗ソース領域と電気的に接続された第2主電極と、
前記第1トレンチの側壁および底部に形成された第2導電型の低抵抗ゲート領域と、
前記低抵抗ゲート領域上に形成され、前記低抵抗ゲート領域と電気的に接続された第3主電極と、
前記第1トレンチ、前記低抵抗ソース領域および前記低抵抗ゲート領域からなるアクティブ領域を取り囲むように形成された第2導電型の高抵抗ターミネーション領域と、
を有し、
前記低抵抗ゲート領域間に挟まれ、前記第2エピタキシャル層からなるチャネル領域は、相対的に前記低抵抗ソース領域に近い第1領域ではチャネル幅が一定であり、相対的に前記第1エピタキシャル層に近い第2領域では前記チャネル幅が前記第1エピタキシャル層側に行くほど広くなり、
前記第1エピタキシャル層と前記第2エピタキシャル層との境界は、前記第2領域内かつ前記高抵抗ターミネーション領域の底部のpn接合位置よりも表面側に位置する。
図1は、本実施の形態1の半導体装置であるノーマリオフ型接合FETを有するデバイスの要部断面構造を示し、さらにその一部を拡大して図示している。
次に、本実施の形態2について説明する。図8は、本実施の形態2の半導体装置である接合FETを有するデバイスの要部断面構造を示している。
次に、本実施の形態3について説明する。図9は、本実施の形態3の半導体装置である接合FETを有するデバイスの要部断面構造を示している。
次に、本実施の形態4について説明する。図10は、本実施の形態4の半導体装置である接合FETを有するデバイスの要部断面構造を示している。
次に、本実施の形態5について説明する。図11は、本実施の形態5の半導体装置である接合FETを有するデバイスの要部断面構造を示している。
2 第1エピタキシャル層
3 第2エピタキシャル層
4 n+型ソース領域(低抵抗ソース領域)
5 トレンチ(第1トレンチ)
5A トレンチ(第3トレンチ)
5B トレンチ(第4トレンチ)
6 p+型ゲート領域(低抵抗ゲート領域)
6A p+型ゲート接続用領域(低抵抗ゲート領域)
6B マスク
6C サイドウォール
7A 領域(第1領域)
7B 領域(第2領域)
8 ターミネーション領域(高抵抗ターミネーション領域)
8A マスク
8B トレンチ(第2トレンチ)
9 ソース電極(第2主電極)
10 ドレイン電極(第1主電極)
11 ゲート電極(第3主電極)
12 n−型ウエル層(第3エピタキシャル層)
101 n−型ドリフト層
102 n型チャネル層
103 p+型ゲート層
104 n+型ドレイン層
105 n+型ソース層
106 ソース電極
107 ドレイン電極
EQL 等電位線
Claims (15)
- ドレイン層をなす第1導電型の低抵抗半導体基板と、
前記低抵抗半導体基板の裏面に接続された第1主電極と、
前記低抵抗半導体基板上に形成された第1導電型の高抵抗の第1エピタキシャル層と、
前記第1エピタキシャル層上に形成され、前記第1エピタキシャル層よりも低抵抗な第1導電型の第2エピタキシャル層と、
前記第2エピタキシャル層中に形成された複数の第1トレンチと、
前記第2エピタキシャル層の表面で前記第1トレンチに挟まれた領域にて形成された第1導電型の低抵抗ソース領域と、
前記低抵抗ソース領域上に形成され、前記低抵抗ソース領域と電気的に接続された第2主電極と、
前記第1トレンチの側壁および底部に形成された第2導電型の低抵抗ゲート領域と、
前記低抵抗ゲート領域上に形成され、前記低抵抗ゲート領域と電気的に接続された第3主電極と、
前記第1トレンチ、前記低抵抗ソース領域および前記低抵抗ゲート領域からなるアクティブ領域を取り囲むように形成された第2導電型の高抵抗ターミネーション領域と、
を有し、
前記低抵抗ゲート領域間に挟まれ、前記第2エピタキシャル層からなるチャネル領域は、相対的に前記低抵抗ソース領域に近い第1領域ではチャネル幅が一定であり、相対的に前記第1エピタキシャル層に近い第2領域では前記チャネル幅が前記第1エピタキシャル層側に行くほど広くなり、
前記第1エピタキシャル層と前記第2エピタキシャル層との境界は、前記第2領域内かつ前記高抵抗ターミネーション領域の底部のpn接合位置よりも表面側に位置することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1エピタキシャル層と前記第2エピタキシャル層との境界における前記チャネル幅は、前記第1領域におけるチャネル幅よりも0.2μm以上広いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2エピタキシャル層のうち表面側の一部が前記第2エピタキシャル層よりも不純物濃度が低濃度の第1導電型の第3エピタキシャル層から形成されていることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第3エピタキシャル層の厚さは、前記低抵抗ソース領域の厚さよりも薄いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記高抵抗ターミネーション領域は、前記第2エピタキシャル層および前記第1エピタキシャル層に形成された第2トレンチと、前記第2トレンチの側壁および底部に形成された第2導電型の高抵抗の半導体領域から形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1トレンチは、相対的に幅の広い第3トレンチと、相対的に幅が狭く前記第3トレンチの底部に形成された第4トレンチとから形成され、
前記低抵抗ゲート領域は、前記第3および第4トレンチの側壁および底部に形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記低抵抗半導体基板、前記第1エピタキシャル層、前記第2エピタキシャル層および前記第3エピタキシャル層は、炭化珪素または窒化ガリウムから形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2エピタキシャル層の不純物濃度は、前記第1エピタキシャル層の不純物濃度の1.5倍〜3倍であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1トレンチの深さは、1μm〜1.5μmであることを特徴とする半導体装置。 - 請求項9記載の半導体装置において、
前記第1領域における前記低抵抗ゲート領域と前記第2エピタキシャル層とのpn接合面と前記低抵抗半導体基板の表面とがなす角度は87°〜90°であることを特徴とする半導体装置。 - 請求項9記載の半導体装置において、
前記第2領域における前記低抵抗ゲート領域と前記第2エピタキシャル層とのpn接合面と前記低抵抗半導体基板の表面とがなす角度は30°〜60°であり、
前記第2領域は、前記低抵抗半導体基板の前記表面から0.5μm以上の深さで形成されていることを特徴とする半導体装置。 - (a)第1導電型の低抵抗半導体基板上に第1導電型の高抵抗の第1エピタキシャル層を形成する工程、
(b)前記第1エピタキシャル層上に前記第1エピタキシャル層よりも低抵抗な第1導電型の第2エピタキシャル層を形成する工程、
(c)前記第1エピタキシャル層および前記第2エピタキシャル層に第2導電型の高抵抗ターミネーション領域を形成する工程、
(d)前記第2エピタキシャル層の表面に第1導電型の低抵抗ソース領域を形成する工程、
(e)前記第2エピタキシャル層中に複数の第1トレンチを形成し、前記複数の第1トレンチの側壁および底部に第2導電型の低抵抗ゲート領域および前記低抵抗ゲート領域間に挟まれるチャネル領域を形成する工程、
を含み、
前記(c)工程は、
(c1)前記第2エピタキシャル層および前記第1エピタキシャル層に第2トレンチを形成する工程、
(c2)前記第2トレンチの側壁および底部に第2導電型の高抵抗の半導体領域を形成する工程、
を含み、
前記高抵抗ターミネーション領域は、前記第1トレンチ、前記低抵抗ソース領域および前記低抵抗ゲート領域からなるアクティブ領域を取り囲むように形成し、
前記チャネル領域は、相対的に前記低抵抗ソース領域に近い第1領域ではチャネル幅を一定で形成し、相対的に前記第1エピタキシャル層に近い第2領域では前記チャネル幅を前記第1エピタキシャル層側に行くほど広く形成し、
前記第1エピタキシャル層と前記第2エピタキシャル層との境界は、前記第2領域内かつ前記高抵抗ターミネーション領域の底部のpn接合位置よりも表面側に位置するように形成することを特徴とする半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記低抵抗半導体基板、前記第1エピタキシャル層および前記第2エピタキシャル層は、炭化珪素または窒化ガリウムから形成されていることを特徴とする半導体装置の製造方法。 - (a)第1導電型の低抵抗半導体基板上に第1導電型の高抵抗の第1エピタキシャル層を形成する工程、
(b)前記第1エピタキシャル層上に前記第エピタキシャル層よりも低抵抗な第1導電型の第2エピタキシャル層を形成する工程、
(c)前記第1エピタキシャル層および前記第2エピタキシャル層に第2導電型の高抵抗ターミネーション領域を形成する工程、
(d)前記第2エピタキシャル層の表面に第1導電型の低抵抗ソース領域を形成する工程、
(e)前記第2エピタキシャル層中に複数の第1トレンチを形成し、前記複数の第1トレンチの側壁および底部に第2導電型の低抵抗ゲート領域および前記低抵抗ゲート領域間に挟まれるチャネル領域を形成する工程、
を含み、
前記第1トレンチは、相対的に幅の広い第3トレンチと、相対的に幅が狭く前記第3トレンチの底部に形成された第4トレンチとから形成し、前記(e)工程は、
(e1)前記第2エピタキシャル層中に複数の前記第3トレンチを形成し、前記複数の第3トレンチの側壁および底部に前記低抵抗ゲート領域を形成する工程、
(e2)前記複数の第3トレンチの底部に前記第4トレンチを形成し、前記第4トレンチの側壁および底部に前記低抵抗ゲート領域を拡張する工程、
を含み、
前記高抵抗ターミネーション領域は、前記第1トレンチ、前記低抵抗ソース領域および前記低抵抗ゲート領域からなるアクティブ領域を取り囲むように形成し、
前記チャネル領域は、相対的に前記低抵抗ソース領域に近い第1領域ではチャネル幅を一定で形成し、相対的に前記第1エピタキシャル層に近い第2領域では前記チャネル幅を前記第1エピタキシャル層側に行くほど広く形成し、
前記第1エピタキシャル層と前記第2エピタキシャル層との境界は、前記第2領域内かつ前記高抵抗ターミネーション領域の底部のpn接合位置よりも表面側に位置するように形成することを特徴とする半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、
前記低抵抗半導体基板、前記第1エピタキシャル層および前記第2エピタキシャル層は、炭化珪素または窒化ガリウムから形成されていることを特徴とする半導体装置の製造方法。
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