JP5145665B2

JP5145665B2 - 絶縁ゲート型バイポーラトランジスタ

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Publication number: JP5145665B2
Application number: JP2006203462A
Authority: JP
Inventors: 功吉川
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2006-07-26
Filing date: 2006-07-26
Publication date: 2013-02-20
Anticipated expiration: 2026-07-26
Also published as: JP2008034467A

Description

この発明は、トレンチ構造を有する縦型の絶縁ゲート型バイポーラトランジスタに関する。

近年、パワーエレクトロニクス分野において、電源機器の小型化および高性能化が要求されている。その要求に応えるため、電力用半導体装置では、高耐圧化および大電流化とともに、低損失化、高破壊耐量化および高速化を図るための研究が進められている。一般に、高耐圧化、大電流化および低損失化を実現できる電力用半導体装置として、縦型の絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）が用いられている。

ＩＧＢＴは、ＭＯＳ（金属／酸化膜／半導体）ゲートにより駆動される。ＩＧＢＴとしては、平板状のＭＯＳゲート構造を有するプレーナ型と、トレンチ溝内にＭＯＳゲート構造を有するトレンチ型の２種類が広く知られている。プレーナ型ＩＧＢＴは、半導体基板上に、半導体表面をチャネル領域とする多数のプレーナＭＯＳセルが並ぶプレーナゲート構造を有する。トレンチ型ＩＧＢＴは、半導体基板上に、トレンチ側壁をチャネル領域とする多数のトレンチＭＯＳセルが並ぶトレンチゲート構造を有する。

一般に、トレンチ型ＭＯＳデバイスは、チャネル抵抗の低減により低損失化を図りやすい点で、プレーナ型ＭＯＳデバイスよりも有利であるとされている。その一方、トレンチ型ＭＯＳデバイスには、高速動作や低オン電圧化を実現させると、耐圧が低下するなどの問題がある。また、プレーナ型ＭＯＳデバイスは、ＭＯＳゲート製造プロセスが簡略であり、安価に製造しやすいことや、半導体表面にゲート絶縁膜を形成するので、信頼性が高いなどの点で、トレンチ型ＭＯＳデバイスよりも有利であるとされている。その一方で、プレーナ型ＭＯＳデバイスには、セル密度を上げにくいという問題がある。

従来のトレンチゲート型ＩＧＢＴとプレーナゲート型ＩＧＢＴについて説明する。なお、本明細書において、ｎまたはｐを冠記した領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない領域よりも高不純物濃度および低不純物濃度であることを意味する。

図１９は、従来のトレンチゲート型ＩＧＢＴの構成を示す断面図である。図１９に示すように、ｎ^-ベース領域１となるシリコン基板の第１の主面側に、ｐウェル領域２、ｐフローティング領域３およびトレンチゲート４が設けられている。トレンチゲート４は、トレンチ５、トレンチ５の内周面を覆うゲート絶縁膜６、およびゲート絶縁膜６を介してトレンチ５内を埋めるゲート電極７により構成されている。トレンチ５は、基板の第１の主面からｐウェル領域２およびｐフローティング領域３よりも深く形成されており、その深さと同程度のピッチで設けられている。

ｐウェル領域２において、基板の第１の主面側には、ｎ⁺エミッタ領域８がトレンチゲート４に接して選択的に設けられている。基板の第１の主面上には、ｐフローティング領域３、ゲート絶縁膜６およびゲート電極７を覆うように、シリケートガラス等の層間絶縁膜９が設けられている。金属膜等のエミッタ電極１０は、層間絶縁膜９上に設けられており、コンタクトホールを介してｎ⁺エミッタ領域８とｐウェル領域２の両方に電気的に接続している。

基板の第２の主面側には、ｐ⁺コレクタ領域１１と、ｐ⁺コレクタ領域１１に電気的に接続する金属膜等のコレクタ電極１２が設けられている。なお、ＩＧＢＴを、その性能を高めるためにいわゆるパンチスルータイプとして設計する場合には、ｎ^-ベース領域１とｐ⁺コレクタ領域１１の間に、ｎ⁺バッファ層が設けられる。なお、図１９に示す構成において、トレンチ側壁の、ｎ^-ベース領域１とｎ⁺エミッタ領域８の間の部分（チャネル領域）がゲート−エミッタ間容量に寄与し、トレンチ５の周囲の、チャネル領域を除く部分がゲート−コレクタ間容量に寄与する。

図２０は、従来のプレーナゲート型ＩＧＢＴの構成を示す断面図である。図２０に示すように、ｎ^-ベース領域１となるシリコン基板の第１の主面側に、ｐウェル領域２が選択的に設けられている。ｐウェル領域２において、基板の第１の主面側には、ｎ⁺エミッタ領域８が選択的に設けられている。基板の第１の主面上には、プレーナゲート１６が設けられている。プレーナゲート１６は、ｐウェル領域２の、ｎ⁺エミッタ領域８とｎ^-ベース領域１の間の部分を覆うゲート絶縁膜６、およびゲート絶縁膜６の上のゲート電極７により構成されている。

ゲート電極７は、層間絶縁膜９によりｎ⁺エミッタ領域８を含む半導体領域およびエミッタ電極１０から絶縁されている。エミッタ電極１０、ｐ⁺コレクタ領域１１、コレクタ電極１２および図示しないｎ⁺バッファ層については、上述したトレンチゲート型ＩＧＢＴの構成と同じである。

次に、ＩＧＢＴの動作について説明する。トレンチゲート型ＩＧＢＴとプレーナゲート型ＩＧＢＴとで電気的な動作に差異はないので、ここでは、トレンチゲート型ＩＧＢＴについて説明する。

まず、オフ状態の動作について説明する。ゲート電極７とエミッタ電極１０の間にゲートしきい値電圧よりも十分に低い電圧を印加し、その状態で、コレクタ電極１２とエミッタ電極１０の間に電圧を印加する。これにより、ｎ^-ベース領域１とｐウェル領域２からなるｐｎ接合が逆バイアス状態になるので、主にｎ^-ベース領域１側に空乏層が広がる。

ゲート電位が低いため、ｐウェル領域２の、トレンチゲート４（プレーナゲート型ＩＧＢＴでは、プレーナゲート１６）に接する面には、ｐウェル領域２内のホールが引きつけられて蓄積する。従って、トレンチゲート（プレーナゲート型ＩＧＢＴでは、プレーナゲート）チャネルは、オフ状態となる。

次に、オン状態の動作について説明する。ゲート電極７とエミッタ電極１０の間にゲートしきい値電圧よりも十分に高い電圧を印加し、その状態で、コレクタ電極１２とエミッタ電極１０の間に電圧を印加する。ゲート電位が高いため、ｐウェル領域２の、トレンチゲート４（プレーナゲート型ＩＧＢＴでは、プレーナゲート１６）に接する面には、ｐウェル領域２内の電子が引きつけられる。

そして、ｐウェル領域２の、トレンチゲート４（プレーナゲート型ＩＧＢＴでは、プレーナゲート１６）に接する領域がｎ反転し、トレンチゲート（プレーナゲート型ＩＧＢＴでは、プレーナゲート）チャネルが形成される。これによって、ｎ⁺エミッタ領域８からチャネルを通ってｎ^-ベース領域１に電子が供給され、正電位のｐ⁺コレクタ領域１１へ向かって電子が流れる。

電子がｐ⁺コレクタ領域１１に流れ込むと、ｐ⁺コレクタ領域１１から図示しないｎ⁺バッファ層にホールが注入される。このホールは、ｎ^-ベース領域１内で伝導率変調を起こす。また、ｎ^-ベース領域１内のホールのライフタイムが十分長いと、ホールがトレンチゲートチャネルの近傍まで到達し、電位の低いｐウェル領域２に吸い込まれる。

しかし、上述した従来のトレンチゲート型ＩＧＢＴでは、オフ状態において、以下に示す問題がある。オフ状態では、コレクタ電極１２とエミッタ電極１０の間には、空乏層内部から発生するわずかな漏れ電流が流れるだけである。従って、コレクタ電極１２とエミッタ電極１０のインピーダンスが高くなる。コレクタ電圧が上昇すると、それに伴ってＩＧＢＴ内部の電界が強くなるが、トレンチゲート４の底部の電位は、ほぼゲート電極７と同じ電位である。

それに対して、ｐウェル領域２の下側に位置するｎ^-ベース領域１の、トレンチゲート４の底部と同じ深さ位置における電位は、その位置からｐウェル領域２までの間のドナーイオンによって、ｐウェル領域２の電位（エミッタ電位）よりも上昇する。特に、トレンチゲート４の底部の角部において電界が強くなりやすい。このとき、ＩＧＢＴの内部の電界が臨界電界を超えてインパクト発生が強く起こると、コレクタ電極１２とエミッタ電極１０の間に急激に漏れ電流が増加し、それによってＩＧＢＴが降伏してしまう。

これを回避して高耐圧を得るには、臨界電界に達するまでに空乏層の中に存在する電圧降下を大きくする必要がある。そのための構成として、ｎ^-ベース領域１を厚くすることによって、ｎ^-ベース領域１の不純物濃度を低くする構成や、トレンチゲート４の底部角部に丸みを持たせたり、トレンチゲート４の間隔を狭めることによって、トレンチゲート４の底部角部の電界を緩和する構成が報告されている（例えば、非特許文献１参照。）。

また、従来のトレンチゲート型ＩＧＢＴでは、オン状態において、以下に示す問題がある。オン状態では、ｎ^-ベース領域１内の電子とホールの密度が高くなるので、コレクタ電極１２とエミッタ電極１０のインピーダンスは、低くなる。しかし、ｐウェル領域２に多くのホールが吸い込まれるため、トレンチゲートチャネルからｎ^-ベース領域１への電子の注入が多少制限されてしまう。そのため、低いオン電圧が得られない。

トレンチゲートチャネル側からより多くの電子を供給するには、ｐウェル領域２に流れ込むホールの量を減らす必要がある。そのための構成として、トレンチゲート４のピッチを狭めたり、トレンチゲート４を深く形成する構成が報告されている（例えば、非特許文献２参照。）。また、通常のトレンチＩＧＢＴ部分の間に、ｐウェル領域２のエミッタコンタクトやｎ⁺エミッタ領域８のないトレンチゲート４の部分を挿入する構成が提案されている（例えば、特許文献１、非特許文献２参照。）。また、ｐウェル領域２の下に不純物濃度の高いｎ型層を設ける構成が提案されている（例えば、特許文献２参照。）。

また、従来のプレーナゲート型ＩＧＢＴでは、ｐウェル領域２が横方向にも拡散しているため、オン状態において、以下に示す問題がある。上述したトレンチゲート型ＩＧＢＴの、ｐウェル領域２のエミッタコンタクトやｎ⁺エミッタ領域８のないトレンチゲート４の部分を挿入する構成と比べて、ｐウェル領域２により多くのホールが吸い込まれるため、プレーナゲートチャネルからｎ^-ベース領域１への電子の注入が多少制限されてしまう。そのため、低いオン電圧が得られない。

プレーナゲートチャネル側からより多くの電子を供給するには、ｐウェル領域２に流れ込むホールの量を減らす必要がある。そのための構成として、ｐウェル領域２の間隔を広げる構成が提案されている。また、ｐウェル領域２の下に不純物濃度の高いｎ型層を設ける構成が提案されている（例えば、特許文献２参照。）。また、ｐウェル領域２の中央部分にトレンチ５を設け、誘電体膜を介してエミッタ電極１０に接続された構成とすることによって、耐圧を高め、間接的にｎ型基板の濃度を高めることが提案されている（例えば、特許文献３参照。）。

特開平７−５０４０５号公報特開平９−３２６４８６号公報特開２００１−８５６８８号公報ケンイチ・マツシタ（Ken'ichi Matsushita）、外２名、「ブロッキング・ボルテージ・デザイン・コンシダレーション・フォア・ディープ・トレンチ・ＭＯＳ・ゲート・ハイ・パワー・デバイスィズ（Blocking Voltage Design Consideration for Deep Trench MOS Gate High Power Devices）」、プロシーディングズ・オブ・１９９５・インターナショナル・シンポジウム・オン・パワー・セミコンダクタ・デバイスィズ＆ＩＣｓ（Proceedings of 1995 International Symposium on Power Semiconductor Devices & ICs）、ｐ．２５６−２６０ミツヒコ・キタガワ（Mitsuhiko Kitagawa）、外６名、「４５００Ｖ・ＩＥＧＴｓ・ハビング・スイッチング・キャラクタリスティクス・シューピアリア・トゥ・ＧＴＯ（4500V IEGTs having Switching Characteristics Superior to GTO）」、プロシーディングズ・オブ・１９９５・インターナショナル・シンポジウム・オン・パワー・セミコンダクタ・デバイスィズ＆ＩＣｓ（Proceedings of 1995 International Symposium on Power Semiconductor Devices & ICs）、ｐ．４８６−４９１

しかしながら、トレンチゲート型ＩＧＢＴにおいて、トレンチゲートの間隔を狭める構成では、単位面積当りのトレンチゲートの面積が増加するため、ゲート容量が増加するという問題や、ＩＧＢＴの製造上の加工限界の点で製造が困難になるという問題が生じる。また、トレンチゲートのピッチを狭める構成、トレンチゲートを深く形成する構成、およびｐウェル領域のエミッタコンタクトやエミッタ領域のないトレンチゲートの部分を挿入する構成では、ゲート容量が増加するという問題が生じる。また、トレンチゲートを深く形成する構成、およびｐウェル領域の下に高濃度ｎ型層を設ける構成では、降伏電圧が低下するという問題が生じる。

また、プレーナゲート型ＩＧＢＴにおいて、ｐウェル領域の間隔を広げる構成では、ゲート容量が増加するという問題が生じる。また、ｐウェル領域の間隔を広げる構成、およびｐウェル領域の下に高濃度ｎ型層を設ける構成では、ｐウェル領域の曲率部分の電界が強くなり、降伏電圧が低下するという問題が生じる。また、ｐウェル領域の中央部分にトレンチを設ける構成では、ｐウェル領域に吸い込まれるホールの量に変化がないため、プレーナゲートチャネル側からの電子の供給量を多くすることはできない。

この発明は、上述した従来技術による問題点を解消するため、オン電圧が低く、かつ高い降伏電圧を有するＩＧＢＴを提供することを目的とする。また、この発明は、オン電圧が低く、かつゲート容量が小さいＩＧＢＴを提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかるＩＧＢＴは、第１導電型ベース領域となる半導体基板の第１の主面に形成された第２導電型コレクタ領域と、前記第２導電型コレクタ領域に電気的に接続されたコレクタ電極と、前記半導体基板の第２の主面に直線状に並んで形成された複数のトレンチと、前記半導体基板の、隣り合う前記トレンチに挟まれたトレンチ間領域において前記トレンチの長手方向に沿って前記第１導電型ベース領域と交互に配置されるように選択的に形成された第２導電型ウェル領域と、前記第２導電型ウェル領域に選択的に形成された第１導電型エミッタ領域と、前記第２導電型ウェル領域の、前記第１導電型エミッタ領域と前記第１導電型ベース領域に挟まれ、かつ前記トレンチの長手方向に沿ってチャネルが形成される領域の前記半導体基板の第２の主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記第１導電型エミッタ領域および前記第２導電型ウェル領域に電気的に接続されたエミッタ電極と、を備え、複数の前記トレンチ間領域のうち、前記第２導電型ウェル領域のない前記トレンチ間領域を有し、前記第２導電型ウェル領域のない前記トレンチ間領域には、前記半導体基板の第２の主面に前記第１導電型ベース領域のみが露出されており、前記トレンチが絶縁膜を介して導電体で埋められており、前記トレンチ内の前記導電体が前記エミッタ電極に電気的に接続されていることを特徴とする。

また、この発明にかかるＩＧＢＴは、上述した発明において、前記トレンチが等間隔に形成されていることを特徴とする。また、この発明にかかるＩＧＢＴは、上述した発明において、前記ゲート絶縁膜の、前記第１導電型ベース領域の上の部分が、前記第２導電型ウェル領域の上の部分よりも厚いことを特徴とする。

また、この発明にかかるＩＧＢＴは、上述した発明において、前記トレンチ内の前記絶縁膜がシリコン酸化膜であることを特徴とする。また、この発明にかかるＩＧＢＴは、上述した発明において、前記シリコン酸化膜の厚さが１５０ｎｍ以上であることを特徴とする。

また、この発明にかかるＩＧＢＴは、上述した発明において、前記シリコン酸化膜の厚さが２００ｎｍ以上であることを特徴とする。

また、この発明にかかるＩＧＢＴは、上述した発明において、前記第２導電型ウェル領域のない前記トレンチ間領域に、前記半導体基板の第２の主面が層間絶縁膜で覆われたことによる第２導電型フローティング領域が設けられていることを特徴とする。また、この発明にかかるＩＧＢＴは、上述した発明において、前記第２導電型ウェル領域のある前記トレンチ間領域と前記第２導電型ウェル領域のない前記トレンチ間領域とが交互に配置されていることを特徴とする。

この発明によれば、トレンチ構造とゲート構造を分離して設けることによって、従来のトレンチゲート型ＩＧＢＴと同様に、オン電圧の低減を図ることができる。また、トレンチの長手方向にＭＯＳチャネルを形成することによって、トレンチ間隔を自由に設定することができる。例えば、トレンチ間隔を狭くすることによって、高い耐圧を得ることができる。さらに、トレンチ内にゲート電極を形成しないので、ゲート容量の増加や降伏電圧の低下という従来の問題を容易に回避することができる。つまり、トレンチ内の絶縁膜の厚さを自由に設定することができる。例えば、トレンチ内を絶縁膜のみで埋めることができる。また、ゲート容量を増やすことなく、トレンチ間隔を狭くすることができる。また、トレンチ形成後にトレンチ側壁のトリートメントを行わずに済む。

さらに、ゲートが従来のプレーナ構造と同様であるので、高い信頼性が得られる。また、従来のプレーナゲート型ＩＧＢＴよりもゲート容量が小さくなる。さらに、降伏電圧がトレンチ底部で決まるので、降伏電圧を高くすることができる。つまり、従来のプレーナゲート型ＩＧＢＴにおいて問題であった、ｐウェル領域の曲率部で降伏電圧が低下するという問題を克服することができる。従って、オン電圧を低減するための施策を、制約なく適用することができるので、ゲート容量の小さいＩＧＢＴが安価に得られる。

本発明にかかるＩＧＢＴによれば、オン電圧が低く、かつ高い降伏電圧を有するＩＧＢＴが得られるという効果を奏する。また、オン電圧が低く、かつゲート容量が小さいＩＧＢＴが得られるという効果を奏する。

以下に添付図面を参照して、この発明にかかるＩＧＢＴの好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
図１は、この発明の実施の形態１にかかるＩＧＢＴの構成を示す部分断面斜視図である。図２は、図１に示すＩＧＢＴのトレンチ長手方向に平行で、かつトレンチ間領域を通る断面の構成を示す断面図である。図３は、図１に示すＩＧＢＴのトレンチ短手方向に平行で、かつｐウェル領域を通り、ｎ⁺エミッタ領域を通らない断面の構成を示す断面図である。ここで、トレンチ間領域とは、隣り合うトレンチに挟まれた半導体領域のことである。

図１〜図３に示すように、ｎ^-ベース領域２１となるシリコン基板の第１の主面側に、ｐウェル領域２２が選択的に形成されている。また、基板の第１の主面側には、複数のトレンチ２５が互いに平行に形成されている。各トレンチ２５は、直線状の平面形状をなし、かつｐウェル領域２２よりも深くてｎ^-ベース領域２１に達する。トレンチ間領域において、トレンチ２５の長手方向には、ｎ^-ベース領域２１とｐウェル領域２２が基板の第１の主面に交互に出現する（図１、図２参照）。

ｎ^-ベース領域２１とｐウェル領域２２は、隣り合うトレンチ間領域で同じように基板の第１の主面に出現する。つまり、図１の左手前側から右手奥方へトレンチ２５の長手方向に沿って見て行く場合、あるトレンチ間領域においてｐウェル領域２２が基板の第１の主面に出現している場合、それと背中合せになるように、その隣のトレンチ間領域でも基板の第１の主面にｐウェル領域２２が出現し、あるトレンチ間領域でｎ^-ベース領域２１が出現している場合には、その隣でもｎ^-ベース領域２１が出現する（図１、図３参照）。従って、ｐウェル領域２２を通るトレンチ２５の短手方向の断面においては、ｐウェル領域２２がトレンチ２５により複数の領域に分割された構成となる（図３参照）。

ｐウェル領域２２において、基板の第１の主面側には、ｎ⁺エミッタ領域２８が選択的に設けられている。ゲート絶縁膜２６は、トレンチ間領域において、ｐウェル領域２２の、ｎ⁺エミッタ領域２８とｎ^-ベース領域２１の間、およびｎ^-ベース領域２１の表面に接して設けられている。ゲート電極２７は、ゲート絶縁膜２６の上に設けられている。つまり、ゲート構造は、基板の第１の主面上にゲート絶縁膜２６を介してゲート電極２７が設けられた構造、すなわちプレーナゲート構造となっている。

オン状態のときには、チャネルは、ｐウェル領域２２の、ｎ⁺エミッタ領域２８とｎ^-ベース領域２１の間の表面に沿って、トレンチ２５の長手方向に形成される。図１および図２に、チャネルが形成される部分（チャネル領域）を一点鎖線で示し、符号４１を付す。ゲート絶縁膜２６およびゲート電極２７は、それぞれ、トレンチ２５に沿って隣のセルまで伸び、隣のセルのゲート絶縁膜２６およびゲート電極２７に接続されている。

ゲート電極２７は、層間絶縁膜２９により被覆されている。エミッタ電極３０（図１では、省略）は、層間絶縁膜２９の上に設けられている。エミッタ電極３０は、コンタクトホールを介して、ｐウェル領域２２とｎ⁺エミッタ領域２８に接触し、電気的に接続されている。エミッタ電極３０を含んで、基板の第１の主面側の露出面は、図示省略した保護膜により被覆される。

トレンチ２５は、絶縁膜４２を介して導電体４３により埋められている。導電体４３は、絶縁膜４２によりｎ^-ベース領域２１から絶縁されている。このような構造の半導体装置では、通常、最大電界強度がトレンチ底部に現れる。また、導電体４３は、図には現われていない領域において、エミッタ電極３０に電気的に接続されている。基板の第２の主面側には、ｐ⁺コレクタ領域３１と、ｐ⁺コレクタ領域３１に電気的に接続するコレクタ電極３２が設けられている。

ＩＧＢＴがパンチスルータイプである場合には、ｎ^-ベース領域２１とｐ⁺コレクタ領域３１の間に、フィールドストップ層としてｎ⁺層が設けられる。実施の形態１の構成において、ｎ^-ベース領域２１とｎ⁺エミッタ領域２８の間のチャネル領域４１がゲート−エミッタ間容量に寄与し、ｎ^-ベース領域２１の、隣り合うｐウェル領域２２の間の部分がゲート−コレクタ間容量に寄与する。なお、図１においては、ゲート絶縁膜２６、ゲート電極２７および層間絶縁膜２９の一部と、エミッタ電極３０が省略されている。

実施の形態１のＩＧＢＴの耐圧クラスは、特に限定されないが、実施の形態１では、例えば６００Ｖクラスとする。その場合の一例を挙げる。半導体基板は、抵抗率３０Ωｃｍのｎ型シリコン基板である。トレンチ２５は、５μｍ間隔でストライプ状に形成されており、その深さは５μｍである。トレンチ２５内の絶縁膜４２および導電体４３は、それぞれシリコン酸化膜および高ドープポリシリコンである。また、ｐ⁺コレクタ領域３１および図示省略したフィールドストップ層の厚さは、それぞれ、０．３μｍおよび３μｍである。また、半導体基板の厚さは、６５μｍである。

次に、実施の形態１のＩＧＢＴについて、トレンチ２５内の絶縁膜４２の厚さと耐圧の関係を調べた結果について説明する。半導体基板の電気的特性、各部の寸法および各部の材料等は、上述した通りである。また、トレンチ底部の曲率は、０．６μｍである。図４は、耐圧クラスが６００ＶクラスのＩＧＢＴのトレンチ内絶縁膜の厚さと耐圧の関係を示す特性図である。図４において、○および●のプロットは、それぞれ、ｐウェル領域２２からのトレンチ２５の突出量が４．０μｍおよび２．０μｍであるときのものである。

また、図５は、耐圧クラスが１２００ＶクラスのＩＧＢＴのトレンチ内絶縁膜の厚さと耐圧の関係を示す特性図である。１２００ＶクラスのＩＧＢＴでは、ｎ型半導体基板の抵抗率が６５Ωｃｍであり、その厚さが１３５μｍである。それ以外は、６００Ｖクラスと同じである。図５において、■のプロットは、ｐウェル領域２２からのトレンチ２５の突出量が２．０μｍであるときのものである。図４および図５のいずれにおいても、絶縁膜４２は、シリコン酸化膜である。

本実施の形態では、ＩＧＢＴの耐圧決定要因がトレンチ底部にあればよい。また、トレンチ２５の内部に絶縁膜４２を介して埋め込まれる導電体４３がゲート電極ではないので、絶縁膜４２の厚さは、しきい値等とは無関係である。従って、その絶縁膜４２の厚さを、耐圧のみの関数として自由に設計することができる。

ここでは、ＩＧＢＴの耐圧が幾ら以上であればよいのか、という数値的な決定要因は特にないが、一般的には、ＩＧＢＴの耐圧が高いほどｎ^-ベース領域２１の厚さを薄くすることができる。ｎ^-ベース領域２１が薄ければ、ＩＧＢＴの発生損失を小さくできるので、望ましい。仮に最高耐圧の９５％の耐圧を実現できる構造とするためには、図４および図５より、トレンチ２５の内部の絶縁膜４２の厚さを１５０ｎｍ以上、好ましくは２００ｎｍ以上、より好ましくは３００ｎｍ以上にすればよいことがわかる。

次に、実施の形態１のＩＧＢＴについて、デバイスシミュレーションによってアバランシェ降伏時のインパクトイオン化率を調べた結果について説明する。図６〜図９は、耐圧クラスが６００ＶクラスのＩＧＢＴのデバイスシミュレーション結果を示す特性図であり、図６、図７、図８および図９は、それぞれ、トレンチ内絶縁膜の厚さ（Ｔ_Gox）が５０ｎｍ、２００ｎｍ、３００ｎｍおよび４００ｎｍであるときのものである。図６〜図９より、トレンチ２５内の絶縁膜４２の厚さが厚くても薄くても、インパクトイオン化率がトレンチ底部で高くなっていることがわかる。

次に、実施の形態１のＩＧＢＴについて、トレンチ底部の曲率を変えてトレンチ２５内の絶縁膜４２の厚さと耐圧の関係を調べた結果について説明する。図１０は、耐圧クラスが６００ＶクラスのＩＧＢＴのトレンチ内絶縁膜の厚さと耐圧の関係を示す特性図である。図１０において、○、△および□のプロットは、それぞれ、トレンチ底部の曲率が０．４μｍ、０．６μｍおよび１．０μｍであるときのものである。

図１０より、トレンチ底部の曲率が０．４μｍ〜１．０μｍの範囲にある場合には、トレンチ２５の内部の絶縁膜４２の厚さを１５０ｎｍ以上、好ましくは２００ｎｍ以上にすれば、最高耐圧の９５％の耐圧を実現できることがわかる。また、トレンチ底部の曲率が１．０μｍ、０．６μｍおよび０．４μｍと小さくなるに従って、最高耐圧の９５％の耐圧を実現できる絶縁膜４２の厚さが薄くなっていることがわかる。従って、トレンチ底部の曲率が１．０μｍ以下である範囲においては、トレンチ２５内の絶縁膜４２の厚さが１５０ｎｍ以上、好ましくは２００ｎｍ以上であれば、最高耐圧の９５％の耐圧が得られると推定できる。

実施の形態２．
図１１は、この発明の実施の形態２にかかるＩＧＢＴの構成を示す部分断面斜視図である。図１１に示すように、実施の形態２のＩＧＢＴは、図１１の左手前側から右手奥方へトレンチ２５の長手方向に沿って見て行く場合に、隣り合うトレンチ間領域でｐウェル領域２２の出現位置がずれるようにしたものである。従って、トレンチ２５の短手方向の断面において、複数のトレンチ間領域にｎ^-ベース領域２１とｐウェル領域２２が交互に出現する。その他の構成は、実施の形態１と同じである。上述した実施の形態１では、最も電界強度の高い領域は、トレンチ底部であって、トレンチ２５の長手方向のｐウェル領域２２から最も遠い部分であることは自明である。従って、実施の形態２のようにトレンチ短手方向にｐウェル領域２２の配置をずらすことによって、実施の形態１よりも高い耐圧が得られる。なお、図１１においては、ゲート絶縁膜２６およびゲート電極２７の一部と、層間絶縁膜およびエミッタ電極が省略されている。

実施の形態３．
図１２は、この発明の実施の形態３にかかるＩＧＢＴの構成を示す断面図であり、図２に示す断面に相当する。図１２に示すように、実施の形態３のＩＧＢＴは、ゲート絶縁膜２６の、ｎ^-ベース領域２１の上の部分を、他の部分よりも厚くしたものである。その他の構成は、実施の形態１と同じである。このような構成にすることによって、ゲート絶縁膜２６の熱い部分のゲート容量が小さくなる。従って、実施の形態１と比較して、ゲート容量、特にスイッチング時間に強く影響を及ぼす帰還容量を小さくすることができるので、高速スイッチング型ＩＧＢＴとして有効である。

実施の形態４．
図１３は、この発明の実施の形態４にかかるＩＧＢＴの構成を示す部分断面斜視図である。図１３に示すように、実施の形態４のＩＧＢＴは、一部のトレンチ間領域にｐウェル領域２２を形成しないようにしたものである。特に限定しないが、ｐウェル領域２２が形成されたトレンチ間領域と、ｐウェル領域２２が形成されていないトレンチ間領域は、交互に配置される。その他の構成は、実施の形態１と同じである。このような構成にすることによって、エミッタ電極にコンタクトするｐウェル領域２２の面積が実施の形態１よりも小さくなり、ｐウェル領域２２に流れ込むホールの量を減らすことができる。それによって、チャネル側からの電子の供給を多くして、注入効率を上昇させている。また、ゲート面積が小さくなるので、実施の形態１よりもゲート容量を小さくすることができる。なお、図１３においては、ゲート絶縁膜２６、ゲート電極２７および層間絶縁膜２９の一部と、エミッタ電極が省略されている。また、ｐウェル領域２２が形成されていないトレンチ間領域の構成については問わない。

実施の形態５．
図１４は、この発明の実施の形態５にかかるＩＧＢＴの構成を示す部分断面斜視図である。図１４に示すように、実施の形態５のＩＧＢＴは、実施の形態４のＩＧＢＴにおいて、ｐウェル領域２２が形成されていないトレンチ間領域にｐフローティング領域４４を設けたものである。ｐフローティング領域４４は、いかなる電極にも電気的に接続されていない。つまり、ｐフローティング領域４４は、電位的に浮くことになる。その他の構成は、実施の形態１と同じである。なお、図１４においては、ゲート絶縁膜２６、ゲート電極２７および層間絶縁膜２９の一部と、エミッタ電極が省略されている。

実施の形態６．
図１５は、この発明の実施の形態６にかかるＩＧＢＴの構成を示す部分断面斜視図である。図１５に示すように、実施の形態６のＩＧＢＴは、実施の形態４のＩＧＢＴにおいて、ｐウェル領域２２が形成されていないトレンチ間領域にｐウェル領域４５を形成し、このｐウェル領域４５を、大きな抵抗成分４６を有する領域を介してエミッタ電極３０に接続したものである。その他の構成は、実施の形態１と同じである。なお、図１５においては、ゲート絶縁膜２６、ゲート電極２７、層間絶縁膜２９およびエミッタ電極３０の一部が省略されている。

次に、実施の形態４〜６の各ＩＧＢＴについて、トレンチ２５内の絶縁膜４２の厚さと耐圧の関係を調べた結果について説明する。半導体基板の電気的特性、各部の寸法および各部の材料等は、実施の形態１において説明した通りである。いずれも、耐圧クラスは、６００Ｖクラスである。図１６は、実施の形態４〜６の各ＩＧＢＴのトレンチ内絶縁膜の厚さと耐圧の関係を示す特性図である。図１６において、○、△および□のプロットは、それぞれ、実施の形態４、実施の形態５および実施の形態６のものである。図１６より、実施の形態４と実施の形態５は、ほぼ同じであり、また、実施の形態４、実施の形態５および実施の形態６の順に最高耐圧に近く、有利であることがわかる。

実施の形態７．
図１７は、この発明の実施の形態７にかかるＩＧＢＴの構成を示す部分断面斜視図である。図１７に示すように、実施の形態７のＩＧＢＴは、トレンチ２５内が絶縁膜４７により埋められているものである。この絶縁膜４７は、例えばシリコン酸化膜である。その他の構成は、実施の形態１と同じである。なお、図１７においては、ゲート絶縁膜２６、ゲート電極２７および層間絶縁膜２９の一部と、エミッタ電極が省略されている。

実施の形態８．
図１８は、この発明の実施の形態８にかかるＩＧＢＴの構成を示す部分断面斜視図である。図１８に示すように、実施の形態８のＩＧＢＴは、トレンチ間領域において、ｐウェル領域２２とｎ^-ベース領域２１の間に、ｐウェル領域２２を囲むようにｎ型の比較的低濃度の領域４８を設けたものである。その他の構成は、実施の形態１と同じである。このような構成にすることによって、ｐウェル領域２２のトレンチ長手方向の拡散量を小さくし、エミッタ電極にコンタクトするｐウェル領域２２の面積を実施の形態１よりも小さくすることができるので、ｐウェル領域２２に流れ込むホールの量を減らすことができる。それによって、チャネル側からの電子の供給を多くして、注入効率を上昇させることができる。なお、図１８においては、ゲート絶縁膜２６、ゲート電極２７および層間絶縁膜２９の一部と、エミッタ電極が省略されている。

以上説明したように、実施の形態１〜８によれば、トレンチ構造とゲート構造が分離して設けられているので、従来のトレンチゲート型ＩＧＢＴと同様に、オン電圧の低減を図ることができる。また、チャネル領域４１がトレンチ２５の長手方向にできるので、トレンチ２５の間隔を自由に設定することができる。例えば、トレンチ間隔を狭くすることによって、高い耐圧を得ることができる。さらに、トレンチ２５内にゲート電極が形成されないので、ゲート容量の増加や降伏電圧の低下という従来の問題を容易に回避することができる。また、ゲート容量を増やすことなく、トレンチ間隔を狭くすることができる。また、トレンチ形成後にトレンチ側壁のトリートメントを行わずに済む。

さらに、ゲートが従来のプレーナ構造と同様であるので、高い信頼性が得られる。また、従来のプレーナゲート型ＩＧＢＴよりもゲート容量が小さくなる。さらに、降伏電圧がトレンチ底部で決まるので、ｐウェル領域２２の曲率部で降伏電圧が低下するという問題を克服して、降伏電圧を高くすることができる。従って、オン電圧を低減するための施策を、制約なく適用することができるので、ゲート容量の小さいＩＧＢＴが安価に得られる。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した電気的特性値や寸法などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかるＩＧＢＴは、電力用半導体装置に有用であり、特に、電源機器などに用いられる電力用半導体装置に適している。

この発明の実施の形態１にかかるＩＧＢＴの構成を示す部分断面斜視図である。図１に示すＩＧＢＴのトレンチ長手方向に平行で、かつトレンチ間領域を通る断面の構成を示す断面図である。図１に示すＩＧＢＴのトレンチ短手方向に平行で、かつｐウェル領域を通り、ｎ⁺エミッタ領域を通らない断面の構成を示す断面図である。この発明の実施の形態１にかかる６００Ｖ級ＩＧＢＴのトレンチ内絶縁膜の厚さと耐圧の関係を示す特性図である。この発明の実施の形態１にかかる１２００Ｖ級ＩＧＢＴのトレンチ内絶縁膜の厚さと耐圧の関係を示す特性図である。この発明の実施の形態１にかかるＩＧＢＴのアバランシェ降伏時のインパクトイオン化率を示すデバイスシミュレーション結果を示す特性図である。この発明の実施の形態１にかかるＩＧＢＴのアバランシェ降伏時のインパクトイオン化率を示すデバイスシミュレーション結果を示す特性図である。この発明の実施の形態１にかかるＩＧＢＴのアバランシェ降伏時のインパクトイオン化率を示すデバイスシミュレーション結果を示す特性図である。この発明の実施の形態１にかかるＩＧＢＴのアバランシェ降伏時のインパクトイオン化率を示すデバイスシミュレーション結果を示す特性図である。この発明の実施の形態１にかかる６００Ｖ級ＩＧＢＴのトレンチ底部の曲率とトレンチ内絶縁膜の厚さと耐圧の関係を示す特性図である。この発明の実施の形態２にかかるＩＧＢＴの構成を示す部分断面斜視図である。この発明の実施の形態３にかかるＩＧＢＴの構成を示す断面図である。この発明の実施の形態４にかかるＩＧＢＴの構成を示す部分断面斜視図である。この発明の実施の形態５にかかるＩＧＢＴの構成を示す部分断面斜視図である。この発明の実施の形態６にかかるＩＧＢＴの構成を示す部分断面斜視図である。この発明の実施の形態４〜６にかかる６００Ｖ級ＩＧＢＴのトレンチ内絶縁膜の厚さと耐圧の関係を示す特性図である。この発明の実施の形態７にかかるＩＧＢＴの構成を示す部分断面斜視図である。この発明の実施の形態８にかかるＩＧＢＴの構成を示す部分断面斜視図である。従来のトレンチゲート型ＩＧＢＴの構成を示す断面図である。従来のプレーナゲート型ＩＧＢＴの構成を示す断面図である。

符号の説明

２１ｎ^-ベース領域
２２ｐウェル領域
２５トレンチ
２６ゲート絶縁膜
２７ゲート電極
２８ｎ⁺エミッタ領域
３０エミッタ電極
３１ｐ⁺コレクタ領域
３２コレクタ電極
４２，４７絶縁膜
４３導電体
４４ｐフローティング領域

Claims

第１導電型ベース領域となる半導体基板の第１の主面に形成された第２導電型コレクタ領域と、
前記第２導電型コレクタ領域に電気的に接続されたコレクタ電極と、
前記半導体基板の第２の主面に直線状に並んで形成された複数のトレンチと、
前記半導体基板の、隣り合う前記トレンチに挟まれたトレンチ間領域において前記トレンチの長手方向に沿って前記第１導電型ベース領域と交互に配置されるように選択的に形成された第２導電型ウェル領域と、
前記第２導電型ウェル領域に選択的に形成された第１導電型エミッタ領域と、
前記第２導電型ウェル領域の、前記第１導電型エミッタ領域と前記第１導電型ベース領域に挟まれ、かつ前記トレンチの長手方向に沿ってチャネルが形成される領域の前記半導体基板の第２の主面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記第１導電型エミッタ領域および前記第２導電型ウェル領域に電気的に接続されたエミッタ電極と、
を備え、
複数の前記トレンチ間領域のうち、前記第２導電型ウェル領域のない前記トレンチ間領域を有し、
前記第２導電型ウェル領域のない前記トレンチ間領域には、前記半導体基板の第２の主面に前記第１導電型ベース領域のみが露出されており、
前記トレンチが絶縁膜を介して導電体で埋められており、
前記トレンチ内の前記導電体が前記エミッタ電極に電気的に接続されていることを特徴とする絶縁ゲート型バイポーラトランジスタ。
前記トレンチが等間隔に形成されていることを特徴とする請求項１に記載の絶縁ゲート型バイポーラトランジスタ。
前記ゲート絶縁膜の、前記第１導電型ベース領域の上の部分が、前記第２導電型ウェル領域の上の部分よりも厚いことを特徴とする請求項１または２に記載の絶縁ゲート型バイポーラトランジスタ。
前記トレンチ内の前記絶縁膜がシリコン酸化膜であることを特徴とする請求項１〜３のいずれか一つに記載の絶縁ゲート型バイポーラトランジスタ。
前記シリコン酸化膜の厚さが１５０ｎｍ以上であることを特徴とする請求項４に記載の絶縁ゲート型バイポーラトランジスタ。
前記シリコン酸化膜の厚さが２００ｎｍ以上であることを特徴とする請求項４に記載の絶縁ゲート型バイポーラトランジスタ。
前記第２導電型ウェル領域のない前記トレンチ間領域に、前記半導体基板の第２の主面が層間絶縁膜で覆われたことによる第２導電型フローティング領域が設けられていることを特徴とする請求項１〜６のいずれか一つに記載の絶縁ゲート型バイポーラトランジスタ。
前記第２導電型ウェル領域のある前記トレンチ間領域と前記第２導電型ウェル領域のない前記トレンチ間領域とが交互に配置されていることを特徴とする請求項１〜７のいずれか一つに記載の絶縁ゲート型バイポーラトランジスタ。